KR102192546B1 - 반도체 메모리 장치 - Google Patents

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Abstract

리드 명령에 응답해 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 마스터 칩; 및 상기 리드 명령에 응답해 복수의 메모리 셀로부터 리드된 데이터를 래치하고, 상기 각각의 제1 제어 신호에 응답해 래치된 데이터를 상기 마스터 칩으로 전달하는 복수의 슬레이브 칩을 포함하고, 상기 마스터 칩은 상기 복수의 제1 제어 신호에 따라 상기 복수의 슬레이브 칩으로부터 전달된 데이터를 래치하고, 상기 제2 제어 신호에 따라 래치된 데이터를 최종 출력하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 복수의 메모리 칩으로 구성된 반도체 메모리 장치의 출력 데이터의 스큐를 보정할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 장치는 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치를 포함하며, 다양한 전자 시스템에 구비되어 널리 사용되고 있다. 이러한 반도체 장치는 시스템이 점차 소형화되고 그 성능이 향상됨에 따라 시스템에서 요구되는 동작 속도, 처리 능력을 만족시키기 위해 지속적으로 발전하여 왔다. 특히 반도체 메모리 장치의 경우 대용량의 데이터를 저장하고 고속으로 처리하기 위해 다양한 기술들이 개발되고 있다.
고대역폭 메모리(High Bandwidth Memory: HBM) 장치 개발을 위한 기술들 역시 그 중 하나이다. 고속으로 대용량의 데이터를 처리할 수 있는 반도체 메모리 장치로 이 같은 반도체 메모리 장치를 개발하기 위해선 우선 메모리 칩을 고집적화하여 제조할 수 있다. 즉, 한정된 반도체 칩의 공간 내에 보다 많은 수의 메모리 셀을 집적해서 제조하는 것이다. 하지만, 메모리 셀을 고집적하는 데에는 제조 공정 기술에 따른 한계가 존재한다. 결국, 제조된 메모리 칩(또는 다이)들을 적층(stack) 하여 3D 구조로 패키지 함으로써 이 같은 한계를 극복할 수 있다.
반도체 메모리 장치의 스택 패키지란 적어도 2개 이상의 반도체 칩을 수직으로 쌓아 올리는 것으로, 예를 들면 반도체 집적 공정에서 구현 가능한 메모리 용량보다 적어도 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 하지만, 프로세스, 전압, 온도(PVT) 등의 변동으로 각각의 층에 형성된 반도체 메모리 장치의 파라미터 사이에 차이가 발생할 수 있다. 예를 들면, 리드 명령에 따른 데이터의 출력 시간을 나타내는 tAA(Address Access delay time) 등의 파라미터가 서로 달라질 수 있고, 이로 인해 각각의 층에서 출력되는 데이터 사이에 스큐(skew)가 발생하는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타내는 블록도이다. 특히, 도 1은 반도체 메모리 장치의 데이터 출력 회로에 관한 부분이며, 세 개의 반도체 칩이 적층된 경우를 나타내고 있다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치는 하나의 마스터 칩(100)과 두 개의 슬레이브 칩(200, 300)을 포함하고 있다. 마스터 칩(100)은 파이프 래치(120)를 구비하여 두 개의 슬레이브 칩(200, 300)에서 하나의 채널을 통해 전달되는 데이터(DATA1, DATA2)를 최종적으로 데이터 패드(DQ)로 출력한다. 각각의 칩의 입출력 회로에는 버퍼(110, 210, 220, 310, 320)가 포함될 수 있다.
두 개의 슬레이브 칩(200, 300)은 리드 명령에 따라 코어영역으로부터 데이터(DATA1, DATA2)가 출력되는 타이밍에 맞춰 데이터(DATA1. DATA2)와 함께 제어신호(PIN)를 마스터 칩(100)으로 출력한다. 마스터 칩(100)은 제어신호(PIN)에 응답해 슬레이브 칩(200, 300)으로부터 전달된 데이터(DATA1, DATA2)를 래치한 후, 카스 레이턴시(CL)에 맞춰 데이터 패드(DQ)로 출력한다. 이때 두 개의 슬레이브 칩(200, 300) 사이에 파라미터 차이가 없고 출력되는 데이터에 스큐가 발생하지 않는다면, 하나의 채널을 통해 출력되는 데이터는 마스터 칩(100)을 통해 정상적으로 합쳐지게 된다. 하지만, 두 개의 슬레이브 칩(200, 300) 사이에 파라미터 차이가 있어서 출력되는 데이터에 스큐가 발생했다면, 마스터 칩(100)은 하나의 채널을 통해 출력되는 데이터의 정확한 아이 패턴을 확보하기가 어렵다.
도 1의 반도체 메모리 장치의 동작 및 종래 기술에 따른 문제점을 도 2의 출력 데이터의 파형도를 통해 좀 더 구체적으로 살펴보고자 한다.
도 2는 도 1의 반도체 메모리 장치에서 출력되는 데이터의 파형도이다. 특히, 두 개의 슬레이브 칩에서 출력되는 데이터에 스큐가 발생하지 않은 경우(a)와 스큐가 발생한 경우(b)를 나타내고 있다.
도 2를 참조하면, (a)와 같이 스큐가 발생하지 않은 경우는 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300)에서 리드 명령(RD1, RD2)에 따라 각각 같은 타이밍에 데이터(DATA1, DATA2)가 출력되고, 정상적으로 합쳐진 데이터가 하나의 채널을 통해 출력된다(DQ). 하지만, (b)와 같이 스큐가 발생한 경우는 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300) 사이에 파라미터 차이로 인해 다른 타이밍에 데이터(DATA1, DATA2)가 출력된다. 예를 들면, 제1 슬레이브 칩(200)이 제2 슬레이브 칩(300)과 비교해 더 늦은 타이밍으로 데이터를 출력하고, 결국 스큐가 발생한 데이터가 최종 출력하게 된다(DQ).
본 발명의 실시예들이 해결하려는 과제는, 복수의 메모리 칩에서 출력되는 데이터의 타이밍을 조절해 데이터에 발생한 스큐를 보정할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 리드 명령에 응답해 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 마스터 칩; 및 상기 리드 명령에 응답해 복수의 메모리 셀로부터 리드된 데이터를 래치하고, 상기 각각의 제1 제어 신호에 응답해 래치된 데이터를 상기 마스터 칩으로 전달하는 복수의 슬레이브 칩을 포함하고, 상기 마스터 칩은 상기 복수의 제1 제어 신호에 따라 상기 복수의 슬레이브 칩으로부터 전달된 데이터를 래치하고, 상기 제2 제어 신호에 따라 래치된 데이터를 최종 출력할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리드 명령에 응답해 복수의 메모리 셀에 저장된 데이터를 리드하고, 복수의 제1 제어 신호에 각각 응답해 리드된 데이터를 출력하는 복수의 적층된 메모리 칩을 포함하고, 상기 복수의 메모리 칩 중 제1 메모리 칩은 상기 리드 명령에 응답해 상기 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성부; 및 상기 제1 제어 신호에 응답해 상기 복수의 메모리 칩으로부터 출력된 데이터를 래치하고, 상기 제2 제어 신호에 응답해 래치된 데이터를 데이터 패드로 출력하는 제1 파이프 래치부를 포함할 수 있다.
상술한 실시예들에 의한 반도체 메모리 장치에 의하면, 복수의 메모리 칩이 적층된 구조에서 각각의 칩의 파라미터 차이로 인해 출력 데이터 간의 스큐가 발생하더라도, 복수의 메모리 칩의 출력 타이밍을 조절해 출력 데이터의 정확한 아이 패턴을 확보할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타내는 블록도.
도 2는 도 1의 반도체 메모리 장치에서 출력되는 데이터의 파형도.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도.
도 4는 도 3의 반도체 메모리 장치에서 출력되는 데이터의 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 특히, 도 3은 반도체 메모리 장치의 데이터 출력 회로에 관한 부분이며, 세 개의 반도체 칩이 적층된 경우를 나타내고 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 하나의 마스터 칩(310)과 두 개의 슬레이브 칩(320, 330)을 포함하고 있다. 각각의 칩들은 실리콘 관통 전극(Through Silicon Via: TSV)을 통해 신호를 전달할 수 있으며, 두 개의 슬레이브 칩(320, 330)에서 하나의 채널을 통해 전달되는 데이터를 마스터 칩(310)에서 최종적으로 데이터 패드(DQ)로 출력한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 마스터 칩(310)은 제어 신호 생성부(311), 신호 조합부(312), 제1 파이프 래치부(313)를 포함할 수 있다. 제어 신호 생성부(311)는 슬레이브 칩(320, 330)에 대응하는 제1 제어 신호(STROBE_A, STROBE_B)를 생성하여, 각각의 슬레이브 칩(320, 330)에 전달한다. 또한, 제어 신호 생성부(311)는 제1 파이프 래치부(313)의 데이터 출력 시점을 결정하는 제2 제어 신호(STROBE_C)를 생성한다.
신호 조합부(312)는 제1 제어 신호(STROBE_A, STROBE_B)를 조합하여 제1 파이프 래치부(313)의 데이터 입력 시점을 결정하는 조합 신호(STROBE_SUM)를 생성한다. 신호 조합부(312)는 제1 제어 신호(STROBE_A, STROBE_B)를 논리 연산(OR)하여 조합 신호(STROBE_SUM)을 생성할 수 있다.
제1 파이프 래치부(313)는 조합 신호(STROBE_SUM)에 따라 슬레이브 칩(320, 330)으로부터 전달된 데이터를 래치하고, 제2 제어 신호(STROBE_C)에 따라 래치된 데이터를 데이터 패드(DQ)로 최종 출력한다. 제1 파이프 래치부(313)는 병렬 연결된 복수의 래치 회로를 포함하여 구현될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 제어 신호 생성부(311)는 반도체 메모리 장치의 카스 레이턴시(CL)에 따라 제1 및 제2 제어 신호(STROBE_A, STROBE_B, STROBE_C)를 활성화할 수 있다. 반도체 메모리 장치는 리드 명령이 입력된 시점으로부터 카스 레이턴시(CL) 이후에 해당 데이터를 데이터 패드(DQ)를 통해 출력하게 된다. 따라서, 카스 레이턴시(CL)로부터 데이터 출력에 필요한 시간만큼 이전에, 내부적으로 파이프 래치부(313)를 통해 데이터를 출력하게 된다. 예를 들면, 카스 레이턴시(CL)로부터 세 개의 클럭 신호(CLK) 전에(CL-3) 제1 파이프 래치부(313)에서 데이터를 출력할 수 있으며, 이를 위해 제어 신호 생성부(311)는 상기 타이밍(CL-3)에 제2 제어 신호(STROBE_C)를 활성화할 수 있다.
제어 신호 생성부(311)는 제2 제어 신호(STROBE_C)의 활성화에 앞서, 일정 시간 이전에 제1 제어 신호(STROBE_A, STROBE_B)를 활성화할 수 있다. 제1 제어 신호(STROBE_A, STROBE_B)의 활성화 시점은 제1 파이프 래치부(313)에 포함된 래치 회로의 수에 따라 조절될 수 있다. 제1 파이프 래치부(313)에 포함된 래치 회로의 수가 많을 경우, 제1 제어 신호(STROBE_A, STROBE_B)와 제2 제어 신호(STROBE_C)의 활성화 시점 사이의 간격이 증가한다. 반면에, 제1 파이프 래치부(313)에 포함된 래치 회로의 수가 적을 경우, 제1 제어 신호(STROBE_A, STROBE_B)와 제2 제어 신호(STROBE_C)의 활성화 시점 사이의 간격이 감소한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 슬레이브 칩(320, 330)은 각각 제2 파이프 래치부(321, 331)를 포함한다. 리드 명령(RD1, RD2)에 따라 슬레이브 칩(320, 330)의 코어 영역에 포함된 복수의 메모리 셀로부터 리드되는 데이터(DATA1, DATA2)는 각각 제2 파이프 래치부(321, 331)에 래치된다. 제2 파이프 래치부(321, 331)는 제1 제어 신호(STROBE_A, STROBE_B)에 응답해 래치된 데이터를 마스터 칩(310)으로 전달한다. 슬레이브 칩(320, 330)은 실리콘 관통 전극(Through Silicon Via: TSV)으로 이루어진 하나의 채널을 공유해 데이터를 마스터 칩(310)으로 데이터를 전달할 수 있다.
각각의 제2 파이프 래치부(321, 331)는 병렬 연결된 복수의 래치 회로를 포함하여 구현될 수 있다. 래치 회로의 수는 제1 제어 신호(STROBE_A, STROBE_B)와 제2 제어 신호(STROBE_C)의 활성화 시점 사이의 간격에 반비례하여 구비될 수 있다. 제1 제어 신호(STROBE_A, STROBE_B)와 제2 제어 신호(STROBE_C)의 활성화 시점 사이의 간격이 클 경우, 제2 파이프 래치부(321, 331)에 데이터가 래치되고 상대적으로 짧은 시간 이후에 래치된 데이터를 마스터 칩(310)으로 전달한다. 따라서, 제2 파이프 래치부(321, 331)는 상대적으로 적은 수의 래치 회로를 이용해 구현할 수 있다. 반면에, 제1 제어 신호(STROBE_A, STROBE_B)와 제2 제어 신호(STROBE_C)의 활성화 시점 사이의 간격이 작을 경우, 제2 파이프 래치부(321, 331)에 데이터가 래치되고 상대적으로 긴 시간 이후에 래치된 데이터를 마스터 칩(310)으로 전달한다. 따라서, 제2 파이프 래치부(321, 331)는 상대적으로 많은 수의 래치 회로를 이용해 구현할 수 있다. 결국, 제2 파이프 래치부(321, 331)에 포함되는 래치 회로의 수는 제1 파이프 래치부(313)에 포함되는 래치 회로의 수에 반비례한다.
도 3의 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 도 4의 출력 데이터의 파형도를 통해 좀 더 구체적으로 살펴보고자 한다.
도 4는 도 3의 반도체 메모리 장치에서 출력되는 데이터의 파형도이다. 특히, 두 개의 슬레이브 칩에서 파라미터 차이로 인해 데이터의 출력 타이밍이 다른 경우를 나타내고 있다.
도 4를 참조하면, 제1 슬레이브 칩(310)의 코어 영역에서 출력되는 데이터(DATA1)는 리드 명령(RD1)에 응답해 상대적으로 늦은 타이밍에 출력되고, 제2 슬레이브 칩(320)의 코어 영역에서 출력되는 데이터(DATA2)는 리드 명령(RD2)에 응답해 상대적으로 빠른 타이밍에 출력된다. 하지만, 각각의 데이터(DATA1, DATA2)는 모두 제2 파이프 래치부(321, 331)에 의해서 래치된다.
이때, 마스터 칩(310)의 제어 신호 생성부(311)는 리드 명령(RD1, RD2)에 따라 설정된 타이밍에 제1 제어 신호(STROBE_A, STROBE_B)를 생성할 수 있다. 제1 제어 신호(STROBE_A, STROBE_B)에 응답해 제2 파이프 래치부(321, 331)는 래치된 데이터(DATA1, DATA2)를 마스터 칩(310)으로 전달하고, 마스터 칩(310)의 제1 파이프 래치부(313) 또한 제1 제어 신호(STROBE_A, STROBE_B)를 이용해서 전달된 데이터를 래치할 수 있다. 마스터 칩(310)은 제1 파이프 래치부(313)에 래치된 데이터를 리드 명령(RD1, RD2)에 따라 생성된 제2 제어 신호(STROBE_C)를 이용해 데이터 패드(DQ)로 최종 출력할 수 있다. 따라서, 제1 및 제2 슬레이브 칩(310, 320)의 파라미터 차이로 인해서 코어 영역에서 출력되는 데이터의 타이밍이 다름에도 불구하고, 하나의 채널을 통해서 정확히 합쳐진 데이터를 전달할 수 있고, 마스터 칩(310) 또한 정확한 타이밍에 전달된 데이터를 외부로 출력할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 메모리 칩이 적층된 구조에서 각각의 칩의 파라미터 차이로 인해 출력 데이터 간의 스큐가 발생하더라도, 마스터 칩을 이용해 출력 타이밍을 제어해 아이 패턴이 확보된 데이터를 외부로 출력할 수 있다. 마스터 칩뿐만 아니라 슬레이브 칩에도 래치 회로를 구비하여 코어 영역에서 출력되는 데이터의 스큐 차이를 보정하고, 슬레이브 칩의 데이터 출력과 마스터 칩의 데이터 입력 동작을 동일한 신호로 제어함으로써 칩 사이의 데이터 전달을 좀 더 정확히 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 전술된 실시예에서는 마스터 칩과 슬레이브 칩이 독자적으로 구비된 반도체 메모리 장치가 기술되었지만, 본 발명의 기술 사상에 따라 마스터 칩의 구성이 복수의 슬레이브 침 중 하나의 구성으로 포함되어 구현될 수 있다.
310: 마스터 칩 320, 330: 슬레이브 칩
311: 제어 신호 생성부 312: 신호 조합부
313, 321, 331: 파이프 래치부

Claims (12)

  1. 리드 명령에 응답해 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 마스터 칩; 및
    상기 리드 명령에 응답해 복수의 메모리 셀로부터 리드된 데이터를 래치하고, 상기 각각의 제1 제어 신호에 응답해 래치된 데이터를 상기 마스터 칩으로 전달하는 복수의 슬레이브 칩을 포함하고,
    상기 마스터 칩은 상기 복수의 제1 제어 신호에 따라 상기 복수의 슬레이브 칩으로부터 전달된 데이터를 래치하고, 상기 제2 제어 신호에 따라 래치된 데이터를 최종 출력하는 제1 파이프 래치부를 포함하고, 상기 슬레이브 칩 각각은 복수의 메모리 셀로부터 리드된 데이터를 래치하고, 상기 복수의 제1 제어 신호 중 해당하는 신호에 응답해 래치된 데이터를 출력하는 제2 파이프 래치부를 포함하는
    반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 마스터 칩은,
    상기 리드 명령에 응답해 상기 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 복수의 제1 제어 신호를 조합하여 조합신호를 출력하는 신호 조합부를 더 포함하고,
    상기 제1 파이프 래치부는 상기 조합신호에 응답해 상기 복수의 슬레이브 칩으로부터 전달된 데이터를 래치하는 반도체 메모리 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 마스터 칩의 제1 파이프 래치부 및 상기 슬레이브 칩의 제2 파이프 래치부는 복수의 래치 회로를 포함하며, 그 개수는 서로 반비례하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제어 신호 생성부는 카스 레이턴시(Cas Latency:CL)에 따라 상기 제1 및 제2 제어신호를 생성하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 복수의 슬레이브 칩은 마스터 칩 상부에 적층된 구조를 갖으며, 실리콘 관통 전극(Through Silicon Via: TSV)을 통해서 마스터 칩으로 데이터를 전달하는 반도체 메모리 장치.
  7. 리드 명령에 응답해 복수의 메모리 셀에 저장된 데이터를 리드하고, 복수의 제1 제어 신호에 각각 응답해 리드된 데이터를 출력하는 복수의 적층된 메모리 칩을 포함하고,
    상기 복수의 메모리 칩 중 제1 메모리 칩은,
    상기 리드 명령에 응답해 상기 복수의 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 제1 제어 신호에 응답해 상기 복수의 메모리 칩으로부터 출력된 데이터를 래치하고, 상기 제2 제어 신호에 응답해 래치된 데이터를 데이터 패드로 출력하는 제1 파이프 래치부를 포함하고,
    상기 복수의 메모리 칩 각각은 상기 리드된 데이터를 래치하고 상기 복수의 제1 제어 신호 중 해당하는 신호에 응답해 래치된 데이터를 출력하는 제2 파이프 래치부를 포함하는
    반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1 메모리 칩은,
    상기 복수의 제1 제어 신호를 조합해서 제1 파이프 래치부로 전달하는 신호 조합부를 더 포함하는 반도체 메모리 장치.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1 파이프 래치부 및 상기 제2 파이프 래치부는 복수의 래치 회로를 포함하며, 그 개수는 서로 반비례하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제어 신호 생성부는 카스 레이턴시(Cas Latency:CL)에 따라 상기 제1 및 제2 제어신호를 생성하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 복수의 메모리 칩은 실리콘 관통 전극(Through Silicon Via: TSV)을 통해서 데이터를 전달하는 반도체 메모리 장치.
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