CN105405458A - 层叠型半导体装置 - Google Patents

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Abstract

一种层叠型半导体装置。本发明可以包括半导体装置，所述半导体装置包括：第一裸片，被配置用来根据选通信号来将外部输入数据锁存并输出，用来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号；以及第二裸片，被配置用来响应于有效信号来将从第一裸片传送来的数据写入。

Description

层叠型半导体装置
相关申请的交叉引用
本申请要求于2014年9月5日在韩国知识产权局提交的申请号为10-2014-0118848的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
各种实施例涉及一种半导体装置，且更特别地，涉及一种层叠型半导体装置。
背景技术
当半导体装置执行写入操作(即将外部输入数据储存在内部存储区的操作)时，存在是表示时钟信号CK和选通信号DQS(根据写入操作的选通信号可以被称作WDQS)之间的关系的时序规范的tDQSS。
层叠型半导体装置可以具有其中层叠多个裸片的结构。
所述多个裸片之中，任何一个(例如最下部的裸片)可以被配置用来通过中间件等将从外部输入的数据和命令等传送到上部的裸片。
在写入操作中最下部的裸片需要域改变。即，最下部的裸片响应于选通信号(DQS)域来接收数据并响应于时钟信号(CK)域来内部处理数据。
因此，在半导体装置中，时序应当考虑tDQSS时序裕度来制作电路设计。
发明内容
本发明的一个实施例可以包括半导体装置，所述半导体装置包括第一裸片，所述第一裸片被配置用来根据选通信号来锁存并输出外部输入数据，用来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号。半导体装置还可以包括第二裸片，所述第二裸片被配置用来响应于有效信号而将从第一裸片传送来的数据写入。
本发明的一个实施例可以包括半导体装置，所述半导体装置包括：第一裸片，被配置用来基于第一时间域来将外部输入数据对齐并输出，用来根据第一时间域和第二时间域来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号。半导体装置还可以包括：第二裸片，被配置用来响应于有效信号而将从第一裸片传送来的数据写入。
本发明的一个实施例是其中层叠了多个裸片的半导体装置，其中多个裸片中的一个裸片可以被配置用来传送通过根据选通信号来对齐外部输入数据而得到的对齐数据。再者，所述多个裸片中的所述一个裸片可以被配置用来将通过检测选通信号的脉冲中的有效脉冲而得到的有效信号传送到多个裸片的剩余裸片。所述剩余裸片可以被配置用来根据有效信号而将对齐数据写入。
附图说明
图1是根据一个实施例的半导体装置的透视图；
图2是根据一个实施例的半导体装置100的框图；
图3是根据一个实施例的半导体装置101的框图；
图4是图3的有效周期信号发生单元410的电路图；以及
图5A到图5C是根据一个实施例的半导体装置101的操作时序图。
图6是采用根据本发明的一个实施例的存储控制器电路的系统的框图。
具体实施方式
在下文中，将通过一个实施例来参考附图对根据本发明的层叠型半导体装置进行详细的描述。此中，描述了能够独立于选通信号时序规范来执行数据写入操作的层叠型半导体装置。
参见图1，在根据一个实施例的半导体装置中，可以层叠多个裸片。
所述多个裸片可以包括基底裸片BaseDie和核心裸片CoreDie0到CoreDie3。
基底裸片可以包括PHY区和用作半导体装置的外部与核心裸片CoreDie0到CoreDie3之间接口的各种逻辑电路。
核心裸片CoreDie0到CoreDie3可以包括存储区以及用来执行数据处理的电路配置。
每个核心裸片可以包括多个存储体B0到B7以及输入/输出逻辑128I/O。
每个核心裸片可以划分为关于左边和右边存储体B0到B7(出于方便的目的使用左边和右边)的通道。例如，核心裸片CoreDie0可以被划分为通道CH0和CH2。再者，核心裸片CoreDie3可以被划分为通道CH5和CH7。也示出了通道CH3、CH4和CH6。
基底裸片和核心裸片CoreDie0到CoreDie3可以通过电极(例如穿硅通孔TSV)相互电耦接以执行信号传输。
参见图2，根据一个实施例的半导体装置100可以包括基底裸片200和核心裸片300。
可以提供多个核心裸片300。此外，出于方便的目的，图2示出了一个核心裸片300。
基底裸片200和核心裸片300可以通过电极(TSV)相互电耦接。
基底裸片200可以包括第一到第三缓冲器210、220和230。基底裸片200还可以包括数据锁存器240、第一延迟单元250、写入标记发生单元260、第二延迟单元270、对齐单元280和驱动器290。
第一缓冲器210可以被配置用来接收来自半导体装置100的外部(比如CPU或者GPU)的数据DQ。
第二缓冲器220可以被配置用来接收来自半导体装置100的外部的选通信号DQS。第二缓冲器还可以被配置用来产生选通脉冲DQSRP。
第三缓冲器230可以被配置用来接收来自半导体装置100的外部的命令CMD。
数据锁存器240可以被配置用来响应于选通(DQS)域(或者更具体地，选通脉冲DQSRP)来将通过第一缓冲器210输入的数据DQ对齐并输出。
第一延迟单元250可以被配置用来将数据锁存器240的输出延迟第一延迟时间。第一延迟单元250可以被配置用来输出被延迟的数据。
第一延迟单元250的第一延迟时间可以是与选通时序规范相对应的延迟时间。
选通时序规范可以是表示时钟信号CK和选通信号DQS之间的关系的时序规范tDQSS。
写入标记发生单元260可以被配置用来响应于时钟信号CK以及第三缓冲器230的输出来产生写入标记信号WT_FLAG。
写入标记发生单元260可以被配置用来响应于通过第三缓冲器230输入的命令CMD来将通过将时钟信号CK的脉冲宽度0.5tCK增大到1tCK而得到的信号输出作为写入标记信号WT_FLAG。
第二延迟单元270可以被配置用来延迟写入标记信号WT_FLAG。再者，第二延迟单元270可以被配置用来产生被延迟的写入标记信号WT_FLAGD。
对齐单元280可以被配置用来响应于时钟(CK)域(即被延迟的写入标记信号WT_FLAGD)来将从第一延迟单元250输出的数据对齐并输出。
驱动器290可以被配置用来将从对齐单元280输出的数据驱动至穿通电极(TSV)。
核心裸片300可以包括管型锁存器310。
核心裸片300可以被配置用来响应于与选通脉冲DQSRP的被延迟的写入标记信号WT_FLAGD的激活周期相对应的脉冲来锁存从基底裸片200传送来的数据。
在根据前面提到的实施例的半导体装置100中，基底裸片200响应于选通(DQS)域来将外部输入数据对齐。基底裸片200还可以响应于时钟(CK)域来补偿tDQSS裕度并将被补偿的数据对齐以及将对齐的数据传送到核心裸片300。
因此，核心裸片300可以响应于选通脉冲DQSRP和被延迟的写入标记信号WT_FLAGD来在合乎tDQSS的时序接收数据。
参见图3，根据一个实施例的半导体装置101可以包括基底裸片400和核心裸片500。
可以提供多个核心裸片500。出于方便的目的，图4示出了一个核心裸片500。
核心裸片500可以被配置用来响应于有效信号VALID_DQS来写入数据。
基底裸片400可以被配置用来基于第一时间域(即选通(DQS)域)来将外部输入数据对齐。基底裸片400还可以被配置用来将对齐的数据传送到核心裸片500。
基底裸片400可以被配置用来基于选通(DQS)域和第二时间域(即时钟(CK)域)来产生有效信号VALID_DQS。基底裸片400还可以被配置用来将有效信号VALID_DQS传送到核心裸片500。
基底裸片400可以被配置用来根据选通信号DQS来锁存外部输入数据以及用来将锁存的数据传送到核心裸片500。
基底裸片400可以被配置用来从选通信号DQS的脉冲中检测有效脉冲，还用来产生有效信号VALID_DQS。
基底裸片400和核心裸片500可以通过电极(TSV)相互电耦接。
基底裸片400可以包括第一到第三缓冲器210、220和230。此外，基底裸片400可以包括数据锁存器240、写入标记发生单元260、有效信号检测单元410和驱动器420。
第一缓冲器210可以被配置用来接收来自半导体装置101的外部(例如，CPU或GPU)的数据DQ。
第二缓冲器220可以被配置用来接收来自半导体装置101的外部的选通信号DQS。第二缓冲器220还可以被配置用来产生选通脉冲DQSRP。
第三缓冲器230可以被配置用来接收来自半导体装置101的外部的命令CMD。
数据锁存器240可以被配置用来响应于选通(DQS)域或者选通脉冲DQSRP来将通过第一缓冲器210输入的数据DQ对齐并输出。
写入标记发生单元260可以被配置用来响应于时钟信号CK及第三缓冲器230的输出来产生写入标记信号WT_FLAG。
写入标记发生单元260可以被配置用来响应于通过第三缓冲器230输入的命令CMD来将通过将时钟信号CK的脉冲宽度(0.5tCK)增大到1tCK而得到的信号输出作为写入标记信号WT_FLAG。
有效信号检测单元410可以被配置用来响应于选通脉冲DQSRP和写入标记信号WT_FLAG来从选通脉冲DQSRP中检测有效脉冲。有效信号检测单元410还可以被配置用来产生有效信号VALID_DQS。
驱动器290可以被配置用来将从数据锁存器240输出的数据驱动至穿通电极(TSV)。
核心裸片500可以包括管型锁存器510。
核心裸片500可以被配置用来响应于有效信号VALID_DQS来锁存从基底裸片400传送来的数据。
参见图4，有效信号检测单元410可以被配置用来响应于选通脉冲DQSRP来锁存写入标记信号WT_FLAG。有效信号检测单元410还可以被配置用来将通过将锁存的信号与选通脉冲DQSRP合并而得到的结果输出作为有效信号VALID_DQS。
有效信号检测单元410可以包括第一到第四反相器411、412、414和417。有效信号检测单元410还可以包括第一传输门(passgate)413和第二传输门415、与非门416以及晶体管418。
第一反相器411将选通脉冲DQSRP反相并输出。
第二反相器412将第一反相器411的输出反相并输出。
第一传输门413根据第一反相器411和第二反相器412的输出来允许写入标记信号WT_FLAG由此通过。
第一传输门413允许写入标记信号WT_FLAG在选通脉冲DQSRP位于低电平的时段内由此通过。
第三反相器414将第一传输门413的输出反相并输出。
第二传输门415根据第一反相器411和第二反相器412的输出来锁存第三反相器414的输出。
第二传输门415在选通脉冲DQSRP位于高电平的时段内锁存第三反相器414的输出。
与非门416和第四反相器417第三反相器414的输出Node1和第二反相器412的输出执行“与”操作。与非门416和第四反相器417还可以将“与”操作的结果输出作为有效信号VALID_DQS。
晶体管418响应于重置信号RSTB来将第三反相器414的输出转变到低电平。结果，有效信号VALID_DQS被重置到低电平。
在下文中，将参照图5A到图5C来描述对根据一个实施例的半导体装置101的操作。
可以假定输入两次写入命令。
以前导脉冲Pre-amble、有效脉冲VALID、前导脉冲Pre-amble和有效脉冲VALID的次序来输入选通脉冲DQSRP。
根据写入命令的输入间隔，在有效脉冲VALID之后的前导脉冲Pre-amble可以是后同步脉冲Post-amble。
基底裸片400仅基于选通(DQS)域而不管时钟(CK)域来将外部输入数据对齐。此外，基底裸片400将对齐的数据传送到核心裸片500。
根据两次写入命令，产生两次与有效脉冲VALID相对应的写入标记信号WT_FLAG。
参见图5A到图5C，有效脉冲VALID和写入标记信号WT_FLAG之间的时序偏差(skew)可以根据tDQSS偏差而不同。
在如图5A所示的tDQSS＝‘0’的条件下以及在图5B所示的tDQSS＝‘-0.25tCK’的条件下，有效脉冲VALID可以被包括在写入标记信号WT_FLAG的激活周期或者高电平周期中。
然而，在如图5C所示的tDQSS＝‘+0.25tCK’的条件下，有效脉冲VALID可以偏离写入标记信号WT_FLAG的激活周期。
根据两次写入标记信号WT_FLAG来产生图4的有效信号检测单元410的节点1(Node1)的波形图。
节点1的激活周期或高电平周期可以被产生为包括所有有效脉冲VALID而不管tDQSS条件。
在整个选通脉冲DQSRP中，将与节点1的激活周期相对应的脉冲输出作为有效信号VALID_DQS。
因此，核心裸片500可以响应于有效信号VALID_DQS而不管tDQSS来接收准确的数据。
根据一个实施例，独立于tDQSS的数据写入操作是可能的。再者，由于基底裸片400不需要补偿tDQSS裕度，将数据快速地传送到核心裸片500是可能的。
参见图6，系统1000可以包括一个或更多处理器1100。处理器1100可以单独地使用或者与其他处理器相联合使用。可以将芯片组1150电耦接到处理器1100。芯片组1150是用于处理器1100与系统1000的其他部件之间的信号的通信路径。系统1000的其他部件可以包括存储控制器1200、输入/输出(“I/O”)总线1250以及盘驱动控制器1300。依赖于系统1000的配置，可以通过芯片组1150来传送大量不同信号的任意一个。
可以将存储控制器1200电耦接到芯片组1150。可以将存储控制器1200电耦接到一个或者更多的存储器件1350。存储控制器1200可以通过芯片组1150来接收由处理器1100提供的请求。存储器件1350可以包括上述的半导体装置。
还可以将芯片组1150电耦接到I/O总线1250。I/O总线1250可以用作用于从芯片组1150到I/O设备1410、1420及1430的信号的通信路径。I/O设备1410、1420及1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用大量通信协议中的任意一种来与I/O设备1410、1420及1430通信。
还可以将盘驱动控制器1300电耦接到芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个或更多的内部盘驱动1450之间的通信路径。盘驱动控制器1300与内部盘驱动1450可以相互通信或者使用实质上任意类型的通信协议来与芯片组1150通信。
虽然上面已经描述了某些实施例，本领域的技术人员将理解，描述的实施例仅为例子。相应地，描述的层叠型半导体装置不应基于上述的实施例而受到限制。相反地，结合上面的描述和附图来描述的层叠型半导体装置应该仅根据所附的权利要求书而受到限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置，包括：
第一裸片，被配置用来根据选通信号来将外部输入数据锁存并输出，用来检测所述选通信号的脉冲之中的有效脉冲，以及用来产生有效信号；以及
第二裸片，被配置用来响应于所述有效信号来将从所述第一裸片传送来的数据写入。
技术方案2.根据技术方案1所述的半导体装置，其中，所述第一裸片包括：
数据锁存器，被配置用来响应于所述选通信号来将所述外部输入数据对齐并输出；
写入标记产生单元，被配置用来响应于时钟信号和写入命令来产生写入标记信号；以及
有效信号检测单元，被配置用来响应于所述选通信号和所述写入标记信号来检测所述选通信号的脉冲之中的所述有效脉冲，以及用来产生所述有效信号。
技术方案3.根据技术方案2所述的半导体装置，其中，所述写入标记发生单元被配置用来将通过增大所述写入命令的脉冲宽度而得到的信号输出作为写入标记信号。
技术方案4.根据技术方案2所述的半导体装置，其中，所述有效信号检测单元被配置用来响应于所述选通信号来锁存所述写入标记信号，以及用来将通过组合锁存的信号与所述选通信号而得到的结果输出作为所述有效信号。
技术方案5.一种半导体装置，包括：
第一裸片，被配置用来基于第一时间域来将外部输入数据对齐并输出，用来根据第一时间域和第二时间域来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号；以及
第二裸片，被配置用来响应于所述有效信号来将从所述第一裸片传送来的数据写入。
技术方案6.根据技术方案5所述的半导体装置，其中，所述第一时间域包括所述选通信号。
技术方案7.根据技术方案5所述的半导体装置，其中，所述第二时间域包括时钟信号。
技术方案8.根据技术方案5所述的半导体装置，其中，所述第一裸片包括：
数据锁存器，被配置用来响应于所述选通信号来将所述外部输入数据对齐并输出；
写入标记产生单元，被配置用来响应于时钟信号和写入命令来产生写入标记信号；以及
有效信号检测单元，被配置用来根据所述选通信号和所述写入标记信号来检测所述选通信号的脉冲之中的所述有效脉冲，以及用来产生所述有效信号。
技术方案9.根据技术方案8所述的半导体装置，其中，所述写入标记发生单元被配置用来将通过增大所述写入命令的脉冲宽度而得到的信号输出作为所述写入标记信号。
技术方案10.根据技术方案8所述的半导体装置，其中，所述有效信号检测单元被配置用来响应于所述选通信号来锁存所述写入标记信号，以及用来将通过组合锁存的信号与所述选通信号而得到的结果输出作为所述有效信号。
技术方案11.一种半导体装置，在其中层叠了多个裸片，其中，所述多个裸片中的一个裸片被配置用来将通过根据选通信号来将外部输入数据对齐而得到的对齐数据、以及将通过检测所述选通信号的脉冲之中的有效脉冲而得到的有效信号传送到所述多个裸片中的剩余裸片，其中所述剩余裸片被配置用来根据所述有效信号来将所述对齐数据写入。
技术方案12.根据技术方案11所述的半导体装置，其中，所述一个裸片包括PHY区和用作所述半导体装置的外部与所述剩余裸片之间的接口的各种逻辑电路。
技术方案13.根据技术方案11所述的半导体装置，其中，所述剩余裸片包括存储区和用于数据处理的电路配置。
技术方案14.根据技术方案11所述的半导体装置，其中，所述一个裸片包括：
数据锁存器，被配置用来响应于所述选通信号来将所述外部输入数据对齐，以及用来产生所述对齐数据；
写入标记发生单元，被配置用来响应于时钟信号和写入命令来产生写入标记信号；以及
有效信号检测单元，被配置用来根据所述选通信号和所述写入标记信号来检测所述选通信号的脉冲之中的所述有效脉冲，以及用来产生所述有效信号。
技术方案15.根据技术方案14所述的半导体装置，其中，所述写入标记发生单元被配置用来将通过增大所述写入命令的脉冲宽度而得到的信号输出作为所述写入标记信号。
技术方案16.根据技术方案14所述的半导体装置，其中，所述有效信号检测单元被配置用来根据所述选通信号来锁存所述写入标记信号，以及用来将组合锁存的信号与所述选通信号而得到的结果输出作为所述有效信号。
技术方案17.根据技术方案11所述的半导体装置，其中，所述多个裸片通过电极而电耦接。
技术方案18.根据技术方案11所述的半导体装置，其中，所述多个裸片的所述一个裸片被配置用来根据选通脉冲和被延迟的写入标记信号来接收数据。
技术方案19.根据技术方案11所述的半导体装置，其中，有效信号检测单元被配置用来根据写入标记信号来检测选通脉冲中的所述有效脉冲。
技术方案20.根据技术方案11所述的半导体装置，其中，所述有效脉冲被包括在写入标记信号的激活周期中。

Claims (10)

1.一种半导体装置，包括：
第一裸片，被配置用来根据选通信号来将外部输入数据锁存并输出，用来检测所述选通信号的脉冲之中的有效脉冲，以及用来产生有效信号；以及
第二裸片，被配置用来响应于所述有效信号来将从所述第一裸片传送来的数据写入。
2.根据权利要求1所述的半导体装置，其中，所述第一裸片包括：
数据锁存器，被配置用来响应于所述选通信号来将所述外部输入数据对齐并输出；
写入标记产生单元，被配置用来响应于时钟信号和写入命令来产生写入标记信号；以及
有效信号检测单元，被配置用来响应于所述选通信号和所述写入标记信号来检测所述选通信号的脉冲之中的所述有效脉冲，以及用来产生所述有效信号。
3.根据权利要求2所述的半导体装置，其中，所述写入标记发生单元被配置用来将通过增大所述写入命令的脉冲宽度而得到的信号输出作为写入标记信号。
4.根据权利要求2所述的半导体装置，其中，所述有效信号检测单元被配置用来响应于所述选通信号来锁存所述写入标记信号，以及用来将通过组合锁存的信号与所述选通信号而得到的结果输出作为所述有效信号。
5.一种半导体装置，包括：
第一裸片，被配置用来基于第一时间域来将外部输入数据对齐并输出，用来根据第一时间域和第二时间域来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号；以及
第二裸片，被配置用来响应于所述有效信号来将从所述第一裸片传送来的数据写入。
6.根据权利要求5所述的半导体装置，其中，所述第一时间域包括所述选通信号。
7.根据权利要求5所述的半导体装置，其中，所述第二时间域包括时钟信号。
8.根据权利要求5所述的半导体装置，其中，所述第一裸片包括：
数据锁存器，被配置用来响应于所述选通信号来将所述外部输入数据对齐并输出；
写入标记产生单元，被配置用来响应于时钟信号和写入命令来产生写入标记信号；以及
有效信号检测单元，被配置用来根据所述选通信号和所述写入标记信号来检测所述选通信号的脉冲之中的所述有效脉冲，以及用来产生所述有效信号。
9.根据权利要求8所述的半导体装置，其中，所述写入标记发生单元被配置用来将通过增大所述写入命令的脉冲宽度而得到的信号输出作为所述写入标记信号。
10.一种半导体装置，在其中层叠了多个裸片，其中，所述多个裸片中的一个裸片被配置用来将通过根据选通信号来将外部输入数据对齐而得到的对齐数据、以及将通过检测所述选通信号的脉冲之中的有效脉冲而得到的有效信号传送到所述多个裸片中的剩余裸片，其中所述剩余裸片被配置用来根据所述有效信号来将所述对齐数据写入。
CN201510370006.2A 2014-09-05 2015-06-29 层叠型半导体装置 Active CN105405458B (zh)

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