KR100929836B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 다수의 데이터 패드를 통해 입력되는 다수의 데이터신호를 입력 스트로브신호에 동기화시켜 출력하기 위한 다수의 데이터신호 동기화수단과, 상기 다수의 데이터신호의 패턴 정보를 상기 입력 스트로브신호에 동기화시켜 출력하기 위한 정보신호 동기화수단, 및 상기 정보신호 동기화수단의 출력신호에 응답하여 상기 다수의 데이터신호 동기화수단의 출력신호 또는 이를 반전한 출력신호를 해당하는 데이터 라인으로 출력하기 위한 다수의 데이터신호 출력수단을 구비하는 반도체 소자를 제공한다.
Figure R1020080052745
패턴 정보, 글리치, GDDR5

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 패드로 입력되는 데이터를 데이터 입력 스트로브 신호에 응답하여 데이터 라인으로 출력하기 위한 반도체 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 다수의 데이터 패드(data pad)를 구비하고 있으며, 각 데이터 패드를 통해 입력되는 데이터를 데이터 입력 스트로브 신호에 응답하여 해당하는 데이터 라인에 인가한다. 요즈음에는 반도체 소자에 요구되는 데이터 처리 양이 점점 많아지고 있으며, 이를 만족시켜주기 위하여 데이터 패드의 개수를 늘리거나 하나의 데이터 패드에 연속으로 입력되는 데이터 개수를 늘리고 있다.
한편, 반도체 소자는 전력을 적게 소모하기 위한 방향으로 설계되고 있으며, GDDR5 제품의 경우 이를 위해 데이터 패턴 정보신호를 스펙(SPEC.)으로 정하여 사용하고 있다. 여기서, 데이터 패턴 정보신호는 다수의 데이터 패드로 입력되는 데 이터의 패턴(pattern) 정보를 가지는 신호로써, 예컨대, 8 개의 데이터 중 다섯 개의 데이터가 논리'로우'이면 활성화되는 신호이다. 그래서, 입력되는 데이터는 데이터 패턴 정보신호에 따라 그대로 데이터 라인에 인가되거나 반전하여 데이터 라인에 인가된다. 즉, 외부에서 반도체 소자로 인가되는 데이터는 데이터 패턴 정보신호에 따라 내부에서 변경되어 전달된다. 이렇게 변경된 데이터들은 전달되는 데 있어서 소모되는 전력을 줄여 줄 수 있다. 여기서, 데이터 패턴 정보신호는 데이터를 반도체 소자로 인가하는 회로에서 생성되는 것이 일반적이다.
도 1은 일반적인 반도체 소자의 영역 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 일반적인 반도체 소자는 제1 내지 제4 뱅크(110, 130, 150, 170)를 포함하는 코어(core)영역과, 주변(peripheral) 영역(190)으로 나뉠 수 있다. 제1 내지 제4 뱅크(110, 130, 150, 170)는 다수의 셀 어레이(cell array)와 각 셀 어레이에 대응하는 감지증폭회로 등이 배치되고, 주변 영역(190)에는 데이터를 입력받는 데이터 패드 등이 배치된다.
도 2는 도 1의 반도체 소자의 일부 구성을 설명하기 위한 도면으로써, 도 1의 점선 부분을 도시하였다.
도 2를 참조하면, 8 개의 데이터는 8 개의 데이터 패드(210_1, 210_2, 210_3, 210_4, 210_5, 210_6, 210_7, 210_8)를 통해 각각 입력된다. 그리고, 데이터 패턴 정보신호는 정보 패드(230)을 통해 입력된다. 예컹대, 32개의 데이터 패드를 가지는 경우 4 개의 정보 패드를 가지고 있다. 다시 말하면, 정보 패드로 입력되는 각 데이터 패턴 정보신호는 대응하는 8 개의 데이터의 패턴 정보를 가지게 된 다.
도 3은 도 2의 주변 영역에 배치되는 데이터 패드와 데이터 입력부를 설명하기 위한 회로도이다. 설명의 편의를 위해 8 개의 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)와 1 개의 정보 패드(WDBI)에 대응되는 회로만 도시하였다.
도 3을 참조하면, 제1 내지 제8 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)를 통해 입력되는 제1 내지 제8 데이터 신호(WGIO_PRE<0>, WGIO_PRE<1>, WGIO_PRE<2>, WGIO_PRE<3>, WGIO_PRE<4>, WGIO_PRE<5>, WGIO_PRE<6>, WGIO_PRE<7>)는 각각 제1 내지 제8 데이터 입력부(310, 320, 330, 340, 350, 360, 370, 380)에 입력되고, 제1 내지 제8 데이터 입력부(310, 320, 330, 340, 350, 360, 370, 380)는 데이터 입력 스트로브신호(DINSTBP)와 데이터 패턴 정보신호(WDBI_PRE)에 응답하여 해당하는 데이터 라인(WGIO<0>, WGIO<1>, WGIO<2>, WGIO<3>, WGIO<4>, WGIO<5>, WGIO<6>, WGIO<7>)으로 데이터를 출력한다.
여기서, 제2 내지 제8 데이터 입력부(320, 330, 340, 350, 360, 370, 380)의 회로 구성은 제1 데이터 입력부(310)와 유사하며, 단지 제2 내지 제8 데이터 입력부(320, 330, 340, 350, 360, 370, 380)는 각각 대응하는 제2 내지 제8 데이터 신호(WGIO_PRE<1>, WGIO_PRE<2>, WGIO_PRE<3>, WGIO_PRE<4>, WGIO_PRE<5>, WGIO_PRE<6>, WGIO_PRE<7>)를 입력받아 해당하는 제2 내지 제8 데이터 라인(WGIO<1>, WGIO<2>, WGIO<3>, WGIO<4>, WGIO<5>, WGIO<6>, WGIO<7>)에 인가하는 것이 다르다.
이하 설명의 편의를 위하여, 제1 데이터 패드(DQ0)를 통해 인가되는 제1 데 이터 신호(WGIO_PRE<0>)가 제1 데이터 라인(WGIO<0>)으로 출력되는 동작을 대표로 설명하기로 한다. 제1 데이터 입력부(310)는 제어신호 생성부(312)와, 데이터신호 동기화부(314), 및 데이터신호 출력부(316)를 구비한다.
제어신호 생성부(312)는 데이터 입력 스트로브신호(DINSTBP)를 입력받아 반전된 데이터 입력 스트로브신호(DINSTBPb)와 지연된 데이터 입력 스트로브신호(DINSTBPd)를 생성하기 위한 것으로, 두 개의 인버터(inverter)를 구비한다.
데이터신호 동기화부(314)는 제1 데이터 패드(DQ0)를 통해 입력되는 제1 데이터 신호(WGIO_PRE<0>)를 제어신호 생성부(312)에서 출력되는 반전된 데이터 입력 스트로브신호(DINSTBPb)와 지연된 데이터 입력 스트로브신호(DINSTBPd)에 응답하여 동기화시켜 출력하기 위한 것으로, 데이터 입력 스트로브신호(DINSTBP)가 논리'로우(low)'인 경우 입력되는 제1 데이터 신호(WGIO_PRE<0>)를 래칭(latching)하고 데이터 입력 스트로브신호(DINSTBP)가 논리'하이(high)'인 경우 래칭된 데이터를 출력한다.
데이터신호 출력부(316)는 정보 패드(WDBI)를 통해 입력되는 데이터 패턴 정보신호(WDBI_PRE)에 응답하여 데이터신호 동기화부(314)의 출력신호(WGIO_LAT<0>)를 반전하거나 그대로 제1 데이터 라인(WGIO<0>)으로 출력한다.
여기서, 데이터신호 동기화부(314)의 출력신호(WGIO_LAT<0>) 입장에서 보면 데이터 패턴 정보신호(WDBI_PRE)가 논리'하이'인 경우 데이터신호 동기화부(314)의 출력신호(WGIO_LAT<0>)를 그대로 제1 데이터 라인(WGIO<0>)에 출력하고, 데이터 패턴 정보신호(WDBI_PRE)가 논리'로우'인 경우 데이터신호 동기화부(314)의 출력신 호(WGIO_LAT<0>)를 반전하여 데이터 라인(WGI<0>)에 출력한다.
이어서, 제1 데이터 패드(DQ0)를 통해 입력되는 제1 데이터 신호(WGIO_PRE<0>) 입장에서 보면 데이터 패턴 정보신호(WDBI_PRE)가 논리'하이'인 경우 제1 데이터 신호(WGIO_PRE<0>)를 반전하여 제1 데이터 라인(WGIO<0>)에 출력하고, 데이터 패턴 정보신호(WDBI_PRE)가 논리'로우'인 경우 제1 데이터 신호(WGIO_PRE<0>)를 그대로 제1 데이터 라인(WGIO<0>)에 출력한다.
도 4는 도 3의 제1 데이터 신호(WGIO_PRE<0>)에 관련된 신호의 파형을 설명하기 위한 파형도로서, 제1 데이터 신호(WGIO_PRE<0>)와, 데이터 패턴 정보신호(WDBI_PRE), 및 제1 데이터 라인(WGIO<0>)에 인가되는 데이터 신호의 파형도가 도시되어 있다.
도 3과 도 4를 참조하면, 제1 데이터 패드(DQ1)를 통해 제1 데이터 신호(WGIO_PRE<0>)가 입력되면, 데이터 패턴 정보신호(WDBI_PRE)에 따라 제1 데이터 신호(WGIO_PRE<0>)를 그대로 제1 데이터 라인(WGIO<0>)에 출력하거나, 제1 데이터 신호(WGIO_PRE<0>)를 반전하여 제1 데이터 라인(WGIO<0>)에 출력한다.
우선, 제1 데이터 신호(WGIO_PRE<0>)와 데이터 패턴 정보신호(WDBI_PRE)의 타이밍(timing)이 잘 맞는 경우를 살펴보기로 한다. 데이터 패턴 정보신호(WDBI_PRE)가 논리'로우'가 되면 제1 데이터 신호(WGIO_PRE<0>)가 그대로 제1 데이터 라인(WGIO<0>)에 전달된다. 그리고, 데이터 패턴 정보신호(WDBI_PRE)가 논리'하이'가 되면 제1 데이터 신호(WGIO_PRE<0>)를 반전한 신호가 제1 데이터 라인(WGIO<0>)에 전달된다.
한편, 제1 데이터 신호(WGIO_PRE<0>)와 데이터 패턴 정보신호(WDBI_PRE)의 타이밍이 잘 맞지 않는 경우를 살펴보기로 한다. 데이터 패턴 정보신호(WDBI_PRE)가 논리'로우'가 되면 위와 동일하게 제1 데이터 신호(WGIO_PRE<0>)가 그대로 제1 데이터 라인(WGIO<0>)에 전달된다. 하지만, 데이터 패턴 정보신호(WDBI_PRE)가 타이밍이 맞지 않아 제1 데이터 신호(WGIO_PRE<0>)보다 늦은 타이밍에 활성화되면 제1 데이터 라인(WGIO<0>)에 인가되는 신호에 글리치(glitch)가 발생하는 것을 볼 수 있다. 만약, 데이터 패턴 정보신호(WDBI_PRE)가 제1 데이터 신호(WGIO_PRE<0>)보다 빠른 타이밍에 활성화되는 경우에도 제1 데이터 라인(WGIO<0>)에 인가되는 신호에 글리치가 발생한다. 이렇게 제1 데이터 라인(WGIO<0>)에 인가되는 신호에 발생하는 글리치는 곧 불량 데이터가 발생한다는 것을 의미한다. 이는 반도체 소자로 하여금 원하는 않는 데이터의 잘못된 쓰기 동작을 야기시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터 신호가 동기화되는 데이터 입력 스트로브신호에 데이터 패턴 정보신호도 동기화시켜 줌으로써, 데이터 신호와 데이터 패턴 정보신호의 활성화 타이밍을 맞출 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 다수의 데이터 패드를 통해 입력되는 다수의 데이터신호를 입력 스트로브신호에 동기화시켜 출력하기 위한 다수의 데이터신호 동기화수단; 상기 다수의 데이터신호의 패턴 정보를 상기 입력 스트로브신호에 동기화시켜 출력하기 위한 정보신호 동기화수단; 및 상기 정보신호 동기화수단의 출력신호에 응답하여 상기 다수의 데이터신호 동기화수단의 출력신호 또는 이를 반전한 출력신호를 해당하는 데이터 라인으로 출력하기 위한 다수의 데이터신호 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자의 구동 방법은 다수의 데이터신호에 따라 생성된 데이터 패턴 정보신호와 상기 다수의 데이터신호를 입력 스트로브신호에 동기화시키는 단계와, 동기화된 데이터 패턴 정보신호에 응답하여 동기화된 다수의 데이터신호를 그대로 출력하거나 이를 반전하여 출력하는 단계를 포함한다.
본 발명은 다수의 데이터신호의 논리 레벨에 따라 활성화되는 데이터 패턴 정보신호와 다수의 데이터신호를 동일한 데이터 입력 스트로브신호로 동기화 시켜줌으로써, 두 시간간의 동작 타이밍을 맞추는 것이 가능하다. 이러한 동작은 데이터 라인에 인가되는 신호의 글리치를 막아 줄 수 있다.
본 발명은 데이터 신호와 데이터 패턴 정보신호의 활성화 타이밍을 정확하게 맞춰 줌으로써, 데이터 라인에 글리치 없는 안정적인 데이터 신호를 전달할 수 있는 효과를 얻을 수 있다.
나아가, 반도체 소자의 안정적인 쓰기 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면이다. 설명의 편의를 위해 8 개의 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)와 1 개의 정보 패드(WDBI)에 대응되는 회로만 도시하였다.
도 5를 참조하면, 반도체 소자는 정보 패드(WDBI)에 대응하는 정보신호 동기 화부(510)와, 제1 내지 제8 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)에 대응하는 다수의 제1 내지 제8 데이터 입력부(520, 530, 540, 550, 560, 570, 580, 590)를 구비할 수 있다.
정보신호 동기화부(510)는 정보 패드(WDBI)를 통해 입력되는 데이터 패턴 정보신호(WDBI_PRE)를 데이터 입력 스트로브신호(DINSTBP)에 동기화시켜 출력하기 위한 것으로, 제1 제어신호 생성부(512)와, 정보신호 래칭부(514)와, 정보신호 출력부(516)를 구비할 수 있다. 여기서, 데이터 패턴 정보신호(WDBI_PRE)를 스펙(SPEC.)으로 정해진 신호로서, 제1 내지 제8 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)로 인가되는 제1 내지 제8 데이터 신호(WGIO_PRE<0>, WGIO_PRE<1>, WGIO_PRE<2>, WGIO_PRE<3>, WGIO_PRE<4>, WGIO_PRE<5>, WGIO_PRE<6>, WGIO_PRE<7>) 중 예컨대 다섯 개의 데이터가 논리'로우'이면 활성화되는 신호이다. 반도체 소자는 데이터를 전달하는데 있어서 소모되는 전력을 줄이기 위하여 데이터 패턴 정보신호(WDBI_PRE)를 이용한다.
제1 제어신호 생성부(512)는 데이터 입력 스트로브신호(DINSTBP)를 입력받아 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)와 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)를 생성하기 위한 것으로, 두 개의 인버터(inverter)를 구비한다. 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)와 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)는 이후 설명할 정보신호 래칭부(514)와 정보신호 출력부(516)를 제어하는데 사용될 수 있다.
정보신호 래칭부(514)는 정보 패드(WDBI)를 통해 입력되는 데이터 패턴 정보 신호(WDBI_PRE)를 제1 제어신호 생성부(512)에서 출력되는 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)와 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)에 응답하여 래칭할 수 있다. 여기서는 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)가 논리'로우'가 되고 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)가 논리'하이'가 되면 데이터 패턴 정보신호(WDBI_PRE)를 래칭할 수 있는 구성을 갖는다.
정보신호 출력부(516)는 정보신호 래칭부(514)의 출력신호를 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)와 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)에 응답하여 래칭된 데이터 패턴 정보신호(WDBI_LAT)로서 출력할 수 있다. 여기서는 제1 지연된 데이터 입력 스트로브신호(DINSTBPd1)가 논리'하이'가 되고 제1 반전된 데이터 입력 스트로브신호(DINSTBPb1)가 논리'로우'가 되면 정보신호 래칭부(514)의 출력신호를 래칭된 데이터 패턴 정보신호(WDBI_LAT)로서 출력할 수 있는 구성을 가진다.
한편, 제1 내지 제8 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)를 통해 입력되는 제1 내지 제8 데이터 신호(WGIO_PRE<0>, WGIO_PRE<1>, WGIO_PRE<2>, WGIO_PRE<3>, WGIO_PRE<4>, WGIO_PRE<5>, WGIO_PRE<6>, WGIO_PRE<7>)는 각각 제1 내지 제8 데이터 입력부(520, 530, 540, 550, 560, 570, 580, 590)에 입력되고, 제1 내지 제8 데이터 입력부(520, 530, 540, 550, 560, 570, 580, 590)는 데이터 입력 스트로브신호(DINSTBP)와 래칭된 데이터 패턴 정보신호(WDBI_LAT)에 응답하여 해당하는 데이터 라인(WGIO<0>, WGIO<1>, WGIO<2>, WGIO<3>, WGIO<4>, WGIO<5>, WGIO<6>, WGIO<7>)으로 데이터를 출력한다.
여기서, 제2 내지 제8 데이터 입력부(530, 540, 550, 560, 570, 580, 590)의 회로 구성은 제1 데이터 입력부(520)와 유사하며, 단지 제2 내지 제8 데이터 입력부(530, 540, 550, 560, 570, 580, 590)는 각각 대응하는 제2 내지 제8 데이터 신호(WGIO_PRE<1>, WGIO_PRE<2>, WGIO_PRE<3>, WGIO_PRE<4>, WGIO_PRE<5>, WGIO_PRE<6>, WGIO_PRE<7>)를 입력받아 해당하는 제2 내지 제8 데이터 라인(WGIO<1>, WGIO<2>, WGIO<3>, WGIO<4>, WGIO<5>, WGIO<6>, WGIO<7>)에 인가하는 것이 다르다.
이하 설명의 편의를 위하여, 제1 데이터 패드(DQ0)를 통해 인가되는 제1 데이터 신호(WGIO_PRE<0>)가 제1 데이터 라인(WGIO<0>)으로 출력되는 동작을 대표로 설명하기로 한다. 제1 데이터 입력부(520)는 제2 제어신호 생성부(522)와, 데이터신호 동기화부(524), 및 데이터신호 출력부(526)를 구비한다.
제2 제어신호 생성부(522)는 데이터 입력 스트로브신호(DINSTBP)를 입력받아 제2 반전된 데이터 입력 스트로브신호(DINSTBPb2)와 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)를 생성하기 위한 것으로, 두 개의 인버터(inverter)를 구비할 수 있다. 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)와 제2 반전된 데이터 입력 스트로브신호(DINSTBPb2)는 이후 설명할 데이터신호 동기화부(524)와 데이터신호 출력부(526)를 제어하는데 사용될 수 있다.
데이터신호 동기화부(524)는 제1 데이터 패드(DQ0)를 통해 입력되는 제1 데이터 신호(WGIO_PRE<0>)를 제2 제어신호 생성부(522)에서 생성되는 제2 반전된 데 이터 입력 스트로브신호(DINSTBPb2)와 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)에 응답하여 동기화시켜 출력하기 위한 것으로, 데이터신호 래칭부(524_1)와, 데이터신호 출력부(524_2)를 구비할 수 있다.
데이터신호 래칭부(524_1)는 제2 반전된 데이터 입력 스트로브신호(DINSTBPb2)와 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)에 응답하여 제1 데이터 신호(WGIO_PRE<0>)를 래칭할 수 있고, 데이터신호 출력부(524_2)는 제2 반전된 데이터 입력 스트로브신호(DINSTBPb2)와 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)에 응답하여 데이터신호 래칭부(524_1)의 출력신호를 출력할 수 있다.
여기서는 제2 지연된 데이터 입력 스트로브신호(DINSTBPd2)가 논리'로우'가 되고 제2 반전된 데이터 입력 스트로브신호(DINSTBPb2)가 논리'하이'가 되면 제1 데이터 신호(WGIO_PRE<0>)를 래칭할 수 있고, 그 반대의 경우 래칭된 데이터를 출력할 수 있다. 즉, 데이터 입력 스트로브신호(DINSTBP)가 논리'로우'인 경우 입력되는 제1 데이터 신호(WGIO_PRE<0>)를 래칭하고 데이터 입력 스트로브신호(DINSTBP)가 논리'하이'인 경우 래칭된 데이터를 출력한다.
데이터신호 출력부(526)는 래칭된 데이터 패턴 정보신호(WDBI_LAT)에 응답하여 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>) 또는 이를 반전한 출력신호를 제1 데이터 라인(WGIO<0>)으로 출력하기 위한 것으로, 데이터 반전부(526_1)와 데이터 전달부(526_2)를 구비할 수 있다.
데이터 반전부(526_1)는 래칭된 데이터 패턴 정보신호(WDBI_LAT)에 응답하여 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 반전하여 제1 데이터 라인(WGIO<0>)으로 전달할 수 있고, 데이터 전달부(526_2)는 래칭된 데이터 패턴 정보신호(WDBI_LAT)에 응답하여 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 제1 데이터 라인(WGIO<0>)으로 전달할 수 있다.
여기서, 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)의 입장에서 보면 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'하이'이면 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 그대로 제1 데이터 라인(WGIO<0>)에 출력하고, 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'로우'이면 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 반전하여 데이터 라인(WGI<0>)에 출력한다.
이어서, 제1 데이터 패드(DQ0)를 통해 입력되는 제1 데이터 신호(WGIO_PRE<0>) 입장에서 보면 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'하이'이면 제1 데이터 신호(WGIO_PRE<0>)를 반전하여 제1 데이터 라인(WGIO<0>)에 출력하고, 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'로우'이면 제1 데이터 신호(WGIO_PRE<0>)를 그대로 제1 데이터 라인(WGIO<0>)에 출력한다.
도 6은 도 5의 제1 데이터 신호(WGIO_PRE<0>)에 관련된 신호의 타이밍을 설명하기 위한 파형도로서, 제1 데이터 신호(WGIO_PRE<0>)와, 데이터 패턴 정보신호(WDBI_PRE)와 데이터 입력 스트로브신호(DINSTBP)와, 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)와, 래칭된 데이터 패턴 정보신호(WDBI_LAT), 및 제1 데이터 라인(WGIO<0>)에 인가되는 데이터의 타이밍이 도시되어 있다.
도 5와 도 6을 참조하면, 제1 데이터 패드(DQ1)를 통해 제1 데이터 신 호(WGIO_PRE<0>)가 입력되면, 데이터 입력 스트로브신호(DINSTBP)에 응답하여 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)가 생성된다. 한편, 정보 패드(WDBI)를 통해 데이터 패턴 정보신호(WDBI_PRE)가 입력되면, 데이터 입력 스트로브신호(DINSTBP)에 응답하여 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 생성된다.
그래서, 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'로우'인 경우 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 반전하여 즉, 제1 데이터 신호(WGIO_PRE<0>)를 그대로 출력하고, 래칭된 데이터 패턴 정보신호(WDBI_LAT)가 논리'하이'인 경우 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)를 그대로 즉, 제1 데이터 신호(WGIO_PRE<0>)를 반전하여 출력할 수 있다.
다시 말하면, 데이터신호 동기화부(524)의 출력신호(WGIO_LAT<0>)와 래칭된 데이터 패턴 정보신호(WDBI_LAT), 두 신호 모두 데이터 입력 스트로브신호(DINSTBP)에 동기화되어 생성된다. 때문에 이 두 신호는 동일한 동작 타이밍을 가지는 것이 가능하다. 결국, 제1 데이터 라인(WGIO<0>)에 인가되는 데이터는 도 4에서처럼 글리치가 발생하지 않게 된다.
또한, 래칭된 데이터 패턴 정보신호(WDBI_LAT)와 데이터 입력 스트로브신호(DINSTBP)가 도 5와 같이 인접한 전송 라인을 따라 제1 데이터 입력부(520)에 전송되기 때문에 래칭된 데이터 패턴 정보신호(WDBI_LAT)와 데이터 입력 스트로브신호(DINSTBP)의 타이밍 차이를 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 반도체 소자의 영역 구성을 설명하기 위한 블록도.
도 2는 도 1의 반도체 소자의 일부 구성을 설명하기 위한 도면.
도 3은 도 2의 주변 영역에 배치되는 데이터 패드와 데이터 입력부를 설명하기 위한 회로도.
도 4는 도 3의 제1 데이터 신호(WGIO_PRE<0>)에 관련된 신호의 파형을 설명하기 위한 파형도.
도 5는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면.
도 6은 도 5의 제1 데이터 신호(WGIO_PRE<0>)에 관련된 신호의 타이밍을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
DQ0 ~ DQ7 : 제1 내지 제8 데이터 패드
WDBI : 정보 패드 510 : 정보신호 동기화부
520, 530, 540, 550, 560, 570, 580, 590 : 제1 내지 제8 데이터 입력부

Claims (7)

  1. 다수의 데이터 패드를 통해 입력되는 다수의 데이터신호를 입력 스트로브신호에 동기화시켜 출력하기 위한 다수의 데이터신호 동기화수단;
    상기 다수의 데이터신호의 패턴 정보를 상기 입력 스트로브신호에 동기화시켜 출력하기 위한 정보신호 동기화수단; 및
    상기 정보신호 동기화수단의 출력신호에 응답하여 상기 다수의 데이터신호 동기화수단의 출력신호 또는 이를 반전한 출력신호를 해당하는 데이터 라인으로 출력하기 위한 다수의 데이터신호 출력수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 정보신호 동기화수단은,
    상기 입력 스트로브신호에 응답하여 상기 패턴 정보를 래칭하기 위한 정보신호 래칭부와,
    상기 입력 스트로브신호에 응답하여 상기 정보신호 래칭부의 출력신호를 출력하기 위한 정보신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 입력 스트로브신호에 응답하여 상기 정보신호 래칭부와 상기 정보신호 출력부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 패턴 정보는 상기 다수의 데이터신호 중 예정된 개수의 데이터 신호가 예정된 논리 레벨을 가지면 활성화되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 다수의 데이터신호 동기화수단 각각은,
    상기 입력 스트로브신호에 응답하여 해당하는 데이터신호를 래칭하기 위한 데이터신호 래칭부와,
    상기 입력 스트로브신호에 응답하여 상기 데이터신호 래칭부의 출력신호를 출력하기 위한 데이터신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 입력 스트로브신호에 응답하여 상기 데이터신호 래칭부와 상기 데이터신호 출력부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 정보신호 동기화수단의 출력신호와 상기 입력 스트로브신호는 인접한 전송 라인을 통해 상기 다수의 데이터신호 동기화수단으로 전송되는 것을 특징으로 하는 반도체 소자.
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