KR100636930B1 - 반도체 메모리 장치의 데이터 스트로브신호 발생회로 - Google Patents

반도체 메모리 장치의 데이터 스트로브신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 데이터 스트로브신호 발생회로에 관한 것으로서, 보다 상세하게는 카스레이턴시 신호를 이용하여 동작주파수의 tCK의 변화에 따라 tDQSS 마진을 조절할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명의 데이터 스트로브신호 발생회로는, 복수개의 카스레이턴시 신호 각각에 의해 제어되어 내부클럭신호를 지연하는 복수개의 내부클럭지연부와, 입력 데이터를 래치하기 위한 데이터래치 제어신호 및 상기 복수개의 내부클럭지연부의 출력을 논리조합하는 논리조합부와, 상기 논리조합부의 출력을 이용하여 소정 펄스를 갖는 데이터 스트로브신호를 발생하는 펄스발생부를 포함하여 구성함을 특징으로 한다.

Description

반도체 메모리 장치의 데이터 스트로브신호 발생회로{Circuit for generating data strobe signal of semiconductor memory device}
도 1a 도 1b는 종래의 클럭과 데이터 스트로브신호와의 타이밍도 및 데이터 스트로브신호에 의해 래치된 데이터를 나타낸 도면.
도 2는 종래의 데이터 스트로브신호 발생회로의 세부 구성도.
도 3은 도 2의 데이터 스트로브신호 발생회로의 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 데이터 스트로브신호 발생회로의 구성도.
도 5는 도 4의 데이터 스트로브신호 발생회로의 동작 타이밍도.
도 6은 본 발명의 다른 실시예에 따른 데이터 스트로브신호 발생회로의 구성도.
도 7은 도 6의 데이터 스트로브신호 발생회로의 동작 타이밍도.
본 발명은 반도체 메모리 장치의 데이터 스트로브신호 발생회로에 관한 것으로서, 보다 상세하게는 카스레이턴시 신호를 이용하여 동작주파수의 tCK의 변화에 따라 tDQSS 마진을 조절할 수 있도록 하는 기술이다.
DRAM의 동작 속도를 향상시키기 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(synchronous DRAM; 이하 SDRAM)이 개발되었다. 또한, 데이터 처리 속도를 더욱 향상시키기 위하여 한 클럭의 상승 에지 및 하강 에지에 동기되어 데이터를 처리하는 이중데이터 율(Double Data Rate; 이하, DDR) SDRAM과 램버스 디램(Rambus DRAM)이 개발되었다.
DDR SDRAM의 경우 데이터가 고속으로 전송되므로 소스 싱크로너스 인터페이스(source synchronous interface)를 사용한다. 이는 데이터의 입출력이 데이터 소스에서 데이터와 같이 만들어진 데이터 스트로브신호(data strobe signal: 이하, DQS)에 동기되어 전달된다.
도 1a 도 1b는 종래의 클럭과 데이터 스트로브신호와의 타이밍도 및 데이터 스트로브신호에 의해 래치된 데이터를 나타낸 도면이다.
도 1a는 종래의 클럭신호 CLK, 데이터스트로브신호 DQS1, DQS2의 타이밍도를 도시하고 있다. JEDEC 규격에서 DDR1의 tDQSS(클럭으로부터 데이터 스트로브신호의 첫 라이징 에지까지의 시간)는 0.75*tCK ~ 1.25*tCK로 규정하고, DDR2의 tDQSS는 WL(Write Latency: 라이트 명령이 입력된 후 데이터가 입력되기까지의 시간)-0.25*tCK~ WL+0.25*tCK로 규정하고 있다.
이하, DDR1의 예를 이용하여 데이터 스트로브신호와 tDQSS 마진에 대해 설명하기로 한다. 상기와 같이, DDR1의 경우 데이터스트로브신호 DQS의 하강 엣지 또한 0.75*tCK ~ 1.25*tCK의 범위 즉, 0.5*tCK 만큼의 마진을 가질 수 있다.
도 1b를 참조하여 설명하면 다음과 같다.
데이터 스트로브신호간의 스큐는 tDQSS로 나타나는데, 가장 빠른 데이터 스트로브신호(DQS1)의 경우 라이트 명령으로부터 0.75 tCK 후 인에이블될 수 있고, 가장 늦은 데이터 스트로브신호(DQS2)의 경우 라이트 명령으로부터 1.25 tCK 후 인에이블되어 동작한다. 즉, 하나의 데이터 스트로브신호도 라이트 동작이 수행될 때마다 항상 동일한 타이밍에 입력되는 것이 아니라 주변의 환경변화에 따라 빠르게 혹은 늦게 입력된다.
이 경우, 각각의 데이터 스트로브신호에 정렬된 데이터(align_first/second_data)는 0.5 tCK 만큼의 스큐를 갖는다.
따라서, 제 1 라이트 명령에 의해 입력된 데이터 중 가장 늦은 데이터는 제 2 라이트 명령에 의해 입력된 데이터 중 가장 빠른 데이터가 인에이블되기 전에 클럭 도메인의 제어신호가 아닌 데이터 스트로브신호에 의해 데이터를 래치하여야 한다.
이와 같은 이유로, 데이터 스트로브신호에 정렬된 데이터는 도메인 크로스 부분(데이터 스트로브 도메인에서 클럭 도메인으로 데이터가 전이되는 부분)에서 0.5 tCK 만큼의 타이밍 마진을 갖게 되고, tDQSS 값은 0.25 tCK 만큼의 셋업홀드(setup/hold) 마진을 갖게 된다.
그러나, 메모리의 동작 주파수에 따라 tCK값이 달라지므로 모든 동작주파수의 tCK에서 충분한 tDQSS 마진을 확보하는 것이 어렵다.
도 2는 종래의 데이터 스트로브신호 발생회로의 세부 구성도이다.
종래의 데이터 스트로브신호 발생회로는 인버터 IV1, IV2, 지연부(10), 낸드 게이트 ND1, 및 펄스발생부(20)를 구비한다.
인버터 IV1는 내부클럭신호 ICLK를 반전하고, 인버터 IV2는 데이터 래치제어신호 DLC를 반전한다. 여기서, 내부클럭신호 ICLK는 외부클럭신호 CLK를 지연시킨 신호로서 내부 동작의 기준이 되는 클럭신호이고, 데이터 래치제어신호 DLC는 라이트 동작시 외부에서 입력되는 데이터를 래치하기 위한 제어신호이다.
지연부(10)는 인버터 IV1의 출력신호를 지연시킨다. 이때, 지연부(10)의 지연시간에 따라 tDQSS가 조절되고, 지연부(10)는 지연시간을 미리 설정한다.
낸드게이트 ND1는 인버터 IV2의 출력신호와 지연부(10)의 출력신호를 낸드연산한다.
펄스발생부(20)는 낸드게이트 ND1의 출력신호를 이용하여 펄스를 갖는 데이터 스트로브신호 DSTB를 출력한다. 즉, 펄스발생부(20)는 내부클럭신호 ICLK가 하이레벨로 천이하면 내부에 지정된 딜레이 만큼의 폭을 갖는 펄스신호를 생성한다.
상기와 같은 구성을 갖는 종래의 데이터 스트로브신호 발생회로는 도 3에 도시한 바와 같이, 내부클럭신호 ICLK가 인가되고, 데이터 래치제어신호 DLC가 로우레벨로 인에이블되면 데이터 스트로브신호 DSTB가 로우레벨로 인에이블된다. 즉, 데이터 래치제어신호 DLC가 로우레벨인 동안 데이터 스트로브신호 DSTB가 생성된다.
이와같이, 종래에는 동작주파수의 변화에 따른 tCK 값의 변화와 무관하게 지연부(10)에 설정된 지연시간에 따라서 tDQSS를 조절함으로써, 동작 주파수가 변화하여 tCK값의 변화가 발생하는 경우 충분한 tDQSS 마진을 확보하는 것에 한계가 있 었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 카스레이턴시 신호를 이용하여 tCK의 변화에 따라 각 tCK에 대한 데이터 스트로브 신호의 출력 타이밍을 각각 조절하도록 하여 각 tCK에 대하여 충분한 tDQSS 마진을 확보할 수 있도록 하는데 있다.
상기 과제를 달성하기 위한 본 발명의 데이터 스트로브신호 발생회로는, 복수개의 카스레이턴시 신호 각각에 의해 제어되어 내부클럭신호를 지연하는 복수개의 내부클럭지연부와, 입력 데이터를 래치하기 위한 데이터래치 제어신호 및 상기 복수개의 내부클럭지연부의 출력을 논리조합하는 논리조합부와, 상기 논리조합부의 출력을 이용하여 소정 펄스를 갖는 데이터 스트로브신호를 발생하는 펄스발생부를 포함하여 구성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 얼라인데이터 스트로브신호 발생회로의 구성도이다.
본 발명의 실시예에 따른 얼라인데이터 스트로브신호 발생회로는 내부클럭지연부(100~ 300), 논리조합부(400), 및 펄스발생부(500)를 구비한다.
내부클럭지연부(100)는 낸드게이트 ND2, 지연부(101), 및 전송게이트 T1를 구비한다. 낸드게이트 ND2는 내부클럭신호 ICLK와 카스레이턴시 신호 CL1를 낸드연 산한다. 지연부(101)는 낸드게이트 ND2의 출력신호를 지연하여 출력한다. 전송게이트 T1는 카스레이턴시 신호 CL1, CL1b에 의해 제어되어 지연부(101)의 출력을 선택적으로 전달한다.
내부클럭지연부(200)는 낸드게이트 ND3, 지연부(201), 및 전송게이트 T2를 구비한다. 낸드게이트 ND3는 내부클럭신호 ICLK와 카스레이턴시 신호 CL2를 낸드연산한다. 지연부(201)는 낸드게이트 ND3의 출력신호를 지연하여 출력한다. 전송게이트 T2는 카스레이턴시 신호 CL2, CL2b에 의해 제어되어 지연부(201)의 출력을 선택적으로 전달한다.
내부클럭지연부(300)는 낸드게이트 ND4, 지연부(301), 및 전송게이트 T3를 구비한다. 낸드게이트 ND4는 내부클럭신호 ICLK와 카스레이턴시 신호 CL6를 낸드연산한다. 지연부(301)는 낸드게이트 ND4의 출력신호를 지연하여 출력한다. 전송게이트 T3는 카스레이턴시 신호 CL6, CL6b에 의해 제어되어 지연부(301)의 출력을 선택적으로 전달한다.
이때, 내부클럭지연부(100~300)의 각각의 지연부(101~ 301)는 카스레이턴시신호 CL1~ CL6에 따라 지연시간이 각각 다르게 설정되도록 한다.
논리조합부(400)는 인버터 IV3 및 낸드게이트 ND5를 구비한다.
인버터 IV3는 데이터 래치제어신호 DLC을 반전시키고, 낸드게이트 ND5는 인버터 IV3의 출력신호와 선택적으로 수신한 전송게이트 T1~ T3의 출력을 낸드연산한다. 여기서, 내부클럭신호 ICLK는 외부클럭신호 CLK를 지연시킨 신호로서 내부 동작의 기준이 되는 클럭신호이고, 데이터 래치제어신호 DLC는 라이트 동작시 외부에 서 입력되는 데이터를 래치하기 위한 제어신호이다.
이때, 카스레이턴시 신호 CL1~ CL6는 리드명령이 입력된 후 데이터를 출력하기까지 소요되는 시간을 나타낸다. 즉, 리드명령이 입력된 후 데이터가 출력되기까지의 일정 소요시간을 클럭수로 환산하면 동작주파수에 따라 그 값이 달라지게 된다.
예를들어, 리드명령이 입력되고 데이터가 출력되는데 10ns의 시간이 필요하다고 가정하자. 한 클럭주기 tCK가 2ns일 경우 10ns의 시간을 위해서 5클럭(CL5)이 필요하고, tCK가 3ns일 경우 4클럭(CL4)이 필요하게 된다.
이러한 카스레이턴시신호 CL1~ CL6는 모드레지스터셋팅부(mode register setting;이하,MRS)(미도시)에 의해 설정된다. 예를들어, MRS(미도시)에 CL2를 사용하도록 설정되면 MRS(미도시)를 다시 설정하여 변경할때 까지 CL2신호만 계속 하이레벨값을 갖고 지연부(200)만 구동되어 전송게이트 T2를 통해 지연부(200)의 출력이 낸드게이트 ND5의 입력단으로 전달된다.
낸드게이트 ND5는 인버터 IV3의 출력과 전송게이트 T1~ T3의 출력신호를 낸드연산하여 출력한다.
펄스발생부(400)는 낸드게이트 ND7의 출력신호를 이용하여 내부에 지정된 딜레이 만큼의 폭을 갖는 펄스를 생성한다.
이하, 도 5를 참조하여 도 5는 도 4의 데이터 스트로브신호 발생회로의 동작 을 설명하기로 한다.
도 5는 MRS(미도시)가 카스레이턴시 CL2를 설정한 경우를 도시하고 있다.
카스레이턴시 신호 CL2가 하이레벨로 인에이블되고 나머지 카스레이턴시 신호 CL1, CL3~ CL6는 로우레벨로 디스에이블된다.
그에 따라, 카스레이턴시 신호 CL2에 의한 내부클럭지연부(200)의 전송게이트 T2만 구동되어 지연부(201)의 출력신호를 낸드게이트 ND5의 입력으로 출력한다.
즉, 데이터 스트로브신호 발생회로는 카스레이턴시 신호 CL2에 따른 지연부(201)에 의해 내부클럭신호 ICLK를 지연시켜 데이터스트로브신호 DSTB를 출력함으로써 tDQSS의 마진을 확보한다.
도 6은 본 발명의 다른 실시예에 따른 데이터 스트로브신호 발생회로의 구성도이다.
본 발명의 다른 실시예에 따른 데이터 스트로브신호 발생회로는 카스레이턴시 조합부(600), 내부클럭지연부(700, 800), 논리조합부(900), 및 펄스발생부(1000)를 구비한다.
카스레이턴시 조합부(600)는 제 1 및 제 2 카스레이턴시 조합부(601, 602)를 구비한다. 제 1 카스레이턴시 조합부(601)는 노아게이트 NOR1 및 인버터 IV5를 구비한다. 노아게이트 NOR1는 카스레이턴시 신호 CL1~ CL3를 노아연산하여 조합바신호 CL123b를 출력하고, 인버터 IV5는 조합바신호 CL123b를 반전시켜 조합신호 CL123를 출력한다.
제 2 카스레이턴시 조합부(602)는 노아게이트 NOR2 및 인버터 IV6를 구비한다. 노아게이트 NOR2는 카스레이턴시 신호 CL4~ CL6를 노아연산하여 조합바신호 CL456b를 출력하고, 인버터 IV6는 조합바신호 CL456b를 반전시켜 조합신호 CL456를 출력한다.
내부클럭지연부(700)는 낸드게이트 ND6, 지연부(701), 및 전송게이트 T4를 구비한다. 낸드게이트 ND6는 내부클럭신호 ICLK와 카스레이턴시 신호 CL123를 낸드연산하고, 지연부(701)는 낸드게이트 ND6의 출력을 지연하여 출력한다. 전송게이트 T4는 조합신호쌍 CL123, CL123b에 의해 제어되어 지연부(701)의 출력신호를 전달한다.
내부클럭지연부(800)는 낸드게이트 ND7, 지연부(801), 및 전송게이트 T5를 구비한다. 낸드게이트 ND7는 내부클럭신호 ICLK와 카스레이턴시 신호 CL456를 낸드연산하고, 지연부(801)는 낸드게이트 ND7의 출력을 지연하여 출력한다. 전송게이트 T5는 조합신호쌍 CL456, CL456b에 의해 제어되어 지연부(801)의 출력신호를 전달한다.
논리조합부(900)는 인버터 IV4 및 낸드게이트 ND8를 구비한다.
인버터 IV4는 데이터 래치 제어신호 DLC를 반전하고, 낸드게이트 ND8는 인버터 IV4의 출력신호 및 선택적으로 전달되는 전송게이트 T4, T5의 출력을 낸드연산한다.
펄스발생부(1000)는 낸드게이트 ND8의 출력신호를 이용하여 내부에 지정된 딜레이 만큼의 폭을 갖는 펄스신호 DSTB를 생성시킨다.
이하, 도 7의 동작타이밍도를 참조하여 데이터 스트로브신호 발생회로의 동작을 설명하기로 한다.
도 7은 MRS(미도시)가 카스레이턴시 CL2를 설정한 경우를 도시하고 있다. 카스레이턴시 신호 CL2가 하이레벨로 인에이블되고 나머지 카스레이턴시 신호 CL1, CL3~ CL6는 로우레벨로 디스에이블되어, 조합신호 CL123는 하이레벨로 인에이블되고 조합신호 CL456는 로우레벨로 디스에이블된다.
그에 따라, 카스레이턴시 신호 CL123에 의한 내부클럭지연부(700)의 전송게이트 T4만 구동되어 지연부(701)의 출력신호를 낸드게이트 ND6의 입력으로 출력한다.
즉, 데이터 스트로브신호 발생회로는 카스레이턴시 신호 CL123에 따른 지연부(701)에 의해 내부클럭신호 ICLK를 지연시켜 데이터스트로브신호 DSTB를 출력함으로써 tDQSS의 마진을 확보한다.
이와같이, 본 발명은 동작주파수의 변화에 따른 카스레이턴시 신호 CL1~ CL6에 따라 내부클럭신호 ICLK의 지연시간을 조절함으로써 tDQSS의 마진을 확보할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 카스레이턴시 신호를 이용하여 tCK의 변화에 따라 각 tCK에 대한 데이터 스트로브신호의 출력 타이밍을 각각 조절하도록 하여 각 tCK에 대하여 충분한 tDQSS 마진을 확보할 수 있어 페일을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 복수개의 카스레이턴시 신호 각각에 의해 제어되어 내부클럭신호를 지연하는 복수개의 내부클럭지연부;
    입력 데이터를 래치하기 위한 데이터래치 제어신호 및 상기 복수개의 내부클럭지연부의 출력을 논리조합하는 논리조합부; 및
    상기 논리조합부의 출력을 이용하여 소정 펄스를 갖는 데이터 스트로브신호를 발생하는 펄스발생부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  2. 제 1항에 있어서, 상기 복수개의 내부클럭지연부는,
    상기 복수개의 카스레이턴시 신호 중 하나와 상기 내부클럭신호를 논리연산하는 논리연산부;
    상기 논리연산부의 출력을 지연하는 지연부; 및
    상기 복수개의 카스레이턴시 신호 중 하나에 의해 제어되어 상기 지연부의 출력신호를 선택적으로 출력하는 전송게이트;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  3. 제 2항에 있어서, 상기 논리연산부는 낸드게이트임을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  4. 제 1항에 있어서, 상기 논리조합부는,
    상기 데이터래치 제어신호와 상기 복수개의 내부클럭지연부의 출력을 낸드연산하는 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  5. 복수개의 카스레이턴시 조합신호에 의해 각각 제어되어 내부클럭신호를 지연하는 복수개의 내부클럭지연부;
    입력 데이터를 래치하기 위한 데이터래치 제어신호 및 상기 복수개의 내부클럭지연부의 출력을 논리조합하는 논리조합부;
    상기 논리조합부의 출력을 이용하여 소정 펄스를 갖는 데이터 스트로브신호를 발생하는 펄스발생부; 및
    복수개의 카스레이턴시 신호를 조합하여 상기 복수개의 카스레이턴시 조합신호를 출력하는 복수개의 카스레이턴시 조합부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  6. 제 5항에 있어서, 상기 복수개의 카스레이턴시 조합부는,
    상기 복수개의 카스레이턴시 신호를 논리조합하는 논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  7. 제 6항에 있어서, 상기 논리연산부는 노아게이트임을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  8. 제 5항에 있어서, 상기 복수개의 내부클럭지연부는,
    상기 복수개의 카스레이턴시 조합신호 중 하나와 상기 내부클럭신호를 논리연산하는 논리연산부;
    상기 논리연산부의 출력을 지연하는 지연부; 및
    상기 복수개의 카스레이턴시 조합신호 중 하나에 의해 제어되어 상기 지연부의 출력신호를 선택적으로 출력하는 전송게이트
    를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  9. 제 8항에 있어서, 상기 논리연산부는 낸드게이트임을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
  10. 제 5항에 있어서, 상기 논리조합부는,
    상기 데이터래치 제어신호와 상기 복수개의 내부클럭지연부의 출력을 낸드연 산하는 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 스트로브신호 발생회로.
KR1020040114106A 2004-12-28 2004-12-28 반도체 메모리 장치의 데이터 스트로브신호 발생회로 KR100636930B1 (ko)

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