KR100930401B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는, 외부 클럭과 데이터 스트로브 클럭의 위상차 정보를 추출하여 데이터 입력 스트로브 신호의 발생 타이밍을 튜닝하는 내부 튜닝 수단; 및 상기 데이터 입력 스트로브 신호에 응답하여 복수 개의 데이터를 글로벌 라인에 전달하는 데이터 입력 센스 앰프;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 스트로브 클럭, 데이터 입력 스트로브 신호

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 안정적인 데이터 입력 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수 개의 데이터 입력 버퍼(DQ)와 복수 개의 데이터 스트로브 클럭 버퍼(DQS)를 구비한다. DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같이 진보된 형태의 반도체 메모리 장치에서, 데이터 입력 버퍼(DQ)를 통해 직렬로 입력되는 복수 개의 데이터들은 데이터 스트로브 클럭의 제어에 따라 복수 개의 래치 회로에서 래치된 후, 먹스 회로에서 정렬되어 병렬 형태로 데이터 입력 센스 앰프에 전달된다. 이후, 데이터 입력 센스 앰프는 병렬 형태로 전달되는 복수 개의 데이터를 데이터 입력 스트로브 신호의 제어에 따라 글로벌 라인에 전달한다. 이처럼 데이터 입력 스트로브 신호를 생성하기 위해, 반도체 메모리 장치는 데이터 입력 스트로브 신호 생성 회로를 구비하여, 내부 클럭과 라이트(Write) 지시 신호에 응답하여 상기 데이터 입력 스트로브 신호를 생성한다.
반도체 메모리 장치의 외부에서 반도체 메모리 장치에 데이터를 전송하는 장 치들이 모두 동일한 타이밍에 동작하는 것은 아니므로, 반도체 메모리 장치에 데이터들이 모두 균일한 타이밍에 입력되지는 않는다. 따라서, 입력 데이터와 반도체 메모리 장치의 내부 클럭 간의 시간 마진은 안정적인 데이터 입력 동작을 위한 중요한 요소로서 작용하게 된다. 그러나, 반도체 메모리 장치가 고속화 구현되어 가는 추세에 의해, 입력 데이터와 내부 클럭 간의 시간 마진은 점점 감소되어 가고 있으며, 이에 따라 데이터 입력 동작의 안정성을 담보하기가 점점 더 용이하지 않게 되는 기술적 한계가 발생하게 된다. 도 1은 이와 같이 고주파 클럭 환경에서 데이터 입력 동작의 안정성이 저하되는 문제점을 나타낸다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 데이터 입력 회로에 직렬로 입력되는 4개의 데이터(d1 ~ d4)와 내부 클럭(clk_int)과의 타이밍 관계에 대한 두 가지 경우를 나타내었다. 첫 번째 경우(Case 1)는, 내부 클럭(clk_int)을 기준으로 데이터(d1 ~ d4)가 상대적으로 빠른 타이밍을 가지고 입력된 경우를 나타내고 있다. 반면에, 두 번째 경우(Case 2)는, 내부 클럭(clk_int)을 기준으로 데이터(d1 ~ d4)가 첫 번째 경우(Case 1)에 비해, 상대적으로 느린 타이밍을 가지고 입력된 경우를 나타내고 있다.
이처럼, 데이터의 입력 타이밍은 균일하지 않으며, 그러므로 점선으로 표시한 영역 내에 데이터 입력 스트로브 신호(dinstb)가 인에이블 되어야만 데이터 입력 회로의 정확한 동작이 보장될 수 있다. 그러나 고주파 클럭이 사용되는 환경 내에서는 점선으로 표시한 영역이 상당히 좁아지게 되고, 따라서 데이터 입력 스트로 브 신호(dinstb)의 생성 타이밍이 어긋나거나, 생성되지 않는 오동작이 발생할 가능성이 높아지게 된다.
즉, 반도체 메모리 장치의 고속화 구현에 의해 데이터 입력 스트로브 신호의 타이밍 마진은 급격히 감소하고 있고, 이에 따라 반도체 메모리 장치의 데이터 입력 회로의 동작은 그 안정성이 현저히 저하되고 있다. 그러나 종래의 반도체 메모리 장치의 데이터 입력 회로는 고주파 환경에서 상술한 문제점을 극복할 수 있는 방안을 제시하지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 외부 클럭과 데이터 스트로브 클럭의 타이밍에 따라 자동적으로 데이터 입력 스트로브 신호의 발생 타이밍을 튜닝하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 고속 동작시 데이터 입력 동작의 안정성을 향상시키는 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 외부 클럭과 데이터 스트로브 클럭의 위상차 정보를 추출하여 데이터 입력 스트로브 신호의 발생 타이밍을 튜닝하는 내부 튜닝 수단; 및 상기 데이터 입력 스트로브 신호에 응답하여 복수 개의 데이터를 글로벌 라인에 전달하는 데이터 입력 센스 앰프;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 외부 클럭과 데이터 스트로브 클럭의 위상차 정보를 추출하여 데이터 입력 제어 신호를 생성하는 데이터 입력 제어 수단; 및 상기 데이터 입력 제어 신호에 응답하여 입력 데이터를 정렬 및 증폭하여 글로벌 라인에 전달하는 데이터 입력 회로;를 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치는, 외부 클럭과 데이터 스트로브 클럭의 타이밍을 감지하여, 그 결과에 따라 데이터 입력 스트로브 신호의 발생 타이밍을 튜닝함으로써, 데이터 입력 동작의 안정성을 향상시키는 효과가 있다.
또한 본 발명의 반도체 메모리 장치는, 입력 데이터와 클럭 간의 타이밍 마진을 확보하여 오동작을 감소시킴으로써, 고속 동작시에도 안정적인 데이터 입력 동작을 수행하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도로서, 직렬로 입력되는 4개의 데이터를 병렬로 정렬시켜 데이터 입력 스트로브 신호의 제어에 따라 증폭하는 회로를 예시적으로 나타낸 것이다.
도시한 바와 같이, 상기 반도체 메모리 장치는 데이터 정렬 수단(10), 데이터 입력 제어 수단(20), 데이터 입력 스트로브 신호 생성 수단(30) 및 데이터 입력 센스 앰프(40)를 포함한다.
상기 데이터 정렬 수단(10)은 내부 데이터 스트로브 클럭(iDQS)에 응답하여 직렬로 입력되는 4개의 입력 데이터(din<1:4>)를 병렬 형태로 정렬시켜 상기 데이터 입력 센스 앰프(40)에 전달한다. 상기 데이터 정렬 수단(10)은 위상 제어부(110), 래치부(120) 및 먹스부(130)를 포함한다.
상기 위상 제어부(110)는 상기 내부 데이터 스트로브 클럭(iDQS)의 위상을 제어하여 라이징 스트로브 클럭(rDQS)과 폴링 스트로브 클럭(fDQS)을 출력한다. 상기 래치부(120)는 상기 라이징 스트로브 클럭(rDQS)과 상기 폴링 스트로브 클럭(fDQS)에 응답하여 상기 4개의 입력 데이터(din<1:4>)를 각각 래치시킨다. 상기 먹스부(130)는 상기 래치부(120)에 래치된 4개의 데이터(dlat<1:4>)를 입력 받아 동시에 상기 데이터 입력 센스 앰프(40)에 전달한다. 이와 같은 동작에 의해 상기 4개의 입력 데이터(din<1:4>)는 병렬로 정렬된 정렬 데이터(dar<1:4>)로서 상기 데이터 입력 센스 앰프(40)에 전달된다.
상기 데이터 입력 제어 수단(20)과 상기 데이터 입력 스트로브 신호 생성 수단(30)은 통칭하여 내부 튜닝 수단(1)이라 이를 수 있다. 즉, 상기 내부 튜닝 수단(1)은 외부 클럭과 외부 데이터 스트로브 클럭의 타이밍에 따라 데이터 입력 스트로브 신호(dinstb)의 발생 타이밍을 튜닝한다. 그리고 상기 데이터 정렬 수단(10), 상기 데이터 입력 스트로브 신호 생성 수단(30) 및 상기 데이터 입력 센스 앰프(40)는 데이터 입력 회로(2)를 구성한다. 즉, 상기 데이터 입력 회로(2)는 상기 데이터 입력 제어 수단(20)에서 전달되는 데이터 입력 제어 신호에 응답하여 상기 4개의 입력 데이터(din<1:4>)를 정렬 및 증폭하여 글로벌 라인(GIO)에 전달하는 동작을 수행한다. 이하에서, 상기 데이터 입력 제어 신호는 제 1 제어 신호(ctrl1)과 제 2 제어 신호(ctrl2)로서 구현된다.
상기 데이터 입력 제어 수단(20)은 상기 내부 데이터 스트로브 클럭(iDQS)과 내부 클럭(clk_int)를 입력 받아 상기 제 1 제어 신호(ctrl1)와 상기 제 2 제어 신호(ctrl2)를 생성한다. 이 때, 상기 데이터 입력 제어 수단(20)은 상기 내부 데이터 스트로브 클럭(iDQS)이 상기 외부 데이터 스트로브 클럭에 대해 지연된 양을 보상하고, 상기 내부 클럭(clk_int)이 상기 외부 클럭에 대해 지연된 양을 보상하는 동작을 수행한다. 데이터 입력 버퍼는 상기 외부 데이터 스트로브 클럭을 이용하여 데이터를 입력 받으므로, 상기 외부 데이터 스트로브 클럭과 상기 외부 클럭의 위상차 정보를 추출하기 위해, 상기 데이터 입력 제어 수단(20)은 상술한 것처럼 상기 내부 데이터 스트로브 클럭(iDQS)과 상기 내부 클럭(clk_int)의 지연을 보상하는 동작을 수행하는 것이다. 상기 데이터 입력 제어 수단(20)은 이와 같은 형태로 추출된 상기 외부 데이터 스트로브 클럭과 상기 외부 클럭의 위상차 정보를 상기 데이터 입력 스트로브 신호 생성 수단(30)에 전송하여, 상기 데이터 입력 스트로브 신호(dinstb)의 타이밍이 제어되도록 한다.
상기 데이터 입력 제어 수단(20)은 상기 외부 데이터 스트로브 클럭의 위상이 상기 외부 클럭의 위상에 제 1 시간 이상 앞서게 되면, 상기 제 1 제어 신호(ctrl1)를 인에이블 시킨다. 반면에, 상기 외부 데이터 스트로브 클럭의 위상이 상기 외부 클럭의 위상에 제 2 시간 이상 뒤쳐지게 되면, 상기 제 2 제어 신호(ctrl2)를 인에이블 시킨다. 여기에서, 상기 제 1 시간과 상기 제 2 시간은 같은 시간일 수 있다.
상기 데이터 입력 스트로브 신호 생성 수단(30)은 상기 내부 클럭(clk_int), 라이트 지시 신호(wrt), 상기 제 1 제어 신호(ctrl1) 및 상기 제 2 제어 신호(ctrl2)에 응답하여 상기 데이터 입력 스트로브 신호(dinstb)를 생성한다. 여기에서, 상기 라이트 지시 신호(wrt)는 라이트 동작시 상기 데이터 입력 스트로브 신호(dinstb)의 생성 구간을 확보하기 위한 신호이다. 상기 데이터 입력 스트로브 신호 생성 수단(30)은 상기 라이트 지시 신호(wrt)가 인에이블 된 상태에서 상기 제 1 제어 신호(ctrl1)가 인에이블 되면 상기 내부 클럭(clk_int)에 대한 지연 시간을 감소시켜 상기 데이터 입력 스트로브 신호(dinstb)의 발생 타이밍을 보다 빠르게 하는 기능을 수행한다. 반면에 상기 제 2 제어 신호(ctrl2)가 인에이블 되면 상기 내부 클럭(clk_int)에 대한 지연 시간을 증가시켜 상기 데이터 입력 스트로브 신호(dinstb)의 발생 타이밍을 보다 느리게 하는 기능을 수행한다.
이후, 상기 데이터 입력 센스 앰프(40)는 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 상기 데이터 정렬 수단(10)으로부터 전달되는 상기 정렬 데이터(dar<1:4>)를 상기 글로벌 라인(GIO)에 전달한다.
이처럼, 본 발명의 반도체 메모리 장치에서, 상기 데이터 입력 제어 수단(20)은 상기 외부 데이터 스트로브 클럭의 타이밍과 상기 외부 클럭의 타이밍의 차이가 상기 제 1 시간 및 상기 제 2 시간에 의해 정의되는 임계치를 초과하게 되면, 상기 제 1 제어 신호(ctrl1) 또는 상기 제 2 제어 신호(ctrl2)를 인에이블 시킨다. 그리고 상기 데이터 입력 스트로브 신호 생성 수단(30)은 상기 제 1 제어 신호(ctrl1) 또는 상기 제 2 제어 신호(ctrl2)의 인에이블 여부에 따라 상기 데이터 입력 스트로브 신호(dinstb)의 발생 타이밍을 조정한다. 따라서, 데이터의 입력 타 이밍과 상기 외부 클럭의 라이징 에지 타이밍의 차이에 따라 가변적인 타이밍을 갖는 데이터 입력 스트로브 신호(dinstb)가 생성되고, 이를 통해 보다 안정적인 데이터 입력 동작을 수행할 수 있게 되는 것이다.
도 3은 도 2에 도시한 데이터 입력 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 데이터 입력 제어 수단(20)은 임계치 설정부(210) 및 위상 비교부(220)를 포함한다.
상기 임계치 설정부(210)는 상기 내부 데이터 스트로브 클럭(iDQS)과 상기 내부 클럭(clk_int)으로부터 상기 외부 데이터 스트로브 클럭과 상기 외부 클럭의 위상차에 대한 임계치를 설정하여 기준 신호(ref), 제 1 임계치 신호(lim1) 및 제 2 임계치 신호(lim2)를 생성한다. 상기 임계치 설정부(210)는 제 1 리플리카 지연기(REP DLY1), 제 1 지연기(DLY1), 제 2 리플리카 지연기(REP DLY2) 및 제 2 지연기(DLY2)를 포함한다.
상기 제 1 리플리카 지연기(REP DLY1)는 상기 내부 데이터 스트로브 클럭(iDQS)을 기 설정된 시간만큼 지연시킨다. 이 때, 상기 제 1 리플리카 지연기(REP DLY1)는 상기 내부 데이터 스트로브 클럭(iDQS)이 외부 데이터 스트로브 클럭에 대해 지연된 양을 보상하기 위한 지연 시간을 상기 내부 데이터 스트로브 클럭(iDQS)에 부여한다.
상기 제 2 리플리카 지연기(REP DLY2)는 상기 내부 클럭(clk_int)을 기 설정된 시간만큼 지연시켜 기준 신호(ref)를 출력한다. 상기 제 2 리플리카 지연기(REP DLY2)는 상기 내부 클럭(clk_int)이 외부 클럭에 대해 지연된 양을 보상하기 위한 지연 시간을 상기 내부 클럭(clk_int)에 부여한다.
설계자는 테스트를 통해 상기 외부 데이터 스트로브 클럭과 상기 외부 클럭의 타이밍이 정확히 보상되도록 상기 제 1 리플리카 지연기(REP DLY1)와 상기 제 2 리플리카 지연기(REP DLY2)가 갖는 각각의 지연값을 적절히 조정해야만 한다.
상기 제 1 지연기(DLY1)는 상기 제 1 리플리카 지연기(REP DLY1)의 출력 신호의 위상을 상기 제 1 시간만큼 지연시켜 제 1 임계치 신호(lim1)를 출력한다. 그리고 상기 제 2 지연기(DLY2)는 상기 제 1 리플리카 지연기(REP DLY1)의 출력 신호의 위상을 상기 제 2 시간만큼 앞당겨 제 2 임계치 신호(lim2)를 출력한다.
설계자는 상기 제 1 시간과 상기 제 2 시간에 의해 정의되는 상기 외부 데이터 스트로브 클럭과 상기 외부 클럭 간의 타이밍 차이에 대한 임계치를 설정하여, 상기 제 1 지연기(DLY1)와 상기 제 2 지연기(DLY2)가 각각 갖는 지연값을 적절히 조정하여야 한다.
상기 위상 비교부(220)는 상기 기준 신호(ref)를 기준으로 상기 제 1 임계치 신호(lim1)와 상기 제 2 임계치 신호(lim2)의 위상을 각각 판별하여 상기 제 1 제어 신호(ctrl1) 및 상기 제 2 제어 신호(ctrl2)를 생성한다. 상기 위상 비교부(220)는 제 1 위상 비교기(PD1) 및 제 2 위상 비교기(PD2)를 포함한다.
상기 제 1 위상 비교기(PD1)는 상기 기준 신호(ref)에 대한 상기 제 1 임계치 신호(lim1)의 위상을 판별하여 상기 제 1 제어 신호(ctrl1)를 생성한다. 상기 제 2 위상 비교기(PD2)는 상기 기준 신호(ref)에 대한 상기 제 2 임계치 신호(lim2)의 위상을 판별하여 상기 제 2 제어 신호(ctrl2)를 생성한다. 상기 제 1 위상 비교기(PD1) 및 상기 제 2 위상 비교기(PD2)는 에지 트리거(Edge Trigger) 타입의 플립플롭과 같은 구성을 통해 용이하게 구현 가능하다.
상기 외부 데이터 스트로브 클럭과 상기 외부 클럭의 위상이 일치된 상태라면, 상기 기준 신호(ref)는 상기 제 1 임계치 신호(lim1)의 위상보다 앞서게 되고, 상기 제 2 임계치 신호(lim2)의 위상보다 뒤쳐지게 된다.
이후, 상기 외부 데이터 스트로브 클럭의 위상이 상기 외부 클럭의 위상보다 제 1 시간 이상 앞서게 되면, 상기 제 1 임계치 신호(lim1)의 위상이 상기 기준 신호(ref)의 위상보다 앞서게 된다. 이 때, 상기 제 1 위상 비교기(PD1)는 이와 같은 위상 변화를 감지하여 상기 제 1 제어 신호(ctrl1)를 인에이블 시킨다.
반면에, 상기 외부 클럭의 위상이 상기 외부 데이터 스트로브 클럭의 위상에 제 2 시간 이상 앞서게 되면, 상기 기준 신호(ref)의 위상이 상기 제 2 임계치 신호(lim2)의 위상에 앞서게 된다. 이 때, 상기 제 2 위상 비교기(PD2)는 이와 같은 위상 변화를 감지하여 상기 제 2 제어 신호(ctrl2)를 인에이블 시킨다.
여기에서 상기 제 1 제어 신호(ctrl1)는 로우 인에이블(Low Enable) 신호로서, 상기 제 2 제어 신호(ctrl2)는 하이 인에이블(High Enable) 신호로서 구현됨이 바람직하다.
도 4는 도 2에 도시한 데이터 입력 스트로브 신호 생성 수단의 상세 구성도이다.
도시한 바와 같이, 상기 데이터 입력 스트로브 신호 생성 수단(30)은, 신호 조합부(310), 제 1 지연부(320) 및 제 2 지연부(330)를 포함한다.
상기 신호 조합부(310)는 상기 라이트 지시 신호(wrt)와 상기 내부 클럭(clk_int)을 조합한다. 이를 위해, 상기 신호 조합부(310)는 상기 라이트 지시 신호(wrt)와 상기 내부 클럭(clk_int)을 입력 받는 제 1 낸드게이트(ND1) 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 1 인버터(IV1)를 포함한다.
상기 제 1 지연부(320)는 상기 제 1 제어 신호(ctrl1)에 응답하여 상기 신호 조합부(310)의 출력 신호를 선택적으로 지연시킨다. 이를 위해, 상기 제 1 지연부(320)는 제 3 지연기(DLY3), 제 2 인버터(IV2), 제 2 낸드게이트(ND2), 제 3 낸드게이트(ND3) 및 제 4 낸드게이트(ND4)를 포함한다.
상기 제 3 지연기(DLY3)는 상기 신호 조합부(310)의 출력 신호를 소정 시간 지연시킨다. 상기 제 2 낸드게이트(ND2)는 상기 제 1 제어 신호(ctrl1)와 상기 제 3 지연기(DLY3)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 제어 신호(ctrl1)를 입력 받는다. 상기 제 3 낸드게이트(ND3)는 상기 신호 조합부(310)의 출력 신호와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 4 낸드게이트(ND4)는 상기 제 2 낸드게이트(ND2)의 출력 신호와 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는다.
상기 제 2 지연부(330)는 상기 제 2 제어 신호(ctrl2)에 응답하여 상기 제 1 지연부(320)의 출력 신호를 선택적으로 지연시켜 상기 데이터 입력 스트로브 신호(dinstb)를 출력한다. 이를 위해, 상기 제 2 지연부(330)는 제 4 지연기(DLY4), 제 3 인버터(IV3), 제 5 낸드게이트(ND5), 제 6 낸드게이트(ND6) 및 제 7 낸드게이트(ND7)를 포함한다.
상기 제 4 지연기(DLY4)는 상기 제 1 지연부(320)의 출력 신호를 소정 시간 지연시킨다. 상기 제 5 낸드게이트(ND5)는 상기 제 2 제어 신호(ctrl2)와 상기 제 4 지연기(DLY4)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 제어 신호(ctrl2)를 입력 받는다. 상기 제 6 낸드게이트(ND6)는 상기 제 1 지연부(320)의 출력 신호와 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는다. 상기 제 7 낸드게이트(ND7)는 상기 제 5 낸드게이트(ND5)의 출력 신호와 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받아 상기 데이터 입력 스트로브 신호(dinstb)를 출력한다.
이와 같이 구성된 상기 데이터 입력 스트로브 신호 생성 수단(30)에서, 상기 라이트 지시 신호(wrt)가 인에이블 되면, 상기 신호 조합부(310)의 출력 신호는 상기 내부 클럭(clk_int)과 같은 형태가 된다. 이 때, 상기 제 1 제어 신호(ctrl1)와 상기 제 2 제어 신호(ctrl2)가 모두 디스에이블 되어, 상기 제 1 제어 신호(ctrl1)는 하이 레벨(High Level)의 전위를 갖게 되고, 상기 제 2 제어 신호(ctrl2)는 로우 레벨(Low Level)의 전위를 갖게 되면, 상기 데이터 입력 스트로브 신호(dinstb)는 상기 내부 클럭(clk_int)이 상기 제 4 지연기(DLY4)를 거치지 않고, 상기 제 3 지연기(DLY3)를 통해 지연된 형태를 갖게 된다.
이후, 상기 제 2 제어 신호(ctrl2)가 디스에이블 된 상태에서 상기 제 1 제어 신호(ctrl1)가 인에이블 되면, 상기 데이터 입력 스트로브 신호(dinstb)는 상기 내부 클럭(clk_int)이 상기 제 3 지연기(DLY3)와 상기 제 4 지연기(DLY4)를 모두 거치지 않은 형태가 된다. 따라서, 상기 데이터 입력 스트로브 신호(dinstb)의 타 이밍은 빨라지게 된다.
반면에, 상기 제 1 제어 신호(ctrl1)가 디스에이블 된 상태에서 상기 제 2 제어 신호(ctrl2)가 인에이블 되면, 상기 데이터 입력 스트로브 신호(dinstb)는 상기 내부 클럭(clk_int)이 상기 제 3 지연기(DLY3)와 상기 제 4 지연기(dLY4)를 모두 거친 형태가 된다. 따라서, 상기 데이터 입력 스트로브 신호(dinstb)의 타이밍은 느려지게 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는, 내부 클럭과 내부 데이터 스트로브 클럭이 각각 외부 클럭과 외부 데이터 스트로브 클럭에 대해 지연된 양을 보상한 후, 그 위상을 비교함으로써 외부 클럭과 외부 데이터 스트로브 신호의 위상차를 판별한다. 그리고 판별된 위상 정보를 이용하여, 외부 클럭의 위상에 비해 외부 데이터 스트로브 클럭의 위상이 임계치를 초과하여 더 빨라지게 되면 데이터 입력 스트로브 신호의 발생 타이밍을 앞당긴다. 반면에, 외부 클럭의 위상에 비해 외부 데이터 스트로브 클럭의 위상이 임계치를 초과하여 더 느려지게 되면 데이터 입력 스트로브 신호의 발생 타이밍을 더 지연시키는 동작을 수행한다.
이러한 동작에 의해 직렬로 입력된 후 정렬되어 병렬 형태로 데이터 입력 센스 앰프에 전달되는 데이터들은 보다 안정적으로 글로벌 라인에 전달되는 것이 가능하게 된다. 반도체 메모리 장치가 고속화 구현되는 추세에 따라, 데이터 입력 스트로브 신호의 타이밍 마진이 감소하는 문제는 본 발명의 구현에 의해 해결될 수 있게 되며, 이에 따라 반도체 메모리 장치의 데이터 입력 회로의 동작은 안정성이 향상된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 데이터 입력 제어 수단의 상세 구성도,
도 4는 도 2에 도시한 데이터 입력 스트로브 신호 생성 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 정렬 수단 20 : 데이터 입력 제어 수단
30 : 데이터 입력 스트로브 신호 생성 수단
40 : 데이터 입력 센스 앰프

Claims (17)

  1. 외부 클럭과 데이터 스트로브 클럭의 위상차 정보를 추출하여 데이터 입력 스트로브 신호의 발생 타이밍을 튜닝하는 내부 튜닝 수단; 및
    상기 데이터 입력 스트로브 신호에 응답하여 복수 개의 데이터를 글로벌 라인에 전달하는 데이터 입력 센스 앰프;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 튜닝 수단은,
    상기 데이터 스트로브 클럭과 내부 클럭을 입력 받아 제 1 제어 신호 및 제 2 제어 신호를 생성하는 데이터 입력 제어 수단; 및
    상기 내부 클럭, 라이트 지시 신호, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 데이터 입력 스트로브 신호를 생성하는 데이터 입력 스트로브 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이터 입력 제어 수단은, 내부 데이터 스트로브 클럭이 외부로부터 지연된 양을 보상하고, 상기 내부 클럭이 외부로부터 지연된 양을 보상하여, 상기 데이터 스트로브 클럭과 상기 외부 클럭의 위상차를 감지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 입력 제어 수단은, 상기 데이터 스트로브 클럭의 위상이 상기 외부 클럭의 위상에 제 1 시간 이상 앞서게 되면 상기 제 1 제어 신호를 인에이블 시키고, 상기 외부 클럭의 위상이 상기 데이터 스트로브 클럭의 위상에 제 2 시간 이상 앞서게 되면 상기 제 2 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 입력 제어 수단은,
    상기 데이터 스트로브 클럭과 상기 외부 클럭의 위상차에 대한 임계치를 설정하여, 상기 내부 데이터 스트로브 클럭과 상기 내부 클럭으로부터 기준 신호, 제 1 임계치 신호 및 제 2 임계치 신호를 생성하는 임계치 설정부; 및
    상기 기준 신호를 기준으로 상기 제 1 임계치 신호와 상기 제 2 임계치 신호의 위상을 각각 판별하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 위상 비교부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 데이터 입력 스트로브 신호 생성 수단은, 상기 라이트 지시 신호의 인에이블시, 상기 제 1 제어 신호가 인에이블 되면 상기 내부 클럭에 대한 지연 시간을 감소시켜 상기 데이터 입력 스트로브 신호의 발생 타이밍을 빠르게 하고, 상기 제 2 제어 신호가 인에이블 되면 상기 내부 클럭에 대한 지연 시간을 증가시켜 상기 데이터 입력 스트로브 신호의 발생 타이밍을 느리게 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입력 스트로브 신호 생성 수단은,
    상기 라이트 지시 신호와 상기 내부 클럭을 조합하는 신호 조합부;
    상기 제 1 제어 신호에 응답하여 상기 신호 조합부의 출력 신호를 선택적으로 지연시키는 제 1 지연부; 및
    상기 제 2 제어 신호에 응답하여 상기 제 1 지연부의 출력 신호를 선택적으로 지연시켜 상기 데이터 입력 스트로브 신호를 출력하는 제 2 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    내부 데이터 스트로브 클럭에 응답하여 직렬로 입력된 복수 개의 입력 데이터를 병렬 형태로 정렬시켜 상기 데이터 입력 센스 앰프에 전달하는 데이터 정렬 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 정렬 수단은,
    상기 내부 데이터 스트로브 클럭의 위상을 제어하여 라이징 스트로브 클럭과 폴링 스트로브 클럭을 출력하는 위상 제어부;
    상기 라이징 스트로브 클럭과 상기 폴링 스트로브 클럭에 응답하여 상기 입력 데이터를 래치시키는 래치부; 및
    상기 래치부에서 래치된 복수 개의 데이터를 입력 받아 동시에 상기 데이터 입력 센스 앰프에 전달하는 먹스부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 외부 클럭과 데이터 스트로브 클럭의 위상차 정보를 추출하여 데이터 입력 제어 신호를 생성하는 데이터 입력 제어 수단; 및
    상기 데이터 입력 제어 신호에 응답하여 입력 데이터를 정렬 및 증폭하여 글로벌 라인에 전달하는 데이터 입력 회로;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 입력 제어 수단은, 내부 데이터 스트로브 클럭이 외부로부터 지연된 양을 보상하고, 상기 내부 클럭이 외부로부터 지연된 양을 보상하여, 상기 데이터 스트로브 클럭과 상기 외부 클럭의 위상차를 감지하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 데이터 입력 제어 신호는 제 1 제어 신호 및 제 2 제어 신호를 포함하며,
    상기 데이터 입력 제어 수단은, 상기 데이터 스트로브 클럭의 위상이 상기 외부 클럭의 위상에 제 1 시간 이상 앞서게 되면 상기 제 1 제어 신호를 인에이블 시키고, 상기 외부 클럭의 위상이 상기 데이터 스트로브 클럭의 위상에 제 2 시간 이상 앞서게 되면 상기 제 2 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 데이터 입력 제어 수단은,
    상기 데이터 스트로브 클럭과 상기 외부 클럭의 위상차에 대한 임계치를 설정하여, 상기 내부 데이터 스트로브 클럭과 상기 내부 클럭으로부터 기준 신호, 제 1 임계치 신호 및 제 2 임계치 신호를 생성하는 임계치 설정부; 및
    상기 기준 신호를 기준으로 상기 제 1 임계치 신호와 상기 제 2 임계치 신호의 위상을 각각 판별하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 위상 비교부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 데이터 입력 회로는,
    상기 내부 데이터 스트로브 클럭에 응답하여 상기 입력 데이터를 병렬 형태로 정렬시키는 데이터 정렬 수단;
    상기 내부 클럭, 라이트 지시 신호, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 데이터 입력 스트로브 신호를 생성하는 데이터 입력 스트로브 신호 생성 수단;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 정렬된 데이터를 증폭하는 데이터 입력 센스 앰프;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 데이터 정렬 수단은,
    상기 내부 데이터 스트로브 클럭의 위상을 제어하여 라이징 스트로브 클럭과 폴링 스트로브 클럭을 출력하는 위상 제어부;
    상기 라이징 스트로브 클럭과 상기 폴링 스트로브 클럭에 응답하여 상기 입력 데이터를 래치시키는 래치부; 및
    상기 래치부에서 래치된 복수 개의 데이터를 입력 받아 동시에 상기 데이터 입력 센스 앰프에 전달하는 먹스부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 데이터 입력 스트로브 신호 생성 수단은, 상기 라이트 지시 신호의 인에이블시, 상기 제 1 제어 신호가 인에이블 되면 상기 내부 클럭에 대한 지연 시간을 감소시켜 상기 데이터 입력 스트로브 신호의 발생 타이밍을 빠르게 하고, 상기 제 2 제어 신호가 인에이블 되면 상기 내부 클럭에 대한 지연 시간을 증가시켜 상기 데이터 입력 스트로브 신호의 발생 타이밍을 느리게 하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 데이터 입력 스트로브 신호 생성 수단은,
    상기 라이트 지시 신호와 상기 내부 클럭을 조합하는 신호 조합부;
    상기 제 1 제어 신호에 응답하여 상기 신호 조합부의 출력 신호를 선택적으로 지연시키는 제 1 지연부; 및
    상기 제 2 제어 신호에 응답하여 상기 제 1 지연부의 출력 신호를 선택적으로 지연시켜 상기 데이터 입력 스트로브 신호를 출력하는 제 2 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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