KR102033786B1 - 반도체 장치와 이를 이용한 반도체 시스템 - Google Patents

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Abstract

반도체 시스템은 클럭과 스트로브신호를 출력하고, 상기 클럭의 위상과 기 설정된 위상차를 갖는 제1 제어신호를 출력하며, 상기 스트로브신호의 위상과 기 설정된 위상차를 갖는 제2 제어신호를 출력하는 제1 반도체 장치 및 상기 클럭과 상기 제1 제어신호의 위상차에 따라 상기 클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하고, 상기 스트로브신호와 상기 제2 제어신호의 위상차에 따라 상기 스트로브신호의 주파수보다 빠른 주파수를 갖는 내부스트로브신호를 생성하여 데이터를 입출력하는 제2 반도체 장치를 포함한다.

Description

반도체 장치와 이를 이용한 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 내부클럭을 생성하여 동작하는 반도체 장치 및 이를 이용한 반도체 시스템에 관한 것이다.
반도체 메모리 장치는 동작 속도 향상을 위해 클럭과 동기 되어 동작할 수 있는 동기식(Synchronous) 메모리 장치가 등장하였다. 처음 등장한 동기식 메모리 장치는 클럭의 상승 에지(rising edge)에 동기 되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치였다. 그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하므로, 클럭 한 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR, double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출력 핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기 되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
한편, 반도체 메모리 장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트모드를 구비하여 테스트 수행 후 반도체 메모리 장치의 동작상의 문제가 있는지 테스트하고 정상동작이 가능한 반도체 메모리 장치를 제품으로 출하하게 된다. 이러한 테스트를 수행하기 위해서는 반도체 메모리 장치가 테스트모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체 메모리 장치가 정상동작하는지를 확인하게 된다.
이와 같은 테스트모드는 테스트장비를 사용하여 테스트를 수행하게 되는데, 고속 동작을 수행하는 반도체 메모리 장치를 저주파 테스트장비로 테스트하는 경우 불필요한 테스트시간이 증가하게 된다.
본 발명은 외부에서 입력되는 클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하여 동작함으로써 테스트 시간을 감소할 수 있는 반도체 장치 및 이를 이용한 반도체 시스템을 제공한다.
이를 위해 본 발명은 클럭과 스트로브신호를 출력하고, 상기 클럭의 위상과 기 설정된 위상차를 갖는 제1 제어신호를 출력하며, 상기 스트로브신호의 위상과 기 설정된 위상차를 갖는 제2 제어신호를 출력하는 제1 반도체 장치 및 상기 클럭과 상기 제1 제어신호의 위상차에 따라 상기 클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하고, 상기 스트로브신호와 상기 제2 제어신호의 위상차에 따라 상기 스트로브신호의 주파수보다 빠른 주파수를 갖는 내부스트로브신호를 생성하여 데이터를 입출력하는 제2 반도체 장치를 포함하는 반도체 시스템을 제공한다.
또한, 본 발명은 외부로부터 입력되는 입력클럭과 제1 입력제어신호의 위상차에 따라 상기 입력클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하는 내부클럭생성부 및 외부로부터 입력되는 입력스트로브신호와 제2 입력제어신호의 위상차에 따라 상기 입력스트로브신호의 주파수보다 빠른 주파수를 갖는 내부스트로브신호를 생성하는 내부스트로브신호생성부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 외부에서 입력되는 클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하여 동작함으로써 테스트 시간을 감소할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 제2 반도체 장치에 포함된 내부클럭생성부의 회로도이다.
도 3 은 도 2에 도시된 내부클럭생성부의 동작을 설명하기 위한 타이밍도이다.
도 4 는 도 1에 도시된 제2 반도체 장치에 포함된 내부스트로브신호생성부의 회로도이다.
도 5 는 도 4에 도시된 내부스트로브신호생성부의 동작을 설명하기 위한 타이밍도이다.
도 6 은 본 발명의 일 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 시스템은 클럭(CLK)과 스트로브신호(DQS)를 출력하고, 클럭(CLK)의 위상과 기 설정된 위상차를 갖는 제1 제어신호(CNT<1>)를 출력하며, 스트로브신호(DQS)의 위상과 기 설정된 위상차를 갖는 제2 제어신호(CNT<2>)를 출력하고, 제1 내지 제4 데이터(DQ<1:4>)를 출력하는 제1 반도체 장치(10) 및 클럭(CLK)과 제1 제어신호(CNT<1>)의 위상차에 따라 클럭(CLK)의 주파수보다 빠른 주파수를 갖는 내부클럭(INT_CLK)을 생성하고, 스트로브신호(DQS)와 제2 제어신호(CNT<2>)의 위상차에 따라 스트로브신호(DQS)의 주파수보다 빠른 주파수를 갖는 내부스트로브신호(INT_DQS)를 생성하여 데이터를 입출력하는 제2 반도체 장치(20)로 구성된다. 여기서, 제1 반도체 장치(10)는 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러 또는 반도체 메모리 장치를 테스트하는 테스트장비 등과 같이 실시예에 따라 다양하게 구현될 수 있다. 또한, 스트로브신호(DQS)는 클럭(CLK)에 동기되는 신호로써, 동기식 메모리 장치에서 데이터를 클럭(CLK)에 동기하여 입출력하기 위해 사용되는 신호이다.
제2 반도체 장치(20)는 신호입력부(21), 내부클럭생성부(22), 내부스트로부신호생성부(23), 내부데이터생성부(24) 및 메모리셀어레이(25)로 구성된다.
신호입력부(21)는 제1 반도체 장치(10)로부터 인가되는 클럭(CLK), 스트로브신호(DQS), 제1 및 제2 제어신호(CNT<1:2>) 및 제1 내지 제4 데이터(DQ<1:4>)를 버퍼링하여 입력클럭(ICLK), 제1 및 제2 입력제어신호(ICNT<1:2>), 입력스트로브신호(IDQS) 및 제1 내지 제4 입력데이터(DIN<1:4>)를 생성한다. 여기서, 신호입력부(21)는 제1 반도체 장치(10)로부터 제2 반도체 장치(20)간의 전달 경로의 특성에 따라 입력신호들의 지연량을 조절하여 출력한다.
내부클럭생성부(22)는 제1 테스트모드신호(TM_CLK)가 인에이블되는 경우 입력클럭(ICLK)과 제1 입력제어신호(ICNT<1>)의 위상차에 따라 입력클럭(ICLK)의 주파수 보다 2배 빠른 주파수를 갖는 내부클럭(INT_CLK)을 생성한다. 여기서, 제1 입력제어신호(ICNT<1>)의 위상은 입력클럭(ICLK)의 위상과 270°차이가 나도록 설정되는 것이 바람직하다. 또한, 실시예에 따라 제1 입력제어신호(ICNT<1>)의 위상은 입력클럭(ICLK)의 위상과 90°차이가 나도록 설정될 수도 있다.
내부스트로브신호생성부(23)는 제1 테스트모드신호(TM_CLK)가 인에이블되는 경우 입력스트로브신호(IDQS)와 제2 입력제어신호(ICNT<2>)의 위상차에 따라 입력스트로브신호(IDQS)의 주파수 보다 2배 빠른 주파수를 갖는 내부스트로브신호(INT_DQS)를 생성한다. 여기서, 제2 입력제어신호(ICNT<2>)의 위상은 입력스트로브신호(IDQS)의 위상과 270°차이가 나도록 설정되는 것이 바람직하다. 또한, 실시예에 따라 제2 입력제어신호(ICNT<2>)의 위상은 입력스트로브신호(IDQS)의 위상과 90°차이가 나도록 설정될 수도 있다.
내부데이터생성부(24)는 제2 테스트모드신호(TM_INV)를 입력받아 입력스트로브신호(IDQS)에 동기된 제1 내지 제4 입력데이터(DIN<1:4>)의 위상을 조절하여 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 생성하고, 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 메모리셀어레이(25)에 저장한다. 여기서, 제1 내지 제8 내부데이터(INT_DIN<1:8>)의 비트수는 제1 내지 제4 입력데이터(DIN<1:4>)의 비트수보다 2배의 비트수를 갖는다. 또한, 내부데이터생성부(24)는 4 비트의 제1 내지 제4 입력데이터(DIN<1:4>)를 입력받아 8비트의 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 생성함으로써 다양한 데이터 패턴을 생성할 수 있도록 실시예에 따라 다양하게 구현될 수 있다.
이와 같은 내부데이터생성부(24)의 구체적인 동작은 후술하는 도면을 참고하여 설명한다.
좀 더 구체적으로 내부클럭생성부(22)의 구성을 도 2를 참고하여 살펴보면 다음과 같다.
도 2 는 도 1에 도시된 제2 반도체 장치에 포함된 내부클럭생성부의 회로도이다.
내부클럭생성부(22)는 제1 테스트모드신호(TM_CLK)가 로직하이레벨로 인에이블되는 경우 제1 입력제어신호(ICNT<1>)를 버퍼링하여 제1 내부제어신호(CONT<1>) 및 제1 반전내부제어신호(CONTB<1>)를 생성하는 제1 제어신호생성부(220), 제1 내부제어신호(CONT<1>)가 로직하이레벨로 생성되고 제1 반전내부제어신호(CONTB<1>)가 로직로우레벨로 생성되는 경우 입력클럭(ICLK)을 반전하여 전치클럭(PRE_CLK)을 생성하고, 제1 내부제어신호(CONT<1>)가 로직로우레벨로 생성되고 제1 반전내부제어신호(CONTB<1>)가 로직하이레벨로 생성되는 경우 입력클럭(ICLK)을 비반전하여 전치클럭(PRE_CLK)을 생성하는 전치클럭생성부(221) 및 제1 테스트모드신호(TM_CLK)가 로직하이레벨로 인에이블되는 경우 전치클럭(PRE_CLK)을 반전하여 내부클럭(INT_CLK)을 생성하는 제1 구동부(222)로 구성된다. 여기서, 제1 반전내부제어신호(CONTB<1>)는 제1 내부제어신호(CONT<1>)가 반전된 신호이다.
내부클럭생성부(22)의 동작을 도 3을 참고하여 설명하면 다음과 같다.
도 3 은 도 2에 도시된 내부클럭생성부의 동작을 설명하기 위한 타이밍도이다.
우선, t1 시점에 제1 제어신호생성부(220)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제1 입력제어신호(ICNT<1>)를 버퍼링하여 로직하이레벨의 제1 내부제어신호(CONT<1>)를 생성한다. 여기서, 제1 입력제어신호(ICNT<1>)는 신호입력부(21)에서 제1 제어신호(CNT<1>)가 버퍼링되어 생성되는 신호이다. 전치클럭생성부(221)는 로직하이레벨의 제1 내부제어신호(CONT<1>)를 입력받아 입력클럭(ICLK)를 반전하여 로직로우레벨의 전치클럭(PRE_CLK)을 생성한다. 여기서, 입력클럭(ICLK)은 신호입력부(21)에서 클럭(CLK)이 버퍼링되어 생성되는 신호이다. 제1 구동부(222)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치클럭(PRE_CLK)을 반전하여 로직하이레벨의 내부클럭(INT_CLK)을 생성한다.
다음으로, t2 시점에 제1 제어신호생성부(220)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제1 입력제어신호(ICNT<1>)를 버퍼링하여 로직로우레벨의 제1 내부제어신호(CONT<1>)를 생성한다. 전치클럭생성부(221)는 로직로우레벨의 제1 내부제어신호(CONT<1>)를 입력받아 입력클럭(ICLK)를 비반전하여 로직하이레벨의 전치클럭(PRE_CLK)을 생성한다. 제1 구동부(222)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치클럭(PRE_CLK)을 반전하여 로직로우레벨의 내부클럭(INT_CLK)을 생성한다.
다음으로, t3 시점에 제1 제어신호생성부(220)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제1 입력제어신호(ICNT<1>)를 버퍼링하여 로직로우레벨의 제1 내부제어신호(CONT<1>)를 생성한다. 전치클럭생성부(221)는 로직로우레벨의 제1 내부제어신호(CONT<1>)를 입력받아 입력클럭(ICLK)를 비반전하여 로직로우레벨의 전치클럭(PRE_CLK)을 생성한다. 제1 구동부(222)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치클럭(PRE_CLK)을 반전하여 로직하이레벨의 내부클럭(INT_CLK)을 생성한다.
다음으로, t4 시점에 제1 제어신호생성부(220)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제1 입력제어신호(ICNT<1>)를 버퍼링하여 로직하이레벨의 제1 내부제어신호(CONT<1>)를 생성한다. 전치클럭생성부(221)는 로직하이레벨의 제1 내부제어신호(CONT<1>)를 입력받아 입력클럭(ICLK)를 반전하여 로직하이레벨의 전치클럭(PRE_CLK)을 생성한다. 제1 구동부(222)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치클럭(PRE_CLK)을 반전하여 로직로우레벨의 내부클럭(INT_CLK)을 생성한다.
다음으로, t5 시점에 제1 제어신호생성부(220)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제1 입력제어신호(ICNT<1>)를 버퍼링하여 로직하이레벨의 제1 내부제어신호(CONT<1>)를 생성한다. 전치클럭생성부(221)는 로직하이레벨의 제1 내부제어신호(CONT<1>)를 입력받아 입력클럭(ICLK)를 반전하여 로직로우레벨의 전치클럭(PRE_CLK)을 생성한다. 제1 구동부(222)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치클럭(PRE_CLK)을 반전하여 로직하이레벨의 내부클럭(INT_CLK)을 생성한다.
즉, 내부클럭생성부(22)는 입력클럭(ICLK)과 제1 입력제어신호(ICNT<1>)의 위상차에 따라 입력클럭(ICLK)의 주파수보다 2배 빠른 주파수를 갖는 내부클럭(INT_CLK)을 생성한다.
좀 더 구체적으로 내부스트로브신호생성부(23)의 구성을 도 4를 참고하여 살펴보면 다음과 같다.
도 4 는 도 1에 도시된 제2 반도체 장치에 포함된 내부스트로브신호생성부의 회로도이다.
내부스트로브신호생성부(23)는 제1 테스트모드신호(TM_CLK)가 로직하이레벨로 인에이블되는 경우 제2 입력제어신호(ICNT<2>)를 버퍼링하여 제2 내부제어신호(CONT<2>) 및 제2 반전내부제어신호(CONTB<2>)를 생성하는 제2 제어신호생성부(230), 제2 내부제어신호(CONT<2>)가 로직하이레벨로 생성되고 제2 반전내부제어신호(CONTB<2>)가 로직로우레벨로 생성되는 경우 입력스트로브신호(IDQS)를 반전하여 전치스트로브신호(PRE_DQS)을 생성하고, 제2 내부제어신호(CONT<2>)가 로직로우레벨로 생성되고 제2 반전내부제어신호(CONTB<2>)가 로직하이레벨로 생성되는 경우 입력스트로브신호(IDQS)을 비반전하여 전치스트로브신호(PRE_DQS)을 생성하는 전치스트로브신호생성부(231) 및 제1 테스트모드신호(TM_CLK)가 로직하이레벨로 인에이블되는 경우 전치스트로브신호(PRE_DQS)을 반전하여 내부스트로브신호(INT_DQS)를 생성하는 제2 구동부(232)로 구성된다. 여기서, 제2 반전내부제어신호(CONTB<2>)는 제2 내부제어신호(CONT<2>)가 반전된 신호이다.
내부스트로브신호생성부(23)의 동작을 도 5를 참고하여 설명하면 다음과 같다.
도 5 는 도 4에 도시된 내부스트로브신호생성부의 동작을 설명하기 위한 타이밍도이다.
우선, t6 시점에 제2 제어신호생성부(230)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제2 입력제어신호(ICNT<2>)를 버퍼링하여 로직하이레벨의 제2 내부제어신호(CONT<2>)를 생성한다. 여기서, 제2 입력제어신호(ICNT<2>)는 신호입력부(21)에서 제2 제어신호(CNT<2>)가 버퍼링되어 생성되는 신호이다. 전치스트로브신호생성부(231)는 로직하이레벨의 제2 내부제어신호(CONT<2>)를 입력받아 입력스트로브신호(IDQS)를 반전하여 로직로우레벨의 전치스트로브신호(PRE_DQS)를 생성한다. 여기서, 입력스트로브신호(IDQS)는 신호입력부(21)에서 스트로브신호(DQS)가 버퍼링되어 생성되는 신호이다. 제2 구동부(232)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치스트로브신호(PRE_DQS)을 반전하여 로직하이레벨의 내부스트로브신호(INT_DQS)를 생성한다.
다음으로, t7 시점에 제2 제어신호생성부(230)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제2 입력제어신호(ICNT<2>)를 버퍼링하여 로직로우레벨의 제2 내부제어신호(CONT<2>)를 생성한다. 전치스트로브신호생성부(231)는 로직로우레벨의 제2 내부제어신호(CONT<2>)를 입력받아 입력스트로브신호(IDQS)를 비반전하여 로직하이레벨의 전치스트로브신호(PRE_DQS)를 생성한다. 제2 구동부(232)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치스트로브신호(PRE_DQS)을 반전하여 로직로우레벨의 내부스트로브신호(INT_DQS)을 생성한다.
다음으로, t8 시점에 제2 제어신호생성부(230)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제2 입력제어신호(ICNT<2>)를 버퍼링하여 로직로우레벨의 제2 내부제어신호(CONT<2>)를 생성한다. 전치스트로브신호생성부(231)는 로직로우레벨의 제2 내부제어신호(CONT<2>)를 입력받아 입력스트로브신호(IDQS)를 비반전하여 로직로우레벨의 전치스트로브신호(PRE_DQS)를 생성한다. 제2 구동부(232)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치스트로브신호(PRE_DQS)를 반전하여 로직하이레벨의 내부스트로브신호(INT_DQS)를 생성한다.
다음으로, t9 시점에 제2 제어신호생성부(230)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제2 입력제어신호(ICNT<2>)를 버퍼링하여 로직하이레벨의 제2 내부제어신호(CONT<2>)를 생성한다. 전치스트로브신호생성부(231)는 로직하이레벨의 제2 내부제어신호(CONT<2>)를 입력받아 입력스트로브신호(IDQS)를 반전하여 로직하이레벨의 전치스트로브신호(PRE_DQS)를 생성한다. 제2 구동부(232)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치스트로브신호(PRE_DQS)를 반전하여 로직로우레벨의 내부스트로브신호(INT_DQS)를 생성한다.
다음으로, t10 시점에 제2 제어신호생성부(230)는 로직하이레벨로 인에이블되는 제1 테스트모드신호(TM_CLK)를 입력받아 제2 입력제어신호(ICNT<2>)를 버퍼링하여 로직하이레벨의 제2 내부제어신호(CONT<2>)를 생성한다. 전치스트로브신호생성부(231)는 로직하이레벨의 제2 내부제어신호(CONT<2>)를 입력받아 입력스트로브신호(IDQS)를 반전하여 로직로우레벨의 전치스트로브신호(PRE_DQS)를 생성한다. 제2 구동부(232)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 전치스트로브신호(PRE_DQS)를 반전하여 로직하이레벨의 내부스트로브신호(INT_CLK)를 생성한다.
즉, 내부스트로브신호생성부(23)는 입력스트로브신호(IDQS)와 제2 입력제어신호(ICNT<2>)의 위상차에 따라 입력스트로브신호(IDQS)의 주파수보다 2배 빠른 주파수를 갖는 내부스트로브신호(INT_DQS)를 생성한다.
내부데이터생성부(24)의 동작을 도 6을 참고하여 살펴보되 제2 테스트모드신호(TM_INV)가 로직하이레벨로 인에이블되고 버스트랭스 4(BL4)로 설정되어 제1 내지 제4 입력데이터(DIN<1:4>)가 'L,L,H,H'로 입력되는 경우를 설명하면 다음과 같다.
우선, t11 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 라이징엣지에 동기된 로직로우레벨의 제1 입력데이터(DIN<1>)를 반전하여 내부스트로브신호(INT_DQS)의 라이징엣지에 동기된 로직하이레벨의 제1 내부데이터(INT_DIN<1>)를 생성한다.
다음으로, t12 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 라이징엣지에 동기된 로직로우레벨의 제1 입력데이터(DIN<1>)를 비반전하여 내부스트로브신호(INT_DQS)의 폴링엣지에 동기된 로직로우레벨의 제2 내부데이터(INT_DIN<2>)를 생성한다.
다음으로, t13 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 폴링엣지에 동기된 로직로우레벨의 제2 입력데이터(DIN<2>)를 반전하여 내부스트로브신호(INT_DQS)의 라이징엣지에 동기된 로직하이레벨의 제3 내부데이터(INT_DIN<3>)를 생성한다.
다음으로, t14 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 폴링엣지에 동기된 로직로우레벨의 제2 입력데이터(DIN<1>)를 비반전하여 내부스트로브신호(INT_DQS)의 폴링엣지에 동기된 로직로우레벨의 제4 내부데이터(INT_DIN<4>)를 생성한다.
다음으로, t15 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 라이징엣지에 동기된 로직하이레벨의 제3 입력데이터(DIN<3>)를 반전하여 내부스트로브신호(INT_DQS)의 라이징엣지에 동기된 로직로우레벨의 제5 내부데이터(INT_DIN<5>)를 생성한다.
다음으로, t16 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 라이징엣지에 동기된 로직하이레벨의 제3 입력데이터(DIN<3>)를 비반전하여 내부스트로브신호(INT_DQS)의 폴링엣지에 동기된 로직하이레벨의 제6 내부데이터(INT_DIN<6>)를 생성한다.
다음으로, t17 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 폴링엣지에 동기된 로직하이레벨의 제4 입력데이터(DIN<3>)를 반전하여 내부스트로브신호(INT_DQS)의 라이징엣지에 동기된 로직로우레벨의 제7 내부데이터(INT_DIN<7>)를 생성한다.
다음으로, t18 시점에 내부데이터생성부(24)는 입력스트로브신호(IDQS)의 폴링엣지에 동기된 로직하이레벨의 제4 입력데이터(DIN<4>)를 비반전하여 내부스트로브신호(INT_DQS)의 폴링엣지에 동기된 로직하이레벨의 제8 내부데이터(INT_DIN<8>)를 생성한다.
즉, 내부데이터생성부(24)는 제1 내지 제4 입력데이터(DIN<1:4>) 'L,L,H,H'의 위상을 조절하여 제1 내지 제8 내부데이터(INT_DIN<1:8>) 'H,L,H,L,L,H,L,H'를 생성하고, 제1 내지 제8 내부데이터(INT_DIN<1:8>) 'H,L,H,L,L,H,L,H'를 메모리셀어레이(25)에 저장한다. 여기서, 제1 내지 제4 입력데이터(DIN<1:4>) 'L,L,H,H'는 제1 입력데이터(DIN<1>)가 로직로우레벨이고, 제2 입력데이터(DIN<2>)가 로직로우레벨이며, 제3 입력데이터(DIN<3>)가 로직하이레벨이고, 제4 입력데이터(DIN<4>)가 로직하이레벨임을 의미한다. 또한, 제1 내지 제8 내부데이터(INT_DIN<1:8>) 'H,L,H,L,L,H,L,H'는 제1 내부데이터(INT_DIN<1>)가 로직하이레벨이고, 제2 내부데이터(INT_DIN<2>)가 로직로우레벨이며, 제3 내부데이터(INT_DIN<3>)가 로직하이레벨이고, 제4 내부데이터(INT_DIN<4>)가 로직로우레벨이며, 제5 내부데이터(INT_DIN<5>)가 로직로우레벨이고, 제6 내부데이터(INT_DIN<6>)가 로직하이레벨이며, 제7 내부데이터(INT_DIN<7>)가 로직로우레벨이고, 제8 내부데이터(INT_DIN<8>)가 로직로우레벨임을 의미한다.
이와 같이 구성된 본 실시예의 반도체 시스템의 동작을 도 6을 참고하여 살펴보되, 내부클럭(INT_CLK)과 내부스트로브신호(INT_DQS)의 주파수가 클럭(CLK)과 스트로브신호(DQS)의 주파수보다 2배 빠른 주파수를 갖도록 설정되고, 버스트랭스 4(BL4)로 설정되는 경우를 설명하면 다음과 같다.
도 6 은 본 발명의 일 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
제1 반도체 장치(10)는 클럭(CLK)과 스트로브신호(DQS)를 출력하고, 클럭(CLK)의 위상과 270°의 위상차를 갖는 제1 제어신호(CNT<1>)를 출력하며, 스트로브신호(DQS)의 위상과 270°의 위상차를 갖는 제2 제어신호(CNT<2>)를 출력하고, 제1 내지 제4 데이터(DQ<1:4>)를 출력한다.
제2 반도체 장치(20)의 신호입력부(21)는 제1 반도체 장치(10)로부터 인가되는 클럭(CLK), 스트로브신호(DQS), 제1 및 제2 제어신호(CNT<1:2>) 및 제1 내지 제4 데이터(DQ<1:4>)를 버퍼링하여 입력클럭(ICLK), 제1 및 제2 입력제어신호(ICNT<1:2>), 입력스트로브신호(IDQS) 및 제1 내지 제4 입력데이터(DIN<1:4>)를 생성한다.
제2 반도체 장치(20)의 내부클럭생성부(22)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 입력클럭(ICLK)과 제1 입력제어신호(ICNT<1>)의 위상차에 따라 입력클럭(ICLK)의 주파수 보다 2배 빠른 주파수를 갖는 내부클럭(INT_CLK)을 생성한다. 즉, 내부클럭생성부(22)는 'X' 구간에서와 같이 입력클럭(ICLK)의 한 주기 동안 두 주기를 갖는 내부클럭(INT_CLK)을 생성한다.
제2 반도체 장치(20)의 내부스트로브신호생성부(23)는 로직하이레벨의 제1 테스트모드신호(TM_CLK)를 입력받아 입력스트로브신호(IDQS)와 제2 입력제어신호(ICNT<2>)의 위상차에 따라 입력스트로브신호(IDQS)의 주파수 보다 2배 빠른 주파수를 갖는 내부스트로브신호(INT_DQS)를 생성한다. 즉, 내부스트로브신호생성부(23)는 'Y' 구간에서와 같이 입력스트로브신호(IDQS)의 한 주기 동안 두 주기를 갖는 내부스트로브신호(INT_DQS)를 생성한다.
제2 반도체 장치(20)의 내부데이터생성부(24)는 로직하이레벨의 제2 테스트모드신호(TM_INV)를 입력받아 입력스트로브신호(IDQS)에 동기된 제1 내지 제4 입력데이터(DIN<1:4>)의 위상을 조절하여 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 생성한다. 그리고, 내부데이터생성부(24)는 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 메모리셀어레이(25)에 저장한다. 즉, 내부데이터생성부(24)는 4 비트의 제1 내지 제4 입력데이터(DIN<1:4>)를 입력받아 8비트의 제1 내지 제8 내부데이터(INT_DIN<1:8>)를 생성하여 메모리셀 어레이(25)에 저장한다.
이상 살펴본 바와 같이 본 발명의 반도체 시스템은 내부적으로 클럭(CLK)과 스트로브신호(DQS)의 주파수보다 2배 빠른 주파수를 갖는 내부클럭(INT_CLK)과 내부스트로부신호(INT_DQS)를 생성하여 동작함으로써 외부에서 입력되는 클럭(CLK)의 주파수가 낮은 경우에도 고속동작을 수행하여 테스트시간을 감소할 수 있다.
10. 제1 반도체 장치 20. 제2 반도체 장치
21. 신호입력부 22. 내부클럭생성부
23. 내부스트로브신호생성부 24. 내부데이터생성부
25. 메모리셀어레이 220. 제1 제어신호생성부
221. 전치클럭생성부 222. 제1 구동부
230. 제2 제어신호생성부 231. 전치스트로브신호생성부
232. 제2 구동부

Claims (19)

  1. 클럭과 스트로브신호를 출력하고, 상기 클럭의 위상과 기 설정된 위상차를 갖는 제1 제어신호를 출력하며, 상기 스트로브신호의 위상과 기 설정된 위상차를 갖는 제2 제어신호를 출력하는 제1 반도체 장치; 및
    상기 클럭과 상기 제1 제어신호의 위상차에 따라 상기 클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하고, 상기 스트로브신호와 상기 제2 제어신호의 위상차에 따라 상기 스트로브신호의 주파수보다 빠른 주파수를 갖는 내부스트로브신호를 생성하여 데이터를 입출력하는 제2 반도체 장치를 포함하되, 상기 제1 제어신호의 위상은 상기 클럭의 위상과 90°또는 270°차이가 나는 반도체 시스템.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 제어신호의 위상은 상기 스트로브신호의 위상과 90°또는 270°차이가 나는 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부클럭의 주파수는 상기 클럭의 주파수보다 2배 빠른 주파수를 갖는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부스트로브신호의 주파수는 상기 스트로브신호의 주파수보다 2배 빠른 주파수를 갖는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 반도체 장치는
    상기 클럭, 상기 스트로브신호, 상기 제1 및 제2 제어신호, 데이터를 버퍼링하여 입력클럭, 입력스트로브신호, 제1 및 제2 입력제어신호, 입력데이터를 생성하는 신호입력부;
    상기 입력클럭과 상기 제1 입력제어신호의 위상차에 따라 상기 내부클럭을 생성하는 내부클럭생성부; 및
    상기 입력스트로브신호와 상기 제2 입력제어신호의 위상차에 따라 상기 내부스트로브신호를 생성하는 내부스트로브신호생성부를 포함하는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 내부클럭생성부는
    제1 테스트모드신호에 응답하여 상기 제1 입력제어신호를 버퍼링하여 제1 내부제어신호 및 제1 반전내부제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 내부제어신호 및 상기 제1 반전내부제어신호의 레벨에 따라 상기 입력클럭을 반전하거나 비반전하여 전치클럭을 생성하는 전치클럭생성부; 및
    상기 제1 테스트모드신호에 응답하여 상기 전치클럭을 버퍼링하여 상기 내부클럭을 생성하는 제1 구동부를 포함하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 내부스트로브신호생성부는
    상기 제1 테스트모드신호에 응답하여 상기 제2 입력제어신호를 버퍼링하여 제2 내부제어신호 및 제2 반전내부제어신호를 생성하는 제2 제어신호생성부;
    상기 제2 내부제어신호 및 상기 제2 반전내부제어신호의 레벨에 따라 상기 입력스트로브신호를 반전하거나 비반전하여 전치스트로브신호을 생성하는 전치스트로브신호생성부; 및
    상기 제1 테스트모드신호에 응답하여 상기 전치스트로브신호를 버퍼링하여 상기 내부스트로브신호를 생성하는 제2 구동부를 포함하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제2 반도체 장치는
    제2 테스트모드신호에 응답하여 상기 스트로브신호에 동기된 입력데이터의 위상을 조절하여 내부데이터를 생성하고, 상기 내부데이터를 메모리셀어레이에 저장하는 내부데이터생성부를 더 포함하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 내부데이터는 상기 입력데이터의 비트수보다 2배의 비트수를 갖는 반도체 시스템.
  11. 외부로부터 입력되는 입력클럭과 제1 입력제어신호의 위상차에 따라 상기 입력클럭의 주파수보다 빠른 주파수를 갖는 내부클럭을 생성하는 내부클럭생성부; 및
    외부로부터 입력되는 입력스트로브신호와 제2 입력제어신호의 위상차에 따라 상기 입력스트로브신호의 주파수보다 빠른 주파수를 갖는 내부스트로브신호를 생성하는 내부스트로브신호생성부를 포함하되, 상기 제1 입력제어신호의 위상은 상기 입력클럭의 위상과 90°또는 270°차이가 나는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제2 입력제어신호의 위상은 상기 입력스트로브신호의 위상과 90°또는 270°차이가 나는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 내부클럭의 주파수는 상기 입력클럭의 주파수보다 2배 빠른 주파수를 갖는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 내부스트로브신호의 주파수는 상기 입력스트로브신호의 주파수보다 2배 빠른 주파수를 갖는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 내부클럭생성부는
    제1 테스트모드신호에 응답하여 상기 제1 입력제어신호를 버퍼링하여 제1 내부제어신호 및 제1 반전내부제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 내부제어신호 및 상기 제1 반전내부제어신호의 레벨에 따라 상기 입력클럭을 반전하거나 비반전하여 전치클럭을 생성하는 전치클럭생성부; 및
    상기 제1 테스트모드신호에 응답하여 상기 전치클럭을 버퍼링하여 상기 내부클럭을 생성하는 제1 구동부를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 내부스트로브신호생성부는
    상기 제1 테스트모드신호에 응답하여 상기 제2 입력제어신호를 버퍼링하여 제2 내부제어신호 및 제2 반전내부제어신호를 생성하는 제2 제어신호생성부;
    상기 제2 내부제어신호 및 상기 제2 반전내부제어신호의 레벨에 따라 상기 입력스트로브신호를 반전하거나 비반전하여 전치스트로브신호을 생성하는 전치스트로브신호생성부; 및
    상기 제1 테스트모드신호에 응답하여 상기 전치스트로브신호를 버퍼링하여 상기 내부스트로브신호를 생성하는 제2 구동부를 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    외부로부터 입력되는 클럭, 스트로브신호, 제1 및 제2 제어신호, 데이터를 버퍼링하여 상기 입력클럭, 상기 입력스트로브신호, 상기 제1 및 제2 입력제어신호, 입력데이터를 생성하는 신호입력부; 및
    제2 테스트모드신호에 응답하여 상기 스트로브신호에 동기된 상기 입력데이터의 위상을 조절하여 내부데이터를 생성하고, 상기 내부데이터를 메모리셀어레이에 저장하는 내부데이터생성부를 더 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 내부데이터는 상기 입력데이터의 비트수보다 2배의 비트수를 갖는 반도체 장치.
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