JP4607041B2 - 半導体メモリ装置の内部クロック生成方法及びこれを利用した半導体メモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、特に、外部から印加されるクロックより高い周波数で動作する高速テストモードを有する半導体メモリ装置及び半導体メモリ装置の内部クロック発生方法に関する。

半導体メモリ装置の動作速度が漸次高くなるにつれて、半導体メモリ装置のテストに使用されるテスターの動作速度が半導体メモリ装置の動作速度に対応できない場合がある。

例えば、半導体メモリ装置は、最大４００ＭＨｚで動作する反面、テスターが２００ＭＨｚ周波数を超える信号を生成することができない場合がある。このような場合、テスターが２００ＭＨｚ周波数で半導体メモリ装置をテストすると、テスト遂行時間が長くかかるのみならず、半導体メモリ装置が高速で動作する場合に対する適切なテストを行うことができない。

低い動作速度のテスターを利用して、ＤＲＡＭ等の高速半導体メモリ装置をテストする高速テストモード時に、半導体メモリ装置は、内部でテスターから印加される外部クロック周波数より高い周波数のクロックを生成して低速のテスト装備で半導体メモリ装置の高速動作をテストすることができる。例えば、外部クロック及び外部クロックを９０°遅延したクロックを排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ）等の演算をして、外部クロック周波数の２倍の周波数を有する逓倍クロックを生成し、これを利用して内部的に半導体メモリ装置を高速でテストすることができる。

図１は、従来技術による半導体メモリ装置のブロック図である。

図１を参照すると、半導体メモリ装置は、遅延固定ループ回路１１０、クロックバッファ１２０、及び内部回路１３０を含む。

遅延固定ループ回路１１０は、正常モード時に外部クロックＣＬＫが遅延固定ループ（ＤＬＬ）を通過するようにして、メモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロックを生成する。通常に、正常モード時にデータクロックはデータが外部クロックに同期して出力されるように生成される。高速テストモード時に遅延固定ループ回路１１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックより高い周波数の逓倍クロックを生成し、逓倍クロックが遅延固定ループを通過するようにして、メモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロックを生成する。

クロックバッファ１２０は、正常モード時に外部クロックをバッファリングして内部クロックＩＮＴ＿ＣＬＫを生成する。高速テストモード時にクロックバッファ１２０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ）等の排他論理演算をして、外部クロックＣＬＫの周波数の２倍の周波数の内部クロックＩＮＴ＿ＣＬＫを生成する。

内部回路１３０は、テストモード回路１３１及び周辺回路１３２を含む。内部回路１３０は、内部クロックに応答して半導体メモリ装置の読み出し／書き込み動作を行う。

テストモード回路１３１は、半導体メモリ装置の多様なテストモード設定を制御する。テストモード回路１３１はテストモードレジスタを含み、外部から入力されるテストコマンドによって設定されるテストモードによってテストモード信号ＴＥＳＴ＿ＭＲＳを出力する。

周辺回路１３２は、テストモード設定に関連された回路を除いた内部回路１３０内の全ての回路を示す。例えば、周辺回路１３２は、メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ等を含む。周辺回路１３２は、テストモード回路１３１から入力されるテストモード信号ＴＥＳＴ＿ＭＲＳによって動作する。例えば、周辺回路１３２は、メモリセルアレイからデータを読み出して出力する。

図１に示すように、テストモード回路１３１及び周辺回路１３２が同じ内部クロックＩＮＴ＿ＣＬＫの入力を受けると、高速テストモード時にテストモード回路１３１にも外部クロックＣＬＫより高い周波数のクロックが印加されることになる。テストモード回路１３１は、外部クロックＣＬＫによって多様なテストコマンドを処理しなければならないので、高速テストモード時に内部的に高速クロックが印加されると、適切に外部から入力されるテストコマンドを処理し難い。

図２は、図１に図示された遅延固定ループ回路のブロック図である。

図２を参照すると、遅延固定ループ回路は、クロック逓倍器２１０、バッファ２２０、選択器２３０、遅延固定ループ２４０、バッファ２５０、及び出力ドライバ２６０を含む。

クロック逓倍器２１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックＣＬＫ周波数の２倍の周波数の逓倍クロック２ＸＣＬＫを生成する。図２に示すように、クロック逓倍器２１０は、排他論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートでも良い。

バッファ２２０は、外部クロックＣＬＫをバッファリングする。

選択器２３０は、高速テストモード信号ＨＳＣによってバッファ２２０又はクロック逓倍器２１０の出力信号を選択する。即ち、選択器２３０は、正常モード時にはバッファ２２０を通じて出力される外部クロックを出力し、高速テストモード時には、クロック逓倍器２１０を通じて出力される逓倍クロック２ＸＣＬＫを出力する。選択器は、ＭＵＸ等を利用して具現化されることができる。

遅延固定ループ２４０は、可変遅延ライン（Ｖａｒｉａｂｌｅ Ｄｅｌａｙ Ｌｉｎｅ；ＶＤＬ）２４１、遅延補償部２４２、位相検出器２４３、及び低域通過フィルタ２４４を含む。

可変遅延ライン２４１は、選択器２３０の出力信号を遅延する。可変遅延ライン２４１の出力信号は、バッファ２５０を通過してデータクロックＣＬＫＤＱに出力される。

遅延補償部２４２は、可変遅延ライン２４１の出力信号に対して可変遅延ライン２４１の遅延を補償する。例えば、遅延補償部２４２は、可変遅延ラインの出力信号を遅延させて可変遅延ライン２４１の遅延を補償することができる。

位相検出器２４３は、選択器２３０の出力信号及び遅延補償部２４２の出力信号間の位相差を検出する。

低域通過フィルタ２４４は、位相検出器２４３の出力信号を低域通過フィルタリングして可変遅延ライン２４１の遅延を調節する信号を出力する。

出力ドライバ２６０は、データクロックＣＬＫＤＱを利用してメモリセルから読み出されたデータＤＡＴＡを外部に出力する。通常に、正常モード時に出力ドライバ２６０は外部クロックＣＬＫに同期してデータが出力されるようにする。

図３は、図１に図示されたクロックバッファのブロック図である。

図３を参照すると、クロックバッファは、クロック逓倍器３１０、バッファ３２０、及び選択器３３０を含む。

クロック逓倍器３１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックＣＬＫ周波数の２倍の周波数の逓倍クロックを生成する。

バッファ３２０は、外部クロックＣＬＫをバッファリングする。

選択器３３０は、高速テストモード信号ＨＳＣによってバッファ３２０又はクロック逓倍器３１０の出力信号を選択する。即ち、選択器３３０は、正常モード時には、バッファ３２０を通じて出力される外部クロックを内部クロックＩＮＴ＿ＣＬＫに出力し、高速テストモード時には、クロック逓倍器３１０を通じて出力される逓倍クロックを内部クロックＩＮＴ＿ＣＬＫに出力する。

図４は、従来技術による内部クロック発生方法の問題点を説明するためのタイミング図である。

図４を参照すると、正常モード時の内部クロックＩＮＴ＿ＣＬＫは、外部クロックＣＬＫをバッファリングして生成され、高速テストモード時の内部クロックＩＮＴ＿ＣＬＫは、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを排他的論理和演算して生成される。この際、正常モード時の内部クロックＩＮＴ＿ＣＬＫに対して高速テストモード時の内部クロックＩＮＴ＿ＣＬＫには、排他的論理和演算による遅延（ＸＯＲ ＤＥＬＡＹ）が発生することがわかる。

排他論理演算による遅延は、図２に図示された遅延固定ループ回路及び図３に図示されたクロックバッファで共通的に発生する。特に、図２に図示された遅延固定ループで排他論理演算による遅延は、図４に示すように、データクロックＣＬＫＤＱの遅延を発生させる。データクロックＣＬＫＤＱの遅延は、結果として、出力ドライバによって外部に出力されるデータが外部クロックに対して遅延ｔＤＱＳＣＫされるという問題点を発生させる。

更に、排他論理演算による遅延に相応する工程変化（ＰＶＴ ｖａｒｉａｔｉｏｎ）が発生し、外部に出力されるデータの有効データウィンドウ（ｖａｌｉｄ ｄａｔａ ｗｉｎｄｏｗ；ｔＤＶ）が減少することになる。このような排他論理演算による遅延は、正常モードと高速テストモードでの半導体メモリ装置の動作特性の相違を発生させ、これは半導体メモリ装置の適切なテスト遂行を妨害する要素になる。

前述した排他論理演算による遅延の問題点を解決するために、図２に図示された遅延補償部２４２で可変遅延ライン２４１の遅延のみならず、排他論理演算による遅延まで補償することができる。図２に図示された遅延補償部２４２で排他論理演算による遅延まで補償することになると、半導体メモリ装置の外部に出力されるデータが外部クロックＣＬＫに同期するようにデータクロックＣＬＫＤＱを発生させることができる。しかし、高速テストモード時の内部クロックＩＮＴ＿ＣＬＫとデータクロックＣＬＫＤＱとの間のマージンが減少され、結果として、半導体メモリ装置の周波数マージンが減少されるという問題点がある。

従って、高速テストモード時にも動作特性を正常モードと同様にして、効率的に半導体メモリ装置をテストすることができる半導体メモリ装置が必要性とされている。

前記のような問題点を解決するための本発明の目的は、効率的に半導体メモリ装置の高速テストを行うことができる半導体メモリ装置の内部クロック生成方法を提供することである。

本発明の他の目的は、効率的に半導体メモリ装置の高速テストを行うことができる半導体メモリ装置を提供することである。

前記した本発明の目的を達成するための半導体メモリ装置の内部クロック生成方法は、高速テストモード時に外部クロックを利用して逓倍クロックを生成する段階、逓倍クロックを遅延させてメモリセルアレイから読み出されたデータが外部クロックに同期して出力されるようにデータクロックを生成する段階、データクロックを遅延させて外部クロックに同期した逓倍同期クロックを生成する段階、及び高速テストモード時に逓倍同期クロックを正常モードの内部クロック生成時の遅延時間だけ遅延させて内部クロックを生成する段階を含む。

この際、高速テストモードは、半導体メモリ装置が内部的に外部から印加される外部クロック周波数より高い内部クロックを生成して動作するテストモードを示す。例えば、テスターが最大２００ＭＨｚ周波数のクロックを提供することができる場合に、高速テストモードは、半導体メモリ装置が２００ＭＨｚの外部クロックの入力を受けて、内部的に４００ＭＨｚの内部クロックを生成して、半導体メモリの動作をテストするようにする。

この際、逓倍クロックを生成する段階は、外部クロック及び９０°遅延された外部クロックを排他的ＮＯＲ演算（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ）や排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ；ＸＯＲ）等の排他論理演算を行って逓倍クロックを生成することができる。

本発明の他の目的を達成するための半導体メモリ装置は、高速テストモード時に外部クロックを利用して逓倍クロックを生成するクロック逓倍器、逓倍クロックを利用してメモリセルアレイから読み出されたデータが外部クロックに同期して出力されるようにデータクロックを生成して、外部クロックに同期した逓倍同期クロックを生成する遅延固定ループ、高速テストモード時に逓倍同期クロックを正常モード時のクロックバッファの遅延だけ遅延させて内部クロックを生成するクロックバッファ、及び内部クロックを利用してメモリセルアレイからデータを読み出して出力する内部回路を含む。

この際、内部回路は、クロック逓倍器、遅延固定ループ、及びクロックバッファを除いた半導体メモリ装置内の全ての回路を含むことができる。

この際、内部回路は、内部クロックを利用してメモリセルアレイからデータを読み出して出力する周辺回路及びテスト制御クロックを利用して外部から入力されるテストコマンドによってテストモード信号を生成して周辺回路のテストモードを制御するテストモード回路を含むことができる。この際、テストモード回路は、半導体メモリ装置の多様なテストモード設定を制御することができる。テストモード回路は、テストモードレジスタを含み、外部から入力されるテストコマンドによって設定されるテストモードによってテストモード信号を出力することができる。この際、周辺回路は、テストモード設定に関連された回路を除いた内部回路内の全ての回路を含むことができる。

本発明の他の目的を達成するための半導体メモリ装置は、高速テストモード時に外部クロックを利用して逓倍クロックを生成するクロック逓倍器、逓倍クロックを利用してメモリセルアレイから読み出されたデータを外部に出力するためのデータクロックを生成する遅延固定ループ、高速テストモード時に外部クロックを逓倍した内部クロック及び外部クロックと同じ周波数のテスト制御クロックを生成するクロックバッファ、及びテスト制御クロックを利用して半導体メモリ装置のテストモードを制御し、内部クロックを利用してメモリセルアレイからデータを読み出して出力する内部回路を具備する。

従って、効果的に半導体メモリ装置の高速テストを行うことができる。

以下、本発明による好ましい実施形態を添付図面を参照して詳細に説明する。

図５は、本発明の好適な一実施形態に係る半導体メモリ装置のブロック図である。

図５を参照すると、本発明の好適な一実施形態に係る半導体メモリ装置は、遅延固定ループ回路５１０、クロックバッファ５２０、及び内部回路１３０を含む。

遅延固定ループ回路５１０は、正常モード時に外部クロックＣＬＫを利用してメモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロックを生成する。遅延固定ループ回路５１０は、テストモード時に外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用してメモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロック及び外部クロックＣＬＫに同期した逓倍同期クロックＣ＿ＣＬＫを生成する。高速テストモード時のデータクロック及び逓倍同期クロックは、外部クロックＣＬＫの周波数より高い周波数を有する。遅延固定ループ回路５１０は、正常モード時のみならず、高速テストモード時にもデータが外部クロックに同期して出力されるようにデータクロックを生成する。高速テストモード時に遅延固定ループ回路５１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックより高い周波数の逓倍クロックを生成し、逓倍クロックを利用してメモリセルアレイから読み出されたデータＤＡＴＡが外部クロックＣＬＫに同期して出力されるようにデータクロックを生成し、外部クロックＣＬＫに同期した逓倍同期クロックＣ＿ＣＬＫを生成することができる。

例えば、遅延固定ループ回路５１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを排他的論理和演算等の排他論理演算をして外部クロックＣＬＫ周波数の２倍の周波数を有する逓倍クロックを生成することができる。データクロックは、メモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するのに使用される。

クロックバッファ５２０は、正常モード時に外部クロックＣＬＫをバッファリングして内部クロックＩＮＴ＿ＣＬＫを生成する。高速テストモード時にクロックバッファ５２０は、逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延させて、内部クロックＩＮＴ＿ＣＬＫを生成する。逓倍同期クロックＣ＿ＣＬＫは、外部クロックＣＬＫの周波数より高い周波数を有し、外部クロックＣＬＫに同期している。例えば、逓倍同期クロックＣ＿ＣＬＫは、外部クロックＣＬＫ周波数の２倍の周波数を有し、外部クロックＣＬＫの上昇エッジで逓倍同期クロックＣ＿ＣＬＫも上昇エッジを有する。従って、高速テストモード時に逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延させて、内部クロックＩＮＴ＿ＣＬＫを生成すると、半導体メモリ装置の正常モードと高速テストモードとの間の相互関係（ｃｏｒｒｅｌａｔｉｏｎ）を向上させることができる。

クロックバッファ５２０は、内部クロックＩＮＴ＿ＣＬＫ以外に、外部クロックＣＬＫ周波数と同じ周波数のテスト制御クロックＴＥＳＴ＿ＣＬＫを生成する。

内部回路１３０は、テストモード回路１３１及び周辺回路１３２を含む。内部回路１３０は、半導体メモリ装置の読み出し／書き込み動作等を行う。例えば、内部回路１３０は、メモリセルアレイからデータを読み出して出力する。

テストモード回路１３１は、半導体メモリ装置の多様なテストモード設定を制御する。テストモード回路１３１はテストモードレジスタを含み、外部から入力されるテストコマンドによって設定されるテストモードによってテストモード信号ＴＥＳＴ＿ＭＲＳを出力することができる。図５に図示された実施形態で、テストモード回路１３１は、外部クロックＣＬＫと同じ周波数のテスト制御クロックＴＥＳＴ＿ＣＬＫの入力を受けて動作する。

周辺回路１３２は、テストモード設定に関連された回路を除いた内部回路１３０内の全ての回路を示す。例えば、周辺回路１３２は、メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ等を含む。周辺回路１３２は、テストモード回路１３１から入力されるテストモード信号ＴＥＳＴ＿ＭＲＳによって動作することができる。

図５に図示された実施形態において、周辺回路１３２は、内部クロックＩＮＴ＿ＣＬＫによって動作し、テストモード回路１３１は、テスト制御クロックＴＥＳＴ＿ＣＬＫによって動作する。このように、テストモード回路１３１が内部クロックＩＮＴ＿ＣＬＫではないテスト制御クロックＴＥＳＴ＿ＣＬＫによって動作すると、内部クロックＩＮＴ＿ＣＬＫの周波数が外部クロックＣＬＫの周波数に対して高くなる高速テストモード時にもテストモード回路１３１の動作周波数を外部クロックＣＬＫの周波数と同様にすることができ、適切に外部から入力されるテストコマンドを処理することができる。

図６は、図５に図示された遅延固定ループ回路のブロック図である。

図６を参照すると、遅延固定ループ回路は、クロック逓倍器２１０、バッファ２２０、選択器２３０、遅延固定ループ６４０、バッファ２５０、及び出力ドライバ２６０を含む。

クロック逓倍器２１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックＣＬＫ周波数の２倍の周波数の逓倍クロック２ＸＣＬＫを生成する。図６に示すように、クロック逓倍器２１０は、排他論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートでも良い。

バッファ２２０は、外部クロックＣＬＫをバッファリングする。

選択器２３０は、高速テストモード信号ＨＳＣによってバッファ２２０又はクロック逓倍器２１０の出力信号を選択する。即ち、選択器２３０は、正常モード時にはバッファ２２０を通じて出力される外部クロックを出力し、高速テストモード時にはクロック逓倍器２１０を通じて出力される逓倍クロック２ＸＣＬＫを出力する。選択器は、例えば、ＭＵＸ、トランスミッションゲート等を利用して具現化されることができる。

遅延固定ループ６４０は、可変遅延ライン（ＶＤＬ）６４１、遅延補償部６４２、逓倍補償部６４３、位相検出器６４４、及び低域通過フィルタ６４５を含む。

可変遅延ライン６４１は、選択器２３０の出力信号を遅延する。可変遅延ライン６４１の出力信号は、バッファ２５０を通過してデータクロックＣＬＫＤＱに出力される。

遅延補償部６４２は、可変遅延ライン６４１の出力信号に対して可変遅延ライン６４１の遅延に相応する補償をする。例えば、遅延補償部６４２は、可変遅延ライン６４１の出力信号を遅延させて可変遅延ライン６４１の遅延に相応する補償をすることができる。

逓倍補償部６４３は、遅延補償部６４２の出力信号に対してクロック逓倍器２１０の遅延に相応する補償を行う。例えば、クロック逓倍器２１０が排他論理ゲートである場合に、逓倍補償部６４３は、排他論理ゲートの遅延に相応する補償を行う。

遅延補償部６４２及び逓倍補償部６４３の遅延を調節して、可変遅延ライン６４１の出力がバッファ２５０を通過してメモリセルアレイから読み出されたデータＤＡＴＡが外部クロックＣＬＫに同期して出力されるようにデータクロックＣＬＫＤＱを生成することができる。又、遅延補償部６４２及び逓倍補償部６４３の遅延を調節して、遅延補償部６４２の出力が外部クロックに同期した逓倍同期クロックＣ＿ＣＬＫになるようにすることができる。

位相検出器６４４は、選択器２３０の出力信号及び逓倍補償部６４３の出力信号間の位相差を検出する。

低域通過フィルタ６４５は、位相検出器６４４の出力信号を低域通過フィルタリングして、可変遅延ライン６４１の遅延を調節する信号を出力する。

出力ドライバ２６０は、データクロックＣＬＫＤＱを利用してメモリセルから読み出されたデータＤＡＴＡを外部に出力する。図６に図示された本発明の好適な一実施形態において、出力ドライバ２６０は、正常モード時のみならず、高速テストモード時にも外部クロックＣＬＫに同期してデータが出力される。

図７は、図５に図示されたクロックバッファのブロック図である。

図７を参照すると、クロックバッファは、バッファ７１０、クロックバッファ複製部７２０、選択器７３０、及びバッファ７４０を含む。

バッファ７１０は、外部クロックＣＬＫをバッファリングする。

クロックバッファ複製部７２０は、逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延する。クロックバッファ複製部７２０は、当該技術分野に広く知られた遅延回路等を利用して具現化されることができる。

選択器７３０は、高速テストモード信号ＨＳＣによってバッファ７１０又はクロックバッファ複製部７２０の出力信号を選択する。即ち、選択器７３０は、正常モード時にはバッファ７１０を通過した外部クロックＣＬＫを内部クロックＩＮＴ＿ＣＬＫに出力、高速テストモード時にはクロックバッファ複製部７２０を通じて遅延された逓倍同期クロックＣ＿ＣＬＫを内部クロックＩＮＴ＿ＣＬＫに出力する。

バッファ７４０は、外部クロックＣＬＫを基準信号ＶＲＥＦを基準としてバッファリングして、テスト制御クロックＴＥＳＴ＿ＣＬＫを生成する。この際、バッファ７４０は、バッファ７１０と実質的に同じ遅延時間を有することができる。

図８は、本発明の好適な他の実施形態に係る半導体メモリ装置のブロック図である。

図８を参照すると、本発明の好適な一実施形態に係る半導体メモリ装置は、遅延固定ループ回路５１０、クロックバッファ８２０、及び内部回路１３０を含む。

遅延固定ループ回路５１０は、正常モード時に外部クロックＣＬＫを利用してメモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロックを生成する。遅延固定ループ回路５１０は、テストモード時に外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用してメモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するためのデータクロック及び外部クロックＣＬＫに同期した逓倍同期クロックＣ＿ＣＬＫを生成する。遅延固定ループ回路５１０は、正常モード時のみならず、高速テストモード時にもデータが外部クロックＣＬＫに同期して出力されるようにデータクロックを生成する。高速テストモード時に遅延固定ループ回路５１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを利用して外部クロックＣＬＫより高い周波数の逓倍クロックを生成し、逓倍クロックを利用してメモリセルアレイから読み出されたデータＤＡＴＡが外部クロックＣＬＫに同期して出力されるようにデータクロックを生成し、外部クロックＣＬＫに同期した逓倍同期クロックＣ＿ＣＬＫを生成することができる。

例えば、遅延固定ループ回路５１０は、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを排他的論理和演算等の排他論理演算して外部クロックＣＬＫ周波数の２倍の周波数を有する逓倍クロックを生成することができる。データクロックは、メモリセルアレイから読み出されたデータＤＡＴＡを外部に出力するに使用される。

クロックバッファ５２０は、正常モード時に外部クロックＣＬＫをバッファリングして内部クロックＩＮＴ＿ＣＬＫを生成する。高速テストモード時にクロックバッファ５２０は、逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延させて、内部クロックＩＮＴ＿ＣＬＫを生成する。逓倍同期クロックＣ＿ＣＬＫは、外部クロックＣＬＫの周波数より高い周波数を有し、外部クロックＣＬＫに同期している。例えば、逓倍同期クロックＣ＿ＣＬＫは、外部クロックＣＬＫ周波数の２倍の周波数を有し、外部クロックＣＬＫの上昇エッジで逓倍同期クロックＣ＿ＣＬＫも上昇エッジを有する。従って、高速テストモード時に逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延させて、内部クロックＩＮＴ＿ＣＬＫを生成すると、半導体メモリ装置の正常モードと高速テストモードとの間の相互関係（ｃｏｒｒｅｌａｔｉｏｎ）を向上させることができる。

内部回路１３０は、テストモード回路１３１及び周辺回路１３２を含む。内部回路１３０は、半導体メモリ装置の読み出し／書き込む動作等を行う。例えば、内部回路１３０は、メモリセルアレイからデータを読み出して出力する。

テストモード回路１３１は、半導体メモリ装置の多様なテストモード設定を制御する。テストモード回路１３１はテストモードレジスタを含み、外部から入力されるテストコマンドによって設定されるテストモードによってテストモード信号ＴＥＳＴ＿ＭＲＳを出力することができる。図８に図示された実施形態で、テストモード回路１３１は、内部クロックＩＮＴ＿ＣＬＫの入力を受けて動作する。

周辺回路１３２は、テストモード設定に関連された回路を除いた内部回路１３０内の全ての回路を示す。例えば、周辺回路１３２は、メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ等を含む。周辺回路１３２は、テストモード回路１３１から入力されるテストモード信号ＴＥＳＴ＿ＭＲＳによって動作することができる。

図５に図示された実施形態において、周辺回路１３２及びテストモード回路１３１は、内部クロックＩＮＴ＿ＣＬＫによって動作して半導体メモリ装置の具現化を容易にすることができる。

図９は、図８に図示されたクロックバッファのブロック図である。

図９を参照すると、クロックバッファは、バッファ７１０、クロックバッファ複製部７２０、及び選択器７３０を含む。

バッファ７１０は、外部クロックＣＬＫをバッファリングする。

クロックバッファ複製部７２０は、逓倍同期クロックＣ＿ＣＬＫを正常モード時のクロックバッファの遅延だけ遅延する。クロックバッファ複製部７２０は、当該技術分野に広く知られた遅延回路等を利用して具現化されることができる。

選択器７３０は、高速テストモード信号ＨＳＣによってバッファ７１０又はクロックバッファ複製部７２０の出力信号を選択する。即ち、選択器７３０は、正常モード時には、バッファ７１０を通過した外部クロックを内部クロックＩＮＴ＿ＣＬＫに出力し、高速テストモード時には、クロックバッファ複製部７２０を通じて遅延された逓倍同期クロックＣ＿ＣＬＫを内部クロックＩＮＴ＿ＣＬＫに出力する。

図１０は、図５乃至図９を通じて説明した本発明の好適な一実施形態に係る半導体メモリ装置の内部クロック発生方法を説明するためのタイミング図である。

図１０を参照すると、正常モード時の内部クロックＩＮＴ＿ＣＬＫは、外部クロックＣＬＫをバッファリングして生成され、高速テストモード時の内部クロックＩＮＴ＿ＣＬＫは、外部クロックＣＬＫ及び９０°遅延された外部クロックＣＬＫＢを排他的論理和演算して生成される。

データクロックを発生させる遅延固定ループで逓倍クロックの生成時に発生した遅延を補償するので、高速テストモード時の出力データＤＯＵＴが外部クロックＣＬＫに同期して出力される。更に、高速テストモード時に外部クロックＣＬＫに同期した逓倍同期クロックを利用して内部クロックＩＮＴ＿ＣＬＫを生成することにより、正常モード時の内部クロックＩＮＴ＿ＣＬＫと高速テストモード時の内部クロックＩＮＴ＿ＣＬＫが同期して、正常モード時の内部クロックＩＮＴ＿ＣＬＫの上昇エッジで高速テストモード時の内部クロックＩＮＴ＿ＣＬＫの上昇エッジが発生する。従って、排他論理演算等による遅延に相応する工程変化（ＰＶＴ ｖａｒｉａｔｉｏｎ）の影響を減少させ、外部に出力されるデータの有効データウィンドウ（ｔＤＶ）を確保することができる。又、高速テストモード時の内部クロックＩＮＴ＿ＣＬＫとデータクロックＣＬＫＤＱとの間のマージンを確保することができ、結果として、半導体メモリ装置の周波数マージンを確保することができる。

上記のような本発明の半導体メモリ装置の内部クロック生成方法及び半導体メモリ装置は、高速テストモード時にも正常モード時の内部クロックと同じタイミングに遷移する内部クロックを生成することができ、外部クロックに同期してデータを出力するようにデータクロックを生成することができる。従って、半導体メモリ装置の高速テストモード時にも、内部クロックとデータクロックとの間のマージンを確保することができ、半導体メモリ装置の正常モード動作と高速テストモード動作との間の相互関係を向上させて、効果的に半導体メモリ装置の高速テストを行うことができる。

以上、本発明の好適な実施形態によって詳細に説明したが、本発明はこれに限定されず、当業者であれば本発明の思想と趣旨を離れることなく、本発明を修正または変更することができる。

従来技術による半導体メモリ装置のブロック図である。 図１に図示された遅延固定ループ回路のブロック図である。 図１に図示されたクロックバッファのブロック図である。 従来技術による内部クロック発生方法の問題点を説明するためのタイミング図である。 本発明の好適な一実施形態に係る半導体メモリ装置のブロック図である。 図５に図示された遅延固定ループ回路のブロック図である。 図５に図示されたクロックバッファのブロック図である。 本発明の好適な他の実施形態に係る半導体メモリ装置のブロック図である。 図８に図示されたクロックバッファのブロック図である。 本発明の好適な一実施形態に係る半導体メモリ装置の内部クロック発生方法を説明するためのタイミング図である。

符号の説明

１３０ 内部回路
１３１ テストモード回路
１３２ 周辺回路
５１０ 遅延固定ループ回路
５２０ クロックバッファ

Claims (14)

1. 高速テストモード時に外部クロックを利用して逓倍クロックを生成する段階と、
   前記逓倍クロックを遅延させてメモリセルアレイから読み出されたデータが前記外部クロックに同期して出力されるようにデータクロックを生成する段階と、
   前記データクロックを遅延させて前記外部クロックに同期した逓倍同期クロックを生成する段階と、
   前記高速テストモード時に前記逓倍同期クロックを正常モードの内部クロック生成時の遅延時間だけ遅延させて内部クロックを生成する段階と、を含む
   ことを特徴とする半導体メモリ装置の内部クロック生成方法。
2. 前記データクロックを生成する段階は、
   前記逓倍クロックの生成時に発生した遅延を遅延固定ループで補償して、前記データクロックによって前記読み出されたデータが前記外部クロックに同期して出力されるようにする段階を含む
   ことを特徴とする請求項１記載の半導体メモリ装置の内部クロック生成方法。
3. 前記遅延固定ループは、
   前記逓倍クロック及び前記逓倍同期クロック間の位相差によって前記遅延固定ループの可変遅延ラインの遅延を調節する
   ことを特徴とする請求項２記載の半導体メモリ装置の内部クロック生成方法。
4. 前記逓倍クロックを生成する段階は、前記外部クロック及び前記外部クロックを９０°遅延したクロックを排他論理演算して前記逓倍クロックを生成する
   ことを特徴とする請求項３記載の半導体メモリ装置の内部クロック生成方法。
5. 高速テストモード時に外部クロックを利用して逓倍クロックを生成するクロック逓倍器と、
   前記逓倍クロックを利用してメモリセルアレイから読み出されたデータが前記外部クロックに同期して出力されるようにデータクロックを生成して、前記外部クロックに同期した逓倍同期クロックを生成する遅延固定ループと、
   前記高速テストモード時に前記逓倍同期クロックを正常モード時のクロックバッファの遅延だけ遅延させて内部クロックを生成するクロックバッファと、
   前記内部クロックを利用して前記メモリセルアレイから前記データを読み出して出力する内部回路と、を含む
   ことを特徴とする半導体メモリ装置。
6. 前記クロック逓倍器は、排他論理ゲートである
   ことを特徴とする請求項５記載の半導体メモリ装置。
7. 前記遅延固定ループは、
   遅延制御信号によって前記逓倍クロックを遅延する可変遅延ラインと、
   前記可変遅延ラインの出力信号に対して前記可変遅延ラインの遅延を補償する遅延補償部と、
   前記遅延補償部の出力信号に対して前記クロック逓倍器の遅延を補償する逓倍補償部と、
   前記逓倍クロック及び逓倍補償部の出力信号間の位相差を検出する位相検出器と、
   前記位相検出器の出力信号を低域通過フィルタリングして前記遅延制御信号を生成する低域通過フィルタと、を含む
   ことを特徴とする請求項５記載の半導体メモリ装置。
8. 前記データクロックは、前記可変遅延ラインの出力信号をバッファリングして生成される
   ことを特徴とする請求項７記載の半導体メモリ装置。
9. 前記クロックバッファは、前記高速テストモード時に前記外部クロックと同じ周波数のテスト制御クロックを生成する
   ことを特徴とする請求項８記載の半導体メモリ装置。
10. 前記内部回路は、
    前記内部クロックを利用して前記メモリセルアレイから前記データを読み出して出力する周辺回路と、
    前記テスト制御クロック及び外部から入力されるテストコマンドに応答してテストモード信号を生成して前記周辺回路のテストモードを制御するテストモード回路と、を含む
    ことを特徴とする請求項９記載の半導体メモリ装置。
11. 高速テストモード時に外部クロックを利用して逓倍クロックを生成するクロック逓倍器と、
    前記逓倍クロックを利用してメモリセルアレイから読み出されたデータを外部に出力するためのデータクロックを生成する遅延固定ループと、
    前記高速テストモード時に前記外部クロックを逓倍した内部クロック及び前記外部クロックと同じ周波数のテスト制御クロックを生成するクロックバッファと、
    前記テスト制御クロックを利用して半導体メモリ装置のテストモードを制御し、前記内部クロックを利用して前記メモリセルアレイから前記データを読み出して出力する内部回路と、を具備する
    ことを特徴とする半導体メモリ装置。
12. 前記クロック逓倍器は、排他論理ゲートである
    ことを特徴とする請求項１１記載の半導体メモリ装置。
13. 前記遅延固定ループは、
    遅延制御信号によって前記逓倍クロックを遅延する可変遅延ラインと、
    前記可変遅延ラインの出力信号に対して前記可変遅延ラインの遅延を補償する遅延補償部と、
    前記遅延補償部の出力信号に対して前記排他的論理ゲートの遅延を補償する逓倍補償部と、
    前記逓倍クロック及び逓倍補償部の出力信号間の位相差を検出する位相検出器と、
    前記位相検出器の出力信号を低域通過フィルタリングして前記遅延制御信号を生成する低域通過フィルタと、を含む
    ことを特徴とする請求項１２記載の半導体メモリ装置。
14. 前記データクロックは、前記可変遅延ラインの出力信号をバッファリングして生成される
    ことを特徴とする請求項１３記載の半導体メモリ装置。

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