JP2003059298A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003059298A
JP2003059298A JP2001241963A JP2001241963A JP2003059298A JP 2003059298 A JP2003059298 A JP 2003059298A JP 2001241963 A JP2001241963 A JP 2001241963A JP 2001241963 A JP2001241963 A JP 2001241963A JP 2003059298 A JP2003059298 A JP 2003059298A
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signal
circuit
internal
semiconductor memory
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JP2001241963A
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Seiji Sawada
誠二 澤田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 低速のテスタを用いてＤＤＲモードでデータ
の入出力を行なうことのできる半導体記憶装置を実現す
る。 【解決手段】 内部クロック発生回路（３）は、テスト
モード時においては、外部クロック信号の２倍の速度で
内部クロック信号（ＣＬＫＰ，ＣＬＫＮ，ＣＬＫ）を生
成する。入出力回路（６）は、この２倍速の内部クロッ
ク信号に従ってＤＤＲモードでデータの入出力を行な
う。特に、出力ドライブ信号ＣＬＫＯは、内部クロック
信号の２倍の周波数を有しており、またデータストロー
ブ信号ＤＱＳを、外部からのデータストローブ信号の２
倍の信号を生成することにより、外部クロック信号に対
し２倍の速度でＤＤＲモードでデータの入出力を行なう
半導体記憶装置を実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、クロック信号に同期してデータの転送お
よび外部信号の取込を行なうクロック同期型半導体記憶
装置に関する。より特定的には、この発明は、クロック
信号の立上がりおよび立下がりの両エッジでデータを転
送するＤＤＲ（ダブル・データ・レート）モードで動作
する同期型半導体記憶装置のデータ入出力部の構成に関
し、さらに特定的には、このデータ入出力部を、外部ク
ロック信号よりも高速で動作させるための構成に関す
る。
【０００２】
【従来の技術】高速データ処理システムにおいては、高
速でメモリと処理装置の間でデータを転送することが要
求される。このような高速でデータを転送するメモリと
して、クロック信号に同期してデータを転送するクロッ
ク同期型半導体記憶装置が知られている。たとえばシス
テムクロックであるクロック信号に同期してデータを転
送するため、データの転送レートがクロック信号により
決定され、高速のデータ転送が可能となる。
【０００３】また、クロック同期型半導体記憶装置にお
いては、動作モードを指示する制御信号は、クロック信
号に対してそのセットアップ／ホールドのタイミング条
件を満たすことが要求されるだけであり、制御信号間の
スキューを考慮する必要がなく、これらの制御信号間の
スキューのマージンを考慮して内部タイミングを設定す
る必要がなく、内部動作開始タイミングを早くすること
ができ、高速アクセスを実現することができる。
【０００４】このようなクロック同期型半導体記憶装置
は、広く利用されるようになってきている。しかしなが
ら、より高速のデータ転送を実現するために、クロック
信号の立上がりエッジおよび立下がりエッジ両者に同期
してデータを転送するＤＤＲ（ダブル・データ・レー
ト）モードで動作する半導体記憶装置が実現されてい
る。
【０００５】図８１は、従来のＤＤＲモード半導体記憶
装置のデータ読出時の動作を示すタイミング図である。
図８１においては、コラムレイテンシＣＬが２であり、
バースト長ＢＬが４の場合のデータ読出動作が一例とし
て示される。ここで、コラムレイテンシは、データ読出
を指示するリードコマンドが与えられてから有効データ
が外部に出力されるまでに要するクロックサイクル数を
示し、バースト長は、1つのデータ書込/読み出し指示印
加時において１つのデータ端子当たり連続して入出力さ
れるデータの数を示す。
【０００６】データ読出を指示するリードコマンドは、
外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッジに同
期して与えられる。内部においては、この外部クロック
信号Ｅｘｔ．ＣＬＫの立上がりエッジに応答して内部ク
ロック信号ＣＬＫＰが生成され、またこの外部クロック
信号Ｅｘｔ．ＣＬＫの立下がりに同期して内部クロック
信号ＣＬＫＮが生成される。
【０００７】リードコマンドが与えられると、内部にお
いて、外部クロック信号に同期して、メモリセルの選択
および内部データの読出が実行される。このとき、１つ
のデータ出力端子当り２ビットのデータが並列に読出さ
れる。これらの並列に読出された２ビットのデータが、
クロック信号ＣＬＫＰおよびＣＬＫＮに従ってシリアル
データに変換されて順時転送される。
【０００８】次いで、出力回路が、これらの内部クロッ
ク信号ＣＬＫＰおよびＣＬＫＮに従って生成される出力
クロック信号ＣＬＫＯに従って動作し、内部読出データ
から外部読出データＤｏｕｔを生成する。コラムレイテ
ンシＣＬが２であり、バースト長ＢＬが４であるため、
リードコマンドが与えられてから２クロックサイクル経
過後に、外部読出データＤｏｕｔが生成され、１つのデ
ータ出力端子当り４ビットのデータが、出力クロック信
号ＣＬＫＯに従って連続して出力される。
【０００９】この図８１に示すように、ＤＤＲモードの
場合、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッ
ジおよび立下がりエッジに同期して、データが出力され
るため、外部クロック信号Ｅｘｔ．ＣＬＫの周波数の２
倍の周波数でデータを転送することができ、より高速で
データを転送することができる。
【００１０】なお、図８１において、内部クロック信号
ＣＬＫＰおよびＣＬＫＮの位相が、外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジよ
り進んでいるように示す。これは、内部クロックＣＬＫ
ＰおよびＣＬＫＮ生成時において、ＤＤＬ（ディレイ・
ロックト・ループ）を用いてこれらの外部クロック信号
Ｅｘｔ．ＣＬＫから内部クロック信号ＣＬＫＰおよびＣ
ＬＫＮを生成しているためである。
【００１１】出力クロック信号ＣＬＫＯは、データ読出
時、コラムレイテンシＣＬ経過後、これらの内部クロッ
ク信号ＣＬＫＰおよびＣＬＫＮに従って生成される。
【００１２】図８２は、内部クロック信号ＣＬＫＰおよ
びＣＬＫＮを生成する部分の構成を概略的に示す図であ
る。図８２において、内部クロック発生回路は、外部か
らの相補クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．Ｃ
ＬＫＢの交差部を検出するエッジ検出回路９５０および
９５６と、エッジ検出回路９５０の立上がりに応答して
ワンショットのパルス信号をそれぞれ生成するワンショ
ットパルス発生回路９５２および９５４と、エッジ検出
回路９５６の出力信号の立上がりに応答してワンショッ
トのパルス信号を発生するワンショットパルス発生回路
９５８を含む。
【００１３】エッジ検出回路９５０および９５６は、そ
れぞれ、たとえば差動増幅回路で構成され、互いに相補
なエッジ検出動作を行なう。すなわちエッジ検出回路９
５０は、外部クロック信号Ｅｘｔ．ＣＬＫが、補の外部
クロック信号Ｅｘｔ．ＣＬＫＢよりも高いときに、Ｈレ
ベルへ立上がる信号を出力し、一方、エッジ検出回路９
５６は、補の外部クロック信号Ｅｘｔ．ＣＬＫＢが外部
クロック信号Ｅｘｔ．ＣＬＫよりも高くなるとＨレベル
へ立上がる信号を出力する。
【００１４】ワンショットパルス発生回路９５２は、こ
のエッジ検出回路９５０の出力信号の立上がりに応答し
て所定の時間幅を有するワンショットパルスの信号を生
成して内部クロック信号ＣＬＫを生成する。一方、ワン
ショットパルス発生回路９５４は、このエッジ検出回路
９５０の出力信号の立上がりに応答して、所定の時間幅
を有する出力制御用のクロック信号ＣＬＫＰをワンショ
ットパルスの形で生成する。
【００１５】ワンショットパルス発生回路９５８は、エ
ッジ検出回路９５６の出力信号の立上がりに応答して、
所定の時間幅を有するワンショットパルスの信号を生成
して、出力制御用のクロック信号ＣＬＫＮを生成する。
【００１６】図８３は、図８２に示す内部クロック発生
部の動作を示すタイミング図である。この図８３におい
ては、説明を簡単にするために、ＤＬＬは設けられてお
らず、外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．
ＣＬＫＢに従って内部クロック信号ＣＬＫＰ、ＣＬＫＮ
およびＣＬＫＯが生成される構成が一例として示され
る。
【００１７】エッジ検出回路９５０は、外部クロック信
号Ｅｘｔ．ＣＬＫが、外部クロック信号Ｅｘｔ．ＣＬＫ
Ｂよりも高くなると、Ｈレベルの信号を出力する。応じ
て、ワンショットパルス発生回路９５４が、ワンショッ
トのパルス信号を生成し、内部クロック信号ＣＬＫＰが
生成される。したがって、この内部クロック信号ＣＬＫ
Ｐは、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりおよ
び補の外部クロック信号Ｅｘｔ．ＣＬＫＢの立下がりに
同期して生成される。
【００１８】一方、エッジ検出回路９５６は、外部クロ
ック信号Ｅｘｔ．ＣＬＫが立下がりかつ補の外部クロッ
ク信号Ｅｘｔ．ＣＬＫＢが立上がると、Ｈレベルの信号
を出力する。ワンショットパルス発生回路９５８が、こ
のエッジ検出回路９５６の出力信号の立上がりに応答し
てワンショットのパルス信号を生成し、内部クロック信
号ＣＬＫＮを生成する。
【００１９】したがって、内部クロック信号ＣＬＫＰお
よびＣＬＫＮは、それぞれ、外部クロック信号Ｅｘｔ．
ＣＬＫの立上がりおよび立下がりに同期して生成されて
おり、互いに外部クロック信号Ｅｘｔ．ＣＬＫの半サイ
クル位相がずれている。
【００２０】データ読出時においては、図示しない読出
制御回路の下に、これらの内部クロック信号ＣＬＫＰお
よびＣＬＫＮに従って、出力クロック信号ＣＬＫＯが生
成される。
【００２１】図８４は、データ読出部の構成を概略的に
示す図である。図８４においては、１ビットのデータを
読出す部分の構成を概略的に示す。図８４において、デ
ータ読出部は、内部読出データＲＤ０を受け、内部クロ
ック信号ＣＬＫＥＶに従って、受けたデータを転送する
レジスタ回路９６０と、内部読出データＲＤ１を受け、
内部クロック信号ＣＬＫＯＤに従って受けたデータを転
送するレジスタ回路９６２と、これらのレジスタ回路９
６０および９６２からの転送データを、出力クロック信
号ＣＬＫＯに従って外部へ転送する出力ドライブ回路９
６４と、アドレス信号ビットＡ０に従って、内部クロッ
ク信号ＣＬＫＰおよびＣＬＫＮをマルチプレクスして、
内部読出クロック信号ＣＬＫＥＶおよびＣＬＫＯＤを生
成するマルチプレクサ９６５を含む。
【００２２】この半導体記憶装置においては、外部クロ
ック信号Ｅｘｔ．ＣＬＫに従って生成される内部クロッ
ク信号ＣＬＫに従って、内部データの読出（メモリセル
選択および内部読出データの増幅および転送）が行なわ
れており、レジスタ回路９６０および９６２へは、並列
に、内部読出データＲＤ０およびＲＤ１が転送される。
マルチプレクサ９６５は、アドレス信号ビットＡ０に従
って、この内部クロック信号ＣＬＫＰおよびＣＬＫＮか
ら内部読出クロック信号ＣＬＫＥＶおよびＣＬＫＯＤを
生成する。たとえば、アドレス信号ビットＡ０が、
“０”のときには、内部クロック信号ＣＬＫＰおよびＣ
ＬＫＮに従って、内部読出クロック信号ＣＬＫＥＶおよ
びＣＬＫＯＤが、それぞれ、生成される。したがって、
この場合には、レジスタ回路９６０に格納された内部読
出データＲＤ０が、先に転送される。
【００２３】出力ドライブ回路９６４は、内部クロック
信号ＣＬＫＰおよびＣＬＫＮに同期して生成され、これ
らのレジスタ回路９６０および９６２から転送されたデ
ータを外部へ転送する。この出力クロック信号ＣＬＫＯ
は、したがって外部クロック信号Ｅｘｔ．ＣＬＫの立上
がりおよび立下がりに同期して生成されており、外部の
出力データＤｏｕｔは、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの立上がりエッジおよび立下がりエッジで転送され
る。
【００２４】この図８４に示すように、内部で、外部ク
ロック信号Ｅｘｔ．ＣＬＫの周期で内部回路を動作させ
てメモリセル選択およびメモリセルデータの転送を行な
い、データ読出部において、いわゆる「並列／直列変
換」を行なって、データを転送することにより、高速ク
ロック信号に対しても、内部回路を安定に動作させて、
外部クロック信号の２倍の周期で、データの外部転送を
行なうことができる。
【００２５】データ書込部においても、データ読出部と
同様の構成を有し、外部から、外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりエッジおよび立下がりエッジ両者
に同期して与えられるデータを取込んだ後、並列に、選
択メモリセルへ内部書込データを伝達する直列／並列変
換処理が行なわれる。したがって、このデータ書込時に
おいても、内部回路は、外部クロック信号の周期で動作
しており、この外部クロック信号の２倍の周期で与えら
れるデータを取込み、選択メモリセルへデータの書込を
行なうことができる。
【００２６】
【発明が解決しようとする課題】半導体記憶装置におい
ては、製品の信頼性を保証するため機能テストを行なう
必要がある。このテストを行なう場合、テスタが、クロ
ック信号を生成してテスト対象の同期型半導体記憶装置
に対して印加する必要がある。
【００２７】半導体記憶装置の動作速度が高くなり、そ
のクロック信号の周波数が高くなった場合、テスタが、
高速のクロック信号を生成することができない場合があ
る。特に、世代交代などにより、同期型半導体記憶装置
の動作速度が高くなっても、そのテスト内容に大きな変
化がない場合、前世代の同期型半導体記憶装置に対して
用いられたテスタを利用して、高速の同期型半導体記憶
装置のテストを行なうことが行なわれる（テスト費用の
低減のため）。
【００２８】このような場合、半導体記憶装置内部にお
いて、外部クロック信号の立上がりエッジおよび立下が
りエッジ両者に同期して内部クロック信号を生成し、外
部クロック信号の２倍の周期で内部回路を動作させるこ
とが行なわれるのが一般的である。
【００２９】半導体記憶装置とテスタとの間では、テス
タの生成する低速の外部クロック信号に同期して、デー
タの転送が行なわれる。したがって、外部クロック信号
の立上がりエッジに同期してデータを転送するＳＤＲ
（シングル・データ・レート）モードの半導体記憶装置
の場合、外部クロック信号の２倍の周波数の内部クロッ
ク信号を生成して、内部回路を動作させることにより、
この低速のテスタを用いて、内部回路の実動作のテスト
を行なうことができる。
【００３０】しかしながら、外部クロック信号の立上が
りエッジおよび立下がりエッジ両者に同期してデータの
転送を行なうＤＤＲモードの半導体記憶装置において
は、既にデータの入出力部は、外部クロック信号の２倍
の周波数で動作している。すなわち、外部クロック信号
の２倍の周波数の内部クロック信号を生成しても、たと
えば図８３に示す読出クロック信号ＣＬＫＯは、同様、
外部クロック信号の２倍の周波数のクロック信号であ
る。外部クロック信号を内部で周波数逓倍し、２倍のク
ロック周波数を有する内部クロック信号を生成しても、
内部クロックの２倍の周波数でＤＤＲモードでデータ入
出力部を動作させることはできない。
【００３１】たとえば、図８３に示す信号波形図におい
て、内部クロック信号ＣＬＫＰを、外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジ両
者に同期して生成した場合、内部クロック信号ＣＬＫＰ
およびＣＬＫＮは同一のクロック信号となるため、内部
回路を正確に動作させることができない。また、出力ク
ロック信号ＣＬＫＯが、内部クロック信号ＣＬＫＰと同
一周波数の信号となるだけであり、ＤＤＲモードで入出
力回路を動作させることはできない。
【００３２】また、ＳＤＲの半導体記憶装置において
も、外部クロック信号の立上がりエッジおよび立下がり
エッジ両者に同期して内部クロック信号を発生する場
合、外部クロック信号の２倍の周波数の内部クロック信
号を発生することができるだけであり、より高速の内部
クロック信号を生成することができない。
【００３３】また、機能テストなどのテストに加えて、
加速試験時において、データ入出力回路を高速で動作さ
せて、ストレス加速を正確に行うことができず、バーン
インなどのストレス加速試験に要する時間が長くなると
いう問題が、生じる。
【００３４】それゆえ、この発明の目的は、特定動作モ
ード時において、外部クロック信号の少なくとも４倍の
周波数で入出力部を動作させることのできる同期型半導
体記憶装置を提供することである。
【００３５】この発明の他の目的は、低速のテスタを用
いて正確にテストを行なうことのできるＤＤＲモード半
導体記憶装置を提供することである。
【００３６】この発明のさらに他の目的は、特定動作モ
ード時において、外部クロック信号の４倍の周波数で動
作するＤＤＲモード半導体記憶装置を提供することであ
る。
【００３７】
【課題を解決するための手段】この発明の第１の観点に
係る半導体記憶装置は、互いに位相の異なる複数のクロ
ック信号を受け、これら複数のクロック信号のそれぞれ
の周期よりも短い周期でワンショットのパルス信号を発
生するパルス発生回路と、このパルス発生回路の発生す
るパルス信号に同期してデータの入力または出力を行な
うデータインターフェイス回路を含む。
【００３８】好ましくは、複数のクロック信号は、互い
に１／４サイクル位相のずれた同一周波数の第１および
第２のクロック信号を含む。
【００３９】また、これに代えて、複数のクロック信号
の第１のクロック信号に応答してパルス発生回路から発
生されるパルス信号に同期して、外部から与えられる動
作モードを指示する制御信号を取込む制御信号入力回路
がさらに設けられる。
【００４０】また、これに代えて、好ましくは、複数の
クロック信号は、互いに１／４サイクル位相のずれた同
一周波数の第１および第２のクロック信号を含み、パル
ス発生回路は、これら第１および第２のクロック信号の
排他的論理和を取るゲート回路と、このゲート回路の出
力信号の立上がりおよび立下がりそれぞれに応答してパ
ルス信号を発生するパルス発生器を含む。
【００４１】この発明の第２の観点に係る半導体記憶装
置は、データのストローブタイミングを与えるデータス
トローブ信号を入力するストローブ端子を含む複数の信
号端子からの信号を受け、特定動作モード時、このスト
ローブ端子の信号を周波数逓倍した内部ストローブ信号
を生成する内部ストローブ信号生成回路と、この内部ス
トローブ信号に従って外部データの取込および内部書込
データの生成を行なうデータ入力回路を含む。
【００４２】好ましくは、データ入力回路は、少なくと
も２つのグループに分割される複数ビットのデータを入
力する。複数の信号端子は、データビットのグループそ
れぞれに対応して配置され、それぞれ対応のグループの
データビットのストローブタイミングを与えるデータス
トローブ信号を入力する複数のストローブ端子を含む。
内部ストローブ信号生成回路は、複数のストローブ端子
に与えられた信号に従って内部ストローブ信号を生成す
る。この特定動作モード時において、複数のストローブ
端子に互いに位相の異なる同一周波数の信号が印加され
る。
【００４３】好ましくは、内部ストローブ信号生成回路
は、複数の信号端子からの信号を論理合成して第１のパ
ルス信号を生成する第１のパルス信号生成回路と、この
第１のパルス信号に従って第２のパルス信号を生成する
第２のパルス信号生成回路途を含む。データ入力回路
は、第１のパルス信号生成回路からの第１のパルス信号
に応答して、外部から与えられたデータを順次取込みラ
ッチする複数の第１のラッチ回路と、第２のパルス信号
生成回路からの第２のパルス信号に応答して、複数のラ
ッチ回路のラッチデータを並列に受けてラッチし、それ
らのラッチデータを並列に内部へ転送する複数の転送／
ラッチ回路とを１ビットのデータ端子当たり含む。
【００４４】また、好ましくは、複数の信号端子に対し
ては、特定動作モード時、互いに１／４サイクル位相の
ずれた同一周波数のストローブ制御信号が与えられる。
第１のパルス信号生成回路は、これらの制御信号の排他
的論理和を取って第１のパルス信号を生成するゲート回
路を含み、第２のパルス信号生成回路は、第１のパルス
信号に応答してワンショットの第２のパルス信号を生成
するワンショットパルス発生器とを含む。
【００４５】また、好ましくは、内部ストローブ信号生
成回路は、特定動作モードを指定する特定モード指示信
号に応答して複数のストローブ端子に印加される制御信
号を合成し、この合成制御信号を複数のストローブ端子
それぞれに印加される信号に代えて対応の回路へ印加す
る。
【００４６】また、好ましくは、内部ストローブ信号生
成回路は、特定動作モード時においては、複数の信号端
子に印加される信号を論理合成して内部ストローブ信号
を生成する。特定の動作モードと異なる動作モード時に
おいては、この合成動作は停止される。
【００４７】また、好ましくは、複数の信号端子は、特
定動作モード時、半導体記憶装置を選択状態に設定する
チップ活性化信号を受ける選択／活性化端子を含む。内
部ストローブ信号生成回路は、特定動作モード時、この
ストローブ端子に印加される信号と選択／活性化端子に
印加される信号とに従って内部ストローブ信号を生成す
る。この構成において、さらに、特定動作モード時、選
択／活性化端子を介して印加される信号に代えて、常時
活性状態に設定した信号を内部チップ活性化信号として
生成して対応の内部回路に伝達する回路が設けられる。
【００４８】好ましくは、半導体記憶装置は、クロック
信号に同期して動作するクロック同期型半導体記憶装置
であり、複数の信号端子は、内部クロック信号の生成を
指示するクロックイネーブル信号を受けるクロックイネ
ーブル端子を含む。内部ストローブ信号生成回路は、好
ましくは、このストローブ端子と、クロックイネーブル
端子に印加される信号に従って内部ストローブ信号を生
成する。この構成において、特定動作モード時におい
て、このクロックイネーブル端子を介して与えられる信
号に代えて、常時活性状態の信号を内部クロックイネー
ブル信号として生成する回路と、この内部クロックイネ
ーブル信号の活性化時、外部クロック信号に従って内部
クロック信号を生成する内部クロック生成回路が設けら
れる。
【００４９】また、好ましくは、クロックイネーブル信
号に従って活性化され、外部からのクロック信号に従っ
て内部クロック信号を生成する内部クロック生成回路が
設けられる。この内部クロック生成回路は、特定動作モ
ード時においては、外部クロック信号を周波数逓倍した
内部クロック信号を生成する回路を含む。
【００５０】また、これに代えて、好ましくは、複数の
信号端子は、データ書込に対しマスクをかけるマスク指
示信号を入力するマスク端子を含む。この構成におい
て、内部ストローブ信号生成回路は、好ましくは、スト
ローブ端子に印加される信号とマスク端子に印加される
信号とに従って、内部ストローブ信号を生成する。この
特定動作モード時において、マスク端子を介して印加さ
れる信号に代えて、常時非活性状態とし、データの非マ
スクを指示する信号をデータ入力回路へ伝達する回路が
設けられる。
【００５１】また、これに代えて、好ましくは、複数の
信号端子は、外部からのクロック信号を受ける第１およ
び第２のクロック端子を含み、内部ストローブ信号生成
回路は、このストローブ端子と第１のクロック端子に印
加される信号に従って内部ストローブ信号を生成する。
好ましくは、第２のクロック信号に従って、相補クロッ
ク信号を生成して内部クロック信号を生成回路へ与えか
つ第１のクロック端子をこの内部クロック生成回路から
切り離す回路が設けられる。内部クロック生成回路は、
この相補クロック信号に従って、内部クロック信号を生
成する。
【００５２】また、これに代えて、好ましくは、複数の
信号端子は、データの書込とデータの読出が内部で重な
るとき、データ読出を遅延する出力制御信号を受ける端
子を含む。この構成において、内部クロック生成回路
は、出力制御信号を受ける端子とストローブ信号を受け
る端子に印加される信号とに従って内部ストローブ信号
を生成する。
【００５３】好ましくは、この構成において、出力制御
信号に応答して、内部出力制御信号を生成する回路を、
この特定動作モード時、出力制御端子から分離する回路
が設けられる。
【００５４】また、これに代えて、好ましくは、複数の
信号端子は、基準電圧を受ける基準電圧端子を含み、内
部ストローブ信号生成回路は、ストローブ端子と基準電
圧端子に印加される信号に従って内部ストローブ信号を
生成する。
【００５５】この構成において、好ましくは、特定動作
モード時において、基準電圧端子と内部基準電圧伝達線
とを切離しかつ内部の基準電圧生成回路の生成する基準
電圧を基準電圧伝達線に伝達する回路が設けられる。
【００５６】また、これに代えて、好ましくは、複数の
信号端子は、通常動作時において無接続状態とされる無
接続端子を含み、内部ストローブ信号生成回路は、この
無接続端子に印加される信号とストローブ端子に印加さ
れる信号とに従って内部ストローブ信号を生成する。
【００５７】この発明の第３の観点に係る半導体記憶装
置は、複数ビット幅の内部データ伝達バスと、特定動作
モード時、所定のパターンを有するデータパターンを生
成するデータパターン発生回路と、この特定動作モード
時、データパターン発生回路の出力データに対応するデ
ータを、並列に内部データ伝達バスに伝達する切換回路
を含む。
【００５８】好ましくは、特定動作モード時、外部クロ
ック信号よりも高速の内部クロック信号を生成する内部
クロック生成回路が設けられ、このデータパターン発生
回路は、内部クロック信号に同期して内部クロック信号
のサイクルごとに論理レベルが変化する２ビットチェッ
カパターンを生成し、切換回路は、データパターン発生
回路の出力データビットを並列に内部データ伝達バスに
伝達する。
【００５９】この構成において、好ましくは、並列に伝
達されるデータビットは、同一論理レベルのデータビッ
トである。
【００６０】また、これに代えて、切換回路は、データ
パターン発生回路の出力データビットを反転する反転回
路を含み、並列に伝達されるデータビットは、互いに論
理レベルが異なる。
【００６１】また、これに代えて、好ましくは、特定動
作モード時、外部クロック信号よりも高速の内部クロッ
ク信号を生成する内部クロック生成回路が設けられる。
データパターン発生回路は、この内部クロック信号に同
期してデータパターンを発生する４ビットチェッカパタ
ーン発生回路であり、このデータパターン発生回路の出
力データが並列に切換回路を介して内部データ伝達バス
に伝達される。この４ビットチェッカパターンは、内部
クロック信号の２クロックサイクルごとにデータビット
の論理レベルが反転し、応じて内部データ伝達バスに
は、４ビットのデータごとに論理レベルが反転するデー
タビットが伝達される。
【００６２】また、これに代えて、好ましくは、外部ク
ロック信号よりも高速の内部クロック信号を生成する内
部クロック発生回路が設けられる。データパターン発生
回路は、チェッカパターン発生回路であり、このチェッ
カパターン発生回路の出力データが並列に切換回路を介
して内部データ伝達バスに伝達される。並列に伝達され
るデータビットは、互いに論理レベルが異なる。
【００６３】この構成において、好ましくは、データパ
ターン発生回路は、互いに論理レベルの異なるデータを
並列に生成して、切換回路を介して内部データ伝達線に
並列に伝達する。
【００６４】また、これに代えて、データパターン発生
回路は、固定電圧レベルのデータを生成して、内部デー
タ伝達線バスへ並列に生成した固定電圧レベルの信号を
切換回路を介して伝達する。
【００６５】好ましくは、データパターン発生回路を初
期状態にリセットするためのリセット回路がさらに設け
られる。
【００６６】好ましくは、このリセット回路は、外部か
らのデータ書込を指示するライトコマンドに応答してデ
ータパターン発生回路をリセットする。
【００６７】また、これに代えて、リセット回路は、半
導体記憶装置においてメモリセルを選択する動作の開始
を指示するアクティブコマンドに応答してこのデータパ
ターン発生回路をリセットする。
【００６８】好ましくは、切換回路は、データパターン
発生回路の出力データの論理レベルを変換する論理変換
回路と、データパターン発生回路の出力データと論理変
換回路の出力データの一方をアドレス信号に従って選択
して、内部データ伝達バスにする選択回路を含む。
【００６９】好ましくは、この論理変換回路は、データ
パターン発生回路の出力データの論理レベルを反転する
反転回路である。
【００７０】また、これに代えて、データパターン発生
回路は、複数個設けられ、選択信号に従って、これらの
複数個のデータパターン発生回路の出力データを選択し
て切換回路を介して内部データ伝達バスに伝達する選択
回路が設けられる。
【００７１】この選択信号は、好ましくは、テストモー
ド指示信号に従って生成される。また、これに代えて、
好ましくは、選択信号は、ストローブ指示信号に同期し
て外部からデータ入力端子に与えられる信号に従って生
成される。
【００７２】また、これに代えて、好ましくは、選択信
号は、データ書込を指示するライトコマンドと同期して
外部データ入力端子に印加される信号に従って生成され
る。
【００７３】また、これに代えて、外部からの多ビット
データを入力する複数のデータ入力端子がさらに設けら
れる。データパターン発生回路は、これら複数のデータ
入力端子に対応して配置される。
【００７４】好ましくは、この構成において、データパ
ターン発生回路は、データ入力端子それぞれに対応して
配置される。
【００７５】また、これに代えて、データ入力端子は、
複数のグループに分割され、データパターン発生回路
は、これらデータ入力端子の各グループに対応して配置
される。
【００７６】また、これに代えて、データパターン発生
回路が各々が新のデータパターンとこの新のデータパタ
ーンを論理変換したデータを出力するデータパターン発
生器を複数個含み、切換回路は、これら複数のデータパ
ターン発生回路と内部データ伝達線との間に配置され、
データパターン発生回路と内部データ伝達バスとの接続
を、切換信号に従って切換えるスクランブル回路を含
む。
【００７７】この切換信号は、好ましくは、テストモー
ド指示信号に従って生成される。また、これに代えて、
切換信号は、データ書込を指示するライトコマンドと同
期して外部データ入力端子に印加される信号に従って生
成される。
【００７８】また、これに代えて、好ましくは、切換信
号は、ストローブ指示信号に同期して外部からデータ入
力端子に与えられる信号に従って生成される。
【００７９】また、好ましくは、これに代えて、切換回
路は、データパターン発生回路の出力データの論理を変
換する論理変換回路を含み、データパターン発生回路の
出力データと論理変換回路の出力データは、それぞれ、
別々のデータ入力端子に対して配置される内部データ伝
達バスに伝達される。
【００８０】好ましくは、論理変換回路は、データパタ
ーン発生回路の出力データの論理レベルを反転する反転
回路である。
【００８１】また、好ましくは、切換回路は、複数のデ
ータパターン発生回路の出力データをスクランブルして
各データ入力端子に対応して配置される内部データ伝達
バスの各信号線に伝達するスクランブル回路を含む。
【００８２】好ましくは、データパターン発生回路の初
期値を、外部信号に従って設定する初期設定回路がさら
に設けられる。
【００８３】好ましくは、この初期値は、データ書込を
指示するライトコマンドと同期して外部データ入力端子
に印加される信号に従って生成されてデータパターン発
生回路に設定される。
【００８４】また、これに代えて、好ましくは、初期値
は、ストローブ指示信号に同期して外部からデータ入力
端子に与えられる信号に応答して生成されてこのデータ
パターン発生回路に設定される。
【００８５】この発明の第３の観点に係る半導体記憶装
置は、データストローブタイミングを与えるストローブ
信号を受けるストローブ端子と、複数ビットの信号を伝
達する内部データ線と、特定動作モード時において、ス
トローブ端子に印加される信号の変化に応答して、デー
タ入力端子に与えられたデータを取込み、各変化に応答
して取込んだデータから複数ビットのデータを生成して
内部データ線に並列に伝達する内部データ生成回路を含
む。
【００８６】好ましくは、この内部データ生成回路は、
特定動作モード時において、ストローブ端子に印加され
る信号を周波数逓倍する逓倍回路と、この周波数逓倍回
路の出力信号の各変化に応答して、ワンショットの第１
のパルス信号を生成する第１のパルス発生回路と、この
第１のパルス信号に応答して第２のパルス信号を生成す
る第２のパルス発生回路と、第１のパルス信号に応答し
て、データ入力端子に印加されたデータをラッチする第
１のラッチ回路と、第２のパルス信号に応答して、第１
のラッチ回路のラッチデータをさらにラッチして出力す
る第２のラッチ回路と、この特定動作モード時、第２の
ラッチ回路の出力データに対応するデータを内部データ
バスに並列に出力する選択回路とを含む。
【００８７】好ましくは、内部データバスは、第２のラ
ッチ回路に対応して配置される第２のラッチ回路の出力
データを受ける第１の内部データ線と、この第１の内部
データ線と並列に配置される第２の内部データ線とを少
なくとも含む。選択回路は、第２のラッチ回路の出力デ
ータを論理反転して第２の内部データ線に伝達する反転
回路を含む。
【００８８】好ましくは、内部データ線は、第２のラッ
チ回路に対応して配置され、第２のラッチ回路の出力デ
ータを受ける第１の内部データ線と、この第１の内部デ
ータ線と並列に配置される第２の内部データ線とを少な
くとも含む。選択回路は、選択信号に従って、第２のラ
ッチ回路の出力データおよび第２のラッチ回路の出力デ
ータの論理反転データの一方を選択して第２の内部デー
タ線に伝達する回路を含む。
【００８９】好ましくは、この選択回路は、テストモー
ド指示信号と内部アドレス信号とに従って、選択信号を
生成する回路を含む。
【００９０】この構成において、ストローブ端子に応答
して印加される信号に応答して、外部からのアドレス信
号を取込み、内部アドレス信号を生成するアドレス生成
回路がさらに設けられる。
【００９１】また、これに代えて、データ書込を指示す
るライトコマンドに従って外部アドレス信号を取込み、
内部アドレス信号を生成するアドレス生成回路が設けら
れる。
【００９２】複数の外部信号を利用することにより、外
部クロック信号の２倍の周波数よりも高速の内部クロッ
ク信号を生成することができる。これにより、ＤＤＲモ
ードの半導体記憶装置を、低速のテスタを用いて高速で
ＤＤＲモードでデータ入出力動作を行なわせることがで
きる。これにより、低速のテスタを用いて高速動作する
ＤＤＲモードの半導体記憶装置を正確にテストすること
ができる。
【００９３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、行列状に配列される複数のメモリセルを有するメモ
リアレイと、このメモリアレイ１のメモリセル選択に関
連する動作を行なう周辺回路２と、クロックイネーブル
信号ＣＬＫＥの活性化時活性化され、相補外部クロック
信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢに従って内
部クロック信号ＣＬＫＰ、ＣＬＫＮおよびＣＬＫを生成
する内部クロック発生回路３と、この内部クロック発生
回路３からの内部クロック信号ＣＬＫに同期して、外部
信号ＥＸＳを取込み、内部制御信号を生成する制御回路
４と、この制御回路４の制御の下に、メモリアレイ１の
選択メモリセルに対するデータの内部書込／読出を行な
う書込／読出回路５と、内部クロック信号ＣＬＫＰ、Ｃ
ＬＫＮおよびＣＬＫＯに従って外部とデータの入出力を
行なう入出力回路６を含む。
【００９４】内部クロック発生回路３へは、またテスト
モード指示信号ＴＭが与えられ、このテストモード時に
おいては、外部クロック信号Ｅｘｔ．ＣＬＫの２倍の周
波数を有する内部クロック信号ＣＬＫＰ、ＣＬＫＮおよ
びＣＬＫを生成する。
【００９５】入出力回路６は、ＤＤＲモードでデータの
入出力を行なう。この入出力回路６へは、データストロ
ーブ信号ＤＱＳおよびデータマスク指示信号ＤＱＭが与
えられる。データ書込時においては、このデータストロ
ーブ信号ＤＱＳに従って、外部データの取込が行なわれ
る。データ読出時においては、このデータストローブ信
号ＤＱＳとして、出力クロック信号ＣＬＫＯが出力され
て、外部のたとえばプロセッサに対しデータストローブ
タイミングが与えられ、外部装置が、このデータストロ
ーブ信号ＤＱＳに従ってこの半導体記憶装置から転送さ
れたデータのサンプリングを行なう。
【００９６】この入出力回路６は、またデータマスク指
示信号ＤＱＭに従って、データ書込／読出時において、
複数ビット幅のデータに対し選択的にマスクをかける
(書込／読出を禁止する)。
【００９７】通常動作モード時においては、外部クロッ
ク信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢは、相補
なクロック信号であり、この外部クロック信号Ｅｘｔ．
ＣＬＫおよびＥｘｔ．ＣＬＫＢの交差部に応答して、内
部クロック信号ＣＬＫＰ、ＣＬＫおよびＣＬＫＮが生成
される。
【００９８】一方、テストモード時においては、外部ク
ロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢとし
て、互いに位相が１／４サイクルずれたクロック信号が
与えられる。内部クロック発生回路３は、このテストモ
ード時においては、例えば、互いに１／４サイクル位相
のずれたクロック信号の変化に同期して、ワンショット
のパルス信号を生成して内部クロック信号ＣＬＫＰ、Ｃ
ＬＫＮおよびＣＬＫを生成する。したがって、外部クロ
ック信号Ｅｘｔ．ＣＬＫの４倍のサイクルのクロック信
号を、出力クロック信号ＣＬＫＯとして、以下に説明す
るように生成することができる。
【００９９】図２は、この図１に示す内部クロック発生
回路３のテストモード時の動作を示すタイミング図であ
る。図２に示すように、テストモード時においては、外
部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢ
として、互いに位相の１／４サイクルずれた同一周波数
のクロック信号が与えられる。この外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジに
同期して、内部クロック信号ＣＬＫおよびＣＬＫＰが生
成され、また、外部クロック信号Ｅｘｔ．ＣＬＫＢの立
上がりエッジおよび立下がりエッジに同期して、内部ク
ロック信号ＣＬＫＮが生成される。これらの内部クロッ
ク信号ＣＬＫ、ＣＬＫＰおよびＣＬＫＮは、外部からの
クロック信号Ｅｘｔ．ＣＬＫの２倍の周波数を有する。
また、内部クロック信号ＣＬＫおよびＣＬＫＰと内部ク
ロック信号ＣＬＫＮとは位相が１／４サイクルずれてい
る。
【０１００】データ読出時において、出力クロック信号
ＣＬＫＯは、これらの内部クロック信号ＣＬＫＰおよび
ＣＬＫＮに従って生成される。したがって、この出力ク
ロック信号ＣＬＫＯは、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの４倍の周波数を有する。したがって、内部回路を、
外部からのクロック信号Ｅｘｔ．ＣＬＫの２倍の周波数
の内部クロック信号ＣＬＫに同期して動作させ、４倍の
周波数の出力クロック信号ＣＬＫＯを生成して、外部ク
ロック信号の４倍の速度でデータの出力を行なうことが
できる。したがって、外部クロック信号Ｅｘｔ．ＣＬＫ
の２倍の周波数で、ＤＤＲモードで動作させて、データ
の出力を行なうことができる。
【０１０１】図３は、図１に示す内部クロック発生回路
３の構成の一例を示す図である。図３においては、内部
クロック信号ＣＬＫおよびＣＬＫＰを発生する部分の構
成を示す。内部クロック信号ＣＬＫＮは、同一の構成を
用いて、外部クロック信号Ｅｘｔ．ＣＬＫＢに従って生
成される。
【０１０２】図３において、内部クロック発生回路３
は、外部クロック信号Ｅｘｔ．ＣＬＫを反転しかつ所定
時間遅延する反転／遅延回路３ａと、反転／遅延回路３
ａの出力信号と外部クロック信号Ｅｘｔ．ＣＬＫとを受
けるＡＮＤ回路３ｂと、外部クロック信号Ｅｘｔ．ＣＬ
Ｋを、所定時間遅延しかつ反転する反転／遅延回路３ｃ
と、反転／遅延回路３ｃの出力信号と外部クロック信号
Ｅｘｔ．ＣＬＫを受けかつテストモード指示信号ＴＭを
受ける複合ゲート３ｄと、ＡＮＤ回路３ｂの出力信号と
複合ゲート３ｄの出力信号を受けて内部クロック信号Ｃ
ＬＫまたはＣＬＫＰを生成するＯＲ回路３ｅを含む。
【０１０３】複合ゲート３ｄは、外部クロック信号Ｅｘ
ｔ．ＣＬＫと反転／遅延回路３ｃの出力信号を受けるＮ
ＯＲゲートＮＧと、ＮＯＲゲートＮＧの出力信号とテス
トモード指示信号ＴＭとを受けるＡＮＤゲートＡＧを等
価的に含む。このＡＮＤゲートＡＧから、複合ゲート３
ｄの出力信号が生成される。
【０１０４】この図３に示す内部クロック発生回路３に
おいて、反転／遅延回路３ａおよびＡＮＤ回路３ｂによ
り、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりに同期
して、この反転／遅延回路３ａが有する遅延時間の時間
幅を有するワンショットのパルス信号が生成される。一
方、反転／遅延回路３ｃおよび複合ゲート３ｄにより、
テストモード時に、外部クロック信号Ｅｘｔ．ＣＬＫの
立下がりに応答してワンショットのパルス信号を生成す
るパルス発生回路が構成される。この外部クロック信号
Ｅｘｔ．ＣＬＫの立上がりおよび立下がりに応答して発
生されるワンショットパルス信号のパルス幅は、反転／
遅延回路３ａおよび３ｃのそれぞれの遅延時間により決
定される。
【０１０５】ＯＲ回路３ｅは、ＡＮＤ回路３ｂおよび複
合ゲート３ｅの出力信号に従って内部クロック信号ＣＬ
ＫまたはＣＬＫＰを生成しており、テストモード時にお
いては、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエ
ッジおよび立下がりエッジに同期して、内部クロック信
号ＣＬＫおよびＣＬＫＰが生成される。
【０１０６】通常動作モード時においては、テストモー
ド指示信号ＴＭが、Ｌレベルであり、複合ゲート３ｄの
出力信号はＬレベルに固定される。したがって、この場
合には、反転／遅延回路３ａおよびＡＮＤ回路３ｂによ
り、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりエッジ
に同期して、内部クロック信号ＣＬＫまたはＣＬＫＰが
生成される。
【０１０７】ここで、内部クロック信号ＣＬＫおよびＣ
ＬＫＰは、それぞれ同一の構成を有する内部クロック発
生回路により、別々に生成される。しかしながら、これ
らの内部クロック信号ＣＬＫおよびＣＬＫＰは、同一の
回路を用いて生成されてもよい。また、反転／遅延回路
３ａおよび３ｃは、共用されてもよい。すなわち、反転
／遅延回路３ａの出力信号が、複合ゲート３ｄに与えら
れてもよい。
【０１０８】また、複合ゲート３ｄを用いる代わりに、
ＡＮＤ回路を用い、かつ反転／遅延回路３ｃの初段のイ
ンバータを、この外部クロック信号Ｅｘｔ．ＣＬＫとテ
ストモード指示信号ＴＭを受けるＮＡＮＤゲートで置換
えられてもよい。
【０１０９】図４は、出力クロック信号ＣＬＫＯを生成
する部分の構成を示す図である。この図４に示す出力ク
ロック信号生成部は、図１に示す制御回路４に含まれ
る。図４において、出力クロック信号生成部は、外部か
らのデータ読出を指示する読出指示信号φｒに従って、
出力活性化信号ＯＥＭおよび遅延出力活性化信号ＯＥＭ
Ｄを生成する読出制御回路４ａと、出力活性化信号ＯＥ
Ｍと内部クロック信号ＣＬＫＰを受けるＡＮＤ回路４ｂ
と、遅延出力活性化信号ＯＥＭＤと内部クロック信号Ｃ
ＬＫＮを受けるＡＮＤ回路４ｃと、ＡＮＤ回路４ｂおよ
び４ｃの出力信号を受けて出力クロック信号ＣＬＫＯを
生成するＯＲ回路４ｄを含む。
【０１１０】出力活性化信号ＯＥＭは、データ読出を指
示するリードコマンドが与えられたとき、すなわち、読
出指示信号φｒが活性化されると、コラムレイテンシＣ
Ｌ−０．５サイクル経過後に、Ｈレベルとなる。遅延出
力活性化信号ＯＥＭＤは、この出力活性化信号ＯＥＭよ
り、内部クロック信号ＣＬＫの半サイクル遅延された信
号であり、したがって、リードコマンドが与えられてか
らコラムレイテンシＣＬ経過後に活性状態となる。これ
らの出力活性化信号ＯＥＭおよびＯＥＭＤの活性化期間
は、バースト長により与えられる。
【０１１１】読出制御回路４ａは、内部クロック信号Ｃ
ＬＫに同期して動作する。リードコマンドφｒが与えら
れると、内部クロック信号ＣＬＫに従って、コラムレイ
テンシにより決定されたサイクルの経過後、これらの出
力活性化信号ＯＥＭおよびＯＥＭＤが活性化される。こ
れらの出力活性化信号ＯＥＭおよびＯＥＭＤの活性化
時、ＡＮＤ回路４ｂおよび４ｃが、バッファ回路として
動作し、内部クロック信号ＣＬＫＰおよびＣＬＫＮをバ
ッファ処理する。したがって、出力クロック信号ＣＬＫ
Ｏは、これらの出力活性化信号ＯＥＭおよびＯＥＭＤの
活性化時、内部クロック信号ＣＬＫＰおよびＣＬＫＮに
従って生成される。内部クロック信号ＣＬＫＰおよびＣ
ＬＫＮおよびＣＬＫは、外部からのクロック信号Ｅｘ
ｔ．ＣＬＫの２倍の周波数を有しており、したがって、
出力クロック信号ＣＬＫＯは、外部クロック信号Ｅｘ
ｔ．ＣＬＫの４倍の周波数を有している。
【０１１２】したがって、これらの図３および図４に示
す構成を利用することにより、外部のテスタが、外部ク
ロック信号Ｅｘｔ．ＣＬＫとして、たとえば外部クロッ
ク信号Ｅｘｔ．ＣＬＫとして、最大５００ＭＨｚのクロ
ック信号を発生することができる場合、この周波数５０
０ＭＨｚのクロック信号を位相１／４サイクルずらせて
外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫ
Ｂとして与えることにより、半導体記憶装置内部では、
この５００ＭＨｚのクロック信号に従って、１ＧＨｚの
内部クロック信号が生成され、データ出力クロック信号
として２ＧＨｚのクロック信号を生成することができ、
内部動作速度を１ＧＨｚとしてＤＤＲモードでデータを
出力することができる。
【０１１３】以上のように、この発明の実施の形態１に
従えば、外部から、位相が１／４サイクルずれた１つの
信号を、外部クロック信号として与えて、これらの外部
クロック信号に従って、両者の立上がりエッジおよび／
立下がりエッジに応答してワンショットのパルス信号を
生成して内部クロック信号を生成しており、低速の外部
クロック信号であっても、高速の内部クロック信号を生
成して、ＤＤＲモードで動作させることができる。
【０１１４】外部クロック信号Ｅｘｔ．ＣＬＫおよびＥ
ｘｔ．ＣＬＫＢを受ける端子に、位相の１／４サイクル
ずれた信号を与えており、このテストモード時に、専用
のピン端子を新たに用いて内部クロック信号を生成する
必要がなく、何らピン端子数を増加させることなく、所
望の周波数を有する内部クロック信号を生成することが
できる。
【０１１５】また、外部クロック信号として同相のクロ
ック信号が用いられているが、来れれらの外部クロック
信号は、逆相のクロック信号であってもよい。互いに１
／４サイクル位相がずれていればよい。
【０１１６】［実施の形態２］図５は、この発明の実施
の形態２に従う内部クロック発生回路３の構成を概略的
に示す図である。図５において、通常動作モード時にお
いては、クロック入力端子１０および１１へは、互いに
相補な外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．
ＣＬＫＢが与えられる。テストモード時においては、こ
れらのクロック入力端子１０および１１へは、位相が１
／４サイクルずれたクロック信号が与えられる。
【０１１７】内部クロック発生回路３は、テストモード
指示信号ＴＭとクロック入力端子１０に与えられる信号
Ｅｘｔ．ＣＬＫを受けるＡＮＤ回路３ｆと、テストモー
ド指示信号ＴＭとクロック入力端子１１に与えられるク
ロック信号Ｅｘｔ．ＣＬＫＢを受けるＡＮＤ回路３ｇ
と、ＡＮＤ回路３ｆおよび３ｇの出力信号を受けるＥＸ
ＯＲ回路３ｈと、ＥＸＯＲ回路３ｈの出力信号ＣＬＫＡ
を反転するインバータ３ｉと、ＥＸＯＲ回路３ｈの出力
信号ＣＬＫＡとクロック入力端子１０からの外部クロッ
ク信号Ｅｘｔ．ＣＬＫの一方をテストモード指示信号Ｔ
Ｍに従って選択するセレクタ（ＭＵＸ）３ｊと、インバ
ータ３ｉの出力信号とクロック入力端子１１からのクロ
ック信号Ｅｘｔ．ＣＬＫＢの一方をテストモード指示信
号ＴＭに従って選択するセレクタ（ＭＵＸ）３ｋと、セ
レクタ３ｊの出力信号の立上がりに応答してワンショッ
トのパルス信号を生成するワンショットパルス発生回路
３ｍと、セレクタ３ｉの出力信号の立上がりに応答して
ワンショットのパルス信号を発生するワンショットパル
ス発生回路３ｎを含む。
【０１１８】ワンショットパルス発生回路３ｍから内部
クロック信号ＣＬＫおよびＣＬＫＰが生成され、ワンシ
ョットパルス発生回路３ｎから、内部クロック信号ＣＬ
ＫＮが生成される。これらの内部クロック信号ＣＬＫお
よびＣＬＫＰそれぞれに対し、別々に、ワンショットパ
ルス発生回路が設けられてもよい。
【０１１９】通常動作モード時においては、テストモー
ド指示信号ＴＭは、非活性状態のＬレベルであり、ＡＮ
Ｄ回路３ｆおよび３ｇの出力信号はＬレベルに固定さ
れ、ＥＸＯＲ回路３ｈの出力信号もまた、Ｌレベルに固
定される。この状態においては、セレクタ３ｊおよび３
ｋが、それぞれクロック入力端子１０および１１に与え
られた外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．
ＣＬＫＢを選択して、それぞれ、ワンショットパルス発
生回路３ｍおよび３ｎに与える。したがって、通常動作
モード時においては、内部クロック信号ＣＬＫおよびＣ
ＬＫＰは、外部クロック信号Ｅｘｔ．ＣＬＫの立上がり
エッジに同期して生成され、一方、内部クロック信号Ｃ
ＬＫＮは、補の外部クロック信号Ｅｘｔ．ＣＬＫＢの立
上がりに応答して生成される。次いで、この図５に示す
内部クロック信号発生回路のテスト動作モード時の動作
を、図６に示すタイミング図を参照して説明する。
【０１２０】テストモード時においては、クロック入力
端子１０および１１に対し、位相が１／４サイクルずれ
た同一周波数のクロック信号Ｅｘｔ．ＣＬＫおよびＥｘ
ｔ．ＣＬＫＢが与えられる。セレクタ３ｊおよび３ｋ
は、それぞれ、テストモード指示信号ＴＭに従って、Ｅ
ＸＯＲ回路３ｈからのクロック信号ＣＬＫおよびインバ
ータ３ｉからのクロック信号ＣＬＫＡＢを選択する状態
に設定される。またテストモード指示信号ＴＭがＨレベ
ルであり、ＡＮＤ回路３ｆおよび３ｇがバッファ回路と
して動作する。
【０１２１】ＥＸＯＲ回路３ｈは、外部クロック信号Ｅ
ｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢの論理レベルが異
なるときＨレベルの信号を出力する。したがって、この
ＥＸＯＲ回路３ｈからのクロック信号ＣＬＫＡは、外部
のクロック信号Ｅｘｔ．ＣＬＫの２倍の周波数を有し、
外部クロック信号Ｅｘｔ．ＣＬＫの立上がりおよび立下
がりに同期して、この外部クロック信号Ｅｘｔ．ＣＬＫ
の１／４周期の期間Ｈレベルとなる。インバータ３ｉ
は、このクロック信号ＣＬＫＡを反転してクロック信号
ＣＬＫＡＢを生成している。
【０１２２】ワンショットパルス発生回路３ｍが、クロ
ック信号ＣＬＫＡの立上がりに応答してワンショットの
パルス信号を生成し、一方、ワンショットパルス発生回
路３ｎが、このクロック信号ＣＬＫＡＢの立上がりに応
答してワンショットのパルス信号を生成する。したがっ
て、内部クロック信号ＣＬＫおよびＣＬＫＰは、外部ク
ロック信号Ｅｘｔ．ＣＬＫの立上がりおよび立下がりに
同期して生成され、また内部クロック信号ＣＬＫＮが、
補の内部クロック信号Ｅｘｔ．ＣＬＫＢの立上がりおよ
び立下がりに応答して生成される。
【０１２３】これらの内部クロック信号ＣＬＫ、ＣＬＫ
ＰおよびＣＬＫＮは、外部クロック信号Ｅｘｔ．ＣＬＫ
の２倍の周波数を有し、また内部クロック信号ＣＬＫお
よびＣＬＫＰと内部クロック信号ＣＬＫＮは、その位相
が、外部クロック信号Ｅｘｔ．ＣＬＫの１／４周期ずれ
ている。したがって、この外部クロック信号Ｅｘｔ．Ｃ
ＬＫの１／４周期ごとに、内部クロック信号ＣＬＫＰお
よびＣＬＫＮが交互に生成される。内部クロック信号Ｃ
ＬＫＰおよびＣＬＫＮを合成することにより、クロック
信号Ｅｘｔ．ＣＬＫの４倍の周波数を有する出力クロッ
ク信号ＣＬＫＯを生成することができる。
【０１２４】この図５に示す内部クロック発生回路の構
成の場合、ワンショットパルス発生回路として、常にク
ロック信号の立上がりに応答してワンショットのパルス
発生を行なう回路を準備するだけでよく、立上がりエッ
ジおよび立下がりエッジ両者に同期してワンショットの
パルスを発生するための回路を別に設ける必要はない。
単に、テストモード時、外部のクロック信号Ｅｘｔ．Ｃ
ＬＫおよびＥｘｔ．ＣＬＫＢに従って、外部クロック信
号Ｅｘｔ．ＣＬＫの２倍の周波数を有するクロック信号
ＣＬＫＡおよびＣＬＫＡＢを生成しているだけである。
したがって、回路占有面積を低減して、低速の外部クロ
ック信号から高速の内部クロック信号を生成して、この
半導体記憶装置を、ＤＤＲモードで動作させることがで
きる。
【０１２５】また、このテストモード時にのみ、外部の
クロック信号に従って２倍速クロック信号ＣＬＫＡを生
成する回路部分を動作させており、通常動作モード時に
は、この２倍速クロック信号ＣＬＫＡを生成する回路部
分の動作は停止させており、通常動作モード時の消費電
流を低減することができる。
【０１２６】［実施の形態３］図７は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図７においては、データ入力部の構成を
概略的に示す。内部クロック信号としては、このテスト
モード時においては、外部からのクロック信号の２倍の
周波数を有するクロック信号が生成されている。この半
導体記憶装置は、１例として、１６ビットのデータＤＱ
０−ＤＱ１５を入出力する。
【０１２７】通常、このような１６ビットのデータを入
出力する半導体記憶装置においては、上位バイトデータ
に対して外部から、データストローブ信号Ｅｘｔ．ＤＱ
ＳＵが端子１３に与えられ、また下位バイトデータに対
して、外部から、データストローブ信号Ｅｘｔ．ＤＱＳ
Ｌが端子１２に与えられる。これらの外部からのデータ
ストローブ信号Ｅｘｔ．ＤＱＳＬおよびＥｘｔ．ＤＱＳ
Ｕに従ってデータをストローブし、内部書込データを生
成する。これにより、クロック信号と書込データのスキ
ューを考慮することなく、正確に、ストローブ信号に従
って与えられたデータを取込み内部書込データを生成す
ることができる。
【０１２８】本実施の形態においては、これらのデータ
ストローブ信号入力端子１２および１３を用いてテスト
時のストローブ信号を生成する。
【０１２９】この半導体記憶装置は、テストモード指示
信号ＴＭの活性化時活性化され、端子１２および１３に
与えられるデータストローブ信号Ｅｘｔ．ＤＱＳＬおよ
びＥｘｔ．ＤＱＳＵから、２倍速のデータストローブ信
号ＤＤＱＳを生成するテストクロック生成回路１４と、
テストモード指示信号ＴＭに従って２倍速のデータスト
ローブ信号ＤＤＱＳと端子１２を介して与えられる外部
からのデータストローブ信号Ｅｘｔ．ＤＱＳＬの一方を
選択するセレクタ１５と、テストモード指示信号ＴＭに
従って、２倍速データストローブ信号ＤＤＱＳと端子１
３を介して与えている外部からのデータストローブ信号
Ｅｘｔ．ＤＱＳＵの一方を選択するセレクタ１６と、セ
レクタ１５の出力信号に従ってデータストローブ信号Ｄ
ＱＳＬを生成するストローブ信号生成回路１７と、セレ
クタ１６を介して与えられるストローブ信号に従って、
上位データストローブ信号ＤＱＳＵを生成するストロー
ブ信号生成回路１８を含む。
【０１３０】セレクタ１５および１６は、テストモード
指示信号ＴＭの活性化時には、テストクロック生成回路
１４からの２倍速データストローブ信号ＤＤＱＳを選択
する。
【０１３１】上位バイトデータＤＱ８−ＤＱ１５（ＤＱ
８−１５）に対して設けられる上位入力回路２０は、ス
トローブ信号生成回路１８からの上位データストローブ
信号ＤＱＳＵに従って外部からのデータビットを取込み
内部書込データＤｉ８−１５を生成する。下位バイトデ
ータＤＱ０−ＤＱ７（ＤＱ０−７）に対して設けられる
下位入力回路１９は、ストローブ信号生成回路１７から
の下位データストローブ信号ＤＱＳＬに従って、データ
ビットＤＱ０−ＤＱ７を取込みラッチして、内部書込デ
ータＤｉ０−７を生成する。
【０１３２】これらのストローブ信号生成回路１７およ
び１８は、さらに内部書込データの転送タイミングを決
定する転送／ラッチ指示信号ＤＱＳＬＴおよびＤＱＳＵ
Ｔをそれぞれ生成する。
【０１３３】図８は、図７に示すストローブ信号生成回
路１７および１８の構成を概略的に示す図である。これ
らのストローブ信号生成回路１７および１８は同一構成
を有するため、図８においては１つのストローブ信号生
成回路の構成を代表的に示す。図８において、ストロー
ブ信号生成回路１７および１８の各々は、セレクタ１５
または１６から与えられる信号ＳＩＧをバッファ処理し
て内部ストローブ信号ＤＱＳを生成するバッファ回路２
１と、バッファ回路２１からの内部ストローブ信号ＤＱ
Ｓの立下がりに応答してワンショットのパルス信号を生
成して、転送／ラッチ指示信号ＤＱＳＴを生成するワン
ショットパルス発生回路２２を含む。
【０１３４】下位入力回路１９および上位入力回路２０
において、データビットＤＱ０−ＤＱ１５それぞれに対
し、対応のデータ入力端子を介してシリアルに与えられ
るデータを、パラレルデータに変換する。このシリアル
データの取込は、データストローブ信号ＤＱＳにより、
このタイミングが決定され、また取込んだ２ビットのデ
ータを転送するタイミングは、転送／ラッチ指示信号Ｄ
ＱＳＴにより与えられる。
【０１３５】したがって、図９に示すように、バッファ
回路２１は、セレクタ１５または１６からの信号ＳＩＧ
に従って内部データストローブ信号ＤＱＳを生成し、ワ
ンショットパルス発生回路２２は、この内部データスト
ローブ信号ＤＱＳの立下がりに応答して転送／ラッチ指
示信号ＤＱＳＴを生成する。しかしながら、図９におい
て破線で示すように、内部ストローブ信号ＤＱＳが対応
のセレクタの出力信号ＳＩＧに応答してワンショットパ
ルスの形で生成され、転送／ラッチ指示信号ＤＱＳＴ
が、また、対応のセレクタの出力信号ＳＩＧの立下りに
応答してワンショットのパルスの形で生成されてもよ
い。
【０１３６】図１０は、図７に示す下位入力回路１９お
よび上位入力回路２０の１ビットの入力回路の構成を概
略的に示す図である。図１０において、入力回路は、デ
ータストローブ信号ＤＱＳの立上がりに応答して外部デ
ータビットＥｘｔ．Ｄｉｎを取込みラッチするラッチ回
路２３と、データストローブ信号ＤＱＳの立下がりに応
答して、この外部書込データビットＥｘｔ．Ｄｉｎを取
込みラッチするラッチ回路２４と、転送／ラッチ指示信
号ＤＱＳＴに従って、ラッチ回路２３および２４から与
えられたデータビットＤＩＬＦ０およびＤＩＬＦ１をラ
ッチしかつ転送するラッチ回路２５および２６を含む。
【０１３７】ラッチ回路２５および２６の出力データビ
ットＤＩＬ０およびＤＩＬ１は、それぞれ異なる内部デ
ータバス線上を並列に伝達される。
【０１３８】通常、外部書込データビットＥｘｔ．Ｄｉ
ｎは、内部書込データ線（ＤＩＬ０およびＤＥＬ１伝達
されるバス線が、内部書込データバス線とする）のいず
れに転送されるかは、アドレス信号により決定される。
しかしながら、この外部書込データビットＥｘｔ．Ｄｉ
ｎと内部書込データビットＤＩＬ０およびＤＥＬ１の対
応をアドレス信号ビットに従って決定する部分の構成
は、図面を簡略化するために示していない。このアドレ
ス信号に従って、決定する構成は、たとえばデータスト
ローブ信号ＤＱＳを、アドレス信号ビットにより修飾し
て、このアドレス信号の偶数／奇数に応じて、ラッチ回
路２３および２４のラッチ順序を更新する。これは、た
とえばデータストローブ信号ＤＱＳとアドレス信号ビッ
トのＥＸＯＲをとることにより、この順序を更新するこ
とができる。また、これに代えて、ラッチ回路２５およ
び２６と内部書込データバス線との間に、アドレス信号
に従ってその接続経路を切換えるマルチプレクサが設け
られてもよい。いずれの構成においても、外部書込デー
タＥｘｔ．Ｄｉｎが転送されるデータバス線とこの外部
データビットＥｘｔ．Ｄｉｎとの対応関係はアドレス信
号により決定される。
【０１３９】図１１は、図１０に示す入力回路の動作を
示すタイミング図である。以下、図１１を参照して、図
１０に示す入力回路の動作について簡単に説明する。
【０１４０】外部データストローブ信号Ｅｘｔ．ＤＱＳ
の立上がりエッジおよび立下がりエッジに同期して外部
書込データＥｘｔ．Ｄｉｎが与えられる。内部におい
て、通常動作モード時、この外部データストローブ信号
Ｅｘｔ．ＤＱＳに従って、内部データストローブ信号Ｄ
ＱＳが生成される。内部データストローブ信号ＤＱＳの
立上がりに従ってラッチ回路２３が外部書込データＥｘ
ｔ．Ｄｉｎを取込み、この外部データストローブ信号Ｄ
ＱＳの立下がりに応答してラッチ状態となる。一方、ラ
ッチ回路２４が、この外部データストローブ信号ＤＱＳ
の立下がりに応答してスルー状態となり、外部書込デー
タＥｘｔ．Ｄｉｎ（１）を取込み、外部データストロー
ブ信号Ｅｘｔ．ＤＱＳの立上がりに応答してラッチ状態
となる。
【０１４１】内部データストローブ信号ＤＱＳの立下が
りに応答して、転送／ラッチ指示信号ＤＱＳＴが生成さ
れる。ラッチ回路２５および２６は、この転送／ラッチ
指示信号ＤＱＳＴがＨレベルとなると、対応のラッチ回
路２３および２４から与えられた内部ラッチデータＤＩ
ＬＦ０およびＤＥＬＦ１を取込み、ラッチ状態となる。
したがって、これらのラッチ回路２５および２６から
は、転送／ラッチ指示信号ＤＱＳＴに従って、並列に、
データＤＩＬ０およびＤＩＬ１が出力される。
【０１４２】次いで、再び、内部データストローブ信号
ＤＱＳがＨレベルに立上がると、ラッチ回路２３がスル
ー状態となり、外部書込データＥｘｔ．Ｄｉｎを取込み
ラッチ状態となり、また再びラッチ回路２４が、外部書
込データＥｘｔ．Ｄｉｎを、内部データストローブ信号
ＤＱＳの立下がりに応答して取込みラッチする。この内
部データストローブ信号ＤＱＳの立下がりに応答して、
ワンショットのパルス信号の形態で、転送／ラッチ指示
信号ＤＱＳＴが生成され、再びラッチ回路２５および２
６が、取込んだデータを並列に出力する。
【０１４３】したがって、外部書込データＥｘｔ．Ｄｉ
ｎは、外部データストローブ信号Ｅｘｔ．ＤＱＳの立上
がりエッジおよび立下がりエッジに同期してシリアルに
転送され、内部のラッチ回路２３−２６により、並列デ
ータに変換されて２ビット単位で、選択メモリセルへ伝
達される。外部からのデータストローブ信号Ｅｘｔ，Ｄ
ＱＳは外部クロックと同一周波数の信号である。したが
って、この外部データストローブ信号から２倍速データ
ストローブ信号ＤＤＱＳを生成することにより、外部ク
ロック信号の４倍の速度でデータの入力を行うことがで
きる。
【０１４４】なお、このデータストローブ信号ＤＱＳは
データストローブに関連する部分の動作タイミングを規
定しており、内部回路の動作速度を決定する内部クロッ
ク信号は、外部クロック信号に従ってこの外部クロック
信号の２倍の速度を有しており、内部回路は、外部クロ
ック信号の２倍の速度で動作している。
【０１４５】図１２は、図７に示すテストクロック生成
回路１４の構成の一例を示す図である。図１２におい
て、テストクロック生成回路１４は、データストローブ
入力端子１２および１３に与えられるストローブ信号Ｅ
ｘｔ．ＤＱＳＬおよびＥｘｔ．ＤＱＳＵを受けて２倍速
データストローブ信号ＤＤＱＳを生成するＥＸＯＲ回路
１４ａを含む。テストモード時においては、これらの端
子１２および１３に対し、互いに１／４サイクル位相の
ずれた同相かつ同一周波数の信号Ｅｘｔ．ＤＱＳＵおよ
びＥｘｔ．ＤＱＳＬが与えられる。したがって、２倍速
データストローブ信号ＤＤＱＳは、外部からの信号Ｅｘ
ｔ．ＤＱＳＬおよびＥｘｔ．ＤＱＳＵの２倍の周波数を
有する。
【０１４６】図１３は、図７に示す回路のテスト動作モ
ード時の動作を示すタイミング図である。以下、図１３
を参照して、図７、図８、図１０および図１２に示す回
路の動作について説明する。
【０１４７】テスト動作モード時において、データ書込
時においては、外部データストローブ信号Ｅｘｔ．ＤＱ
ＳＵおよびＥｘｔ．ＤＱＳＬが、それぞれ位相が１／４
サイクルずれて端子１２および１３に与えられる。これ
らのストローブ信号Ｅｘｔ．ＤＱＳＵおよびＥｘｔ．Ｄ
ＱＳＬは、外部クロック信号Ｅｘｔ．ＣＬＫと同一周波
数の信号であり、また外部データストローブ信号Ｅｘ
ｔ．ＤＱＳＵは、外部クロック信号Ｅｘｔ．ＣＬＫと同
位相で与えられる。
【０１４８】したがって、ＥＸＯＲ回路１４ａからの２
倍速データストローブ信号ＤＤＱＳは、この外部データ
ストローブ信号Ｅｘｔ．ＤＱＳＵの立上がりエッジおよ
び立下がりエッジに同期して、外部クロック信号Ｅｘ
ｔ．ＣＬＫの１／４周期期間Ｈレベルとなる。この外部
データストローブ信号Ｅｘｔ．ＤＱＳＵおよびＥｘｔ．
ＤＱＳＬの立上がりエッジおよび立下がりエッジに同期
して、外部からの書込データＥｘｔ．Ｄｉｎが与えられ
る。
【０１４９】この半導体記憶装置内においては、テスト
動作モード時、２倍速データストローブ信号ＤＤＱＳに
従って内部データストローブ信号ＤＱＳおよび転送／ラ
ッチ指示信号ＤＱＳＴが生成される。したがって、この
外部クロック信号Ｅｘｔ．ＣＬＫの４倍の速度でデータ
信号Ｅｘｔ．Ｄｉｎが与えられた場合、内部データスト
ローブ信号ＤＱＳに従って、図１０に示すラッチ回路２
３および２４が交互に、この与えられたデータを取込み
ラッチする。続いて、転送／ラッチ指示信号ＤＱＳＴ
が、この内部データストローブ信号ＤＱＳの立下がりに
応答してワンショットパルスの形態で生成され、これら
のラッチ回路２３および２４に、ラッチされたデータ
を、内部書込データ線に伝達する。
【０１５０】したがって、テストモード時においては、
ストローブ端子１２および１３に与えられる信号Ｅｘ
ｔ．ＤＱＳＬおよびＥｘｔ．ＤＱＳＵの位相を１／４サ
イクルずらせることにより、２倍速のデータストローブ
信号ＤＤＱＳを生成することができる。これらの外部デ
ータストローブ信号Ｅｘｔ．ＤＱＳＵおよびＥｘｔ．Ｄ
ＱＳＬに従って、外部のテスタからデータが与えられて
も、この内部データストローブ信号ＤＱＳを、外部クロ
ック信号の２倍の速度で変化させることができ、応じ
て、これらの４倍速で与えられるデータを正確に内部で
取込み、選択メモリセルに転送することができる。
【０１５１】今、このテスタが、高速データ転送をする
ことができない場合、外部書込データＥｘｔ．Ｄｉｎ
を、外部クロック信号の４倍速で生成することができな
くなることが考えられる。しかしながら、この場合、各
ビット毎にデータの論理が異なるチェッカパターン以外
テストデータパターンの場合、外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上りおよび立下りに同期してデータを転
送し、半導体記憶装置において、同一データをストロー
ブしてもテストを行うことはできる。
【０１５２】また、これに代えて、テスタにおいて、デ
ータ出力回路を２つ並列に設け、これらの２つのデータ
出力回路を、データストローブ信号Ｅｘｔ．ＤＱＳＵお
よびＥｘｔ．ＤＱＳＬの立上がりエッジおよび立下がり
エッジに同期して動作させることにより、この４倍速で
のデータ転送は可能である。また、さらに、後に説明す
るように、書込データをこの半導体記憶装置内で生成す
ることにより、容易に、この外部クロック信号の４倍速
のデータ系列を生成することができる。
【０１５３】データ読出時においては、この半導体記憶
装置から、データストローブ信号Ｅｘｔ．ＤＱＳＬおよ
びＥｘｔ．ＤＱＳＵとして、出力クロック信号ＣＬＫＯ
が転送されてテスタへ与えられる。したがって、テスタ
は、この出力クロック信号ＣＬＫＯに同期して与えられ
たデータを取込むため、容易に半導体記憶装置から転送
されたデータをサンプリングすることができ、テスタに
おいては、この高速のデータ読出のための特別の構成を
設ける必要はない。
【０１５４】［変更例］図１４は、この発明の実施の形
態３のテストクロック生成回路１４の構成の変更例を示
す図である。図１４において、テストクロック生成回路
１４は、端子１２に与えられる信号Ｅｘｔ．ＤＱＳＬと
テストモード指示信号ＴＭを受けるＡＮＤ回路１４ｂ
と、端子１３に与えられる信号Ｅｘｔ．ＤＱＳＵとテス
トモード指示信号ＴＭを受けるＡＮＤ回路１４ｃと、Ａ
ＮＤ回路１４ｂおよび１４ｃの出力信号を受けて２倍速
データストローブ信号ＤＤＱＳを生成するＥＸＯＲ回路
１４ａを含む。
【０１５５】この図１４に示すテストクロック生成回路
１４の構成において、テストモード指示信号ＴＭがＬレ
ベルのときには、ＡＮＤ回路１４ｂおよび１４ｃの出力
信号はＬレベルであり、２倍速データストローブ信号Ｄ
ＤＱＳは、Ｌレベルを維持する。通常動作モード時、こ
のテストクロック生成回路１４の動作は停止されるた
め、通常動作モード時の、消費電力を低減することがで
きる。
【０１５６】テストモード時においては、テストモード
指示信号ＴＭがＨレベルであり、ＡＮＤ回路１４ｂおよ
び１４ｃがバッファ回路として動作し、それぞれ外部デ
ータストローブ信号Ｅｘｔ，ＤＱＳＵおよびＥｘｔ．Ｄ
ＱＳＬに従って信号を生成し、ＥＸＯＲ回路１４ａから
は、２倍速のデータストローブ信号ＤＤＱＳが生成され
る。
【０１５７】以上のように、この発明の実施の形態３に
従えば、外部からのストローブ信号を受ける端子が２つ
配置されている構成において、これらの端子に互いに位
相が１／４サイクルずれた同一周波数の信号を印加し、
これらの信号を利用することにより、容易に外部クロッ
ク信号の２倍速のデータストローブ信号を生成すること
ができ、余分の端子を配設することなく、外部クロック
信号の４倍の速度のデータ入力を行なうことができ、低
速テスタを用いて、ＤＤＲモードの半導体記憶装置を高
速で、データ入力を行なわせることができる。
【０１５８】［実施の形態４］図１５は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。通常、×４ビットまたは×８ビットの
語構成を有する半導体記憶装置においては、外部からの
ストローブ信号を受ける端子としては、１つのストロー
ブ端子３０が設けられ、この端子３０に対しデータビッ
トに共通に１つの外部データストローブ信号Ｅｘｔ．Ｄ
ＱＳが与えられる。このデータストローブ信号Ｅｘｔ．
ＤＱＳに従って、ストローブ信号生成回路３４が、内部
データストローブ信号ＤＱＳおよび転送／ラッチ指示信
号ＤＱＳＴを生成し、×４ビットまたは×８ビット幅の
データ入力回路へ与える。
【０１５９】この半導体記憶装置において通常動作モー
ド時ノーコネクション（ＮＣ）状態（開放状態）に設定
される端子３１を利用する。端子３０に与えられる通常
動作モード時の外部データストローブ信号Ｅｘｔ．ＤＱ
Ｓを、テスト動作モード時外部データストローブ信号Ｅ
ｘｔ．ＤＱＳＵとして使用し、端子３１にテストモード
時に印加される信号を、外部データストローブ信号Ｅｘ
ｔ．ＤＱＳＬとして利用する。これらの端子３０および
３１を、ＥＸＯＲ回路３２に結合する。ＥＸＯＲ回路３
２の出力信号と、端子３０に与えられる外部データスト
ローブ信号Ｅｘｔ．ＤＱＳの一方が、セレクタ３３によ
り選択されてストローブ信号生成回路３４へ与えられ
る。
【０１６０】ストローブ信号生成回路３４の構成は、図
８に示す構成と同じであり、×４ビットまたは×８ビッ
ト幅のデータ入力回路へ共通に、生成した内部データス
トローブ信号ＤＱＳおよび転送／ラッチ指示信号ＤＱＳ
Ｔを転送する。
【０１６１】したがって、この図１５に示す構成の場
合、外部データストローブ信号Ｅｘｔ．ＤＱＳとして、
１つの外部データストローブ信号しか通常動作モード時
使用されない場合、無接続状態（開放状態）に通常動作
モード時設定される端子３１をテストモード時使用し、
これらの端子３０および３１に、互いに１／４サイクル
位相のずれた同一周波数の信号を与える。したがって、
ＥＸＯＲ回路３２からは、先の実施の形態３と同様、２
倍速データストローブ信号ＤＤＱＳが生成され、セレク
タ３３を介して、ストローブ信号生成回路３４へ与える
ことができる。
【０１６２】したがって、実施の形態３と同様、外部デ
ータストローブ信号Ｅｘｔ．ＤＱＳの２倍の速度のデー
タストローブ信号ＤＤＱＳを生成することができ、４倍
速のデータ入力を行なうことができる。
【０１６３】また、セレクタ３３は、テストモード指示
信号ＴＭに従って、テストモード時、このＥＸＯＲ回路
３２からの２倍速データストローブ信号ＤＤＱＳを選択
する。通常動作モード時においては、セレクタ３３は、
端子３０に与えられる外部データストローブ信号Ｅｘ
ｔ．ＤＱＳを選択する。
【０１６４】［変更例］図１６は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。図１６に
おいては、ＥＸＯＲ回路３２の前段に、端子３０へ与え
られる信号とテストモード指示信号ＴＭを受けるＡＮＤ
回路３５と、端子３１に与えられる信号とテストモード
指示信号ＴＭとを受けるＡＮＤ回路３６とが設けられ
る。ＡＮＤ回路３５および３６の出力信号がＥＸＯＲ回
路３２へ与えられる。他の構成は、図１５に示す構成と
同じであり、対応する部分には同一参照番号を付し、そ
の詳細説明は省略する。
【０１６５】この図１６に示す構成において、端子３１
は、通常動作モード時においては、開放状態に保持され
る（無接続状態にある）。この通常動作モード時テスト
モード指示信号ＴＭにより、ＡＮＤ回路３５および３６
の出力信号をＬレベルに固定することにより、端子３１
は、通常動作モード時フローティング状態となっても、
ＡＮＤ回路３６の出力信号を確実にＬレベルに固定する
ことができる。この図１６に示す構成においても、通常
動作モード時の消費電力を低減することができる。
【０１６６】以上のように、この発明の実施の形態４に
従えば、データストローブ信号入力端子が１つしかない
場合において、通常動作時において開放状態とされ、未
使用とされる端子を利用して、このデータストローブ端
子に印加される信号と１／４サイクル位相のずれた信号
を印加することにより専用の端子を使用することなく２
倍速のデータストローブ信号を生成することができ、外
部クロック信号の４倍速でデータの入力を行うことがで
きる。
【０１６７】［実施の形態５］図１７は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１７に示す構成においても、ストロ
ーブ信号生成回路３４が、先の実施の形態３と同様、デ
ータ入力回路に対し共通に設けられ、通常動作モード時
およびテスト動作モード時、外部からのデータストロー
ブ信号Ｅｘｔ．ＤＱＳが、端子３０に与えられる。
【０１６８】テストクロック信号を生成するために、端
子３０および４０に与えられる信号を受けるＥＸＯＲ回
路３２と、テストモード指示信号ＴＭに従って端子３０
上の信号Ｅｘｔ．ＤＱＳ（Ｕ）とＥＸＯＲ回路３２の出
力信号ＤＤＱＳの出力信号の一方を選択してストローブ
信号生成回路３４へ与えるセレクタ３３が設けられる。
【０１６９】端子４０には、通常動作モード時、この半
導体記憶装置を選択状態とするための外部チップセレク
ト信号Ｅｘｔ．ＣＳＢが与えられる。この外部チップセ
レクト信号Ｅｘｔ．ＣＳＢは、選択状態のときにはＬレ
ベルの信号である。チップセレクト信号Ｅｘｔ．ＣＳＢ
がＨレベルのときには、この半導体記憶装置は、非選択
状態であり、外部から与えられる動作モードを指示する
コマンドは、ＮＯＰ（ノーオペレーション）コマンドと
して取扱われ、新たな動作は行なわれない。
【０１７０】このチップセレクト端子４０を、テストモ
ード時、２倍速データストローブ信号を生成するための
端子として利用するために、内部チップセレクト信号Ｉ
ｎｔ．ＣＳＢを生成するＣＳバッファ４１へは、テスト
モード指示信号ＴＭが与えられ、テストモード時、この
内部チップセレクト信号Ｉｎｔ．ＣＳＢは、チップセレ
クト端子４０の信号の状態にかかわらず常時Ｌレベルに
設定され、この半導体記憶装置は、選択状態に保持され
る。
【０１７１】ＣＳバッファ４１は、チップセレクト端子
４０上の信号を反転するインバータ４１ａと、インバー
タ４１ａの出力信号とテストモード指示信号ＴＭとを受
けて内部チップセレクト信号Ｉｎｔ．ＣＳＢを生成する
ＮＯＲ回路４１ｂを含む。
【０１７２】ＣＳバッファ４１において、通常動作モー
ド時、テストモード指示信号ＴＭはＬレベルであるた
め、ＮＯＲ回路４１ｂがインバータとして動作し、外部
チップセレクト信号Ｅｘｔ．ＣＳＢに従って内部チップ
セレクト信号Ｉｎｔ．ＣＳＢが生成されて、図１に示す
制御回路４へ与えられる。一方、テストモード時におい
ては、テストモード指示信号ＴＭはＨレベルとなるた
め、ＮＯＲ回路４１ｂからの内部チップセレクト信号Ｉ
ｎｔ．ＣＳＢはＬレベルに設定される。テストモード
時、、チップセレクト信号が常時活性状態にあるため、
制御回路４は外部の制御信号を、内部クロック信号の立
上りエッジで取込み、新たな動作モードが指定されたか
否かの判定を行なう。
【０１７３】具体的に、この制御回路４において、内部
チップセレクト信号Ｉｎｔ．ＣＳＢは、外部からの制御
信号の組を受けるコマンドデコーダへ与えられ、コマン
ドデコーダは、内部チップセレクト信号Ｉｎｔ．ＣＳＢ
がＬレベルのとき、内部クロック信号の立上がりエッジ
での、外部制御信号の論理レベルの組を判定し、指定さ
れた動作モードを識別する。
【０１７４】このＥＸＯＲ回路３２は、先の実施の形態
３と同様、２倍速データストローブ信号ＤＤＱＳを生成
する。したがって、データストローブ端子３０が、１つ
しか存在しない場合においても、このチップセレクト端
子４０を用いて、テストモード時これらの端子３０およ
び４０に、互いに位相が１／４ずれた同一周波数の信号
を印加することにより、外部データストローブ信号Ｅｘ
ｔ．ＤＱＳの２倍の周波数を有する２倍速のデータスト
ローブ信号ＤＤＱＳを生成することができる。
【０１７５】この図１７に示す回路のテストモード時の
動作タイミング図は、図１３に示すタイミング図と同じ
であり、外部データストローブ信号Ｅｘｔ．ＤＱＳＬに
代えて、外部チップセレクト信号Ｅｘｔ．ＣＳＢが用い
られればよい。
【０１７６】なお、この図１７に示す構成においても、
ＥＸＯＲ回路３２の前段に、図１６に示すように、ＡＮ
Ｄ回路３５および３６が配置されてもよい。
【０１７７】以上のように、この発明の実施の形態５に
従えば、データストローブ端子およびチップセレクト端
子を用いてテストモード時これらの端子に１／４サイク
ル位相のずれた信号を印加することにより、容易に、外
部データストローブ信号の２倍の周波数を有する内部デ
ータストローブ信号を生成することができ、２倍速の内
部クロック信号すなわちデータストローブ信号の立上が
りエッジおよび立下がりエッジ両者に同期してデータを
テストモード時入力することができる。
【０１７８】［実施の形態６］図１８は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１８においては、２倍速データスト
ローブ信号ＤＤＱＳを生成するＥＸＯＲ回路３２は、端
子３０に与えられる外部データストローブ信号Ｅｘｔ．
ＤＱＳと、端子４５に与えられる外部クロックイネーブ
ル信号Ｅｘｔ．ＣＫＥを受ける。このＥＸＯＲ回路３２
からの２倍速データストローブ信号ＤＤＱＳは、セレク
タ３３を介してストローブ信号生成回路３４へ与えられ
る。
【０１７９】この端子４５に与えられる外部クロックイ
ネーブル信号Ｅｘｔ．ＣＫＥは、内部クロック信号の生
成を制御する。クロックイネーブル信号Ｅｘｔ．ＣＫＥ
がＨレベルのときには、内部クロック信号が、外部クロ
ック信号に従って生成される。一方、この外部クロック
イネーブル信号Ｅｘｔ．ＣＫＥが、Ｌレベルの非活性状
態のときには、内部クロック信号の生成が停止される。
【０１８０】内部クロックイネーブル信号Ｉｎｔ．ＣＫ
Ｅを生成するＣＫＥバッファ４６は、テストモード指示
信号ＴＭと端子４５に与えられる外部クロックイネーブ
ル信号Ｅｘｔ．ＣＫＥを受けるＮＯＲゲート４６ａと、
ＮＯＲゲート４６ａの出力信号を反転して内部クロック
イネーブル信号Ｉｎｔ．ＣＫＥを生成するインバータ４
６ｂを含む。したがって、ＣＫＥバッファ４６は、通常
動作モード時においては、外部クロックイネーブル信号
Ｅｘｔ．ＣＫＥに従って内部クロックイネーブル信号Ｉ
ｎｔ．ＣＫＥを生成し、一方、テストモード時において
は、内部クロックイネーブル信号Ｉｎｔ．ＣＫＥを、常
時Ｈレベルの活性状態に維持する。
【０１８１】この内部クロックイネーブル信号Ｉｎｔ．
ＣＫＥは、内部クロック生成回路３に含まれるＣＬＫバ
ッファ３ｐへ与えられる。このＣＬＫバッファ３ｐは、
活性化時、外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘ
ｔ．ＣＬＫＢをバッファ処理して内部クロック信号Ｉｎ
ｔ．ＣＬＫおよびＩｎｔ．ＣＬＫＢを生成する。これら
の内部クロック信号Ｉｎｔ．ＣＬＫおよびＩｎｔ．ＣＬ
ＫＢに従って、先の図３および図５に示す回路構成に従
って、内部クロック信号ＣＬＫ、ＣＬＫＰおよびＣＬＫ
Ｎが生成される。したがって、このＣＬＫバッファ３ｐ
の出力するバッファ内部クロック信号Ｉｎｔ．ＣＬＫお
よびＩｎｔ．ＣＬＫＢが、それぞれ図３および図５に示
す外部クロック信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬ
ＫＢに代えて与えられて、内部クロック信号が生成され
る。
【０１８２】この図１８に示す構成の場合、テストモー
ド時において、端子３０および４５に、このデータスト
ローブ信号（外部クロック信号）のサイクルの１／４位
相のずれた２相のクロック信号を与える。したがって、
このＥＸＯＲ回路３２は、先の実施の形態３と同様、端
子３０および４５に与えられる信号に従って、２倍速デ
ータストローブ信号ＤＤＱＳを生成する。テストモード
時においては、内部クロックイネーブル信号Ｉｎｔ．Ｃ
ＫＥは、常時活性状態のＨレベルであり、外部クロック
信号Ｅｘｔ．ＣＬＫおよびＥｘｔ．ＣＬＫＢに従ってバ
ッファ内部クロック信号Ｉｎｔ．ＣＬＫおよびＩｎｔ．
ＣＬＫＢが生成され、したがって、これらのバッファ内
部クロック信号Ｉｎｔ．ＣＬＫおよびＩｎｔ．ＣＬＫＢ
に従って、外部クロック信号の２倍速の内部クロック信
号ＣＬＫ、ＣＬＫＰおよびＣＬＫＮを、それぞれテスト
モード時生成することができる。
【０１８３】内部回路を、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの２倍の速度で動作させる場合において、この２倍
速データストローブ信号ＤＤＱＳを、端子３０および４
５に与えられる互いに位相が１／４サイクルずれた信号
に従って生成することにより、専用の端子を用いること
なく、外部クロック信号Ｅｘｔ．ＣＬＫ（外部データス
トローブ信号Ｅｘｔ．ＤＱＳ）の４倍速で、データの入
力を行なうことができる。また、テスト動作モード時に
おいて内部クロックイネーブル信号を強制的に活性常態
とすることにより、クロックイネーブル信号端子をデー
タストローブ信号を生成するために利用する場合におい
ても、確実に内部クロック信号を外部クロック信号に従
って生成することができる。
【０１８４】この図１８に示す回路のテスト動作モード
時の動作は、図１３に示すタイミング図により与えられ
る。すなわち、図１３において信号Ｅｘｔ．ＤＱＳＬに
代えて、外部クロックイネーブル信号Ｅｘｔ．ＣＫＥが
用いられる。
【０１８５】以上のように、この発明の実施の形態６に
従えば、データストローブ端子とクロックイネーブル端
子にテストモード時、互いに１／４サイクル位相のずれ
た同一周波数の信号を与えることにより、容易に、外部
データストローブ信号の２倍速のデータストローブ信号
を生成することができ、端子数を増加させることなく、
容易に外部クロック信号の４倍速で、データ入力回路を
動作させることができる。また、このとき、内部クロッ
クイネーブル信号を、テストモード時常時活性状態に維
持することにより、この外部クロック信号Ｅｘｔ．ＣＬ
ＫおよびＥｘｔ．ＣＬＫＢに従って、２倍速の内部クロ
ック信号ＣＬＫおよびＣＬＫＰおよびＣＬＫＮを生成す
ることができる。内部クロック信号生成動作に何ら悪影
響を及ぼすことなく、２倍速データストローブ信号を生
成することができる。
【０１８６】なお、内部クロック信号の生成を停止さ
せ、クロックマスク動作をテストする場合には、別のテ
ストモード指示信号が生成されて、内部クロックイネー
ブル信号Ｉｎｔ．ＣＫＥが、外部クロックイネーブル信
号Ｅｘｔ．ＣＫＥに従って生成される。したがって、テ
ストモード指示信号ＴＭは、このデータ入出力回路を、
外部クロック信号の４倍速で動作させるテストモード時
に活性状態に保持される。
【０１８７】［実施の形態７］図１９は、この発明の実
施の形態７に従うデータストローブ信号発生部の構成を
示す図である。この図１９に示す構成においては、テス
トモード時においては、ＥＸＯＲ回路３２は、端子３０
および５０を介して互いに位相が１／４サイクルずれた
信号を受ける。端子３０へは、外部データストローブ信
号Ｅｘｔ．ＤＱＳが与えられ、端子５０へは、通常動作
モード時、データマスクを指示する外部データマスク信
号Ｅｘｔ．ＤＭが与えられる。通常動作モード時におい
ては、この端子５０上の外部データマスク信号Ｅｘｔ．
ＤＭに従って、ＤＭバッファ５１により内部データマス
ク信号Ｉｎｔ．ＤＭが生成される。この内部データマス
ク信号Ｉｎｔ．ＤＭは、図１に示す入出力回路６へ与え
られる。
【０１８８】ＤＭバッファ５１は、端子５０上の信号を
反転するインバータ５１ａと、インバータ５１ａの出力
信号とテストモード指示信号ＴＭを受けて内部データマ
スク信号Ｉｎｔ．ＤＭを生成するＮＯＲ回路５１ｂを含
む。
【０１８９】通常動作モード時においては、テストモー
ド指示信号ＴＭは、Ｌレベルであり、ＮＯＲ回路５１ｂ
が、インバータ回路として動作し、端子５０に与えられ
る外部データマスク信号Ｅｘｔ．ＤＭに従って内部デー
タマスク信号Ｉｎｔ．ＤＭが生成される。一方、テスト
モード指示信号ＴＭがＨレベルとなると、ＮＯＲ回路５
１ｂの出力する内部データマスク信号Ｉｎｔ．ＤＭはＬ
レベルとなり、データマスクは行なわれない。
【０１９０】このＥＸＯＲ回路３２の出力する２倍速デ
ータストローブ信号ＤＤＱＳは、セレクタ３３を介して
ストローブ生成回路３４へ与えられる。
【０１９１】したがって、この図１９に示すように、外
部からのデータストローブ信号Ｅｘｔ．ＤＱＳを受ける
端子としては、端子３０の１つしか存在しない場合、こ
の外部データマスク信号Ｅｘｔ．ＤＭを受ける端子５０
を利用して、これらの端子３０および５０に、テストモ
ード時テスタから、互いに位相が１／４サイクルずれた
信号を与えることにより、端子数を増加させることな
く、外部データストローブ信号Ｅｘｔ．ＤＱＳの２倍の
周波数を有する２倍速データストローブ信号ＤＤＱＳを
生成することができる。また、ＤＭバッファ５１におい
て、テストモード指示信号ＴＭにより、テストモード時
内部データマスク信号Ｉｎｔ．ＤＭを非活性状態のＬレ
ベルに固定することにより、選択メモリセルに対し確実
にテストデータの書込を行なうことができる。
【０１９２】なお、この図１９に示す構成においても、
ＥＸＯＲ回路３２の前段に、端子３０に与えられる信号
とテストモード指示信号を受けるＡＮＤ回路、端子５０
に与えられる信号とテストモード指示信号を受けるＡＮ
Ｄ回路が配置されてもよい（図１６参照）。
【０１９３】以上のように、この発明の実施の形態７に
従えば、通常動作モード時外部データストローブ信号と
データマスク信号を受ける端子を、テストモード時、互
いに位相が１／４サイクルずれた信号を与えて、２倍速
データストローブ信号を生成するように構成しており、
端子数を増加させることなく、外部データストローブ信
号（外部クロック信号）の２倍速のデータストローブ信
号を生成することができ、入力回路を、外部クロック信
号の４倍の速さで動作させることができる。
【０１９４】なお、この図１９に示す構成の動作波形
は、図１３に示すタイミング図により与えられ、その図
１３における信号Ｅｘｔ．ＤＱＳＬに代えて、外部デー
タマスク信号Ｅｘｔ．ＤＭが用いられればよい。
【０１９５】［実施の形態８］図２０は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を概略的
に示す図である。この図２０に示す構成においては、２
倍速データストローブ信号ＤＤＱＳをテストモード時生
成するＥＸＯＲ回路３２は、ストローブ端子３０とクロ
ック入力端子１１を介して、テストモード時、位相が１
／４サイクルずれた同一周波数の信号を受ける。このク
ロック入力端子１１へは、通常動作モード時、補の外部
クロック信号Ｅｘｔ．ＣＬＫＢが与えられる。
【０１９６】テストモード時において、相補クロック信
号を生成するために、クロック入力端子１０に与えられ
る外部クロック信号Ｅｘｔ．ＣＬＫを受けるインバータ
６０と、インバータ６０の出力信号と端子１１に与えら
れる信号の一方をテストモード指示信号ＴＭに従って選
択して補のバッファ内部クロック信号Ｉｎｔ．ＣＬＫＢ
を生成するセレクタ６１と、端子１０からの外部クロッ
ク信号Ｅｘｔ．ＣＬＫをバッファ処理して内部バッファ
クロック信号Ｉｎｔ．ＣＬＫを生成するＣＬＫバッファ
６２が設けられる。このセレクタ６１からのバッファ内
部クロック信号Ｉｎｔ．ＣＬＫＢおよびＣＬＫバッファ
６２からの内部バッファクロック信号Ｉｎｔ．ＣＬＫ
が、内部クロック発生回路３へ与えられる。
【０１９７】セレクタ６１は、テストモード指示信号Ｔ
Ｍが非活性状態にあり通常動作モードを指定していると
きには、端子１１に与えられる外部クロック信号Ｅｘ
ｔ．ＣＬＫＢを選択する。一方、テストモード指示信号
ＴＭが活性状態となると、セレクタ６１は、インバータ
６０の出力信号を選択する。テストモード時において
は、このクロック入力端子１０に与えられる外部クロッ
ク信号Ｅｘｔ．ＣＬＫに従って相補バッファ内部クロッ
ク信号Ｉｎｔ．ＣＬＫＢおよびＩｎｔ．ＣＬＫを生成し
て内部クロック発生回路３へ与える。
【０１９８】内部クロック発生回路３は、先の実施の形
態１に示す構成と同様の構成を備え、これらの相補バッ
ファ内部クロック信号Ｉｎｔ．ＣＬＫおよびＩｎｔ．Ｃ
ＬＫＢに従って、内部クロック信号ＣＬＫ、ＣＬＫＮお
よびＣＬＫＰを生成する。
【０１９９】ＥＸＯＲ回路３２の出力する２倍速データ
ストローブ信号ＤＤＱＳは、セレクタ３３を介してスト
ローブ信号生成回路３４へ与えられる。
【０２００】この図２０に示す構成において、テストモ
ード時においては、クロック入力端子１１に、データス
トローブ信号Ｅｘｔ．ＤＱＳに対し１／４サイクル位相
のずれた信号を与える。内部クロック信号は、クロック
入力端子１０に与えられる外部クロック信号Ｅｘｔ．Ｃ
ＬＫに従って生成される相補バッファ内部クロック信号
Ｉｎｔ．ＣＬＫＢおよびＩｎｔ．ＣＬＫに従って生成す
る。したがって、この内部クロック発生回路３が、テス
トモード時において、外部クロック信号Ｅｘｔ．ＣＬＫ
の２倍速の内部クロック信号ＣＬＫ、ＣＬＫＮおよびＣ
ＬＫＰを生成する場合、ストローブ信号生成回路３４も
同様、データストローブ信号Ｅｘｔ．ＤＱＳの２倍速の
信号ＤＱＳおよびＤＱＳＴを生成する。これにより、内
部クロックを、外部クロック信号の２倍の速度で動作さ
せる場合に、外部クロック信号の４倍の速度でデータの
入力を行なうことができる。
【０２０１】また、テストモード時において、クロック
入力端子１１を利用して、ストローブ端子３０に与えら
れた外部データストローブ信号Ｅｘｔ．ＤＱＳに対し１
／４サイクル位相のずれた信号を与えることにより、ピ
ン端子数を増加させることなく、容易に、位相が１／４
サイクルずれた信号をテストモード時供給することがで
き、外部データストローブ信号Ｅｘｔ．ＤＱＳに対し、
２倍速のデータストローブ信号ＤＤＱＳを生成すること
ができる。
【０２０２】なお、この図２０に示す構成においても、
ＥＸＯＲ回路３２の前段に、端子３０の信号とテストモ
ード指示信号を受けるＡＮＤ回路と、端子１１に与えら
れる信号とテストモード指示信号を受けるＡＮＤ回路が
配置されてもよい。
【０２０３】また、この図２０に示す回路の動作は、図
１３に示すタイミング図において、信号Ｅｘｔ．ＤＱＳ
Ｌに代えて、補の外部クロック信号Ｅｘｔ．ＣＬＫＢを
利用することにより、その動作タイミング図を得ること
ができる。
【０２０４】［実施の形態９］図２１は、この発明の実
施の形態９に従う半導体記憶装置の要部の構成を示す図
である。図２１においては、２倍速データストローブ信
号ＤＤＱＳを生成するＥＸＯＲ回路３２の前段に、テス
トモード指示信号ＴＭと端子３０に与えられる外部デー
タストローブ信号Ｅｘｔ．ＤＱＳを受けるＡＮＤ回路３
５と、端子６５に与えられる外部出力制御信号Ｅｘｔ．
ＱＦＣとテストモード指示信号ＴＭを受けるＡＮＤ回路
３６が設けられる。このＥＸＯＲ回路３２の出力する２
倍速データストローブ信号ＤＤＱＳは、セレクタ３３を
介してストローブ信号生成回路３４へ与えられる。
【０２０５】この端子６５に与えられる外部出力制御信
号Ｅｘｔ．ＱＦＣは、セレクタ６６を介して、制御回路
４に含まれるＱＦＣ発生回路６７へ与えられる。このＱ
ＦＣ発生回路６７は、データ読出を指示する読出指示信
号φｒが活性化され、かつこの外部出力制御信号Ｅｘ
ｔ．ＱＦＣが活性状態のときに、内部出力制御信号ＱＦ
Ｃを生成して読出制御回路６８へ与える。この読出制御
回路６８は、読出指示信号φｒと、内部出力制御信号Ｑ
ＦＣとに従って、内部のデータ読出のための列選択動作
およびデータ読出動作を制御する。
【０２０６】この出力制御信号ＱＦＣは、データ書込を
示すライトコマンドが与えられたとき、続いて、データ
読出を指示するリードコマンドが与えられたとき、この
外部出力制御信号Ｅｘｔ．ＱＦＣが活性状態のときに
は、その読出動作開始を、データ書込時のコラムレイテ
ンシ期間遅延する。これにより、書込データと読出デー
タとが衝突するのを防止する。この読出制御回路６８
は、データ読出時の内部読出回路(プリアンプ)などの内
部データ読出に関連する回路の動作を制御する。この読
出制御回路と書込制御回路は、列選択に関連する動作を
制御する回路を共有し、ライトコマンドまたはリードコ
マンドが印加されると、列選択動作を制御してもよい。
【０２０７】セレクタ６６は、テストモード指示信号Ｔ
Ｍが非活性状態のときには、端子６５に与えられる外部
出力制御信号Ｅｘｔ．ＱＦＣを選択して、ＱＦＣ発生回
路６７へ与える。一方、テストモード指示信号ＴＭが活
性状態のときには、このセレクタ６６は、開放状態（オ
ープン状態）の端子を選択する。したがって、セレクタ
６６は、単に、テストモード指示信号ＴＭに従って導通
／非導通状態となるスイッチング素子で構成されてもよ
い。
【０２０８】この図２１に示す構成の場合、テストモー
ド時においては、セレクタ６６を開放状態に設定し、か
つ端子３０に外部データストローブ信号Ｅｘｔ．ＤＱＳ
を与え、また端子６５に、この外部データストローブ信
号Ｅｘｔ．ＤＱＳに対し１／４サイクル位相のずれた信
号を与える。これらの端子３０および６５に与えられる
信号に従って、ＥＸＯＲ回路３２が、２倍速データスト
ローブ信号ＤＤＱＳを生成して、ストローブ信号生成回
路３４へ与える。
【０２０９】このストローブ信号生成回路３４により信
号ＤＱＳおよびＤＱＳＴが生成される場合には、データ
の書込が行なわれるだけであり、ライトコマンドに従っ
て、アドレスが取込まれて内部でメモリセルの選択およ
び選択メモリセル上へのデータの書込が行なわれる。し
たがって、この状態においては、データの読出を指示す
るリードコマンドは与えられないため、外部の出力制御
信号Ｅｘｔ．ＱＦＣを、ＱＦＣ発生回路６７に与えなく
とも、何ら問題は生じない。
【０２１０】この図２１に示す構成において、その動作
タイミングは、図１３に示す信号波形図と同じであり、
データストローブ信号Ｅｘｔ．ＤＱＳＵおよびＥｘｔ．
ＤＱＳＬに代えて、信号Ｅｘｔ．ＤＱＳおよびＥｘｔ．
ＱＦＣが用いられる。
【０２１１】なお、この図２１に示す構成において、セ
レクタ６６は、テストモード指示信号ＴＭの活性化時、
この出力制御信号を非活性状態とする電圧レベル（たと
えば電源電圧）を選択するように構成されてもよい。
【０２１２】この図２１に示す構成においても、通常動
作モード時、外部からの出力制御信号Ｅｘｔ．ＱＦＣを
受ける端子６５を用いてテストモード時、端子６５に、
端子３０に与えられる外部データストローブ信号Ｅｘ
ｔ．ＤＱＳに対し１／４サイクル位相のずれた信号を与
えており、 端子３０に与えられる外部データストロー
ブ信号Ｅｘｔ．ＤＱＳに対し１／４サイクル位相のずれ
た信号を与えており、容易に、ピン端子を増加させるこ
となく、２倍速データストローブ信号を容易に生成する
ことができる。
【０２１３】また、端子６５に対しセレクタ６６を設
け、テストモード時、ＱＦＣ発生回路６７と、この外部
出力制御信号Ｅｘｔ．ＱＦＣを受ける端子６５とを切り
離しており、テストモード時、このＱＦＣ発生回路が、
端子６５に与えられる信号にしたがって動作するのを防
止することができ、内部回路動作に悪影響を及ぼすこと
なく、２倍速データストローブ信号を、ピン数を増加さ
せることなく生成することができる。
【０２１４】［実施の形態１０］図２２は、この発明の
実施の形態１０に従う２倍速データストローブ信号発生
部の構成を概略的に示す図である。図２２においては、
２倍速データストローブ信号ＤＤＱＳを生成するＥＸＯ
Ｒ回路３２は、端子３０に与えられる外部データストロ
ーブ信号Ｅｘｔ．ＤＱＳと、基準電圧を受ける端子上の
信号とを受ける。この端子７０は、通常動作モード時、
入力信号のＨレベルおよびＬレベルの判定基準となる基
準電圧Ｅｘｔ．Ｖｒｅｆが与えられる。
【０２１５】この基準電圧入力端子７０に対し、テスト
モード指示信号ＴＭに従って端子７０上の基準電圧と基
準電圧Ｖｒｅｆを発生するＶｒｅｆ発生回路７２の出力
電圧の一方を選択して内部基準電圧Ｉｎｔ．Ｖｒｅｆを
伝達する。このセレクタ７１からの内部基準電圧Ｉｎ
ｔ．Ｖｒｅｆは、外部からの信号を受ける入力バッファ
へ与えられ、各外部信号のＨレベルおよびＬレベルの判
定基準として使用される。
【０２１６】この図２２に示す構成においても、端子３
０および７０を用いて、互いに１／４サイクル位相のず
れた信号を印加して、２倍速データストローブ信号ＤＤ
ＱＳを生成しており、専用のピン端子を設ける必要がな
く、常に、２倍速データストローブ信号を生成すること
ができる。
【０２１７】なお、この図２２に示す構成において、Ｅ
ＸＯＲ回路３２の前段に、図２１に示すように、ＡＮＤ
回路が、端子３０および端子７０それぞれに対して設け
られ、これらのＡＮＤ回路が、テストモード指示信号Ｔ
Ｍを受けるように構成されてもよい。
【０２１８】また、Ｖｒｅｆ発生回路７２は、テストモ
ード指示信号ＴＭの活性化時に、基準電圧Ｖｒｅｆを発
生するように構成されてもよい。通常動作モード時、こ
のＶｒｅｆ発生回路７２の基準電圧Ｖｒｅｆの発生動作
を停止させることにより、通常動作モード時の消費電力
を低減することができる。
【０２１９】［実施の形態１１］図２３は、この発明の
実施の形態１１に従うデータ入力部の構成を概略的に示
す図である。この図２３においては、１ビットのデータ
入力端子７５に関連する部分の構成を示す。外部からの
データビットそれぞれに対応して、図２３に示す回路構
成が配置される。
【０２２０】図２３において、データ入力端子７５に対
応して、テストモード時テストデータＴＳＤを生成する
データパターン発生器７７と、テストモード指示信号Ｔ
Ｍに従ってデータパターン発生器７７からのテストデー
タＴＳＤとデータ入力端子７５からの外部入力データビ
ットＥｘｔ．Ｄｉｎ（ノーマルデータＮＭＤ）の一方を
選択して内部データＤｉｎを生成するセレクタ７９が設
けられる。このセレクタ７９からの内部データＤｉｎ
は、図１に示す入力回路６へ与えられる。
【０２２１】この図２３に示すようにデータパターン発
生器７７を利用することにより、外部のテスタが、高速
で書込データの転送を行なうことができない場合におい
ても、半導体記憶装置内部で、データパターンを、高速
の内部クロック信号に同期して生成することができ、内
部クロック信号が外部クロック信号の２倍の速度を有す
る場合、ＤＤＲモードで、確実に、メモリセルへテスト
データの書込を行なうことができる。
【０２２２】［変更例］図２４は、この発明の実施の形
態１１の変更例の構成を概略的に示す図である。図２４
に示す構成においては、入力回路８０の出力段にセレク
タ８１が設けられる。この入力回路８０は、図１０に示
す構成と同様の構成を有し、データ入力端子７５に与え
られた外部書込データＥｘｔ．Ｄｉｎを、データストロ
ーブ信号ＤＱＳおよび転送／ラッチ信号ＤＱＳＴに従っ
て取り込み、内部書込データＤＩＬ０およびＤＩＬ１を
並列に生成する。
【０２２３】セレクタ８１は、この入力回路８０の生成
する内部書込データＤＩＬ０およびＤＩＬ１とデータパ
ターン発生器７７の生成するテストデータＴＳＤの一方
をテストモード指示信号ＴＭに従って選択して、書込デ
ータＤＩＬＤ０およびＤＩＬＤ１を生成して内部書込デ
ータ線上に伝達する。
【０２２４】この図２４に示す構成の場合、テストモー
ド時においては、セレクタ８１は、データパターン発生
器７７の出力するテストデータＴＳＤを選択して、書込
データＤＩＬＤ０およびＤＩＬＤ１を生成する。したが
って、入力回路８０は、このテストモード時動作する必
要がなく、特に、データストローブ信号ＤＱＳおよびＤ
ＱＳＴをテストモード時において生成する必要がない。
ライトコマンドに従って、データパターン発生器７７を
駆動し、内部クロック信号ＣＬＫに従ってテストデータ
ＴＳＤを生成する。
【０２２５】なお、図２３および図２４に示す構成に代
えて、内部クロック信号ＣＬＫに代えて、内部データス
トローブ信号ＤＱＳが用いられてもよい。内部データス
トローブ信号ＤＱＳは、外部クロック信号の２倍の周波
数でテストモード時に変化し、内部クロック信号ＣＬＫ
と同一周期であり、テストモード時、データストローブ
信号ＤＱＳに応じて書込データを生成することができ、
正確に、ライトコマンドに対応して、正確なタイミング
でテストデータパターンを生成することができる。
【０２２６】以上のように、この発明の実施の形態１１
に従えば、内部で、テストデータパターンを生成するよ
うに構成しており、テスタが低速であり、高速で書込デ
ータを転送することができない場合においても、確実
に、内部書込データを、外部クロック信号の４倍の速度
で生成して、等価的にＤＤＲモードで選択メモリセルへ
テストデータを書込むことができる。
【０２２７】［実施の形態１２］図２５は、この発明の
実施の形態１２に従うデータパターン発生器７７の構成
を示す図である。図２５において、データパターン発生
器７７は、内部クロック信号ＣＬＫを、それぞれの第１
の入力に受けるＮＡＮＤゲートＧ１およびＧ２と、ＮＡ
ＮＤゲートＧ１およびＧ２の出力信号を、それぞれの第
１の入力に受けるＮＡＮＤゲートＧ３およびＧ４を含
む。このＮＡＮＤゲートＧ３およびＧ４の出力は、これ
らのＮＡＮＤゲートＧ４およびＧ３の第２の入力に結合
される。
【０２２８】データパターン発生器７７は、さらに、補
の内部クロック信号ＣＬＫＢを第１の入力に受け、かつ
第２の入力に、ＮＡＮＤゲートＧ３およびＧ４の出力信
号をそれぞれ受けるＮＡＮＤゲートＧ５およびＧ６と、
ＮＡＮＤゲートＧ５およびＧ６の出力信号をそれぞれの
第１の入力に受けるＮＡＮＤゲートＧ７およびＧ８を含
む。これらのＮＡＮＤゲートＧ７およびＧ８のそれぞれ
の出力は、ＮＡＮＤゲートＧ８およびＧ７の第２の入力
に結合される。
【０２２９】ＮＡＮＤゲートＧ３およびＧ４が、フリッ
プフロップ型ラッチ回路を構成し、またＮＡＮＤゲート
Ｇ７およびＧ８が、フリップフロップ型ラッチ回路を構
成する。ＮＡＮＤゲートＧ１およびＧ２が、内部クロッ
ク信号ＣＬＫに応答して与えられたデータを転送する転
送ゲートとして機能し、また、ＮＡＮＤゲートＧ５およ
びＧ６は、補の内部クロック信号ＣＬＫＢに同期して、
ＮＡＮＤゲートＧ３およびＧ４の出力信号を通過させる
転送ゲートとして機能する。
【０２３０】初段のＮＡＮＤゲートＧ１およびＧ２のそ
れぞれの第２の入力へは、ＮＡＮＤゲートＧ８およびＧ
７の出力信号が与えられる。ＮＡＮＤゲートＧ７から、
１ビットのテストデータＴＳＤが生成される。この図２
５に示すデータパターン発生器７７の構成においては、
内部クロック信号ＣＬＫのサイクルごとに、テストデー
タＴＳＤが反転されて生成される。次に、この図２５に
示すデータパターン発生器７７の動作は、図２６に示す
タイミング図を参照して説明する。
【０２３１】内部クロック信号ＣＬＫが、外部クロック
信号Ｅｘｔ．ＣＬＫの立上がりエッジおよび立下がりエ
ッジに同期して生成される。内部クロック信号ＣＬＫが
Ｈレベルとなると、ＮＡＮＤゲートＧ１およびＧ２が、
インバータとして動作し、ＮＡＮＤゲートＧ８およびＧ
７の出力信号を次段のＮＡＮＤゲートＧ３およびＧ４へ
転送する。ＮＡＮＤゲートＧ８の出力信号がＨレベルの
ときには、ＮＡＮＤゲートＧ１の出力信号がＬレベルと
なり、応じてＮＡＮＤゲートＧ３の出力信号ＴＭＤがＨ
レベルとなる。
【０２３２】内部クロック信号ＣＬＫがＬレベルとなる
と、ＮＡＮＤゲートＧ１およびＧ２の出力信号はＨレベ
ルとなり、ＮＡＮＤゲートＧ３およびＧ４が、このＮＡ
ＮＤゲートＧ１およびＧ２により内部クロック信号ＣＬ
Ｋの立上り直前に伝達された信号をラッチする。
【０２３３】内部クロック信号ＣＬＫがＬレベルに立下
がると、補の内部クロック信号ＣＬＫＢがＨレベルとな
り、ＮＡＮＤゲートＧ５およびＧ６が、このＮＡＮＤゲ
ートＧ３およびＧ４の出力信号を、次段のＮＡＮＤゲー
トＧ７およびＧ８へ転送する。今、ＮＡＮＤゲートＧ３
の出力信号がＨレベルであるため、ＮＡＮＤゲートＧ５
の出力信号がＬレベルとなり、応じてＮＡＮＤゲートＧ
７の出力するテストデータＴＳＤがＨレベルとなる。テ
ストデータＴＳＤが、図２４に示すように、内部書込デ
ータＤＩＬＤ０およびＤＩＬＤ１として転送される。し
たがって、同時に選択された２ビットのメモリセルへ
は、同じ論理レベルのデータが書込まれる。
【０２３４】次いで再び、内部クロック信号ＣＬＫがＨ
レベルとなると、このＨレベルのテストデータＴＳＤに
従って、ＮＡＮＤゲートＧ３の出力信号がＬレベルとな
り、続いて、この内部クロック信号ＣＬＫの立下がりに
応答して、テストデータＴＳＤがＬレベルとなる。した
がって、このときには、内部書込データＤＩＬＤ０およ
びＤＩＬＤ１として、Ｌレベルのデータが転送される。
したがって、２ビットごとに、列方向に沿ってデータの
論理レベルがＨＨ、ＬＬ、ＨＨ、…と反転し、２ビット
チェッカパターンが生成される。
【０２３５】メモリアレイ内においては、隣接列のメモ
リセルに対し同時にデータの書込が行われる。偶数列の
メモリセルが接続されるデータ線と奇数列のメモリセル
が接続するデータ線は固定的に定められており、最下位
アドレスビットを縮退状態として２ビットのメモリセル
が同時に選択される。外部からの２ビットのメモリセル
のデータがいずれが先に書きこまれるかが、最下位列ア
ドレスビットにより決定される。ラッチ回路からのデー
タが、この最下位列アドレス信号を縮退した状態で選択
メモリセルに伝達されるため、テストモード時におい
て、確実に２ビットチェッカパターンをメモリアレイの
メモリセルに書き込むことができる。ここで。図２６に
おいては、書き込みデータＤＩＬ０が偶数列のメモリセ
ルに書きこまれ、書き込みデータＤＩＬ１が奇数列のメ
モリセルに書きこまれるように示す。
【０２３６】テストデータ書込時、このデータパターン
発生器７７は、テストモード時において常時動作されて
いてもよい。ライトコマンドが与えられ、内部で、メモ
リセルの選択が、このライトコマンドとともに与えられ
たアドレス信号に従って行われる。外部クロック信号Ｅ
ｘｔ．ＣＬＫに同期してライトコマンドが与えられるた
め、内部で、常時内部クロック信号ＣＬＫに同期して内
部書込データを生成しても、正確に、選択メモリセルへ
データを書込むことができる。
【０２３７】また、これに代えて、内部クロック信号Ｃ
ＬＫに代えて、内部データストローブ信号ＤＱＳおよび
補のデータストローブ信号ＤＱＳＢを用いてもよい。そ
の場合、データ書込時においてのみ、補の内部データス
トローブ信号ＤＱＳおよびＤＱＳＢが変化するため、確
実に、書込動作時に、データパターン発生器７７を動作
させて、テストデータを生成してメモリセルへ書込むこ
とができる。
【０２３８】なお、このテストモード時において、入力
回路は、特に動作させる必要はない。したがって、この
テストモード時、入力回路８０の動作を停止させてもよ
い。これは、単に、テストモード指示信号ＴＭを反転信
号と、データストローブ信号ＤＱＳとのＡＮＤを取った
信号をデータストローブ信号として入力回路８０へ与
え、また転送／ラッチ指示信号ＤＱＳＴとテストモード
指示信号の反転信号とのＡＮＤを取った信号を転送／ラ
ッチ指示信号として入力回路の出力段のラッチ回路に印
加することにより、容易に実現される。
【０２３９】なお、テストモード時においては、外部ク
ロック信号Ｅｘｔ．ＣＬＫと１／４サイクル位相のずれ
た補の外部クロック信号Ｅｘｔ．ＣＬＫＢが与えられ
て、内部クロック信号ＣＬＫが生成される。したがっ
て、この場合、補の内部クロック信号ＣＬＫＢを、外部
クロック信号Ｅｘｔ．ＣＬＫと１／４サイクル位相のず
れた信号Ｅｘｔ．ＣＬＫＢを利用して生成することもで
きる（図２７参照）。この場合、内部クロック信号ＣＬ
Ｋと同相で内部クロック信号ＣＬＫＰを生成し、また、
補の内部クロック信号ＣＬＫＢを、別の内部クロック信
号ＣＬＫＮとして利用することもできる。逆に、内部ク
ロック信号ＣＬＫＮを補の内部クロック信号ＣＬＫＢと
して利用することもできる。
【０２４０】以上のように、この発明の実施の形態１２
に従えば、内部クロック信号の１サイクルごとに、その
出力データの論理レベルを変転して、２ビットの内部デ
ータ線に並列に伝達しており、２ビットチェッカパター
ンを生成して、メモリセルへ書込むことができる。
【０２４１】［実施の形態１３］図２８は、この発明の
実施の形態１３に従うデータ入力部の構成を概略的に示
す図である。図２８は、この発明の実施の形態１３に従
うデータ入力部の構成を概略的に示す図である。図２８
においては、データパターン発生器７７は、相補テスト
データＴＳＤおよびＴＳＤＢを生成する。
【０２４２】このデータパターン発生器７７の出力部に
設けられるセレクタ８５は、テストデータＴＳＤと入力
回路からの内部書込データＤＩＬ０の一方をテストモー
ド指示信号ＴＭに従って選択して内部書込データＤＩＬ
Ｄ０を生成し、かつテストモード指示信号ＴＭに従っ
て、補のテストデータビットＴＳＤＢとノーマル内部書
込データＤＩＬ１の一方を選択して、内部書込データＤ
ＩＬＤ１を生成する。したがって、内部書込データＤＩ
ＬＤ０およびＤＩＬＤ１は、常にテストモード時、相補
なデータビットとなる。この図２８に示すデータパター
ン発生器７７の構成は図２５に示すデータパターン発生
器の構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。次に、この図２８に
示すデータ入力部の動作を、図２９に示すタイミング図
を参照して説明する。
【０２４３】テストモード時においては、内部クロック
信号ＣＬＫの立下がりに応答して、テストデータＴＳＤ
の論理レベルが変化し、またこのテストデータＴＳＤと
論理が反転した補のテストデータＴＳＤＢが生成され
る。テストモード時においては、セレクタ８５は、テス
トデータＴＳＤおよびＴＳＤＢをそれぞれ選択して、内
部書込データＤＩＬＤ０およびＤＩＬＤ１を生成する。
したがって、常に、この内部書込データＤＩＬＤ０およ
びＤＩＬＤ１としては、互いに論理反転したデータが伝
達される。すなわち、データＨ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、
…という２ビットチェッカパターンが生成される。しか
しながら、この場合、列アドレス信号ビットＣＡ０およ
びＣＡ１とした場合、４ビット単位で同じデータパター
ンの繰返しが生成され、この４ビットのデータにおいて
は、ＣＡ０，ＣＡ１が、（０，０）、（０，１）、
（１，０）、および（１，１）に対し、Ｈ、Ｌ、Ｌおよ
びＨのデータがそれぞれ書込まれる。したがって、この
列アドレス信号ビットＣＡ０およびＣＡ１の排他的論理
和（ＥＸＮＯＲ）のデータパターンを、メモリアレイの
列方向に沿って順次書込むことができる。
【０２４４】この図２８に示すように、相補テストデー
タを生成し、その相補データを、内部クロック信号の各
クロックサイクルごとに、２ビットのメモリセルへそれ
ぞれ書込むことにより、列アドレス信号ビットの最下位
２ビットの排他的論理和をとったデータのチェッカパタ
ーンを生成して、メモリセルに書込むことができる。
【０２４５】なお、この図２８に示す構成においても、
内部クロック信号ＣＬＫに代えて、補の内部データスト
ローブ信号ＤＱＳおよびＤＱＳＢが用いられてもよい。
【０２４６】［実施の形態１４］図３０は、この発明の
実施の形態１４に従うデータパターン発生器の構成を概
略的に示す図である。図３０において、データパターン
発生器は、４段のフリップフロップＦＦ１−ＦＦ４を含
む。フリップフロップＦＦ１−ＦＦ４の各々は、図２５
および図２８に示す転送ゲートを構成するＮＡＮＤゲー
トと、これらの転送ゲートの出力信号をラッチする交差
結合型ラッチ回路を含む。最終段のフリップフロップＦ
Ｆ４の出力信号が反転して初段のフリップフロップＦＦ
１へ伝達される。フリップフロップＦＦ２から、図２４
に示すセレクタ８１へ与えられるテストデータＴＳＤが
生成される。
【０２４７】図３１は、この図３０に示すデータパター
ン発生器を用いた際のテストデータ発生シーケンスを示
すタイミング図である。図３１に示すように、内部クロ
ック信号ＣＬＫは、テストモード時、外部クロック信号
Ｅｘｔ．ＣＬＫの立上がりエッジおよび立下がりエッジ
に同期して生成される。フリップフロップＦＦ１−ＦＦ
４は、内部クロック信号ＣＬＫおよび補の内部クロック
信号ＣＬＫＢに従って転送／ラッチ動作を行なう。した
がって、最初の内部クロック信号ＣＬＫの立上がりに応
答して、フリップフロップＦＦ１の出力データＴＭＤが
Ｈレベルに立上がると、この内部クロック信号ＣＬＫの
次の立下がりで、フリップフロップＦＦ２が、出力テス
トデータＴＭＤを取込みラッチし、その出力テストデー
タＴＳＤがＨレベルに立下がる。
【０２４８】セレクタ８１はテストモード時において、
このテストデータＴＳＤを選択して、内部書込データＤ
ＩＬＤ０およびＤＩＬＤ１を生成している。したがっ
て、まず、Ｈレベルのデータが、内部書込データＤＩＬ
Ｄ０およびＤＩＬＤ１として出力される。
【０２４９】次いで、内部クロック信号ＣＬＫが再びＨ
レベルに立上がっても、フリップフロップＦＦ３および
ＦＦ４による転送動作のため、テストデータＴＳＤと内
部データＴＭＤとの間に内部クロック信号ＣＬＫの半サ
イクル期間の遅延が生じるため、テストデータＴＳＤは
変化せず、Ｈレベルを維持する。したがって、次のサイ
クルにおいても、Ｈレベルのデータが、内部書込データ
ＤＩＬＤ０およびＤＩＬＤ１として転送される。
【０２５０】再び内部クロック信号ＣＬＫが生成される
と、フリップフロップＦＦ４の出力信号は、前のサイク
ルにおいてＨレベルに変化しているため、この内部クロ
ック信号ＣＬＫの立上がりに応答して、フリップフロッ
プＦＦ１の出力データＴＭＤの論理レベルが反転する。
この内部クロック信号ＣＬＫがＬレベルに立下がると、
フリップフロップＦＦ２が、取込／転送動作を行なうた
め、テストデータＴＳＤがＬレベルとなる。したがっ
て、このサイクルにおいて、内部書込データＤＩＬＤ０
およびＤＩＬＤ１として、Ｌレベルのデータが転送され
る。このＬレベルが、内部クロック信号ＣＬＫの２クロ
ックサイクル期間継続する。したがって、４ビットのメ
モリセルに対しＬレベルのデータが転送される。
【０２５１】したがって、この図３１に示すように、メ
モリセルに対し、４ビット単位で、書込データの論理レ
ベルが変化するため、メモリアレイにおいて４列ごとに
データビットの論理レベルが変化するいわゆる「４ビッ
トチェッカパターン」を生成することができる。
【０２５２】なお、この図３１のタイミング図に示すよ
うに、内部クロック信号ＣＬＫの立下がりに同期して、
内部書込データＤＩＬＤ０およびＤＩＬＤ１の論理レベ
ルが変化する。しかしながら、先に、図１１を参照して
説明したように、内部クロック信号ＣＬＫ（データスト
ローブ信号ＤＱＳ）がＬレベルとなった後に、内部書込
データＤＩＬ０およびＤＩＬ１の論理レベルが変化して
おり、この内部クロック信号ＣＬＫと、内部データスト
ローブ信号ＤＱＳが、同じ周波数であり、単にパルス幅
が異なる場合においても、正確に、通常動作モード時の
データストローブ信号ＤＱＳおよび転送／ラッチ信号Ｄ
ＱＳＴに従った転送動作と同様の内部書込データの転送
を実現することができる。
【０２５３】なお、この図３０に示すデータパターン発
生器の構成において、フリップフロップＦＦ２の相補デ
ータＴＳＤおよびＴＳＤＢを使用して、それぞれ内部書
込データＤＩＬＤ０およびＤＩＬＤ１を生成した場合、
各列ごとにメモリセルデータが異なるチェッカパターン
を生成することができる。
【０２５４】以上のように、この発明の実施の形態１４
に従えば、内部クロック信号ＣＬＫの２サイクルごと
に、このデータパターン発生器の出力論理レベルを変更
して、２ビットの内部データバスへ同時に転送するよう
に構成しており、容易に、正確なタイミングで、４ビッ
トチェッカパターンのテストデータパターンを生成する
ことができる。
【０２５５】なお、図３０に示す構成においても、内部
クロック信号ＣＬＫおよびＣＬＫＢに代えて、データス
トローブ信号ＤＱＳおよび転送／ラッチ指示信号ＤＱＳ
Ｔがそれぞれ用いられてもよい。
【０２５６】［実施の形態１５］図３２は、この発明の
実施の形態１５に従うデータ入力部の構成を示す図であ
る。この図３２においては、データパターン発生器７７
は、接地ノード７７ａに接続される接地線と、電源ノー
ド７７ｂに接続される電源線を含む。したがって、デー
タパターン発生器７７は、常時、接地電圧レベルの信号
と電源電圧レベルの信号を生成する。
【０２５７】内部書込データＤＩＬＤ０に対しては、テ
ストモード指示信号ＴＭに従って接地ノード７７ａから
の信号と通常書込データＤＩＬ０の一方を選択するセレ
クタ８７ａが設けられる。内部書込データＤＩＬＤ１に
対しては、テストモード指示信号ＴＭに従って電源ノー
ド７７ｂからのＨレベルの信号と書込データＤＩＬ１の
一方を選択するセレクタ８７ｂが設けられる。
【０２５８】セレクタ８７ａおよび８７ｂはテストモー
ド時においては、それぞれ、接地電圧および電源電圧を
選択して、内部書込データＤＩＬＤ０およびＤＩＬＤ１
を生成する。
【０２５９】通常動作モード時においては、セレクタ８
７ａおよび８７ｂは、それぞれ対応のラッチ回路からの
転送／ラッチ指示信号に応答して転送される内部書込デ
ータＤＩＬ０およびＤＩＬ１を選択する。
【０２６０】この図３２に示すデータパターン発生器７
７を用いて、テスト時の内部書込データを生成した場
合、図３３に示すように、内部書込データＤＩＬＤ０と
して、常時、Ｌレベルの信号が伝達され、また内部書込
データＤＩＬＤ１としては、常時Ｈレベルの信号が伝達
される。したがって、この場合、内部クロック信号ＣＬ
Ｋの各クロックサイクルにおいて２ビットのＬレベルお
よびＨレベルのデータが伝達され、行方向に整列するメ
モリセルにおいては、Ｌレベル、Ｈレベル、Ｌレベル、
Ｈレベル、…のデータが格納され、チェッカパターンを
発生することができる。
【０２６１】このデータパターン発生器７７において
は、常時、電源ノード７７ｂおよび接地ノード７７ａか
らの電圧を伝達しているだけであり、内部テストデータ
の発生タイミングンを何ら調節する必要はなく、余裕を
持って、テストモード時において内部書込データを生成
して選択メモリセルへ伝達することができる。
【０２６２】［変更例］図３４は、この発明の実施の形
態１５の変更例の構成を示す図である。図３４におい
て、データパターン発生器７７は、先の図３２に示す構
成と同様、接地ノード７７ａに接続される接地線と電源
ノード７７ｂに接続される電源線を含む。
【０２６３】内部書込データＤＩＬＤ０に対しては、テ
ストモード指示信号ＴＭに従って、接地ノード７７ａに
接続される接地線上の信号と書込データＤＩＬ０の一方
を選択するセレクタ８７ｃが設けられる。内部書込デー
タＤＩＬＤ１に対しては、テストモード指示信号ＴＭに
従って、電源ノード７７ｂに接続される電源線上の信号
とラッチ内部書込データＤＩＬ１の一方を選択するセレ
クタ８７ｄが設けられる。
【０２６４】したがって、この図３４に示す構成の場
合、テストモード時においては、図３５に示すように、
内部書込データＤＩＬＤ０としてはＨレベルの信号が伝
達され、内部書込データＤＩＬＤ１に対しては、Ｌレベ
ルの信号が伝達される。これらの内部書込データＤＩＬ
Ｄ０およびＤＩＬＤ１が、それぞれ並列に、２ビットの
メモリセルに伝達されるため、列方向に沿って、Ｈレベ
ル、Ｌレベル、Ｈレベル、Ｌレベル…の反転チェッカパ
ターンのデータパターンをメモリセルに記憶させること
ができる。
【０２６５】以上のように、この発明の実施の形態１５
に従えば、データパターン発生器において、Ｈレベルお
よびＬレベルのデータを、固定的に生成するように構成
しており、チェッカパターンおよび反転チェッカパター
ンのデータパターンを容易に生成することができる。ま
た、この構成の場合、単に電源線および接地線が用いら
れるだけであり、内部クロック信号またはデータストロ
ーブ信号に従ってデータパターン発生器を動作させる必
要がなく、テスト動作時の消費電流を低減することがで
きる。また、何らタイミングマージンをこのテスト書込
データに対して考慮する必要がなく。余裕を持ってテス
ト書込データを生成して内部のメモリセルに伝達するこ
とができる。
【０２６６】［実施の形態１６］図３６は、この発明の
実施の形態１６に従うデータ入力部の構成を示す図であ
る。図３６において、データパターン発生器７７は、電
源ノード７７ｂに接続される電源線を含む。内部書込デ
ータＤＩＬＤ０に対して設けられるセレクタ８７ｃは、
この電源ノード７７ｂに接続される電源線上の信号と書
込データＤＩＬ０の一方をテストモード指示信号ＴＭに
従って選択する。
【０２６７】また、内部書込データＤＩＬＤ１に対して
設けられるセレクタ８７ｂは、テストモード指示信号Ｔ
Ｍに従って、電源ノード７７ｂに接続される電源線上の
信号とラッチ書込データＤＩＬ１の一方を選択する。
【０２６８】したがって、テストモード指示信号ＴＭが
活性状態のときには、セレクタ８７ｂおよび８７ｃは、
ともに、電源ノード７７ｂ上に接続される電源線上の信
号を選択する。したがって、テストモード時において、
内部書込データＤＩＬＤ０およびＤＩＬＤ１は、Ｈレベ
ルとなり、図３７に示す信号波形図のように、すべての
メモリセルに対し、Ｈレベルのデータを書込むことがで
きる。
【０２６９】［変更例］図３８は、この発明の実施の形
態１６の変更例のデータ入力部の構成を概略的に示す図
である。図３８において、データパターン発生器７７
は、接地ノード７７ａに接続される接地線を含む。
【０２７０】内部書込データＤＩＬＤ０に対して設けら
れるセレクタ８６ａは、テストモード指示信号ＴＭに従
って、この接地ノード７７ａに接続される接地線の信号
とラッチ書込データＤＩＬ０の一方を選択する。内部書
込データＤＩＬＤ１に対して設けられるセレクタ８７ｄ
は、テストモード指示信号ＴＭに従って、この接地ノー
ド７７ａに接続される接地線上の信号とラッチ回路書込
データＤＩＬ１の一方を選択する。
【０２７１】したがって、この図３８に示す構成におい
て、セレクタ８６ａおよび８６ｄは、テストモード時に
おいては、接地ノード７７ａに接続される接地線上の信
号を選択するため、図３９に示すように、内部書込デー
タＤＩＬＤ０およびＤＩＬＤ１に対して、Ｌレベルの信
号が伝達される。したがって、このメモリセルに対し
て、すべてＬレベルのデータを書込むことができる。
【０２７２】なお、この図２４から図３８に示すデータ
入力部の構成において、これらは、各データ端子ごとに
設けられる。各データ端子それぞれに対し、これらのデ
ータ入力部が配置される。メモリセルアレイにおいて、
各データ端子ごとにＩＯブロックが配置されており、各
ＩＯブロックごとに、列選択動作が行なわれ、上述のデ
ータパターンが書込まれる。
【０２７３】すなわち、図４０に示すように、メモリア
レイ１は、書込データビットＤｉｎ＜０＞−Ｄｉｎ＜ｎ
＞それぞれに対応して、ＩＯブロックＩＯＢ０−ＩＯＢ
ｎに分割される。データ入力端子にそれぞれ対応してこ
のメモリアレイ１をＩＯブロックＩＯＢ０−ＩＯＢｎに
分割する。書込データＤｉｎ＜０＞−Ｄｉｎ＜ｎ＞は、
それぞれ、ＩＯブロックＩＯＢ０−ＩＯＢｎに書込まれ
る。したがって、この図２３から図３８に示すデータ入
力部を用いた場合、１つのデータビットＤｉｎ＜０＞に
対して、データパターン発生器がパターンを発生してお
り、ＩＯブロックＩＯＢ０−ＩＯＢｎそれぞれにおい
て、データパターン発生器が発生するデータパターンを
メモリセルに書込むことができる。
【０２７４】以上のように、この発明の実施の形態１６
に従えば、固定電圧レベルの信号を生成して、２ビット
並列に、内部データ線に伝達しており、メモリセルにす
べて同一論理レベルのデータを容易に書込むことができ
る。
【０２７５】［実施の形態１７］図４１は、この発明の
実施の形態１７に従うテストパターン発生器の構成を概
略的に示す図である。図４１において、テストパターン
発生器は、活性化時所定のパターンのデータ列を生成す
るデータパターン発生器９０と、このデータパターン発
生器を、外部信号ＥＸＳに従ってリセットするリセット
回路９２を含む。リセット回路９２からのリセット信号
ＲＥＳＥＴにより、テストデータＴＳＤが初期設定され
る。
【０２７６】このリセット回路９２を利用して、データ
パターン発生器９０の生成するテストデータＴＳＤを初
期化することにより、確実に、所望のシーケンスでビッ
トデータ列を生成することができる。すなわち、このデ
ータパターン発生器９０が、内部クロック信号ＣＬＫに
従ってテストデータＴＳＤを生成している場合、この内
部クロック信号ＣＬＫは、データ入力と特別に外部クロ
ック信号に同期して生成される。したがって、データ書
込を示すライトコマンドが与えられたときに、このデー
タパターン発生器９０が発生するテストデータＴＳＤの
初期値が、ＨレベルであるのかＬレベルであるのか正確
に判定することができない可能性がある。
【０２７７】したがって、たとえばチェッカパターンを
メモリセルに書込む場合に、反転チェッカパターンがメ
モリセルに書込まれる可能性がある。このリセット回路
９２を用いて、外部信号ＥＸＳに従ってリセット信号Ｒ
ＥＳＥＴを生成し、テストデータＴＳＤを初期化するこ
とにより、確実に、所望のデータパターンを生成するこ
とができる。
【０２７８】図４２は、図４１に示すデータパターン発
生器９０の構成の一例を示す図である。図４２において
は、内部テストモードデータＴＭＤを生成する部分の構
成を示す。このデータパターン発生器９０が、２ビット
チェッカパターン発生器であるか、４ビットチェッカパ
ターン発生器であるかに従って、結合されるフリップフ
ロップの段数が決定される。図４２においては、初段の
フリップフロップの構成を示す。
【０２７９】図４２において、データパターン発生器９
０は、内部クロック信号ＣＬＫと補のテストデータＴＳ
ＤＢを受けるＮＡＮＤ回路Ｇ１と、内部クロック信号Ｃ
ＬＫとテストデータＴＳＤを受けるＮＡＮＤゲートＧ２
と、リセット信号ＲＥＳＥＴを反転するインバータＩＶ
と、インバータＩＶの出力信号とＮＡＮＤゲートＧ１の
出力信号とＮＡＮＤゲートＧ４の出力信号とを受けて内
部中間テストモードデータＴＯＧを生成するＮＡＮＤゲ
ートＧ９とを含む。ＮＡＮＤゲートＧ４は、ＮＡＮＤゲ
ートＧ２の出力信号とＮＡＮＤゲートＧ９の出力信号と
を受ける。
【０２８０】この図４２に示すデータパターン発生器９
０の構成においては、リセット信号ＲＥＳＥＴが活性化
されてＨレベルとなると、インバータＩＶの出力信号が
Ｌレベルとなり、ＮＡＮＤゲートＧ９の出力する中間テ
ストモードデータＴＭＤが、Ｈレベルに設定される。
【０２８１】したがって、この図４２に示すデータパタ
ーン発生器９０においては、内部テストモードデータＴ
ＭＤをＨレベルに初期設定することができる。
【０２８２】なお、この図４２に示す構成においては、
データパターン発生器９０が、内部クロック信号ＣＬＫ
に従って常時テストデータを生成している。しかしなが
ら、この内部クロック信号ＣＬＫとテストモード指示信
号ＴＭとの合成信号(ＡＮＤ信号)を利用することによ
り、テストデータをテスト動作モード時においてのみ生
成することができ、通常動作モード時の消費電力を低減
することができる。これは先の実施の形態１１から１４
に示すデータパターン発生器においても同様である。
【０２８３】［変更例］図４３は、図４１に示すデータ
パターン発生器９０の変更例を示す図である。図４３に
示すデータパターン発生器９０においては、ラッチ回路
が、ＮＡＮＤゲートＧ３およびＧ１０により構成され
る。このＮＡＮＤゲートＧ１０に、リセット信号ＲＥＳ
ＥＴが、インバータＩＶ２を介して与えられる。ゲート
回路Ｇ３は、対応のＮＡＮＤゲートＧ１０と、このＮＡ
ＮＤゲートＧ１０の出力信号とを受けて、内部中間テス
トモードデータＴＭＤを生成する。
【０２８４】入力段の転送ゲートは、内部クロック信号
ＣＬＫと補のテストデータＴＳＤＢを受けるＮＡＮＤゲ
ートＧ１と、内部クロック信号ＣＬＫとテストデータＴ
ＳＤを受けるＮＡＮＤゲートＧ２で構成される。
【０２８５】この図４３に示すデータパターン発生器９
０の構成においては、リセット信号ＲＥＳＥＴがＨレベ
ルに活性化されると、ＮＡＮＤゲートＧ１０の出力信号
がＨレベルとなり、内部クロック信号ＣＬＫがＬレベル
のときには、ＮＡＮＤゲートＧ１の出力信号がＨレベル
であり、内部テストモードデータＴＭＤはＬレベルに初
期化される。したがって、この図４３に示すデータパタ
ーン発生器９０においては、Ｌレベルから始まるテスト
データパターンを生成することができる。
【０２８６】図４４は、図４１に示すリセット回路９２
の構成の一例を示す図である。図４４において、このリ
セット回路９２は、コマンドデコーダ１００からの書込
動作指示信号φｗとテストモード指示信号ＴＭに応答し
て活性化される。コマンドデコーダ１００は、内部クロ
ック信号ＣＬＫ、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥおよびチップセレクト信号／ＣＳを
受け、これらの外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅ、およびチップセレクト信号／ＣＳが、内部クロック
信号ＣＬＫの立上がりエッジで所定の論理レベルに設定
されているときに、データ書込を示すライトコマンドが
与えられると判定し、書込動作指示信号φｗを活性化す
る。
【０２８７】これらの制御信号／ＲＡＳ、／ＣＡＳ、／
ＷＥおよび／ＣＳは、外部のテスタから与えられる。し
たがって、低速のテスタを用いた場合、外部クロック信
号の立上がりエッジに同期して、これらの外部制御信号
／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳが所定の論理
レベルに設定される。しかしながら、内部クロック信号
ＣＬＫが、この外部クロック信号に同期して生成されて
おり、コマンドデコーダ１００が、内部クロック信号Ｃ
ＬＫの立上がりエッジで、これらの制御信号の論理レベ
ルの判定を行なっても、正確に指定された動作モードを
識別することができる。
【０２８８】リセット回路９２は、書込動作モード指示
信号φｗとテストモード指示信号ＴＭを受けるＡＮＤ回
路１０１と、ＡＮＤ回路１０１の出力信号を受けるイン
バータ１０２と、ＡＮＤ回路１０１の出力信号と内部ク
ロック信号ＣＬＫを受けるＮＡＮＤゲートＧ１０と、内
部クロック信号ＣＬＫとインバータ１０２の出力信号を
受けるＮＡＮＤゲートＧ１１と、ＮＡＮＤゲートＧ１０
およびＧ１１の出力信号をラッチする交差結合型フリッ
プフロップを構成するＮＡＮＤゲートＧ１２およびＧ１
３と、内部クロック信号ＣＬＫを受けるインバータ１０
３と、ＮＡＮＤゲートＧ１２の出力信号ＲＳＴＦとイン
バータ１０３の出力信号とを受けてリセット信号ＲＥＳ
ＥＴを生成するＡＮＤ回路１０４を含む。次に、この図
４４に示すリセット回路９２の動作を図４５に示すタイ
ミング図を参照して説明する。
【０２８９】内部クロック信号（または外部クロック信
号）ＣＬＫの立上がりエッジで、外部の制御信号が所定
の論理状態に設定され、データ書込を指示するライトコ
マンドが与えられる。このライトコマンドは、１例とし
て、内部クロック信号ＣＬＫの立上がりエッジにおい
て、チップセレクト信号／ＣＳおよびコラムアドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
ＥがＬレベルに設定され、ロウアドレスストローブ信号
／ＲＡＳがＨレベルに設定されることにより与えられ
る。
【０２９０】このライトコマンドが与えられると、コマ
ンドデコーダ１００は、書込動作指示信号φｗを活性化
する。この書込動作指示信号φｗはワンショットパルス
の形態で生成され、所定期間Ｈレベルを維持する。書込
動作指示信号φｗがテストモード時Ｈレベルに設定され
ると、ＡＮＤ回路１０１の出力信号がＨレベルとなり、
また内部クロック信号ＣＬＫがＨレベルであるため、Ｎ
ＡＮＤゲートＧ１１の出力信号がＬレベルとなり、応じ
てＮＡＮＤゲートＧ１２の出力信号ＲＳＴＦがＨレベル
に立上がる。内部クロック信号ＣＬＫがＨレベルのとき
には、インバータ１０３の出力信号はＬレベルであり、
ＡＮＤ回路１０４からのリセット信号ＲＥＳＥＴはＬレ
ベルを維持する。
【０２９１】内部クロック信号ＣＬＫがＬレベルに立下
がると、ＮＡＮＤゲートＧ１０およびＧ１１の出力信号
がＨレベルとなり、ＮＡＮＤゲートＧ１２およびＧ１３
により、この内部信号ＲＳＴＦがＨレベルにラッチされ
る。インバータ１０３の出力信号が、この内部クロック
信号ＣＬＫの立下がりに応答してＨレベルに立上がり、
ＡＮＤ回路１０４からのリセット信号ＲＥＳＥＴがＨレ
ベルに立上がる。
【０２９２】したがって、この内部クロック信号ＣＬＫ
がＬレベルのときに、データパターン発生器９０の内部
書込データＴＭＤが、ＨレベルまたはＬレベルに初期化
される。データ書込時においては、この内部クロック信
号ＣＬＫの立下がりに応答して、１つのデータ入力端子
当り２ビットのデータが、並列に転送される。したがっ
て、この内部クロック信号ＣＬＫの立下がりに応答し
て、データパターン発生器９０を初期化することによ
り、この選択メモリセルへの書込データ転送に合せて、
データパターン発生器９０を初期化することができ、所
定のビットパターンを有するデータを、選択メモリセル
に正確に書込むことができる。
【０２９３】通常動作モード時においては、テストモー
ド指示信号ＴＭはＬレベルであり、このリセット回路９
２においては、この内部信号ＲＳＴＦはＬレベルに保持
され、応じてリセット信号ＲＥＳＥＴもＬレベルに保持
される。
【０２９４】なお、この図４４に示すリセット回路９２
において、内部クロック信号ＣＬＫとテストモード指示
信号ＴＭのＡＮＤ演算を行なった信号が、内部クロック
信号ＣＬＫに代えて用いられてもよい。この構成におい
ては、ＡＮＤ回路１０１は設ける必要はない。
【０２９５】以上のように、この発明の実施の形態１７
に従えば、テスト動作時、書込データ列を生成するデー
タパターン発生器を初期化するように構成しており、正
確に所望のデータパターンを有するテストデータを生成
することができる。
【０２９６】［実施の形態１８］図４６は、この発明の
実施の形態１８に従うリセット回路の構成を概略的に示
す図である。この図４６において、リセット回路９２
は、内部クロック信号ＣＬＫとテストモード指示信号Ｔ
Ｍを受けるＡＮＤ回路１０５の出力信号に従って転送動
作を行なうフリップフロップを含む。このリセット回路
９２の構成は、図４４に示すリセット回路９２の構成と
同様であり、対応する部分には同一参照番号を付し、詳
細説明は省略する。
【０２９７】コマンドデコーダ１００は、内部クロック
信号ＣＬＫの立上がりエッジで、外部の制御信号／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥおよび／ＣＳが所定の論理状態の
ときに、メモリセル選択（ワード線選択）を行なうアク
ティブコマンドが与えられたと判定し、行活性化指示信
号φａｃｔを活性化する。この行活性化指示信号φａｃ
ｔがＮＡＮＤゲートＧ１０へ与えられ、また、ＮＡＮＤ
ゲートＧ１１へはインバータ１０２を介して行活性化指
示信号φａｃｔが与えられる。
【０２９８】この図４６に示すリセット回路９２におい
ては、この初期化が、アクティブコマンドにより行なわ
れる。
【０２９９】図４７は、この図４６に示すリセット回路
９２の動作を示すタイミング図である。アクティブコマ
ンドは、内部クロック信号ＣＬＫの立上がりエッジで、
チップセレクト信号／ＣＳおよびロウアドレスストロー
ブ信号／ＲＡＳをＬレベルに設定し、コラムアドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
ＥをＨレベルに保持することにより与えられる。このア
クティブコマンドが与えられると、行活性化指示信号φ
ａｃｔが活性化され、応じて、リセット回路９２におい
てＮＡＮＤゲートＧ１２およびＧ１３により構成される
フリップフロップがリセットされ、その出力信号ＲＳＴ
Ｆが、Ｈレベルとなる。
【０３００】内部クロック信号ＣＬＫがＬレベルに立下
がると、このフリップフロップの保持信号ＲＳＴＦに従
ってリセット信号ＲＥＳＥＴがＬレベルとなる。したが
って、この図４６に示すリセット回路９２においても、
内部クロック信号ＣＬＫがＬレベルのときに、リセット
信号ＲＥＳＥＴをＨレベルに活性化することができる。
【０３０１】アクティブコマンドは、行選択に関連する
回路を活性化するためのコマンドであり、データの入力
は指示しない。しかしながら、このアクティブコマンド
を与えてから、次にデータ書込を示すライトコマンドを
与えるまでのクロックサイクル数を、予め設定すること
により、内部で生成されるテストデータの論理レベルを
予め知ることができ、正確に所望のパターンを有するテ
ストデータパターンを生成して選択メモリセルへ書込む
ことができる。
【０３０２】特に、アクティブコマンドは、データ入力
を行なう前に、与えるコマンドであり、このアクティブ
コマンドを与えることにより、次いで行われるデータ書
込時に確実に余裕を持って、リセット回路９２により、
データパターン発生器９０を初期化することができる。
【０３０３】［実施の形態１９］図４８は、この発明の
実施の形態１９に従うデータパターン発生部の構成を概
略的に示す図である。図４８においては、図２４または
図４１に示すデータパターン発生器７７または９２の出
力するデータＴＳＤＦを、アドレス信号ビットＡＤＤ＜
ｎ＞の値に従って選択的に反転する。すなわち、このデ
ータパターン発生部は、アドレスビットＡＤＤ＜ｎ＞を
反転するインバータ１０６と、データパターン発生器７
７または９２の出力データＴＳＤＦを受けるインバータ
１０５と、アドレスビットＡＤＤ＜ｎ＞が“１”のとき
活性化され、データパターン発生器７７の出力テストデ
ータＴＳＤＦを反転して、選択メモリセルに対するテス
トデータＴＳＤを生成するトライステートインバータバ
ッファ１０７と、アドレス信号ビットＡＤＤ＜ｎ＞が
“０”のとき活性化され、インバータ１０５の出力信号
を反転して選択メモリセルに対する書込テストデータＴ
ＳＤを生成するトライステートインバータバッファ１０
８を含む。
【０３０４】この図４８に示すデータパターン発生部の
構成において、アドレス信号ビットＡＤＤ＜ｎ＞が、
“１”のときには、メモリセルに対する書込データＴＳ
Ｄは、データパターン発生器７７または９２が生成する
テストデータＴＳＤＦを反転したデータとなる。一方、
アドレス信号ビットＡＤＤ＜ｎ＞が“０”の時には、テ
ストデータＴＳＤは、データパターン発生器７７または
９２が生成したデータＴＳＤＦに等しいデータとなる。
【０３０５】したがって、このアドレス信号ビットＡＤ
Ｄ＜ｎ＞が、コラムアドレス信号ビットの場合、図４９
（Ａ）に示すように、メモリアレイが、２つの列ブロッ
クＣＢ０およびＣＢ１に分割される。列ブロックＣＢ０
は、アドレス信号ビットＡＤＤ＜ｎ＞が“０”となる領
域であり、列ブロックＣＢ１は、アドレス信号ビットＡ
ＤＤ＜ｎ＞が“１”となる領域である。列ブロックＣＢ
０に対しては、トライステートインバータ１０８の出力
データが伝達されるため、データパターンとして、デー
タパターン発生器７７または９２が生成するテストデー
タＴＳＤＦが書込まれる。一方、列ブロックＣＢ１に対
しては、トライステートインバータバッファ１０７を介
して、データパターン発生器７７または９２の出力デー
タビットＴＳＤＦが伝達されるため、このデータパター
ンは、データパターン発生器７７または９２の出力デー
タＴＳＤＦの反転データＴＳＤＦＢとなる。
【０３０６】したがって、この列ブロックＣＢ０におい
て、データパターン発生器７７または９２が生成するデ
ータパターンと同一パターンのテストデータが格納さ
れ、一方、列ブロックＣＢ１においては、データパター
ン発生器７７または９２が生成するデータパターンの反
転パターン（／データパターン）が格納される。
【０３０７】一方、このアドレス信号ビットＡＤＤ＜ｎ
＞が、行アドレス信号ビットの場合、図４９（Ｂ）に示
すように、メモリアレイが、２つの行ブロックＲＢ０お
よびＲＢ１にこの行アドレス信号ビットＡＤＤ＜ｎ＞に
より分割される。行ブロックＲＢ０は、アドレス信号ビ
ットＡＤＤ＜ｎ＞が、“０”の領域であり、行ブロック
ＲＢ１は、行アドレス信号ビットＡＤＤ＜ｎ＞が“１”
の領域である。したがって、行ブロックＲＢ０には、テ
ストデータパターンとしてデータパターン発生器７７ま
たは９２が生成したデータＴＳＤＦが格納され、一方、
行ブロックＲＢ１においては、データパターン発生器７
７または９２が生成したデータパターンの反転データパ
ターンが格納される。
【０３０８】したがって、内部で１つのデータパターン
発生器を利用する場合においても、メモリアレイ内にお
いてアドレス信号ビットＡＤＤ＜ｎ＞が決定するアドレ
ス領域において、異なるデータパターンを格納すること
ができ、より正確なメモリセルのテストを行なうことが
できる。
【０３０９】この図４９（Ａ）および（Ｂ）に示すメモ
リアレイの分割構成においては、アドレス信号ビットＡ
ＤＤ＜ｎ＞は、また、行アドレス信号ビットの最下位ア
ドレスビットであってもよい。この場合、各行ごとに、
データパターンを反転させることができ、行方向に沿っ
たチェッカパターンに加えて、列方向に沿ったチェッカ
パターンを格納することができる。
【０３１０】以上のように、この発明の実施の形態１９
に従えば、アドレス信号ビットに従って、データパター
ン発生器の発生するテストデータを選択的に反転してお
り、アドレス領域に応じて、データパターンおよびデー
タパターンの反転パターンを格納することができ、少な
いデータパターン発生器を用いて複雑なデータパターン
をテストモード時メモリセルに格納することができる。
【０３１１】［実施の形態２０］図５０は、この発明の
実施の形態２０に従うテストデータパターン発生部の構
成を概略的に示す図である。図５０において、テストデ
ータパターン発生部は、複数のデータパターン発生器１
１０ａ−１１０ｋと、これらのデータパターン発生器１
１０ａ−１１０ｋの出力データを選択信号ＳＥＬに従っ
て選択して、テスト書込データＴＳＤを生成するセレク
タ１１２を含む。
【０３１２】データパターン発生器１１０ａ−１１０ｋ
の各々は、互いに異なるデータパターンを発生する。し
たがって、セレクタ１１２により、選択信号ＳＥＬに従
ってこれらのデータパターン発生器１１０ａ−１１０ｋ
の出力データの１つを選択して、メモリセルを書込むテ
ストデータＴＳＤを生成することにより、メモリアレイ
内において書込むテストデータパターンを種々に変更す
ることができ、より正確なテストを行なうことができ
る。
【０３１３】［選択信号発生部の構成１］図５１は、図
５０に示す選択信号ＳＥＬを発生する部分の構成を概略
的に示す図である。図５１においては、選択信号ＳＥＬ
は、テストモードデコード回路１２０により生成され
る。このテストモードデコード回路１２０は、チップセ
レクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネ
ーブル信号／ＷＥおよび所定数のアドレス信号ビットＡ
ＤＤを受け、指定されたテストモードに対応する選択信
号を活性状態へ駆動する。このテストモードデコード回
路１２０は、たとえば、ＷＣＢＲ条件（ＷＥ、ＣＡＳビ
フォーＲＡＳ）が設定されたときの、アドレス信号ＡＤ
Ｄに従って、複数ビットの選択信号ＳＥＬのうち指定さ
れたテストモードに対応するテストデータパターン発生
器の出力データを選択する。なお、ＷＣＢＲ条件におい
ては、チップセレクト信号／ＣＳはＬレベルである。
【０３１４】なお、図５１に示すテストモードデコード
回路１２０においては、内部クロック信号ＣＬＫと非同
期で、外部の信号に従って選択信号ＳＥＬを選択的に生
成している。しかしながら、このテストモードデコード
回路１２０に対し、また内部クロック信号ＣＬＫが与え
られ、テストモードデコード回路１２０は、この内部ク
ロック信号ＣＬＫの立上がりエッジにおいて、外部信号
の論理レベルの判定を行なうように構成されてもよい。
【０３１５】［選択信号発生部の構成２］図５２は、図
５０に示す選択信号ＳＥＬを発生する部分の他の構成を
概略的に示す図である。図５２において、選択信号発生
部は、外部データストローブ信号Ｅｘｔ．ＤＱＳに従っ
て外部入力データＥｘｔ．Ｄｉｎを取込む入力バッファ
１２５と、入力バッファ１２５の出力信号をラッチして
選択信号ＳＥＬを生成するラッチ回路１２７を含む。ラ
ッチ回路１２７がテスト動作モード時において活性化さ
れて与えられたデータをラッチする。
【０３１６】この内部においてテストデータパターンを
生成するデータパターン発生器を利用する場合、外部か
らの書込データを取込む必要はない。したがって、この
データパターン発生器を利用するときには、外部からの
データストローブ信号Ｅｘｔ．ＤＱＳは発生する必要は
なく、使用されない。したがって、この選択信号ＳＥＬ
を設定するために、このテストモード時使用されない外
部データストローブ信号Ｅｘｔ．ＤＱＳを、選択信号設
定用の制御信号として利用することにより、任意のタイ
ミングで選択信号ＳＥＬを設定することができる。
【０３１７】なお、このテストモード時、外部からの書
き込みデータが用いられないため、外部のデータストロ
ーブ信号Ｅｘｔ．ＤＱＳを使用して、何ら問題なく、入
力バッファ１２５を用いて選択信号を設定することがで
きる。この入力バッファ１２５は、通常動作モード時に
おいては、このデータストローブ信号Ｅｘｔ．ＤＱＳ
（または内部データストローブ信号ＤＱＳ）に従って外
部からの書込データＥｘｔ．Ｄｉｎを取込み内部書込デ
ータを生成する。
【０３１８】この入力バッファ１２５が生成するデータ
として、データＤＩＬＦおよびＤＩＬのいずれが、選択
信号ＳＥＬを設定するために用いられてもよい。
【０３１９】また、この入力バッファ１２５はテスト専
用にデータを通常動作モード時に入力する回路と別いに
設けられてもよい。
【０３２０】また、ラッチ回路１２７は、単に、入力バ
ッファ１２５から与えられる信号をラッチするだけであ
り、たとえばインバータラッチにより構成される。しか
しながら、このラッチ回路１２７は、テストモード時
に、入力バッファ１２５からのデータを取込むように、
テストモード指示信号ＴＭに従って活性化されてラッチ
動作を行うように構成されてもよい。入力バッファ１２
５が、通常動作モード時においても使用される場合に
は、通常動作モード時には、ラッチ回路１２７を、この
テストモード指示信号を用いて入力バッファ１２５から
切り離し、通常動作モード時に、ラッチ回路１２７が書
込データに応じて動作するのを防止し、消費電力を低減
する。
【０３２１】［選択信号発生部の構成３］図５３は、図
５０に示す選択信号ＳＥＬを発生する部分のさらに他の
構成を概略的に示す図である。図５３においては、コマ
ンドデコーダ１００からの書込動作指示信号φｗに従っ
て、入力バッファ１３０が、外部書込データＥｘｔ．Ｄ
ｉｎを取込み、ラッチ回路１３２が、この入力バッファ
１３０の出力信号をラッチして、選択信号ＳＥＬを生成
する。従って、これらの入力バッファ１３０およびラッ
チ回路１３２が、複数ビット幅の回路を有し、複数ビッ
トのデータを取りこみラッチして選択信号ＳＥＬを生成
する。ラッチ回路１３２のラッチ信号をさらにデコード
して選択信号ＳＥＬが生成されてもよい。
【０３２２】入力バッファ１３０は、通常動作モード時
において内部書込データＤＩＬを生成する入力回路１２
９とは別に設けられる。通常、入力回路１２９は、ライ
トコマンドが与えられたとき、データストローブ信号が
用いられる構成の場合には、データストローブ信号に同
期して生成される内部データストローブ信号および転送
／ラッチ指示信号に従って外部書込データＥｘｔ．Ｄｉ
ｎを取りこみ転送して内部書込データを生成する。デー
タストローブ信号が用いられない場合においては、入力
回路１２９は、このライトコマンド印加時、書込動作指
示信号φｗｒとクロック信号ＣＬＫとバースト長とに従
って与えられたデータを取込みラッチする。テスト動作
モード時においては、入力回路１２９は使用されず、デ
ータパターン発生器の発生するデータをテストデータと
して選択メモリセルへ書込む。
【０３２３】この図５３に示す構成の場合、選択メモリ
セルへテストデータを書込むときに、ラッチ回路１３２
に外部データに従って選択信号ＳＥＬを設定することに
より、この書込データに合せてデータパターンを生成す
ることができる。
【０３２４】なお、図５３に示す構成においては、入力
バッファ１３０へは、またテストモード指示信号ＴＭが
与えられ、この入力バッファ１３０は、テスト動作モー
ド時においてのみ外部からの書込データＥｘｔ．Ｄｉｎ
を取込むように構成されてもよい。
【０３２５】また、データストローブ信号が使用されな
い半導体記憶装置においては、この入力バッファ１３０
と入力回路１２９とが共用されてもよい。書込動作指示
信号φｗでなく、書込動作制御信号に従って、この入力
バッファ１３０が、外部からの書込データを取込み、選
択信号をラッチ回路１３２にラッチする。
【０３２６】ラッチ回路１３２はテスト動作モード時に
おいて活性化されてラッチ動作を行う。
【０３２７】以上のように、この発明の実施の形態２０
に従えば、複数のデータパターン発生器を設け、選択信
号に従って１つの選択パターン発生器からのパターンデ
ータを選択して選択メモリセルへ転送しており、テスト
モードに応じて指示のデータパターンを生成してメモリ
セルに書込むことができ、メモリセル間干渉などのテス
トを行なうことができる。
【０３２８】［実施の形態２１］図５４は、この発明の
実施の形態２１のテストデータパターン発生部の構成を
概略的に示す図である。図５４に示す構成においては、
データ入力端子それぞれに対応してデータパターン発生
器ＰＴＧ０−ＰＴＧｍが設けられる。すなわち、書込デ
ータＤｉｎ＜０＞−Ｄｉｎ＜ｍ＞に対応してデータパタ
ーン発生器ＰＴＧ０−ＰＴＧｍを設け、これらのデータ
パターン発生器ＰＴＧ０−ＰＴＧｍからのテストデータ
ＴＳＤ＜０＞−ＴＳＤ＜ｍ＞を、それぞれ対応のＩＯブ
ロックのメモリセルへ書込む。テストデータＴＳＤ＜ｉ
＞から、対応のＩＯブロックに対する２ビットのデータ
ＤＩＬｉ０，ＤＩＬｉ１が生成される。
【０３２９】ＩＯブロック毎に個々にデータパターンを
発生することができ、各データビットごとに、データパ
ターンを異ならせることができ、複雑なテストを行なう
ことができる。
【０３３０】［変更例］図５５は、この発明の実施の形
態２１のデータパターン発生部の変更例を示す図であ
る。図５５においては、所定数の書込データビットに対
して１つのデータパターン発生器が設けられる。図５５
においては、２つのデータ入力端子に対し１つのデータ
パターン発生器が配置される構成を一例として示す。す
なわち、入力データＤｉｎ＜０＞およびＤｉｎ＜１＞に
対応してデータパターン発生器ＰＴＧａが配置され、入
力データＤｉｎ＜２＞およびＤｉｎ＜３＞に対応してデ
ータパターン発生器ＰＴＧｂが設けられる。入力データ
Ｄｉｎ＜ｍ−１＞およびＤｉｎ＜ｍ＞に対応してデータ
パターン発生器ＰＴＧｋが配置される。
【０３３１】データパターン発生器ＰＴＧａは、書込デ
ータＤｉｎ＜０＞およびＤｉｎ＜１＞に対応してテスト
データＴＳＤ＜０＞およびＴＳＤ＜１＞を生成し、デー
タパターン発生器ＰＴＧｂは、テストデータＴＳＤ＜２
＞およびＴＳＤ＜３＞を生成する。データパターン発生
器ＰＴＧｋは、テストデータＴＳＤ＜ｍ−１＞およびＴ
ＳＤ＜ｍ＞を生成する。
【０３３２】これらのデータパターン発生器ＰＴＧａ−
ＰＴＧｋにおいてそれぞれ生成されるテストデータＴＳ
Ｄが、各クロックサイクルにおいて対応のセレクタによ
り選択され、各データ端子当たり２ビット並列データと
して転送される。テストデータＴＳＤ＜０＞に従って、
このデータ入力ノードに対応して設けられるＩＯブロッ
クへは、２ビット並列データＤＩＬ０およびＤＩＬ１が
転送される。
【０３３３】この図５５に示す構成の場合、複数のデー
タ入力端子に対応して１つのデータパターン発生器が配
置されており、テストデータパターンの自由度が図５４
に示す構成に比べて低下する。しかしながら、データパ
ターン発生器の数を低減することができ、応じて占有面
積を低減することができる。
【０３３４】このデータパターン発生器ＰＴＧａ−ＰＴ
Ｇｋは、２ビットの入力データに対応して配置される必
要はなく、バイトデータまたはワードデータ単位で配置
されてもよい。
【０３３５】以上のように、この発明の実施の形態２１
に従えば、データ入力端子に対応してデータパターン発
生器を配置しており、少なくとも所定数のデータ端子ご
とにテストデータパターンを異ならせることができ、テ
ストデータパターンの自由度を改善することができ、よ
り正確なテストを行なうことができる。
【０３３６】［実施の形態２２］図５６は、この発明の
実施の形態２２に従うテストデータ発生部の構成を概略
的に示す図である。図５６においては、テストデータＴ
ＳＤＦ＜０：ｍ＞を生成するデータパターン発生部１４
０と、このデータパターン発生部１４０からのテストデ
ータパターンＴＳＤＦ＜ｍ：０＞をスクランブル信号Ｓ
ＣＲに従ってスクランブルしてテストデータＴＳＤ＜
ｍ：０＞を生成するスクランブル回路１４２を含む。デ
ータパターン発生部１４０は、図５４または図５５に示
すデータパターン発生器ＰＴＧ０−ＰＴＧｍまたはＰＴ
Ｇａ−ＰＴＧｋを含み、テストデータパターンＴＳＤＦ
＜ｍ：０＞を生成する。データ端子に対応してテストデ
ータビットＴＳＤ＜ｉ＞が生成される。
【０３３７】スクランブル回路１４２は、スクランブル
信号ＳＣＲに従って、データＴＳＤＦ＜０＞−ＴＳＤＦ
＜ｍ＞とテストデータＴＳＤ＜０＞−ＴＳＤ＜ｍ＞の接
続を切替える。したがって、各データ端子ごとに生成さ
れる内部テストデータＴＳＤＦ＜０＞−ＴＳＤＦ＜ｍ＞
をスクランブル回路１４２によりスクランブルして、メ
モリセルの書込データＴＳＤ＜０＞−ＴＳＤ＜ｍ＞を生
成することにより、各データ端子ごとのデータパターン
を変更することができ、各データ端子ごとのデータパタ
ーンの自由度をさらに高くすることができ、正確なメモ
リセルのテストを行なうことができる。
【０３３８】図５７は、図５６に示すスクランブル回路
４２の構成の一例を示す図である。この図５７において
は、データパターン発生部１４０からのデータＴＭＤＦ
＜０＞−ＴＭＤＦ＜ｍ＞を伝達する信号線とスクランブ
ル回路１４２の出力データＴＭＤ＜０＞−ＴＭＤ＜ｍ＞
を伝達する信号線の交差部に対応して、スイッチング素
子ＳＷが設けられる。この図５７に示す構成において
は、１例として対角線上に整列されて配置されるスイッ
チング素子ＳＷに対して同じスクランブル信号が与えら
れる。この図５７に示す配置においては、テストデータ
ＴＭＤＦ＜０＞−ＴＭＤＦ＜ｍ＞を、それぞれ順次シフ
トして、テストデータＴＭＤ＜０＞−ＴＭＤ＜ｍ＞が生
成するため、シフト信号として、スクランブル信号ＳＣ
Ｒ０−ＳＣＲｍ＋１が利用される。たとえば、シフト信
号ＳＣＲ０が活性化された場合には、対角線上に配置さ
れるスイッチング素子ＳＷが導通し、テスト信号ＴＭＤ
Ｆ＜０＞−ＴＭＤＦ＜ｍ＞が、それぞれ、テスト書込デ
ータＴＭＤ＜０＞−ＴＭＤ＜ｍ＞に１対１に結合され
る。シフト信号ＳＣＲ１を活性化した場合には、このテ
ストデータＴＭＤＦ＜０＞−ＴＭＤＦ＜ｍ＞が１ビット
シフトされ、テストデータＴＭＤ＜１＞−ＴＭＤ＜ｍ＞
およびＴＭＤ＜０＞に伝達される。
【０３３９】したがって、この図５７に示すように、ス
クランブル回路４２において、適当な形のスイッチング
素子ＳＷを、スクランブル経路に応じて配置することに
より、スクランブル信号ＳＣＲに従って、テストデータ
のスクランブル態様を決定することができる。
【０３４０】図５８は、図５６に示すスクランブル信号
ＳＣＲを発生する部分の構成を示す図である。図５８に
おいて、スクランブル信号発生部は、内部クロック信号
ＣＬＫの立上がりエッジで、外部からの信号／ＣＡＳ、
／ＲＡＳ、／ＣＳおよび／ＷＥが所定の論理レベルの状
態に設定されたときに、スクランブル設定モードが指定
されたと判定し、そのときのアドレス信号ＡＤＤに従っ
てスクランブル信号ＳＣＲを生成するスクランブルデコ
ード回路１４５を含む。このスクランブルデコード回路
１４５は、チップセレクト信号／ＣＳ、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳおよびライトイネーブル信号／ＷＥが、内部ク
ロック信号ＣＬＫの立上がりエッジでたとえばＷＣＢＲ
条件に設定された場合に、アドレス信号ＡＤＤの所定の
ビットをデコードしてスクランブル信号ＳＣＲを生成す
る。このスクランブルデコード回路１４５は、したがっ
て内部においてラッチ回路を含んでおり、設定されたス
クランブル信号ＳＣＲを、このテストモードがリセット
されるまでラッチする(このリセット経路は示さず)。
【０３４１】なお、図５８に示す構成においては、スク
ランブルデコード回路１４５に対し、さらに、書込デー
タＤｉｎがスクランブル態様設定データとして与えられ
て、これらのアドレス信号ビットおよび書込データに従
って、スクランブル信号ＳＣＲが生成されてもよい。
【０３４２】一般に、同期型半導体記憶装置において
は、動作モード（コラムレイテンシまたはバースト長
等）を設定するモードレジスタが設けられており、この
モードレジスタにデータを設定するためのモードレジス
タセットコマンドが準備されている。したがって、この
モードレジスタセットコマンドを利用して、スクランブ
ル信号ＳＣＲが生成されてもよい。
【０３４３】［変更例］図５９は、この発明の実施の形
態２２の変更例を示す図である。図５９においては、デ
ータパターン発生部１５０は、テストデータＴＳＤＦ＜
０＞−ＴＳＤＦ＜ｋ＞を生成する。これらのテストデー
タＴＳＤＦ＜０＞−ＴＳＤＦ＜ｋ＞の数は、データ端子
の数よりも少ない。例えばデータパターン発生部１５０
は図５５に示す構成を有する。
【０３４４】このデータパターン発生部１５０からのテ
ストデータＴＳＤＦ＜０＞−ＴＳＤＦ＜ｋ＞を、スクラ
ンブル信号ＳＣＲに従ってスクランブルして、メモリセ
ルに対する書込テストデータＴＳＤ＜０＞−ＴＳＤ＜ｍ
＞を生成するスクランブル回路１５２が設けられる。
【０３４５】スクランブル回路１５２は、スクランブル
信号ＳＣＲに従って、データパターン発生部１５０の生
成するデータＴＳＤＦ＜０＞−ＴＳＤＦ＜ｋ＞の伝達経
路を切換えて、メモリセルに対するテスト書込データＴ
ＳＤ＜０＞−ＴＳＤ＜ｍ＞を生成する。
【０３４６】この図５９に示す構成の場合、データパタ
ーン発生部１５０は、データ入力端子それぞれに対応し
て、テストデータＴＳＤＦ＜０＞−ＴＳＤＦ＜ｋ＞を生
成する必要がなく、その内部のテストデータパターン発
生器の数を低減することができる。
【０３４７】以上のように、この発明の実施の形態２２
に従えば、データパターン発生部からのテストデータパ
ターンをスクランブルして、各データ端子に対応するメ
モリセル書込データを生成するように構成しており、メ
モリセルに対する書込データパターンの自由度を大幅に
改善することができる。
【０３４８】［実施の形態２３］図６０は、この発明の
実施の形態２３に従うテストデータパターン発生部の構
成を概略的に示す図である。この図６０に示す構成にお
いては、データパターン発生器ＰＴＧａ−ＰＴＧｋそれ
ぞれに対応して、インバータＩＶａ−ＩＶｋが設けられ
る。
【０３４９】したがって、データパターン発生器ＰＴＧ
ａ−ＰＴＧｋからは、互いに相補なテストデータが生成
される。これらの互いに相補なテストデータを、それぞ
れ別々の異なるデータ入力端子に対応するテストデータ
として転送する。
【０３５０】図６０においては、データパターン発生器
ＰＴＧａ−ＰＴＧｋは、それぞれ２ビットの入力データ
に対応して配置されており、これらの対応する２ビット
の入力データに対応する内部データ線に、それぞれ互い
に相補なデータを転送する。たとえばテストデータＴＳ
Ｄ＜０＞およびＴＳＤ＜１＞は、互いに相補なデータで
あり、またテストデータＴＳＤ＜２＞およびＴＳＤ＜３
＞が互いに相補なデータであり、またテストデータＴＳ
Ｄ＜ｍ−１＞およびＴＳＤ＜ｍ＞は互いに相補なデータ
である。
【０３５１】したがって、この図６０に示す構成の場
合、データパターン発生器ＰＴＧａ−ＰＴＧｋの数を低
減して、データ端子ごとに、異なるデータパターンを与
えることができる。
【０３５２】［変更例］図６１は、この発明の実施の形
態２３のテストデータ発生部の変更例を概略的に示す図
である。図６１においては、この図６０に示すテストデ
ータＴＳＤ＜ｍ：０＞を生成するデータパターン発生部
１５５に対しスクランブル回路１５７が設けられる。図
６１に示すテスト信号ＴＳＤＦ＜０＞−ＴＳＤＦ＜ｍ＞
が、図６０に示すテストデータＴＳＤ＜０＞−ＴＳＤ＜
ｍ＞に対応する。
【０３５３】スクランブル回路１５７は、スクランブル
信号ＳＣＲに従って、このデータパターン発生部１５５
からのテストデータＴＳＤＦ＜ｍ：０＞をスクランブル
して、メモリセルに対するテスト書込データＴＳＤ＜
ｍ：０＞を生成する。
【０３５４】したがって、この図６１に示す構成の場
合、各データ端子に対応するＩＯブロックごとに、テス
トデータパターンを異ならせることができ、さらにスク
ランブル回路１５７を用いてテストデータのスクランブ
ルを行なうことにより、さらに、テストデータパターン
の自由度を高くすることができ、正確なメモリセルのテ
ストを行なうことができる。
【０３５５】［スクランブル信号発生部の構成１］図６
２は、図６１に示すスクランブル信号ＳＣＲを発生する
部分の構成を概略的に示す図である。図６２においてス
クランブル信号発生部は、外部からのデータストローブ
信号Ｅｘｔ．ＤＱＳに従ってデータ入力端子に与えられ
る信号Ｅｘｔ．Ｄｉｎを取込む入力バッファ１６０と、
入力バッファ１６０の出力信号をラッチするラッチ回路
１６２を含む。このラッチ回路１６２から、スクランブ
ル信号ＳＣＲが生成される。
【０３５６】テスト動作モード時においては、内部でテ
ストデータが生成されるため、外部データストローブ信
号Ｅｘｔ．ＤＱＳを与える必要はない。したがって、こ
の端子を利用して、入力バッファ１６０を選択的に活性
化して、データ入力端子に与えられる信号Ｅｘｔ．Ｄｉ
ｎを取込み、ラッチ回路１６２にラッチすることによ
り、このスクランブル信号ＳＣＲを、外部データに従っ
て生成することができる。この場合、入力バッファ１６
０およびラッチ回路１６２は、複数ビット幅の回路で構
成され、スクランブル信号ＳＣＲが、複数ビットの外部
データＥｘｔ．Ｄｉｎにより設定されてもよい。また、
これに代えて、ラッチ回路１６２に対しさらにデコーダ
が設けられ、このラッチ回路１５２にラッチされたデー
タをさらにデコードしてスクランブル信号ＳＣＲが生成
されてもよい。
【０３５７】なお、この図６２に示す入力バッファ１６
０は、通常動作モード時に書込データを入力する入力回
路のバッファ回路と別に設けられる。通常動作モード時
においてデータの入力を行なう入力回路は、内部で生成
されるデータストローブ信号および転送／ラッチ指示信
号に従って動作するため、外部からの端子Ｅｘｔ．ＤＱ
Ｓを受けるストローブ端子を介して信号を与えて、入力
バッファ１６０を外部信号を取込む状態に設定する場
合、この入力バッファ１６０を別に設ける必要がある。
この入力バッファ１６０は、また、テストモード時にお
いてのみ、このストローブ端子に与えられる信号Ｅｘ
ｔ．ＤＱＳに従って活性化される構成が用いられてもよ
い。
【０３５８】［スクランブル信号発生部の構成２］図６
３は、図６１に示すスクランブル信号ＳＣＲを発生する
部分の構成を概略的に示す図である。図６３において、
スクランブル信号発生部は、コマンドデコーダ１００か
らの書込動作モード指示信号φｗの活性化時データ入力
端子へ与えられる複数ビットの外部信号Ｅｘｔ．Ｄｉｎ
を取込む入力バッファ１６４と、入力バッファ１６４の
出力信号をラッチしてスクランブル信号ＳＣＲを生成す
るラッチ回路１６６を含む。この入力バッファ１６４
は、通常動作モード時外部データＥｘｔ．Ｄｉｎを取込
んで内部書込データＤＩＬを生成する入力回路１２９と
は別に設けられる。
【０３５９】この図６３に示す構成の場合、データ書込
を行なう動作モード時に、スクランブル信号ＳＣＲの状
態を設定して、データパターン発生器からのデータパタ
ーンに従って、内部書込テストデータを生成することが
できる。
【０３６０】なお、この図６３に示す構成においても、
入力バッファ１６４は、テストモード時に活性化される
ように構成されてもよい。
【０３６１】また、ラッチ回路１６６の出力信号をさら
にデコードしてスクランブル信号ＳＣＲが生成されても
よい。
【０３６２】また、図６２および図６３に示すスクラン
ブル信号発生部の構成は、先の図５６に示すスクランブ
ル信号ＳＣＲを発生するために用いられてもよい。
【０３６３】以上のように、この発明の実施の形態２３
に従えば、データ入力端子よりも少ない数のデータパタ
ーン発生器の出力データにスクランブルをかけてメモリ
セルへのテスト書込データを生成しており、少ないテス
トデータパターン発生器を用いて自由度の高いテストデ
ータパターンを生成することができ、より正確なテスト
を行なうことができる。
【０３６４】［実施の形態２４］図６４は、この発明の
実施の形態２４に従うデータパターン発生器の構成を概
略的に示す図である。この図６４に示すデータパターン
発生器１７０は、その初期値が、初期設定データＤＳＴ
ＲＴにより設定することができる。したがって、リセッ
ト機能を有するデータパターン発生器と異なり、常に、
このデータパターン発生器１７０の初期値を初期設定デ
ータＤＳＴＲＴに従って設定することができ、このデー
タパターン発生器１７０が生成するデータパターンの自
由度を高くすることができる。
【０３６５】図６５は、図６４に示すデータパターン発
生器１７０の要部の構成を示す図である。図６５におい
て、データパターン発生器１７０は、内部クロック信号
ＣＬＫに従って、その出力テストデータＴＳＤＢおよび
ＴＳＤを転送するＮＡＮＤゲートＧ１およびＧ２と、そ
れらのＮＡＮＤゲートＧ１およびＧ２の出力信号をラッ
チする交差結合型フリップフロップを構成するＮＡＮＤ
ゲートＧ１１およびＧ１２を含む。
【０３６６】ＮＡＮＤゲートＧ１１は、初期設定データ
ＤＳＴＲＴをインバータＩＶ５を介して第１の入力に受
け、その第２の入力にＮＡＮＤゲートＧ１の出力信号を
受け、第３の入力に、ＮＡＮＤゲートＧ１２の出力信号
を受けて、内部テストモードデータＴＭＤを生成する。
【０３６７】ＮＡＮＤゲートＧ１２は、その第１の入力
に、初期設定データＤＳＴＲＴを受け、第２の入力にＮ
ＡＮＤゲートＧ２を受け、第３の入力にＮＡＮＤゲート
Ｇ１１の出力信号を受ける。
【０３６８】初期設定データＤＳＴＲＴがＨレベルのと
きには、補の初期設定データＤＳＴＲＴＢがＬレベルと
なり、内部テストモードデータＴＭＤがＨレベルに設定
される。このときには、ＮＡＮＤゲートＧ１２の出力信
号はＬレベルとなり（内部クロック信号ＣＬＫがＬレベ
ルのとき）、内部テストデータＴＭＤを、Ｈレベルに初
期設定することができる。
【０３６９】一方、初期設定データＤＳＴＲＴがＬレベ
ルのときには、補の初期設定データＤＳＴＲＴＢの出力
信号はＨレベルである。ＮＡＮＤゲートＧ１２の出力信
号がＨレベルとなり、内部クロック信号ＣＬＫがＬレベ
ルのときに、ＮＡＮＤゲートＧ１１の出力する内部テス
トモードデータＴＭＤがＬレベルとなる。
【０３７０】したがって、この図６５に示すように、初
期設定データＤＳＴＲＴを利用することにより、データ
パターン発生器１７０の内部テストモードデータＴＭＤ
の状態を設定することができ、応じてデータパターン列
の最初のデータの論理レベルを設定することができる。
この初期設定動作完了後、初期設定データＤＳＴＲＴお
よびＤＳＴＲＴＢは、ともにＨレベルに設定され、ＮＡ
ＮＤゲートＧ１１およびＧ１２のフリップフロップ動作
に影響は及ぼさない。
【０３７１】［初期設定データ発生部の構成１］図６６
は、図６５に示す初期設定データＤＳＴＲＴおよびＤＳ
ＴＲＴＢを発生する部分の構成を概略的に示す図であ
る。図６６において、初期設定データ発生部は、コマン
ドデコーダ１００からの書込動作モード指示信号φｗに
従ってデータ入力端子へ与えられるデータＥｘｔ．Ｄｉ
ｎを取込む入力バッファ１７２と、入力バッファ１７２
の出力データＤＴＦＦをラッチしかつ反転するラッチ回
路１７６と、書込動作モード指示信号φｗの立下がりを
所定時間遅延する立下り遅延回路１７４と、ラッチ回路
１７６のラッチデータＤＴＦＢを受けるインバータ回路
１７７と、立下り遅延回路１７４の出力信号とラッチ回
路１７６のラッチデータＤＴＦＢとを受けて初期設定デ
ータＤＴＳＲＴを生成するＮＡＮＤ回路１７８と、イン
バータ１７７の出力信号と立下がり遅延回路１７４の出
力信号とを受けて補の初期設定データＤＴＳＲＴＢを生
成するＮＡＮＤ回路１７９を含む。
【０３７２】ラッチ回路１７６は、たとえばインバータ
ラッチで構成され、入力バッファ１７２から与えられる
データＤＴＦＦを反転してラッチする。
【０３７３】入力バッファ１７２が結合されるデータ入
力端子は、また、通常動作モード時内部書込データを生
成する入力回路に結合される。次に、この図６６に示す
初期設定データ発生部の動作を図６７に示すタイミング
図を参照して説明する。
【０３７４】ライトコマンドが、内部クロック信号ＣＬ
Ｋの立上がりエッジで与えられると、コマンドデコーダ
１００は、所定の時間幅を有する書込動作指示信号φｗ
を発生する。このライトコマンドと同時に、データ入力
端子に対し初期設定データＤｉｎが与えられ、入力バッ
ファ１７２が、この書込動作指示信号φｗに従って外部
から与えられる初期設定データＤｉｎを取込みデータＤ
ＴＦＦを生成する。
【０３７５】ラッチ回路１７６が、この入力バッファ１
７２からのデータＤＴＦＦを反転しかつラッチする。こ
の書込動作指示信号φｗがＨレベルのときには、ＮＡＮ
Ｄ回路１７８および１７９が、インバータとして動作
し、それぞれ、ラッチ回路１７６のラッチデータＤＴＦ
Ｂに従って初期設定データＤＴＳＲＴおよびＤＴＳＲＴ
Ｂを生成する。書込動作指示信号φｗがＬレベルに立下
がり、所定時間が経過すると、また立下り遅延回路１７
４の出力信号もＬレベルに立下がる。応じてＮＡＮＤ回
路１７８および１７９の出力データＤＳＴＲＴおよびＤ
ＳＴＲＴＢはともにＨレベルとなる。したがって、この
立下り遅延回路１７４がコマンドデコーダ１００からの
書込動作モード指示信号φｗに従ってＨレベルの信号を
出力しているときに、この初期設定データＤＳＴＲＴお
よびＤＳＴＲＴＢが、外部からの初期データＤｉｎに従
った論理レベルに設定され、図６５に示すデータパター
ン発生器１７０に内部クロック信号ＣＬＫがＬれべるの
ときに初期値が設定される。
【０３７６】この立下り遅延回路１７４の出力信号がＬ
レベルとなり、初期設定データＤＳＴＲＴおよびＤＳＴ
ＲＴＢがともにＨレベルとなると、図６５に示すＮＡＮ
ＤゲートＧ１１およびＧ１２は、内部クロック信号ＣＬ
Ｋに同期して、ＮＡＮＤゲートＧ１１およびＧ１２から
転送される信号に従ってその出力信号の論理レベルを変
化させる。
【０３７７】したがって、この図６６に示すような立下
り遅延回路を用いてワンショットのパルスの形で初期設
定データを生成することにより、確実に、初期値をデー
タパターン発生器に設定することができる。
【０３７８】また立下り遅延回路１７４は、テストモー
ド指示信号ＴＭがＨレベルのときに、この書込動作指示
信号φｗの立下がりを遅延するように構成されてもよ
い。通常動作モード時、この初期設定データ発生部の動
作を停止させることができる。また、入力バッファ１７
２に対し、テストモード指示信号ＴＭが与えられ、テス
トモード時のみ入力バッファ１７２が動作するように構
成されてもよい。
【０３７９】［初期設定データ発生部の構成２］図６８
は、初期設定データ発生部の他の構成を示す図である。
図６８において、ストローブ端子に外部から与えられる
信号Ｅｘｔ．ＤＱＳとテストモード指示信号ＴＭを受け
るＡＮＤ回路１８０と、ＡＮＤ回路１８０の出力信号が
Ｈレベルのとき、データ入力端子に与えられるデータＥ
ｘｔ．Ｄｉｎを初期設定データとして取込む入力バッフ
ァ１８１と、入力バッファ１８１の出力データＤＴＦＦ
をラッチしかつ反転するラッチ回路１８２と、ラッチ回
路１８２のラッチデータＤＴＦＢを反転するインバータ
１８３と、ＡＮＤ回路１８０の出力信号とラッチ回路１
８２のラッチデータＤＴＦＢとを受けて初期設定データ
ＤＳＴＲＴを生成するＮＡＮＤ回路１８４と、インバー
タ１８３の出力信号とＡＮＤ回路１８０の出力信号とを
受けて補の初期設定データＤＳＴＲＴＢを生成するＮＡ
ＮＤ回路１８５を含む。
【０３８０】入力バッファ１８１は、通常動作モード時
に内部書込データを生成する入力回路とは別に設けられ
た回路であり、この通常動作モード時のデータ入力時、
外部データストローブ信号Ｅｘｔ．ＤＱＳはクロック信
号に同期して変化するため、テストモード時、この入力
バッファ１８１の動作を停止させる。
【０３８１】テストモード時においては、テストモード
指示信号ＴＭはＨレベルであり、ＡＮＤ回路１８０は、
このストローブ端子に与えられるデータストローブ信号
Ｅｘｔ．ＤＱＳに従って、ストローブ信号を生成し、入
力バッファ１８１は、このＡＮＤ回路１８０からのスト
ローブ信号に従ってデータ入力端子に与えられる外部デ
ータＥｘｔ．Ｄｉｎを取込み内部データＤＴＦＦを生成
する。ラッチ回路１８２は、この入力バッファ１８１の
内部データＤＴＦＦを反転しかつラッチする。
【０３８２】テストモード時においては、内部でテスト
データがデータパターン発生器により生成されるため、
データストローブ信号ＤＱＳを生成する必要はなく、こ
の初期設定データを設定するために、ストローブ信号Ｅ
ｘｔ．ＤＱＳを、所定の時間幅を持った信号として生成
することができる（内部外部クロック信号に同期したク
ロック信号である必要はない）。したがって、図６９に
示すタイミング図において示すように、この外部データ
ストローブ信号Ｅｘｔ．ＤＱＳの時間幅により、初期設
定データＤＳＴＲＴおよびＤＳＴＲＴＢを外部からの初
期設定データＥｘｔ．Ｄｉｎに応じた状態に設定するこ
とができる。
【０３８３】この初期設定動作が完了すると、外部デー
タストローブ信号Ｅｘｔ．ＤＱＳをＬレベルとし、初期
設定データＤＳＴＲＴおよびＤＳＴＲＴＢをともにＨレ
ベルに設定し、データパターン発生器のフリップフロッ
プの転送動作に悪影響を及ぼさないように設定する。
【０３８４】このデータストローブ信号Ｅｘｔ．ＤＱＳ
を用いて初期設定することにより、必要なときに任意の
タイミングで、データパターン発生器１７０の初期デー
タを初期設定することができる。この場合においても、
データパターン発生器１７０に対し内部クロック信号Ｃ
ＬＫに代えて、内部で生成されるデータストローブ信号
ＤＱＳが与えられてもよい。
【０３８５】以上のように、この発明の実施の形態２４
に従えば、データパターン発生器の初期値を外部データ
に従って設定するように構成しており、正確に所望のパ
ターンを有するテストデータパターンを生成することが
できる。
【０３８６】［実施の形態２５］図７０は、この発明の
実施の形態２５に従うデータ入力部の構成を概略的に示
す図である。図７０において、データ入力部は、テスト
モード指示信号ＴＭの活性化時、ストローブ端子１９０
に与えられる外部データストローブ信号Ｅｘｔ．ＤＱＳ
を周波数逓倍して２倍速データストローブ信号ＤＱＳＦ
を生成する２逓倍回路２００と、テストモード指示信号
ＴＭに従って２逓倍回路２００からの２倍速ストローブ
信号ＤＱＳＦとストローブ端子１９０に与えられた外部
データストローブ信号Ｅｘｔ．ＤＱＳの一方を選択する
セレクタ２０２と、セレクタ２０２を介して与えられる
信号に従って内部データストローブ信号ＤＱＳおよび転
送／ラッチ指示信号ＤＱＳＬを生成するストローブ信号
生成回路２０４と、データ入力端子１９２へ与えられる
外部データＥｘｔ．Ｄｉｎを、内部データストローブ信
号ＤＱＳに従ってラッチし、内部ラッチデータＤＩＬＦ
０およびＤＩＬＦ１を順次出力するラッチ回路２０６
と、ラッチ回路２０６の出力するラッチデータＤＩＬＦ
０およびＤＩＬＦ１を転送／ラッチ指示信号ＤＱＳＬに
従って順次取りこみ並列に出力するラッチ回路２０８
と、テストモード指示信号ＴＭに従って、ラッチ回路２
０８の出力信号線２０９ａ上の信号を、信号線２０９ｂ
上に伝達するセレクタ２１０を含む。
【０３８７】これらの内部信号線２０９ａおよび２０９
ｂには、データＤＩＬ０およびＤＩＬ１がそれぞれ転送
される。テストモード時においては、ラッチ回路２０６
においてデータを取りこむ順序を決定するアドレス信号
ビットＡ０が無効とされ、ラッチ回路においてデータを
取りこむ順序が固定される。
【０３８８】これに代えて、信号線２０９ａおよび２０
９ｂが、それぞれレジスタ回路に結合され、これらのレ
ジスタ回路の内容が、アドレス信号に従って内部書込デ
ータ線に伝達されてもよい。アドレス信号ビットにより
レジスタ回路と内部書込データ線との接続が切替えられ
る(通常動作モード時)。テストモード時においては、ア
ドレス信号ビットＡ０が無効化され、これらのレジスタ
回路の内部書込データ線に対する接続経路が固定され
る。
【０３８９】２逓倍回路２００は、活性化時、外部デー
タストローブ信号Ｅｘｔ．ＤＱＳの立上がりエッジおよ
び立下がりエッジそれぞれに応答して、ワンショットの
パルス信号を生成し、２倍速データストローブ信号ＤＱ
ＳＦを生成する。
【０３９０】ストローブ信号生成回路２０４は、通常動
作モード時と同様、この２倍速データストローブ信号Ｄ
ＱＳＦに従って内部データストローブ信号ＤＱＳおよび
転送／ラッチ指示信号ＤＱＳＬを生成する。ラッチ回路
２０６は、テストモード時においては、外部データスト
ローブ信号Ｅｘｔ．ＤＱＳの２倍速の内部データストロ
ーブ信号ＤＱＳに従ってラッチ動作を実行する。テスタ
は、外部データストローブ信号Ｅｘｔ．ＤＱＳに従って
書込データを転送する。したがって、この場合、書込デ
ータＥｘｔ．Ｄｉｎが、ラッチ回路２０６および２０８
の動作速度の１／２倍の速度で転送される。
【０３９１】ラッチ回路２０８の出力部に配置されたセ
レクタ２１０により、信号線２０９ａ上の信号を、信号
線２０４ｂ上に転送させることにより、ラッチ回路２０
６および２０８それぞれにおいて、外部データを転送す
るラッチ回路のみが有効データを転送し、セレクタ２１
０によりこの有効データを選択して内部信号線２０９ａ
および２０９ｂに転送することにより、内部の入力回路
が、外部データの転送速度の２倍の速度で動作しても、
外部からは等価的に外部データストローブ信号Ｅｘｔ．
ＤＱＳの速度で動作して、２ビットの内部書込データＤ
ＩＬ０およびＤＩＬ１を生成していると見ることができ
る。従って、低速のテスタを用いて内部回路を高速で動
作させて、内部書込データを生成することができ、正確
なテストを行うことができる。
【０３９２】他の内部回路においては、外部クロック信
号の２倍の周波数を有する２倍速内部クロック信号に従
って動作しており、内部回路は、高速動作させることが
でき、低速テスタを用いて入力回路部を外部クロック信
号の４倍の速度で動作させて、選択メモリセルへのデー
タの書込を行なうことができる。
【０３９３】図７１は、図７０に示すデータ入力部の動
作を示すタイミング図である。以下、図７１を参照し
て、図７０に示すデータ入力部の動作について説明す
る。なお、ラッチ回路２０６および２０８は、それぞ
れ、先の実施の形態において示した構成を有しており、
並列に設けられた２つのラッチを含んでおり、これらの
２つのラッチが、交互にラッチ動作を行なう。
【０３９４】テストモード時においては、セレクタ２０
２は、２逓倍回路２００の出力する２倍速ストローブ信
号ＤＱＳＦを選択してストローブ信号生成回路２０４へ
与える。この２逓倍回路２００は、テストモード時、ス
トローブ端子１９０に与えられた信号Ｅｘｔ．ＤＱＳの
立上がりエッジおよび立下がりエッジに同期して、それ
ぞれワンショットのパルス信号を生成する。
【０３９５】ストローブ信号生成回路２０４は、この２
倍速ストローブ信号ＤＱＳＦに従って内部データストロ
ーブ信号ＤＱＳを生成し、かつこの内部データストロー
ブ信号ＤＱＳの立下がりに応答してワンショットのパル
スの形で、転送／ラッチ指示信号ＤＱＳＬを生成する。
【０３９６】入力回路において、ラッチ回路２０６は、
この内部データストローブ信号ＤＱＳに従ってデータ入
力端子１９２へ与えられる外部データＥｘｔ．Ｄｉｎを
取込みラッチし、この内部データストローブ信号ＤＱＳ
の立上がりに応答してそれぞれ外部からのデータＤ０−
Ｄ３に従ってラッチデータＤＩＬＦ０生成する。外部デ
ータＥｘｔ．Ｄｉｎは、低速のテスタから与えられてお
り、外部データストローブ信号Ｅｘｔ．ＤＱＳの立下が
りエッジおよび立上がりエッジに同期して転送される。
したがって、この内部データストローブ信号ＤＱＳの立
下がりに応答してラッチ回路２０６内のラッチ回路がラ
ッチ動作を行なっても、そのときには、無効データが与
えられているだけであり、ラッチ回路２０６からのラッ
チデータＤＩＬＦ１は、常時無効状態となる。
【０３９７】一方、ラッチ回路２０８は転送／ラッチ指
示信号ＤＱＳＬに従って、この初段のラッチ回路２０６
の出力データＤＩＬＦ０およびＤＩＬＦ１を転送する。
しかしながら、セレクタ２１０が、テストモード指示信
号ＴＭに従って、ラッチ回路２０８の出力データＤＩＬ
０を、信号線２０９ｂ上に伝達しており、内部の書込デ
ータＤＩＬ０およびＤＩＬ１として、同じ論理レベルの
信号が同時に伝達される。したがって、外部の低速のテ
スタが、データストローブ信号Ｅｘｔ．ＤＱＳの立上が
りエッジおよび立下がりエッジに同期して、低速で、書
込データＥｘｔ．Ｄｉｎを転送する場合において、内部
で、２倍速データストローブ信号ＤＱＳＦを生成して、
外部のデータを取込み、この取込んだデータのビット幅
をコピー動作により拡張して内部信号線２０９ａおよび
２０９ｂに転送することにより、データ入力部を、外部
データストローブ信号および外部クロック信号の２倍の
速さで動作させて、メモリセルに外部書込データに応じ
たデータを転送することができる。
【０３９８】なお、この図７０に示す入力回路の初段ラ
ッチ回路２０６において、テストモードにおいても、内
部アドレス信号に従って、データＤＩＬＦ０およびＤＩ
ＬＦ１のいずれが先に設定されるかが決定される構成の
場合、アドレス信号に従ってセレクタ２１０の切換経路
を更新する必要がある。しかしながら、このテストモー
ド時、ラッチ回路２０６のラッチ順序を固定して、内部
アドレス信号を無効状態とすることにより、確実に、常
時、外部の書込データに従ってラッチ回路２０６から内
部データＤＩＬＦ０が生成されて、セレクタ２１０によ
り内部書込データＤＩＬ０およびＤＩＬ１を生成するこ
とができる。
【０３９９】ラッチ回路２０６において、ラッチ順序を
固定する構成は、テストモード指示信号ＴＭに従ってア
ドレス信号の偶数／奇数を設定する最下位ビットを、た
とえば奇数アドレスを示す状態に強制的に設定すること
により容易に実現される。
【０４００】以上のように、この発明の実施の形態２５
に従えば、外部からのデータストローブ信号の２倍速の
データストローブ信号を生成し、かつ１つのデータ入力
端子当り、同じ論理レベルの信号を２ビット生成するよ
うに構成しており、低速のテスタが、データストローブ
信号に従って低速で書込データを転送する場合において
も、確実に入力部を、この外部データストローブ信号
（外部クロック信号）の２倍速で動作させることがで
き、低速のテスタを用いて高速で入力回路をＤＤＲモー
ドで動作させて内部書込データを生成することができ、
高速のＤＤＲモードの半導体記憶装置のテストを行なう
ことができる。
【０４０１】なお、アドレス信号も低速のテスタから外
部クロック信号に同期して転送される。しかしながら、
テスタの転送時のバースト長の２倍のバースト長に半導
体記憶装置のバースト長を設定することにより半導体記
憶装置において外部アドレスに従って内部でバーストア
ドレスを生成してメモリセルを選択してテストデータを
書き込むことができる。
【０４０２】［実施の形態２６］図７２は、この発明の
実施の形態２６に従うデータ入力部の構成を概略的に示
す図である。この図７２に示すデータ入力部は、図７０
に示すデータ入力部と以下の点においてその構成が異な
っている。すなわち、ラッチ回路２０８の出力信号線２
０９ａ上のデータＤＩＬ０を受けるインバータ２１２
と、インバータ２１２の出力信号とラッチ回路２０８の
出力データの一方を選択して内部データ線２０９ｂに伝
達するセレクタ２１４が設けられる。この図７２に示す
データ入力部の他の構成は、図７０に示すデータ入力部
の構成と同じであり、対応する部分には同一参照番号を
付し、その詳細説明は省略する。
【０４０３】この図７２に示す構成においては、セレク
タ２１４は、テストモード指示信号ＴＭの活性化時、イ
ンバータ２１２の出力信号を選択して内部データ線２０
９ｂ上に伝達する。したがって、テストモード時におい
ては、この内部書込データＤＩＬ０およびＤＩＬ１は、
相補なデータとなり、隣接列のデータの論理レベルを常
に異ならせることができ、チェッカーパターンなどのテ
ストパターンを容易に生成して、メモリセルへ書込むこ
とができる。
【０４０４】なお、アドレス信号がまた、低速のテスタ
から外部クロック信号Ｅｘｔ．ＣＬＫに従って転送され
る。しかしながら、この半導体記憶装置がバーストモー
ドで動作しておりテスタがバースト長ＢＬでデータを転
送している場合、半導体記憶装置においてバースト長２
・ＢＬに設定することにより正確にメモリセルを選択し
てテストデータを書き込むことができる。
【０４０５】以上のように、この発明の実施の形態２６
に従えば、テストモード時、２倍速のデータストローブ
信号を内部で生成し、この外部データストローブ信号に
応じて転送されるデータを取込み、取込んだデータのビ
ット幅を拡張しかつ反転して、２ビットのデータを生成
して内部データ線に転送しており、低速のテスタを用い
て、書込データを転送して、たとえばチェッカーパター
ンなどの複雑なテストパターンを生成してメモリセルへ
書込むことができ、低速のテスタを用いて高速の半導体
記憶装置のテストを行なうことができる。
【０４０６】なお、図７２に示す構成において、インバ
ータ２１２は、テストモード指示信号ＴＭに従って選択
的に活性化されるトライステートインバータバッファで
構成されてもよい。通常動作モード時にこのインバータ
２１２の動作を停止させることにより、通常動作モード
時に消費電力を低減する。
【０４０７】［実施の形態２７］図７３は、この発明の
実施の形態２７のデータ入力部の構成を概略的に示す図
である。この図７３に示すデータ入力部の構成は、図７
０に示す構成と以下の点において異なっている。すなわ
ち、ラッチ回路２０８と内部信号線２０９ｂの間に、テ
ストモード特定信号ＴＭ１およびＴＭ２（ＴＭ１，２）
に従って信号線２０９ａ、インバータ２１２およびラッ
チ回路２０８の出力データの１つを選択して内部信号線
２０９ｂに伝達する３：１マルチプレクサ２１６が設け
られる。この図７３に示すデータ入力部の他の構成は、
図７０に示すデータ入力部の構成と同じであり、対する
部分には同一参照番号を付し、その詳細説明は省略す
る。
【０４０８】この図７３に示すデータ入力部において、
３：１マルチプレクサ２１６は、テストモード特定信号
ＴＭ１およびＴＭ２に従って、内部信号線２０９ｂに伝
達する信号を選択する。このテストモード時において
は、インバータ２１２の出力信号と、内部信号線２０９
ａ上の内部書込データＤＩＬ０の一方が選択されて内部
信号線２０９ｂに伝達される。したがって、先の図７０
および図７２に示すデータ入力部の構成を、テストモー
ド特定信号ＴＭ１およびＴＭ２を切換えることにより実
現することができ、テストパターンの自由度を高くする
ことができる。
【０４０９】［テストモード特定信号発生部の構成］図
７４（Ａ）は、テストモード特定信号を発生する部分の
構成を概略的に示す図である。図７４（Ａ）において、
テストモード特定信号発生部は、テストモード指示信号
ＴＭと内部アドレス信号ＩビットＩｎｔ．Ａ０とを受け
るＡＮＤ回路２１８と、内部アドレス信号ビットＩｎ
ｔ．Ａ０とテストモード指示信号ＴＭを受けるゲート回
路２１９を含む。ゲート回路２１９の内部アドレス信号
ビットＩｎｔ．Ａ０がＬレベルであり、かつテストモー
ド指示信号ＴＭがＨレベルのときに、テストモード特定
信号ＴＭ２を活性化する。ＡＮＤ回路２１８は、テスト
モード指示信号ＴＭがＨレベルでありかつ内部アドレス
信号ビットＩｎｔ．Ａ０がＨレベルのときに、テストモ
ード特定信号ＴＭ１を活性化する。これらのテストモー
ド特定信号ＴＭ１およびＴＭ２は、図示しないラッチ回
路によりラッチされる。
【０４１０】図７４（Ｂ）は、この図７４（Ａ）に示す
テストモード特定信号発生部の構成の動作を示すタイミ
ング図である。以下、図７４（Ｂ）を参照して、図７４
（Ａ）に示す回路の動作について説明する。
【０４１１】図７４（Ｂ）において、テストモード特定
時において、外部からの制御信号の論理レベルの組合せ
であるコマンドＣＭＤが、テストモードを指示し、さら
に、内部アドレス信号ビットＩｎｔ．Ａ０が、実行する
テスト内容に応じたデータパターンを設定するために、
ＨレベルまたはＬレベルに設定される。このコマンドＣ
ＭＤに従ってテストモード指示信号ＴＭが活性化され、
内部アドレス信号ビットＩｎｔ．Ａ０に従って、テスト
モード特定信号ＴＭ０およびＴＭ１の一方が活性化され
る。これらのテストモード特定信号ＴＭ１，ＴＭ２は、
図示しないラッチ回路によりラッチされる。
【０４１２】コマンドＣＭＤをデコードしてテストモー
ド指示信号ＴＭを生成する回路は、テストモードデコー
ダにより実現され、外部の制御信号／ＣＳ、／ＲＡＳ、
／ＣＡＳ、／ＷＥおよび特定のアドレス信号ビットが特
定の状態に設定されると、このテストモード指示信号Ｔ
Ｍが活性化される。
【０４１３】なお、このテストモード指示信号ＴＭが、
テストモードエントリ指示コマンドにより活性化され、
次いでこのテストモードエントリ後、特定のアドレス信
号ビットを所定の状態に設定して、テストモードを特定
するために、再びテストモード指示コマンドＣＭＤとと
もに与えられてもよい。
【０４１４】アドレス信号ビットＩｎｔ．Ａ０は、単
に、外部アドレス信号ビットをバッファ処理して生成さ
れる信号であり、アドレス取込が指示されない（テスト
モード指示時においては、行／列選択指示は印加されな
い。このテストモードエントリ後に、テストモード特定
が行なわれる動作態様として、図７４（Ｂ）において、
テストモード指示信号ＴＭが、既にＨレベルに設定され
ている状態を示す。
【０４１５】［テストモード特定信号発生部の構成２］
図７５は、この発明の実施の形態２７におけるテストモ
ード特定信号発生部の他の構成を概略的に示す図であ
る。図７５において、テストモード特定信号発生部は、
外部データストローブ信号Ｅｘｔ．ＤＱＳとテストモー
ド指示信号ＴＭを受けるＡＮＤ回路２２０と、ＡＮＤ回
路２２０の出力信号ＴＤＱＳに従って、外部からのアド
レス信号ビットＥｘｔ．Ａ０をラッチして内部アドレス
信号ビットＩｎｔ．Ａ０を生成するラッチ回路２２２を
含む。
【０４１６】テスト動作モード時においては、内部でテ
ストデータが生成されるため、外部からデータストロー
ブ信号を与える必要はなく、このデータストローブ信号
Ｅｘｔ．ＤＱＳを用いて、テストモードを特定する。ラ
ッチ回路２２２は、このＡＮＤ回路２２０の出力信号Ｔ
ＤＱＳの立上がりエッジおよび／または立下がりエッジ
に同期して、外部からのアドレス信号ビットＥｘｔ．Ａ
０を取込み内部アドレス信号ビットＩｎｔ．Ａ０を生成
する。
【０４１７】図７６は、図７５に示すラッチ回路２２２
の構成の一例を示す図である。図７６において、ラッチ
回路２２２は、図７５に示すＡＮＤ回路２２０の出力信
号ＴＤＱＳを所定時間遅延する遅延回路２２２ａと、遅
延回路２２２ａの出力信号とＡＮＤ回路２２０の出力信
号ＴＤＱＳを受けるＥＸＯＲ回路２２２ｂと、ＥＸＯＲ
回路２２２ｂの出力信号ＰＵに従って、外部アドレス信
号ビットＥｘｔ．Ａ０を通過させるトランスファーゲー
ト２２２ｃと、トランスファーゲート２２２ｃを通過し
た信号を反転するインバータ２２２ｄと、インバータ２
２２ｄの出力信号を反転して内部アドレス信号ビットＩ
ｎｔ．Ａ０を生成するインバータ２２２ｅと、インバー
タ２２２ｄの出力信号を反転してインバータ２２２ｄの
入力へ伝達するインバータ２２２ｆを含む。
【０４１８】遅延回路２２２ａおよびＥＸＯＲ回路２２
２ｂは、このＡＮＤ回路２２０の出力信号ＴＤＱＳの変
化を検出する回路として機能する。したがって、外部か
らのデータストローブ信号Ｅｘｔ．ＤＱＳが変化するご
とに、このＥＸＯＲ回路２２２ｂから、所定の時間幅を
有するパルス信号ＰＵが出力され、応じて、外部アドレ
ス信号ビットＥｘｔ．Ａ０が取込まれてラッチされる。
【０４１９】図７７は、図７５および図７６に示すテス
トモード特定信号発生部の動作を示すタイミング図であ
る。以下、この図７７に示すタイミング図を参照して、
図７５および図７６に示す回路の動作について説明す
る。
【０４２０】外部からのデータストローブ信号Ｅｘｔ．
ＤＱＳが立上がる前に、外部アドレス信号ビットＥｘ
ｔ．Ａ０を、たとえばＨレベルに設定する。外部からの
データストローブ信号Ｅｘｔ．ＤＱＳがＨレベルに変化
すると、ＥＸＯＲ回路２２２ｂの出力パルス信号ＰＵが
所定期間Ｈレベルとなり、応じてトランスファーゲート
２２２ｃが導通し、外部アドレス信号ビットＥｘｔ．Ａ
０に従って内部アドレス信号ビットｉｎｔ．Ａ０がＨレ
ベルとなる。
【０４２１】また、このデータストローブ信号Ｅｘｔ．
ＤＱＳがＬレベルとなると、また再び、ＥＸＯＲ回路２
２２ｂの出力パルス信号ＰＵが所定期間Ｈレベルとな
り、トランスファーゲート２２２ｃが導通する。この状
態において、既にアドレス信号ビットＥｘｔ．Ａ０が、
Ｌレベルに設定されている場合、内部アドレス信号ビッ
トＩｎｔ．Ａ０が、この出力パルス信号ＰＵに応答して
外部アドレス信号ビットに従って変化しＬレベルとな
る。以降、この外部データストローブ信号Ｅｘｔ．ＤＱ
Ｓの変化ごとにパルス信号ＰＵが生成され、外部アドレ
ス信号ビットＥｘｔ．Ａ０に対応する論理レベルに、内
部アドレス信号ビットＩｎｔ．Ａ０が設定される。
【０４２２】したがって、テストモード時、テストモー
ド指示信号ＴＭをＨレベルに保持しておくことにより、
外部のデータストローブ信号Ｅｘｔ．ＤＱＳの変化に従
って、テストモードを特定することができる。このテス
トモード特定の方法に従えば、１つのテストモーを完了
させるために、テストモードイグジットを指定する必要
がなく、高速でテストモードを変更することができる。
【０４２３】通常動作モード時においては、ＡＮＤ回路
２２０の出力信号ＴＤＱＳがＬレベルであり、ＥＸＯＲ
回路２２２ｂの出力パルス信号ＰＵもＬレベルを維持
し、このラッチ回路２２２も、動作しない。
【０４２４】なお、この図７５および図７６に示す構成
において、ラッチ回路２２２は、データストローブ信号
Ｅｘｔ．ＤＱＳの立上がりエッジまたは立下がりエッジ
のいずれか一方のエッジに同期して、外部アドレス信号
ビットＥｘｔ．Ａ０をラッチして内部アドレス信号ビッ
トＩｎｔ．Ａ０を生成してもよい。
【０４２５】この外部データストローブ信号に従って、
外部からのアドレス信号ビットを取込み、テストモード
特定信号を生成する構成の場合、テストモード時、任意
のタイミングで、テストモード特定信号ＴＭ１，ＴＭ２
を確定状態に設定することができ、これらのテストモー
ド時、余裕をもってテストモード特定信号を設定して指
定されたテストモードを実行することができる。
【０４２６】［テストモード特定信号発生部の構成３］
図７８は、図７０に示すテストモード特定信号を発生す
る部分のさらに他の構成を概略的に示す図である。図７
８において、テストモード特定信号発生部は、コマンド
デコーダ１００からの書込動作指示信号φｗとテストモ
ード指示信号ＴＭを受けるＡＮＤ回路２３０と、ＡＮＤ
回路２３０の出力信号ＴＷＲに従って外部アドレス信号
ビットＥｘｔ．Ａ０を取込み内部アドレス信号ビットＩ
ｎｔ．Ａ０を生成するラッチ回路２３２を含む。
【０４２７】コマンドデコーダ１００は、外部からの制
御信号／ＲＡＳ、／ＣＡＳ、および／ＷＥ、および／Ｃ
Ｓを、外部クロック信号（または内部クロック信号）の
立上がりエッジで取込み、その論理レベルに従って指定
された動作モードを識別し、書込動作モードを指定する
コマンドが与えられたときには、書込動作指示信号φｗ
を活性化する。
【０４２８】図７９は、図７８に示すラッチ回路２３２
の構成の一例を示す図である。図７９により、ラッチ回
路２３２は、図７８に示すＡＮＤ回路２３０の出力信号
ＴＷＲに従って外部アドレス信号ビットＥｘｔ．Ａ０を
転送するトランスファーゲート２３２ａと、トランスフ
ァーゲート２３２ａを介して転送された信号を反転する
インバータ２３２ｂと、インバータ２３２ｂの出力信号
を反転して内部アドレス信号ビットＩｎｔ．Ａ０を生成
するインバータ２３２ｃと、インバータ２３２ｂの出力
信号を反転してインバータ２３２ｂの入力部に伝達する
インバータ２３２ｄを含む。
【０４２９】この図７９に示すラッチ回路２３２の構成
においては、ＡＮＤ回路２３０の出力信号ＴＷＲが、書
込動作指示信号φｗに従ってテストモード時、活性化さ
れるとトランスファーゲート２３２ａが導通し、この外
部アドレス信号ビットＥｘｔ．Ａ０に従って内部アドレ
ス信号ビットＩｎｔ．Ａ０を生成する。
【０４３０】ＡＮＤ回路２３０の出力信号がＬレベルと
なると、トランスファーゲート２３２ａが、非導通状態
となり、ラッチ回路２３２はラッチ状態となる。
【０４３１】図８０は、図７８および図７９に示すテス
トモード特定信号発生部の動作を示すタイミング図であ
る。以下、図８０を参照して、図７８および図７９に示
す回路の動作について説明する。
【０４３２】テストモード時、データ書込を指示するラ
イトコマンドが与えられると、書込動作指示信号φｗが
活性化され、そのときの外部アドレス信号ビットＥｘ
ｔ．Ａ０がラッチ回路２３２によりラッチされる。アド
レス信号ビットＥｘｔ．Ａ０がＨレベルに設定されてい
る場合には、この内部アドレス信号ビットＩｎｔ．Ａ０
がＨレベルであり、テストモード特定信号ＴＭ１がＨレ
ベルとなる。
【０４３３】一方、ライトコマンド印加時において、外
部アドレス信号ビットＥｘｔ．Ａ０がＬレベルに設定さ
れている場合には、ラッチ回路２３２が、書込動作指示
信号φｗの活性化に応答して、この外部アドレス信号ビ
ットＥｘｔ．Ａ０に従って内部アドレス信号ビットＩｎ
ｔ．Ａ０をＬレベルに設定する。この状態においては、
テストモード特定信号ＴＭ２が活性状態となる。
【０４３４】テストモード時において、データ書込を示
すライトコマンドが与えられる場合、そのときの外部ア
ドレス信号ビットＥｘｔ．Ａ０に従って、内部アドレス
信号ビットＩｎｔ．Ａ０も変化し、応じて、テストモー
ド特定信号ＴＭ１およびＴＭ２の状態が設定される。こ
のテストモード時においては、１つのデータ入力端子に
ついて、外部クロック信号の立上がりエッジで与えられ
る信号に従って２ビットのデータが生成され並列に、内
部データ信号線２０９ａおよび２０９ｂに伝達され、メ
モリセルに対するテスト書込データＤＩＬ０およびＤＩ
Ｌ１が生成される。
【０４３５】したがって、入力回路においては、外部デ
ータのラッチ順序を決定するための内部アドレス信号ビ
ットＡ０は用いる必要がなく、このテストモード時にお
いて、ラッチ回路に対する内部アドレス信号ビットＡ０
を無効状態に設定する。したがって、この１ビットのデ
ータから２ビットのデータを生成する構成においては、
最下位内部アドレス信号ビットは利用しないため、この
データ書込時にライトコマンドとともに、データパター
ンを設定するための信号として、外部アドレス信号ビッ
トＥｘｔ．Ａ０を利用する。これにより、余分のピン端
子を利用することなく、テストモード時、データ書込時
常に、データパターンを設定することができ、また、単
にアドレス信号ビットの変更のみで、テストデータパタ
ーンを変更することができ、４ビットチェッカーパター
ンおよび２ビットチェッカーパターンなどを容易に生成
することができる。
【０４３６】以上のように、この発明の実施の形態２７
に従えば、隣接列のメモリセルへの転送データを、同一
または反転するように設定しているため、データパター
ンの自由度を高くすることができ、信頼性の高いテスト
を行なうことができる。
【０４３７】［他の実施の形態］この発明に従う半導体
記憶装置としては、外部のクロック信号の立上がりエッ
ジおよび立下がりエッジに同期してデータを転送する半
導体記憶装置であればよく、この半導体記憶装置として
は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）およびＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）のいずれであってもよい。
【０４３８】また、テスト動作モードとしてはメモリセ
ルにデータを書込メモリセルの不良などを判定する機能
テストに加えて、バーンインモードにおいて入出力回路
を高速動作させてストレス加速を行うテストモードであ
ってもよい。
【０４３９】
【発明の効果】以上のように、この発明に従えば、内部
で、外部クロック信号または外部データストローブ信号
の２倍の周期で変化する内部信号を生成し、この内部信
号の立上がりエッジおよび立下がりエッジに同期してデ
ータ入出力回路を動作させるように構成しており、低速
のテスタを用いて高速の半導体記憶装置をＤＤＲモード
で動作させることができる。
【０４４０】また、テストモード時においては、この半
導体記憶装置内においてテストデータパターンを発生す
るように構成することにより、テスタが、入力データを
転送する必要がなく、半導体記憶装置内部で、２倍速の
クロック信号に従って、入力データを生成することがで
き、ＤＤＲモードでのテストデータを確実に生成するこ
とができる。
【０４４１】すなわち、複数の互いに位相のずれたクロ
ック信号に従ってこれら複数のクロック信号のそれぞれ
の周期よりも短い周期でワンショットのパルス信号を発
生し、これらのパルス信号に従ってデータの入力または
出力を行なうことにより、外部のクロック信号が低速の
場合でも、高速の内部クロック信号を生成して内部回路
およびデータ入出力回路を高速動作させることができ、
また、ＤＤＲモードでデータの入出力を行なうことがで
きる。
【０４４２】特に、位相が１／４サイクルずれたクロッ
ク信号を用いてパルス信号を生成することにより、容易
に、データの入出力を４倍速で行なわせるための出力制
御クロック信号を生成することができる。
【０４４３】また、このパルス信号に従って外部からの
動作モード指示信号を取込むことにより、この外部のク
ロック信号に対応して動作モード指示信号が与えられる
場合においても、装置内部で正確に外部からの動作モー
ドを指定する信号を取込み内部動作モード指示信号を生
成することができる。
【０４４４】また、これらの１／４サイクル位相のずれ
たクロック信号の排他的論理和をとり、その排他的論理
和の信号の変化に応答してパルス信号を生成することに
より、外部からのクロック信号の４倍速の内部クロック
信号を生成することができ、ＤＤＲモードでデータの入
出力を行なうことが容易にできる。
【０４４５】また、データストローブタイミングを与え
るデータストローブ信号を入力させるストローブ端子を
含む複数の信号端子からの信号に従ってこのストローブ
端子の信号よりも短い周期で内部ストローブ信号を生成
し、この内部ストローブ信号に従って外部データの取込
および書込データの生成を行なうことにより、外部の信
号が低速の場合でも、高速の内部データストローブ信号
を生成することができ、このデータ入力回路を高速動作
させることができ、特に、ＤＤＲモードで動作させて外
部からのデータを取込むことができる。
【０４４６】複数のデータストローブ信号入力端子にそ
れぞれ特定動作モード時位相の異なる信号を与え、これ
らの複数のストローブ端子の信号に従って内部ストロー
ブ信号を生成することにより、ピン端子数を増加させる
ことなく、容易に外部のデータストローブ信号よりも高
速の内部データストローブ信号を生成することができ
る。
【０４４７】また、この複数の信号端子の信号を論理合
成して第１のパルスを発生し、第１のパルスに従って外
部からのデータを取込みラッチし、かつ第１のパルス信
号に従って第２のパルス信号を生成し、１つのデータ端
子当たり、この第２のパルス信号に従って複数の第１の
ラッチ回路にラッチされたデータを並列に転送すること
により、容易に外部のデータストローブ信号よりも高速
の内部データストローブ信号を生成してＤＤＲモードで
テストデータを選択メモリセルへ転送することができ
る。
【０４４８】また、これらの複数の信号端子に対し、１
／４サイクル位相のずれたデータストローブ制御信号を
与え、これらの制御信号の排他的論理和を取り、第１の
パルス信号を発生し、かつこの第１のパルス信号に応答
してワンショットの第２のパルス信号を生成することに
より、簡易な回路構成で外部クロック信号の４倍の周波
数のパルス信号を生成して、入力回路を動作させること
ができる。
【０４４９】また、複数のストローブ端子それぞれに対
応して配置される回路に、この合成制御信号を伝達する
ことにより、複数個の入力回路が設けられている構成に
おいても、端子数を増大させることなく、簡易な回路構
成で正確に、外部のデータストローブ信号の４倍の速度
ですべての入力回路を動作させることができる。
【０４５０】また、特定動作モード時において行われる
服すの制御信号の論理合成動作をこの特定動作モードと
異なる動作モード時においては禁止することにより、不
必要な消費電力を削減することができる。
【０４５１】また、このデータストローブ信号を受ける
端子とチップ活性化信号を受ける端子に与えられる信号
を利用して特定動作モード時において、内部データスト
ローブ信号を生成し、このチップ活性化信号に対応する
内部チップ活性化信号を特定動作モードに常時活性状態
とすることにより、余分のピン端子を追加することなく
外部データストローブ信号の２倍の速度のデータストロ
ーブ信号を生成することができ、また内部回路も確実
に、この内部チップ活性化信号を活性化状態とすること
により外部制御信号および高速の内部クロック信号に従
って動作させることができる。
【０４５２】また、クロックイネーブル信号を受けるク
ロックイネーブル端子の信号とデータストローブ信号と
に従って内部データストローブ信号とを生成し、このク
ロックイネーブル信号に対応する内部クロック信号は常
時活性状態とすることにより、ピン端子数を増加させる
ことなく正確に、外部クロック信号よりも高速の内部ク
ロック信号を生成しかつデータストローブ信号の高速の
内部データストローブ信号に従ってデータを生成するこ
とができ、ピン端子数を増加させることなく、容易に外
部クロック信号よりも高速でＤＤＲモード半導体記憶装
置のデータ入力回路を動作させることができる。
【０４５３】また、このクロックイネーブル信号に従っ
て外部クロック信号の周波数逓倍した内部クロック信号
を生成することにより、このテストモード時確実に、外
部クロック信号よりも高速の内部クロック信号を生成し
て内部回路を動作させることができる。
【０４５４】また、データマスク端子とデータストロー
ブ端子に与えられる信号に従って内部データストローブ
信号を生成し、このマスク端子に与えられる信号に対す
る内部マスク信号を常時非活性状態とすることにより、
ピン端子数を増加させることなく確実に外部のデータス
トローブ信号よりも高速の内部データストローブ信号を
生成することができる。またマスクは、この特定動作モ
ード時において常時非活性状態とすることにより、正確
に、各メモリセルに対し所望のテストデータを書込むこ
とができる。
【０４５５】また、クロック端子とストローブ端子に与
えられる信号に従ってデータストローブ信号を生成する
ことにより、ピン端子数を増加させることなく外部のデ
ータストローブ信号よりも高速の内部データストローブ
信号を生成することができる。また、このとき、別のロ
ック入力端子のクロック信号に従って相補内部クロック
信号を生成することにより、確実に、データストローブ
信号にクロック入力端子を用いても、外部クロック信号
に従って内部クロック信号を生成でき、また外部クロッ
ク信号よりも高速の内部クロック信号を生成することが
できる。
【０４５６】また、データストローブ信号と出力制御信
号を受ける端子に与えられる信号とに従って内部ストロ
ーブ信号を生成することにより、特定動作モード時にお
いて、ピン端子数を増加させることなく、高速の内部デ
ータストローブ信号を生成することができる。
【０４５７】また、この特定動作モード時、内部出力制
御信号を生成する出力制御回路を、対応のピン端子から
分離することにより、確実にデータ入力時、正確にデー
タストローブ信号に従ってテストデータを生成して選択
メモリセルへ書込むことができる。
【０４５８】また、データストローブ端子と基準電圧入
力端子とに、互いに位相の異なる信号を与えることによ
り、端子数を増加させることなク容易に外部のデータス
トローブ信号よりも高速の内部データストローブ信号を
生成することができる。
【０４５９】このとき、基準電圧入力端子を内部回路か
ら分離し、内部回路に対し内部基準電圧発生回路を活性
化させて、入力信号のＨ／Ｌレベル判定基準となる基準
電圧を伝達することにより、正確に、データ入力を行な
うことができる。
【０４６０】また、データストローブ信号と通常動作モ
ードに未使用とされる端子の信号とを利用して、内部デ
ータストローブ信号を生成することにより、ピン数を増
加させることなく、内部回路動作に悪影響を及ぼすこと
なく、高速の内部データストローブ信号を生成すること
ができる。
【０４６１】また、特定動作モード時、データパターン
を内部で生成し、このデータパターンを入力回路の出力
データに代えて内部データバスに伝達することにより、
低速のテスタを用いても、確実に高速で、内部データを
生成して、内部データバスに伝達することができる。ま
たこのデータパターン発生器として、外部クロック信号
のよりも高速の内部クロック信号に同期してこの内部ク
ロック信号のサイクルごとに論理レベルが変化する２ビ
ットチェッカパターンを生成し、この２ビットチェッカ
パターンのデータビットを並列に内部データバス線に伝
達することにより、容易に、２ビットチェッカパターン
を高速で生成して、選択メモリセルへ書込むことができ
る。
【０４６２】また、この並列に伝達されるデータビット
が、同一論理レベルのデータビットの場合、容易に、列
方向において２ビットのメモリセルごとに、テスト書込
データの論理レベルを変化させることができ、２ビット
チェッカパターンをメモリアレイに格納することができ
る。
【０４６３】また、このデータパターン発生回路の出力
データビットを反転し、これらの反転回路の出力および
データパターンを並列に転送することにより、行方向に
おいて隣接するメモリセルのデータビットの論理値を異
ならせることができ、容易にチェッカパターンをメモリ
アレイに格納することができる。
【０４６４】また、４ビットチェッカパターンを発生す
ることにより、４ビットチェッカパターンを特定動作モ
ード時メモリアレイに格納することができる。
【０４６５】また、チェッカパターンを発生することに
より、メモリアレイにチェッカパターンを特定動作モー
ドで格納することができる。
【０４６６】このチェッカパターンテストモード時、論
理レベルの異なるデータを並列に生成して内部データバ
ス線に並列に伝達する構成とすることにより、容易にチ
ェッカパターンを生成することができる。
【０４６７】また、データパターンとして、固定電圧レ
ベルのデータを生成することにより、すべてのメモリセ
ルへ同一の論理レベルのデータまたはチェッカパターン
データを書込むことができる。
【０４６８】また、このデータパターン発生回路を初期
状態にリセットすることにより、確実に、所望のデータ
パターン系列を有するデータをメモリアレイに転送して
選択メモリセルに書込むことができる。
【０４６９】また、このデータパターン発生回路のリセ
ットを、ライトコマンドに従って行なうことにより、デ
ータ書込時、確実にデータパターン発生シーケンスを初
期化して、メモリセルへ書込むことができ、確実に、所
望のデータパターン列を、選択メモリセルに書込むこと
ができる。
【０４７０】また、アクティブコマンドに従ってデータ
パターン発生回路をリセットすることにより、十分に余
裕を持ってデータパターン発生回路を初期化することが
できる。
【０４７１】また、このデータパターン発生回路の出力
データの論理レベルを変換し、データパターン発生回路
の出力データおよび論理レベル変換回路の出力データを
アドレス信号に従って選択して内部データバス線に伝達
することにより、特定のアドレス領域ごとにデータパタ
ーンを変更することができ、データパターンの自由度を
高くすることができる。
【０４７２】また、この論理レベル変換回路として、反
転回路を利用することにより、チェッカパターンおよび
反転チェッカパターンをそれぞれ特定のアドレス領域に
書込むことができる。
【０４７３】また、このデータパターン発生回路を、複
数個設け、選択信号に従ってこれらの複数のデータパタ
ーン発生回路の１つの出力データを選択して内部データ
伝達線に伝達することにより、所望のデータパターンを
特定動作モード時選択メモリセルに書込むことができ、
生成するデータパターンの自由度を高くすることができ
る。
【０４７４】また、この選択信号をテストモードに応じ
て設定することにより、個々の、テスト内容に応じたデ
ータパターンを生成することができる。
【０４７５】また、このデータパターン発生回路の選択
信号を、外部ストローブ指示信号に従って外部からのデ
ータを取りこんで設定することにより、実際のデータ書
込が行なわれるときに生成されるデータパターン列を設
定することができ、確実に、所望のデータパターンのメ
モリセルを生成して選択メモリセルへ書込むことができ
る。また、この特定動作モード時においては外部データ
ストローブ信号がデータ入出力と非同期で印加すること
ができるため、任意のタイミングで選択信号を設定して
生成されるデータパターンを設定することができる。
【０４７６】また、このデータパターン選択信号を、ラ
イトコマンド印加時に、データ端子に与えられるデータ
に従って設定することにより、データ書込時に生成され
るデータパターンを設定することができ、確実に、選択
されたデータパターン列を、選択メモリセルへ書込むこ
とができる。
【０４７７】また、このデータパターン発生回路は、デ
ータ入力端子に対応して配置することにより、データ入
力端子に対応して、生成されるデータパターンを個々に
設定することができ、生成されるデータパターンの自由
度をさらに改善することができる。
【０４７８】特に、このデータパターン発生回路をデー
タ入力端子それぞれに対応して配置することにより、デ
ータ入力端子ごとに生成されるデータパターンを個々に
設定することができ、データパターンの自由度を大幅に
改善することができる。
【０４７９】また、このデータパターン発生回路を出力
端子の各グループに対応して配置することにより、デー
タパターン発生回路の数を低減することができる。
【０４８０】また、このデータパターン発生回路を複数
配置し、この複数のデータパターン発生回路と内部デー
タ伝達線の間にスクランブル回路を配置することによ
り、データ伝達バス線に伝達されるデータパターンを切
換信号に従ってスクランブル回路の経路を変更すること
により、変更することができ、生成されるデータパター
ンの自由度を改善することができる。
【０４８１】また、この切換信号をテストモード指示信
号に従って設定することにより、各テストモードごと
に、選択されたデータパターンを設定することができ、
正確なテストを行なうことができる。
【０４８２】また、このスクランブルの回路の制御信号
をライトコマンドに従って外部データを取込んで設定す
ることにより、データパターン発生時において、正確
に、書込データに代えて、生成されたデータパターンを
設定することができる。
【０４８３】また、このスクランブル制御のための切換
信号を、ストローブ指示信号に同期して外部からのデー
タ入力端子に従って設定することにより、任意のタイミ
ングで、データパターンを設定することができ、ストロ
ーブ指示信号とライトコマンドとを同期して同時に与え
ることにより、通常のテストモード時の動作タイミング
と同様にして、テストデータパターン選択を行なって、
データパターンを選択メモリセルに書込むことができ
る。
【０４８４】また、このデータパターン発生回路の出力
データの論理を変換し、このデータパターン発生回路の
出力データと論理レベル変換回路の出力データを別々の
入力端子に対して配置される内部データ伝達線に伝達す
ることにより、データパターン発生回路の数を低減する
ことができる。
【０４８５】また、データパターン発生回路の出力デー
タを、反転して別の入力端子に対して設けられる内部デ
ータ伝達バス線に伝達することにより、各データ端子に
対応して設けられるＩＯブロックごとにデータパターン
を異ならすことができ、データパターンの自由度を改善
することができる。
【０４８６】また、複数個設けられるデータパターン発
生回路の各々を複数のデータ端子に対応して配置し、対
応のデータ端子に対し互いに論理レベルの異なるデータ
を送出する構成とし、これらのデータパターン発生回路
の出力データをスクランブルして内部データ伝達バス線
に伝達することにより、よりデータパターンの自由度を
改善することができ、より信頼性の高いテストを行なう
ことができる。
【０４８７】また、データパターン発生器の初期値を外
部信号に従って設定することにより、確実に所望のデー
タパターン列を生成することができる。
【０４８８】またこの初期値をライトコマンドに従って
外部データに従って生成することにより、データ書込時
に確実に、必要とされるデータパターンを設定すること
ができる。
【０４８９】また、このデータパターン発生回路の初期
値を、ストローブ信号に同期して外部データに従って設
定することにより、任意のタイミングで、テストデータ
パターンを設定することができ、また、データ書込時
に、このストローブ信号を外部から与えることにより、
通常の動作モードタイミングと同様にして、内部のデー
タパターンを設定することができ、書込タイミングに合
わせて、生成されるデータパターンの初期値を設定する
ことができる。
【０４９０】また、データストローブ端子の信号の変化
に従ってデータ入力端子に与えられたデータを取込んで
各ストローブ信号の変化に従って取込んだデータから複
数ビットのデータを生成して内部データ線に並列に伝達
することにより、外部のテストを通常動作速度で動作さ
せて、内部でそれより速い速度で等価的に入力回路を動
作させて内部書込データを生成することができる。
【０４９１】この内部データ生成回路は、ストローブ端
子の信号を周波数逓倍し、この周波数逓倍回路の出力信
号に従ってワンショットの第１のパルス信号を発生し、
この第１のパルス信号に従ってデータ入力端子に印加さ
れるデータをラッチし、この第１のパルス信号に応答し
て生成される第２のパルス信号に応答してこの第１のラ
ッチ回路のラッチデータをラッチして、複数の内部デー
タ線に並列に出力することにより、容易に、外部のデー
タストローブ信号よりも高速で入出力回路を等価的に動
作させて内部書込データを生成することができる。
【０４９２】これらの複数の内部データ線のうち、１つ
の内部データ線には、他の内部データ線上の信号の論理
を反転した信号を伝達することにより、チェッカパター
ンをメモリアレイのメモリセルに書込むことができ、デ
ータパターンの自由度を改善することができる。
【０４９３】また、この内部データ線に対し１つのラッ
チ回路の出力とこのラッチ回路の出力反転信号との一方
を選択して別の内部データ線に伝達する構成とすること
により、データ書込時、動作モード時に応じて、テスト
モードを変更することなく内部で生成されるデータパタ
ーンを変更することができ、テストモード変更の手順が
不要となり、高速でテストを行なうことができる。ま
た、テストモードの切換を容易に行なうことができ、生
成されるデータパターンの種類を増大させることができ
る。
【０４９４】また、テストモード指示信号と内部アドレ
スとに従ってこの内部データ線に伝達される信号を選択
することにより、通常の特定動作モード時データ入力指
示動作と並行して内部で生成されるデータパターンを設
定することができ、等価的に、外部のデータストローブ
信号よりも高速でデータの取込みを行なって内部データ
を生成する動作を行なうことができる。
【０４９５】また、ストローブ端子に印加される信号に
従ってアドレス信号を取込んで内部アドレスを生成して
選択信号を生成することにより、外部のテスタにおいて
通常のデータ書込タイミングと同じタイミングで、デー
タパターン設定用のアドレスを用いてデータパターンを
選択し、データ書込タイミングと同じタイミングで選択
されたデータパターンを生成することができる。
【０４９６】また、任意のタイミングで、このストロー
ブ端子を用いて選択されるデータパターンを設定するこ
とにより、余裕を持ってデータパターンを指定すること
ができる。
【０４９７】またライトコマンドに従ってアドレス信号
を取込んで選択信号を生成することにより、データ書込
時に、生成されるテストデータパターンを設定すること
ができ、データ書込タイミングに合わせて選択されるデ
ータパターンを設定することができ、確実に、データ書
込時に生成されるデータパターンを設定してメモリセル
へ書込むことができる。
【図面の簡単な説明】
【図１】 この発明に従う同期型半導体記憶装置の全体
の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミング図である。
【図３】 図１に示す内部クロック発生回路の構成の一
例を示す図である。
【図４】 図１に示す制御回路の構成の一例を示す図で
ある。
【図５】 この発明の実施の形態２に従う内部クロック
発生回路の構成を概略的に示す図である。
【図６】 図５に示す内部クロック発生回路の動作を示
すタイミング図である。
【図７】 この発明の実施の形態３に従うデータストロ
ーブ信号生成部の構成を概略的に示す図である。
【図８】 図７に示すストローブ信号生成回路の構成の
一例を概略的に示す図である。
【図９】 図８に示すストローブ信号生成回路の動作を
示すタイミング図である。
【図１０】 図７に示す入力回路の構成を概略的に示す
図である。
【図１１】 図１０に示す入力回路の動作を示すタイミ
ング図である。
【図１２】 この発明の実施の形態３における２倍速デ
ータストローブ信号生成部の構成を概略的に示す図であ
る。
【図１３】 この発明の実施の形態３に従う半導体記憶
装置の動作を示すタイミング図である。
【図１４】 この発明の実施の形態３の変更例の構成を
示す図である。
【図１５】 この発明の実施の形態４の構成を概略的に
示す図である。
【図１６】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。
【図１７】 この発明の実施の形態５の構成を概略的に
示す図である。
【図１８】 この発明の実施の形態６の構成を概略的に
示す図である。
【図１９】 この発明の実施の形態７の構成を概略的に
示す図である。
【図２０】 この発明の実施の形態８の構成を概略的に
示す図である。
【図２１】 この発明の実施の形態９の構成を概略的に
示す図である。
【図２２】 この発明の実施の形態１０の構成を概略的
に示す図である。
【図２３】 この発明の実施の形態１１に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図２４】 この発明の実施の形態１１に従うデータ入
力部の構成を概略的に示す図である。
【図２５】 この発明の実施の形態１２に従うデータパ
ターン発生器の構成を概略的に示す図でである。
【図２６】 図２５に示すデータパターン発生器の動作
を示すタイミング図である。
【図２７】 この発明の実施の形態１２における外部ク
ロック信号と内部クロック信号のタイミング関係を示す
図である。
【図２８】 この発明の実施の形態１３の構成を概略的
に示す図である。
【図２９】 図２８に示すデータパターン発生器の動作
を示すタイミング図である。
【図３０】 この発明の実施の形態１４の構成を概略的
に示す図である。
【図３１】 図３０に示すデータパターン発生器の動作
を示すタイミング図である。
【図３２】 この発明の実施の形態１５の構成を概略的
に示す図である。
【図３３】 図３２に示すデータパターン発生器の動作
を示すタイミング図である。
【図３４】 この発明の実施の形態１５の変更例の構成
を概略的に示す図である。
【図３５】 図３４に示すデータパターン発生器の動作
を示すタイミング図である。
【図３６】 この発明の実施の形態１６の構成を概略的
に示す図である。
【図３７】 図３６に示すデータパターン発生器の動作
を示すタイミング図である。
【図３８】 この発明の実施の形態１６の変更例１の構
成を概略的に示す図である。
【図３９】 図３８に示すデータパターン発生器の動作
を示すタイミング図である。
【図４０】 この発明の実施の形態１６におけるデータ
入力端子とメモリアレイのＩＯブロックの対応関係を概
略的に示す図である。
【図４１】 この発明の実施の形態１７に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図４２】 図４１に示すデータパターン発生器の構成
を概略的に示す図である。
【図４３】 図４１に示すデータパターン発生器の変更
例の構成を概略的に示す図である。
【図４４】 図４１に示すリセット回路の構成を示す図
である。
【図４５】 図４４に示すリセット回路の動作を示すタ
イミング図である。
【図４６】 この発明の実施の形態１８に従う示すリセ
ット回路の構成を示す図である。
【図４７】 図４１に示すリセット回路の動作を示すタ
イミング図である。
【図４８】 この発明の実施の形態１９に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図４９】 （Ａ）および（Ｂ）は、図４８に示すデー
タパターン発生部によるメモリアレイへの書込データパ
ターンを示す図である。
【図５０】 この発明の実施の形態２０に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図５１】 図５０に示す選択信号発生部の構成を示す
図である。
【図５２】 図５０に示す選択信号発生部の変更例１の
構成を概略的に示す図である。
【図５３】 図５０に示す選択信号を発生する部分の変
更例２の構成を概略的に示す図である。
【図５４】 この発明の実施の形態２１に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図５５】 この発明の実施の形態２１に従うデータパ
ターン発生部の変更例の構成を概略的に示す図である。
【図５６】 この発明の実施の形態２２に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図５７】 図５６に示すスクランブル回路の構成の一
例を示す図である。
【図５８】 図５６に示すスクランブル信号を発生する
部分の構成を概略的に示す図である。
【図５９】 この発明の実施の形態２２に従うデータパ
ターン発生部の変更例の構成を概略的に示す図である。
【図６０】 この発明の実施の形態２３に従うデータパ
ターン発生部のデータ入力端子と内部テストデータの対
応関係を概略的に示す図である。
【図６１】 この発明の実施の形態２３に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図６２】 図６１に示すスクランブル信号を発生する
部分の構成を概略的に示す図である。
【図６３】 図６１に示すスクランブル信号を発生する
部分の構成の変更例１を示す図である。
【図６４】 この発明の実施の形態２４に従うデータパ
ターン発生部の構成を概略的に示す図である。
【図６５】 図６４に示すデータパターン発生器の構成
の一例を示す図である。
【図６６】 図６４に示す初期設定データを発生する部
分の構成を概略的に示す図である。
【図６７】 図６６に示す初期値データ発生部の動作を
示すタイミング図である。
【図６８】 図６４に示す初期データ発生部の変更例１
の構成を概略的に示す図である。
【図６９】 図６８に示す回路の動作を示すタイミング
図である。
【図７０】 この発明の実施の形態２５に従うデータ入
力部の構成を概略的に示す図である。
【図７１】 図７０に示すデータ入力部の動作を示すタ
イミング図である。
【図７２】 この発明の実施の形態２６に従うデータ入
力部の構成を概略的に示す図である。
【図７３】 この発明の実施の形態２７に従うデータ入
力部の構成を概略的に示す図である。
【図７４】 （Ａ）は、図７３に示すテストモード特定
信号を発生する部分の構成の一例を示し、（Ｂ）は、こ
の（Ａ）に示す回路の動作を示すタイミング図である。
【図７５】 図７３に示すテストモード特定信号を発生
する部分の変更例を概略的に示す図である。
【図７６】 図７５に示すラッチ回路の構成の一例を示
す図である。
【図７７】 図７５に示すラッチ回路の動作を示すタイ
ミング図である。
【図７８】 内部信号発生回路の変更例２の構成を概略
的に示す図である。
【図７９】 図７８に示すラッチ回路の構成の一例を示
す図である。
【図８０】 図７８に示す回路の動作を示すタイミング
図である。
【図８１】 従来のＤＤＲモード半導体記憶装置のデー
タ出力時の動作を示すタイミング図である。
【図８２】 従来のＤＤＲモード半導体記憶装置の内部
クロック発生部の構成を概略的に示す図である。
【図８３】 図８２に示す内部クロック発生部の動作を
示す信号波形図である。
【図８４】 従来のＤＤＲモード半導体記憶装置のデー
タ出力部の構成を概略的に示す図である。
【符号の説明】
１ メモリアレイ、２ 周辺回路、３ 内部クロック発
生回路、４ 制御回路、５ 書込／読出回路、６ 入出
力回路、３ｆ，３ｇ ＡＮＤ回路、３ｈ ＥＸＯＲ回
路、３ｊ，３ｋ セレクタ（ＭＵＸ）、３ｍ，３ｎ ワ
ンショットパルス発生回路、１２，１３ ストローブ端
子、１４ テストクロック生成回路、１５，１６ セレ
クタ、１７，１８ ストローブ信号生成回路、１９ 下
位入力回路、２０ 上位入力回路、２１ バッファ回
路、２２ ワンショットパルス発生回路、２３，２４，
２５，２６ ラッチ回路、１４ａ ＥＸＯＲ回路、１４
ｂ，１４ｃ ＡＮＤ回路、３０ ストローブ端子、３１
未使用端子、３２ ＥＸＯＲ回路、３３ セレクタ、
３４ ストローブ信号生成回路、３５，３６ ＡＮＤ回
路、４０ チップセレクト端子、４１ ＣＳバッファ、
４５ クロックイネーブル端子、４６ ＣＫＥバッフ
ァ、５０ データマスク端子、５１ ＤＭバッファ、６
０ インバータ、６１ セレクタ、６２ ＣＬＫバッフ
ァ、６５ 出力制御端子、６６ セレクタ、６７ ＱＦ
Ｃ発生回路、６８ 読出制御回路、７０ 基準電圧端
子、７１ セレクタ、７２ Ｖｒｅｆ発生回路、７７
データパターン発生器、７５ データ入力端子、７９
セレクタ、７５ データ入力端子、８１セレクタ、８７
ａ，８７ｂ セレクタ、８７ｃ，８７ｄ セレクタ、７
７ａ接地ノード、７７ｂ 電源ノード、９０ データパ
ターン発生器、９２ リセット回路、１００ コマンド
デコーダ、１０１，１０４ ＡＮＤ回路、１０２ イン
バータ、Ｇ１０−Ｇ１３ ＮＡＮＤゲート、１０３ イ
ンバータ、１０７，１０８ トライステートインバー
タ、１０ ，１０６ インバータ、１１０ａ−１１０ｋ
データパターン発生器、１１２ セレクタ、１２０
テストモードデコード回路、１２５ 入力バッファ、１
２７ ラッチ回路、１３０ 入力バッファ、１３２ ラ
ッチ回路、ＰＴＧ０−ＰＴＧｍ データパターン発生
器、１４０データパターン発生部、１４２ スクランブ
ル回路、１４５ スクランブルデコード回路、１５０
データパターン発生部、１５２ スクランブル回路、１
５５データパターン発生部、１５７ スクランブル回
路、１６０ 入力バッファ、１６２ ラッチ回路、１６
４ 入力バッファ、１６６ ラッチ回路、１７０ デー
タパターン発生器、１７２ 入力バッファ、１７４ 立
下がり遅延回路、１７６ ラッチ回路、１７８，１７９
ＮＡＮＤゲート、１７７ インバータ、１８０ ＡＮ
Ｄ回路、１８１ 入力バッファ、１８２ ラッチ回路、
１８３ インバータ、１８４，１８５ ＮＡＮＤゲー
ト、２００ ２逓倍回路、２０２ セレクタ、１９０
ストローブ端子、１９２ データ入力端子、２００ ２
逓倍回路、２０２ セレクタ、２０４ ストローブ信号
生成回路、２０６，２０８ ラッチ回路、２１０ セレ
クタ、２１２ インバータ、２１４ セレクタ、２１２
インバータ、２１６ セレクタ、２１８ ＡＮＤ回
路、２１９ ゲート回路、２２２ ラッチ回路、２３２
ラッチ回路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/417 Ｇ１１Ｃ 11/34 ３４１Ｄ Ｇ０６Ｆ 1/04 ３３０Ｚ Ｆターム(参考） 5B015 JJ00 KB84 MM07 MM09 MM10 PP08 RR03 5B079 BA20 BC03 DD04 DD08 DD20 5L106 AA01 AA02 DD06 DD11 DD22 FF01 FF04 FF05 GG03 GG05 5M024 AA90 BB30 BB34 BB35 BB36 DD19 DD39 DD59 DD82 JJ02 JJ03 JJ35 JJ36 JJ52 LL01 MM02 MM04 MM05 PP01 PP02 PP03 PP07 PP10

Claims (57)

    【特許請求の範囲】
  1. 【請求項１】 互いに位相の異なる複数のクロック信号
    を受け、前記複数のクロック信号の変化に応答して前記
    複数のクロック信号のそれぞれの周期よりも短い周期で
    ワンショットのパルス信号を発生するパルス発生回路、
    および前記パルス発生回路の発生するパルス信号に同期
    してデータの入力または出力を行なうデータインターフ
    ェイス回路を備える、半導体記憶装置。
  2. 【請求項２】 前記複数のクロック信号は、互いに１／
    ４サイクル位相のずれた同一周波数のクロック信号であ
    る、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記複数のクロック信号のうちの第１の
    クロック信号に応答して前記パルス発生回路から発生さ
    れるパルス信号に同期して、外部から与えられる動作モ
    ードを指示する制御信号を取込む制御信号入力回路をさ
    らに備える、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記複数のクロック信号は、互いに１／
    ４サイクル位相のずれた同一周波数の第１および第２の
    クロック信号を含み、 前記パルス発生回路は、 前記第１および第２のクロック信号の排他的論理和を取
    るゲート回路と、 前記ゲート回路の出力信号の立上がりおよび立下がりそ
    れぞれに応答してパルス信号を発生するパルス発生器を
    含む、請求項１記載の半導体記憶装置。
  5. 【請求項５】 データのストローブタイミングを与える
    データストローブ信号を入力するストローブ端子を含む
    複数の信号端子からの信号を受け、特定動作モード時、
    前記ストローブ端子の信号を周波数逓倍した内部ストロ
    ーブ信号を生成する内部ストローブ信号生成回路、およ
    び前記内部ストローブ信号に従って外部データの取込お
    よび内部書込データの生成を行なうデータ入力回路を備
    える、半導体記憶装置。
  6. 【請求項６】 前記データ入力回路は、少なくとも２つ
    のグループに分割される複数ビットのデータを入力し、 前記複数の信号端子は、前記データビットのグループそ
    れぞれに対応して配置され、それぞれ対応のグループの
    データビットのストローブタイミングを与えるデータス
    トローブ信号を入力する複数のストローブ端子を備え、 前記内部ストローブ信号生成回路は、前記複数のストロ
    ーブ端子に与えられた信号に従って前記内部ストローブ
    信号を生成し、前記特定動作モード時において、前記複
    数のストローブ端子に互いに位相の異なる同一周波数の
    信号が印加される、請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記内部ストローブ信号生成回路は、前
    記複数の信号端子からの信号を論理合成して第１のパル
    ス信号を生成する第１のパルス信号生成回路と、 前記第１のパルス信号に従って第２のパルス信号を生成
    する第２のパルス信号生成回路とを含み、 前記データ入力回路は、１ビットのデータ入力端子に対
    して、 前記第１のパルス信号生成回路からの第１のパルス信号
    に応答して、外部から与えられたデータを順次取込みラ
    ッチする複数の第１のラッチ回路と、 前記第２のパルス信号生成回路からの第２のパルス信号
    に応答して、前記複数の第１のラッチ回路のラッチデー
    タを並列に受けてラッチし、該ラッチデータを並列に内
    部へ転送する複数の転送／ラッチ回路とを含む、請求項
    ５記載の半導体記憶装置。
  8. 【請求項８】 前記複数の信号端子に対しては、前記特
    定動作モード時、互いに１／４サイクル位相のずれた同
    一周波数のストローブ制御信号が与えられ、前記第１の
    パルス信号生成回路は、前記制御信号の排他的論理和を
    取って前記第１のパルス信号を生成するゲート回路を備
    え、 前記第２のパルス信号生成回路は、前記第１のパルス信
    号に応答してワンショットのパルス信号を前記第２のパ
    ルス信号として生成するワンショットパルス発生器とを
    備える、請求項７記載の半導体記憶装置。
  9. 【請求項９】 前記内部ストローブ信号生成回路は、前
    記特定動作モードを指定する特定モード指示信号に応答
    して、前記複数のストローブ端子に印加される制御信号
    を合成し、該合成制御信号を前記複数のストローブ端子
    それぞれに印加される信号に代えて対応の回路へ印加す
    る、請求項６記載の半導体記憶装置。
  10. 【請求項１０】 前記内部ストローブ信号生成回路は、
    前記特定動作モード時においては、前記複数の信号端子
    に印加される信号を論理合成して前記内部ストローブ信
    号を生成し、前記特定の動作モードと異なる動作モード
    時においては、前記合成動作が停止される、請求項５記
    載の半導体記憶装置。
  11. 【請求項１１】 前記複数の信号端子は、前記特定動作
    モード時、前記半導体記憶装置を選択状態に設定するチ
    ップ活性化信号を受ける選択／活性化端子を含み、 前記内部ストローブ信号生成回路は、前記特定動作モー
    ド時、前記ストローブ端子に印加される信号と前記選択
    ／活性化端子に印加される信号とに従って前記内部スト
    ローブ信号を生成し、 前記半導体記憶装置は、さらに、前記特定動作モード
    時、前記選択／活性化端子を介して印加される信号に代
    えて、活性状態に設定された信号を内部チップ活性化信
    号として生成して内部回路へ伝達する回路を備える、請
    求項５記載の半導体記憶装置。
  12. 【請求項１２】 前記半導体記憶装置は、クロック信号
    に同期して動作するクロック同期型半導体記憶装置であ
    って、 前記複数の信号端子は、内部クロック信号の生成を指示
    するクロックイネーブル信号を受けるクロックイネーブ
    ル端子を含み、 前記内部ストローブ信号生成回路は、前記ストローブ端
    子と、前記クロックイネーブル端子に印加される信号と
    に従って前記内部ストローブ信号を生成し、 前記半導体記憶装置は、さらに、 前記特定動作モード時において、前記クロックイネーブ
    ル端子を介して与えられる信号に代えて、常時活性化さ
    れた信号を内部クロックイネーブル信号として生成する
    回路と、 前記内部クロックイネーブル信号の活性化時外部クロッ
    ク信号に従って内部クロック信号を生成する内部クロッ
    ク生成回路を備える、請求項５記載の半導体記憶装置。
  13. 【請求項１３】 前記内部クロック生成回路は、前記ク
    ロックイネーブル信号の活性化時、前記特定動作モード
    時において、前記外部クロック信号を周波数逓倍した内
    部クロック信号を前記内部クロック信号として生成する
    回路を含む、請求項１２記載の半導体記憶装置。
  14. 【請求項１４】 前記複数の信号端子は、少なくともデ
    ータ書込に対しマスクをかけるマスク指示信号を入力す
    るマスク端子を含み、 前記内部ストローブ信号生成回路は、前記ストローブ端
    子に印加される信号と前記マスク端子に印加される信号
    とに従って、前記内部ストローブ信号を生成し、 前記半導体記憶装置は、さらに、前記特定動作モード時
    において、前記マスク端子を介して印加される信号に代
    えて、常時非活性状態の信号を生成して前記データ入力
    回路へ伝達する回路を備える、請求項５記載の半導体記
    憶装置。
  15. 【請求項１５】 前記複数の信号端子は、外部からの信
    号を受ける第１および第２のクロック端子を含み、 前記内部ストローブ信号生成回路は、前記ストローブ端
    子と前記第１のクロック端子に印加される信号に従って
    前記内部ストローブ信号を生成し、 前記半導体記憶装置はさらに、 前記特定動作モード時、前記第２のクロック端子に印加
    されるクロック信号に従って相補なクロック信号を生成
    して内部クロック回路へ与え、かつ前記第１のクロック
    端子を前記内部クロック回路から分離する回路を備え、
    前記内部クロック回路は前記相補なクロック信号に従っ
    て内部クロック信号を生成する、請求項５記載の半導体
    記憶装置。
  16. 【請求項１６】 前記信号端子は、データの書込とデー
    タの読出が内部において重なるとき、データ読出を遅延
    する出力制御信号を受ける端子を含み、 前記内部ストローブ生成回路は、前記特定動作モード
    時、前記出力制御信号を受ける端子と前記ストローブ端
    子に印加される信号とに従って前記内部ストローブ信号
    を生成する、請求項５記載の半導体記憶装置。
  17. 【請求項１７】 前記出力制御信号に応答して内部出力
    制御信号を生成する回路を、前記特定動作モード時にお
    いて、前記出力制御端子から分離する回路をさらに備え
    る、請求項１６記載の半導体記憶装置。
  18. 【請求項１８】 前記複数の信号端子は、基準電圧を受
    ける基準電圧端子を含み、 前記内部ストローブ信号生成回路は、前記ストローブ端
    子と前記基準電圧端子に印加される信号とに従って前記
    内部ストローブ信号を生成する、請求項５記載の半導体
    記憶装置。
  19. 【請求項１９】 前記特定動作モード時において、前記
    基準電圧端子と内部基準電圧伝達線とを切離しかつ内部
    の基準電圧生成回路の生成する基準電圧を前記基準電圧
    伝達線に伝達する回路をさらに備える、請求項１８記載
    の半導体記憶装置。
  20. 【請求項２０】 前記複数の信号端子は、通常動作時に
    おいて無接続状態とされる無接続端子を含み、 前記内部ストローブ信号生成回路は、前記特定動作モー
    ド時において、前記無接続端子に印加される信号と前記
    ストローブ端子に印加される信号とに従って前記内部ス
    トローブ信号を生成する、請求項５記載の半導体記憶装
    置。
  21. 【請求項２１】 １ビットのデータ端子当たり複数ビッ
    ト幅を有する内部データ伝達バス、 特定動作モード時、所定のパターンを有するデータパタ
    ーンを生成するデータパターン発生回路、および前記特
    定動作モード時、前記データパターン発生回路の出力デ
    ータに対応する複数ビットのデータを生成して、該生成
    したデータを並列に前記内部データ伝達バスに伝達する
    切換回路を備える、半導体記憶装置。
  22. 【請求項２２】 前記特定動作モード時、外部クロック
    信号よりも高速の内部クロック信号を生成する内部クロ
    ック生成回路をさらに備え、 前記データパターン発生回路は、前記内部クロック信号
    に同期して前記内部クロック信号のサイクルごとに論理
    レベルが変化する２ビットチェッカパターンを生成し、 前記切換回路は、前記データパターン発生回路の出力デ
    ータビットを並列に前記内部データ伝達バスに伝達す
    る、請求項２１記載の半導体記憶装置。
  23. 【請求項２３】 前記並列に伝達されるデータビット
    は、同一のレベルのデータビットである、請求項２２記
    載の半導体記憶装置。
  24. 【請求項２４】 前記切換回路は、前記データパターン
    発生回路の出力データビットを反転する反転回路を含
    み、 前記並列に伝達されるデータビットは、互いに論理レベ
    ルが異なる、請求項２２記載の半導体記憶装置。
  25. 【請求項２５】 前記特定動作モード時、外部クロック
    信号よりも高速の内部クロック信号を生成する内部クロ
    ック生成回路をさらに備え、 前記データパターン発生回路は、前記内部クロック信号
    に同期してデータパターンを発生する４ビットチェッカ
    パターン発生回路であり、 前記切換回路は、前記データパターン発生回路の出力デ
    ータを並列に前記内部データ伝達バスに伝達し、 前記４ビットチェッカパターンは、前記内部クロック信
    号の２クロックサイクルごとにデータビットの論理レベ
    ルが反転し、応じて内部データ伝達バスには、４ビット
    のデータごとに論理レベルが反転するデータビットが伝
    達される、請求項２１記載の半導体記憶装置。
  26. 【請求項２６】 前記特定動作モード時、外部クロック
    信号に従って、前記外部クロック信号よりも高速の内部
    クロック信号を生成する内部クロック発生回路をさらに
    備え、 前記データパターン発生回路は、前記内部クロック信号
    に従って各クロックサイクル毎に論理レベルが変化する
    チェッカパターンを発生するチェッカパターン発生回路
    であり、 前記チェッカパターン発生回路の出力データが並列に前
    記切換回路を介して前記内部データ伝達バスを伝達さ
    れ、前記並列に伝達されるデータビットは互いに論理レ
    ベルが異なる、請求項２１記載の半導体記憶装置。
  27. 【請求項２７】 前記データパターン発生回路は、互い
    に論理レベルの異なるデータを並列に生成し、前記切換
    回路は、生成されたデータを前記内部データ伝達バスに
    並列に伝達する、請求項２６記載の半導体記憶装置。
  28. 【請求項２８】 前記データパターン発生回路は、固定
    電圧レベルのデータを生成して、前記内部データ伝達バ
    スへ並列に生成した固定電圧レベルの信号を前記切換回
    路を介して伝達する、請求項２１記載の半導体記憶装
    置。
  29. 【請求項２９】 前記データパターン発生回路を初期状
    態にリセットするためのリセット回路をさらに備える、
    請求項２１記載の半導体記憶装置。
  30. 【請求項３０】 前記リセット回路は、外部からのデー
    タ書込を指示するライトコマンドに応答して前記データ
    パターン発生回路をリセットする、請求項２９記載の半
    導体記憶装置。
  31. 【請求項３１】 前記リセット回路は、前記半導体記憶
    装置においてメモリセルを選択する動作の開始を指示す
    るアクティブコマンドに応答して前記データパターン発
    生回路をリセットする、請求項２９記載の半導体記憶装
    置。
  32. 【請求項３２】 前記切換回路は、 前記データパターン発生回路の出力データの論理レベル
    を変換する論理変換回路と、 前記データパターン発生回路の出力データと前記論理レ
    ベル変換回路の出力データの一方をアドレス信号に従っ
    て選択して前記内部データ伝達バスに伝達する選択回路
    を備える、請求項２１記載の半導体記憶装置。
  33. 【請求項３３】 前記論理変換回路は、前記データパタ
    ーン発生回路の出力データの論理レベルを反転する反転
    回路である、請求項３２記載の半導体記憶装置。
  34. 【請求項３４】 前記データパターン発生回路は、複数
    個設けられ、 前記半導体記憶装置は、選択信号に従って、前記複数個
    設けられたデータパターン発生回路の出力データを選択
    して前記切換回路を介して前記内部データ伝達バスに伝
    達する選択回路をさらに備える、請求項２１記載の半導
    体記憶装置。
  35. 【請求項３５】 前記選択信号は、テストモード指示信
    号に従って生成される、請求項３４記載の半導体記憶装
    置。
  36. 【請求項３６】 前記選択信号は、ストローブ指示信号
    に同期して外部からデータ入力端子に与えられる信号に
    従って生成される、請求項３４記載の半導体記憶装置。
  37. 【請求項３７】 前記選択信号は、データ書込を指示す
    るライトコマンドと同期して外部データ入力端子に印加
    される信号に従って生成される、請求項３４記載の半導
    体記憶装置。
  38. 【請求項３８】 外部からの多ビットデータを入力する
    複数のデータ入力端子をさらに備え、 前記データパターン発生回路および前記内部データバス
    は、前記複数のデータ入力端子に対応して配置される、
    請求項２１記載の半導体記憶装置。
  39. 【請求項３９】 前記データパターン発生回路は、前記
    データ入力端子それぞれに対応して配置される、請求項
    ３８記載の半導体記憶装置。
  40. 【請求項４０】 前記データ入力端子は複数のグループ
    に分割され、前記データパターン発生回路は、前記デー
    タ入力端子の各グループに対応して配置される、請求項
    ３８記載の半導体記憶装置。
  41. 【請求項４１】 前記データパターン発生回路および前
    記内部データ伝達バスは、複数のデータ入力端子に対応
    して複数個配置され、 前記切換回路は、前記複数個配置されるデータパターン
    発生回路と前記複数個配置される内部データ伝達バスと
    の間に配置され、前記データパターン発生回路と前記内
    部データ伝達バスとの接続を切換信号に従って切換える
    スクランブル回路を備える、請求項２１記載の半導体記
    憶装置。
  42. 【請求項４２】 前記切換信号は、テストモード指示信
    号に従って生成される、請求項４１記載の半導体記憶装
    置。
  43. 【請求項４３】 前記切換信号は、データ書込を指示す
    るライトコマンドと同期して外部データ入力端子に印加
    される信号に従って生成される、請求項４１記載の半導
    体記憶装置。
  44. 【請求項４４】 前記切換信号は、データストローブタ
    イミングを与えるストローブ指示信号に同期して外部か
    らデータ入力端子に与えられる信号に従って生成され
    る、請求項４１記載の半導体記憶装置。
  45. 【請求項４５】 前記切換回路は、前記データパターン
    発生回路の出力データの論理レベルを変換する論理変換
    回路を含み、 前記データパターン発生回路の出力データと前記論理変
    換回路の出力データは、別々のデータ入力端子に対応し
    て配置される内部データ伝達バスに伝達される、請求項
    ２１記載の半導体記憶装置。
  46. 【請求項４６】 前記論理変換回路は、前記データパタ
    ーン発生回路の出力データの論理レベルを反転する反転
    回路である、請求項４５記載の半導体記憶装置。
  47. 【請求項４７】 前記データパターン発生回路は、デー
    タ入力端子に対応して配置される複数のデータパターン
    発生器を含み、前記データパターン発生器は、出力デー
    タパターンの論理レベルを変換して前記出力データパタ
    −ンと並列に出力する回路を含み、 前記切換回路は、前記複数のデータパターン発生器の前
    記論理変換データを含む出力データをスクランブルして
    各データ入力端子に対応して配置される前記内部データ
    伝達バスに伝達するスクランブル回路を備える、請求項
    ２１記載の半導体記憶装置。
  48. 【請求項４８】 前記データパターン発生回路の初期値
    を外部信号に従って設定する初期設定回路をさらに備え
    る、請求項２１記載の半導体記憶装置。
  49. 【請求項４９】 前記初期値は、前記データ書込を指示
    するライトコマンドと同期して外部データ入力端子に印
    加される信号に従って生成されて前記データパターン発
    生回路に設定される、請求項４８記載の半導体記憶装
    置。
  50. 【請求項５０】 前記初期値は、書込データの取込タイ
    ミングを与えるストローブ指示信号に同期して外部から
    データ入力端子に与えられる信号に応答して生成されて
    前記データパターン発生回路に設定される、請求項４８
    記載の半導体記憶装置。
  51. 【請求項５１】 データストローブタイミングを与える
    ストローブ信号を受けるストローブ端子、 複数ビットの信号を伝達する内部データバス、および特
    定動作モード時において、前記ストローブ端子に印加さ
    れる信号の変化に応答して、データ入力端子に与えられ
    たデータを取込み、前記信号の各変化に応答して取込ん
    だデータから複数ビットのデータを生成して前記内部デ
    ータバスに並列に伝達する内部データ生成回路を備え
    る、半導体記憶装置。
  52. 【請求項５２】 前記内部データ生成回路は、 前記特定動作モード時において、前記ストローブ端子に
    印加される信号を周波数逓倍する逓倍回路と、 前記周波数逓倍回路の出力信号の各変化に応答して、ワ
    ンショットの第１のパルス信号を生成する第１のパルス
    発生回路と、 前記第１のパルス信号に応答して第２のパルス信号を生
    成する第２のパルス発生回路と、 前記第１のパルス信号に応答して、前記データ入力端子
    に印加されたデータをラッチする第１のラッチ回路と、 前記第２のパルス信号に応答して、前記第１のラッチ回
    路のラッチデータをさらにラッチして出力する第２のラ
    ッチ回路と、 前記特定動作モード時、前記第２のラッチ回路の出力デ
    ータに対応するデータを前記内部データ線に並列に出力
    する選択回路とを備える、請求項５１記載の半導体記憶
    装置。
  53. 【請求項５３】 前記内部データ線は、前記第２のラッ
    チ回路に対応して配置され、前記第２のラッチ回路の出
    力データを受ける第１の内部データ線と、前記第１の内
    部データ線と並列に配置される第２の内部データ線とを
    少なくとも含み、 前記選択回路は、前記第２のラッチ回路の出力データを
    論理反転して前記第２の内部データ線に伝達する反転回
    路を含む、請求項５２記載の半導体記憶装置。
  54. 【請求項５４】 前記内部データ線は、前記第２のラッ
    チ回路に対応して配置され、前記第２のラッチ回路の出
    力データを受ける第１の内部データ線と、前記第１の内
    部データ線と並列に配置される第２の内部データ線とを
    少なくとも含み、 前記選択回路は、選択信号に従って前記第２のラッチ回
    路の出力データおよび前記第２のラッチ回路の出力デー
    タの論理反転データの一方を選択して前記第２の内部デ
    ータ線に伝達する回路を備える、請求項５２記載の半導
    体記憶装置。
  55. 【請求項５５】 前記選択回路は、テストモード指示信
    号と内部アドレス信号とに従って前記選択信号を生成す
    る回路を含む、請求項５４記載の半導体記憶装置。
  56. 【請求項５６】 前記ストローブ端子に印加される信号
    に応答して外部からのアドレス信号を取込み、前記内部
    アドレス信号を生成するアドレス生成回路をさらに備え
    る、請求項５５記載の半導体記憶装置。
  57. 【請求項５７】 データ書込を指示するライトコマンド
    に従って外部アドレス信号を取込み、前記内部アドレス
    信号を生成するアドレス生成回路をさらに備える、請求
    項５５記載の半導体記憶装置。
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