KR101096273B1 - 데이터스트로브신호 생성회로 - Google Patents

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KR101096273B1
KR101096273B1 KR1020100105463A KR20100105463A KR101096273B1 KR 101096273 B1 KR101096273 B1 KR 101096273B1 KR 1020100105463 A KR1020100105463 A KR 1020100105463A KR 20100105463 A KR20100105463 A KR 20100105463A KR 101096273 B1 KR101096273 B1 KR 101096273B1
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Abstract

데이터스트로브신호 생성회로는 테스트신호를 디코딩하여 인에이블신호를 생성하는 인에이블신호생성부; 상기 테스트신호에 응답하여 라이징클럭 및 폴링클럭을 생성하는 내부클럭생성부; 및 상기 라이징클럭 및 폴링클럭에 응답하여 제1 및 제2 전원을 선택적으로 버퍼링하여 데이터스트로브신호를 출력하는 데이터스트로브신호출력부를 포함한다.

Description

데이터스트로브신호 생성회로{Data Strobe Signal Generation Circuit}
본 발명은 데이터드라이버들의 특성을 확인하기 위한 데이터스트로브신호 생성회로에 관한 것이다.
반도체 메모리칩이 점차 고집적, 미세화 되어감에 따라 메모리 특성 등을 평가를 위한 테스트시간은 크게 증가한다. 따라서, 다수의 비트를 동시에 데스트하는 병렬테스트를 사용하여 테스트시간을 감소시키고 있다. 일반적으로 1M 단위의 반도체 메모리칩에서는 4비트씩 동시에 테스트되고, 4M 단위의 반도체 메모리칩에서는 8비트씩 동시에 테스트되며, 16M 단위의 반도체 메모리칩에서는 16비트 이상의 다수 비트가 테스트되는 병렬테스트가 사용되고 있다.
한편, 반도체 메모리칩은 데이터가 입출력되는 다수의 데이터패드들을 포함한다. 병렬테스트가 수행되는 경우 반도체 메모리칩에 포함된 다수의 데이터패드들 중 선택된 일부 데이터패드들에만 데이터 스트로브신호가 인가되어 데이터가 입출력된다. 즉, 병렬테스트에서는 데이터 스트로브신호가 인가되는 일부 데이터패드들을 통해 입출력되는 데이터를 확인하여 선택된 데이터패드들에 연결된 출력드라이버들의 특성을 확인할 수 있다.
따라서, 반도체 메모리칩에 포함된 다수의 데이터패드들 중 선택되지 않은 데이터패드들에 연결된 출력드라이버들의 특성은 병렬테스트에 의해 확인할 수 없다.
본 발명은 반도체 메모리칩에 포함된 모든 데이터패드들에 연결된 데이터드라이버들의 특성을 확인할 수 있도록 하는 데이터스트로브신호 생성회로를 개시한다.
이를 위해 본 발명은 테스트신호를 디코딩하여 인에이블신호를 생성하는 인에이블신호생성부; 상기 테스트신호에 응답하여 라이징클럭 및 폴링클럭을 생성하는 내부클럭생성부; 및 상기 라이징클럭 및 폴링클럭에 응답하여 제1 및 제2 전원을 선택적으로 버퍼링하여 데이터스트로브신호를 출력하는 데이터스트로브신호출력부를 포함하되, 상기 데이터스트로브신호는 상기 인에이블신호에 응답하여 디스에이블되는 데이터스트로브신호 생성회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 데이터스트로브신호생성회로를 포함하는 집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 데이터스트로브신호생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 데이터스트로브신호생성회로에 포함된 인에이블신호생성부의 회로도이다.
도 4는 도 2에 도시된 데이터스트로브신호생성회로에 포함된 내부클럭생성부의 회로도이다.
도 5는 도 2에 도시된 데이터스트로브신호생성회로에 포함된 데이터스트로브신호출력부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 데이터스트로브신호생성회로를 포함하는 집적회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예의 집적회로는 제1 내지 제4 데이터패드그룹(DQG1~DQG4)으로 구성된 반도체 메모리칩(1)과, 제1 및 제2 테스트신호(TM1, TM2)에 응답하여 제1 내지 제4 데이터스트로브신호(DQS_CLK1~DQS_CLD4)를 생성하는 데이터스트로브신호생성회로(2)를 포함한다. 제1 내지 제4 데이터패드그룹(DQG1~4)은 각각 다수의 데이터패드들을 포함한다. 제1 데이터스트로브신호(DQS_CLK1)는 제1 데이터패드그룹(DQG1)의 데이터입출력을 위해 인가되고, 제2 데이터스트로브신호(DQS_CLK2)는 제2 데이터패드그룹(DQG2)의 데이터입출력을 위해 인가되며, 제3 데이터스트로브신호(DQS_CLK3)는 제3 데이터패드그룹(DQG3)의 데이터입출력을 위해 인가되고, 제4 데이터스트로브신호(DQS_CLK4)는 제4 데이터패드그룹(DQG4)의 데이터입출력을 위해 인가된다.
데이터스트로브신호생성회로(2)는, 도 2에 도시된 바와 같이, 제1 및 제2 테스트신호(TM1, TM2)를 디코딩하여 제1 내지 제4 인에이블신호(EN<1:4>)를 생성하는 인에이블신호생성부(20)와, 제1 및 제2 테스트신호(TM1, TM2)에 응답하여 제1 내지 제4 라이징클럭(RCLK1~RCLK4) 및 제1 내지 제4 폴링클럭(FCLK1~FCLK4)을 생성하는 내부클럭생성부(21)와, 제1 내지 제4 인에이블신호(EN<1:4>), 제1 내지 제4 라이징클럭(RCLK1~RCLK4) 및 제1 내지 제4 폴링클럭(FCLK1~FCLK4)에 응답하여 제1 내지 제4 데이터스트로브신호(DQS_CLK1~DQS_CLD4)를 출력하는 데이터스트로브신호출력부(22)를 포함한다.
인에이블신호생성부(20)는, 도 3에 도시된 바와 같이, 인버터들(IV20~IV23) 및 앤드게이트들(AND20~AND23)을 포함한다. 인에이블신호생성부(20)는, 아래 도시된 표 1에서와 같이, 제1 및 제2 테스트신호(TM1, TM2)의 레벨 조합에 따라 제1 내지 제4 인에이블신호(EN<1:4>) 중 하나를 선택적으로 인에이블시킨다.
<표 1>
Figure 112010069822484-pat00001
내부클럭생성부(21)는, 도 4에 도시된 바와 같이, 제1 제어신호생성부(210), 제2 제어신호생성부(211) 및 내부클럭출력부(213)를 포함한다.
제1 제어신호생성부(210)는 제1 테스트신호(TM1) 및 제2 테스트신호(TM2) 중 하나가 로직하이레벨로 인가되는 경우 로직하이레벨로 인에이블되는 제1 제어신호(CTR1)를 생성한다.
제2 제어신호생성부(211)는 제1 제어신호(CTR1) 및 제1 모드신호(X32)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NOR21)와, 제1 제어신호(CTR1) 및 제2 모드신호(X16/X8)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NOR22)를 포함한다. 여기서, 제1 모드신호(X32)는 한번의 컬럼동작으로 32개의 데이터가 동시에 입출력되는 동작을 위해 로직하이레벨로 인에이블되고, 제2 모드신호(X16/X8)는 한번의 컬럼동작으로 16개 또는 8개의 데이터가 동시에 입출력되는 동작을 위해 로직하이레벨로 인에이블된다. 제1 모드신호(X32) 및 제2 모드신호(X16/X8)는 테스트 진행을 위해 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)가 인가되는 경우 모두 로직로우레벨로 디스에이블 상태를 유지하는 것이 바람직하다. 제2 제어신호생성부(211)는 로직하이레벨로 인에이블되는 제1 제어신호(CTR1)가 입력되는 경우 모두 로직로우레벨로 인에이블되는 제2 제어신호(CTR2) 및 제3 제어신호(CTR3)를 생성한다.
내부클럭출력부(213)는 로직로우레벨로 인에이블되는 제2 제어신호(CTR2)가 입력되는 경우 토글링되는 제1 라이징클럭(RCLK1)과 제1 폴링클럭(FCLK1)을 생성하는 제1 내부클럭출력부(214)와, 로직로우레벨로 인에이블되는 제3 제어신호(CTR3)가 입력되는 경우 토글링되는 제2 라이징클럭(RCLK2)과 제2 폴링클럭(FCLK2)을 생성하는 제2 내부클럭출력부(215)와, 제3 라이징클럭(RCLK3)과 제3 폴링클럭(FCLK3)을 생성하는 제3 내부클럭출력부(216)와, 로직로우레벨로 인에이블되는 제2 제어신호(CTR2)가 입력되는 경우 토글링되는 제4 라이징클럭(RCLK4)과 제4 폴링클럭(FCLK4)을 생성하는 제4 내부클럭출력부(217)를 포함한다.
이와 같은 구성의 내부클럭생성부(21)는 제1 및 제2 테스트신호(TM1, TM2)가 모두 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 제1 제어신호(CTR1)와 모두 로직하이레벨로 디스에이블되는 제2 제어신호(CTR2) 및 제3 제어신호(CTR3)에 의해 제3 내부클럭출력부(216)만 구동되어 제3 라이징클럭(RCLK3)과 제3 폴링클럭(FCLK3)을 출력한다. 한편, 내부클럭생성부(21)는 제1 및 제2 테스트신호(TM1, TM2) 중 적어도 하나가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 제어신호(CTR1)와 모두 로직로우레벨로 인에이블되는 제2 제어신호(CTR2) 및 제3 제어신호(CTR3)에 의해 제1 내지 제4 내부클럭출력부(214~217)가 모두 구동되어 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)을 출력한다.
데이터스트로브신호출력부(22)는, 도 5에 도시된 바와 같이, 제1 데이터스트로브신호출력부(220), 제2 데이터스트로브신호출력부(221), 제3 데이터스트로브신호출력부(222) 및 제4 데이터스트로브신호출력부(223)를 포함한다.
제1 데이터스트로브신호출력부(220)는 제1 버퍼부(2200), 제2 버퍼부(2201), 래치부(2202) 및 구동부(2203)를 포함한다. 제1 버퍼부(2200)는 인버터들(IV200, IV201)로 구성되어 제1 라이징클럭(RCLK1)에 동기하여 접지전압(VSS)을 버퍼링하여 제1 데이터스트로브신호(DQS_CLK1)로 출력한다. 제2 버퍼부(2201)는 인버터들(IV202, IV203)로 구성되어 제1 폴링클럭(FCLK1)에 동기하여 전원전압(VDD)을 버퍼링하여 제1 데이터스트로브신호(DQS_CLK1)로 출력한다. 래치부(2202)는 제1 데이터스트로브신호(DQS_CLK1)를 래치한다. 구동부(2203)는 DQS 인에이블신호(DQS_EN) 및 제1 인에이블신호(EN<1>)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NOR200)와, 노어게이트(NOR200)의 출력신호에 응답하여 제1 데이터스트로브신호(DQS_CLK1)를 접지전압(VSS)의 레벨로 구동하여 디스에이블시키는 NMOS 트랜지스터(N200)를 포함한다. 여기서, DQS 인에이블신호(DQS_EN)는 제1 및 제2 테스트신호(TM1, TM2)가 인가되는 상태에서 로직로우레벨로 설정되어 인가되는 것이 바람직하다.
이와 같은 구성의 제1 데이터스트로브신호출력부(220)는 토글링되는 제1 라이징클럭(RCLK1) 및 제1 폴링클럭(FCLK1)이 입력되는 상태에서 로직하이레벨로 인에이블되는 제1 인에이블신호(EN<1>)가 입력되는 경우 토글링 상태로 인에이블되는 제1 데이터스트로브신호(DQS_CLK1)를 출력한다. 한편, 제1 데이터스트로브신호출력부(220)에서 출력되는 제1 데이터스트로브신호(DQS_CLK1)는 제1 인에이블신호(EN<1>)가 로직로우레벨로 디스에이블되는 경우 접지전압(VSS)의 레벨로 구동되어 디스에이블된다.
제2 데이터스트로브신호출력부(221)는 제2 인에이블신호(EN<2>)가 로직하이레벨인 경우 제2 라이징클럭(RCLK2) 및 제2 폴링클럭(FCLK2)에 동기되어 토글링되는 제2 데이터스트로브신호(DQS_CLK2)를 출력하고, 제2 인에이블신호(EN<2>)가 로직로우레벨인 경우 로직로우레벨로 구동된 제2 데이터스트로브신호(DQS_CLK2)를 출력한다. 제3 데이터스트로브신호출력부(222)는 제3 인에이블신호(EN<3>)가 로직하이레벨인 경우 제3 라이징클럭(RCLK3) 및 제3 폴링클럭(FCLK3)에 동기되어 토글링되는 제3 데이터스트로브신호(DQS_CLK3)를 출력하고, 제3 인에이블신호(EN<3>)가 로직로우레벨인 경우 로직로우레벨로 구동된 제3 데이터스트로브신호(DQS_CLK3)를 출력한다. 제4 데이터스트로브신호출력부(223)는 제4 인에이블신호(EN<4>)가 로직하이레벨인 경우 제4 라이징클럭(RCLK4) 및 제4 폴링클럭(FCLK4)에 동기되어 토글링되는 제4 데이터스트로브신호(DQS_CLK4)를 출력하고, 제4 인에이블신호(EN<4>)가 로직로우레벨인 경우 로직로우레벨로 구동된 제4 데이터스트로브신호(DQS_CLK4)를 출력한다. 제2 데이터스트로브신호출력부(221), 제3 데이터스트로브신호출력부(222) 및 제4 데이터스트로브신호출력부(223)의 구성은 제1 데이터스트로브신호출력부(220)의 구성과 입출력신호의 종류를 제외하고는 거의 유사하므로 자세한 설명은 생략한다.
이상 살펴본 바와 같이 구성된 집적회로에 포함된 데이터스트로브신호생성회로(2)의 동작을 살펴보면 다음과 같다.
우선, 제1 및 제2 테스트신호(TM1, TM2)가 모두 로직로우레벨인 경우 인에이블신호생성부(20)는 로직하이레벨로 인에이블된 제3 인에이블신호(EN<3>)를 생성하고, 내부클럭생성부(21)는 토글링되는 제3 라이징클럭(RCLK3)과 제3 폴링클럭(FCLK3)을 생성한다. 로직하이레벨로 인에이블된 제3 인에이블신호(EN<3>)와 토글링되는 제3 라이징클럭(RCLK3)과 제3 폴링클럭(FCLK3)에 의해 데이터스트로브신호출력부(22)의 제3 데이터스트로브신호출력부(222)가 구동되어 제3 데이터스트로브신호(DQS_CLK3)가 생성된다. 따라서, 제3 데이터스트로브신호(DQS_CLK3)가 인가되는 반도체 메모리칩(1)의 제3 데이터패드그룹(DQG3)으로부터 입력되는 데이터에 의해 제3 데이터패드그룹(DQG3)에 연결된 출력드라이버의 특성을 확인할 수 있다.
다음으로, 제1 테스트신호(TM1)가 로직로우레벨이고, 제2 테스트신호(TM2)가 로직하이레벨인 경우 인에이블신호생성부(20)는 로직하이레벨로 인에이블된 제1 인에이블신호(EN<1>)를 생성하고, 내부클럭생성부(21)는 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)을 생성한다. 로직하이레벨로 인에이블된 제1 인에이블신호(EN<1>)와 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)에 의해 데이터스트로브신호출력부(22)의 제1 데이터스트로브신호출력부(220)가 구동되어 제1 데이터스트로브신호(DQS_CLK1)가 생성된다. 따라서, 제1 데이터스트로브신호(DQS_CLK1)가 인가되는 반도체 메모리칩(1)의 제1 데이터패드그룹(DQG1)으로부터 입력되는 데이터에 의해 제1 데이터패드그룹(DQG1)에 연결된 출력드라이버의 특성을 확인할 수 있다.
다음으로, 제1 테스트신호(TM1)가 로직하이레벨이고, 제2 테스트신호(TM2)가 로직로우레벨인 경우 인에이블신호생성부(20)는 로직하이레벨로 인에이블된 제2 인에이블신호(EN<2>)를 생성하고, 내부클럭생성부(21)는 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)을 생성한다. 로직하이레벨로 인에이블된 제2 인에이블신호(EN<2>)와 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)에 의해 데이터스트로브신호출력부(22)의 제2 데이터스트로브신호출력부(221)가 구동되어 제2 데이터스트로브신호(DQS_CLK2)가 생성된다. 따라서, 제2 데이터스트로브신호(DQS_CLK2)가 인가되는 반도체 메모리칩(1)의 제2 데이터패드그룹(DQG2)으로부터 입력되는 데이터에 의해 제2 데이터패드그룹(DQG2)에 연결된 출력드라이버의 특성을 확인할 수 있다.
다음으로, 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)가 모두 로직하이레벨인 경우 인에이블신호생성부(20)는 로직하이레벨로 인에이블된 제4 인에이블신호(EN<4>)를 생성하고, 내부클럭생성부(21)는 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)을 생성한다. 로직하이레벨로 인에이블된 제4 인에이블신호(EN<4>)와 토글링되는 제1 내지 제4 라이징클럭(RCLK1~RCLK4)과 제1 내지 제4 폴링클럭(FCLK1~FCLK4)에 의해 데이터스트로브신호출력부(22)의 제4 데이터스트로브신호출력부(223)가 구동되어 제4 데이터스트로브신호(DQS_CLK4)가 생성된다. 따라서, 제4 데이터스트로브신호(DQS_CLK4)가 인가되는 반도체 메모리칩(1)의 제4 데이터패드그룹(DQG4)으로부터 입력되는 데이터에 의해 제4 데이터패드그룹(DQG4)에 연결된 출력드라이버의 특성을 확인할 수 있다.
본 실시예의 집적회로는 제1 및 제2 테스트신호(TM1, TM2)의 조합에 따라 제1 내지 제4 데이터스트로브신호(DQS_CLK1~DQS_CLD4) 중 하나를 선택적으로 토글링시켜 출력하는 데이터스트로브신호생성회로(2)를 제공한다. 데이터스트로브신호생성회로(2)에서 선택적으로 토글링되어 출력되는 제1 내지 제4 데이터스트로브신호(DQS_CLK1~DQS_CLD4)에 의해 반도체 메모리칩(1)의 제1 내지 제4 데이터패드그룹(DQG1~DQG4)을 선택적으로 구동시킴으로써, 제1 내지 제4 데이터패드그룹(DQG1~DQG4)에 연결된 모든 출력드라이버들의 특성을 확인할 수 있다.
1: 반도체 메모리칩 2: 데이터스트로브신호생성회로
20: 인에이블신호생성부 21: 내부클럭생성부
210: 제1 제어신호생성부(210) 211: 제2 제어신호생성부(211)
213: 내부클럭출력부 22: 데이터스트로브신호출력부
214~217: 제1 내지 제4 내부클럭출력부

Claims (13)

  1. 테스트신호를 디코딩하여 인에이블신호를 생성하는 인에이블신호생성부;
    상기 테스트신호에 응답하여 라이징클럭 및 폴링클럭을 생성하는 내부클럭생성부; 및
    상기 라이징클럭 및 폴링클럭에 응답하여 제1 및 제2 전원을 선택적으로 버퍼링하여 데이터스트로브신호를 출력하는 데이터스트로브신호출력부를 포함하되, 상기 데이터스트로브신호는 상기 인에이블신호에 응답하여 디스에이블되는 데이터스트로브신호 생성회로.
  2. 제 1 항에 있어서, 상기 데이터스트로브신호출력부는
    상기 라이징클럭에 응답하여 상기 제1 전원을 버퍼링하여 상기 데이터스트로브신호로 출력하는 제1 버퍼부;
    상기 폴링클럭에 응답하여 상기 제2 전원을 버퍼링하여 상기 데이터스트로브신호로 출력하는 제2 버퍼부; 및
    상기 인에이블신호가 인에이블되는 경우 상기 데이터스트로브신호를 특정 레벨로 구동하여 디스에이블시키는 구동부를 포함하는 데이터스트로브신호 생성회로.
  3. 제 2 항에 있어서, 상기 제1 전원은 접지전압이고, 상기 제2 전원은 전원전압인 데이터스트로브신호 생성회로.
  4. 제 1 항에 있어서, 상기 인에이블신호생성부는 제1 및 제2 테스트신호를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 인에이블신호를 생성하는 데이터스트로브신호 생성회로.
  5. 제 4 항에 있어서, 상기 내부클럭생성부는 상기 제1 또는 제2 테스트신호가 인에이블되는 경우 제1 내지 제4 라이징클럭 및 제1 내지 제4 폴링클럭을 생성하는 데이터스트로브신호 생성회로.
  6. 제 5 항에 있어서, 상기 내부클럭생성부는
    상기 제1 또는 제2 테스트신호가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 제어신호와 모드신호에 응답하여 제2 및 제3 제어신호를 생성하는 제2 제어신호생성부; 및
    상기 제2 및 제3 제어신호에 응답하여 상기 제1 내지 제4 라이징클럭 및 상기 제1 내지 제4 폴링클럭을 출력하는 내부클럭출력부를 포함하는 데이터스트로브신호 생성회로.
  7. 제 6 항에 있어서, 상기 제2 및 제3 제어신호는 상기 제1 제어신호가 인에이블되는 경우 모두 인에이블되는 데이터스트로브신호 생성회로.
  8. 제 6 항에 있어서, 상기 내부클럭출력부는
    상기 제2 제어신호에 응답하여 상기 제1 라이징클럭 및 상기 제1 폴링클럭을 출력하는 제1 내부클럭출력부;
    상기 제3 제어신호에 응답하여 상기 제2 라이징클럭 및 상기 제2 폴링클럭을 출력하는 제2 내부클럭출력부;
    상기 제3 라이징클럭 및 상기 제3 폴링클럭을 출력하는 제3 내부클럭출력부; 및
    상기 제2 제어신호에 응답하여 상기 제4 라이징클럭 및 상기 제4 폴링클럭을 출력하는 제4 내부클럭출력부를 포함하는 데이터스트로브신호 생성회로.
  9. 제 6 항에 있어서, 상기 데이터스트로브신호출력부는
    상기 제1 라이징클럭 및 상기 제1 폴링클럭에 응답하여 상기 제1 및 제2 전원을 선택적으로 버퍼링하여 제1 데이터스트로브신호를 출력하는 제1 데이터스트로브신호출력부; 및
    상기 제2 라이징클럭 및 상기 제2 폴링클럭에 응답하여 상기 제1 및 제2 전원을 선택적으로 버퍼링하여 제2 데이터스트로브신호를 출력하는 제2 데이터스트로브신호출력부를 포함하는 데이터스트로브신호 생성회로.
  10. 제 9 항에 있어서, 상기 제1 데이터스트로브신호는 상기 제1 인에이블신호에 응답하여 디스에이블되는 데이터스트로브신호 생성회로.
  11. 제 9 항에 있어서, 상기 제2 데이터스트로브신호는 상기 제2 인에이블신호에 응답하여 디스에이블되는 데이터스트로브신호 생성회로.
  12. 제 9 항에 있어서, 상기 제1 데이터스트로브신호출력부는
    상기 제1 라이징클럭에 응답하여 상기 제1 전원을 버퍼링하여 상기 제1 데이터스트로브신호로 출력하는 제1 버퍼부;
    상기 제1 폴링클럭에 응답하여 상기 제2 전원을 버퍼링하여 상기 제1 데이터스트로브신호로 출력하는 제2 버퍼부; 및
    상기 제1 인에이블신호가 인에이블되는 경우 상기 제1 데이터스트로브신호를 특정 레벨로 구동하여 디스에이블시키는 구동부를 포함하는 데이터스트로브신호 생성회로.
  13. 제 9 항에 있어서, 상기 제1 전원은 접지전압이고, 상기 제2 전원은 전원전압인 데이터스트로브신호 생성회로.
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