KR100803365B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 DLL 클럭의 라이징(rising) 타이밍에 동기하여 제 1 입력 신호를 출력하고 상기 DLL 클럭의 폴링(falling) 타이밍에 동기하여 제 2 입력 신호를 출력하며, 상기 제 1 입력 신호와 상기 제 2 입력 신호를 하나의 노드에서 데이터 스트로브 신호로서 출력하는 데이터 스트로브 신호 생성 수단, 및 테스트 모드시 상기 데이터 스트로브 신호를 일정한 레벨로 출력하도록 상기 데이터 스트로브 신호 생성 수단을 제어하는 제어 수단을 포함한다.
데이터 스트로브 신호, DLL 클럭

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 회로도,
도 2는 본 발명에 따른 반도체 메모리 장치의 블록도,
도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 수단 10: 데이터 스트로브 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 DQS 출력 드라이버의 출력 전류(IBIS)를 측정하기 위한 반도체 메모리 장치에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 회로도이다. 이때, 도 1에 도시된 인버터는 모두 외부 전원을 구동 전압으로 한다.
입력이 접지 전원(VSS)이면 도 1에 도시된 회로의 출력은 데이터 스트로브 신호(DQS)가 된다. 한편 도 1에 도시된 회로는 입력이 외부 전원(VDD)이면 출력은 데이터 스트로브 바 신호(DQSb)가 된다. 이하 설명은 접지 전원(VSS)으로 데이터 스트로브 신호(DQS)가 생성되는 것으로 설명한다.
입력이 접지 전원(VSS)으로 고정되어 있다. 상기 접지 전원(VSS)은 제 2 인버터(IV2)를 통해 제 1 패스 게이트(PG1)에 전달된다. 또한 상기 접지 전원(VSS)은 제 1 인버터(IV1)와 제 3 인버터(IV3)를 통해 제 2 패스 게이트(PG2)에 전달된다. 따라서 상기 제 1 패스 게이트(PG1)는 하이 값을 입력으로 받고 상기 제 2 패스 게이트(PG2)는 로우 값을 입력으로 받는다.
상기 제 1 패스 게이트(PG1)는 게이트단에 DLL 클럭의 라이징 타이밍(RCLK)을 입력으로 한다. 또한 상기 제 2 패스 게이트(PG2)는 게이트단에 DLL 클럭의 폴링 타이밍(FCLK)을 입력으로 한다.
따라서, 상기 제 1 패스 게이트(PG1)는 DLL 클럭의 라이징 타이밍에 하이 값을 출력하고 상기 제 2 패스 게이트(PG2)는 DLL 클럭의 폴링 타이밍에 로우 값을 출력한다.
상기 제 1 패스 게이트(PG1)와 상기 제 2 패스 게이트(PG2)는 그 출력단이 공통 연결되어 있고, 제 4 인버터(IV4)와 제 5 인버터(IV5)를 거처 출력되는 신호는 드라이버를 통해 데이터 스트로브 신호(DQS)로서 출력된다. 따라서 상기 데이터 스트로브 신호(DQS)는 상기 DLL 클럭과 같은 위상을 갖게 된다.
반도체 메모리 장치인 디램(DRAM)의 경우 데이터(data)를 주고 받는 역할을 하기 때문에 데이터를 주고 받는 데이터 입출력 핀(DQ Pin)과 데이터 스트로브 핀(DQS Pin)들의 출력 전류(IBIS) 값이 규정되어 있다. 따라서 상기 출력 전류(IBIS) 값에 맞도록 설계하여야 한다.
상기 데이터 입출력 핀(DQ Pin)은 같은 값을 계속 입력 받거나 출력함으로써 출력 전류(IBIS) 값을 수월히 측정할 수 있으나, 상기 데이터 스트로브 핀(DQS Pin)의 경우 상기 설명한 바와 같이 항상 토글(toggle)하도록 되어 있어 출력 전류(IBIS) 값을 측정하는 것이 쉽지 않다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 스트로브 핀(DQS Pin)의 출력 전류(IBIS)를 종래보다 쉽게 측정할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 DLL 클럭의 라이징(rising) 타이밍에 동기하여 제 1 입력 신호를 출력하고 상기 DLL 클럭의 폴링(falling) 타이밍에 동기하여 제 2 입력 신호를 출력하며, 상기 제 1 입력 신호와 상기 제 2 입력 신호를 하나의 노드에서 데이터 스트로브 신호로서 출력하는 데이터 스트로브 신호 생성 수단, 및 테스트 모드시 상기 데이터 스트로브 신호를 일정한 레벨로 출력하도록 상기 데이터 스트로브 신호 생성 수단을 제어하는 제어 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 블록도이다. 이때, 도 2에 도시된 제어 수단(100)의 제어 입력 신호의 레벨이 접지 레벨(VSS)이면 데이터 스트로브 신호 생성 수단(10)은 데이터 스트로브 신호(DQS)를 출력한다. 한편, 상기 제어 수단(100)의 제어 입력 신호의 레벨이 외부 전원(VDD) 레벨이면 데이터 스트로브 신호 생성 수단(10)은 데이터 스트로브 바 신호(DQSb)를 출력한다. 이하 설명은 제어 수단(100)에 제어 입력 신호의 레벨이 접지 레벨(VSS)이고 데이터 스트로브 신호 생성 수단(10)은 데이터 스트로브 신호(DQS)를 출력할 때를 설명한다.
제어 수단(100)은 제어 입력 신호로 접지 전원(VSS)을 인가받고 테스트 모드 신호(TEST)와 테스트 신호(TEST_I)에 응답하여 제 1 입력 신호(V_in-1)와 제 2 입력 신호(V_in-2)를 제어한다.
상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 인에이블되면 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)를 동시에 동일한 레벨로 출력한다.
또한, 상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 인에이블된후, 상기 테스트 신호(TEST_I)가 하이로 인에이블되면 상기 접지 전원(VSS)을 인버팅한 외부 전원(VDD)을 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)로 동시에 출력한다. 상기 제어 수단(100)은 상기 테스트 신호(TEST_I)가 로우로 디스에이블되면 상기 접지 전원(VSS)을 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)로 동시에 출력한다.
한편, 상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 디스에이블되면 상기 접지 레벨(VSS)의 상기 제 1 입력 신호(V_in-1)를 출력하고 동시에 상기 외부 전원(VDD) 레벨의 상기 제 2 입력 신호(V_in-2)를 출력한다.
데이터 스트로브 신호 생성 수단(10)은 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)의 레벨에 따라 데이터 스트로브 신호(DQS)를 생성한다.
상기 접지 전원(VSS) 레벨의 상기 제 1 입력 신호(V_in-1)가 입력되고 상기 외부 전원(VDD) 레벨의 상기 제 2 입력 신호(V_in-2)가 입력되면 상기 데이터 스트 로브 신호(DQS)는 로우와 하이를 반복한다.
하지만 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)의 레벨이 모두 접지 레벨(VSS)로 입력되면 로우 레벨인 상기 데이터 스트로브 신호(DQS)가 데이터 스트로브 신호 생성 수단(10)에서 출력되며, 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)의 레벨이 모두 외부 전원(VDD) 레벨로 입력되면 하이 레벨인 상기 데이터 스트로브 신호(DQS)가 출력된다.
도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다. 이때, 제어 수단(100)은 제어 입력 신호로 접지 전원(VSS)을 인가 받는다. 또한 도 3에 도시된 모든 인버터는 외부 전원(VDD)으로 구동한다.
제어 수단(100)은 테스트 모드 신호(TEST)와 테스트 신호(TEST_I)에 응답하여 제 1 입력 신호(V_in-1)와 제 2 입력 신호(V_in-2)의 레벨을 제어한다.
상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 하이로 인에이블시 즉, 테스트 모드시 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)를 동일한 레벨로 출력한다. 따라서 테스트 신호(TEST_I)가 인에이블되면 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)는 모두 외부 전원(VDD) 레벨로 출력된다. 또한 상기 테스트 신호(TEST_I)가 디스에이블되면 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)는 모두 접지 전원(VSS) 레벨로 출력된다.
상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 인에이블되면 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)를 연결하는 제 1 스위칭 소자(PG13), 상기 테스트 모드 신호(TEST)가 디스에이블되면 상기 제 1 입력 신 호(Vin-1)를 반전시키는 제 1 인버터(IV14), 상기 제 1 인버터(IV14)의 출력 신호를 상기 제 2 입력 신호(V_in-2)로서 출력하기 위한 제 2 스위칭 소자(PG14)를 포함한다. 이때, 상기 제 1 및 제 2 스위칭 소자(PG13)는 상기 테스트 모드 신호(TEST)와 상기 테스트 모드 신호(TEST)를 입력으로 하는 제 2 인버터(IV13)의 출력 신호를 입력 받는다.
상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 인에이블된후 상기 테스트 신호(TEST_I)에 응답하여 상기 제 1 입력 신호(V_in-1) 레벨을 결정하기 위한 선택부(110)를 더 포함한다.
상기 선택부(110)는 상기 테스트 모드 신호(TEST)가 인에이블된 후 상기 테스트 신호(TEST_I)가 하이로 인에이블되면 상기 접지 전원(VSS)을 인버팅하는 제 3 인버터(IV11), 상기 제 3 인버터(IV11)의 출력 전압을 상기 제 1 입력 신호(V_in-1)로서 출력하는 제 3 스위칭 소자(PG11), 및 상기 테스트 신호(TEST_I)가 로우로 디스에이블되면 상기 접지 전원(VSS)을 상기 제 1 입력 신호(V_in-1)로서 출력하는 제 4 스위칭 소자(PG12)를 포함한다. 이때, 상기 제 3 스위칭 소자(PG11)와 상기 제 4 스위칭 소자(PG12)의 출력단이 연결된 노드가 상기 선택부(110)의 출력단으로서 상기 제 1 입력 신호(V_in-1)를 출력한다. 또한 상기 제 3 및 제 4 스위칭 소자(PG11, PG12)는 상기 테스트 모드 신호(TEST) 및 상기 테스트 신호(TEST_I)를 입력으로 하는 낸드 게이트(ND1)의 출력 신호와 상기 낸드 게이트(ND1)의 출력 신호을 반전시키는 제 4 인버터(IV12)의 출력 신호를 입력으로 한다. 이때, 상기 낸드 게이트(ND1)의 출력 신호가 로우이면 인에이블되었다고 하고 하이이면 디스에이블 되었다고 한다.
데이터 스트로브 신호 생성 수단(10)은 DLL 클럭의 라이징 타이밍(RCLK)에 응답하여 턴온되는 제 5 스위칭 소자(PG21), 상기 DLL 클럭의 폴링 타이밍(FCLK)에 응답하여 턴온되는 제 6 스위칭 소자(PG22), 상기 제 5 스위칭 소자(PG21)와 상기 제 6 스위칭 소자(PG22)의 출력단이 공통 연결된 노드에 연결된 두개의 인버터(IV23, IV24), 인버터(IV24)의 출력 신호를 드라이빙하여 상기 데이터 스트로브 신호(DQS)로서 출력하는 드라이버(12)를 포함한다. 이때, 상기 제 5 스위칭 소자(PG21)는 상기 제 1 입력 신호(V_in-1)를 반전시키는 제 5 인버터(IV21)의 출력 전압을 입력으로 하고 상기 제 6 스위칭 소자(PG22)는 상기 제 2 입력 신호(V_in-2)를 반전시키는 제 6 인버터(IV22)의 출력 전압을 입력으로 한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
제어 수단(100)은 테스트 모드시 즉, 테스트 모드 신호(TEST)가 인에이블되면 제 1 및 제 2 입력 신호(V_in-1, V_in-2)를 동일한 레벨로 출력하고 노멀 모드시 즉, 상기 테스트 모드 신호(TEST)가 디스에이블되면 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)를 서로 다른 레벨로 출력한다. 상기 서로 다른 레벨이라 함은 상기 제 1 입력 신호(V_in-1)를 반전시킨 것이 상기 제 2 입력 신호(V_in-2)라는 것이다.
또한 상기 제어 수단(100)은 상기 테스트 모드 신호(TEST)가 인에이블된 이후, 테스트 신호(TEST_I)에 응답하여 상기 제 1 및 제 2 입력 신호(V_in-1, V_in- 2)의 레벨을 결정한다. 만약 상기 제어 수단(100)이 제어 입력 신호로 접지 전원(VSS)을 인가받고 상기 테스트 신호(TEST_I)가 하이로 인에이블되면 상기 접지 전원(VSS)을 인버팅한 외부 전원(VDD)을 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)로서 출력한다.
따라서 상기 테스트 모드 신호(TEST)가 인에이블되면 상기 제 1 및 제 2 입력 신호(V_in-1, V_in-2)가 동일한 레벨로 데이터 스트로브 신호 생성 수단(10)에 입력된다. 결국, 상기 제 5 및 제 6 스위칭 소자(PG21, PG22)는 일정한 레벨의 출력 신호를 출력함으로써, 데이터 스트로브 신호(DQS)는 일정한 레벨의 신호가 된다.
상기 제어 수단(100)에 접지 전원(VSS)이 인가되고 있을 경우 데이터 스트로브 신호(DQS)를 상기 데이터 스트로브 신호 생성 수단(10)이 출력한다. 상기 테스트 모드 신호(TEST)와 상기 테스트 신호(TEST_I)가 모두 인에이블되면 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)는 모두 외부 전원(VDD) 레벨이 된다. 이때, 상기 데이터 스트로브 신호(DQS)는 하이 레벨로 일정하게 출력된다. 따라서 상기 데이터 스트로브 신호(DQS)가 하이 레벨일 때 데이터 스트로브 핀에서 출력되는 출력 전류(IBIS) 값을 수월히 측정할 수 있다.
또한, 상기 테스트 모드 신호(TEST)가 인에이블되고 상기 테스트 신호(TEST_I)가 디스에이블되면 상기 제 1 입력 신호(V_in-1)와 상기 제 2 입력 신호(V_in-2)는 모두 접지 전원(VSS) 레벨이 된다. 이때, 상기 데이터 스트로브 신호(DQS)는 로우 레벨로 일정하게 출력된다. 따라서 상기 데이터 스트로브 신 호(DQS)가 로우 레벨일 때 데이터 스트로브 핀에서 출력되는 출력 전류(IBIS) 값을 수월히 측정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 데이터 스트로브 핀(DQS Pin)의 출력 전류(IBIS)를 종래보다 쉽게 측정할 수 있는 효과가 있다.

Claims (12)

  1. DLL 클럭의 라이징(rising) 타이밍에 동기하여 제 1 입력 신호를 출력하고 상기 DLL 클럭의 폴링(falling) 타이밍에 동기하여 제 2 입력 신호를 출력하며, 상기 제 1 입력 신호와 상기 제 2 입력 신호를 하나의 노드에서 데이터 스트로브 신호로서 출력하는 데이터 스트로브 신호 생성 수단; 및
    테스트 모드시 상기 데이터 스트로브 신호를 일정한 레벨로 출력하도록 상기 데이터 스트로브 신호 생성 수단을 제어하는 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 인에이블되면 상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨을 동일하게 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 디스에이블되면 상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨을 다르게 하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 인에이블되면 상기 제 1 입력 신호를 상기 제 2 입력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 디스에이블되면 상기 제 1 입력 신호를 반전시켜 상기 제 2 입력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 인에이블되면 상기 제 1 입력 신호를 상기 제 2 입력 신호로서 출력하는 제 1 스위칭 소자, 및
    상기 테스트 모드 신호가 디스에이블되면 상기 제 1 입력 신호를 반전시켜 제 2 입력 신호로서 출력하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 수단은
    상기 테스트 모드 신호가 인에이블된 후 테스트 신호에 응답하여 상기 제 1 입력 신호의 레벨을 결정하기 위한 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택부는
    상기 테스트 신호가 디스에이블되면 상기 제어 수단에 입력되는 제어 입력 신호를 상기 제 1 입력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 선택부는
    상기 테스트 신호가 인에이블되면 상기 제어 입력 신호를 반전시켜 상기 제 1 입력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 선택부는
    상기 테스트 모드 신호가 디스에이블되면 상기 테스트 신호와는 무관하게 상기 제어 수단에 입력되는 제어 입력 신호를 상기 제 1 입력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 선택부는
    상기 테스트 모드 신호와 상기 테스트 신호를 입력으로 하는 낸드 게이트,
    상기 낸드 게이트의 출력 신호가 인에이블되면 상기 제어 입력 신호를 상기 제 1 입력 신호로서 출력하기 위한 제 3 스위칭 소자, 및
    상기 낸드 게이트의 출력 신호가 디스에이블되면 상기 제어 입력 신호를 반전시켜 상기 제 1 입력 신호로서 출력하기 위한 제 4 스위칭 소자를 포함하며, 상기 제 3 및 제 4 스위칭 소자의 출력단은 공통 연결된 노드가 상기 선택부의 출력단인 것을 특징으로 하는 반도체 메모리 장치.
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