JP4274811B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より特定的にはバースト読出し動作におけるデータ出力タイミングの相違を解消可能な同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
同期型半導体記憶装置に対する高周波動作化の要求に伴って、外部クロック信号の立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory：以下、ＤＤＲ−ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−ＳＤＲＡＭは、外部クロック信号の立上がりエッジまたは立下がりエッジのいずれか一方に同期して動作するＳＤＲＡＭと比較して、約２倍の速度でデータの読出しおよびデータの書込みを行なうことが可能である。
【０００４】
しかし、ＤＤＲ−ＳＤＲＡＭは、非常に高速で動作するため、特に外部クロック信号と１番目の出力データとのタイミング時間を規定したｔＬＺおよび外部クロック信号と２番目以降の出力データとのタイミング時間を規定したｔＡＣを規格値の範囲内に収めるには高精度にデータ出力のタイミングを調整する必要がある。
【０００５】
そこで、ＤＤＲ−ＳＤＲＡＭに対してではないが、同期型半導体記憶装置において、データ出力のタイミングを調整する技術が開示されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平１１−８６５４７号公報（第４−５頁、第２図）
【０００７】
【発明が解決しようとする課題】
一般的に、ＤＤＲ−ＳＤＲＡＭまたはＳＤＲＡＭ等の同期型半導体記憶装置におけるバースト読出し動作においては、１番目のデータが出力されるまでの時間は、プリチャージレベル（Ｖｃｃ／２）からの電圧レベルの変化に要する時間に相当する。一方で、２番目以降のデータが出力されるまでの時間は、電源電圧Ｖｃｃまたは接地電圧ＧＮＤからの電圧レベルの変化に要する時間に相当する。したがって、１番目のデータ出力タイミングは２番目以降のデータ出力タイミングより相対的に速くなる。
【０００８】
特許文献１の技術は、ＳＤＲＡＭに対して、データ出力のタイミングを調整するためのものであるが、バースト読出し動作における１番目のデータ出力タイミングと２番目以降のデータ出力タイミングとの相違を解消することについての対策については開示されていない。
【０００９】
同期型半導体記憶装置におけるバースト読出し動作において、すべてのデータ出力タイミングが同等であれば、データを取込むクロック信号に対する所定のセットアップ時間および所定のホールド時間も一定となる。
【００１０】
したがって、量産において、同期型半導体記憶装置内に設けられる外部にデータを出力するための回路（以下においては、データ出力回路群とも称する）内のデバイスの電気特性にばらつきが生じ、セットアップ時間およびホールド時間に多少誤差が生じても、同期型半導体記憶装置からの出力データをデータ読み取り装置が正常に読み取れる可能性は高い。
【００１１】
しかし、データの当該出力タイミングが異なる場合、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じると、データ信号を正確に受信するための所定のセットアップ時間と所定のホールド時間を十分に確保できなくなる可能性が高まる。したがって、データ読み取り装置が正常にデータを読み取れなくなる可能性が高くなる。従来においては、そのような製品は不良品とみなされる可能性が高く、製造歩留まりの低下を招いていた。
【００１２】
この発明は、上記問題を解決するためになされたものであって、この発明の目的は、バースト読出しにおける、データの出力タイミングの相違を解消することで、製造歩留まりの向上を図ることが可能な同期型半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明に従う同期型半導体記憶装置は、クロック信号に同期して動作する同期型半導体記憶装置であって、複数のメモリセルが配置されたメモリセルアレイと、メモリセルアレイから複数個の読出しデータをバースト読出しし、複数個の読出しデータのレベルをそれぞれ示す複数の読出し指示をクロック信号に同期して順次生成する出力制御回路と、順次生成された複数の読出し指示の各々に応答して、データを出力するデータ出力回路と、出力制御回路とデータ出力回路との間に設けられ、出力制御回路によって生成された複数の読出し指示の各々をデータ出力回路へ伝達する伝達制御部と、出力制御回路によって順次生成される複数の読出し指示の各々が、複数個の読出しデータのうちの第１番目および第２番目以降の読出しデータのいずれに対応するかを判定する信号伝播制御回路とを備え、伝達制御部は、信号伝播制御回路の判定結果に応じて、第１番目の読出しデータに対応する読出し指示を第１の伝達時間でデータ出力回路へ伝達する一方で、第２番目以降の読出しデータに対応する読出し指示を第２の伝達時間でデータ出力回路へ伝達する。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
［実施の形態１］
図１は、同期型半導体記憶装置のシステムの概略を示したブロック図である。
【００１６】
図１を参照して、同期型半導体記憶装置のシステムは、同期型半導体記憶装置１０００と、ＤＲＡＭコントローラ１１００と、クロック発生器１２００とから構成される。同期型半導体記憶装置１０００には、ＤＤＲ−ＳＤＲＡＭが一例として示されている。
【００１７】
以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、ＨレベルおよびＬレベルとも称する。
【００１８】
ＤＲＡＭコントローラ１１００および同期型半導体記憶装置１０００は、クロック発生器１２００から出力される外部クロック信号ＣＬＫおよび／ＣＬＫに応じて動作する。
【００１９】
ＤＲＡＭコントローラ１１００は、コントロール信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ，ＤＭおよびクロックイネーブル信号ＣＫＥと、アドレス信号Ａ０〜Ａ１２、バンクアドレス信号ＢＡ０〜ＢＡ１とを同期型半導体記憶装置１０００に送信する。さらに、ＤＲＡＭコントローラ１１００は、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳを同期型半導体記憶装置１０００に送受信することにより、同期型半導体記憶装置１０００からデータを読み出したり、同期型半導体記憶装置１０００へデータを書込んだりすることが可能となる。
【００２０】
同期型半導体記憶装置１０００は、ＤＲＡＭコントローラ１１００からバースト読出しの要求があると、連続したデータＤＱをＤＲＡＭコントローラ１１００へ送信する。ＤＲＡＭコントローラ１１００は、クロック信号ＣＬＫに対して所定のセットアップ時間および所定のホールド時間が確保されると、正常にデータを受信できる。しかし、ＤＤＲ−ＳＤＲＡＭにおいて、バースト読出し動作を行なうと、１番目のデータの出力タイミングは、２番目以降のデータの出力タイミングより速くなる。
【００２１】
そのため、外部クロック信号と１番目の出力データとのタイミング時間を規定したｔＬＺは、外部クロック信号と２番目以降の出力データとのタイミング時間を規定したｔＡＣより小さくなる。ｔＬＺとｔＡＣとの差が大きい場合、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じると、データ信号ＤＱを正確に受信するためのセットアップ時間とホールド時間を十分に確保できなくなる可能性が高まる。したがって、ＤＲＡＭコントローラ１１００においても、バースト読出しにおいて正常にデータを受信できなくなる可能性が高まる。
【００２２】
そこで、バースト読出し動作におけるｔＡＣとｔＬＺを同等とすることで、データ出力回路群内のデバイスの電気特性にばらつきが多少生じても、ＤＲＡＭコントローラ１１００が正常にデータを受信できるように構成された同期型半導体記憶装置１０００の構成を以下に説明する。
【００２３】
図２は、同期型半導体記憶装置１０００の概略的な構成を示すブロック図である。
【００２４】
図２を参照して、同期型半導体記憶装置１０００は、外部クロック信号ＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥを受けるクロックバッファ１０と、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受けるアドレスバッファ２０と、コントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＭを受ける制御信号バッファ３０とを含む。アドレスバッファ２０および制御信号バッファ３０は、クロックバッファ１０の出力に同期して、アドレス信号やコントロール信号を取込む。
【００２５】
同期型半導体記憶装置１０００は、さらに、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳを入出力するデータストローブバッファ１２０と、クロックバッファ１０の出力に応じて内部クロック信号ＣＬＫＯを発生するディレイロックドループ（ＤＬＬ）回路１１０と、外部とメモリセルアレイ１００との間でデータの授受を行なう入出力バッファ１５０とを含む。
【００２６】
同期型半導体記憶装置内部の信号伝搬遅延のため、外部クロック信号ＣＬＫに応じて入出力バッファ１５０がデータ出力を行なったのでは外部クロック信号ＣＬＫに対してデータ出力タイミングが遅れてしまう。これを防止するため、ＤＬＬ回路１１０は、外部クロック信号ＣＬＫ、／ＣＬＫに基づいて、内部の信号伝搬遅延に相当する時間だけ位相の早い内部クロック信号ＣＬＫＯを生成して入出力バッファ１５０に供給する。
【００２７】
同期型半導体記憶装置１０００は、さらに、クロックバッファ１０の出力に同期して、アドレスバッファ２０、制御信号バッファ３０の出力を受ける制御回路４０と、制御回路４０によって制御され、データの記憶を行なうメモリセルアレイ１００と、モードレジスタ５０とを含む。
【００２８】
メモリセルアレイ１００は、各々に複数のメモリセルが配置された４つのバンク＃０〜バンク＃３に分割される。
【００２９】
入出力バッファ１５０は、ＤＬＬ回路１１０からの内部クロック信号ＣＬＫＯに同期して、バンクアドレス信号ＢＡ０，ＢＡ１に応じて選択されるメモリセルアレイ１００のバンク＃０〜＃３内の複数のメモリセルのうちの選択された１つのメモリセルのデータを外部に出力する。一方、入出力バッファ１５０は、データストローブバッファ１２０から与えられるデータストローブ信号ＤＱＳに同期して外部から入力されるデータを取込む。
【００３０】
モードレジスタ５０は、制御回路４０からの制御信号の組合せによって与えられるモードレジスタセットコマンドに応じて、その時に与えられているアドレス信号によって指定される動作モードを保持する。
【００３１】
次に、入出力バッファ１５０の内部に設けられるバースト読出しにおけるデータの出力タイミングを高精度に調整可能な構成をもったデータ出力回路について説明する。
【００３２】
図３は、同期型半導体記憶装置１０００において、出力バッファ１５０の内部に設けられるデータ出力制御回路２００の構成を示す回路図である。
【００３３】
図３を参照して、データ出力制御回路２００は、メモリセルアレイ１００からのデータを出力する際、内部クロック信号ＣＬＫＯに同期して動作する出力制御回路２５０と、遅延制御部２１０と、遅延制御部２２０と、信号伝播制御回路２３０と、データ出力回路２４０と、データ線＃Ｄ１と、データ線＃Ｄ２とを含む。
【００３４】
出力制御回路２５０は、メモリセルアレイ１００からの読出しデータのレベルに基づいて、データ出力回路２４０から出力するデータ信号ＤＱのレベルを設定するための制御信号ＺＲＤＨ０，ＺＲＤＬ０を出力する。データ出力回路２４０からデータ信号ＤＱを出力する際は、制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０は、互いに相補なレベルに設定される。一方、データ出力回路２４０からデータ信号ＤＱを出力しない場合は、データ出力回路２４０の出力をハイインピーダンスにするために、制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０は共にＨレベルに設定される。
【００３５】
詳細は後述するが、遅延制御部２１０は、信号伝播制御回路２３０からの制御信号に基づいて、制御信号ＺＲＤＨ０を異なった２つの伝播時間のいずれか１つの伝播時間で出力する。遅延制御部２１０から出力された信号は制御信号ＺＲＤＨとなる。制御信号ＺＲＤＨは、データ出力回路２４０へ入力される。同様に、遅延制御部２２０は、信号伝播制御回路２３０からの制御信号に基づいて、制御信号ＺＲＤＬ０を異なった２つの伝播時間のいずれか１つの伝播時間で出力する。遅延制御部２２０から出力された信号は制御信号ＺＲＤＬとなる。制御信号ＺＲＤＬは、データ出力回路２４０へ入力される。
【００３６】
データ出力回路２４０は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ２４２およびＮチャネルＭＯＳトランジスタ２４３と、インバータ２４１とを有する。ＰチャネルＭＯＳトランジスタ２４２のゲートへは、制御信号ＺＲＤＨが入力される。インバータ２４１は、制御信号ＺＲＤＬの反転レベルの信号を出力する。ＮチャネルＭＯＳトランジスタ２４３のゲートへは、インバータ２４１の出力信号が入力される。
【００３７】
したがって、データ出力回路２４０は、制御信号ＺＲＤＨおよびＺＲＤＬがそれぞれＨレベルおよびＬレベルに設定されている場合は、ノード＃ＤからＬレベルのデータ信号ＤＱを出力する。一方、データ出力回路２４０は、制御信号ＺＲＤＨおよびＺＲＤＬがそれぞれＬレベルおよびＨレベルに設定されている場合は、ノード＃ＤからＨレベルのデータ信号ＤＱを出力する。
【００３８】
信号伝播制御回路２３０は、ＮＡＮＤ回路２３１と、インバータ２３２と、クロックドインバータ２３３と、ラッチ回路２３５とを有する。
【００３９】
ＮＡＮＤ回路２３１は、制御信号ＺＲＤＨおよびＺＲＤＬの否定的論理積演算を行なった信号を出力する。インバータ２３２は、ＮＡＮＤ回路２３１からの出力信号の反転レベルの信号を出力する。クロックドインバータ２３３は、Ｌレベルの内部クロック信号ＣＬＫＯおよび／ＣＬＫＯに応じて、インバータ２３２の出力信号の反転レベルの信号を出力する。
【００４０】
ラッチ回路２３５は、インバータ２３６と、クロックドインバータ２３７とを有する。インバータ２３６は、クロックドインバータ２３３の出力信号の反転レベルの信号を伝播時間制御信号ＳＩＧとして出力する。クロックドインバータ２３７は、Ｈレベルの内部クロック信号ＣＬＫＯおよびその反転信号／ＣＬＫＯに応じて、インバータ２３６の出力信号の反転レベルの信号を出力する。したがって、ラッチ回路２３５は、クロックドインバータ２３７の２つの制御端子へＨレベルの内部クロック信号ＣＬＫＯおよび／ＣＬＫＯがそれぞれ入力された場合、インバータ２３６に入力された信号の反転レベルの信号を一時的に保持する機能を有する。
【００４１】
遅延制御部２１０は、ノード＃１とノード＃１ａとの間にトランスミッションゲート２１１を有する。トランスミッションゲート２１１は、２つの制御端子にＬレベルの伝播時間制御信号ＳＩＧおよびＨレベルの伝播時間制御信号／ＳＩＧがそれぞれ入力されると、制御信号ＺＲＤＨ０を制御信号ＺＲＤＨとして出力する。
【００４２】
遅延制御部２１０は、さらに、ノード＃１とノード＃１ａとの間に直列に接続された遅延回路２１２およびトランスミッションゲート２１３を有する。遅延回路２１２の内部には、詳細は後述するが、制御信号ＺＲＤＨ０を所定時間遅延させた信号を出力するための複数のインバータが設けられている。トランスミッションゲート２１３は、２つの制御端子にＬレベルの伝播時間制御信号／ＳＩＧおよびＨレベルの伝播時間制御信号ＳＩＧがそれぞれ入力されると、遅延回路２１２の出力信号を制御信号ＺＲＤＨとして出力する。
【００４３】
したがって、遅延制御部２１０は、伝播時間制御信号ＳＩＧ，／ＳＩＧに応じて、制御信号ＺＲＤＨ０のノード＃１からノード＃１ａまでの伝播時間を変化させることができる。
【００４４】
遅延制御部２２０は、ノード＃２とノード＃２ａとの間にトランスミッションゲート２２１を有する。トランスミッションゲート２２１は、トランスミッションゲート２１１と同様な機能を有するので詳細な説明は繰り返さない。
【００４５】
遅延制御部２２０は、さらに、ノード＃２とノード＃２ａとの間に直列に接続された遅延回路２２２およびトランスミッションゲート２２３を有する。遅延回路２２２は、遅延回路２１２と同様な構成であるので詳細な説明は繰り返さない。トランスミッションゲート２２３は、トランスミッションゲート２１３と同様な機能を有するので詳細な説明は繰り返さない。
【００４６】
したがって、遅延制御部２２０は、伝播時間制御信号ＳＩＧ，／ＳＩＧに応じて、制御信号ＺＲＤＬ０のノード＃２からノード＃２ａまでの伝播時間を変化させることができる。
【００４７】
データ線＃Ｄ１は、ノード＃１ａとＰチャネルＭＯＳトランジスタ２４２のゲートとを電気的に接続する。したがって、データ線＃Ｄ１は、遅延制御部２１０から出力された制御信号ＺＲＤＨをデータ出力回路２４０まで伝達する。
【００４８】
データ線＃Ｄ２は、ノード＃１ａとインバータ２４１とを電気的に接続する。したがって、データ線＃Ｄ２は、遅延制御部２２０から出力された制御信号ＺＲＤＬをデータ出力回路２４０まで伝達する。
【００４９】
データ出力制御回路２００は、さらに、電源電圧Ｖｃｃとノード＃１ａとの間に設けられたＰチャネルＭＯＳトランジスタ２１５と、電源電圧Ｖｃｃとノード＃２ａとの間に設けられたＰチャネルＭＯＳトランジスタ２１６とを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ２１５，２１６のゲートへは、プリチャージ信号ＰＲが入力される。したがって、プリチャージ信号ＰＲがＬレベルに設定されている場合においては、制御信号ＺＲＤＨおよびＺＲＤＬは、制御信号ＺＲＤＨ０，ＺＲＤＬ０の電圧レベルに関わらず、Ｈレベルに設定される。一方、プリチャージ信号ＰＲがＨレベルに設定されている場合においては、制御信号ＺＲＤＨおよびＺＲＤＬは、それぞれ制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０の電圧レベルに等しい。
【００５１】
次に、遅延回路２１２の内部構成を説明する。
図４は、遅延回路２１２の内部構成を示す回路図である。
【００５２】
図４を参照して、遅延回路２１２は、直列に接続されたｎ個の遅延素子２１２．１〜２１２．ｎを有する。遅延素子２１２．１は、直列に接続されたインバータ２１７およびインバータ２１８を有する。遅延素子２１２．２〜２１２．ｎの各々は、遅延素子２１２．１と同様な構成を有するので詳細な説明は繰り返さない。したがって、遅延回路２１２は、＃１から＃１ａまでの制御信号ＺＲＤＨ０の信号の伝播時間を遅延素子の数だけ長くすることができる。
【００５３】
遅延回路２２２は、遅延回路２１２と同様な構成を有するので詳細な説明は繰り返さない。
【００５４】
一般に、図３に示すデータ出力回路２４０内のＰチャネルＭＯＳトランジスタ２４２がターンオンしてデータ信号ＤＱが出力される時間（以下においては、Ｈレベル出力時間と称する）と、ＮチャネルＭＯＳトランジスタ２４３がターンオンしてデータ信号ＤＱが出力される時間（以下においては、Ｌレベル出力時間と称する）とは、量産ばらつき等によって、必ずしも同等とはならない場合がある。そのため、遅延回路２１２または遅延回路２２２内の遅延素子の数を調整することによって、後述する、バースト読出し動作において１番目のデータのＨレベル出力時間とＬレベル出力時間とが同等となるように調整することもできる。
【００５５】
図５は、同期型半導体記憶装置１０００におけるバースト読出し動作を説明する動作波形図である。
【００５６】
本実施の形態における同期型半導体記憶装置１０００においては、制御コマンドＣＯＭが発行されてからデータが出力されるまでに必要なクロック数ＣＬは“２”に設定されているとする。また、バースト読出し動作においてメモリセルアレイ１００から読み出されたデータは、“Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ”レベルの順であるとする。また、遅延回路２１２，２２２において設定されている所定の伝播時間は、ｔＬＺとｔＡＣとが等しくなるように設定されているとする。
【００５７】
なお、本実施の形態においては、図１における同期型半導体記憶装置１０００とＤＲＡＭコントローラ１１００との間に、同期型半導体記憶装置１０００から出力されるデータ信号ＤＱを伝達するデータ線を１／２Ｖｃｃにプリチャージする回路（図示せず）が設けられているとする。また、図５におけるＤＱは、当該データ線の電圧レベルを示したものとする。また、説明の都合上、データ信号ＤＱがデータ出力回路２４０から出力された時刻は、同期型半導体記憶装置１０００からデータ信号ＤＱが出力され、当該データ線に伝達された時刻と等しいとする。
【００５８】
次に、図２、図３および図５を参照して、同期型半導体記憶装置１０００におけるバースト読出し時の動作を説明する。時刻ｔ１において、制御コマンドの１つである読出しコマンドＲＥＡＤが同期型半導体記憶装置１０００に取込まれる。また、時刻ｔ１においては、データ出力制御回路２００内のノード＃１ａ，＃２ａは、プリチャージが行なわれているのでプリチャージ信号ＰＲはＬレベルに設定されているため、制御信号ＺＲＤＨ，ＺＲＤＬはＨレベルとなる。そして、時刻ｔ２において、メモリセルアレイ１００内の所望のバンク内の複数のメモリセルのデータが連続して出力制御回路２５０へ入力され始める。同時に、出力制御回路２５０に入力されたデータを出力するためにプリチャージが解除される。したがって、プリチャージ信号ＰＲはＨレベルに設定される。
【００５９】
プリチャージが解除されても、制御信号ＺＲＤＨ，ＺＲＤＬはそれぞれＨレベルを維持するので、ＮＡＮＤ回路２３１の出力信号のレベルはＬレベルに設定される。したがって、インバータ２３２の出力信号はＨレベルに設定される。そして、時刻ｔ３において、内部クロック信号ＣＬＫＯが、Ｌレベルになると、クロックドインバータ２３３は、インバータ２３２の出力信号の反転レベルの信号を出力するため、伝播時間制御信号ＳＩＧはＨレベルに設定される。その後、内部クロック信号ＣＬＫＯがＨレベルになっても、制御信号ＺＲＤＨ，ＺＲＤＬの電圧レベルが変化するまでは、クロックドインバータ２３３，２３７の動作により、伝播時間制御信号ＳＩＧはＨレベルに維持される。
【００６０】
時刻ｔ４において、データ出力回路２４０からバースト読出し動作における１番目のデータであるＨレベルのデータ信号ＤＱを出力させるために、出力制御回路２５０からＬレベルの制御信号ＺＲＤＨ０およびＨレベルのＺＲＤＬ０が出力される。時刻ｔ４においては、伝播時間制御信号ＳＩＧはＨレベルに設定されているので、遅延制御部２１０内のトランスミッションゲート２１３のみがターンオンする。同様に、遅延制御部２２０内のトランスミッションゲート２２３のみがターンオンする。したがって、制御信号ＺＲＤＨ０は、ノード＃１から遅延回路２１２を介してノード＃１ａへ伝達されるため、遅延回路２１２において設定されている所定の伝播時間（例えば、時間Ｔ１）でノード＃１からノード＃１ａまで伝達される。その結果、時刻ｔ４において、Ｌレベルの制御信号ＺＲＤＨ０は、時刻ｔ４から時間Ｔ１が経過した後の時刻ｔ５においてＬレベルの制御信号ＺＲＤＨとなる。
【００６１】
同様に、制御信号ＺＲＤＬ０も、ノード＃２から遅延回路２２２を介してノード＃２ａへ伝達されるため、遅延回路２２２において設定されている所定の伝播時間（例えば、時間Ｔ１）でノード＃２からノード＃２ａまで伝達される。したがって、時刻ｔ４において、Ｈレベルの制御信号ＺＲＤＬ０は、時刻ｔ４から時間Ｔ１が経過した後の時刻ｔ５においてＨレベルの制御信号ＺＲＤＬとなる。データ出力回路２４０から１番目のデータ信号ＤＱを出力させるための制御信号ＺＲＤＨ０，ＺＲＤＬ０が出力制御回路２５０から出力された時刻ｔ４から、実際にデータ出力回路２４０のノード＃Ｄの電圧レベルが変化し始める時刻ｔ５までの時間がｔＬＺとなる。
【００６２】
時刻ｔ５において、制御信号ＺＲＤＨがＬレベルに設定され、制御信号ＺＲＤＬがＨレベルに設定されると、データ出力回路２４０は、時刻ｔ６において、Ｈレベルのデータ信号ＤＱを出力する。
【００６３】
また、時刻ｔ６において、内部クロック信号ＣＬＫＯがＬレベルになると、クロックドインバータ２３３はターンオンする。時刻ｔ６においては、制御信号ＺＲＤＨはＬレベルであり、制御信号ＺＲＤＬはＨレベルであるので、ＮＡＮＤ回路２３１の出力信号のレベルはＨレベルに設定される。したがって、伝播時間制御信号ＳＩＧはＬレベルに設定される。すなわち、バースト読出し動作において、１番目のデータのレベルを設定するための制御信号ＺＲＤＨおよび制御信号ＺＲＤＬが互いに相補なレベルになった後、内部クロック信号ＣＬＫＯがＬレベルになると、伝播時間制御信号ＳＩＧはその後、信号伝播制御回路２３０の動作によりＬレベルを維持する。
【００６４】
伝播時間制御信号ＳＩＧがＬレベルに設定されると、遅延制御部２１０内のトランスミッションゲート２１３はターンオフし、トランスミッションゲート２１１がターンオンする。同様に、遅延制御部２２０内のトランスミッションゲート２２３はターンオフし、トランスミッションゲート２２１がターンオンする。したがって、制御信号ＺＲＤＨ０は、ノード＃１からトランスミッションゲート２１１を介してノード＃１ａへ伝達されるため、遅延回路２１２を介さない分だけノード＃１からノード＃１ａへ速く伝達される。
【００６５】
同様に、制御信号ＺＲＤＬ０も、ノード＃２からトランスミッションゲート２２１を介してノード＃２ａへ伝達されるため、遅延回路２２２を介さない分だけノード＃２からノード＃２ａへ速く伝達される。
【００６６】
時刻ｔ７において、データ出力回路２４０からバースト読出し動作における２番目のデータであるＬレベルのデータ信号ＤＱを出力するために、出力制御回路２５０からＨレベルの制御信号ＺＲＤＨ０およびＬレベルのＺＲＤＬ０が出力される。
【００６７】
Ｈレベルの制御信号ＺＲＤＨ０は、トランスミッションゲート２１１を介してＨレベルの制御信号ＺＲＤＨとなる。一方、Ｌレベルの制御信号ＺＲＤＬ０は、トランスミッションゲート２２１を介してＬレベルの制御信号ＺＲＤＬとなる。したがって、データ出力回路２４０は、時刻８において、Ｌレベルのデータ信号ＤＱを出力する。したがって、時刻ｔ７から時刻ｔ８までの時間Ｔ２が、２番目以降のデータをデータ出力回路２４０から出力する際に要する時間となる。また、時間Ｔ２は、例えばＨレベルの信号がＬレベルになるまでの時間、すなわち信号が反転レベルになるのに要する時間でもある。したがって、時間Ｔ２の半分の時間Ｔ２／２は、信号の電圧レベルが１／２ＶｃｃからＨレベルまたはＬレベルになるまでの時間と等しい。
【００６８】
時刻ｔ９において、データ出力回路２４０からバースト読出し動作における３番目のデータであるＨレベルのデータ信号ＤＱを出力するために、出力制御回路２５０からＬレベルの制御信号ＺＲＤＨ０およびＨレベルのＺＲＤＬ０が出力される。したがって、データ出力回路２４０は、時刻ｔ９から時間Ｔ２だけ経過した時刻にＨレベルのデータ信号ＤＱを出力する。ここで、遅延回路２１２，２２２においてそれぞれ設定されている所定の伝播時間は、ｔＬＺとｔＡＣとが等しくなるように設定されているため、時刻ｔ９から、時間Ｔ２／２が経過した時刻ｔ１０までの時間がｔＡＣとなる。その結果、１番目のデータ信号ＤＱがＨレベルを維持する時間、２番目以降のデータ信号ＤＱがＬまたはＨレベルを維持する期間は等しくなる。
【００６９】
以上説明したように、実施の形態１に従う同期型半導体記憶装置１０００は、バースト読出し動作において、データ信号が電圧レベルを維持する期間を、読出されたデータ信号の順番に関わらず一定とすることが可能となる。したがって、バースト読出し動作において、同期型半導体記憶装置１０００から出力されるデータ信号のセットアップ時間およびホールド時間も一定となるため、同期型半導体記憶装置１０００の外部に設けられたデータ読み取り装置等で、データ信号をより正確に読み取ることが可能となる。
【００７０】
その結果、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じ、出力データのセットアップ時間およびホールド時間に多少誤差が生じた場合でも、データ読み取り装置が出力データを正常に読取れる可能性が高くなる。したがって、従来、不良品とみなされる可能性が高かった製品が減少するため、製造歩留まりの向上を図ることができる。
【００７１】
［実施の形態１の変形例１］
一般に、同期型半導体記憶装置は、量産において、デバイスの電気特性にばらつきが生じる。そのため、同期型半導体記憶装置１０００におけるデータ出力制御回路２００内のｔＬＺを調整するための遅延回路２１２の信号の伝播時間と遅延回路２２２の信号の伝播時間とが同等にならなくなる場合がある。以下に、遅延回路の伝播時間を調整するための構成を説明する。
【００７２】
図６は、実施の形態１の変形例１に従う同期型半導体記憶装置１０００における入出力バッファ１５０の内部に設けられるデータ出力制御回路２００ａの構成を示す回路図である。
【００７３】
図６を参照して、データ出力制御回路２００ａは、実施の形態１に従う図３に示すデータ出力制御回路２００と比較して、遅延制御部２１０の変わりに遅延制御部２１０ａを有する点と、遅延制御部２２０の変わりに遅延制御部２２０ａを有する点とが異なる。それ以外の構成および機能は、データ出力制御回路２００と同様なので詳細な説明は繰り返さない。
【００７４】
遅延制御部２１０ａは、遅延制御部２１０と比較して、遅延回路２１２の代わりに遅延回路２１２ａを有する点が異なる。それ以外の構成および機能は、遅延制御部２１０と同様なので詳細な説明は繰り返さない。
【００７５】
遅延制御部２２０ａは、遅延制御部２２０と比較して、遅延回路２２２の代わりに遅延回路２２２ａを有する点が異なる。それ以外の構成および機能は、遅延制御部２２０と同様なので詳細な説明は繰り返さない。
【００７６】
次に、信号の伝播時間を調整する機能を有する遅延回路２１２ａの内部構成を説明する。
【００７７】
図７は、遅延回路２１２ａの内部構成を示す回路図である。
図７を参照して、遅延回路２１２ａは、直列に接続された伝播時間調整回路２６０およびインバータ２１９を有する。
【００７８】
伝播時間調整回路２６０は、並列に接続されたｎ個のインバータ２６０．１〜２６０．ｎを有する。インバータ２６０．１は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたヒューズ６１、ＰチャネルＭＯＳトランジスタ６２、ＮチャネルＭＯＳトランジスタ６３およびヒューズ６１ａを有する。インバータ２６０．２〜２６０．ｎの各々は、インバータ２６０．１と同様な構成を有するので詳細な説明は繰り返さない。
【００７９】
ノード＃１からの信号は、インバータ２６０．１内のＰチャネルＭＯＳトランジスタ６２のゲートおよびＮチャネルＭＯＳトランジスタ６３のゲートへ入力される。同様に、ノード＃１からの信号は、インバータ２６０．２〜２６０．ｎの各々が有するＰチャネルＭＯＳトランジスタのゲートおよびＮチャネルＭＯＳトランジスタのゲートへ入力される。インバータ２６０．１のＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６３の接続ノード＃Ｎから出力される信号は、インバータ２１９によって反転レベルの信号としてトランスミッションゲート２１３へ出力される。インバータ２６０．２〜２６０．ｎの各々が有するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの接続ノードの出力される信号も同様に、インバータ２１９によって反転レベルの信号としてトランスミッションゲート２１３へ出力される。
【００８０】
インバータ２６０．１は、ヒューズ６１，６１ａが切断されていない場合、ノード＃１から入力された信号の反転レベルの信号をインバータ２１９へ出力する。インバータ２６０．２〜２６０．ｎも同様に、各々が有する２つのヒューズが切断されていない場合、インバータ２６０．１と同様にノード＃１から入力された信号の反転レベルの信号をインバータ２１９へ出力する。
【００８１】
したがって、伝播時間調整回路２６０内のインバータ２６０．１〜２６０．ｎは、それぞれ並列に接続されていることとなる。そのため、インバータ２６０．１〜２６０．ｎの各々が有している２つのヒューズ（以下においては、ヒューズ群と称する）をレーザ等により切断することにより、伝播時間調整回路２６０の駆動力を調整することができる。切断するヒューズ群が多いほど、伝播時間調整回路２６０の駆動力が小さくなる。一方、切断するヒューズ群が少ないほど、伝播時間調整回路２６０の駆動力が大きくなる。伝播時間調整回路２６０の駆動力が小さいほど、ノード＃１から入力された信号がノード＃Ｎから反転レベルの信号として出力されるまでの時間（以下においては、信号レベル変化時間とも称する）が長くなる。一方、伝播時間調整回路２６０の駆動力が大きいほど、信号レベル変化時間が短くなる。
【００８２】
インバータ２１９は、ノード＃Ｎから入力される信号の電圧レベルが所定のしきい値以下または以上になると、ノード＃Ｎから入力される信号の反転レベルの信号を出力する。すなわち、インバータ２１９は、入力信号が所定のしきい値以下または以上であるかを判定可能な機能を有する。
【００８３】
信号レベル変化時間が長いと、ノード＃Ｎから出力された信号がインバータ２１９によって反転レベルの信号として出力されるまでの時間が長くなる。すなわち、遅延回路２１２ａの信号の伝播時間が長くなる。
【００８４】
一方、信号レベル変化時間が短いと、ノード＃Ｎから出力された信号がインバータ２１９によって反転レベルの信号として出力されるまでの時間が短くなる。すなわち、遅延回路２１２ａの信号の伝播時間が短くなる。
【００８５】
また、遅延回路２２２ａは、遅延回路２１２ａと同様な構成および機能を有するので詳細な説明は繰り返さない。
【００８６】
したがって、遅延回路２１２ａまたは遅延回路２２２ａ内の切断するヒューズ群の数によって、遅延回路２１２ａまたは遅延回路２２２ａの信号の伝播時間を調整することが可能となる。
【００８７】
以上説明したように、実施の形態１の変形例１に従う同期型半導体記憶装置１０００においては、量産時においてデバイスの電気特性のばらつきが生じ、製品テスト後にｔＬＺが設計値の範囲内に収まっていないことが判明しても、遅延回路２１２ａまたは遅延回路２２２ａの信号の伝播時間を調整することにより、ｔＬＺを設計値の範囲内に収めることができる。したがって、製造歩留まりの向上を図ることができる。
【００８８】
なお、実施の形態１または実施の形態１の変形例１においては、同期型半導体記憶装置がＤＤＲ−ＳＤＲＡＭである場合の構成を代表的に説明したが、本願発明の適用範囲は、同期型半導体記憶装置がＤＤＲ−ＳＤＲＡＭである場合に限定されるものではない。同期型半導体記憶装置が他の規格のメモリ（例えば、ＳＤＲＡＭ）である場合においても、データ入出力回路にデータ出力制御回路２００または２００ａを適用することにより、バースト読出し動作におけるデータの出力タイミングの調整を行なうことが可能である。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９０】
【発明の効果】
以上説明したように、本発明に従うと、同期型半導体記憶装置のバースト読出しにおいて、第２番目以降の読出しデータに対応する読出し指示がデータ出力回路へ伝達される時間は、第１番目の読出しデータに対応する読出し指示がデータ出力回路へ伝達される時間よりも短い。したがって、中間電圧へプリチャージされた状態からの第１番目の読出しデータ出力時と２番目以降の読出しデータ出力時とにおける、データ出力タイミングの相違を解消できる。
【００９１】
この結果、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じ、出力データのセットアップ時間およびホールド時間に多少誤差が生じた場合でも、外部に設けられたデータ読み取り装置が出力データを正常に読取れる可能性が高くなる。したがって、従来は、不良品とみなされる可能性が高かった製品が減少するため、製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】 同期型半導体記憶装置のシステムの概略を示したブロック図である。
【図２】 同期型半導体記憶装置の概略的な構成を示すブロック図である。
【図３】 同期型半導体記憶装置において、出力バッファの内部に設けられるデータ出力制御回路の構成を示す回路図である。
【図４】 遅延回路の内部構成を示す回路図である。
【図５】 同期型半導体記憶装置におけるバースト読出し動作を説明する動作波形図である。
【図６】 実施の形態１の変形例１に従う同期型半導体記憶装置における入出力バッファの内部に設けられるデータ出力制御回路の構成を示す回路図である。
【図７】 遅延回路の内部構成を示す回路図である。
【符号の説明】
＃Ｄ１，＃Ｄ２ データ線、６１，６１ａ ヒューズ、１００ メモリセルアレイ、１５０ 入出力バッファ、２００ データ出力制御回路、２１０，２１０ａ，２２０，２２０ａ 遅延制御部、２１１，２１３，２２１，２２３ トランスミッションゲート、２１２，２１２ａ，２２２，２２２ａ 遅延回路、２１５，２１６ ＰチャネルＭＯＳトランジスタ、２１２．１〜２１２．ｎ 遅延素子、２１９ インバータ、２５０ 出力制御回路、２３０ 信号伝播制御回路、２４０ データ出力回路、２６０ 伝播時間調整回路、２６０．１〜２６０．ｎ インバータ、１０００ 同期型半導体記憶装置、１１００ ＤＲＡＭコントローラ、１２００ クロック発生器。
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より特定的にはバースト読出し動作におけるデータ出力タイミングの相違を解消可能な同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
同期型半導体記憶装置に対する高周波動作化の要求に伴って、外部クロック信号の立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory：以下、ＤＤＲ−ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−ＳＤＲＡＭは、外部クロック信号の立上がりエッジまたは立下がりエッジのいずれか一方に同期して動作するＳＤＲＡＭと比較して、約２倍の速度でデータの読出しおよびデータの書込みを行なうことが可能である。
【０００４】
しかし、ＤＤＲ−ＳＤＲＡＭは、非常に高速で動作するため、特に外部クロック信号と１番目の出力データとのタイミング時間を規定したｔＬＺおよび外部クロック信号と２番目以降の出力データとのタイミング時間を規定したｔＡＣを規格値の範囲内に収めるには高精度にデータ出力のタイミングを調整する必要がある。
【０００５】
そこで、ＤＤＲ−ＳＤＲＡＭに対してではないが、同期型半導体記憶装置において、データ出力のタイミングを調整する技術が開示されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平１１−８６５４７号公報（第４−５頁、第２図）
【０００７】
【発明が解決しようとする課題】
一般的に、ＤＤＲ−ＳＤＲＡＭまたはＳＤＲＡＭ等の同期型半導体記憶装置におけるバースト読出し動作においては、１番目のデータが出力されるまでの時間は、プリチャージレベル（Ｖｃｃ／２）からの電圧レベルの変化に要する時間に相当する。一方で、２番目以降のデータが出力されるまでの時間は、電源電圧Ｖｃｃまたは接地電圧ＧＮＤからの電圧レベルの変化に要する時間に相当する。したがって、１番目のデータ出力タイミングは２番目以降のデータ出力タイミングより相対的に速くなる。
【０００８】
特許文献１の技術は、ＳＤＲＡＭに対して、データ出力のタイミングを調整するためのものであるが、バースト読出し動作における１番目のデータ出力タイミングと２番目以降のデータ出力タイミングとの相違を解消することについての対策については開示されていない。
【０００９】
同期型半導体記憶装置におけるバースト読出し動作において、すべてのデータ出力タイミングが同等であれば、データを取込むクロック信号に対する所定のセットアップ時間および所定のホールド時間も一定となる。
【００１０】
したがって、量産において、同期型半導体記憶装置内に設けられる外部にデータを出力するための回路（以下においては、データ出力回路群とも称する）内のデバイスの電気特性にばらつきが生じ、セットアップ時間およびホールド時間に多少誤差が生じても、同期型半導体記憶装置からの出力データをデータ読み取り装置が正常に読み取れる可能性は高い。
【００１１】
しかし、データの当該出力タイミングが異なる場合、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じると、データ信号を正確に受信するための所定のセットアップ時間と所定のホールド時間を十分に確保できなくなる可能性が高まる。したがって、データ読み取り装置が正常にデータを読み取れなくなる可能性が高くなる。従来においては、そのような製品は不良品とみなされる可能性が高く、製造歩留まりの低下を招いていた。
【００１２】
この発明は、上記問題を解決するためになされたものであって、この発明の目的は、バースト読出しにおける、データの出力タイミングの相違を解消することで、製造歩留まりの向上を図ることが可能な同期型半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明に従う同期型半導体記憶装置は、クロック信号に同期して動作する同期型半導体記憶装置であって、複数のメモリセルが配置されたメモリセルアレイと、メモリセルアレイから複数個の読出しデータをバースト読出しし、複数個の読出しデータのレベルをそれぞれ示す複数の読出し指示をクロック信号に同期して順次生成する出力制御回路と、順次生成された複数の読出し指示の各々に応答して、データを出力するデータ出力回路と、出力制御回路とデータ出力回路との間に設けられ、出力制御回路によって生成された複数の読出し指示の各々をデータ出力回路へ伝達する伝達制御部と、出力制御回路によって順次生成される複数の読出し指示の各々が、複数個の読出しデータのうちの第１番目および第２番目以降の読出しデータのいずれに対応するかを判定する信号伝播制御回路とを備え、伝達制御部は、信号伝播制御回路の判定結果に応じて、第１番目の読出しデータに対応する読出し指示を第１の伝達時間でデータ出力回路へ伝達する一方で、第２番目以降の読出しデータに対応する読出し指示を第２の伝達時間でデータ出力回路へ伝達する。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
［実施の形態１］
図１は、同期型半導体記憶装置のシステムの概略を示したブロック図である。
【００１６】
図１を参照して、同期型半導体記憶装置のシステムは、同期型半導体記憶装置１０００と、ＤＲＡＭコントローラ１１００と、クロック発生器１２００とから構成される。同期型半導体記憶装置１０００には、ＤＤＲ−ＳＤＲＡＭが一例として示されている。
【００１７】
以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、ＨレベルおよびＬレベルとも称する。
【００１８】
ＤＲＡＭコントローラ１１００および同期型半導体記憶装置１０００は、クロック発生器１２００から出力される外部クロック信号ＣＬＫおよび／ＣＬＫに応じて動作する。
【００１９】
ＤＲＡＭコントローラ１１００は、コントロール信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ，ＤＭおよびクロックイネーブル信号ＣＫＥと、アドレス信号Ａ０〜Ａ１２、バンクアドレス信号ＢＡ０〜ＢＡ１とを同期型半導体記憶装置１０００に送信する。さらに、ＤＲＡＭコントローラ１１００は、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳを同期型半導体記憶装置１０００に送受信することにより、同期型半導体記憶装置１０００からデータを読み出したり、同期型半導体記憶装置１０００へデータを書込んだりすることが可能となる。
【００２０】
同期型半導体記憶装置１０００は、ＤＲＡＭコントローラ１１００からバースト読出しの要求があると、連続したデータＤＱをＤＲＡＭコントローラ１１００へ送信する。ＤＲＡＭコントローラ１１００は、クロック信号ＣＬＫに対して所定のセットアップ時間および所定のホールド時間が確保されると、正常にデータを受信できる。しかし、ＤＤＲ−ＳＤＲＡＭにおいて、バースト読出し動作を行なうと、１番目のデータの出力タイミングは、２番目以降のデータの出力タイミングより速くなる。
【００２１】
そのため、外部クロック信号と１番目の出力データとのタイミング時間を規定したｔＬＺは、外部クロック信号と２番目以降の出力データとのタイミング時間を規定したｔＡＣより小さくなる。ｔＬＺとｔＡＣとの差が大きい場合、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じると、データ信号ＤＱを正確に受信するためのセットアップ時間とホールド時間を十分に確保できなくなる可能性が高まる。したがって、ＤＲＡＭコントローラ１１００においても、バースト読出しにおいて正常にデータを受信できなくなる可能性が高まる。
【００２２】
そこで、バースト読出し動作におけるｔＡＣとｔＬＺを同等とすることで、データ出力回路群内のデバイスの電気特性にばらつきが多少生じても、ＤＲＡＭコントローラ１１００が正常にデータを受信できるように構成された同期型半導体記憶装置１０００の構成を以下に説明する。
【００２３】
図２は、同期型半導体記憶装置１０００の概略的な構成を示すブロック図である。
【００２４】
図２を参照して、同期型半導体記憶装置１０００は、外部クロック信号ＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥを受けるクロックバッファ１０と、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受けるアドレスバッファ２０と、コントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＭを受ける制御信号バッファ３０とを含む。アドレスバッファ２０および制御信号バッファ３０は、クロックバッファ１０の出力に同期して、アドレス信号やコントロール信号を取込む。
【００２５】
同期型半導体記憶装置１０００は、さらに、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳを入出力するデータストローブバッファ１２０と、クロックバッファ１０の出力に応じて内部クロック信号ＣＬＫＯを発生するディレイロックドループ（ＤＬＬ）回路１１０と、外部とメモリセルアレイ１００との間でデータの授受を行なう入出力バッファ１５０とを含む。
【００２６】
同期型半導体記憶装置内部の信号伝搬遅延のため、外部クロック信号ＣＬＫに応じて入出力バッファ１５０がデータ出力を行なったのでは外部クロック信号ＣＬＫに対してデータ出力タイミングが遅れてしまう。これを防止するため、ＤＬＬ回路１１０は、外部クロック信号ＣＬＫ、／ＣＬＫに基づいて、内部の信号伝搬遅延に相当する時間だけ位相の早い内部クロック信号ＣＬＫＯを生成して入出力バッファ１５０に供給する。
【００２７】
同期型半導体記憶装置１０００は、さらに、クロックバッファ１０の出力に同期して、アドレスバッファ２０、制御信号バッファ３０の出力を受ける制御回路４０と、制御回路４０によって制御され、データの記憶を行なうメモリセルアレイ１００と、モードレジスタ５０とを含む。
【００２８】
メモリセルアレイ１００は、各々に複数のメモリセルが配置された４つのバンク＃０〜バンク＃３に分割される。
【００２９】
入出力バッファ１５０は、ＤＬＬ回路１１０からの内部クロック信号ＣＬＫＯに同期して、バンクアドレス信号ＢＡ０，ＢＡ１に応じて選択されるメモリセルアレイ１００のバンク＃０〜＃３内の複数のメモリセルのうちの選択された１つのメモリセルのデータを外部に出力する。一方、入出力バッファ１５０は、データストローブバッファ１２０から与えられるデータストローブ信号ＤＱＳに同期して外部から入力されるデータを取込む。
【００３０】
モードレジスタ５０は、制御回路４０からの制御信号の組合せによって与えられるモードレジスタセットコマンドに応じて、その時に与えられているアドレス信号によって指定される動作モードを保持する。
【００３１】
次に、入出力バッファ１５０の内部に設けられるバースト読出しにおけるデータの出力タイミングを高精度に調整可能な構成をもったデータ出力回路について説明する。
【００３２】
図３は、同期型半導体記憶装置１０００において、出力バッファ１５０の内部に設けられるデータ出力制御回路２００の構成を示す回路図である。
【００３３】
図３を参照して、データ出力制御回路２００は、メモリセルアレイ１００からのデータを出力する際、内部クロック信号ＣＬＫＯに同期して動作する出力制御回路２５０と、遅延制御部２１０と、遅延制御部２２０と、信号伝播制御回路２３０と、データ出力回路２４０と、データ線＃Ｄ１と、データ線＃Ｄ２とを含む。
【００３４】
出力制御回路２５０は、メモリセルアレイ１００からの読出しデータのレベルに基づいて、データ出力回路２４０から出力するデータ信号ＤＱのレベルを設定するための制御信号ＺＲＤＨ０，ＺＲＤＬ０を出力する。データ出力回路２４０からデータ信号ＤＱを出力する際は、制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０は、互いに相補なレベルに設定される。一方、データ出力回路２４０からデータ信号ＤＱを出力しない場合は、データ出力回路２４０の出力をハイインピーダンスにするために、制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０は共にＨレベルに設定される。
【００３５】
詳細は後述するが、遅延制御部２１０は、信号伝播制御回路２３０からの制御信号に基づいて、制御信号ＺＲＤＨ０を異なった２つの伝播時間のいずれか１つの伝播時間で出力する。遅延制御部２１０から出力された信号は制御信号ＺＲＤＨとなる。制御信号ＺＲＤＨは、データ出力回路２４０へ入力される。同様に、遅延制御部２２０は、信号伝播制御回路２３０からの制御信号に基づいて、制御信号ＺＲＤＬ０を異なった２つの伝播時間のいずれか１つの伝播時間で出力する。遅延制御部２２０から出力された信号は制御信号ＺＲＤＬとなる。制御信号ＺＲＤＬは、データ出力回路２４０へ入力される。
【００３６】
データ出力回路２４０は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ２４２およびＮチャネルＭＯＳトランジスタ２４３と、インバータ２４１とを有する。ＰチャネルＭＯＳトランジスタ２４２のゲートへは、制御信号ＺＲＤＨが入力される。インバータ２４１は、制御信号ＺＲＤＬの反転レベルの信号を出力する。ＮチャネルＭＯＳトランジスタ２４３のゲートへは、インバータ２４１の出力信号が入力される。
【００３７】
したがって、データ出力回路２４０は、制御信号ＺＲＤＨおよびＺＲＤＬがそれぞれＨレベルおよびＬレベルに設定されている場合は、ノード＃ＤからＬレベルのデータ信号ＤＱを出力する。一方、データ出力回路２４０は、制御信号ＺＲＤＨおよびＺＲＤＬがそれぞれＬレベルおよびＨレベルに設定されている場合は、ノード＃ＤからＨレベルのデータ信号ＤＱを出力する。
【００３８】
信号伝播制御回路２３０は、ＮＡＮＤ回路２３１と、インバータ２３２と、クロックドインバータ２３３と、ラッチ回路２３５とを有する。
【００３９】
ＮＡＮＤ回路２３１は、制御信号ＺＲＤＨおよびＺＲＤＬの否定的論理積演算を行なった信号を出力する。インバータ２３２は、ＮＡＮＤ回路２３１からの出力信号の反転レベルの信号を出力する。クロックドインバータ２３３は、Ｌレベルの内部クロック信号ＣＬＫＯおよび／ＣＬＫＯに応じて、インバータ２３２の出力信号の反転レベルの信号を出力する。
【００４０】
ラッチ回路２３５は、インバータ２３６と、クロックドインバータ２３７とを有する。インバータ２３６は、クロックドインバータ２３３の出力信号の反転レベルの信号を伝播時間制御信号ＳＩＧとして出力する。クロックドインバータ２３７は、Ｈレベルの内部クロック信号ＣＬＫＯおよびその反転信号／ＣＬＫＯに応じて、インバータ２３６の出力信号の反転レベルの信号を出力する。したがって、ラッチ回路２３５は、クロックドインバータ２３７の２つの制御端子へＨレベルの内部クロック信号ＣＬＫＯおよび／ＣＬＫＯがそれぞれ入力された場合、インバータ２３６に入力された信号の反転レベルの信号を一時的に保持する機能を有する。
【００４１】
遅延制御部２１０は、ノード＃１とノード＃１ａとの間にトランスミッションゲート２１１を有する。トランスミッションゲート２１１は、２つの制御端子にＬレベルの伝播時間制御信号ＳＩＧおよびＨレベルの伝播時間制御信号／ＳＩＧがそれぞれ入力されると、制御信号ＺＲＤＨ０を制御信号ＺＲＤＨとして出力する。
【００４２】
遅延制御部２１０は、さらに、ノード＃１とノード＃１ａとの間に直列に接続された遅延回路２１２およびトランスミッションゲート２１３を有する。遅延回路２１２の内部には、詳細は後述するが、制御信号ＺＲＤＨ０を所定時間遅延させた信号を出力するための複数のインバータが設けられている。トランスミッションゲート２１３は、２つの制御端子にＬレベルの伝播時間制御信号／ＳＩＧおよびＨレベルの伝播時間制御信号ＳＩＧがそれぞれ入力されると、遅延回路２１２の出力信号を制御信号ＺＲＤＨとして出力する。
【００４３】
したがって、遅延制御部２１０は、伝播時間制御信号ＳＩＧ，／ＳＩＧに応じて、制御信号ＺＲＤＨ０のノード＃１からノード＃１ａまでの伝播時間を変化させることができる。
【００４４】
遅延制御部２２０は、ノード＃２とノード＃２ａとの間にトランスミッションゲート２２１を有する。トランスミッションゲート２２１は、トランスミッションゲート２１１と同様な機能を有するので詳細な説明は繰り返さない。
【００４５】
遅延制御部２２０は、さらに、ノード＃２とノード＃２ａとの間に直列に接続された遅延回路２２２およびトランスミッションゲート２２３を有する。遅延回路２２２は、遅延回路２１２と同様な構成であるので詳細な説明は繰り返さない。トランスミッションゲート２２３は、トランスミッションゲート２１３と同様な機能を有するので詳細な説明は繰り返さない。
【００４６】
したがって、遅延制御部２２０は、伝播時間制御信号ＳＩＧ，／ＳＩＧに応じて、制御信号ＺＲＤＬ０のノード＃２からノード＃２ａまでの伝播時間を変化させることができる。
【００４７】
データ線＃Ｄ１は、ノード＃１ａとＰチャネルＭＯＳトランジスタ２４２のゲートとを電気的に接続する。したがって、データ線＃Ｄ１は、遅延制御部２１０から出力された制御信号ＺＲＤＨをデータ出力回路２４０まで伝達する。
【００４８】
データ線＃Ｄ２は、ノード＃１ａとインバータ２４１とを電気的に接続する。したがって、データ線＃Ｄ２は、遅延制御部２２０から出力された制御信号ＺＲＤＬをデータ出力回路２４０まで伝達する。
【００４９】
データ出力制御回路２００は、さらに、電源電圧Ｖｃｃとノード＃１ａとの間に設けられたＰチャネルＭＯＳトランジスタ２１５と、電源電圧Ｖｃｃとノード＃２ａとの間に設けられたＰチャネルＭＯＳトランジスタ２１６とを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ２１５，２１６のゲートへは、プリチャージ信号ＰＲが入力される。したがって、プリチャージ信号ＰＲがＬレベルに設定されている場合においては、制御信号ＺＲＤＨおよびＺＲＤＬは、制御信号ＺＲＤＨ０，ＺＲＤＬ０の電圧レベルに関わらず、Ｈレベルに設定される。一方、プリチャージ信号ＰＲがＨレベルに設定されている場合においては、制御信号ＺＲＤＨおよびＺＲＤＬは、それぞれ制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０の電圧レベルに等しい。
【００５１】
次に、遅延回路２１２の内部構成を説明する。
図４は、遅延回路２１２の内部構成を示す回路図である。
【００５２】
図４を参照して、遅延回路２１２は、直列に接続されたｎ個の遅延素子２１２．１〜２１２．ｎを有する。遅延素子２１２．１は、直列に接続されたインバータ２１７およびインバータ２１８を有する。遅延素子２１２．２〜２１２．ｎの各々は、遅延素子２１２．１と同様な構成を有するので詳細な説明は繰り返さない。したがって、遅延回路２１２は、＃１から＃１ａまでの制御信号ＺＲＤＨ０の信号の伝播時間を遅延素子の数だけ長くすることができる。
【００５３】
遅延回路２２２は、遅延回路２１２と同様な構成を有するので詳細な説明は繰り返さない。
【００５４】
一般に、図３に示すデータ出力回路２４０内のＰチャネルＭＯＳトランジスタ２４２がターンオンしてデータ信号ＤＱが出力される時間（以下においては、Ｈレベル出力時間と称する）と、ＮチャネルＭＯＳトランジスタ２４３がターンオンしてデータ信号ＤＱが出力される時間（以下においては、Ｌレベル出力時間と称する）とは、量産ばらつき等によって、必ずしも同等とはならない場合がある。そのため、遅延回路２１２または遅延回路２２２内の遅延素子の数を調整することによって、後述する、バースト読出し動作において１番目のデータのＨレベル出力時間とＬレベル出力時間とが同等となるように調整することもできる。
【００５５】
図５は、同期型半導体記憶装置１０００におけるバースト読出し動作を説明する動作波形図である。
【００５６】
本実施の形態における同期型半導体記憶装置１０００においては、制御コマンドＣＯＭが発行されてからデータが出力されるまでに必要なクロック数ＣＬは“２”に設定されているとする。また、バースト読出し動作においてメモリセルアレイ１００から読み出されたデータは、“Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ”レベルの順であるとする。また、遅延回路２１２，２２２において設定されている所定の伝播時間は、ｔＬＺとｔＡＣとが等しくなるように設定されているとする。
【００５７】
なお、本実施の形態においては、図１における同期型半導体記憶装置１０００とＤＲＡＭコントローラ１１００との間に、同期型半導体記憶装置１０００から出力されるデータ信号ＤＱを伝達するデータ線を１／２Ｖｃｃにプリチャージする回路（図示せず）が設けられているとする。また、図５におけるＤＱは、当該データ線の電圧レベルを示したものとする。また、説明の都合上、データ信号ＤＱがデータ出力回路２４０から出力された時刻は、同期型半導体記憶装置１０００からデータ信号ＤＱが出力され、当該データ線に伝達された時刻と等しいとする。
【００５８】
次に、図２、図３および図５を参照して、同期型半導体記憶装置１０００におけるバースト読出し時の動作を説明する。時刻ｔ１において、制御コマンドの１つである読出しコマンドＲＥＡＤが同期型半導体記憶装置１０００に取込まれる。また、時刻ｔ１においては、データ出力制御回路２００内のノード＃１ａ，＃２ａは、プリチャージが行なわれているのでプリチャージ信号ＰＲはＬレベルに設定されているため、制御信号ＺＲＤＨ，ＺＲＤＬはＨレベルとなる。そして、時刻ｔ２において、メモリセルアレイ１００内の所望のバンク内の複数のメモリセルのデータが連続して出力制御回路２５０へ入力され始める。同時に、出力制御回路２５０に入力されたデータを出力するためにプリチャージが解除される。したがって、プリチャージ信号ＰＲはＨレベルに設定される。
【００５９】
プリチャージが解除されても、制御信号ＺＲＤＨ，ＺＲＤＬはそれぞれＨレベルを維持するので、ＮＡＮＤ回路２３１の出力信号のレベルはＬレベルに設定される。したがって、インバータ２３２の出力信号はＨレベルに設定される。そして、時刻ｔ３において、内部クロック信号ＣＬＫＯが、Ｌレベルになると、クロックドインバータ２３３は、インバータ２３２の出力信号の反転レベルの信号を出力するため、伝播時間制御信号ＳＩＧはＨレベルに設定される。その後、内部クロック信号ＣＬＫＯがＨレベルになっても、制御信号ＺＲＤＨ，ＺＲＤＬの電圧レベルが変化するまでは、クロックドインバータ２３３，２３７の動作により、伝播時間制御信号ＳＩＧはＨレベルに維持される。
【００６０】
時刻ｔ４において、データ出力回路２４０からバースト読出し動作における１番目のデータであるＨレベルのデータ信号ＤＱを出力させるために、出力制御回路２５０からＬレベルの制御信号ＺＲＤＨ０およびＨレベルのＺＲＤＬ０が出力される。時刻ｔ４においては、伝播時間制御信号ＳＩＧはＨレベルに設定されているので、遅延制御部２１０内のトランスミッションゲート２１３のみがターンオンする。同様に、遅延制御部２２０内のトランスミッションゲート２２３のみがターンオンする。したがって、制御信号ＺＲＤＨ０は、ノード＃１から遅延回路２１２を介してノード＃１ａへ伝達されるため、遅延回路２１２において設定されている所定の伝播時間（例えば、時間Ｔ１）でノード＃１からノード＃１ａまで伝達される。その結果、時刻ｔ４において、Ｌレベルの制御信号ＺＲＤＨ０は、時刻ｔ４から時間Ｔ１が経過した後の時刻ｔ５においてＬレベルの制御信号ＺＲＤＨとなる。
【００６１】
同様に、制御信号ＺＲＤＬ０も、ノード＃２から遅延回路２２２を介してノード＃２ａへ伝達されるため、遅延回路２２２において設定されている所定の伝播時間（例えば、時間Ｔ１）でノード＃２からノード＃２ａまで伝達される。したがって、時刻ｔ４において、Ｈレベルの制御信号ＺＲＤＬ０は、時刻ｔ４から時間Ｔ１が経過した後の時刻ｔ５においてＨレベルの制御信号ＺＲＤＬとなる。データ出力回路２４０から１番目のデータ信号ＤＱを出力させるための制御信号ＺＲＤＨ０，ＺＲＤＬ０が出力制御回路２５０から出力された時刻ｔ４から、実際にデータ出力回路２４０のノード＃Ｄの電圧レベルが変化し始める時刻ｔ５までの時間がｔＬＺとなる。
【００６２】
時刻ｔ５において、制御信号ＺＲＤＨがＬレベルに設定され、制御信号ＺＲＤＬがＨレベルに設定されると、データ出力回路２４０は、時刻ｔ６において、Ｈレベルのデータ信号ＤＱを出力する。
【００６３】
また、時刻ｔ６において、内部クロック信号ＣＬＫＯがＬレベルになると、クロックドインバータ２３３はターンオンする。時刻ｔ６においては、制御信号ＺＲＤＨはＬレベルであり、制御信号ＺＲＤＬはＨレベルであるので、ＮＡＮＤ回路２３１の出力信号のレベルはＨレベルに設定される。したがって、伝播時間制御信号ＳＩＧはＬレベルに設定される。すなわち、バースト読出し動作において、１番目のデータのレベルを設定するための制御信号ＺＲＤＨおよび制御信号ＺＲＤＬが互いに相補なレベルになった後、内部クロック信号ＣＬＫＯがＬレベルになると、伝播時間制御信号ＳＩＧはその後、信号伝播制御回路２３０の動作によりＬレベルを維持する。
【００６４】
伝播時間制御信号ＳＩＧがＬレベルに設定されると、遅延制御部２１０内のトランスミッションゲート２１３はターンオフし、トランスミッションゲート２１１がターンオンする。同様に、遅延制御部２２０内のトランスミッションゲート２２３はターンオフし、トランスミッションゲート２２１がターンオンする。したがって、制御信号ＺＲＤＨ０は、ノード＃１からトランスミッションゲート２１１を介してノード＃１ａへ伝達されるため、遅延回路２１２を介さない分だけノード＃１からノード＃１ａへ速く伝達される。
【００６５】
同様に、制御信号ＺＲＤＬ０も、ノード＃２からトランスミッションゲート２２１を介してノード＃２ａへ伝達されるため、遅延回路２２２を介さない分だけノード＃２からノード＃２ａへ速く伝達される。
【００６６】
時刻ｔ７において、データ出力回路２４０からバースト読出し動作における２番目のデータであるＬレベルのデータ信号ＤＱを出力するために、出力制御回路２５０からＨレベルの制御信号ＺＲＤＨ０およびＬレベルのＺＲＤＬ０が出力される。
【００６７】
Ｈレベルの制御信号ＺＲＤＨ０は、トランスミッションゲート２１１を介してＨレベルの制御信号ＺＲＤＨとなる。一方、Ｌレベルの制御信号ＺＲＤＬ０は、トランスミッションゲート２２１を介してＬレベルの制御信号ＺＲＤＬとなる。したがって、データ出力回路２４０は、時刻８において、Ｌレベルのデータ信号ＤＱを出力する。したがって、時刻ｔ７から時刻ｔ８までの時間Ｔ２が、２番目以降のデータをデータ出力回路２４０から出力する際に要する時間となる。また、時間Ｔ２は、例えばＨレベルの信号がＬレベルになるまでの時間、すなわち信号が反転レベルになるのに要する時間でもある。したがって、時間Ｔ２の半分の時間Ｔ２／２は、信号の電圧レベルが１／２ＶｃｃからＨレベルまたはＬレベルになるまでの時間と等しい。
【００６８】
時刻ｔ９において、データ出力回路２４０からバースト読出し動作における３番目のデータであるＨレベルのデータ信号ＤＱを出力するために、出力制御回路２５０からＬレベルの制御信号ＺＲＤＨ０およびＨレベルのＺＲＤＬ０が出力される。したがって、データ出力回路２４０は、時刻ｔ９から時間Ｔ２だけ経過した時刻にＨレベルのデータ信号ＤＱを出力する。ここで、遅延回路２１２，２２２においてそれぞれ設定されている所定の伝播時間は、ｔＬＺとｔＡＣとが等しくなるように設定されているため、時刻ｔ９から、時間Ｔ２／２が経過した時刻ｔ１０までの時間がｔＡＣとなる。その結果、１番目のデータ信号ＤＱがＨレベルを維持する時間、２番目以降のデータ信号ＤＱがＬまたはＨレベルを維持する期間は等しくなる。
【００６９】
以上説明したように、実施の形態１に従う同期型半導体記憶装置１０００は、バースト読出し動作において、データ信号が電圧レベルを維持する期間を、読出されたデータ信号の順番に関わらず一定とすることが可能となる。したがって、バースト読出し動作において、同期型半導体記憶装置１０００から出力されるデータ信号のセットアップ時間およびホールド時間も一定となるため、同期型半導体記憶装置１０００の外部に設けられたデータ読み取り装置等で、データ信号をより正確に読み取ることが可能となる。
【００７０】
その結果、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じ、出力データのセットアップ時間およびホールド時間に多少誤差が生じた場合でも、データ読み取り装置が出力データを正常に読取れる可能性が高くなる。したがって、従来、不良品とみなされる可能性が高かった製品が減少するため、製造歩留まりの向上を図ることができる。
【００７１】
［実施の形態１の変形例１］
一般に、同期型半導体記憶装置は、量産において、デバイスの電気特性にばらつきが生じる。そのため、同期型半導体記憶装置１０００におけるデータ出力制御回路２００内のｔＬＺを調整するための遅延回路２１２の信号の伝播時間と遅延回路２２２の信号の伝播時間とが同等にならなくなる場合がある。以下に、遅延回路の伝播時間を調整するための構成を説明する。
【００７２】
図６は、実施の形態１の変形例１に従う同期型半導体記憶装置１０００における入出力バッファ１５０の内部に設けられるデータ出力制御回路２００ａの構成を示す回路図である。
【００７３】
図６を参照して、データ出力制御回路２００ａは、実施の形態１に従う図３に示すデータ出力制御回路２００と比較して、遅延制御部２１０の変わりに遅延制御部２１０ａを有する点と、遅延制御部２２０の変わりに遅延制御部２２０ａを有する点とが異なる。それ以外の構成および機能は、データ出力制御回路２００と同様なので詳細な説明は繰り返さない。
【００７４】
遅延制御部２１０ａは、遅延制御部２１０と比較して、遅延回路２１２の代わりに遅延回路２１２ａを有する点が異なる。それ以外の構成および機能は、遅延制御部２１０と同様なので詳細な説明は繰り返さない。
【００７５】
遅延制御部２２０ａは、遅延制御部２２０と比較して、遅延回路２２２の代わりに遅延回路２２２ａを有する点が異なる。それ以外の構成および機能は、遅延制御部２２０と同様なので詳細な説明は繰り返さない。
【００７６】
次に、信号の伝播時間を調整する機能を有する遅延回路２１２ａの内部構成を説明する。
【００７７】
図７は、遅延回路２１２ａの内部構成を示す回路図である。
図７を参照して、遅延回路２１２ａは、直列に接続された伝播時間調整回路２６０およびインバータ２１９を有する。
【００７８】
伝播時間調整回路２６０は、並列に接続されたｎ個のインバータ２６０．１〜２６０．ｎを有する。インバータ２６０．１は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたヒューズ６１、ＰチャネルＭＯＳトランジスタ６２、ＮチャネルＭＯＳトランジスタ６３およびヒューズ６１ａを有する。インバータ２６０．２〜２６０．ｎの各々は、インバータ２６０．１と同様な構成を有するので詳細な説明は繰り返さない。
【００７９】
ノード＃１からの信号は、インバータ２６０．１内のＰチャネルＭＯＳトランジスタ６２のゲートおよびＮチャネルＭＯＳトランジスタ６３のゲートへ入力される。同様に、ノード＃１からの信号は、インバータ２６０．２〜２６０．ｎの各々が有するＰチャネルＭＯＳトランジスタのゲートおよびＮチャネルＭＯＳトランジスタのゲートへ入力される。インバータ２６０．１のＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６３の接続ノード＃Ｎから出力される信号は、インバータ２１９によって反転レベルの信号としてトランスミッションゲート２１３へ出力される。インバータ２６０．２〜２６０．ｎの各々が有するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの接続ノードの出力される信号も同様に、インバータ２１９によって反転レベルの信号としてトランスミッションゲート２１３へ出力される。
【００８０】
インバータ２６０．１は、ヒューズ６１，６１ａが切断されていない場合、ノード＃１から入力された信号の反転レベルの信号をインバータ２１９へ出力する。インバータ２６０．２〜２６０．ｎも同様に、各々が有する２つのヒューズが切断されていない場合、インバータ２６０．１と同様にノード＃１から入力された信号の反転レベルの信号をインバータ２１９へ出力する。
【００８１】
したがって、伝播時間調整回路２６０内のインバータ２６０．１〜２６０．ｎは、それぞれ並列に接続されていることとなる。そのため、インバータ２６０．１〜２６０．ｎの各々が有している２つのヒューズ（以下においては、ヒューズ群と称する）をレーザ等により切断することにより、伝播時間調整回路２６０の駆動力を調整することができる。切断するヒューズ群が多いほど、伝播時間調整回路２６０の駆動力が小さくなる。一方、切断するヒューズ群が少ないほど、伝播時間調整回路２６０の駆動力が大きくなる。伝播時間調整回路２６０の駆動力が小さいほど、ノード＃１から入力された信号がノード＃Ｎから反転レベルの信号として出力されるまでの時間（以下においては、信号レベル変化時間とも称する）が長くなる。一方、伝播時間調整回路２６０の駆動力が大きいほど、信号レベル変化時間が短くなる。
【００８２】
インバータ２１９は、ノード＃Ｎから入力される信号の電圧レベルが所定のしきい値以下または以上になると、ノード＃Ｎから入力される信号の反転レベルの信号を出力する。すなわち、インバータ２１９は、入力信号が所定のしきい値以下または以上であるかを判定可能な機能を有する。
【００８３】
信号レベル変化時間が長いと、ノード＃Ｎから出力された信号がインバータ２１９によって反転レベルの信号として出力されるまでの時間が長くなる。すなわち、遅延回路２１２ａの信号の伝播時間が長くなる。
【００８４】
一方、信号レベル変化時間が短いと、ノード＃Ｎから出力された信号がインバータ２１９によって反転レベルの信号として出力されるまでの時間が短くなる。すなわち、遅延回路２１２ａの信号の伝播時間が短くなる。
【００８５】
また、遅延回路２２２ａは、遅延回路２１２ａと同様な構成および機能を有するので詳細な説明は繰り返さない。
【００８６】
したがって、遅延回路２１２ａまたは遅延回路２２２ａ内の切断するヒューズ群の数によって、遅延回路２１２ａまたは遅延回路２２２ａの信号の伝播時間を調整することが可能となる。
【００８７】
以上説明したように、実施の形態１の変形例１に従う同期型半導体記憶装置１０００においては、量産時においてデバイスの電気特性のばらつきが生じ、製品テスト後にｔＬＺが設計値の範囲内に収まっていないことが判明しても、遅延回路２１２ａまたは遅延回路２２２ａの信号の伝播時間を調整することにより、ｔＬＺを設計値の範囲内に収めることができる。したがって、製造歩留まりの向上を図ることができる。
【００８８】
なお、実施の形態１または実施の形態１の変形例１においては、同期型半導体記憶装置がＤＤＲ−ＳＤＲＡＭである場合の構成を代表的に説明したが、本願発明の適用範囲は、同期型半導体記憶装置がＤＤＲ−ＳＤＲＡＭである場合に限定されるものではない。同期型半導体記憶装置が他の規格のメモリ（例えば、ＳＤＲＡＭ）である場合においても、データ入出力回路にデータ出力制御回路２００または２００ａを適用することにより、バースト読出し動作におけるデータの出力タイミングの調整を行なうことが可能である。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９０】
【発明の効果】
以上説明したように、本発明に従うと、同期型半導体記憶装置のバースト読出しにおいて、第２番目以降の読出しデータに対応する読出し指示がデータ出力回路へ伝達される時間は、第１番目の読出しデータに対応する読出し指示がデータ出力回路へ伝達される時間よりも短い。したがって、中間電圧へプリチャージされた状態からの第１番目の読出しデータ出力時と２番目以降の読出しデータ出力時とにおける、データ出力タイミングの相違を解消できる。
【００９１】
この結果、量産において、同期型半導体記憶装置内のデータ出力回路群内のデバイスの電気特性にばらつきが生じ、出力データのセットアップ時間およびホールド時間に多少誤差が生じた場合でも、外部に設けられたデータ読み取り装置が出力データを正常に読取れる可能性が高くなる。したがって、従来は、不良品とみなされる可能性が高かった製品が減少するため、製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】 同期型半導体記憶装置のシステムの概略を示したブロック図である。
【図２】 同期型半導体記憶装置の概略的な構成を示すブロック図である。
【図３】 同期型半導体記憶装置において、出力バッファの内部に設けられるデータ出力制御回路の構成を示す回路図である。
【図４】 遅延回路の内部構成を示す回路図である。
【図５】 同期型半導体記憶装置におけるバースト読出し動作を説明する動作波形図である。
【図６】 実施の形態１の変形例１に従う同期型半導体記憶装置における入出力バッファの内部に設けられるデータ出力制御回路の構成を示す回路図である。
【図７】 遅延回路の内部構成を示す回路図である。
【符号の説明】
＃Ｄ１，＃Ｄ２ データ線、６１，６１ａ ヒューズ、１００ メモリセルアレイ、１５０ 入出力バッファ、２００ データ出力制御回路、２１０，２１０ａ，２２０，２２０ａ 遅延制御部、２１１，２１３，２２１，２２３ トランスミッションゲート、２１２，２１２ａ，２２２，２２２ａ 遅延回路、２１５，２１６ ＰチャネルＭＯＳトランジスタ、２１２．１〜２１２．ｎ 遅延素子、２１９ インバータ、２５０ 出力制御回路、２３０ 信号伝播制御回路、２４０ データ出力回路、２６０ 伝播時間調整回路、２６０．１〜２６０．ｎ インバータ、１０００ 同期型半導体記憶装置、１１００ ＤＲＡＭコントローラ、１２００ クロック発生器。
Claims (6)
- クロック信号に同期して動作する同期型半導体記憶装置であって、
複数のメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイから複数個の読出しデータをバースト読出しし、前記複数個の読出しデータのレベルをそれぞれ示す複数の読出し指示を前記クロック信号に同期して順次生成する出力制御回路と、
順次生成された前記複数の読出し指示の各々に応答して、データを出力するデータ出力回路と、
前記出力制御回路と前記データ出力回路との間に設けられ、前記出力制御回路によって生成された前記複数の読出し指示の各々を前記データ出力回路へ伝達する伝達制御部と、
前記出力制御回路によって順次生成される前記複数の読出し指示の各々が、前記複数個の読出しデータのうちの第１番目および第２番目以降の読出しデータのいずれに対応するかを判定する信号伝播制御回路とを備え、
前記伝達制御部は、前記信号伝播制御回路の判定結果に応じて、第１番目の前記読出しデータに対応する前記読出し指示を第１の伝達時間で前記データ出力回路へ伝達する一方で、第２番目以降の前記読出しデータに対応する前記読出し指示を第２の伝達時間で前記データ出力回路へ伝達する、同期型半導体記憶装置。 - 前記第１の伝達時間は、前記第２の伝達時間よりも長い、請求項１に記載の同期型半導体記憶装置。
- 前記データ出力回路と電気的に接続された第１のノードおよび第２のノードの各々を、前記バースト読出しの開始前において、所定電圧にプリチャージするとともに、前記バースト読出し開始後に前記第１のノードおよび前記第２のノードの各々を前記所定電圧から切離す電圧設定回路をさらに備え、
前記複数の読出し指示の各々は、前記複数の読出し指示の各々に対応する前記読出しデータのレベルに応じて、相補的なレベルへ設定される第１の制御信号および第２の制御信号を含み、
前記伝達制御部は、前記出力制御回路によって生成された前記第１の制御信号および前記第２の制御信号を、前記信号伝播制御回路の前記判定結果に応じて、前記第１の伝達時間および前記第２の伝達時間のいずれか一方で、前記第１のノードおよび前記第２のノードへそれぞれ伝達し、
前記信号伝播制御回路は、前記第１のノードおよび前記第２のノードの電圧に基づいて、前記出力制御回路によって生成される前記第１の制御信号および前記第２の制御信号が、前記第１番目の読出しデータおよび前記第２番目以降の読出しデータのいずれかに対応するかを判定する判定部を含む、請求項１に記載の同期型半導体記憶装置。 - 前記判定部は、
前記第１のノードの電圧と前記第２のノードの電圧との論理演算結果に応じた判定信号を出力する論理回路と、
前記出力制御回路が前記第１の制御信号および前記第２の制御信号を生成してから次の前記第１の制御信号および前記第２の制御信号を生成する間のタイミングで、前記論理回路からの前記判定信号を前記伝達制御部へ伝達する伝達回路とを有し、
前記伝達制御部は、前記伝達回路からの前記判定信号に応じて、前記第１の伝達時間および前記第２の伝達時間を切替える、請求項３に記載の同期型半導体記憶装置。 - 前記伝達制御部は、
前記第１の伝達時間および前記第２の伝達時間の差に相当する遅延時間を付与するための遅延回路と、
前記信号伝播制御回路の前記判定結果に応じて、前記第１番目の前記読出しデータに対応する読出し指示については、前記遅延回路を通過させた上で前記データ出力回路へ伝達する一方で、前記第２番目以降の前記読出しデータに対応する読出し指示については、前記遅延回路をバイパスさせて前記データ出力回路へ伝達する経路スイッチとを有し、
前記遅延回路の前記遅延時間は、外部入力によって不揮発的に調整可能である、請求項１に記載の同期型半導体記憶装置。 - 前記遅延回路は、各々が所定の駆動力を有する、並列接続された複数のＣＭＯＳインバータによって構成された少なくとも１つの伝播時間調整回路を有し、
前記複数のＣＭＯＳインバータの各々は、前記外部入力に応じて前記並列接続から切離される、請求項５に記載の同期型半導体記憶装置。
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