JP3312602B2 - 半導体記憶装置 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate
-Synchronous Dynamic Random Access Memory ）からな
る半導体記憶装置に関する。
に係り、特に、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate
-Synchronous Dynamic Random Access Memory ）からな
る半導体記憶装置に関する。
【０００２】
【従来の技術】計算機の動作を制御する中央処理装置
（ＣＰＵ）の高速化に伴って、計算機の主記憶装置とし
ては、クロックに同期して動作するＳＤＲＡＭが多く使
用されているが、さらに高速化を図るため、２ビットの
データを同時に読み書きすることができる、２ビットプ
リフェッチ型のＳＤＲＡＭが用いられるようになった。
（ＣＰＵ）の高速化に伴って、計算機の主記憶装置とし
ては、クロックに同期して動作するＳＤＲＡＭが多く使
用されているが、さらに高速化を図るため、２ビットの
データを同時に読み書きすることができる、２ビットプ
リフェッチ型のＳＤＲＡＭが用いられるようになった。
【０００３】図５０は、２ビットプリフェッチ型のＳＤ
ＲＡＭからなる従来例の半導体記憶装置の構成例を示す
ブロック図、図５１は、同半導体記憶装置のライト時の
動作を説明するタイミングチャート、図５２は、同半導
体記憶装置のリード時の動作を説明するタイミングチャ
ートである。従来例の半導体記憶装置は、図５０に示す
ように、メモリセルアレイ１，２と、ワードドライバ
３，４と、ＤＩＮ／ＤＯＵＴ（データイン／データアウ
ト）回路５，６と、ライトアンプ７，８と、センスアン
プ９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデータ１５と、バーストカウンタ１６と、
カラム系コントロール回路１７とから概略構成されてい
る。
ＲＡＭからなる従来例の半導体記憶装置の構成例を示す
ブロック図、図５１は、同半導体記憶装置のライト時の
動作を説明するタイミングチャート、図５２は、同半導
体記憶装置のリード時の動作を説明するタイミングチャ
ートである。従来例の半導体記憶装置は、図５０に示す
ように、メモリセルアレイ１，２と、ワードドライバ
３，４と、ＤＩＮ／ＤＯＵＴ（データイン／データアウ
ト）回路５，６と、ライトアンプ７，８と、センスアン
プ９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデータ１５と、バーストカウンタ１６と、
カラム系コントロール回路１７とから概略構成されてい
る。
【０００４】メモリセルアレイ１，２は、それぞれ複数
個のメモリセルをマトリクス状に配列して構成されてい
る。ワードドライバ３，４は、それぞれメモリセルアレ
イ１，２の各ワード線を駆動する。ＤＩＮ／ＤＯＵＴ回
路５，６は、それぞれ書き込み動作制御信号Ｗ０，Ｗ１
に応じて、それぞれ偶数番目と奇数番目のデータバスか
らのデータ入力ＤＱに対応する、相補信号からなるデー
タ出力ＲＷＢＳ，ＲＷＢＳ＊ （＊ は反転信号を示
す。以下省略）を出力し、また、それぞれ読み出し動作
制御信号Ｒ０，Ｒ１に応じて、相補信号からなるデータ
入力ＲＷＢＳ，ＲＷＢＳ＊ によって、それぞれ偶数番
目と奇数番目のデータバスに対するデータ出力ＤＱを発
生する。ライトアンプ７，８は、それぞれデータ出力Ｒ
ＷＢＳ，ＲＷＢＳ＊ を増幅して、相補信号からなる書
き込み入力ＩＯ，ＩＯ＊ を出力する。センスアンプ
９，１０は、メモリセルアレイ１を構成する各ビット線
に接続されたメモリセルに対する書き込み電圧を増幅
し、またはメモリセルからの読み出し電圧を増幅する。
センスアンプ１１，１２は、メモリセルアレイ２を構成
する各ビット線に接続されたメモリセルに対する書き込
み電圧を増幅し、またはメモリセルからの読み出し電圧
を増幅する。
個のメモリセルをマトリクス状に配列して構成されてい
る。ワードドライバ３，４は、それぞれメモリセルアレ
イ１，２の各ワード線を駆動する。ＤＩＮ／ＤＯＵＴ回
路５，６は、それぞれ書き込み動作制御信号Ｗ０，Ｗ１
に応じて、それぞれ偶数番目と奇数番目のデータバスか
らのデータ入力ＤＱに対応する、相補信号からなるデー
タ出力ＲＷＢＳ，ＲＷＢＳ＊ （＊ は反転信号を示
す。以下省略）を出力し、また、それぞれ読み出し動作
制御信号Ｒ０，Ｒ１に応じて、相補信号からなるデータ
入力ＲＷＢＳ，ＲＷＢＳ＊ によって、それぞれ偶数番
目と奇数番目のデータバスに対するデータ出力ＤＱを発
生する。ライトアンプ７，８は、それぞれデータ出力Ｒ
ＷＢＳ，ＲＷＢＳ＊ を増幅して、相補信号からなる書
き込み入力ＩＯ，ＩＯ＊ を出力する。センスアンプ
９，１０は、メモリセルアレイ１を構成する各ビット線
に接続されたメモリセルに対する書き込み電圧を増幅
し、またはメモリセルからの読み出し電圧を増幅する。
センスアンプ１１，１２は、メモリセルアレイ２を構成
する各ビット線に接続されたメモリセルに対する書き込
み電圧を増幅し、またはメモリセルからの読み出し電圧
を増幅する。
【０００５】カラムデコーダ１３，１４は、アドレス入
力に応じて、それぞれメモリセルアレイ１，２の各ビッ
ト線を選択して、選択されたカラムセレクト線ＣＳＬを
駆動する。コマンドデコーダ１５は、外部コマンド信号
ＣＳＢ（コマンドセレクトバー），ＲＡＳＢ（ラスバ
ー），ＣＡＳＢ（カスバー），ＷＥＢ（ライトイネーブ
ルバー）及びクロック信号ＣＬＫに応じて、内部コマン
ド信号であるリードライトコマンドＲＷＣＭＤと、アド
レス制御信号ＹＡＬ，ＮＹＡＬを発生する。バーストカ
ウンタ１６は、例えば８ビットからなるアドレス入力
（ＩＡ０〜ＩＡｊ）に対して、アドレス制御信号ＹＡＬ
によって定まるタイミングでアドレス出力を発生したの
ち、アドレス制御信号ＮＹＡＬの発生ごとに、順次、＋
２したアドレス出力を発生する処理を、２クロックごと
に所定バースト長（例えばワード長）に対応する期間繰
り返して行う。カラム系コントロール回路１７は、コマ
ンドデコーダ１５からのリードライトコマンドＲＷＣＭ
Ｄと、バーストカウンタ１６のアドレス出力とに応じ
て、ＤＩＮ／ＤＯＵＴ回路５，６に対して、書き込み動
作制御信号Ｗ０，Ｗ１又は読み出し動作制御信号ＲＯ，
Ｒ１を出力する。
力に応じて、それぞれメモリセルアレイ１，２の各ビッ
ト線を選択して、選択されたカラムセレクト線ＣＳＬを
駆動する。コマンドデコーダ１５は、外部コマンド信号
ＣＳＢ（コマンドセレクトバー），ＲＡＳＢ（ラスバ
ー），ＣＡＳＢ（カスバー），ＷＥＢ（ライトイネーブ
ルバー）及びクロック信号ＣＬＫに応じて、内部コマン
ド信号であるリードライトコマンドＲＷＣＭＤと、アド
レス制御信号ＹＡＬ，ＮＹＡＬを発生する。バーストカ
ウンタ１６は、例えば８ビットからなるアドレス入力
（ＩＡ０〜ＩＡｊ）に対して、アドレス制御信号ＹＡＬ
によって定まるタイミングでアドレス出力を発生したの
ち、アドレス制御信号ＮＹＡＬの発生ごとに、順次、＋
２したアドレス出力を発生する処理を、２クロックごと
に所定バースト長（例えばワード長）に対応する期間繰
り返して行う。カラム系コントロール回路１７は、コマ
ンドデコーダ１５からのリードライトコマンドＲＷＣＭ
Ｄと、バーストカウンタ１６のアドレス出力とに応じ
て、ＤＩＮ／ＤＯＵＴ回路５，６に対して、書き込み動
作制御信号Ｗ０，Ｗ１又は読み出し動作制御信号ＲＯ，
Ｒ１を出力する。
【０００６】次に、図５０及び図５１を参照して、従来
例の半導体記憶装置のライト時の動作について説明す
る。コマンド入力ＣＭＤがライトコマンドＷ ＣＭＤで
あって、クロックＣＬＫに対応して、データ入力ＤＱと
してＤ０，Ｄ１，Ｄ２，Ｄ３が入力されたとする。この
とき、コマンドデコーダ１５からのリードライトコマン
ドＲＷＣＭＤに応じて、カラム系コントロール回路１７
から書き込み動作制御信号Ｗ０，Ｗ１が出力される。一
方、図示されないＣＰＵ（中央処理装置）からのアドレ
スＡ０〜Ａｊ（８ビット）の指定に応じて、アドレス入
力ＩＡ０〜ＩＡｊが発生すると、コマンドデコーダ１５
からのアドレス制御信号ＹＡＬに応じて、バーストカウ
ンタ１６からアドレスＹＰ０〜ＹＰｊが出力され、次
に、２クロック後にアドレス制御信号ＮＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
に＋２（２ビットプリフェッチの場合）したアドレスが
出力される。このとき、ＤＩＮ／ＤＯＵＴ回路５，６か
ら、書き込み動作制御信号Ｗ０，Ｗ１に応じて、データ
出力ＲＷＢＳ，ＲＷＢＳ＊ として、偶数番目のデータ
Ｄ０と奇数番目のデータＤ１が出力され、ライト回路
７，８から、書き込みデータＩＯ，ＩＯ＊ として、Ｄ
０，Ｄ１が出力されて、アドレスＹＰ０〜ＹＰｊによっ
て定まるカラムセレクト線ＣＳＬ０，１のメモリセルに
書き込まれる。さらに、次の書き込み動作制御信号Ｗ
０，Ｗ１に応じて、データ出力ＲＷＢＳ，ＲＷＢＳ ＊
として、データＤ２，Ｄ３が出力され、書き込みデータ
ＩＯ，ＩＯ＊ として、Ｄ２，Ｄ３が出力されて、アド
レスＹＰ０〜ＹＰｊ（＋２）によって定まるカラムセレ
クト線ＣＳＬ２，３のメモリセルに書き込まれる。
例の半導体記憶装置のライト時の動作について説明す
る。コマンド入力ＣＭＤがライトコマンドＷ ＣＭＤで
あって、クロックＣＬＫに対応して、データ入力ＤＱと
してＤ０，Ｄ１，Ｄ２，Ｄ３が入力されたとする。この
とき、コマンドデコーダ１５からのリードライトコマン
ドＲＷＣＭＤに応じて、カラム系コントロール回路１７
から書き込み動作制御信号Ｗ０，Ｗ１が出力される。一
方、図示されないＣＰＵ（中央処理装置）からのアドレ
スＡ０〜Ａｊ（８ビット）の指定に応じて、アドレス入
力ＩＡ０〜ＩＡｊが発生すると、コマンドデコーダ１５
からのアドレス制御信号ＹＡＬに応じて、バーストカウ
ンタ１６からアドレスＹＰ０〜ＹＰｊが出力され、次
に、２クロック後にアドレス制御信号ＮＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
に＋２（２ビットプリフェッチの場合）したアドレスが
出力される。このとき、ＤＩＮ／ＤＯＵＴ回路５，６か
ら、書き込み動作制御信号Ｗ０，Ｗ１に応じて、データ
出力ＲＷＢＳ，ＲＷＢＳ＊ として、偶数番目のデータ
Ｄ０と奇数番目のデータＤ１が出力され、ライト回路
７，８から、書き込みデータＩＯ，ＩＯ＊ として、Ｄ
０，Ｄ１が出力されて、アドレスＹＰ０〜ＹＰｊによっ
て定まるカラムセレクト線ＣＳＬ０，１のメモリセルに
書き込まれる。さらに、次の書き込み動作制御信号Ｗ
０，Ｗ１に応じて、データ出力ＲＷＢＳ，ＲＷＢＳ ＊
として、データＤ２，Ｄ３が出力され、書き込みデータ
ＩＯ，ＩＯ＊ として、Ｄ２，Ｄ３が出力されて、アド
レスＹＰ０〜ＹＰｊ（＋２）によって定まるカラムセレ
クト線ＣＳＬ２，３のメモリセルに書き込まれる。
【０００７】次に、図５０及び図５２を参照して、従来
例の半導体記憶装置のリード時の動作について説明す
る。コマンド入力ＣＭＤがリードコマンドＲ ＣＭＤで
あって、ＣＰＵからのアドレスＡ０〜Ａｊの指定に応じ
て、アドレス入力ＩＡ０〜ＩＡｊが発生すると、コマン
ドデコーダ１５からのアドレス制御信号ＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
が出力され、次に、アドレス制御信号ＮＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
に＋２したアドレスが出力される。これによって、アド
レスＹＰ０〜ＹＰｊによって定まるカラムセレクト線Ｃ
ＳＬ０，１から読み出しデータＩＯ，ＩＯ＊ としてＱ
０，Ｑ１が出力され、アドレスＹＰ０〜ＹＰｊ（＋２）
によって定まるカラムセレクト線ＣＳＬ２，３からＱ
２，Ｑ３が出力される。一方、カラムコントロール回路
１７は、リードライトコマンドＲＷＣＭＤに応じて、読
み出し動作制御信号Ｒ０，Ｒ１を２クロックごとに出力
し、これによって、読み出しデータＲＷＢＳ，ＲＷＢＳ
＊ として、データＱ０，Ｑ１及びＱ２，Ｑ３が出力さ
れるので、ＤＩＮ／ＤＯＵＴ回路５，６は、出力指定タ
イミングである５クロック後（ＣＬＴ＝５）に、読み出
しデータＤＱとして、１クロックごとにデータＱ０，Ｑ
１，Ｑ２，Ｑ３を出力する。
例の半導体記憶装置のリード時の動作について説明す
る。コマンド入力ＣＭＤがリードコマンドＲ ＣＭＤで
あって、ＣＰＵからのアドレスＡ０〜Ａｊの指定に応じ
て、アドレス入力ＩＡ０〜ＩＡｊが発生すると、コマン
ドデコーダ１５からのアドレス制御信号ＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
が出力され、次に、アドレス制御信号ＮＹＡＬに応じ
て、バーストカウンタ１６からアドレスＹＰ０〜ＹＰｊ
に＋２したアドレスが出力される。これによって、アド
レスＹＰ０〜ＹＰｊによって定まるカラムセレクト線Ｃ
ＳＬ０，１から読み出しデータＩＯ，ＩＯ＊ としてＱ
０，Ｑ１が出力され、アドレスＹＰ０〜ＹＰｊ（＋２）
によって定まるカラムセレクト線ＣＳＬ２，３からＱ
２，Ｑ３が出力される。一方、カラムコントロール回路
１７は、リードライトコマンドＲＷＣＭＤに応じて、読
み出し動作制御信号Ｒ０，Ｒ１を２クロックごとに出力
し、これによって、読み出しデータＲＷＢＳ，ＲＷＢＳ
＊ として、データＱ０，Ｑ１及びＱ２，Ｑ３が出力さ
れるので、ＤＩＮ／ＤＯＵＴ回路５，６は、出力指定タ
イミングである５クロック後（ＣＬＴ＝５）に、読み出
しデータＤＱとして、１クロックごとにデータＱ０，Ｑ
１，Ｑ２，Ｑ３を出力する。
【０００８】
【発明が解決しようとする課題】上記従来例の２ビット
プリフェッチ型ＳＤＲＡＭからなる半導体記憶装置で
は、クロック信号に同期して動作するため、動作速度を
上げるためには、クロック信号を高速化する必要があ
る。しかしながら、ＳＤＲＡＭを使用した計算機等にお
いて、クロック速度を上げようとすると、クロック信号
とデータ入力信号とのタイミングスキューの問題が発生
するため、クロック信号の高速化には限界がある。
プリフェッチ型ＳＤＲＡＭからなる半導体記憶装置で
は、クロック信号に同期して動作するため、動作速度を
上げるためには、クロック信号を高速化する必要があ
る。しかしながら、ＳＤＲＡＭを使用した計算機等にお
いて、クロック速度を上げようとすると、クロック信号
とデータ入力信号とのタイミングスキューの問題が発生
するため、クロック信号の高速化には限界がある。
【０００９】これに対して、データ入力信号の取り込み
をデータストローブ信号によって行い、クロック周期を
データ入力周期の２倍とするＤＤＲ−ＳＤＲＡＭが提案
され、現在、ＪＥＤＥＣ（Joint Electronic Device En
geneering Council ）での標準化が進められている。デ
ータストローブ信号は、データ入力信号と同時にＣＰＵ
側で作成されるものであり、データストローブ信号とク
ロック信号とを等長の配線でＳＤＲＡＭに接続すること
によって、両者の間のタイミングスキューの問題を回避
することができるので、クロック信号の高速化とタイミ
ングスキューの問題とを同時に解決することが可能とな
る。この場合、データ入力信号をデータストローブ信号
によって取り込んだ後、クロック信号による制御に変換
する際のタイミングマージンを十分に確保することが必
要となるが、これに対しては、例えば、特願平１０−１
４０１２８号等が既に提案されている。
をデータストローブ信号によって行い、クロック周期を
データ入力周期の２倍とするＤＤＲ−ＳＤＲＡＭが提案
され、現在、ＪＥＤＥＣ（Joint Electronic Device En
geneering Council ）での標準化が進められている。デ
ータストローブ信号は、データ入力信号と同時にＣＰＵ
側で作成されるものであり、データストローブ信号とク
ロック信号とを等長の配線でＳＤＲＡＭに接続すること
によって、両者の間のタイミングスキューの問題を回避
することができるので、クロック信号の高速化とタイミ
ングスキューの問題とを同時に解決することが可能とな
る。この場合、データ入力信号をデータストローブ信号
によって取り込んだ後、クロック信号による制御に変換
する際のタイミングマージンを十分に確保することが必
要となるが、これに対しては、例えば、特願平１０−１
４０１２８号等が既に提案されている。
【００１０】図５０に示された２ビットプリフェッチ型
ＳＤＲＡＭからなる半導体記憶装置では、ライト動作時
とリード動作時におけるＤＩＮ／ＤＯＵＴ回路へのデー
タの書き込みは、ライトコマンド又はリードコマンドの
発生時のクロック信号に応じて開始されるのに対し、Ｄ
ＤＲ−ＳＤＲＡＭからなる半導体記憶装置では、リード
動作時は同じであるが、ライト動作時におけるＤＩＮ／
ＤＯＵＴ回路への書き込みデータの取り込みは、ＣＰＵ
が出力するデータストローブ信号に応じて開始される。
このデータストローブ信号は、ライトコマンドの出力か
ら、規格で定まる所定時間以内に、クロックに同期して
出力されるものである。従って、ＤＤＲ−ＳＤＲＡＭで
は、ライト動作とリード動作とで、内部アドレス信号の
動作に大きな違いがあり、リードサイクルでは、コマン
ド入力によって取り込まれたアドレス信号によって直ち
に読み出し動作が行われるのに対し、ライトサイクルに
おいては、コマンドによって取り込まれたアドレス信号
は、一定期間保持されたのち、書き込み動作が行われる
ようにする必要がある。また、このアドレス保持期間に
新たなコマンドが入力された場合には、そのコマンドの
種別に応じて、アドレスを選択する必要がある。
ＳＤＲＡＭからなる半導体記憶装置では、ライト動作時
とリード動作時におけるＤＩＮ／ＤＯＵＴ回路へのデー
タの書き込みは、ライトコマンド又はリードコマンドの
発生時のクロック信号に応じて開始されるのに対し、Ｄ
ＤＲ−ＳＤＲＡＭからなる半導体記憶装置では、リード
動作時は同じであるが、ライト動作時におけるＤＩＮ／
ＤＯＵＴ回路への書き込みデータの取り込みは、ＣＰＵ
が出力するデータストローブ信号に応じて開始される。
このデータストローブ信号は、ライトコマンドの出力か
ら、規格で定まる所定時間以内に、クロックに同期して
出力されるものである。従って、ＤＤＲ−ＳＤＲＡＭで
は、ライト動作とリード動作とで、内部アドレス信号の
動作に大きな違いがあり、リードサイクルでは、コマン
ド入力によって取り込まれたアドレス信号によって直ち
に読み出し動作が行われるのに対し、ライトサイクルに
おいては、コマンドによって取り込まれたアドレス信号
は、一定期間保持されたのち、書き込み動作が行われる
ようにする必要がある。また、このアドレス保持期間に
新たなコマンドが入力された場合には、そのコマンドの
種別に応じて、アドレスを選択する必要がある。
【００１１】この発明は上述の事情に鑑みてなされたも
のであって、ＤＤＲ−ＳＤＲＡＭからなる半導体記憶装
置を実現する際に、複数のアドレスの保持と、コマンド
の種別に対応するアドレス出力の選択とを、充分な動作
マージンをもって行うことが可能な、半導体記憶装置を
提供することを目的としている。
のであって、ＤＤＲ−ＳＤＲＡＭからなる半導体記憶装
置を実現する際に、複数のアドレスの保持と、コマンド
の種別に対応するアドレス出力の選択とを、充分な動作
マージンをもって行うことが可能な、半導体記憶装置を
提供することを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体記憶装置に係り、読
み出しコマンドの入力によって第１の制御信号を発生
し、書き込みコマンドの入力から第１のクロック期間後
に第２の制御信号を発生するとともに、上記第１の制御
信号と第２の制御信号とに応じて書き込み読み出し動作
指示信号を発生する制御手段と、入力アドレスを第１の
制御信号に応じて読み出しアドレスとして出力し、第２
の制御信号に応じて書き込みアドレスとして出力するア
ドレス出力手段と、上記制御手段からの動作指示に応じ
てメモリ部における読み出し動作と書き込み動作との制
御を行うカラム系制御手段とを備えたＤＤＲ−ＳＤＲＡ
Ｍからなる半導体記憶装置であって、書き込み動作時、
書き込みコマンドの入力から所定タイミング差でクロッ
ク信号に同期して入力されたデータストローブ信号に応
じて、上記第１のクロック期間、１／２クロックごとに
書き込みデータをデータ入力手段に取り込み、上記制御
手段が、上記第２の制御信号の発生から第２のクロック
期間後に次の制御信号を発生することによって、上記ア
ドレス出力手段が、上記第２の制御信号と次の制御信号
とに応じてそれぞれ２アドレスを出力し、上記制御手段
からの書き込み動作指示信号によって、上記カラム系制
御手段が、第１の書き込み動作制御信号と第２の書き込
み動作制御信号とを上記第２のクロック期間ごとに発生
することによって、上記データ入力手段に取り込まれた
上記第１のクロック期間の書き込みデータを、メモリ部
における上記アドレス出力手段から出力されたそれぞれ
のアドレスに書き込むように構成されていることを特徴
としている。
に、請求項１記載の発明は、半導体記憶装置に係り、読
み出しコマンドの入力によって第１の制御信号を発生
し、書き込みコマンドの入力から第１のクロック期間後
に第２の制御信号を発生するとともに、上記第１の制御
信号と第２の制御信号とに応じて書き込み読み出し動作
指示信号を発生する制御手段と、入力アドレスを第１の
制御信号に応じて読み出しアドレスとして出力し、第２
の制御信号に応じて書き込みアドレスとして出力するア
ドレス出力手段と、上記制御手段からの動作指示に応じ
てメモリ部における読み出し動作と書き込み動作との制
御を行うカラム系制御手段とを備えたＤＤＲ−ＳＤＲＡ
Ｍからなる半導体記憶装置であって、書き込み動作時、
書き込みコマンドの入力から所定タイミング差でクロッ
ク信号に同期して入力されたデータストローブ信号に応
じて、上記第１のクロック期間、１／２クロックごとに
書き込みデータをデータ入力手段に取り込み、上記制御
手段が、上記第２の制御信号の発生から第２のクロック
期間後に次の制御信号を発生することによって、上記ア
ドレス出力手段が、上記第２の制御信号と次の制御信号
とに応じてそれぞれ２アドレスを出力し、上記制御手段
からの書き込み動作指示信号によって、上記カラム系制
御手段が、第１の書き込み動作制御信号と第２の書き込
み動作制御信号とを上記第２のクロック期間ごとに発生
することによって、上記データ入力手段に取り込まれた
上記第１のクロック期間の書き込みデータを、メモリ部
における上記アドレス出力手段から出力されたそれぞれ
のアドレスに書き込むように構成されていることを特徴
としている。
【００１３】また、請求項２記載の発明は、半導体記憶
装置に係り、読み出しコマンドの入力によって、又は書
き込みコマンドの入力から第１のクロック期間後に制御
信号を発生し、読み出しコマンドの入力時と書き込みコ
マンドの入力時とで符号が反転する選択信号を発生する
とともに、上記制御信号に応じて読み出し書き込み動作
指示信号を発生する制御手段と、入力アドレスをラッチ
して上記選択信号の符号に従って上記制御信号の発生
時、読み出しアドレス又は書き込みアドレスとして出力
するアドレス出力手段と、上記制御手段からの動作指示
に応じてメモリ部における読み出し動作と書き込み動作
との制御を行うカラム系制御手段とを備えたＤＤＲ−Ｓ
ＤＲＡＭからなる半導体記憶装置であって、書き込み動
作時、書き込みコマンドの入力から所定タイミング差で
クロック信号に同期して入力されたデータストローブ信
号に応じて、上記第１のクロック期間、１／２クロック
ごとに書き込みデータをデータ入力手段に取り込み、上
記制御手段が、上記制御信号の発生から第２のクロック
期間後に次の制御信号を発生することによって、上記ア
ドレス出力手段が、上記制御信号と次の制御信号とに応
じてそれぞれ２アドレスを出力し、上記制御手段からの
書き込み動作指示信号によって、上記カラム系制御手段
が、第１の書き込み動作制御信号と第２の書き込み動作
制御信号とを上記第２のクロック期間ごとに発生するこ
とによって、上記データ入力手段に取り込まれた上記第
１のクロック期間の書き込みデータを、メモリ部におけ
る上記アドレス出力手段から出力されたそれぞれのアド
レスに書き込むように構成されていることを特徴として
いる。
装置に係り、読み出しコマンドの入力によって、又は書
き込みコマンドの入力から第１のクロック期間後に制御
信号を発生し、読み出しコマンドの入力時と書き込みコ
マンドの入力時とで符号が反転する選択信号を発生する
とともに、上記制御信号に応じて読み出し書き込み動作
指示信号を発生する制御手段と、入力アドレスをラッチ
して上記選択信号の符号に従って上記制御信号の発生
時、読み出しアドレス又は書き込みアドレスとして出力
するアドレス出力手段と、上記制御手段からの動作指示
に応じてメモリ部における読み出し動作と書き込み動作
との制御を行うカラム系制御手段とを備えたＤＤＲ−Ｓ
ＤＲＡＭからなる半導体記憶装置であって、書き込み動
作時、書き込みコマンドの入力から所定タイミング差で
クロック信号に同期して入力されたデータストローブ信
号に応じて、上記第１のクロック期間、１／２クロック
ごとに書き込みデータをデータ入力手段に取り込み、上
記制御手段が、上記制御信号の発生から第２のクロック
期間後に次の制御信号を発生することによって、上記ア
ドレス出力手段が、上記制御信号と次の制御信号とに応
じてそれぞれ２アドレスを出力し、上記制御手段からの
書き込み動作指示信号によって、上記カラム系制御手段
が、第１の書き込み動作制御信号と第２の書き込み動作
制御信号とを上記第２のクロック期間ごとに発生するこ
とによって、上記データ入力手段に取り込まれた上記第
１のクロック期間の書き込みデータを、メモリ部におけ
る上記アドレス出力手段から出力されたそれぞれのアド
レスに書き込むように構成されていることを特徴として
いる。
【００１４】また、請求項３記載の発明は、半導体記憶
装置に係り、読み出しコマンドの発生時第１の制御信号
を発生するとともに、該第１の制御信号の発生に応じて
第２の制御信号を発生し、書き込みコマンドの発生時第
３の制御信号を発生するとともに、該第３の制御信号の
発生から第１のクロック期間後に第４の制御信号を発生
し、上記第２の制御信号と第４の制御信号とに応じて書
き込み読み出し動作指示信号を発生する制御手段と、上
記第１の制御信号に応じて入力アドレスをラッチして第
２の制御信号に応じて読み出しアドレスとして出力し、
上記第３の制御信号に応じて入力アドレスをラッチして
第４の制御信号に応じて書き込みアドレスとして出力す
るアドレス出力手段と、上記制御手段からの動作指示に
応じてメモリ部における読み出し動作と書き込み動作と
の制御を行うカラム系制御手段とを備えたＤＤＲ−ＡＤ
ＲＡＭからなる半導体記憶装置であって、書き込み動作
時、書き込みコマンドの入力から所定タイミング差でク
ロック信号に同期して入力されたデータストローブ信号
に応じて、上記第１のクロック期間、１／２クロックご
とに書き込みデータをデータ入力手段に取り込み、上記
制御手段が、上記第４の制御信号の発生から第２のクロ
ック期間後に次の制御信号を発生することによって、上
記アドレス出力手段が、上記第４の制御信号と次の制御
信号とに応じてそれぞれ２アドレスを出力し、上記制御
手段からの書き込み動作指示信号によって、上記カラム
系制御手段が、第１の書き込み動作制御信号と第２の書
き込み動作制御信号とを上記第２のクロック期間ごとに
発生することによって、上記データ入力手段に取り込ま
れた上記第１のクロック期間の書き込みデータを、メモ
リ部における上記アドレス出力手段から出力されたそれ
ぞれのアドレスに書き込むように構成されていることを
特徴としている。
装置に係り、読み出しコマンドの発生時第１の制御信号
を発生するとともに、該第１の制御信号の発生に応じて
第２の制御信号を発生し、書き込みコマンドの発生時第
３の制御信号を発生するとともに、該第３の制御信号の
発生から第１のクロック期間後に第４の制御信号を発生
し、上記第２の制御信号と第４の制御信号とに応じて書
き込み読み出し動作指示信号を発生する制御手段と、上
記第１の制御信号に応じて入力アドレスをラッチして第
２の制御信号に応じて読み出しアドレスとして出力し、
上記第３の制御信号に応じて入力アドレスをラッチして
第４の制御信号に応じて書き込みアドレスとして出力す
るアドレス出力手段と、上記制御手段からの動作指示に
応じてメモリ部における読み出し動作と書き込み動作と
の制御を行うカラム系制御手段とを備えたＤＤＲ−ＡＤ
ＲＡＭからなる半導体記憶装置であって、書き込み動作
時、書き込みコマンドの入力から所定タイミング差でク
ロック信号に同期して入力されたデータストローブ信号
に応じて、上記第１のクロック期間、１／２クロックご
とに書き込みデータをデータ入力手段に取り込み、上記
制御手段が、上記第４の制御信号の発生から第２のクロ
ック期間後に次の制御信号を発生することによって、上
記アドレス出力手段が、上記第４の制御信号と次の制御
信号とに応じてそれぞれ２アドレスを出力し、上記制御
手段からの書き込み動作指示信号によって、上記カラム
系制御手段が、第１の書き込み動作制御信号と第２の書
き込み動作制御信号とを上記第２のクロック期間ごとに
発生することによって、上記データ入力手段に取り込ま
れた上記第１のクロック期間の書き込みデータを、メモ
リ部における上記アドレス出力手段から出力されたそれ
ぞれのアドレスに書き込むように構成されていることを
特徴としている。
【００１５】また、請求項４記載の発明は、半導体記憶
装置に係り、読み出しコマンドの発生時、第１の制御信
号を発生するとともに、該第１の制御信号の発生に続い
て第２の制御信号を発生し、書き込みコマンドの発生
時、第３の制御信号を発生するとともに、該第３の制御
信号の発生から第１のクロック期間後に第４の制御信号
を発生し、さらに上記第２の制御信号と第４の制御信号
の発生時第５の制御信号を発生し、上記第２の制御信号
と第４の制御信号とに応じて書き込み読み出し動作指示
信号を発生する制御手段と、上記第１の制御信号に応じ
て入力アドレスをラッチして第２の制御信号に応じて信
号保持手段に保持し、上記第３の制御信号に応じて入力
アドレスをラッチして第４の制御信号に応じて上記信号
保持手段に保持して、上記第５の制御信号に応じて上記
信号保持手段に保持されたアドレスを読み出しアドレス
又は書き込みアドレスとして出力するアドレス出力手段
と、上記制御手段からの動作指示に応じてメモリ部にお
ける読み出し動作と書き込み動作との制御を行うカラム
系制御手段とを備えたＤＤＲ−ＳＤＲＡＭからなる半導
体記憶装置であって、書き込み動作時、書き込みコマン
ドの入力から所定タイミング差でクロック信号に同期し
て入力されたデータストローブ信号に応じて、上記第１
のクロック期間、１／２クロックごとに書き込みデータ
をデータ入力手段に取り込み、上記制御手段が、上記第
５の制御信号の発生から第２のクロック期間後に次の制
御信号を発生することによって、上記アドレス出力手段
が、上記第５の制御信号と次の制御信号とに応じてそれ
ぞれ２アドレスを出力し、上記制御手段からの書き込み
動作指示信号によって、上記カラム系制御手段が、第１
の書き込み動作指示信号と第２の動作指示信号とを上記
第２のクロック期間ごとに発生することによって、上記
データ入力手段に取り込まれた上記第１のクロック期間
の書き込みデータを、メモリ部における上記アドレス出
力手段から出力されたそれぞれのアドレスに書き込むよ
うに構成されていることを特徴としている。
装置に係り、読み出しコマンドの発生時、第１の制御信
号を発生するとともに、該第１の制御信号の発生に続い
て第２の制御信号を発生し、書き込みコマンドの発生
時、第３の制御信号を発生するとともに、該第３の制御
信号の発生から第１のクロック期間後に第４の制御信号
を発生し、さらに上記第２の制御信号と第４の制御信号
の発生時第５の制御信号を発生し、上記第２の制御信号
と第４の制御信号とに応じて書き込み読み出し動作指示
信号を発生する制御手段と、上記第１の制御信号に応じ
て入力アドレスをラッチして第２の制御信号に応じて信
号保持手段に保持し、上記第３の制御信号に応じて入力
アドレスをラッチして第４の制御信号に応じて上記信号
保持手段に保持して、上記第５の制御信号に応じて上記
信号保持手段に保持されたアドレスを読み出しアドレス
又は書き込みアドレスとして出力するアドレス出力手段
と、上記制御手段からの動作指示に応じてメモリ部にお
ける読み出し動作と書き込み動作との制御を行うカラム
系制御手段とを備えたＤＤＲ−ＳＤＲＡＭからなる半導
体記憶装置であって、書き込み動作時、書き込みコマン
ドの入力から所定タイミング差でクロック信号に同期し
て入力されたデータストローブ信号に応じて、上記第１
のクロック期間、１／２クロックごとに書き込みデータ
をデータ入力手段に取り込み、上記制御手段が、上記第
５の制御信号の発生から第２のクロック期間後に次の制
御信号を発生することによって、上記アドレス出力手段
が、上記第５の制御信号と次の制御信号とに応じてそれ
ぞれ２アドレスを出力し、上記制御手段からの書き込み
動作指示信号によって、上記カラム系制御手段が、第１
の書き込み動作指示信号と第２の動作指示信号とを上記
第２のクロック期間ごとに発生することによって、上記
データ入力手段に取り込まれた上記第１のクロック期間
の書き込みデータを、メモリ部における上記アドレス出
力手段から出力されたそれぞれのアドレスに書き込むよ
うに構成されていることを特徴としている。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【作用】この発明の構成では、半導体記憶装置におい
て、外部コマンドに応じてメモリ部の動作とメモリ部に
対するアドレス供給とのタイミングを制御する制御手段
が、書き込みコマンドの入力から第１の期間後に第１の
制御信号を発生し、読み出しコマンドの入力から第２の
期間後に第２の制御信号を発生するとともに、第１の制
御信号と第２の制御信号とに応じてカラム系制御手段に
対する動作指示信号を発生し、制御手段からの制御信号
に応じて外部アドレス入力からメモリ部に対するアドレ
ス出力を発生するアドレス出力手段が、入力アドレスを
第１の期間及び第２の期間遅延して、第１の制御信号に
応じて第１の期間遅延したアドレスを書き込みアドレス
として出力し、第２の制御信号に応じて第２の期間遅延
したアドレスを読み出しアドレスとして出力するととも
に、カラム系制御手段が、制御手段からの動作指示に応
じてメモリ部に対する書き込み動作制御信号と読み出し
動作制御信号との出力を開始するようにしたので、複数
のアドレスの保持と、コマンドの種別に対応したアドレ
スの選択出力とを、十分な動作マージンをもって実行す
ることができるとともに、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定とを行うことがで
きる。
て、外部コマンドに応じてメモリ部の動作とメモリ部に
対するアドレス供給とのタイミングを制御する制御手段
が、書き込みコマンドの入力から第１の期間後に第１の
制御信号を発生し、読み出しコマンドの入力から第２の
期間後に第２の制御信号を発生するとともに、第１の制
御信号と第２の制御信号とに応じてカラム系制御手段に
対する動作指示信号を発生し、制御手段からの制御信号
に応じて外部アドレス入力からメモリ部に対するアドレ
ス出力を発生するアドレス出力手段が、入力アドレスを
第１の期間及び第２の期間遅延して、第１の制御信号に
応じて第１の期間遅延したアドレスを書き込みアドレス
として出力し、第２の制御信号に応じて第２の期間遅延
したアドレスを読み出しアドレスとして出力するととも
に、カラム系制御手段が、制御手段からの動作指示に応
じてメモリ部に対する書き込み動作制御信号と読み出し
動作制御信号との出力を開始するようにしたので、複数
のアドレスの保持と、コマンドの種別に対応したアドレ
スの選択出力とを、十分な動作マージンをもって実行す
ることができるとともに、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定とを行うことがで
きる。
【００５１】また、この発明の別の構成では、半導体記
憶装置において、外部コマンドに応じてメモリ部の動作
とメモリ部に対するアドレス供給とのタイミングを制御
する制御手段が、書き込みコマンドの入力から第１の期
間後と、読み出しコマンドの入力から第２の期間後とに
制御信号を発生し、書き込みコマンドの入力時と読み出
しコマンドの入力時とで符号が反転する選択信号を発生
するとともに、制御信号に応じてカラム系制御手段に対
する動作指示信号を発生し、制御手段からの制御信号に
応じて外部アドレス入力からメモリ部に対するアドレス
出力を発生するアドレス出力手段が、入力アドレスを第
１の期間及び第２の期間遅延して、選択信号に応じて、
第１の期間遅延したアドレス又は第２の期間遅延したア
ドレスを選択して、制御信号で定まるタイミングで書き
込みアドレス又は読み出しアドレスとして出力するとと
もに、カラム系制御手段が、制御手段からの動作指示に
応じてメモリ部に対する書き込み動作制御信号と読み出
し動作制御信号との出力を開始するようにしたので、複
数のアドレスの保持と、コマンドの種別に対応したアド
レスの選択出力とを、十分な動作マージンをもって、実
行することができるとともに、多種多様なアドレス入力
をもつ半導体記憶装置において、フレキシブルなアドレ
ス選択と、アドレス出力タイミングの設定とを行うこと
ができる。
憶装置において、外部コマンドに応じてメモリ部の動作
とメモリ部に対するアドレス供給とのタイミングを制御
する制御手段が、書き込みコマンドの入力から第１の期
間後と、読み出しコマンドの入力から第２の期間後とに
制御信号を発生し、書き込みコマンドの入力時と読み出
しコマンドの入力時とで符号が反転する選択信号を発生
するとともに、制御信号に応じてカラム系制御手段に対
する動作指示信号を発生し、制御手段からの制御信号に
応じて外部アドレス入力からメモリ部に対するアドレス
出力を発生するアドレス出力手段が、入力アドレスを第
１の期間及び第２の期間遅延して、選択信号に応じて、
第１の期間遅延したアドレス又は第２の期間遅延したア
ドレスを選択して、制御信号で定まるタイミングで書き
込みアドレス又は読み出しアドレスとして出力するとと
もに、カラム系制御手段が、制御手段からの動作指示に
応じてメモリ部に対する書き込み動作制御信号と読み出
し動作制御信号との出力を開始するようにしたので、複
数のアドレスの保持と、コマンドの種別に対応したアド
レスの選択出力とを、十分な動作マージンをもって、実
行することができるとともに、多種多様なアドレス入力
をもつ半導体記憶装置において、フレキシブルなアドレ
ス選択と、アドレス出力タイミングの設定とを行うこと
ができる。
【００５２】また、この発明のさらに別の構成では、半
導体記憶装置において、外部コマンドに応じてメモリ部
の動作とメモリ部に対するアドレス供給とのタイミング
を制御する制御手段が、書き込みコマンドの発生時、第
１の制御信号を発生するとともに、書き込みコマンドの
発生から第１の期間後に第２の制御信号を発生し、読み
出しコマンドの発生時、第３の制御信号を発生するとと
もに、読み出しコマンドの発生から第２の期間後に第４
の制御信号を発生し、第２の制御信号と第４の制御信号
とに応じてカラム系制御手段に対する動作指示信号を発
生し、制御手段からの制御信号に応じて外部アドレス入
力からメモリ部に対するアドレス出力を発生するアドレ
ス出力手段が、第１の制御信号に応じて入力アドレスを
ラッチして、第２の制御信号に応じて書き込みアドレス
として出力し、第３の制御信号に応じて入力アドレスを
ラッチして、第４の制御信号に応じて読み出しアドレス
として出力するとともに、カラム系制御手段が、制御手
段からの動作指示に応じてメモリ部に対する書き込み動
作制御信号と読み出し動作制御信号との出力を開始する
ようにしたので、複数のアドレスの保持と、コマンドの
種別に対応したアドレスの選択出力とを、十分な動作マ
ージンをもって、実行することができるとともに、多種
多様なアドレス入力をもつ半導体記憶装置において、フ
レキシブルなアドレス選択と、アドレス出力タイミング
の設定とを行うことができ、さらに取り込まれたアドレ
ス入力を任意の順番に並べ替えることができる。
導体記憶装置において、外部コマンドに応じてメモリ部
の動作とメモリ部に対するアドレス供給とのタイミング
を制御する制御手段が、書き込みコマンドの発生時、第
１の制御信号を発生するとともに、書き込みコマンドの
発生から第１の期間後に第２の制御信号を発生し、読み
出しコマンドの発生時、第３の制御信号を発生するとと
もに、読み出しコマンドの発生から第２の期間後に第４
の制御信号を発生し、第２の制御信号と第４の制御信号
とに応じてカラム系制御手段に対する動作指示信号を発
生し、制御手段からの制御信号に応じて外部アドレス入
力からメモリ部に対するアドレス出力を発生するアドレ
ス出力手段が、第１の制御信号に応じて入力アドレスを
ラッチして、第２の制御信号に応じて書き込みアドレス
として出力し、第３の制御信号に応じて入力アドレスを
ラッチして、第４の制御信号に応じて読み出しアドレス
として出力するとともに、カラム系制御手段が、制御手
段からの動作指示に応じてメモリ部に対する書き込み動
作制御信号と読み出し動作制御信号との出力を開始する
ようにしたので、複数のアドレスの保持と、コマンドの
種別に対応したアドレスの選択出力とを、十分な動作マ
ージンをもって、実行することができるとともに、多種
多様なアドレス入力をもつ半導体記憶装置において、フ
レキシブルなアドレス選択と、アドレス出力タイミング
の設定とを行うことができ、さらに取り込まれたアドレ
ス入力を任意の順番に並べ替えることができる。
【００５３】また、この発明のさらに別の構成では、半
導体記憶装置において、外部コマンドに応じてメモリ部
の動作とメモリ部に対するアドレス供給とのタイミング
を制御する制御手段が、書き込みコマンドの発生時、第
１の制御信号を発生するとともに、書き込みコマンドの
発生から第１の期間後に第２の制御信号を発生し、読み
出しコマンドの発生時、第３の制御信号を発生するとと
もに、読み出しコマンドの発生から第２の期間後に第４
の制御信号を発生し、第２の制御信号と第４の制御信号
の発生時、第５の制御信号を発生し、さらに第２の制御
信号と第４の制御信号とに応じてカラム系制御手段に対
する動作指示信号を発生し、制御手段からの制御信号に
応じて外部アドレス入力からメモリ部に対するアドレス
出力を発生するアドレス出力手段が、第１の制御信号に
応じて入力アドレスをラッチして、第２の制御信号に応
じて信号保持手段に保持し、第３の制御信号に応じて入
力アドレスをラッチして、第４の制御信号に応じて信号
保持手段に保持して、第５の制御信号に応じて信号保持
手段に保持されたアドレスを書き込みアドレス又は読み
出しアドレスとして出力するとともに、カラム系制御手
段が、制御手段からの動作指示に応じてメモリ部に対す
る書き込み動作制御信号と読み出し動作制御信号との出
力を開始するようにしたので、複数のアドレスの保持
と、コマンドの種別に対応したアドレスの選択出力と
を、十分な動作マージンをもって、実行することができ
るとともに、多種多様なアドレス入力をもつ半導体記憶
装置において、フレキシブルなアドレス選択と、アドレ
ス出力タイミングの設定とを行うことができ、さらに、
取り込まれたアドレス入力を任意の順番に並べ替えるこ
とができる。
導体記憶装置において、外部コマンドに応じてメモリ部
の動作とメモリ部に対するアドレス供給とのタイミング
を制御する制御手段が、書き込みコマンドの発生時、第
１の制御信号を発生するとともに、書き込みコマンドの
発生から第１の期間後に第２の制御信号を発生し、読み
出しコマンドの発生時、第３の制御信号を発生するとと
もに、読み出しコマンドの発生から第２の期間後に第４
の制御信号を発生し、第２の制御信号と第４の制御信号
の発生時、第５の制御信号を発生し、さらに第２の制御
信号と第４の制御信号とに応じてカラム系制御手段に対
する動作指示信号を発生し、制御手段からの制御信号に
応じて外部アドレス入力からメモリ部に対するアドレス
出力を発生するアドレス出力手段が、第１の制御信号に
応じて入力アドレスをラッチして、第２の制御信号に応
じて信号保持手段に保持し、第３の制御信号に応じて入
力アドレスをラッチして、第４の制御信号に応じて信号
保持手段に保持して、第５の制御信号に応じて信号保持
手段に保持されたアドレスを書き込みアドレス又は読み
出しアドレスとして出力するとともに、カラム系制御手
段が、制御手段からの動作指示に応じてメモリ部に対す
る書き込み動作制御信号と読み出し動作制御信号との出
力を開始するようにしたので、複数のアドレスの保持
と、コマンドの種別に対応したアドレスの選択出力と
を、十分な動作マージンをもって、実行することができ
るとともに、多種多様なアドレス入力をもつ半導体記憶
装置において、フレキシブルなアドレス選択と、アドレ
ス出力タイミングの設定とを行うことができ、さらに、
取り込まれたアドレス入力を任意の順番に並べ替えるこ
とができる。
【００５４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
全体的構成を示すブロック図、図２は、同半導体記憶装
置のライト時の動作を説明するタイミングチャート、図
３は、同半導体記憶装置のリード時の動作を説明するタ
イミングチャートである。この例の半導体記憶装置は、
図１に示すように、メモリセルアレイ１，２と、ワード
ドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａ
と、ライトアンプ７，８と、センスアンプ９，１０，１
１，１２と、カラムデコーダ１３，１４と、コマンドデ
ータ１５Ａと、バーストカウンタ１６Ａと、カラム系コ
ントロール回路１７Ａとから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
全体的構成を示すブロック図、図２は、同半導体記憶装
置のライト時の動作を説明するタイミングチャート、図
３は、同半導体記憶装置のリード時の動作を説明するタ
イミングチャートである。この例の半導体記憶装置は、
図１に示すように、メモリセルアレイ１，２と、ワード
ドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａ
と、ライトアンプ７，８と、センスアンプ９，１０，１
１，１２と、カラムデコーダ１３，１４と、コマンドデ
ータ１５Ａと、バーストカウンタ１６Ａと、カラム系コ
ントロール回路１７Ａとから概略構成されている。
【００５５】この第１実施例の構成が、上述した従来例
の構成（図５０）と大きく異なるところは、図１に示す
ように、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａがデータスト
ローブ信号ＤＳの入力を有する点と、コマンドデコーダ
１５Ａが，ＤＤＲモード信号ＭＤＤＤＲの入力を有する
とともに、アドレス制御信号ＹＡＬ，ＹＡＬＷの出力を
有する点と、カラム系コントロール回路１７Ａが、ＤＤ
Ｒモード信号ＭＤＤＤＲの入力を有する点である。これ
ら以外の点では、従来例とほぼ同様であるので、図１に
おいては、図５０の構成部分と同一の各部には、同一の
符号を付して、その説明を省略し又は簡略化するものと
する。
の構成（図５０）と大きく異なるところは、図１に示す
ように、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａがデータスト
ローブ信号ＤＳの入力を有する点と、コマンドデコーダ
１５Ａが，ＤＤＲモード信号ＭＤＤＤＲの入力を有する
とともに、アドレス制御信号ＹＡＬ，ＹＡＬＷの出力を
有する点と、カラム系コントロール回路１７Ａが、ＤＤ
Ｒモード信号ＭＤＤＤＲの入力を有する点である。これ
ら以外の点では、従来例とほぼ同様であるので、図１に
おいては、図５０の構成部分と同一の各部には、同一の
符号を付して、その説明を省略し又は簡略化するものと
する。
【００５６】ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａは、デー
タストローブ信号ＤＳのタイミングでデータ入力ＤＱを
ラッチしたのち、ラッチされたデータを、クロック信号
のタイミングでラッチし直して、データ出力ＲＷＢＳ，
ＲＷＢＳ＊ を出力し、又は、データ入力ＲＷＢＳ，Ｒ
ＷＢＳ＊ をクロック信号のタイミングでラッチしたの
ち、ラッチしたデータを、データストローブ信号のタイ
ミングでラッチし直して、データ出力ＤＱを発生する。
コマンドデコーダ１５Ａは、ＤＤＲ−ＳＤＲＡＭの場合
は、ＤＤＲモード信号ＭＤＤＤＲがハイレベルになるこ
とによって、外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡ
ＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応じて、内部コ
マンド信号であるリードライトコマンドＲＷＣＭＤ（又
は動作指示信号、以下省略）と、アドレス制御信号ＹＡ
Ｌ，ＹＡＬＷ，ＮＹＡＬを発生するとともに、データ入
出力周期がクロック周期と等しいＳＤＲ−ＳＤＲＡＭ
（Single Data Rate-Synchronous Dynamic Random Acce
ss Memory ）の場合は、ＤＤＲモード信号ＭＤＤＤＲが
ロウレベルになることによって、図５０に示された従来
例の場合と同様の動作を行う。
タストローブ信号ＤＳのタイミングでデータ入力ＤＱを
ラッチしたのち、ラッチされたデータを、クロック信号
のタイミングでラッチし直して、データ出力ＲＷＢＳ，
ＲＷＢＳ＊ を出力し、又は、データ入力ＲＷＢＳ，Ｒ
ＷＢＳ＊ をクロック信号のタイミングでラッチしたの
ち、ラッチしたデータを、データストローブ信号のタイ
ミングでラッチし直して、データ出力ＤＱを発生する。
コマンドデコーダ１５Ａは、ＤＤＲ−ＳＤＲＡＭの場合
は、ＤＤＲモード信号ＭＤＤＤＲがハイレベルになるこ
とによって、外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡ
ＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応じて、内部コ
マンド信号であるリードライトコマンドＲＷＣＭＤ（又
は動作指示信号、以下省略）と、アドレス制御信号ＹＡ
Ｌ，ＹＡＬＷ，ＮＹＡＬを発生するとともに、データ入
出力周期がクロック周期と等しいＳＤＲ−ＳＤＲＡＭ
（Single Data Rate-Synchronous Dynamic Random Acce
ss Memory ）の場合は、ＤＤＲモード信号ＭＤＤＤＲが
ロウレベルになることによって、図５０に示された従来
例の場合と同様の動作を行う。
【００５７】バーストカウンタ１６Ａは、例えば８ビッ
トからなるアドレス入力（ＩＡ０〜ＩＡｊ）に対して、
アドレス制御信号ＹＡＬ又はＹＡＬＷによって定まるタ
イミングでアドレス出力を発生したのち、アドレス制御
信号ＮＹＡＬの発生ごとに、順次、＋２したアドレス出
力を発生する処理を、１クロックごとに所定バースト長
（例えばワード長）に対応する期間繰り返して行う。カ
ラム系コントロール回路１７Ａは、ＤＤＲモード信号Ｍ
ＤＤＤＲと、コマンドデコーダ１５Ａからのリードライ
トコマンドＲＷＣＭＤと、バーストカウンタ１６Ａのア
ドレス出力とに応じて、ＤＩＮ／ＤＯＵＴ回路５Ａ，６
Ａに対して、書き込み動作制御信号Ｗ０，Ｗ１又は読み
出し動作制御信号Ｒ０，Ｒ１を出力する。
トからなるアドレス入力（ＩＡ０〜ＩＡｊ）に対して、
アドレス制御信号ＹＡＬ又はＹＡＬＷによって定まるタ
イミングでアドレス出力を発生したのち、アドレス制御
信号ＮＹＡＬの発生ごとに、順次、＋２したアドレス出
力を発生する処理を、１クロックごとに所定バースト長
（例えばワード長）に対応する期間繰り返して行う。カ
ラム系コントロール回路１７Ａは、ＤＤＲモード信号Ｍ
ＤＤＤＲと、コマンドデコーダ１５Ａからのリードライ
トコマンドＲＷＣＭＤと、バーストカウンタ１６Ａのア
ドレス出力とに応じて、ＤＩＮ／ＤＯＵＴ回路５Ａ，６
Ａに対して、書き込み動作制御信号Ｗ０，Ｗ１又は読み
出し動作制御信号Ｒ０，Ｒ１を出力する。
【００５８】次に、図１及び図２を参照して、この例の
半導体記憶装置のライト時の動作を説明する。コマンド
入力ＣＭＤにライトコマンドＷ ＣＭＤが入力されたと
き、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａには、クロック信
号とのタイミング差を示す規格ｔＤＱＳＳが、所定範囲
内になるように、クロック周期でデータストローブ信号
ＤＳが入力される。いま、データストローブ信号ＤＳの
立ち上がり，立ち下がりに対応して、データ入力ＤＱと
してＤ０，Ｄ１，Ｄ２，Ｄ３が入力されたとする。この
とき、コマンドデコーダ１５Ａから所定期間（例えばコ
マンド入力から２クロック）後に、リードライトコマン
ドＲＷＣＭＤが出力されるのに応じて、カラム系コント
ロール回路１７Ａから書き込み動作制御信号Ｗ０，Ｗ１
が出力される。
半導体記憶装置のライト時の動作を説明する。コマンド
入力ＣＭＤにライトコマンドＷ ＣＭＤが入力されたと
き、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａには、クロック信
号とのタイミング差を示す規格ｔＤＱＳＳが、所定範囲
内になるように、クロック周期でデータストローブ信号
ＤＳが入力される。いま、データストローブ信号ＤＳの
立ち上がり，立ち下がりに対応して、データ入力ＤＱと
してＤ０，Ｄ１，Ｄ２，Ｄ３が入力されたとする。この
とき、コマンドデコーダ１５Ａから所定期間（例えばコ
マンド入力から２クロック）後に、リードライトコマン
ドＲＷＣＭＤが出力されるのに応じて、カラム系コント
ロール回路１７Ａから書き込み動作制御信号Ｗ０，Ｗ１
が出力される。
【００５９】一方、ＣＰＵからのアドレスＡ０〜Ａｊ
（８ビット）の指定に応じて、アドレス入力ＩＡ０〜Ｉ
Ａｊが発生すると、コマンドデコーダ１５Ａからのアド
レス制御信号ＹＡＬＷに応じて、バーストカウンタ１６
ＡからアドレスＹＰ０〜ＹＰｊが出力され、次に、１ク
ロック後にアドレス制御信号ＮＹＡＬに応じて、バース
トカウンタ１６ＡからアドレスＹＰ０〜ＹＰｊに＋２し
たアドレスが出力される。このとき、ＤＩＮ／ＤＯＵＴ
回路５Ａ，６Ａから、書き込み動作制御信号Ｗ０，Ｗ１
に応じて、データ出力ＲＷＢＳ，ＲＷＢＳ＊ として、
偶数番目のデータＤ０と奇数番目のデータＤ１が出力さ
れ、ライト回路７，８から書き込み入力ＩＯ，ＩＯ＊
として、Ｄ０，Ｄ１が出力されて、アドレスＹＰ０〜Ｙ
Ｐｊによって定まるカラムセレクト線ＣＳＬ０，ＣＳＬ
１のメモリセルに書き込まれる。さらに、次の書き込み
動作制御信号Ｗ０，Ｗ１に応じて、データ出力ＲＷＢ
Ｓ，ＲＷＢＳ＊ として、データＤ２，Ｄ３が出力さ
れ、書き込み入力ＩＯ，ＩＯ＊として、データＤ２，Ｄ
３が出力されて、アドレスＹＰ０〜ＹＰｊ（＋２）によ
って定まるカラムセレクト線ＣＳＬ２，ＣＳＬ３のメモ
リセルに書き込まれる。
（８ビット）の指定に応じて、アドレス入力ＩＡ０〜Ｉ
Ａｊが発生すると、コマンドデコーダ１５Ａからのアド
レス制御信号ＹＡＬＷに応じて、バーストカウンタ１６
ＡからアドレスＹＰ０〜ＹＰｊが出力され、次に、１ク
ロック後にアドレス制御信号ＮＹＡＬに応じて、バース
トカウンタ１６ＡからアドレスＹＰ０〜ＹＰｊに＋２し
たアドレスが出力される。このとき、ＤＩＮ／ＤＯＵＴ
回路５Ａ，６Ａから、書き込み動作制御信号Ｗ０，Ｗ１
に応じて、データ出力ＲＷＢＳ，ＲＷＢＳ＊ として、
偶数番目のデータＤ０と奇数番目のデータＤ１が出力さ
れ、ライト回路７，８から書き込み入力ＩＯ，ＩＯ＊
として、Ｄ０，Ｄ１が出力されて、アドレスＹＰ０〜Ｙ
Ｐｊによって定まるカラムセレクト線ＣＳＬ０，ＣＳＬ
１のメモリセルに書き込まれる。さらに、次の書き込み
動作制御信号Ｗ０，Ｗ１に応じて、データ出力ＲＷＢ
Ｓ，ＲＷＢＳ＊ として、データＤ２，Ｄ３が出力さ
れ、書き込み入力ＩＯ，ＩＯ＊として、データＤ２，Ｄ
３が出力されて、アドレスＹＰ０〜ＹＰｊ（＋２）によ
って定まるカラムセレクト線ＣＳＬ２，ＣＳＬ３のメモ
リセルに書き込まれる。
【００６０】次に、図１及び図３を参照して、この例の
半導体記憶装置のリード時の動作を説明する。コマンド
入力ＣＭＤがリードコマンドＲ ＣＭＤであって、ＣＰ
ＵからのアドレスＡ０〜Ａｊの指定に応じて、アドレス
入力ＩＡ０〜ＩＡｊが発生すると、コマンドデコーダ１
５Ａからのアドレス制御信号ＹＡＬに応じて、バースト
カウンタ１６ＡからアドレスＹＰ０〜ＹＰｊが出力さ
れ、次に１クロック後にアドレス制御信号ＮＹＡＬに応
じて、バーストカウンタ１６ＡからアドレスＹＰ０〜Ｙ
Ｐｊに＋２したアドレスが出力される。これによって、
アドレスＹＰ０〜ＹＰｊによって定まるカラムセレクト
線ＣＳＬ０，ＣＳＬ１から、読み出しデータＩＯ，ＩＯ
＊ としてデータＱ０，Ｑ１が出力され、アドレスＹＰ
０〜ＹＰｊ（＋２）によって定まるカラムセレクト線Ｃ
ＳＬ２，ＣＳＬ３からデータＱ２，Ｑ３が出力される。
半導体記憶装置のリード時の動作を説明する。コマンド
入力ＣＭＤがリードコマンドＲ ＣＭＤであって、ＣＰ
ＵからのアドレスＡ０〜Ａｊの指定に応じて、アドレス
入力ＩＡ０〜ＩＡｊが発生すると、コマンドデコーダ１
５Ａからのアドレス制御信号ＹＡＬに応じて、バースト
カウンタ１６ＡからアドレスＹＰ０〜ＹＰｊが出力さ
れ、次に１クロック後にアドレス制御信号ＮＹＡＬに応
じて、バーストカウンタ１６ＡからアドレスＹＰ０〜Ｙ
Ｐｊに＋２したアドレスが出力される。これによって、
アドレスＹＰ０〜ＹＰｊによって定まるカラムセレクト
線ＣＳＬ０，ＣＳＬ１から、読み出しデータＩＯ，ＩＯ
＊ としてデータＱ０，Ｑ１が出力され、アドレスＹＰ
０〜ＹＰｊ（＋２）によって定まるカラムセレクト線Ｃ
ＳＬ２，ＣＳＬ３からデータＱ２，Ｑ３が出力される。
【００６１】一方、カラムコントロール回路１７Ａは、
リードライトコマンドＲＷＣＭＤに応じて、読み出し動
作制御信号Ｒ０，Ｒ１を１クロックごとに出力し、これ
によって、読み出しデータＲＷＢＳ，ＲＷＢＳ＊ とし
て、データＱ０，Ｑ１及びＱ２，Ｑ３が出力されるの
で、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａは、出力指定タイ
ミングである２．５クロック後（ＣＬＴ＝２．５）に出
力される、タイミング信号ＤＱＳの立ち上がりと立ち下
がりに対応して、読み出しデータＤＱとして、Ｑ０，Ｑ
１，Ｑ２，Ｑ３を出力する。
リードライトコマンドＲＷＣＭＤに応じて、読み出し動
作制御信号Ｒ０，Ｒ１を１クロックごとに出力し、これ
によって、読み出しデータＲＷＢＳ，ＲＷＢＳ＊ とし
て、データＱ０，Ｑ１及びＱ２，Ｑ３が出力されるの
で、ＤＩＮ／ＤＯＵＴ回路５Ａ，６Ａは、出力指定タイ
ミングである２．５クロック後（ＣＬＴ＝２．５）に出
力される、タイミング信号ＤＱＳの立ち上がりと立ち下
がりに対応して、読み出しデータＤＱとして、Ｑ０，Ｑ
１，Ｑ２，Ｑ３を出力する。
【００６２】次に、図４乃至図９を参照して、この例に
おけるコマンドデコーダ１５Ａの構成例とその動作につ
いて説明する。図４は、コマンドデコーダの構成例
（１）を示し、（ａ）は回路構成図、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図４（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ
５と、オア回路ＯＬ１と、フリップフロップＦＦ１，Ｆ
Ｆ２と、遅延素子ＤＬ１とから構成されている。
おけるコマンドデコーダ１５Ａの構成例とその動作につ
いて説明する。図４は、コマンドデコーダの構成例
（１）を示し、（ａ）は回路構成図、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図４（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ
５と、オア回路ＯＬ１と、フリップフロップＦＦ１，Ｆ
Ｆ２と、遅延素子ＤＬ１とから構成されている。
【００６３】コマンドラッチ回路ＣＭＬは、半導体記憶
装置の外部コマンド信号ＣＳＢ（コマンドセレクトバ
ー），ＲＡＳＢ（ラスバー），ＣＡＳＢ（カスバー），
ＷＥＢ（ライトイネーブルバー）を受けて、クロックＣ
ＬＫに同期してデコードして、内部コマンド信号ＣＳ
（コマンドセレクト），ＲＡＳ（ラス），ＣＡＳ（カ
ス）ＷＥ（ライトイネーブル）を出力する。アンド回路
ＡＬ１は、コマンド信号ＣＳによってコマンド選択を指
示され、コマンド信号ＲＡＳによってローアドレス選択
を指示されず、コマンド信号ＣＡＳによってカラムアド
レス選択が指示されたとき、出力がハイレベルになるの
で、コマンド信号ＷＥがハイレベルのとき（データ書き
込み時）、アンド回路ＡＬ３の出力Ｂがハイレベルにな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）、アンド回路ＡＬ２の出力Ａがハイレベルにな
る。
装置の外部コマンド信号ＣＳＢ（コマンドセレクトバ
ー），ＲＡＳＢ（ラスバー），ＣＡＳＢ（カスバー），
ＷＥＢ（ライトイネーブルバー）を受けて、クロックＣ
ＬＫに同期してデコードして、内部コマンド信号ＣＳ
（コマンドセレクト），ＲＡＳ（ラス），ＣＡＳ（カ
ス）ＷＥ（ライトイネーブル）を出力する。アンド回路
ＡＬ１は、コマンド信号ＣＳによってコマンド選択を指
示され、コマンド信号ＲＡＳによってローアドレス選択
を指示されず、コマンド信号ＣＡＳによってカラムアド
レス選択が指示されたとき、出力がハイレベルになるの
で、コマンド信号ＷＥがハイレベルのとき（データ書き
込み時）、アンド回路ＡＬ３の出力Ｂがハイレベルにな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）、アンド回路ＡＬ２の出力Ａがハイレベルにな
る。
【００６４】これによって、アンド回路ＡＬ４から直ち
にアドレス制御信号ＹＡＬが出力され、フリップフロッ
プＦＦ１，ＦＦ２を経て、２クロック（ＤＤＬ ＳＤＲ
ＡＭの規格に対応する）遅れて、アンド回路ＡＬ５から
アドレス制御信号ＹＡＬＷが出力されるとともに、オア
回路ＯＬ１を経て、アドレス制御信号ＹＡＬ，ＹＡＬＷ
に同期してリードライトコマンドＲＷＣＭＤが出力され
る。この際、アドレス制御信号ＹＡＬ，ＹＡＬＷは、遅
延素子ＤＬ１によってクロック信号ＣＬＫを遅延させる
ことによって、リードライトコマンドＲＷＣＭＤの立ち
上がりに対応する１ショットパルスとなる。
にアドレス制御信号ＹＡＬが出力され、フリップフロッ
プＦＦ１，ＦＦ２を経て、２クロック（ＤＤＬ ＳＤＲ
ＡＭの規格に対応する）遅れて、アンド回路ＡＬ５から
アドレス制御信号ＹＡＬＷが出力されるとともに、オア
回路ＯＬ１を経て、アドレス制御信号ＹＡＬ，ＹＡＬＷ
に同期してリードライトコマンドＲＷＣＭＤが出力され
る。この際、アドレス制御信号ＹＡＬ，ＹＡＬＷは、遅
延素子ＤＬ１によってクロック信号ＣＬＫを遅延させる
ことによって、リードライトコマンドＲＷＣＭＤの立ち
上がりに対応する１ショットパルスとなる。
【００６５】図４（ｂ）は、この例のコマンドデコーダ
の動作例を示している。ライトコマンドＷの入力によっ
て、出力Ｂが発生し、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ１を経てリードライトコマンドＲＷＣ
ＭＤが出力されるとともに、アドレス制御信号ＹＡＬＷ
が出力される。また、リードコマンドＲの出力によっ
て、出力Ａが発生し、直ちにリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号ＹＡＬ
が出力される。
の動作例を示している。ライトコマンドＷの入力によっ
て、出力Ｂが発生し、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ１を経てリードライトコマンドＲＷＣ
ＭＤが出力されるとともに、アドレス制御信号ＹＡＬＷ
が出力される。また、リードコマンドＲの出力によっ
て、出力Ａが発生し、直ちにリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号ＹＡＬ
が出力される。
【００６６】図５は、コマンドデコーダの構成例を示す
回路構成図である。この例のコマンドデコーダは、図５
に示すように、コマンドラッチ回路ＣＭＬと、アンド回
路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，ＡＬ６
と、オア回路ＯＬ１と、フリップフロップＦＦ１，ＦＦ
２と、遅延素子ＤＬ１，ＤＬ２とから構成されている。
回路構成図である。この例のコマンドデコーダは、図５
に示すように、コマンドラッチ回路ＣＭＬと、アンド回
路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，ＡＬ６
と、オア回路ＯＬ１と、フリップフロップＦＦ１，ＦＦ
２と、遅延素子ＤＬ１，ＤＬ２とから構成されている。
【００６７】この例のコマンドデコーダは、図４に示さ
れたコマンドデコーダと比べて、アンド回路ＡＬ２の出
力Ａと、出力Ａを遅延素子ＤＬ２を経て遅延した信号と
による、アンド回路ＡＬ６の出力Ｃを、フリップフロッ
プＦＦ２のリセット入力Ｒに接続した点が異なってい
る。これによって、ライトコマンドの入力から２クロッ
ク以内にリードコマンドが入力されたときは、アンド回
路ＡＬ２の出力ＡとフリップフロップＦＦ２の出力Ｄと
が同時にハイレベルになって、アドレス制御信号ＹＡ
Ｌ，ＹＡＬＷが同時に出力されることはない。図５の構
成では、このような場合、アドレス制御信号ＹＡＬが出
力されて、リードコマンドによるデータの読み出しが優
先的に行われるが、アドレス制御信号ＹＡＬＷは出力さ
れず、ライトコマンドによる書き込み動作が行われない
ので、読み出しアドレスと書き込みアドレスとの衝突に
よる、データの破壊が防止される。
れたコマンドデコーダと比べて、アンド回路ＡＬ２の出
力Ａと、出力Ａを遅延素子ＤＬ２を経て遅延した信号と
による、アンド回路ＡＬ６の出力Ｃを、フリップフロッ
プＦＦ２のリセット入力Ｒに接続した点が異なってい
る。これによって、ライトコマンドの入力から２クロッ
ク以内にリードコマンドが入力されたときは、アンド回
路ＡＬ２の出力ＡとフリップフロップＦＦ２の出力Ｄと
が同時にハイレベルになって、アドレス制御信号ＹＡ
Ｌ，ＹＡＬＷが同時に出力されることはない。図５の構
成では、このような場合、アドレス制御信号ＹＡＬが出
力されて、リードコマンドによるデータの読み出しが優
先的に行われるが、アドレス制御信号ＹＡＬＷは出力さ
れず、ライトコマンドによる書き込み動作が行われない
ので、読み出しアドレスと書き込みアドレスとの衝突に
よる、データの破壊が防止される。
【００６８】図６は、コマンドデコーダの構成例（３）
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図６
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、フリップフロップ
ＦＦ１と、遅延素子ＤＬ１，ＤＬ２とから構成されてい
る。
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図６
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、フリップフロップ
ＦＦ１と、遅延素子ＤＬ１，ＤＬ２とから構成されてい
る。
【００６９】この例のコマンドデコーダは、図５に示さ
れたコマンドデコーダと異なり、コマンドラッチ回路Ｃ
ＭＬのコマンド信号ＷＥがハイレベルで、ＤＤＲ−ＳＤ
ＲＡＭ時のモードを指定する外部コマンド信号ＭＤＤＤ
Ｒがハイレベルのとき、アンド回路ＡＬ７の出力がハイ
レベルになることによって、リードコマンドによるアド
レス制御信号ＹＡＬの出力は直ちに行われるが、ライト
コマンドによるアドレス制御信号ＹＡＬＷの出力が遅れ
て行われる、ＤＤＲ−ＳＤＲＡＭ対応の動作が行われ
る。この例では、フリップフロップが１段なので、ＤＤ
Ｒ−ＳＤＲＡＭ対応の動作時、ライトコマンドによるア
ドレス制御信号ＹＡＬＷの出力が、１クロック遅れて行
われる。
れたコマンドデコーダと異なり、コマンドラッチ回路Ｃ
ＭＬのコマンド信号ＷＥがハイレベルで、ＤＤＲ−ＳＤ
ＲＡＭ時のモードを指定する外部コマンド信号ＭＤＤＤ
Ｒがハイレベルのとき、アンド回路ＡＬ７の出力がハイ
レベルになることによって、リードコマンドによるアド
レス制御信号ＹＡＬの出力は直ちに行われるが、ライト
コマンドによるアドレス制御信号ＹＡＬＷの出力が遅れ
て行われる、ＤＤＲ−ＳＤＲＡＭ対応の動作が行われ
る。この例では、フリップフロップが１段なので、ＤＤ
Ｒ−ＳＤＲＡＭ対応の動作時、ライトコマンドによるア
ドレス制御信号ＹＡＬＷの出力が、１クロック遅れて行
われる。
【００７０】図６（ｂ）は、この例のコマンドデコーダ
の動作例を示している。ライトコマンドＷの入力によっ
て、出力Ｂが発生し、１クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ１を経てリードライトコマンドＲＷＣ
ＭＤが出力されるとともに、アドレス制御信号ＹＡＬＷ
が出力される。また、リードコマンドＲの入力によっ
て、出力Ａが発生し、オア回路ＯＬ１を経てリードライ
トコマンドＲＷＣＭＤが出力されるとともに、アドレス
制御信号ＹＡＬが出力される。ライトコマンドＷから１
クロック後にリードコマンドＲが入力されたときは、出
力Ｂに続いて出力Ａが発生するが、出力Ｃの発生によっ
てフリップフロップＦＦ１がリセットされるので、出力
Ｄは発生せず、従って、ライトコマンドＷに基づいてリ
ードライトコマンドＲＷＣＭＤとアドレス制御信号ＹＡ
ＬＷは出力されない。一方、リードコマンドＲによる出
力Ａに基づいて、リードライトコマンドＲＷＣＭＤとア
ドレス制御信号ＹＡＬが出力される。
の動作例を示している。ライトコマンドＷの入力によっ
て、出力Ｂが発生し、１クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ１を経てリードライトコマンドＲＷＣ
ＭＤが出力されるとともに、アドレス制御信号ＹＡＬＷ
が出力される。また、リードコマンドＲの入力によっ
て、出力Ａが発生し、オア回路ＯＬ１を経てリードライ
トコマンドＲＷＣＭＤが出力されるとともに、アドレス
制御信号ＹＡＬが出力される。ライトコマンドＷから１
クロック後にリードコマンドＲが入力されたときは、出
力Ｂに続いて出力Ａが発生するが、出力Ｃの発生によっ
てフリップフロップＦＦ１がリセットされるので、出力
Ｄは発生せず、従って、ライトコマンドＷに基づいてリ
ードライトコマンドＲＷＣＭＤとアドレス制御信号ＹＡ
ＬＷは出力されない。一方、リードコマンドＲによる出
力Ａに基づいて、リードライトコマンドＲＷＣＭＤとア
ドレス制御信号ＹＡＬが出力される。
【００７１】図７は、コマンドデコーダの構成例（４）
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図７
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、フリップフロップ
ＦＦ１，ＦＦ２と、遅延素子ＤＬ１，ＤＬ２とから構成
されている。
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図７
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、フリップフロップ
ＦＦ１，ＦＦ２と、遅延素子ＤＬ１，ＤＬ２とから構成
されている。
【００７２】この例のコマンドデコーダは、図６に示さ
れたコマンドデコーダと比べて、フリップフロップが２
段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ライトコ
マンドによるリードライトコマンドＲＷＣＭＤとアドレ
ス制御信号ＹＡＬＷの出力が、２クロック遅れて行われ
る。また、ライトコマンドＷから２クロック後又は１ク
ロック後にリードコマンドＲが入力されたときは、ライ
トコマンドＷに基づいてリードライトコマンドＲＷＣＭ
Ｄとアドレス制御信号ＹＡＬＷは出力されないが、リー
ドコマンドＲに基づいてリードライトコマンドＲＷＣＭ
Ｄとアドレス制御信号ＹＡＬが出力される。
れたコマンドデコーダと比べて、フリップフロップが２
段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ライトコ
マンドによるリードライトコマンドＲＷＣＭＤとアドレ
ス制御信号ＹＡＬＷの出力が、２クロック遅れて行われ
る。また、ライトコマンドＷから２クロック後又は１ク
ロック後にリードコマンドＲが入力されたときは、ライ
トコマンドＷに基づいてリードライトコマンドＲＷＣＭ
Ｄとアドレス制御信号ＹＡＬＷは出力されないが、リー
ドコマンドＲに基づいてリードライトコマンドＲＷＣＭ
Ｄとアドレス制御信号ＹＡＬが出力される。
【００７３】図８は、コマンドデコーダの構成例（５）
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図８
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、ｎ（ｎは任意の自
然数）段のフリップフロップＦＦ１，…，ＦＦｎと、遅
延素子ＤＬ１，ＤＬ２とから構成されている。
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図８
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７と、オア回路ＯＬ１と、ｎ（ｎは任意の自
然数）段のフリップフロップＦＦ１，…，ＦＦｎと、遅
延素子ＤＬ１，ＤＬ２とから構成されている。
【００７４】この例のコマンドデコーダは、図７に示さ
れたコマンドデコーダと比べて、フリップフロップが任
意のｎ段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ラ
イトコマンドによるリードライトコマンドＲＷＣＭＤと
アドレス制御信号ＹＡＬＷの出力が、ｎ（図中ではｎ＝
３）クロック遅れて行われる。この場合も、ライトコマ
ンドＷから２クロック後又は１クロック後にリードコマ
ンドＲが入力されたときは、ライトコマンドＷに基づい
てリードライトコマンドＲＷＣＭＤとアドレス制御信号
ＹＡＬＷは出力されないが、リードコマンドＲに基づい
てリードライトコマンドＲＷＣＭＤとアドレス制御信号
ＹＡＬが出力される。なお、入力されたコマンドの順番
に対して、リードコマンド，ライトコマンドに対応する
アドレス制御信号ＹＡＬ，ＹＡＬＷの出力順番を入れ替
えることを望まない仕様の場合には、図示したフリップ
フロップＦＦ１，…，ＦＦｎのすべてにリセット信号を
入力することによって、リードライトコマンドＲＷＣＭ
Ｄの出力とアドレスの出力とをインターラプトすること
ができる。また、ＤＤＲ−ＳＤＲＡＭの仕様のよう
に、”連続したコマンドが入力された場合に、後から入
力されたコマンドによって、先に入力されたライトコマ
ンド叉はリードコマンドをインターラプトする”とき
は、フリップフロップＦＦ１，…，ＦＦｎのすべてにリ
セット信号を入力することによって、上述の仕様をみた
すことができる。
れたコマンドデコーダと比べて、フリップフロップが任
意のｎ段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ラ
イトコマンドによるリードライトコマンドＲＷＣＭＤと
アドレス制御信号ＹＡＬＷの出力が、ｎ（図中ではｎ＝
３）クロック遅れて行われる。この場合も、ライトコマ
ンドＷから２クロック後又は１クロック後にリードコマ
ンドＲが入力されたときは、ライトコマンドＷに基づい
てリードライトコマンドＲＷＣＭＤとアドレス制御信号
ＹＡＬＷは出力されないが、リードコマンドＲに基づい
てリードライトコマンドＲＷＣＭＤとアドレス制御信号
ＹＡＬが出力される。なお、入力されたコマンドの順番
に対して、リードコマンド，ライトコマンドに対応する
アドレス制御信号ＹＡＬ，ＹＡＬＷの出力順番を入れ替
えることを望まない仕様の場合には、図示したフリップ
フロップＦＦ１，…，ＦＦｎのすべてにリセット信号を
入力することによって、リードライトコマンドＲＷＣＭ
Ｄの出力とアドレスの出力とをインターラプトすること
ができる。また、ＤＤＲ−ＳＤＲＡＭの仕様のよう
に、”連続したコマンドが入力された場合に、後から入
力されたコマンドによって、先に入力されたライトコマ
ンド叉はリードコマンドをインターラプトする”とき
は、フリップフロップＦＦ１，…，ＦＦｎのすべてにリ
セット信号を入力することによって、上述の仕様をみた
すことができる。
【００７５】図９は、コマンドデコーダの構成例（６）
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図９
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７，ＡＬ８と、オア回路ＯＬ１と、フリップ
フロップＦＦ１，ＦＦ２，ＦＦ３と、遅延素子ＤＬ１，
ＤＬ２，ＤＬ３とから構成されている。
を示し、（ａ）は回路構成図、（ｂ）は動作タイミング
チャートである。この例のコマンドデコーダは、図９
（ａ）に示すように、コマンドラッチ回路ＣＭＬと、ア
ンド回路ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，Ａ
Ｌ６，ＡＬ７，ＡＬ８と、オア回路ＯＬ１と、フリップ
フロップＦＦ１，ＦＦ２，ＦＦ３と、遅延素子ＤＬ１，
ＤＬ２，ＤＬ３とから構成されている。
【００７６】この例のコマンドデコーダは、図７に示さ
れたコマンドデコーダと比べて、アンド回路ＡＬ２の出
力Ａとオア回路ＯＬ１の入力間に、フリップフロップＦ
Ｆ３を有し、アンド回路ＡＬ３の出力Ｂから遅延素子Ｄ
Ｌ３，アンド回路ＡＬ８を経て、フリップフロップＦＦ
３のリセット入力Ｒを供給するように構成されている点
が異なっている。これによって、単独のライトコマンド
入力時には、２クロック遅れてリードライトコマンドＲ
ＷＣＭＤとアドレス制御信号ＹＡＬＷが出力されるとと
もに、単独のリードコマンド入力時にも、１クロック遅
れてリードライトコマンドＲＷＣＭＤとアドレス制御信
号ＹＡＬが出力される。
れたコマンドデコーダと比べて、アンド回路ＡＬ２の出
力Ａとオア回路ＯＬ１の入力間に、フリップフロップＦ
Ｆ３を有し、アンド回路ＡＬ３の出力Ｂから遅延素子Ｄ
Ｌ３，アンド回路ＡＬ８を経て、フリップフロップＦＦ
３のリセット入力Ｒを供給するように構成されている点
が異なっている。これによって、単独のライトコマンド
入力時には、２クロック遅れてリードライトコマンドＲ
ＷＣＭＤとアドレス制御信号ＹＡＬＷが出力されるとと
もに、単独のリードコマンド入力時にも、１クロック遅
れてリードライトコマンドＲＷＣＭＤとアドレス制御信
号ＹＡＬが出力される。
【００７７】この場合は、ライトコマンドから３クロッ
ク以上後に、リードコマンドが入力されても、ライトコ
マンドによってアドレス制御信号ＹＡＬＷが出力され
て、ライトコマンドによるデータの書き込みが行われる
が、ライトコマンドから２クロック以内後にリードコマ
ンドが入力されたときは、アンド回路ＡＬ６の出力Ｃに
よってフリップフロップＦＦ２がリセットされるので、
リードコマンドが優先される。しかしながら、リードコ
マンドの入力から１クロック以内にライトコマンドが入
力されたときは、アンド回路ＡＬ８の出力によって、フ
リップフロップＦＦ３がリセットされるので、アドレス
制御信号ＹＡＬが発生せず、従ってリードコマンドによ
るデータの読み出しは行われない。一方、ライトコマン
ドから１クロック後にリードコマンドが入力されたが、
その後ライトコマンドが入力されなかったときは、リー
ドコマンドによってアドレス制御信号ＹＡＬが出力され
て、リードコマンドによるデータの読み出しが行われ
る。
ク以上後に、リードコマンドが入力されても、ライトコ
マンドによってアドレス制御信号ＹＡＬＷが出力され
て、ライトコマンドによるデータの書き込みが行われる
が、ライトコマンドから２クロック以内後にリードコマ
ンドが入力されたときは、アンド回路ＡＬ６の出力Ｃに
よってフリップフロップＦＦ２がリセットされるので、
リードコマンドが優先される。しかしながら、リードコ
マンドの入力から１クロック以内にライトコマンドが入
力されたときは、アンド回路ＡＬ８の出力によって、フ
リップフロップＦＦ３がリセットされるので、アドレス
制御信号ＹＡＬが発生せず、従ってリードコマンドによ
るデータの読み出しは行われない。一方、ライトコマン
ドから１クロック後にリードコマンドが入力されたが、
その後ライトコマンドが入力されなかったときは、リー
ドコマンドによってアドレス制御信号ＹＡＬが出力され
て、リードコマンドによるデータの読み出しが行われ
る。
【００７８】次に、この例におけるバーストカウンタ１
６Ａの構成例とその動作について説明する。図１０は、
バーストカウンタ中におけるアドレスセレクタ回路の構
成例を示す図、図１１，図１２は、バーストカウンタの
構成例を示す図、図１３，図１４，図１５，図１６，図
１７，図１８は、同バーストカウンタの動作例を示すタ
イミングチャートである。
６Ａの構成例とその動作について説明する。図１０は、
バーストカウンタ中におけるアドレスセレクタ回路の構
成例を示す図、図１１，図１２は、バーストカウンタの
構成例を示す図、図１３，図１４，図１５，図１６，図
１７，図１８は、同バーストカウンタの動作例を示すタ
イミングチャートである。
【００７９】図１０において、（ａ）はアドレスセレク
タ回路の原理的構成を示したものであって、スイッチＳ
Ｗ１１，ＳＷ１２からなる構成が示されている。この例
の構成では、アドレス制御信号ＹＡＬ又はＹＡＬＷの入
力に応じてオン，オフを制御されるスイッチＳＷ１１，
ＳＷ１２が、アドレス制御信号ＹＡＬ又はＹＡＬＷがハ
イレベルになったとき、対応する入力Ｉ１又はＩ２を出
力する。
タ回路の原理的構成を示したものであって、スイッチＳ
Ｗ１１，ＳＷ１２からなる構成が示されている。この例
の構成では、アドレス制御信号ＹＡＬ又はＹＡＬＷの入
力に応じてオン，オフを制御されるスイッチＳＷ１１，
ＳＷ１２が、アドレス制御信号ＹＡＬ又はＹＡＬＷがハ
イレベルになったとき、対応する入力Ｉ１又はＩ２を出
力する。
【００８０】図１０（ｂ）はアドレスセレクタ回路の具
体的構成例（１）を示したものであって、ゲート回路Ｇ
１１，Ｇ１２と、インバータＩＮＶ１１，ＩＮＶ１２と
を備えたセレクタ回路ＳＥＬと、バーストカウンタ回路
ＢＣとからなる構成が示されている。この例の構成で
は、アドレス制御信号ＹＡＬ又はＹＡＬＷの入力に応じ
てオン，オフを制御される、切り替えゲート回路Ｇ１１
とインバータＩＮＶ１１及び切り替えゲート回路Ｇ１２
とインバータＩＮＶ１２によって、アドレス制御信号Ｙ
ＡＬ又はＹＡＬＷがハイレベルになったとき、対応する
入力Ｉ１又はＩ２を、バーストカウンタ回路ＢＣに出力
し、これによって、バーストカウンタ回路ＢＣは、アド
レス出力の動作を開始する。
体的構成例（１）を示したものであって、ゲート回路Ｇ
１１，Ｇ１２と、インバータＩＮＶ１１，ＩＮＶ１２と
を備えたセレクタ回路ＳＥＬと、バーストカウンタ回路
ＢＣとからなる構成が示されている。この例の構成で
は、アドレス制御信号ＹＡＬ又はＹＡＬＷの入力に応じ
てオン，オフを制御される、切り替えゲート回路Ｇ１１
とインバータＩＮＶ１１及び切り替えゲート回路Ｇ１２
とインバータＩＮＶ１２によって、アドレス制御信号Ｙ
ＡＬ又はＹＡＬＷがハイレベルになったとき、対応する
入力Ｉ１又はＩ２を、バーストカウンタ回路ＢＣに出力
し、これによって、バーストカウンタ回路ＢＣは、アド
レス出力の動作を開始する。
【００８１】図１０（ｃ）はアドレスセレクタ回路の具
体的構成例（２）を示したものであって、ナンド回路Ｎ
Ａ１１，ＮＡ１２，ＮＡ１３からなる構成が示されてい
る。この例の構成では、アドレス制御信号ＹＡＬと入力
Ｉ１又はＹＡＬＷと入力Ｉ２がハイレベルになったと
き、ナンド回路ＮＡ１１又はＮＡ１２の出力がロウレベ
ルになり、ナンド回路ＮＡ１１，ＮＡ１２のいずれか一
方または両方の出力がロウレベルになったとき、ナンド
回路ＮＡ１３の出力がハイレベルになることによって、
アドレス制御信号ＹＡＬ又はＹＡＬＷに対応して入力Ｉ
１又はＩ２が出力される。
体的構成例（２）を示したものであって、ナンド回路Ｎ
Ａ１１，ＮＡ１２，ＮＡ１３からなる構成が示されてい
る。この例の構成では、アドレス制御信号ＹＡＬと入力
Ｉ１又はＹＡＬＷと入力Ｉ２がハイレベルになったと
き、ナンド回路ＮＡ１１又はＮＡ１２の出力がロウレベ
ルになり、ナンド回路ＮＡ１１，ＮＡ１２のいずれか一
方または両方の出力がロウレベルになったとき、ナンド
回路ＮＡ１３の出力がハイレベルになることによって、
アドレス制御信号ＹＡＬ又はＹＡＬＷに対応して入力Ｉ
１又はＩ２が出力される。
【００８２】図１１において、（ａ），（ｂ），（ｃ）
は、それぞれバーストカウンタの構成例を示している。
図１１（ａ）に示された例は、入力バッファＢＵＦと、
レジスタ回路ＲＥＧ１１，ＲＥＧ１２と、アドレスセレ
クタ回路ＡＳ１と、バーストカウンタ回路ＢＣ１とから
構成されている。レジスタ回路ＲＥＧ１１，ＲＥＧ１２
は、入力バッファＢＵＦからのアドレス入力ＩＡｊを、
クロック信号φに応じて、１クロックずつ遅延して出力
する。アドレスセレクタ回路ＡＳ１は、アドレス制御信
号ＹＡＬ又はＹＡＬＷに応じて、入力バッファＢＵＦの
出力又はレジスタ回路ＲＥＧ１２の出力を選択して、バ
ーストカウンタ回路ＢＣ１に入力する。これによって、
バーストカウンタ回路ＢＣ１は、アドレス制御信号ＹＡ
Ｌに応じてアドレス入力ＩＡｊの入力後直ちに、又はア
ドレス制御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの
入力から２クロック後にアドレスを出力して、バースト
カウンタ回路ＢＣ１のアドレス出力ＹＰｊ発生の動作を
開始させる。
は、それぞれバーストカウンタの構成例を示している。
図１１（ａ）に示された例は、入力バッファＢＵＦと、
レジスタ回路ＲＥＧ１１，ＲＥＧ１２と、アドレスセレ
クタ回路ＡＳ１と、バーストカウンタ回路ＢＣ１とから
構成されている。レジスタ回路ＲＥＧ１１，ＲＥＧ１２
は、入力バッファＢＵＦからのアドレス入力ＩＡｊを、
クロック信号φに応じて、１クロックずつ遅延して出力
する。アドレスセレクタ回路ＡＳ１は、アドレス制御信
号ＹＡＬ又はＹＡＬＷに応じて、入力バッファＢＵＦの
出力又はレジスタ回路ＲＥＧ１２の出力を選択して、バ
ーストカウンタ回路ＢＣ１に入力する。これによって、
バーストカウンタ回路ＢＣ１は、アドレス制御信号ＹＡ
Ｌに応じてアドレス入力ＩＡｊの入力後直ちに、又はア
ドレス制御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの
入力から２クロック後にアドレスを出力して、バースト
カウンタ回路ＢＣ１のアドレス出力ＹＰｊ発生の動作を
開始させる。
【００８３】図１１（ｂ）に示された例は、入力バッフ
ァＢＵＦと、レジスタ回路ＲＥＧ１１と、アドレスセレ
クタ回路ＡＳ１と、バーストカウンタ回路ＢＣ１とから
構成されている。この例では、図１１（ａ）に示された
例と比べて、レジスタ回路が１段少ないので、アドレス
セレクタ回路ＡＳ１は、アドレス制御信号ＹＡＬに応じ
てアドレス入力ＩＡｊの入力後直ちに、又はアドレス制
御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から
１クロック後に、バーストカウンタ回路ＢＣ１のアドレ
ス出力ＹＰｊ発生の動作を開始させる。
ァＢＵＦと、レジスタ回路ＲＥＧ１１と、アドレスセレ
クタ回路ＡＳ１と、バーストカウンタ回路ＢＣ１とから
構成されている。この例では、図１１（ａ）に示された
例と比べて、レジスタ回路が１段少ないので、アドレス
セレクタ回路ＡＳ１は、アドレス制御信号ＹＡＬに応じ
てアドレス入力ＩＡｊの入力後直ちに、又はアドレス制
御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から
１クロック後に、バーストカウンタ回路ＢＣ１のアドレ
ス出力ＹＰｊ発生の動作を開始させる。
【００８４】図１１（ｃ）に示された例は、入力バッフ
ァＢＵＦと、レジスタ回路ＲＥＧ１１，ＲＥＧ１２，Ｒ
ＥＧ１３と、アドレスセレクタ回路ＡＳ１と、バースト
カウンタ回路ＢＣ１とから構成されている。この例で
は、図１１（ａ）に示された例と比べて、レジスタ回路
ＲＥＧ１３を有しているので、アドレスセレクタ回路Ａ
Ｓ１は、アドレス制御信号ＹＡＬに応じてアドレス入力
ＩＡｊの入力から１クロック遅れて、又はアドレス制御
信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から２
クロック後に、バーストカウンタ回路ＢＣ１のアドレス
出力ＹＰｊ発生の動作を開始させる。
ァＢＵＦと、レジスタ回路ＲＥＧ１１，ＲＥＧ１２，Ｒ
ＥＧ１３と、アドレスセレクタ回路ＡＳ１と、バースト
カウンタ回路ＢＣ１とから構成されている。この例で
は、図１１（ａ）に示された例と比べて、レジスタ回路
ＲＥＧ１３を有しているので、アドレスセレクタ回路Ａ
Ｓ１は、アドレス制御信号ＹＡＬに応じてアドレス入力
ＩＡｊの入力から１クロック遅れて、又はアドレス制御
信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から２
クロック後に、バーストカウンタ回路ＢＣ１のアドレス
出力ＹＰｊ発生の動作を開始させる。
【００８５】図１２において、（ａ），（ｂ）は、それ
ぞれバーストカウンタの構成例を示している。図１２
（ａ）に示された例は、入力バッファＢＵＦと、レジス
タ回路ＲＥＧ１，ＲＥＧ１２と、アドレスセレクタ回路
ＡＳ１と、バーストカウンタ回路ＢＣ１とから構成され
ている。この例では、レジスタ回路ＲＥＧ１１の出力と
レジスタ回路ＲＥＧ１２の出力とを、アドレスセレクタ
回路ＡＳの入力としているので、アドレスセレクタ回路
ＡＳ１は、アドレス制御信号ＹＡＬに応じてアドレス入
力ＩＡｊの入力から１クロック遅れて、又はアドレス制
御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から
２クロック後に、バーストカウンタ回路ＢＣ１のアドレ
ス出力ＹＰｊ発生の動作を開始させる。
ぞれバーストカウンタの構成例を示している。図１２
（ａ）に示された例は、入力バッファＢＵＦと、レジス
タ回路ＲＥＧ１，ＲＥＧ１２と、アドレスセレクタ回路
ＡＳ１と、バーストカウンタ回路ＢＣ１とから構成され
ている。この例では、レジスタ回路ＲＥＧ１１の出力と
レジスタ回路ＲＥＧ１２の出力とを、アドレスセレクタ
回路ＡＳの入力としているので、アドレスセレクタ回路
ＡＳ１は、アドレス制御信号ＹＡＬに応じてアドレス入
力ＩＡｊの入力から１クロック遅れて、又はアドレス制
御信号ＹＡＬＷに応じてアドレス入力ＩＡｊの入力から
２クロック後に、バーストカウンタ回路ＢＣ１のアドレ
ス出力ＹＰｊ発生の動作を開始させる。
【００８６】図１２（ｂ）に示された例は、入力バッフ
ァＢＵＦと、ｍ（ｍは任意の自然数）段のレジスタ回路
ＲＥＧ１１１，…，ＲＥＧ１１ｍ及びｎ（ｎは任意の自
然数）段のレジスタ回路ＲＥＧ１２１，…，ＲＥＧ１２
ｎと、アドレスセレクタ回路ＡＳ１と、バーストカウン
タ回路ＢＣ１とから構成されている。この例では、レジ
スタ回路ＲＥＧ１１１，…，ＲＥＧ１１ｍは、入力バッ
ファＢＵＦの出力をｍクロック遅延させ、レジスタ回路
ＲＥＧ１２１，…，ＲＥＧ１２ｎは、入力バッファＢＵ
Ｆの出力をｎクロック遅延させる。アドレスセレクタ回
路ＡＳ１は、アドレス制御信号ＹＡＬに応じてレジスタ
回路ＲＥＧ１１ｍの出力を選択することによって、アド
レス入力ＩＡｊの入力からｍクロック遅れてバーストカ
ウンタ回路ＢＣ１の動作を開始させ、又は、アドレス制
御信号ＹＡＬＷに応じてレジスタ回路ＲＥＧ１２ｎの出
力を選択することによって、アドレス入力ＩＡｊの入力
からｎクロック遅れて、バーストカウンタ回路ＢＣ１の
アドレス出力ＹＰｊ発生の動作を開始させる。
ァＢＵＦと、ｍ（ｍは任意の自然数）段のレジスタ回路
ＲＥＧ１１１，…，ＲＥＧ１１ｍ及びｎ（ｎは任意の自
然数）段のレジスタ回路ＲＥＧ１２１，…，ＲＥＧ１２
ｎと、アドレスセレクタ回路ＡＳ１と、バーストカウン
タ回路ＢＣ１とから構成されている。この例では、レジ
スタ回路ＲＥＧ１１１，…，ＲＥＧ１１ｍは、入力バッ
ファＢＵＦの出力をｍクロック遅延させ、レジスタ回路
ＲＥＧ１２１，…，ＲＥＧ１２ｎは、入力バッファＢＵ
Ｆの出力をｎクロック遅延させる。アドレスセレクタ回
路ＡＳ１は、アドレス制御信号ＹＡＬに応じてレジスタ
回路ＲＥＧ１１ｍの出力を選択することによって、アド
レス入力ＩＡｊの入力からｍクロック遅れてバーストカ
ウンタ回路ＢＣ１の動作を開始させ、又は、アドレス制
御信号ＹＡＬＷに応じてレジスタ回路ＲＥＧ１２ｎの出
力を選択することによって、アドレス入力ＩＡｊの入力
からｎクロック遅れて、バーストカウンタ回路ＢＣ１の
アドレス出力ＹＰｊ発生の動作を開始させる。
【００８７】
【００８８】次に、図１３乃至図１８を用いて、この例
のバーストカウンタの動作を説明する。なお、以下に示
す各実施例における、バーストカウンタのタイミングチ
ャートにおいては、コマンドから次のコマンドまでのク
ロック数をｎとし、第１のコマンドに対応してアドレス
ＩＡ１が入力され、第２のコマンドに対応してアドレス
ＩＡ２が入力されたものとする。
のバーストカウンタの動作を説明する。なお、以下に示
す各実施例における、バーストカウンタのタイミングチ
ャートにおいては、コマンドから次のコマンドまでのク
ロック数をｎとし、第１のコマンドに対応してアドレス
ＩＡ１が入力され、第２のコマンドに対応してアドレス
ＩＡ２が入力されたものとする。
【００８９】図１３において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１３（ａ）においては、
ｎ＝３であって、第１及び第２のコマンドＣＭＤに対応
して、アドレスＩＡ１，ＩＡ２が入力されたとき、第１
のコマンド入力から２クロック後に、アドレス制御信号
ＹＡＬＷが出力され、第２のコマンド入力後直ちに、ア
ドレス制御信号ＹＡＬが出力されて、これによってアド
レスバスにアドレスＩＡ１，ＩＡ２が出力されたことが
示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１３（ａ）においては、
ｎ＝３であって、第１及び第２のコマンドＣＭＤに対応
して、アドレスＩＡ１，ＩＡ２が入力されたとき、第１
のコマンド入力から２クロック後に、アドレス制御信号
ＹＡＬＷが出力され、第２のコマンド入力後直ちに、ア
ドレス制御信号ＹＡＬが出力されて、これによってアド
レスバスにアドレスＩＡ１，ＩＡ２が出力されたことが
示されている。
【００９０】図１３（ｂ）においては、ｎ＝２であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第２のコマンドによ
るアドレス制御信号ＹＡＬが優先して出力され、これに
よって、アドレスバスにアドレスＩＡ２が出力されたこ
とが示されている。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第２のコマンドによ
るアドレス制御信号ＹＡＬが優先して出力され、これに
よって、アドレスバスにアドレスＩＡ２が出力されたこ
とが示されている。
【００９１】図１３（ｃ）においては、ｎ＝２であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
【００９２】図１４において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１４（ａ）においては、
ｎ＝２であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬＷとが順次発生して、これによって、アドレ
スバスにアドレスＩＡ１とＩＡ２が順次出力されたこと
が示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１４（ａ）においては、
ｎ＝２であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬＷとが順次発生して、これによって、アドレ
スバスにアドレスＩＡ１とＩＡ２が順次出力されたこと
が示されている。
【００９３】図１４（ｂ）におていは、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
【００９４】図１４（ｃ）においては、ｎ＝１であっ
て、第２のコマンドに基づくアドレス制御信号ＹＡＬ
と、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
とが順次発生して、これによって、アドレスバスにアド
レスＩＡ２とＩＡ１が順次出力されたことが示されてい
る。
て、第２のコマンドに基づくアドレス制御信号ＹＡＬ
と、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
とが順次発生して、これによって、アドレスバスにアド
レスＩＡ２とＩＡ１が順次出力されたことが示されてい
る。
【００９５】図１５において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１５（ａ）においては、
ｎ＝２であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬとが順次発生して、これによって、アドレス
バスにアドレスＩＡ１とＩＡ２が順次出力されたことが
示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１５（ａ）においては、
ｎ＝２であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬとが順次発生して、これによって、アドレス
バスにアドレスＩＡ１とＩＡ２が順次出力されたことが
示されている。
【００９６】図１５（ｂ）におていは、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第２のコマンドによ
るアドレス制御信号ＹＡＬが優先して出力され、これに
よってアドレスバスにアドレスＩＡ２が出力されたこと
が示されている。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第２のコマンドによ
るアドレス制御信号ＹＡＬが優先して出力され、これに
よってアドレスバスにアドレスＩＡ２が出力されたこと
が示されている。
【００９７】図１５（ｃ）においては、ｎ＝２であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
【００９８】図１６において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１６（ａ）においては、
ｎ＝１であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬＷとが順次発生して、これによって、アドレ
スバスにアドレスＩＡ１とＩＡ２が順次出力されたこと
が示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１６（ａ）においては、
ｎ＝１であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬＷとが順次発生して、これによって、アドレ
スバスにアドレスＩＡ１とＩＡ２が順次出力されたこと
が示されている。
【００９９】図１６（ｂ）におていは、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第１のコマンドによ
るアドレス制御信号ＹＡＬＷが優先して出力され、これ
によってアドレスバスにアドレスＩＡ１が出力されたこ
とが示されている。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第１のコマンドによ
るアドレス制御信号ＹＡＬＷが優先して出力され、これ
によってアドレスバスにアドレスＩＡ１が出力されたこ
とが示されている。
【０１００】図１６（ｃ）においては、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
【０１０１】図１７において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１７（ａ）においては、
ｎ＝１であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬとの発生タイミングが衝突したので、第２の
コマンドによるアドレス制御信号ＹＡＬが優先して出力
され、これによってアドレスバスにアドレスＩＡ２が出
力されたことが示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図１７（ａ）においては、
ｎ＝１であって、第１のコマンドに基づくアドレス制御
信号ＹＡＬＷと、第２のコマンドに基づくアドレス制御
信号ＹＡＬとの発生タイミングが衝突したので、第２の
コマンドによるアドレス制御信号ＹＡＬが優先して出力
され、これによってアドレスバスにアドレスＩＡ２が出
力されたことが示されている。
【０１０２】図１７（ｂ）におていは、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第１のコマンドによ
るアドレス制御信号ＹＡＬＷが優先して出力され、これ
によってアドレスバスにアドレスＩＡ１が出力されたこ
とが示されている。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬＷ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
の発生タイミングが衝突したので、第１のコマンドによ
るアドレス制御信号ＹＡＬＷが優先して出力され、これ
によってアドレスバスにアドレスＩＡ１が出力されたこ
とが示されている。
【０１０３】図１７（ｃ）においては、ｎ＝２であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、２のコマンドに基づくアドレス制御信号ＹＡＬとが
順次発生して、これによって、アドレスバスにアドレス
ＩＡ１とＩＡ２が順次出力されたことが示されている。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、２のコマンドに基づくアドレス制御信号ＹＡＬとが
順次発生して、これによって、アドレスバスにアドレス
ＩＡ１とＩＡ２が順次出力されたことが示されている。
【０１０４】図１８において、（ａ），（ｂ）は、それ
ぞれこの例のバーストカウンタの動作例を示すタイミン
グチャートである。図１８（ａ）においては、ｎ＝２で
あって、第１のコマンドに基づくアドレス制御信号ＹＡ
ＬＷと、第２のコマンドに基づくアドレス制御信号ＹＡ
ＬＷとが順次発生して、これによって、アドレスバスに
アドレスＩＡ１とＩＡ２が順次出力されたことが示され
ている。
ぞれこの例のバーストカウンタの動作例を示すタイミン
グチャートである。図１８（ａ）においては、ｎ＝２で
あって、第１のコマンドに基づくアドレス制御信号ＹＡ
ＬＷと、第２のコマンドに基づくアドレス制御信号ＹＡ
ＬＷとが順次発生して、これによって、アドレスバスに
アドレスＩＡ１とＩＡ２が順次出力されたことが示され
ている。
【０１０５】図１８（ｂ）においては、ｎ＝１であっ
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
て、第１のコマンドに基づくアドレス制御信号ＹＡＬ
と、第２のコマンドに基づくアドレス制御信号ＹＡＬと
が順次発生して、これによって、アドレスバスにアドレ
スＩＡ１とＩＡ２が順次出力されたことが示されてい
る。
【０１０６】このように、この例の半導体記憶装置によ
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力を、十分な動作マージンをもって
行うことができる。また、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定を行うことができ
る。
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力を、十分な動作マージンをもって
行うことができる。また、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定を行うことができ
る。
【０１０７】◇第２実施例 図１９は、この発明の第２実施例である半導体記憶装置
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図１９に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｂと、バーストカウンタ１６
Ｂと、カラム系コントロール回路１７Ａとから概略構成
されている。
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図１９に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｂと、バーストカウンタ１６
Ｂと、カラム系コントロール回路１７Ａとから概略構成
されている。
【０１０８】この第２実施例の構成が、上述した第１実
施例の構成（図１）と大きく異なるところは、図１９に
示すように、コマンドデコーダ１５Ｂが、アドレス制御
信号ＹＡＬＷの出力を有しない代わりに、アドレス選択
信号ＩＡＳＷの出力を有する点と、バーストカウンタ１
６Ｂが、アドレス制御信号ＹＡＬ，ＹＡＬＷによる出力
タイミング制御に代えて、アドレス制御信号ＹＡＬによ
るアドレス出力タイミング制御と、アドレス選択信号Ｉ
ＡＳＷによるアドレス種別選択の制御とを行われる点で
ある。これら以外の点では、第１実施例とほぼ同様であ
るので、図１９においては、図１の構成部分と同一の各
部には、同一の符号を付して示すとともに、以下におい
て、その説明を省略し、または簡略化するものとする。
施例の構成（図１）と大きく異なるところは、図１９に
示すように、コマンドデコーダ１５Ｂが、アドレス制御
信号ＹＡＬＷの出力を有しない代わりに、アドレス選択
信号ＩＡＳＷの出力を有する点と、バーストカウンタ１
６Ｂが、アドレス制御信号ＹＡＬ，ＹＡＬＷによる出力
タイミング制御に代えて、アドレス制御信号ＹＡＬによ
るアドレス出力タイミング制御と、アドレス選択信号Ｉ
ＡＳＷによるアドレス種別選択の制御とを行われる点で
ある。これら以外の点では、第１実施例とほぼ同様であ
るので、図１９においては、図１の構成部分と同一の各
部には、同一の符号を付して示すとともに、以下におい
て、その説明を省略し、または簡略化するものとする。
【０１０９】コマンドデコーダ１５Ｂは、ＤＤＲ−ＳＤ
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号ＹＡＬ，ＮＹＡＬを発生
するとともに、アドレス種別を示すアドレス選択信号Ｉ
ＡＳＷを発生する。バーストカウンタ１６Ｂは、アドレ
ス入力ＩＡ０〜ＩＡｊに対して、アドレス制御信号ＹＡ
Ｌによって定まるタイミングで、アドレス選択信号ＩＡ
ＳＷで定まる種別のアドレス出力を発生したのち、アド
レス制御信号ＮＹＡＬの発生ごとに、順次、＋２したア
ドレス出力を発生する処理を、所定バースト長に対応す
る期間、繰り返して行う。
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号ＹＡＬ，ＮＹＡＬを発生
するとともに、アドレス種別を示すアドレス選択信号Ｉ
ＡＳＷを発生する。バーストカウンタ１６Ｂは、アドレ
ス入力ＩＡ０〜ＩＡｊに対して、アドレス制御信号ＹＡ
Ｌによって定まるタイミングで、アドレス選択信号ＩＡ
ＳＷで定まる種別のアドレス出力を発生したのち、アド
レス制御信号ＮＹＡＬの発生ごとに、順次、＋２したア
ドレス出力を発生する処理を、所定バースト長に対応す
る期間、繰り返して行う。
【０１１０】次に、この例におけるコマンドデコーダ１
５Ｂの構成例とその動作について説明する。図２０は、
コマンドデコーダの構成例（１）を示し、（ａ）は回路
構成例、（ｂ）は動作タイミングチャートである。この
例のコマンドデコーダは、図２０（ａ）に示すように、
コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ１１，Ａ
Ｌ１２，ＡＬ１３，ＡＬ１４，ＡＬ１５，ＡＬ１６と、
オア回路ＯＬ１１，ＯＬ１２と、フリップフロップＦＦ
１１と、遅延素子ＤＬ１１，ＤＬ１２と、ゲート回路Ｇ
Ｌ１１と、ラッチ回路ＬＣ１１とから構成されている。
５Ｂの構成例とその動作について説明する。図２０は、
コマンドデコーダの構成例（１）を示し、（ａ）は回路
構成例、（ｂ）は動作タイミングチャートである。この
例のコマンドデコーダは、図２０（ａ）に示すように、
コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ１１，Ａ
Ｌ１２，ＡＬ１３，ＡＬ１４，ＡＬ１５，ＡＬ１６と、
オア回路ＯＬ１１，ＯＬ１２と、フリップフロップＦＦ
１１と、遅延素子ＤＬ１１，ＤＬ１２と、ゲート回路Ｇ
Ｌ１１と、ラッチ回路ＬＣ１１とから構成されている。
【０１１１】コマンドラッチ回路ＣＭＬは、半導体記憶
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ１１の出力は、コマンド信号ＷＥが
ハイレベルのとき（データ書き込み時）ハイレベルとな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）ロウレベルとなる。アンド回路ＡＬ１２は、コ
マンド信号ＣＳによってコマンド選択を指示され、コマ
ンド信号ＲＡＳによってローアドレス選択を指示され
ず、コマンド信号ＣＡＳによってカラムアドレス選択が
指示されたとき、出力がハイレベルになるので、データ
書き込み時は、アンド回路ＡＬ１４の出力Ｂがハイレベ
ルになり、データ読み出し時は、アンド回路ＡＬ１３の
出力Ａがハイレベルになる。
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ１１の出力は、コマンド信号ＷＥが
ハイレベルのとき（データ書き込み時）ハイレベルとな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）ロウレベルとなる。アンド回路ＡＬ１２は、コ
マンド信号ＣＳによってコマンド選択を指示され、コマ
ンド信号ＲＡＳによってローアドレス選択を指示され
ず、コマンド信号ＣＡＳによってカラムアドレス選択が
指示されたとき、出力がハイレベルになるので、データ
書き込み時は、アンド回路ＡＬ１４の出力Ｂがハイレベ
ルになり、データ読み出し時は、アンド回路ＡＬ１３の
出力Ａがハイレベルになる。
【０１１２】これによってアンド回路ＡＬ１３からオア
回路ＯＬ１１を経て直ちに、リードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アンド回路ＡＬ１４から
フリップフロップＦＦ１１を経て１クロック遅れて発生
する出力Ｄによっても、リードライトコマンドＲＷＣＭ
Ｄが出力される。さらに、オア回路ＯＬ１１の出力と、
クロック信号ＣＬＫとの一致をとって、アンド回路ＡＬ
１６からアドレス制御信号ＹＡＬが出力される。この
際、アドレス制御信号ＹＡＬは、クロック信号ＣＬＫを
遅延素子ＤＬ１１を経て遅延させることによって、リー
ドライトコマンドＲＷＣＭＤの立ち上がりに対応する１
ショットパルスとなる。
回路ＯＬ１１を経て直ちに、リードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アンド回路ＡＬ１４から
フリップフロップＦＦ１１を経て１クロック遅れて発生
する出力Ｄによっても、リードライトコマンドＲＷＣＭ
Ｄが出力される。さらに、オア回路ＯＬ１１の出力と、
クロック信号ＣＬＫとの一致をとって、アンド回路ＡＬ
１６からアドレス制御信号ＹＡＬが出力される。この
際、アドレス制御信号ＹＡＬは、クロック信号ＣＬＫを
遅延素子ＤＬ１１を経て遅延させることによって、リー
ドライトコマンドＲＷＣＭＤの立ち上がりに対応する１
ショットパルスとなる。
【０１１３】このとき、アンド回路ＡＬ１３の出力Ａ
と、出力Ａを遅延素子ＤＬ１１を経て遅延した信号とに
よる、アンド回路ＡＬ１５の出力Ｃを、フリップフロッ
プＦＦ１１のリセット入力Ｒに接続することによって、
オア回路ＯＬ１１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ１１をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。一方、出力
Ａと出力Ｂとをオア回路ＯＬ１２を経てゲート回路ＧＬ
１に入力するとともに、出力Ｂのオン又はオフに応じて
ゲート回路ＧＬ１をオンまたはオフに制御し、ゲート回
路ＧＬ１１の出力をラッチ回路ＬＣ１１でラッチしてア
ドレス選択信号ＩＡＳＷを出力するので、アドレス選択
信号ＩＡＳＷは、データ書き込み時ハイレベルとなり、
データ読み出し時ロウレベルとなる。
と、出力Ａを遅延素子ＤＬ１１を経て遅延した信号とに
よる、アンド回路ＡＬ１５の出力Ｃを、フリップフロッ
プＦＦ１１のリセット入力Ｒに接続することによって、
オア回路ＯＬ１１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ１１をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。一方、出力
Ａと出力Ｂとをオア回路ＯＬ１２を経てゲート回路ＧＬ
１に入力するとともに、出力Ｂのオン又はオフに応じて
ゲート回路ＧＬ１をオンまたはオフに制御し、ゲート回
路ＧＬ１１の出力をラッチ回路ＬＣ１１でラッチしてア
ドレス選択信号ＩＡＳＷを出力するので、アドレス選択
信号ＩＡＳＷは、データ書き込み時ハイレベルとなり、
データ読み出し時ロウレベルとなる。
【０１１４】図２０（ｂ）は、この例のコマンドデコー
ダの動作例を示している。ライトコマンドＷの入力によ
って、出力Ｂが発生し、１クロック遅れて出力Ｄが発生
して、オア回路ＯＬ１１を経てリードライトコマンドＲ
ＷＣＭＤが出力されるとともに、アドレス制御信号ＹＡ
Ｌが出力される。このとき、アドレス選択信号ＩＡＳＷ
はハイレベルであって、アドレス制御信号ＹＡＬがライ
トコマンドに基づくものであることを示す。また、リー
ドコマンドＲの入力によって、出力Ａが発生し、オア回
路ＯＬ１１を経てリードライトコマンドＲＷＣＭＤが出
力されるとともに、アドレス制御信号ＹＡＬが出力され
る。このとき、アドレス選択信号ＩＡＳＷはロウレベル
であって、アドレス制御信号ＹＡＬがリードコマンドに
基づくものであることを示す。ライトコマンドＷから１
クロック遅れてリードコマンドＲが入力されたときは、
出力Ｂに続いて出力Ａが発生するが、出力Ｃの発生によ
ってフリップフロップＦＦ１１がリセットされるので、
出力Ｄは発生せず、出力Ａに基づいてリードライトコマ
ンドＲＷＣＭＤが出力されるとともに、アドレス制御信
号ＹＡＬが出力される。このとき、アドレス選択信号Ｉ
ＡＳＷはロウレベルであって、アドレス制御信号ＹＡＬ
がリードコマンドに基づくものであることを示す。
ダの動作例を示している。ライトコマンドＷの入力によ
って、出力Ｂが発生し、１クロック遅れて出力Ｄが発生
して、オア回路ＯＬ１１を経てリードライトコマンドＲ
ＷＣＭＤが出力されるとともに、アドレス制御信号ＹＡ
Ｌが出力される。このとき、アドレス選択信号ＩＡＳＷ
はハイレベルであって、アドレス制御信号ＹＡＬがライ
トコマンドに基づくものであることを示す。また、リー
ドコマンドＲの入力によって、出力Ａが発生し、オア回
路ＯＬ１１を経てリードライトコマンドＲＷＣＭＤが出
力されるとともに、アドレス制御信号ＹＡＬが出力され
る。このとき、アドレス選択信号ＩＡＳＷはロウレベル
であって、アドレス制御信号ＹＡＬがリードコマンドに
基づくものであることを示す。ライトコマンドＷから１
クロック遅れてリードコマンドＲが入力されたときは、
出力Ｂに続いて出力Ａが発生するが、出力Ｃの発生によ
ってフリップフロップＦＦ１１がリセットされるので、
出力Ｄは発生せず、出力Ａに基づいてリードライトコマ
ンドＲＷＣＭＤが出力されるとともに、アドレス制御信
号ＹＡＬが出力される。このとき、アドレス選択信号Ｉ
ＡＳＷはロウレベルであって、アドレス制御信号ＹＡＬ
がリードコマンドに基づくものであることを示す。
【０１１５】図２１は、コマンドデコーダの構成例
（２）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２１（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６と、オア回路ＯＬ１１，ＯＬ１
２と、フリップフロップＦＦ１１，ＦＦ１２と、遅延素
子ＤＬ１１，ＤＬ１２と、ゲート回路ＧＬ１１と、ラッ
チ回路ＬＣ１１とから構成されている。
（２）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２１（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６と、オア回路ＯＬ１１，ＯＬ１
２と、フリップフロップＦＦ１１，ＦＦ１２と、遅延素
子ＤＬ１１，ＤＬ１２と、ゲート回路ＧＬ１１と、ラッ
チ回路ＬＣ１１とから構成されている。
【０１１６】この例のコマンドデコーダは、図２０に示
されたコマンドデコーダと比べて、フリップフロップが
１段多いので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ライ
トコマンドによるリードライトコマンドＲＷＣＭＤとア
ドレス制御信号ＹＡＬの出力が、２クロック遅れる。こ
の場合は、ライトコマンドＷから２クロック遅れてリー
ドコマンドＲが入力されたときと、ライトコマンドＷか
ら１クロック遅れてリードコマンドＲが入力されたとき
に、出力Ｃの発生によってフリップフロップＦＦ１１が
リセットされるので、出力Ｄは発生せず、出力Ａに基づ
いてリードライトコマンドＲＷＣＭＤが出力されるとと
もに、アドレス制御信号ＹＡＬが出力される。このと
き、アドレス選択信号ＩＡＳＷはロウレベルであって、
アドレス制御信号ＹＡＬがリードコマンドに基づくもの
であることを示す。
されたコマンドデコーダと比べて、フリップフロップが
１段多いので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、ライ
トコマンドによるリードライトコマンドＲＷＣＭＤとア
ドレス制御信号ＹＡＬの出力が、２クロック遅れる。こ
の場合は、ライトコマンドＷから２クロック遅れてリー
ドコマンドＲが入力されたときと、ライトコマンドＷか
ら１クロック遅れてリードコマンドＲが入力されたとき
に、出力Ｃの発生によってフリップフロップＦＦ１１が
リセットされるので、出力Ｄは発生せず、出力Ａに基づ
いてリードライトコマンドＲＷＣＭＤが出力されるとと
もに、アドレス制御信号ＹＡＬが出力される。このと
き、アドレス選択信号ＩＡＳＷはロウレベルであって、
アドレス制御信号ＹＡＬがリードコマンドに基づくもの
であることを示す。
【０１１７】図２２は、コマンドデコーダの構成例
（３）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２２（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６と、オア回路ＯＬ１１，ＯＬ１
２と、ｎ（ｎは任意の自然数）段のフリップフロップＦ
Ｆ１１，…，ＦＦ１ｎと、遅延素子ＤＬ１１，ＤＬ１２
と、ゲート回路ＧＬ１１と、ラッチ回路ＬＣ１１とから
構成されている。
（３）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２２（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６と、オア回路ＯＬ１１，ＯＬ１
２と、ｎ（ｎは任意の自然数）段のフリップフロップＦ
Ｆ１１，…，ＦＦ１ｎと、遅延素子ＤＬ１１，ＤＬ１２
と、ゲート回路ＧＬ１１と、ラッチ回路ＬＣ１１とから
構成されている。
【０１１８】この例のコマンドデコーダは、図２０に示
されたコマンドデコーダと比べて、フリップフロップが
任意のｎ段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、
ライトコマンドによるリードライトコマンドＲＷＣＭＤ
とアドレス制御信号ＹＡＬの出力が、ｎ（図中ではｎ＝
３）クロック遅れる。この場合も、ライトコマンドＷか
ら２クロック遅れてリードコマンドＲが入力されたとき
と、ライトコマンドＷから１クロック遅れてリードコマ
ンドＲが入力されたときに、出力Ｃの発生によってフリ
ップフロップＦＦ１ｎがリセットされるので、出力Ｄは
発生せず、出力Ａに基づいてリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号ＹＡＬ
が出力される。このとき、アドレス選択信号ＩＡＳＷは
ロウレベルであって、アドレス制御信号ＹＡＬがリード
コマンドに基づくものであることを示す。図２２（ａ）
に示すように、アドレス選択信号ＩＡＳＷは節点Ａ及び
Ｂから生成され、フリップフロップＦＦ１１，…，ＦＦ
１ｎによるリードライトコマンドＲＷＣＭＤの遅延情報
を含まない。このような場合でも、コマンドに対するア
ドレスの出力順序の入れ替えを望むときは、節点Ａ，Ｂ
のかわりに、オア回路ＯＬ１１の２つの入力信号からア
ドレス選択信号ＩＡＳＷを生成する。さらに、後から入
力されたリードコマンドによって、先に入力されたライ
トコマンドを完全にインターラプトする仕様の場合も、
フリップフロップＦＦ１１，…，ＦＦ１ｎのすべてにリ
セット信号を入力する。図示されない、リードコマン
ド，ライトコマンド以外のコマンドが入力されたとき、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、フリップフロップＦＦ１
１，…，ＦＦ１ｎのすべてに、上述のコマンドから生成
したリセット信号に対して節点Ｃと論理和をとって入力
することによって、実現することができる。
されたコマンドデコーダと比べて、フリップフロップが
任意のｎ段なので、ＤＤＲ−ＳＤＲＡＭ対応の動作時、
ライトコマンドによるリードライトコマンドＲＷＣＭＤ
とアドレス制御信号ＹＡＬの出力が、ｎ（図中ではｎ＝
３）クロック遅れる。この場合も、ライトコマンドＷか
ら２クロック遅れてリードコマンドＲが入力されたとき
と、ライトコマンドＷから１クロック遅れてリードコマ
ンドＲが入力されたときに、出力Ｃの発生によってフリ
ップフロップＦＦ１ｎがリセットされるので、出力Ｄは
発生せず、出力Ａに基づいてリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号ＹＡＬ
が出力される。このとき、アドレス選択信号ＩＡＳＷは
ロウレベルであって、アドレス制御信号ＹＡＬがリード
コマンドに基づくものであることを示す。図２２（ａ）
に示すように、アドレス選択信号ＩＡＳＷは節点Ａ及び
Ｂから生成され、フリップフロップＦＦ１１，…，ＦＦ
１ｎによるリードライトコマンドＲＷＣＭＤの遅延情報
を含まない。このような場合でも、コマンドに対するア
ドレスの出力順序の入れ替えを望むときは、節点Ａ，Ｂ
のかわりに、オア回路ＯＬ１１の２つの入力信号からア
ドレス選択信号ＩＡＳＷを生成する。さらに、後から入
力されたリードコマンドによって、先に入力されたライ
トコマンドを完全にインターラプトする仕様の場合も、
フリップフロップＦＦ１１，…，ＦＦ１ｎのすべてにリ
セット信号を入力する。図示されない、リードコマン
ド，ライトコマンド以外のコマンドが入力されたとき、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、フリップフロップＦＦ１
１，…，ＦＦ１ｎのすべてに、上述のコマンドから生成
したリセット信号に対して節点Ｃと論理和をとって入力
することによって、実現することができる。
【０１１９】図２３は、コマンドデコーダの構成例
（４）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２３（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６，ＡＬ１７と、オア回路ＯＬ１
１，ＯＬ１２と、フリップフロップＦＦ１１，ＦＦ１
２，ＦＦ１３と、遅延素子ＤＬ１１，ＤＬ１２，ＤＬ３
と、ゲート回路ＧＬ１１と、ラッチ回路ＬＣ１１とから
構成されている。
（４）を示し、（ａ）は回路構成例、（ｂ）は動作タイ
ミングチャートである。この例のコマンドデコーダは、
図２３（ａ）に示すように、コマンドラッチ回路ＣＭＬ
と、アンド回路ＡＬ１１，ＡＬ１２，ＡＬ１３，ＡＬ１
４，ＡＬ１５，ＡＬ１６，ＡＬ１７と、オア回路ＯＬ１
１，ＯＬ１２と、フリップフロップＦＦ１１，ＦＦ１
２，ＦＦ１３と、遅延素子ＤＬ１１，ＤＬ１２，ＤＬ３
と、ゲート回路ＧＬ１１と、ラッチ回路ＬＣ１１とから
構成されている。
【０１２０】この例のコマンドデコーダは、図２１に示
されたコマンドデコーダと比べて、アンド回路ＡＬ１３
の出力Ａとオア回路ＯＬ１１の入力間に、フリップフロ
ップＦＦ１３を有し、アンド回路ＡＬ１４の出力Ｂから
遅延素子ＤＬ１３，アンド回路ＡＬ１７を経て、フリッ
プフロップＦＦ１３のリセット入力Ｒを供給するように
構成されている点が異なっている。これによって、ライ
トコマンド入力時には２クロック遅れてリードライトＲ
ＷＣＭＤとアドレス制御信号ＹＡＬが出力されるととも
に、リードコマンド入力時には、１クロック遅れてリー
ドライトＲＷＣＭＤとアドレス制御信号ＹＡＬが出力さ
れる。また、ライトコマンドＷから２クロック遅れてリ
ードコマンドＲが入力されたときと、ライトコマンドＷ
から１クロック遅れてリードコマンドＲが入力されたと
きに、出力Ｃの発生によってフリップフロップＦＦ１２
がリセットされるので、ライトコマンドに基づくリード
ライトコマンドＲＷＣＭＤとアドレス制御信号ＹＡＬが
出力されない。さらにリードコマンドＲから１クロック
遅れてライトコマンドＷが入力されたときは、アンド回
路ＡＬ１７の出力によってフリップフロップＦＦ１３が
リセットされるので、リードコマンドに基づくリードラ
イトコマンドＲＷＣＭＤとアドレス制御信号ＹＡＬが出
力されない。
されたコマンドデコーダと比べて、アンド回路ＡＬ１３
の出力Ａとオア回路ＯＬ１１の入力間に、フリップフロ
ップＦＦ１３を有し、アンド回路ＡＬ１４の出力Ｂから
遅延素子ＤＬ１３，アンド回路ＡＬ１７を経て、フリッ
プフロップＦＦ１３のリセット入力Ｒを供給するように
構成されている点が異なっている。これによって、ライ
トコマンド入力時には２クロック遅れてリードライトＲ
ＷＣＭＤとアドレス制御信号ＹＡＬが出力されるととも
に、リードコマンド入力時には、１クロック遅れてリー
ドライトＲＷＣＭＤとアドレス制御信号ＹＡＬが出力さ
れる。また、ライトコマンドＷから２クロック遅れてリ
ードコマンドＲが入力されたときと、ライトコマンドＷ
から１クロック遅れてリードコマンドＲが入力されたと
きに、出力Ｃの発生によってフリップフロップＦＦ１２
がリセットされるので、ライトコマンドに基づくリード
ライトコマンドＲＷＣＭＤとアドレス制御信号ＹＡＬが
出力されない。さらにリードコマンドＲから１クロック
遅れてライトコマンドＷが入力されたときは、アンド回
路ＡＬ１７の出力によってフリップフロップＦＦ１３が
リセットされるので、リードコマンドに基づくリードラ
イトコマンドＲＷＣＭＤとアドレス制御信号ＹＡＬが出
力されない。
【０１２１】次に、この例におけるバーストカウンタ１
６Ｂの構成例とその動作について説明する。図２４は、
バーストカウンタ中におけるレジスタ回路とセレクタ回
路の構成例を示す図、図２５，図２６は、バーストカウ
ンタの構成例を示す図、図２７，図２８，図２９，図３
０は、同バーストカウンタの動作例を示すタイミングチ
ャートである。
６Ｂの構成例とその動作について説明する。図２４は、
バーストカウンタ中におけるレジスタ回路とセレクタ回
路の構成例を示す図、図２５，図２６は、バーストカウ
ンタの構成例を示す図、図２７，図２８，図２９，図３
０は、同バーストカウンタの動作例を示すタイミングチ
ャートである。
【０１２２】図２４（ａ）は、レジスタ回路の原理的構
成を示すものであって、スイッチＳＷ１，ＳＷ２と、ラ
ッチ回路ＬＣ２１，ＬＣ２２と、インバータＩＮＶ２１
とからなる構成が示されている。この例のレジスタ回路
では、クロックφがハイレベルのとき、スイッチＳＷ２
１がオン、スイッチＳＷ２２がオフになって、入力ＩＮ
の状態を取り込んでラッチＬＣ２１にラッチし、次に、
クロックφがロウレベルのとき、スイッチＳＷ２１がオ
フ、スイッチＳＷ２２がオンになって、ラッチＬＣ２１
の状態をラッチＬＣ２２にラッチして、出力ＯＵＴを発
生することによって、入力ＩＮの状態を１クロック期間
保持する。
成を示すものであって、スイッチＳＷ１，ＳＷ２と、ラ
ッチ回路ＬＣ２１，ＬＣ２２と、インバータＩＮＶ２１
とからなる構成が示されている。この例のレジスタ回路
では、クロックφがハイレベルのとき、スイッチＳＷ２
１がオン、スイッチＳＷ２２がオフになって、入力ＩＮ
の状態を取り込んでラッチＬＣ２１にラッチし、次に、
クロックφがロウレベルのとき、スイッチＳＷ２１がオ
フ、スイッチＳＷ２２がオンになって、ラッチＬＣ２１
の状態をラッチＬＣ２２にラッチして、出力ＯＵＴを発
生することによって、入力ＩＮの状態を１クロック期間
保持する。
【０１２３】図２４（ｂ）は、レジスタ回路の具体的構
成例を示すものであって、ゲート回路Ｇ２１，Ｇ２２
と、ラッチ回路ＬＣ２３，ＬＣ２４と、インバータＩＮ
Ｖ２１とからなる構成が示されている。この例のレジス
タ回路では、クロックφがハイレベルになったとき、ゲ
ート回路Ｇ２１がオン、ゲート回路Ｇ２２がオフになっ
て、入力ＩＮの状態を取り込んでラッチＬＣ２３にラッ
チし、次に、クロックφがロウレベルになったとき、ゲ
ート回路Ｇ２１がオフ、ゲート回路Ｇ２２がオンになっ
て、ラッチＬＣ２３の状態をラッチＬＣ２４にラッチし
て、出力ＯＵＴを発生することによって、入力ＩＮの状
態を１クロック期間保持する。
成例を示すものであって、ゲート回路Ｇ２１，Ｇ２２
と、ラッチ回路ＬＣ２３，ＬＣ２４と、インバータＩＮ
Ｖ２１とからなる構成が示されている。この例のレジス
タ回路では、クロックφがハイレベルになったとき、ゲ
ート回路Ｇ２１がオン、ゲート回路Ｇ２２がオフになっ
て、入力ＩＮの状態を取り込んでラッチＬＣ２３にラッ
チし、次に、クロックφがロウレベルになったとき、ゲ
ート回路Ｇ２１がオフ、ゲート回路Ｇ２２がオンになっ
て、ラッチＬＣ２３の状態をラッチＬＣ２４にラッチし
て、出力ＯＵＴを発生することによって、入力ＩＮの状
態を１クロック期間保持する。
【０１２４】図２４（ｃ）は、セレクタ回路の原理的構
成を示すものであって、スイッチＳＷ２３，ＳＷ２４か
らなる構成が示されている。この例のセレクタ回路で
は、クロックφがハイレベルのとき、スイッチＳＷ２３
がオン、スイッチＳＷ２４がオフになって、入力Ｉ１を
出力し、次に、クロックφがロウレベルのとき、スイッ
チＳＷ２３がオフ、スイッチＳＷ２４がオンになって、
入力Ｉ２を出力することによって、入力Ｉ１とＩ２とを
切り替えて出力する。
成を示すものであって、スイッチＳＷ２３，ＳＷ２４か
らなる構成が示されている。この例のセレクタ回路で
は、クロックφがハイレベルのとき、スイッチＳＷ２３
がオン、スイッチＳＷ２４がオフになって、入力Ｉ１を
出力し、次に、クロックφがロウレベルのとき、スイッ
チＳＷ２３がオフ、スイッチＳＷ２４がオンになって、
入力Ｉ２を出力することによって、入力Ｉ１とＩ２とを
切り替えて出力する。
【０１２５】図２４（ｄ）は、セレクタ回路とバースト
カウンタ回路の具体的構成例を示すものであって、ゲー
ト回路Ｇ２３，Ｇ２４とインバータＩＮＶ２４を備えた
セレクタ回路ＳＥＬと、ゲート回路Ｇ２５と、インバー
タＩＮＶ２５と、バーストカウント論理回路ＢＣＬとを
備えたバーストカウンタ回路ＢＣとからなる構成が示さ
れている。この例の構成では、セレクタ回路ＳＥＬにお
いて、アドレス選択信号ＩＡＳＷがハイレベルのとき、
ゲート回路Ｇ２３がオン、ゲート回路Ｇ２４がオフにな
って、入力Ｉ１が選択され、アドレス選択信号ＩＡＳＷ
がロウレベルのとき、ゲート回路Ｇ２３がオフ、ゲート
回路Ｇ２４がオンになって、入力Ｉ２が選択されて、ア
ドレスカウンタ回路ＢＣにおいて、アドレス制御信号Ｙ
ＡＬがハイレベルのとき、バーストカウント論理回路Ｂ
ＣＬに入力され、これによってバーストカウンタ論理回
路ＢＣＬにおいて、アドレス出力発生の動作が開始され
る。
カウンタ回路の具体的構成例を示すものであって、ゲー
ト回路Ｇ２３，Ｇ２４とインバータＩＮＶ２４を備えた
セレクタ回路ＳＥＬと、ゲート回路Ｇ２５と、インバー
タＩＮＶ２５と、バーストカウント論理回路ＢＣＬとを
備えたバーストカウンタ回路ＢＣとからなる構成が示さ
れている。この例の構成では、セレクタ回路ＳＥＬにお
いて、アドレス選択信号ＩＡＳＷがハイレベルのとき、
ゲート回路Ｇ２３がオン、ゲート回路Ｇ２４がオフにな
って、入力Ｉ１が選択され、アドレス選択信号ＩＡＳＷ
がロウレベルのとき、ゲート回路Ｇ２３がオフ、ゲート
回路Ｇ２４がオンになって、入力Ｉ２が選択されて、ア
ドレスカウンタ回路ＢＣにおいて、アドレス制御信号Ｙ
ＡＬがハイレベルのとき、バーストカウント論理回路Ｂ
ＣＬに入力され、これによってバーストカウンタ論理回
路ＢＣＬにおいて、アドレス出力発生の動作が開始され
る。
【０１２６】図２４（ｅ）は、セレクタ回路の他の具体
的構成例を示すものであって、ナンド回路ＮＡ２１，Ｎ
Ａ２２，ＮＡ２３と、インバータＩＮＶ２６とからなる
セレクタ回路ＳＥＬの構成が示されている。この例の構
成では、セレクタ回路ＳＥＬにおいて、アドレス選択信
号ＩＡＳＷがハイレベルのとき、ナンド回路ＮＡ２１が
入力Ｉ１を出力し、アドレス選択信号ＩＡＳＷがロウレ
ベルのとき、ナンド回路ＮＡ２２が入力Ｉ２を出力し、
ナンド回路ＮＡ２３を経て、ハイレベルの信号として出
力されることが示されている。
的構成例を示すものであって、ナンド回路ＮＡ２１，Ｎ
Ａ２２，ＮＡ２３と、インバータＩＮＶ２６とからなる
セレクタ回路ＳＥＬの構成が示されている。この例の構
成では、セレクタ回路ＳＥＬにおいて、アドレス選択信
号ＩＡＳＷがハイレベルのとき、ナンド回路ＮＡ２１が
入力Ｉ１を出力し、アドレス選択信号ＩＡＳＷがロウレ
ベルのとき、ナンド回路ＮＡ２２が入力Ｉ２を出力し、
ナンド回路ＮＡ２３を経て、ハイレベルの信号として出
力されることが示されている。
【０１２７】図２５において、（ａ），（ｂ），
（ｃ），（ｄ）は、それぞれバーストカウンタの構成例
を示している。図２５（ａ）に示された例は、入力バッ
ファＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２と、ア
ドレスセレクタ回路ＡＳ２と、バーストカウンタ回路Ｂ
Ｃ２とから構成されている。この例の構成では、レジス
タ回路ＲＧ２１，ＲＧ２２は、入力バッファＢＵＦから
のアドレス入力ＩＡｊを、クロック信号φに応じて、１
クロックずつ遅延して出力する。アドレスセレクタ回路
ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、入力バ
ッファＢＵＦの出力又はレジスタ回路ＲＧ２２の出力を
選択して、バーストカウンタ回路ＢＣ２に入力する。こ
れによって、バーストカウンタ回路ＢＣ２は、アドレス
選択信号ＩＡＳＷに応じて、アドレス入力ＩＡｊの入力
後直ちに、又は２クロック後に、アドレス制御信号ＹＡ
Ｌのタイミングで、アドレス出力を発生し、その後アド
レス制御信号ＮＹＡＬの発生ごとに、順次、＋２したア
ドレス出力ＹＰｊを発生する処理を、１クロックごとに
所定バースト長に対応する期間繰り返して行う。
（ｃ），（ｄ）は、それぞれバーストカウンタの構成例
を示している。図２５（ａ）に示された例は、入力バッ
ファＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２と、ア
ドレスセレクタ回路ＡＳ２と、バーストカウンタ回路Ｂ
Ｃ２とから構成されている。この例の構成では、レジス
タ回路ＲＧ２１，ＲＧ２２は、入力バッファＢＵＦから
のアドレス入力ＩＡｊを、クロック信号φに応じて、１
クロックずつ遅延して出力する。アドレスセレクタ回路
ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、入力バ
ッファＢＵＦの出力又はレジスタ回路ＲＧ２２の出力を
選択して、バーストカウンタ回路ＢＣ２に入力する。こ
れによって、バーストカウンタ回路ＢＣ２は、アドレス
選択信号ＩＡＳＷに応じて、アドレス入力ＩＡｊの入力
後直ちに、又は２クロック後に、アドレス制御信号ＹＡ
Ｌのタイミングで、アドレス出力を発生し、その後アド
レス制御信号ＮＹＡＬの発生ごとに、順次、＋２したア
ドレス出力ＹＰｊを発生する処理を、１クロックごとに
所定バースト長に対応する期間繰り返して行う。
【０１２８】図２５（ｂ）に示された例は、入力バッフ
ァＢＵＦと、レジスタ回路ＲＧ２１と、アドレスセレク
タ回路ＡＳ２と、バーストカウンタ回路ＢＣ２とから構
成されている。この例では、図２５（ａ）に示された例
と比べて、レジスタ回路が１段少ないので、アドレスセ
レクタ回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じ
て、アドレス入力ＩＡｊの入力後直ちに、又は１クロッ
ク後に、バーストカウンタ回路ＢＣ２の動作を開始させ
る。
ァＢＵＦと、レジスタ回路ＲＧ２１と、アドレスセレク
タ回路ＡＳ２と、バーストカウンタ回路ＢＣ２とから構
成されている。この例では、図２５（ａ）に示された例
と比べて、レジスタ回路が１段少ないので、アドレスセ
レクタ回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じ
て、アドレス入力ＩＡｊの入力後直ちに、又は１クロッ
ク後に、バーストカウンタ回路ＢＣ２の動作を開始させ
る。
【０１２９】図２５（ｃ）に示された例は、入力バッフ
ァＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２，ＲＧ２
３と、アドレスセレクタ回路ＡＳ２と、バーストカウン
タ回路ＢＣ２とから構成されている。この例では、図２
５（ａ）に示された例と比べて、レジスタ回路ＲＧ２３
を有しているので、アドレスセレクタ回路ＡＳ２は、ア
ドレス選択信号ＩＡＳＷに応じて、アドレス入力ＩＡｊ
の入力から１クロック後に、又は２クロック後に、バー
ストカウンタ回路ＢＣ２の動作を開始させる。
ァＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２，ＲＧ２
３と、アドレスセレクタ回路ＡＳ２と、バーストカウン
タ回路ＢＣ２とから構成されている。この例では、図２
５（ａ）に示された例と比べて、レジスタ回路ＲＧ２３
を有しているので、アドレスセレクタ回路ＡＳ２は、ア
ドレス選択信号ＩＡＳＷに応じて、アドレス入力ＩＡｊ
の入力から１クロック後に、又は２クロック後に、バー
ストカウンタ回路ＢＣ２の動作を開始させる。
【０１３０】図２５（ｄ）に示された例は、入力バッフ
ァＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２と、アド
レスセレクタ回路ＡＳ２と、バーストカウンタ回路ＢＣ
２とから構成されている。この例では、レジスタ回路Ｒ
Ｇ２１の出力と、レジスタ回路ＲＧ２２の出力とを、ア
ドレスセレクタ回路ＡＳ２の入力としているので、アド
レスセレクタ回路ＡＳ２は、アドレス選択信号ＩＡＳＷ
に応じて、アドレス入力ＩＡｊの入力から１クロック後
に、又は２クロック後に、バーストカウンタ回路ＢＣ２
の動作を開始させる。
ァＢＵＦと、レジスタ回路ＲＧ２１，ＲＧ２２と、アド
レスセレクタ回路ＡＳ２と、バーストカウンタ回路ＢＣ
２とから構成されている。この例では、レジスタ回路Ｒ
Ｇ２１の出力と、レジスタ回路ＲＧ２２の出力とを、ア
ドレスセレクタ回路ＡＳ２の入力としているので、アド
レスセレクタ回路ＡＳ２は、アドレス選択信号ＩＡＳＷ
に応じて、アドレス入力ＩＡｊの入力から１クロック後
に、又は２クロック後に、バーストカウンタ回路ＢＣ２
の動作を開始させる。
【０１３１】図２６において、（ａ），（ｂ）は、それ
ぞれバーストカウンタの構成例を示している。図２６
（ａ）に示された例は、入力バッファＢＵＦと、ｍ（ｍ
は任意の自然数）段のレジスタ回路ＲＧ２１１，…，Ｒ
Ｇ２１ｍ及びｎ（ｎは任意の自然数）段のレジスタ回路
ＲＧ２２１，…，ＲＧ２２ｎと、アドレスセレクタ回路
ＡＳ２と、バーストカウンタ回路ＢＣ２とから構成され
ている。この例では、レジスタ回路ＲＧ２１１，…，Ｒ
Ｇ２１ｍは、入力バッファＢＵＦからのアドレス入力Ｉ
Ａｊをｍクロック遅延させ、レジスタ回路ＲＧ２２１，
…，ＲＧ２２ｎは、入力バッファＢＵＦからのアドレス
入力ＩＡｊをｎクロック遅延させる。アドレスセレクタ
回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、レ
ジスタ回路ＲＧ２１ｍ又はレジスタ回路ＲＧ２２ｎの出
力を選択することによって、アドレス入力ＩＡｊの入力
からｍクロック遅れて、又は、アドレス入力ＩＡｊの入
力からｎクロック遅れて、バーストカウンタ回路ＢＣ２
の動作を開始させる。
ぞれバーストカウンタの構成例を示している。図２６
（ａ）に示された例は、入力バッファＢＵＦと、ｍ（ｍ
は任意の自然数）段のレジスタ回路ＲＧ２１１，…，Ｒ
Ｇ２１ｍ及びｎ（ｎは任意の自然数）段のレジスタ回路
ＲＧ２２１，…，ＲＧ２２ｎと、アドレスセレクタ回路
ＡＳ２と、バーストカウンタ回路ＢＣ２とから構成され
ている。この例では、レジスタ回路ＲＧ２１１，…，Ｒ
Ｇ２１ｍは、入力バッファＢＵＦからのアドレス入力Ｉ
Ａｊをｍクロック遅延させ、レジスタ回路ＲＧ２２１，
…，ＲＧ２２ｎは、入力バッファＢＵＦからのアドレス
入力ＩＡｊをｎクロック遅延させる。アドレスセレクタ
回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、レ
ジスタ回路ＲＧ２１ｍ又はレジスタ回路ＲＧ２２ｎの出
力を選択することによって、アドレス入力ＩＡｊの入力
からｍクロック遅れて、又は、アドレス入力ＩＡｊの入
力からｎクロック遅れて、バーストカウンタ回路ＢＣ２
の動作を開始させる。
【０１３２】図２６（ｂ）に示された例は、入力バッフ
ァＢＵＦと、ｍ（ｍは任意の自然数）段のレジスタ回路
ＲＧ２１１，…，ＲＧ２１ｍと、アドレスセレクタ回路
ＡＳ２と、バーストカウンタ回路ＢＣ２とから構成され
ている。この例では、レジスタ回路ＲＧ２１２の出力
と、レジスタ回路ＲＧ２１ｍの出力とを、アドレスセレ
クタ回路ＡＳ２の入力としているので、アドレスセレク
タ回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、
アドレス入力ＩＡｊの入力から２クロック後に、又はｍ
クロック後に、バーストカウンタ回路ＢＣ２の動作を開
始させる。
ァＢＵＦと、ｍ（ｍは任意の自然数）段のレジスタ回路
ＲＧ２１１，…，ＲＧ２１ｍと、アドレスセレクタ回路
ＡＳ２と、バーストカウンタ回路ＢＣ２とから構成され
ている。この例では、レジスタ回路ＲＧ２１２の出力
と、レジスタ回路ＲＧ２１ｍの出力とを、アドレスセレ
クタ回路ＡＳ２の入力としているので、アドレスセレク
タ回路ＡＳ２は、アドレス選択信号ＩＡＳＷに応じて、
アドレス入力ＩＡｊの入力から２クロック後に、又はｍ
クロック後に、バーストカウンタ回路ＢＣ２の動作を開
始させる。
【０１３３】
【０１３４】次に、図２７乃至図３０を用いて、この例
のバーストカウンタの動作について説明する。図２７に
おいて、（ａ），（ｂ），（ｃ）は、それぞれこの例の
バーストカウンタの動作例を示すタイミングチャートで
ある。図２７（ａ）においては、ｎ＝３であって、第１
及び第２のコマンドＣＭＤに対応して、アドレスＩＡ
１，ＩＡ２が入力されたとき、第１のコマンド入力によ
ってアドレス選択信号ＩＡＳＷがハイレベルになること
によって、２クロック後にアドレス制御信号ＹＡＬのタ
イミングでアドレスＩＡ１がアドレスバスに出力され、
第２のコマンド入力によってアドレス選択信号ＩＡＳＷ
がロウレベルになることによって、直ちにアドレス制御
信号ＹＡＬのタイミングでアドレスＩＡ２がアドレスバ
スに出力されたことが示されている。
のバーストカウンタの動作について説明する。図２７に
おいて、（ａ），（ｂ），（ｃ）は、それぞれこの例の
バーストカウンタの動作例を示すタイミングチャートで
ある。図２７（ａ）においては、ｎ＝３であって、第１
及び第２のコマンドＣＭＤに対応して、アドレスＩＡ
１，ＩＡ２が入力されたとき、第１のコマンド入力によ
ってアドレス選択信号ＩＡＳＷがハイレベルになること
によって、２クロック後にアドレス制御信号ＹＡＬのタ
イミングでアドレスＩＡ１がアドレスバスに出力され、
第２のコマンド入力によってアドレス選択信号ＩＡＳＷ
がロウレベルになることによって、直ちにアドレス制御
信号ＹＡＬのタイミングでアドレスＩＡ２がアドレスバ
スに出力されたことが示されている。
【０１３５】図２７（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルであって、２クロック後にアドレス制御信
号ＹＡＬが出力されるのと同時に、第２のコマンド入力
によってアドレス選択信号ＩＡＳＷがロウレベルになっ
て、直ちにアドレス制御信号ＹＡＬが出力されて、両者
の発生タイミングが衝突したが、第２のコマンドによる
アドレス制御信号ＹＡＬが優先したので、アドレスバス
にアドレスＩＡ２が出力されたことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルであって、２クロック後にアドレス制御信
号ＹＡＬが出力されるのと同時に、第２のコマンド入力
によってアドレス選択信号ＩＡＳＷがロウレベルになっ
て、直ちにアドレス制御信号ＹＡＬが出力されて、両者
の発生タイミングが衝突したが、第２のコマンドによる
アドレス制御信号ＹＡＬが優先したので、アドレスバス
にアドレスＩＡ２が出力されたことが示されている。
【０１３６】図２７（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号ＩＡ
ＳＷがロウレベルになることによって、直ちにアドレス
制御信号ＹＡＬのタイミングでアドレスＩＡ１がアドレ
スバスに出力され、第２のコマンド入力時、引き続きア
ドレス選択信号ＩＡＳＷがロウレベルであって、直ちに
アドレス制御信号ＹＡＬのタイミングでアドレスＩＡ２
がアドレスバスに出力されたことが示されている。
て、第１のコマンド入力によってアドレス選択信号ＩＡ
ＳＷがロウレベルになることによって、直ちにアドレス
制御信号ＹＡＬのタイミングでアドレスＩＡ１がアドレ
スバスに出力され、第２のコマンド入力時、引き続きア
ドレス選択信号ＩＡＳＷがロウレベルであって、直ちに
アドレス制御信号ＹＡＬのタイミングでアドレスＩＡ２
がアドレスバスに出力されたことが示されている。
【０１３７】図２８において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図２８（ａ）においては、
ｎ＝２であって、第１のコマンド入力によってアドレス
選択信号ＩＡＳＷがハイレベルになることによって、２
クロック後にアドレス制御信号ＹＡＬのタイミングでア
ドレスＩＡ１がアドレスバスに出力され、第２のコマン
ド入力時、アドレス選択信号ＩＡＳＷが引き続きハイレ
ベルであって、２クロック後にアドレス制御信号ＹＡＬ
のタイミングでアドレスＩＡ２がアドレスバスに出力さ
れたことが示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図２８（ａ）においては、
ｎ＝２であって、第１のコマンド入力によってアドレス
選択信号ＩＡＳＷがハイレベルになることによって、２
クロック後にアドレス制御信号ＹＡＬのタイミングでア
ドレスＩＡ１がアドレスバスに出力され、第２のコマン
ド入力時、アドレス選択信号ＩＡＳＷが引き続きハイレ
ベルであって、２クロック後にアドレス制御信号ＹＡＬ
のタイミングでアドレスＩＡ２がアドレスバスに出力さ
れたことが示されている。
【０１３８】図２８（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号ＩＡ
ＳＷがハイレベルになることによって、１クロック後に
アドレス制御信号ＹＡＬのタイミングでアドレスＩＡ１
がアドレスバスに出力され、第２のコマンド入力によっ
てアドレス選択信号ＩＡＳＷがロウレベルになることに
よって、直ちにアドレス制御信号ＹＡＬのタイミングで
アドレスＩＡ２がアドレスバスに出力されたことが示さ
れている。
て、第１のコマンド入力によってアドレス選択信号ＩＡ
ＳＷがハイレベルになることによって、１クロック後に
アドレス制御信号ＹＡＬのタイミングでアドレスＩＡ１
がアドレスバスに出力され、第２のコマンド入力によっ
てアドレス選択信号ＩＡＳＷがロウレベルになることに
よって、直ちにアドレス制御信号ＹＡＬのタイミングで
アドレスＩＡ２がアドレスバスに出力されたことが示さ
れている。
【０１３９】図２８（ｃ）においては、ｎ＝１であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルであって、１クロック後にアドレス制御信
号ＹＡＬが出力されるのと同時に、アドレス選択信号Ｉ
ＡＳＷがロウレベルになって、直ちにアドレス制御信号
ＹＡＬが出力されて、両者の発生タイミングが衝突した
が、第２のコマンドによるアドレス制御信号ＹＡＬが優
先したので、アドレスバスにアドレスＩＡ２が出力され
たことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルであって、１クロック後にアドレス制御信
号ＹＡＬが出力されるのと同時に、アドレス選択信号Ｉ
ＡＳＷがロウレベルになって、直ちにアドレス制御信号
ＹＡＬが出力されて、両者の発生タイミングが衝突した
が、第２のコマンドによるアドレス制御信号ＹＡＬが優
先したので、アドレスバスにアドレスＩＡ２が出力され
たことが示されている。
【０１４０】図２９において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図２９（ａ）においては、
ｎ＝２であって、第１のコマンド入力時、アドレス選択
信号ＩＡＳＷがハイレベルになって、第１のコマンド入
力によって、２クロック後にアドレス制御信号ＹＡＬの
タイミングで、アドレスＩＡ１がアドレスバスに出力さ
れ、第２のコマンド入力時、引き続きアドレス選択信号
ＩＡＳＷがハイレベルであって、２クロック後にアドレ
ス制御信号ＹＡＬのタイミングで、アドレスＩＡ２がア
ドレスバスに出力されたことが示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図２９（ａ）においては、
ｎ＝２であって、第１のコマンド入力時、アドレス選択
信号ＩＡＳＷがハイレベルになって、第１のコマンド入
力によって、２クロック後にアドレス制御信号ＹＡＬの
タイミングで、アドレスＩＡ１がアドレスバスに出力さ
れ、第２のコマンド入力時、引き続きアドレス選択信号
ＩＡＳＷがハイレベルであって、２クロック後にアドレ
ス制御信号ＹＡＬのタイミングで、アドレスＩＡ２がア
ドレスバスに出力されたことが示されている。
【０１４１】図２９（ｂ）においては、ｎ＝１であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がロウレベルになって、第１のコマンド入力によって、
１クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、引き続きアドレス選択信号ＩＡＳＷが
ロウレベルであって、１クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がロウレベルになって、第１のコマンド入力によって、
１クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、引き続きアドレス選択信号ＩＡＳＷが
ロウレベルであって、１クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
【０１４２】図２９（ｃ）においては、ｎ＝３であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルになって、２クロック後にアドレス制御信
号ＹＡＬのタイミングで、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力時、アドレス選択信
号ＩＡＳＷがロウレベルになって、１クロック後にアド
レス制御信号ＹＡＬのタイミングで、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルになって、２クロック後にアドレス制御信
号ＹＡＬのタイミングで、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力時、アドレス選択信
号ＩＡＳＷがロウレベルになって、１クロック後にアド
レス制御信号ＹＡＬのタイミングで、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
【０１４３】図３０において、（ａ），（ｂ），（ｃ）
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図３０（ａ）においては、
ｎ＝２であって、第１のコマンド入力時、アドレス選択
信号ＩＡＳＷがハイレベルであって、第１のコマンド入
力によって、２クロック後にアドレス制御信号ＹＡＬの
タイミングで、アドレスＩＡ１がアドレスバスに出力さ
れ、第２のコマンド入力時、引き続きアドレス選択信号
ＩＡＳＷがハイレベルであって、１クロック後にアドレ
ス制御信号ＹＡＬのタイミングで、アドレスＩＡ２がア
ドレスバスに出力されたことが示されている。
は、それぞれこの例のバーストカウンタの動作例を示す
タイミングチャートである。図３０（ａ）においては、
ｎ＝２であって、第１のコマンド入力時、アドレス選択
信号ＩＡＳＷがハイレベルであって、第１のコマンド入
力によって、２クロック後にアドレス制御信号ＹＡＬの
タイミングで、アドレスＩＡ１がアドレスバスに出力さ
れ、第２のコマンド入力時、引き続きアドレス選択信号
ＩＡＳＷがハイレベルであって、１クロック後にアドレ
ス制御信号ＹＡＬのタイミングで、アドレスＩＡ２がア
ドレスバスに出力されたことが示されている。
【０１４４】図３０（ｂ）においては、ｎ＝１であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がロウレベルになって、第１のコマンド入力によって、
１クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、引き続きアドレス選択信号ＩＡＳＷが
ロウレベルであって、１クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がロウレベルになって、第１のコマンド入力によって、
１クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、引き続きアドレス選択信号ＩＡＳＷが
ロウレベルであって、１クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
【０１４５】図３０（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルになって、第１のコマンド入力によって、
２クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、アドレス選択信号ＩＡＳＷが引き続き
ハイレベルであって、２クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
て、第１のコマンド入力時、アドレス選択信号ＩＡＳＷ
がハイレベルになって、第１のコマンド入力によって、
２クロック後にアドレス制御信号ＹＡＬのタイミング
で、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力時、アドレス選択信号ＩＡＳＷが引き続き
ハイレベルであって、２クロック後にアドレス制御信号
ＹＡＬのタイミングで、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
【０１４６】このように、この例の半導体記憶装置によ
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力を、十分な動作マージンをもって
行うことができる。また、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定を行うことができ
る。
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力を、十分な動作マージンをもって
行うことができる。また、多種多様なアドレス入力をも
つ半導体記憶装置において、フレキシブルなアドレス選
択と、アドレス出力タイミングの設定を行うことができ
る。
【０１４７】◇第３実施例 図３１は、この発明の第３実施例である半導体記憶装置
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図３１に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｃと、バーストカウンタ１６
Ｃと、カラム系コントロール回路１７Ａとから概略構成
されている。
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図３１に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｃと、バーストカウンタ１６
Ｃと、カラム系コントロール回路１７Ａとから概略構成
されている。
【０１４８】この第３実施例の構成が、上述した第１実
施例の構成（図１）と大きく異なるところは、図３１に
示すように、コマンドデコーダ１５Ｃが、アドレス制御
信号ＹＡＬ，ＹＡＬＷの出力を有しない代わりに、アド
レス制御信号１ｊ，２ｊの出力を有する点と、バースト
カウンタ１６Ｃが、アドレス制御信号ＹＡＬ，ＹＡＬＷ
による出力タイミング制御に代えて、アドレス制御信号
１ｊ，２ｊによるアドレス出力タイミング制御を行われ
る点である。これら以外の点では、第１実施例とほぼ同
様であるので、図３１においては、図１の構成部分と同
一の各部には、同一の符号を付して示すとともに、以下
において、その説明を省略し、または簡略化するものと
する。
施例の構成（図１）と大きく異なるところは、図３１に
示すように、コマンドデコーダ１５Ｃが、アドレス制御
信号ＹＡＬ，ＹＡＬＷの出力を有しない代わりに、アド
レス制御信号１ｊ，２ｊの出力を有する点と、バースト
カウンタ１６Ｃが、アドレス制御信号ＹＡＬ，ＹＡＬＷ
による出力タイミング制御に代えて、アドレス制御信号
１ｊ，２ｊによるアドレス出力タイミング制御を行われ
る点である。これら以外の点では、第１実施例とほぼ同
様であるので、図３１においては、図１の構成部分と同
一の各部には、同一の符号を付して示すとともに、以下
において、その説明を省略し、または簡略化するものと
する。
【０１４９】コマンドデコーダ１５Ｃは、ＤＤＲ−ＳＤ
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号１ｊ，２ｊを発生する。
バーストカウンタ１６Ｃは、アドレス入力ＩＡ０〜ＩＡ
ｊを、アドレス制御信号１ｊによって定まるタイミング
でラッチ回路に保持し、アドレス制御信号２ｊによって
定まるタイミングで、ラッチ回路に保持されたデータを
読み出して、信号保持回路に保持して、バーストカウン
タ回路からアドレス出力を発生する。また、アドレス入
力ＩＡ０〜ＩＡｊをその発生ごとにラッチして、アドレ
ス制御信号２ｊによって定まるタイミングで、ラッチさ
れたデータを読み出して、信号保持回路に保持して、バ
ーストカウンタ回路からアドレス出力を発生する。さら
に、バーストカウンタ回路は、アドレス制御信号ＮＹＡ
Ｌの発生ごとに、順次、＋２したアドレス出力を発生す
る処理を、所定バースト長に対応する期間、繰り返して
行う。
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号１ｊ，２ｊを発生する。
バーストカウンタ１６Ｃは、アドレス入力ＩＡ０〜ＩＡ
ｊを、アドレス制御信号１ｊによって定まるタイミング
でラッチ回路に保持し、アドレス制御信号２ｊによって
定まるタイミングで、ラッチ回路に保持されたデータを
読み出して、信号保持回路に保持して、バーストカウン
タ回路からアドレス出力を発生する。また、アドレス入
力ＩＡ０〜ＩＡｊをその発生ごとにラッチして、アドレ
ス制御信号２ｊによって定まるタイミングで、ラッチさ
れたデータを読み出して、信号保持回路に保持して、バ
ーストカウンタ回路からアドレス出力を発生する。さら
に、バーストカウンタ回路は、アドレス制御信号ＮＹＡ
Ｌの発生ごとに、順次、＋２したアドレス出力を発生す
る処理を、所定バースト長に対応する期間、繰り返して
行う。
【０１５０】次に、この例におけるコマンドデコーダ１
５Ｃの構成例とその動作について説明する。図３２は、
この例におけるコマンドデコーダの回路構成図を示し、
図３３は同コマンドデコーダの動作タイミングチャート
である。この例のコマンドデコーダは、図３２に示すよ
うに、コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ２
１，ＡＬ２２，ＡＬ２３，ＡＬ２４，ＡＬ２５，ＡＬ２
６，ＡＬ２７，ＡＬ２８，ＡＬ２９と、オア回路ＯＬ２
１と、フリップフロップＦＦ２１，ＦＦ２２と、遅延素
子ＤＬ２１，ＤＬ２２，ＤＬ２３，ＤＬ２４とから構成
されている。
５Ｃの構成例とその動作について説明する。図３２は、
この例におけるコマンドデコーダの回路構成図を示し、
図３３は同コマンドデコーダの動作タイミングチャート
である。この例のコマンドデコーダは、図３２に示すよ
うに、コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ２
１，ＡＬ２２，ＡＬ２３，ＡＬ２４，ＡＬ２５，ＡＬ２
６，ＡＬ２７，ＡＬ２８，ＡＬ２９と、オア回路ＯＬ２
１と、フリップフロップＦＦ２１，ＦＦ２２と、遅延素
子ＤＬ２１，ＤＬ２２，ＤＬ２３，ＤＬ２４とから構成
されている。
【０１５１】コマンドラッチ回路ＣＭＬは、半導体記憶
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ２１の出力は、コマンド信号ＷＥが
ハイレベルのとき（デコーダ書き込み時）ハイレベルと
なり、コマンド信号ＷＥがロウレベルのとき（デコーダ
読み出し時）ロウレベルとなる。アンド回路ＡＬ２２
は、コマンド信号ＣＳによってコマンド選択を指示さ
れ、コマンド信号ＲＡＳによってローアドレス選択を指
示されず、コマンド信号ＣＡＳによってカラムアドレス
選択が指示されたとき、出力がハイレベルになるので、
データ書き込み時は、アンド回路ＡＬ２４の出力Ｂがハ
イレベルになり、データ読み出し時は、アンド回路ＡＬ
２３の出力Ａがハイレベルになる。
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ２１の出力は、コマンド信号ＷＥが
ハイレベルのとき（デコーダ書き込み時）ハイレベルと
なり、コマンド信号ＷＥがロウレベルのとき（デコーダ
読み出し時）ロウレベルとなる。アンド回路ＡＬ２２
は、コマンド信号ＣＳによってコマンド選択を指示さ
れ、コマンド信号ＲＡＳによってローアドレス選択を指
示されず、コマンド信号ＣＡＳによってカラムアドレス
選択が指示されたとき、出力がハイレベルになるので、
データ書き込み時は、アンド回路ＡＬ２４の出力Ｂがハ
イレベルになり、データ読み出し時は、アンド回路ＡＬ
２３の出力Ａがハイレベルになる。
【０１５２】これによって、アンド回路ＡＬ２８におい
て、出力Ａと、出力Ａを反転し遅延素子ＤＬ２３で遅延
させた出力との一致を検出することによって、１ショッ
トパルスからなるアドレス制御信号１０を発生する。ま
た、アンド回路ＡＬ２９において、出力Ｂと、出力Ｂを
反転し遅延素子ＤＬ２４で遅延させた出力との一致を検
出することによって、１ショットパルスからなるアドレ
ス制御信号１１を発生する。さらに、アンド回路ＡＬ２
３からオア回路ＯＬ２１を経て直ちに、リードライトコ
マンドＲＷＣＭＤが出力されるとともに、アンド回路Ａ
Ｌ２４からフリップフロップＦＦ２１，ＦＦ２２を経て
２クロック遅れて発生する出力Ｄによっても、リードラ
イトコマンドＲＷＣＭＤが出力される。また、アンド回
路ＡＬ２５において、アンド回路ＡＬ２３の出力と、ク
ロック信号ＣＬＫとの一致をとって、アドレス制御信号
２０が出力され、アンド回路ＡＬ２６において、フリッ
プフロップＦＦ２２の出力Ｄと、クロック信号ＣＬＫと
の一致をとって、アドレス制御信号２１が出力される。
この際、アドレス制御信号２０，２１は、クロック信号
ＣＬＫを遅延素子ＤＬ２２を経て遅延させることによっ
て、リードライトコマンドＲＷＣＭＤの立ち上がりに対
応する１ショットパルスとなる。
て、出力Ａと、出力Ａを反転し遅延素子ＤＬ２３で遅延
させた出力との一致を検出することによって、１ショッ
トパルスからなるアドレス制御信号１０を発生する。ま
た、アンド回路ＡＬ２９において、出力Ｂと、出力Ｂを
反転し遅延素子ＤＬ２４で遅延させた出力との一致を検
出することによって、１ショットパルスからなるアドレ
ス制御信号１１を発生する。さらに、アンド回路ＡＬ２
３からオア回路ＯＬ２１を経て直ちに、リードライトコ
マンドＲＷＣＭＤが出力されるとともに、アンド回路Ａ
Ｌ２４からフリップフロップＦＦ２１，ＦＦ２２を経て
２クロック遅れて発生する出力Ｄによっても、リードラ
イトコマンドＲＷＣＭＤが出力される。また、アンド回
路ＡＬ２５において、アンド回路ＡＬ２３の出力と、ク
ロック信号ＣＬＫとの一致をとって、アドレス制御信号
２０が出力され、アンド回路ＡＬ２６において、フリッ
プフロップＦＦ２２の出力Ｄと、クロック信号ＣＬＫと
の一致をとって、アドレス制御信号２１が出力される。
この際、アドレス制御信号２０，２１は、クロック信号
ＣＬＫを遅延素子ＤＬ２２を経て遅延させることによっ
て、リードライトコマンドＲＷＣＭＤの立ち上がりに対
応する１ショットパルスとなる。
【０１５３】このとき、アンド回路ＡＬ２３の出力Ａ
と、出力Ａを遅延素子ＤＬ２１を経て遅延した信号とに
よる、アンド回路ＡＬ２７の出力Ｃを、フリップフロッ
プＦＦ２２のリセット入力Ｒに接続することによって、
オア回路ＯＬ２１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ２２をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。ＤＤＲ−Ｓ
ＤＲＡＭの仕様のように、”連続したコマンドが入力さ
れた場合に、後から入力されたコマンドによって、先に
入力されたライトコマンド叉はリーードコマンドをイン
ターラプトする”ときは、すべてのフリップフロップに
リセット信号を入力することによって、上述の仕様をみ
たすことができる。図示されない、リードコマンド，ラ
イトコマンド以外の他のコマンドが入力された場合に、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、すべてのフリップフロッ
プに上述の他のコマンドから生成するリセット信号に対
して節点Ｃの出力と論理和をとって入力することで、こ
の仕様を実現することができる。
と、出力Ａを遅延素子ＤＬ２１を経て遅延した信号とに
よる、アンド回路ＡＬ２７の出力Ｃを、フリップフロッ
プＦＦ２２のリセット入力Ｒに接続することによって、
オア回路ＯＬ２１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ２２をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。ＤＤＲ−Ｓ
ＤＲＡＭの仕様のように、”連続したコマンドが入力さ
れた場合に、後から入力されたコマンドによって、先に
入力されたライトコマンド叉はリーードコマンドをイン
ターラプトする”ときは、すべてのフリップフロップに
リセット信号を入力することによって、上述の仕様をみ
たすことができる。図示されない、リードコマンド，ラ
イトコマンド以外の他のコマンドが入力された場合に、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、すべてのフリップフロッ
プに上述の他のコマンドから生成するリセット信号に対
して節点Ｃの出力と論理和をとって入力することで、こ
の仕様を実現することができる。
【０１５４】次に、図３３を参照して、この例のコマン
ドデコーダの動作例を説明する。ライトコマンドＷの入
力によって、出力Ｂが発生し、アドレス制御信号１１が
出力される。さらに、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ２１を経てリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号２１が
出力される。また、リードコマンドＲの入力によって、
出力Ａが発生し、アドレス制御信号１０が出力される。
さらに、直ちにオア回路ＯＬ２１を経てリードライトコ
マンドＲＷＣＭＤが出力されるとともに、アドレス制御
信号２０が出力される。ライトコマンドＷの入力から２
クロック後にリードコマンドＲが入力されたときは、ラ
イトコマンドＷの入力によって出力Ｂが発生し、これに
よって、アドレス制御信号１１が出力されるが、リード
コマンドＲの入力によって出力Ａが発生し、これによっ
て、出力Ｃが発生したため、フリップフロップＦＦ２２
がリセットされて、出力Ｄは発生しない。一方、出力Ａ
の発生によって制御信号１０が出力され、オア回路ＯＬ
２１を経てリードライトコマンドＲＷＣＭＤが出力され
るとともに、アドレス制御信号２０が出力される。ま
た、ライトコマンドＷの入力から１クロック後にリード
コマンドＲが入力されてアドレス制御信号１１が発生し
たときも、同様に、リードコマンドＲの入力によって出
力Ａが発生し、これによって、出力Ｃが発生したため、
出力Ｄは発生せず、出力Ａの発生によって、制御信号１
０が出力され、リードライトコマンドＲＷＣＭＤが出力
されるとともに、アドレス制御信号２０が出力される。
なお、ＤＤＲ−ＳＤＲＡＭの仕様に従うと、タイミング
図中、ライトコマンド及びリードコマンドが連続する場
合、ライトコマンドはリードコマンドによってインター
ラプトされ、リードライトコマンドＲＷＣＭＤ及びアド
レスは出力されない。これに対しては、すべてのフリッ
プフロップに対してリセット信号を入力することによっ
て、上述の仕様をみたすことができる。また、ライトコ
マンド及びリードコマンドが連続する場合と同様に、リ
ードコマンド叉はライトコマンドに連続して入力され
た、図示されない他のコマンドによるインターラプトが
必要な場合も、同様にして上記の仕様をみたすことがで
きる。
ドデコーダの動作例を説明する。ライトコマンドＷの入
力によって、出力Ｂが発生し、アドレス制御信号１１が
出力される。さらに、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ２１を経てリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号２１が
出力される。また、リードコマンドＲの入力によって、
出力Ａが発生し、アドレス制御信号１０が出力される。
さらに、直ちにオア回路ＯＬ２１を経てリードライトコ
マンドＲＷＣＭＤが出力されるとともに、アドレス制御
信号２０が出力される。ライトコマンドＷの入力から２
クロック後にリードコマンドＲが入力されたときは、ラ
イトコマンドＷの入力によって出力Ｂが発生し、これに
よって、アドレス制御信号１１が出力されるが、リード
コマンドＲの入力によって出力Ａが発生し、これによっ
て、出力Ｃが発生したため、フリップフロップＦＦ２２
がリセットされて、出力Ｄは発生しない。一方、出力Ａ
の発生によって制御信号１０が出力され、オア回路ＯＬ
２１を経てリードライトコマンドＲＷＣＭＤが出力され
るとともに、アドレス制御信号２０が出力される。ま
た、ライトコマンドＷの入力から１クロック後にリード
コマンドＲが入力されてアドレス制御信号１１が発生し
たときも、同様に、リードコマンドＲの入力によって出
力Ａが発生し、これによって、出力Ｃが発生したため、
出力Ｄは発生せず、出力Ａの発生によって、制御信号１
０が出力され、リードライトコマンドＲＷＣＭＤが出力
されるとともに、アドレス制御信号２０が出力される。
なお、ＤＤＲ−ＳＤＲＡＭの仕様に従うと、タイミング
図中、ライトコマンド及びリードコマンドが連続する場
合、ライトコマンドはリードコマンドによってインター
ラプトされ、リードライトコマンドＲＷＣＭＤ及びアド
レスは出力されない。これに対しては、すべてのフリッ
プフロップに対してリセット信号を入力することによっ
て、上述の仕様をみたすことができる。また、ライトコ
マンド及びリードコマンドが連続する場合と同様に、リ
ードコマンド叉はライトコマンドに連続して入力され
た、図示されない他のコマンドによるインターラプトが
必要な場合も、同様にして上記の仕様をみたすことがで
きる。
【０１５５】次に、この例におけるバーストカウンタ１
６Ｃの構成例とその動作について説明する。図３４は、
バーストカウンタ中におけるラッチ回路と信号保持回路
の構成例を示す図、図３５，図３６は、バーストカウン
タの構成例を示す図、図３７，図３８は、同バーストカ
ウンタの動作例を示すタイミングチャートである。
６Ｃの構成例とその動作について説明する。図３４は、
バーストカウンタ中におけるラッチ回路と信号保持回路
の構成例を示す図、図３５，図３６は、バーストカウン
タの構成例を示す図、図３７，図３８は、同バーストカ
ウンタの動作例を示すタイミングチャートである。
【０１５６】図３４（ａ）は、ラッチ回路の原理的構成
を示すものであって、スイッチＳＷ３１，ＳＷ３２と、
ラッチＬＣ３１とからなる構成が示されている。この例
のラッチ回路では、アドレス制御信号１ｊによって、ス
イッチＳＷ３１がオンになって、入力ＩＮの状態を取り
込んでラッチＬＣ３１にラッチし、次に、アドレス制御
信号２ｊによって、スイッチＳＷ３２がオンになって、
ラッチＬＣ３１の状態によって、出力ＯＵＴを発生す
る。
を示すものであって、スイッチＳＷ３１，ＳＷ３２と、
ラッチＬＣ３１とからなる構成が示されている。この例
のラッチ回路では、アドレス制御信号１ｊによって、ス
イッチＳＷ３１がオンになって、入力ＩＮの状態を取り
込んでラッチＬＣ３１にラッチし、次に、アドレス制御
信号２ｊによって、スイッチＳＷ３２がオンになって、
ラッチＬＣ３１の状態によって、出力ＯＵＴを発生す
る。
【０１５７】図３４（ｂ）は、ラッチ回路の具体的構成
例を示すものであって、ゲート回路Ｇ３１，Ｇ３２と、
ラッチＬＣ３２とからなる構成が示されている。この例
のラッチ回路では、アドレス制御信号１ｊによって、ゲ
ート回路Ｇ３１がオンになって、入力ＩＮの状態を取り
込んでラッチＬＣ３２にラッチし、次に、アドレス制御
信号２ｊによって、ゲート回路Ｇ３２がオンになって、
ラッチＬＣ３２の状態によって、出力ＯＵＴを発生す
る。
例を示すものであって、ゲート回路Ｇ３１，Ｇ３２と、
ラッチＬＣ３２とからなる構成が示されている。この例
のラッチ回路では、アドレス制御信号１ｊによって、ゲ
ート回路Ｇ３１がオンになって、入力ＩＮの状態を取り
込んでラッチＬＣ３２にラッチし、次に、アドレス制御
信号２ｊによって、ゲート回路Ｇ３２がオンになって、
ラッチＬＣ３２の状態によって、出力ＯＵＴを発生す
る。
【０１５８】図３４（ｃ）は、ラッチ回路Ｂの具体的構
成例を示すものであって、ラッチＬＣ３３と、ゲート回
路Ｇ３３とからなる構成が示されている。この例のラッ
チ回路Ｂでは、ラッチＬＣ３３によって、入力ＩＮの状
態を取り込み、アドレス制御信号２ｊによって、ゲート
回路Ｇ３３がオンになって、ラッチＬＣ３３の状態によ
って、出力ＯＵＴを発生する。
成例を示すものであって、ラッチＬＣ３３と、ゲート回
路Ｇ３３とからなる構成が示されている。この例のラッ
チ回路Ｂでは、ラッチＬＣ３３によって、入力ＩＮの状
態を取り込み、アドレス制御信号２ｊによって、ゲート
回路Ｇ３３がオンになって、ラッチＬＣ３３の状態によ
って、出力ＯＵＴを発生する。
【０１５９】図３４（ｄ）は、信号保持回路の具体的構
成例を示すものであって、ラッチＬＣ３４からなる構成
が示されている。この例の出力保持回路では、入力ＩＮ
を、その発生ごとにラッチＬＣ３４にラッチして、出力
ＯＵＴを発生する。
成例を示すものであって、ラッチＬＣ３４からなる構成
が示されている。この例の出力保持回路では、入力ＩＮ
を、その発生ごとにラッチＬＣ３４にラッチして、出力
ＯＵＴを発生する。
【０１６０】図３５においては、バーストカウンタの構
成例を示している。図３５に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ１０，ＬＣＣ１１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ３とから
構成されている。この例では、ラッチ回路ＬＣＣ１０，
ＬＣＣ１１は、それぞれ入力バッファＢＵＦからのアド
レス入力ＩＡｊを、アドレス制御信号１０，１１に応じ
てラッチし、アドレス制御信号２０，２１に応じて出力
する。信号保持回路ＳＨは、ラッチ回路ＬＣＣ１０又は
ＬＣＣ１１の出力を保持する。バーストカウンタ回路Ｂ
Ｃ３は、信号保持回路ＳＨからの入力後直ちに、又は所
定クロック期間後に、アドレス出力を発生し、その後ア
ドレス制御信号ＮＹＡＬの発生ごとに、順次、＋２した
アドレス出力ＹＰｊを発生する処理を、１クロックごと
に所定バースト長に対応する期間繰り返して行う。
成例を示している。図３５に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ１０，ＬＣＣ１１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ３とから
構成されている。この例では、ラッチ回路ＬＣＣ１０，
ＬＣＣ１１は、それぞれ入力バッファＢＵＦからのアド
レス入力ＩＡｊを、アドレス制御信号１０，１１に応じ
てラッチし、アドレス制御信号２０，２１に応じて出力
する。信号保持回路ＳＨは、ラッチ回路ＬＣＣ１０又は
ＬＣＣ１１の出力を保持する。バーストカウンタ回路Ｂ
Ｃ３は、信号保持回路ＳＨからの入力後直ちに、又は所
定クロック期間後に、アドレス出力を発生し、その後ア
ドレス制御信号ＮＹＡＬの発生ごとに、順次、＋２した
アドレス出力ＹＰｊを発生する処理を、１クロックごと
に所定バースト長に対応する期間繰り返して行う。
【０１６１】
【０１６２】
【０１６３】図３６においては、バーストカウンタの構
成例を示している。図３６に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ１０，ＬＣＢ１１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ３とから
構成されている。ラッチ回路ＬＣＣ１０は、入力バッフ
ァＢＵＦからのアドレス入力ＩＡｊを、アドレス制御信
号１０に応じてラッチし、アドレス制御信号２０に応じ
て出力する。ラッチ回路ＬＣＢ１１は、入力バッファＢ
ＵＦからのアドレス入力ＩＡｊを、入力ごとにラッチし
て、アドレス制御信号２１に応じて出力する。信号保持
回路ＳＨは、ラッチ回路ＬＣＣ１０又はＬＣＢ１１の出
力を保持する。バーストカウンタ回路ＢＣ３は、信号保
持回路ＳＨからの入力後直ちに、又は所定クロック期間
後に、アドレス出力を発生し、その後アドレス制御信号
ＮＹＡＬの発生ごとに、順次、＋２したアドレス出力Ｙ
Ｐｊを発生する処理を、１クロックごとに所定バースト
長に対応する期間繰り返して行う。
成例を示している。図３６に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ１０，ＬＣＢ１１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ３とから
構成されている。ラッチ回路ＬＣＣ１０は、入力バッフ
ァＢＵＦからのアドレス入力ＩＡｊを、アドレス制御信
号１０に応じてラッチし、アドレス制御信号２０に応じ
て出力する。ラッチ回路ＬＣＢ１１は、入力バッファＢ
ＵＦからのアドレス入力ＩＡｊを、入力ごとにラッチし
て、アドレス制御信号２１に応じて出力する。信号保持
回路ＳＨは、ラッチ回路ＬＣＣ１０又はＬＣＢ１１の出
力を保持する。バーストカウンタ回路ＢＣ３は、信号保
持回路ＳＨからの入力後直ちに、又は所定クロック期間
後に、アドレス出力を発生し、その後アドレス制御信号
ＮＹＡＬの発生ごとに、順次、＋２したアドレス出力Ｙ
Ｐｊを発生する処理を、１クロックごとに所定バースト
長に対応する期間繰り返して行う。
【０１６４】
【０１６５】
【０１６６】次に、図３７乃至図４０を用いて、この例
のバーストカウンタの動作を説明する。図３７におい
て、（ａ），（ｂ），（ｃ）は、それぞれ図３５に示さ
れた構成例のバーストカウンタの動作例を示すタイミン
グチャートである。図３７（ａ）においては、ｎ＝２で
あって、第１及び第２のコマンドＣＭＤに対応して、ア
ドレスＩＡ１，ＩＡ２が入力されたとき、第１のコマン
ド入力によってアドレス選択信号１１がオンになり、直
ちにアドレス制御信号２１がオンになることによって、
アドレスＩＡ１がアドレスバスに出力され、第２のコマ
ンド入力によってアドレス選択信号１１がオンになり、
直ちにアドレス制御信号２１がオンになることによっ
て、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
のバーストカウンタの動作を説明する。図３７におい
て、（ａ），（ｂ），（ｃ）は、それぞれ図３５に示さ
れた構成例のバーストカウンタの動作例を示すタイミン
グチャートである。図３７（ａ）においては、ｎ＝２で
あって、第１及び第２のコマンドＣＭＤに対応して、ア
ドレスＩＡ１，ＩＡ２が入力されたとき、第１のコマン
ド入力によってアドレス選択信号１１がオンになり、直
ちにアドレス制御信号２１がオンになることによって、
アドレスＩＡ１がアドレスバスに出力され、第２のコマ
ンド入力によってアドレス選択信号１１がオンになり、
直ちにアドレス制御信号２１がオンになることによっ
て、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
【０１６７】図３７（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力によってアドレス選
択信号１０がオンになり、２クロック後にアドレス制御
信号２０がオンになることによって、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力によってアドレス選
択信号１０がオンになり、２クロック後にアドレス制御
信号２０がオンになることによって、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
【０１６８】図３７（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力によってアドレス選
択信号１１がオンになり、２クロック後にアドレス制御
信号２１がオンになることによって、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、アドレスＩＡ１がアドレスバ
スに出力され、第２のコマンド入力によってアドレス選
択信号１１がオンになり、２クロック後にアドレス制御
信号２１がオンになることによって、アドレスＩＡ２が
アドレスバスに出力されたことが示されている。
【０１６９】図３８において、（ａ），（ｂ）は、それ
ぞれ図３５に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図３８（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０がオンになり、２クロック後にア
ドレス制御信号２０がオンになることによって、アドレ
スＩＡ１がアドレスバスに出力され、第２のコマンド入
力によってアドレス選択信号１１がオンになり、直ちに
アドレス制御信号２１がオンになることによって、アド
レスＩＡ２がアドレスバスに出力されたことが示されて
いる。
ぞれ図３５に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図３８（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０がオンになり、２クロック後にア
ドレス制御信号２０がオンになることによって、アドレ
スＩＡ１がアドレスバスに出力され、第２のコマンド入
力によってアドレス選択信号１１がオンになり、直ちに
アドレス制御信号２１がオンになることによって、アド
レスＩＡ２がアドレスバスに出力されたことが示されて
いる。
【０１７０】図３８（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１１
がオンになり、第２のコマンド入力によって、アドレス
制御信号１１がオンになって、第１のコマンド入力に基
づく２クロック後にアドレス制御信号２１と、第２のコ
マンド入力に基づいて直ちに発生したアドレス制御信号
２１とがそれぞれ発生して衝突したが、第２のコマンド
入力が優先して、アドレス制御信号２１が出力され、こ
れによって、アドレスＩＡ２がアドレスバスに出力され
たことが示されている。
て、第１のコマンド入力によってアドレス選択信号１１
がオンになり、第２のコマンド入力によって、アドレス
制御信号１１がオンになって、第１のコマンド入力に基
づく２クロック後にアドレス制御信号２１と、第２のコ
マンド入力に基づいて直ちに発生したアドレス制御信号
２１とがそれぞれ発生して衝突したが、第２のコマンド
入力が優先して、アドレス制御信号２１が出力され、こ
れによって、アドレスＩＡ２がアドレスバスに出力され
たことが示されている。
【０１７１】図３９において、（ａ），（ｂ），（ｃ）
は、それぞれ図３６に示された構成例のバーストカウン
タの動作例を示すタイミングチャートである。図３９
（ａ）においては、ｎ＝２であって、第１のコマンド入
力によってアドレス選択信号２１が出力されることによ
って、アドレスＩＡ１がラッチ回路Ｂからアドレスバス
に出力され、第２のコマンド入力によってアドレス選択
信号２１が出力されることによって、アドレスＩＡ２が
ラッチ回路Ｂからアドレスバスに出力されたことが示さ
れている。
は、それぞれ図３６に示された構成例のバーストカウン
タの動作例を示すタイミングチャートである。図３９
（ａ）においては、ｎ＝２であって、第１のコマンド入
力によってアドレス選択信号２１が出力されることによ
って、アドレスＩＡ１がラッチ回路Ｂからアドレスバス
に出力され、第２のコマンド入力によってアドレス選択
信号２１が出力されることによって、アドレスＩＡ２が
ラッチ回路Ｂからアドレスバスに出力されたことが示さ
れている。
【０１７２】図３９（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１０
が出力され、２クロック後にアドレス制御信号２０が出
力されることによって、ラッチ回路からアドレスＩＡ１
がアドレスバスに出力され、第２のコマンド入力によっ
てアドレス選択信号１０が出力され、２クロック後にア
ドレス制御信号２０が出力されることによって、ラッチ
回路からアドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。この場合は、アドレス制御信号２１
が出力されないので、ラッチ回路Ｂからのアドレス出力
は発生しない。
て、第１のコマンド入力によってアドレス選択信号１０
が出力され、２クロック後にアドレス制御信号２０が出
力されることによって、ラッチ回路からアドレスＩＡ１
がアドレスバスに出力され、第２のコマンド入力によっ
てアドレス選択信号１０が出力され、２クロック後にア
ドレス制御信号２０が出力されることによって、ラッチ
回路からアドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。この場合は、アドレス制御信号２１
が出力されないので、ラッチ回路Ｂからのアドレス出力
は発生しない。
【０１７３】図３９（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、ラッチ回路からアドレスＩＡ
１がアドレスバスに出力され、第２のコマンド入力から
２クロック後にアドレス制御信号２１がオンになること
によって、ラッチ回路ＢからアドレスＩＡ２がアドレス
バスに出力されたことが示されている。
て、第１のコマンド入力によってアドレス選択信号１０
がオンになり、２クロック後にアドレス制御信号２０が
オンになることによって、ラッチ回路からアドレスＩＡ
１がアドレスバスに出力され、第２のコマンド入力から
２クロック後にアドレス制御信号２１がオンになること
によって、ラッチ回路ＢからアドレスＩＡ２がアドレス
バスに出力されたことが示されている。
【０１７４】図４０において、（ａ），（ｂ）は、それ
ぞれ図３６に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４０（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０が出力され、２クロック後にアド
レス制御信号２０が出力されることによって、アドレス
ＩＡ１がラッチ回路からアドレスバスに出力され、第２
のコマンド入力によってアドレス選択信号２１が出力さ
れることによって、アドレスＩＡ２がラッチ回路Ｂから
アドレスバスに出力されたことが示されている。
ぞれ図３６に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４０（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０が出力され、２クロック後にアド
レス制御信号２０が出力されることによって、アドレス
ＩＡ１がラッチ回路からアドレスバスに出力され、第２
のコマンド入力によってアドレス選択信号２１が出力さ
れることによって、アドレスＩＡ２がラッチ回路Ｂから
アドレスバスに出力されたことが示されている。
【０１７５】図４０（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によって２クロック後に発生し
たアドレス制御信号２１と、第２のコマンド入力によっ
て発生したアドレス選択信号２１とが衝突したが、第２
のコマンド入力が優先して、アドレス制御信号２１が出
力され、これによって、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
て、第１のコマンド入力によって２クロック後に発生し
たアドレス制御信号２１と、第２のコマンド入力によっ
て発生したアドレス選択信号２１とが衝突したが、第２
のコマンド入力が優先して、アドレス制御信号２１が出
力され、これによって、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
【０１７６】このように、この例の半導体記憶装置によ
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレスの選択出力を、十分な動作マージンをもっ
て行うことができる。また、多種多様なアドレス入力を
もつ半導体記憶装置において、フレキシブルなアドレス
選択とアドレス出力のタイミング設定を行うことができ
る。さらに、取り込まれたアドレス入力を任意の順番に
並べ替えることができる。
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレスの選択出力を、十分な動作マージンをもっ
て行うことができる。また、多種多様なアドレス入力を
もつ半導体記憶装置において、フレキシブルなアドレス
選択とアドレス出力のタイミング設定を行うことができ
る。さらに、取り込まれたアドレス入力を任意の順番に
並べ替えることができる。
【０１７７】◇第４実施例 図４１は、この発明の第４実施例である半導体記憶装置
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図４１に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｄと、バーストカウンタ１６
Ｄと、カラム系コントロール回路１７Ａとから概略構成
されている。
の全体構成を示すブロック図である。この例の半導体記
憶装置は、図４１に示すように、メモリセルアレイ１，
２と、ワードドライバ３，４と、ＤＩＮ／ＤＯＵＴ回路
５Ａ，６Ａと、ライトアンプ７，８と、センスアンプ
９，１０，１１，１２と、カラムデコーダ１３，１４
と、コマンドデコーダ１５Ｄと、バーストカウンタ１６
Ｄと、カラム系コントロール回路１７Ａとから概略構成
されている。
【０１７８】この第４実施例の構成が、上述した第３実
施例の構成（図３１）と大きく異なるところは、図４１
に示すように、コマンドデコーダ１５Ｄが、アドレス制
御信号１ｊ，２ｊの他に、アドレス制御信号ＹＡＬの出
力を有する点と、バーストカウンタ１６Ｄが、アドレス
制御信号１ｊ，２ｊによる出力タイミング制御の他に、
アドレス制御信号ＹＡＬによるアドレス出力タイミング
制御を行わうようにした点である。これら以外の点で
は、第３実施例とほぼ同様であるので、図４１において
は、図３１の構成部分と同一の各部には、同一の符号を
付して示すとともに、以下において、その説明を省略
し、または簡略化するものとする。
施例の構成（図３１）と大きく異なるところは、図４１
に示すように、コマンドデコーダ１５Ｄが、アドレス制
御信号１ｊ，２ｊの他に、アドレス制御信号ＹＡＬの出
力を有する点と、バーストカウンタ１６Ｄが、アドレス
制御信号１ｊ，２ｊによる出力タイミング制御の他に、
アドレス制御信号ＹＡＬによるアドレス出力タイミング
制御を行わうようにした点である。これら以外の点で
は、第３実施例とほぼ同様であるので、図４１において
は、図３１の構成部分と同一の各部には、同一の符号を
付して示すとともに、以下において、その説明を省略
し、または簡略化するものとする。
【０１７９】コマンドデコーダ１５Ｄは、ＤＤＲ−ＳＤ
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号１ｊ，２ｊ，ＹＡＬを発
生する。バーストカウンタ１６Ｄは、アドレス入力ＩＡ
０〜ＩＡｊに対して、アドレス制御信号１ｊによって定
まるタイミングでラッチ回路に保持し、アドレス制御信
号２ｊによって定まるタイミングで、ラッチ回路に保持
されたデータを読み出して、信号保持回路に一旦保持
し、アドレス制御信号ＹＡＬによって読み出して、バー
ストカウンタ回路からアドレス出力を発生する。また、
アドレス入力ＩＡ０〜ＩＡｊをその発生ごとにラッチし
て、アドレス制御信号２ｊによって定まるタイミング
で、ラッチされたデータを読み出して、バーストカウン
タ回路からアドレス出力を発生する。さらに、バースト
カウンタ回路は、アドレス制御信号ＮＹＡＬの発生ごと
に、順次、＋２したアドレス出力を発生する処理を、所
定バースト長に対応する期間、繰り返して行う。
ＲＡＭの場合は、ＤＤＲモード信号ＭＤＤＤＲがハイレ
ベルになることによって、外部コマンド信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢ及びクロック信号ＣＬＫに応
じて、内部コマンド信号であるリードライトコマンドＲ
ＷＣＭＤと、アドレス制御信号１ｊ，２ｊ，ＹＡＬを発
生する。バーストカウンタ１６Ｄは、アドレス入力ＩＡ
０〜ＩＡｊに対して、アドレス制御信号１ｊによって定
まるタイミングでラッチ回路に保持し、アドレス制御信
号２ｊによって定まるタイミングで、ラッチ回路に保持
されたデータを読み出して、信号保持回路に一旦保持
し、アドレス制御信号ＹＡＬによって読み出して、バー
ストカウンタ回路からアドレス出力を発生する。また、
アドレス入力ＩＡ０〜ＩＡｊをその発生ごとにラッチし
て、アドレス制御信号２ｊによって定まるタイミング
で、ラッチされたデータを読み出して、バーストカウン
タ回路からアドレス出力を発生する。さらに、バースト
カウンタ回路は、アドレス制御信号ＮＹＡＬの発生ごと
に、順次、＋２したアドレス出力を発生する処理を、所
定バースト長に対応する期間、繰り返して行う。
【０１８０】次に、この例におけるコマンドデコーダ１
５Ｄの構成例とその動作について説明する。図４２は、
この例におけるコマンドデコーダの回路構成図を示し、
図４３は同コマンドデコーダの動作タイミングチャート
である。この例のコマンドデコーダは、図４２に示すよ
うに、コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ３
１，ＡＬ３２，ＡＬ３３，ＡＬ３４，ＡＬ３５，ＡＬ３
６，ＡＬ３７，ＡＬ３８，ＡＬ３９と、オア回路ＯＬ３
１、ＯＬ３２と、フリップフロップＦＦ３１，ＦＦ３２
と、遅延素子ＤＬ３１，ＤＬ３２，ＤＬ３３，ＤＬ３
４，ＤＬ３５とから構成されている。
５Ｄの構成例とその動作について説明する。図４２は、
この例におけるコマンドデコーダの回路構成図を示し、
図４３は同コマンドデコーダの動作タイミングチャート
である。この例のコマンドデコーダは、図４２に示すよ
うに、コマンドラッチ回路ＣＭＬと、アンド回路ＡＬ３
１，ＡＬ３２，ＡＬ３３，ＡＬ３４，ＡＬ３５，ＡＬ３
６，ＡＬ３７，ＡＬ３８，ＡＬ３９と、オア回路ＯＬ３
１、ＯＬ３２と、フリップフロップＦＦ３１，ＦＦ３２
と、遅延素子ＤＬ３１，ＤＬ３２，ＤＬ３３，ＤＬ３
４，ＤＬ３５とから構成されている。
【０１８１】コマンドラッチ回路ＣＭＬは、半導体記憶
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ３１の出力は、コマンド信号ＷＥが
ハイレベルのとき（データ書き込み時）ハイレベルとな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）ロウレベルとなる。アンド回路ＡＬ３２は、コ
マンド信号ＣＳによってコマンド選択を指示され、コマ
ンド信号ＲＡＳによってローアドレス選択を指示され
ず、コマンド信号ＣＡＳによってカラムアドレス選択が
指示されたとき、出力がハイレベルになるので、データ
書き込み時は、アンド回路ＡＬ３４の出力Ｂがハイレベ
ルになり、データ読み出し時は、アンド回路ＡＬ３３の
出力Ａがハイレベルになる。
装置の外部コマンド信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，
ＷＥＢを受けて、クロックＣＬＫに同期してデコードし
て、内部コマンド信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥを出
力する。外部コマンド信号ＭＤＤＤＲがハイレベルのと
き、アンド回路ＡＬ３１の出力は、コマンド信号ＷＥが
ハイレベルのとき（データ書き込み時）ハイレベルとな
り、コマンド信号ＷＥがロウレベルのとき（データ読み
出し時）ロウレベルとなる。アンド回路ＡＬ３２は、コ
マンド信号ＣＳによってコマンド選択を指示され、コマ
ンド信号ＲＡＳによってローアドレス選択を指示され
ず、コマンド信号ＣＡＳによってカラムアドレス選択が
指示されたとき、出力がハイレベルになるので、データ
書き込み時は、アンド回路ＡＬ３４の出力Ｂがハイレベ
ルになり、データ読み出し時は、アンド回路ＡＬ３３の
出力Ａがハイレベルになる。
【０１８２】これによって、アンド回路ＡＬ３８におい
て、出力Ａと、出力Ａを反転し遅延素子ＤＬ３３で遅延
させた出力との一致を検出することによって、１ショッ
トパルスからなるアドレス制御信号１０を発生する。ま
た、アンド回路ＡＬ３９において、出力Ｂと、出力Ｂを
反転し遅延素子ＤＬ３４で遅延させた出力との一致を検
出することによって、１ショットパルスからなるアドレ
ス制御信号１１を発生する。また、アンド回路ＡＬ３３
からオア回路ＯＬ３１を経て直ちに、リードライトコマ
ンドＲＷＣＭＤが出力されるとともに、アンド回路ＡＬ
３４からフリップフロップＦＦ３１，ＦＦ３２を経て２
クロック遅れて発生する出力Ｄによっても、リードライ
トコマンドＲＷＣＭＤが出力される。さらに、アンド回
路ＡＬ３５において、アンド回路ＡＬ３３の出力と、ク
ロック信号ＣＬＫとの一致をとって、アドレス制御信号
２０が出力され、アンド回路ＡＬ３６において、フリッ
プフロップＦＦ３２の出力Ｄと、クロック信号ＣＬＫと
の一致をとって、アドレス制御信号２１が出力される。
この際、アドレス制御信号２０，２１は、クロック信号
ＣＬＫを遅延素子ＤＬ３２を経て遅延させることによっ
て、リードライトコマンドＲＷＣＭＤの立ち上がりに対
応する１ショットパルスとなる。さらに、オア回路ＯＬ
３２においてアドレス制御信号２０，２１の論理和をと
った信号を、遅延素子ＤＬ３５で遅延してアドレス制御
信号ＹＡＬを発生する。
て、出力Ａと、出力Ａを反転し遅延素子ＤＬ３３で遅延
させた出力との一致を検出することによって、１ショッ
トパルスからなるアドレス制御信号１０を発生する。ま
た、アンド回路ＡＬ３９において、出力Ｂと、出力Ｂを
反転し遅延素子ＤＬ３４で遅延させた出力との一致を検
出することによって、１ショットパルスからなるアドレ
ス制御信号１１を発生する。また、アンド回路ＡＬ３３
からオア回路ＯＬ３１を経て直ちに、リードライトコマ
ンドＲＷＣＭＤが出力されるとともに、アンド回路ＡＬ
３４からフリップフロップＦＦ３１，ＦＦ３２を経て２
クロック遅れて発生する出力Ｄによっても、リードライ
トコマンドＲＷＣＭＤが出力される。さらに、アンド回
路ＡＬ３５において、アンド回路ＡＬ３３の出力と、ク
ロック信号ＣＬＫとの一致をとって、アドレス制御信号
２０が出力され、アンド回路ＡＬ３６において、フリッ
プフロップＦＦ３２の出力Ｄと、クロック信号ＣＬＫと
の一致をとって、アドレス制御信号２１が出力される。
この際、アドレス制御信号２０，２１は、クロック信号
ＣＬＫを遅延素子ＤＬ３２を経て遅延させることによっ
て、リードライトコマンドＲＷＣＭＤの立ち上がりに対
応する１ショットパルスとなる。さらに、オア回路ＯＬ
３２においてアドレス制御信号２０，２１の論理和をと
った信号を、遅延素子ＤＬ３５で遅延してアドレス制御
信号ＹＡＬを発生する。
【０１８３】このとき、アンド回路ＡＬ３３の出力Ａ
と、出力Ａを遅延素子ＤＬ３１を経て遅延した信号とに
よる、アンド回路ＡＬ３７の出力Ｃを、フリップフロッ
プＦＦ３２のリセット入力Ｒに接続することによって、
オア回路ＯＬ３１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ３２をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。ＤＤＲ−Ｓ
ＤＲＡＭの仕様のように、”連続したコマンドが入力さ
れた場合に、後から入力されたコマンドによって、先に
入力されたライトコマンド叉はリーードコマンドをイン
ターラプトする”ときは、すべてのフリップフロップに
リセット信号を入力することによって、上述の仕様をみ
たすことができる。図示されない、リードコマンド，ラ
イトコマンド以外の他のコマンドが入力された場合に、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、すべてのフリップフロッ
プに上述の他のコマンドから生成するリセット信号に対
して節点Ｃの出力と論理和をとって入力することで、こ
の仕様を実現することができる。
と、出力Ａを遅延素子ＤＬ３１を経て遅延した信号とに
よる、アンド回路ＡＬ３７の出力Ｃを、フリップフロッ
プＦＦ３２のリセット入力Ｒに接続することによって、
オア回路ＯＬ３１の２つの入力が同時に発生したとき
は、フリップフロップＦＦ３２をリセットして、出力Ｂ
に基づいてリードライトコマンドＲＷＣＭＤが発生しな
いようにして、出力Ａに基づくリードライトコマンドＲ
ＷＣＭＤの発生が優先するようにしている。ＤＤＲ−Ｓ
ＤＲＡＭの仕様のように、”連続したコマンドが入力さ
れた場合に、後から入力されたコマンドによって、先に
入力されたライトコマンド叉はリーードコマンドをイン
ターラプトする”ときは、すべてのフリップフロップに
リセット信号を入力することによって、上述の仕様をみ
たすことができる。図示されない、リードコマンド，ラ
イトコマンド以外の他のコマンドが入力された場合に、
先に入力されたリードコマンド，ライトコマンドをイン
ターラプトする仕様の場合は、すべてのフリップフロッ
プに上述の他のコマンドから生成するリセット信号に対
して節点Ｃの出力と論理和をとって入力することで、こ
の仕様を実現することができる。
【０１８４】次に、図４３を参照して、この例のコマン
ドデコーダの動作例を説明する。ライトコマンドＷの入
力によって、出力Ｂが発生し、アドレス制御信号１１が
出力される。さらに、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ３１を経てリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号２１が
出力される。また、リードコマンドＲの入力によって、
出力Ａが発生し、アドレス制御信号１０が出力される。
さらに、オア回路ＯＬ３１を経てリードライトコマンド
ＲＷＣＭＤが出力されるとともに、アドレス制御信号２
０が出力される。
ドデコーダの動作例を説明する。ライトコマンドＷの入
力によって、出力Ｂが発生し、アドレス制御信号１１が
出力される。さらに、２クロック遅れて出力Ｄが発生し
て、オア回路ＯＬ３１を経てリードライトコマンドＲＷ
ＣＭＤが出力されるとともに、アドレス制御信号２１が
出力される。また、リードコマンドＲの入力によって、
出力Ａが発生し、アドレス制御信号１０が出力される。
さらに、オア回路ＯＬ３１を経てリードライトコマンド
ＲＷＣＭＤが出力されるとともに、アドレス制御信号２
０が出力される。
【０１８５】ライトコマンドＷの入力から２クロック後
にリードコマンドＲが入力されたときは、ライトコマン
ドＷの入力によって出力Ｂが発生し、これによって、ア
ドレス制御信号１１が出力されるが、リードコマンドＲ
の入力によって出力Ａが発生し、これによって、出力Ｃ
が発生したため、フリップフロップＦＦ３２がリセット
されて、出力Ｄは発生しない。一方、出力Ａの発生によ
って制御信号１０が出力され、オア回路ＯＬ３１を経て
リードライトコマンドＲＷＣＭＤが出力されるととも
に、アドレス制御信号２０が出力される。また、ライト
コマンドＷの入力から１クロック後にリードコマンドＲ
が入力されてアドレス制御信号１１が発生したときも、
同様に、リードコマンドＲの入力によって出力Ａが発生
し、これによって、出力Ｃが発生したため、出力Ｄは発
生せず、出力Ａの発生によって、制御信号１０が出力さ
れ、リードライトコマンドＲＷＣＭＤが出力されるとと
もに、アドレス制御信号２０が出力される。さらに、ア
ドレス制御信号２０，２１の発生によって、オア回路Ｏ
Ｌ３２を経て、アドレス制御信号ＹＡＬが出力される。
なお、ＤＤＲ−ＳＤＲＡＭの仕様に従うと、タイミング
図中、ライトコマンド及びリードコマンドが連続する場
合、ライトコマンドはリードコマンドによってインター
ラプトされ、リードライトコマンドＲＷＣＭＤ及びアド
レスは出力されない。これに対しては、すべてのフリッ
プフロップに対してリセット信号を入力することによっ
て、上述の仕様をみたすことができる。また、ライトコ
マンド及びリードコマンドが連続する場合と同様に、リ
ードコマンド叉はライトコマンドに連続して入力され
た、図示されない他のコマンドによるインターラプトが
必要な場合も、同様にして上記の仕様をみたすことがで
きる。
にリードコマンドＲが入力されたときは、ライトコマン
ドＷの入力によって出力Ｂが発生し、これによって、ア
ドレス制御信号１１が出力されるが、リードコマンドＲ
の入力によって出力Ａが発生し、これによって、出力Ｃ
が発生したため、フリップフロップＦＦ３２がリセット
されて、出力Ｄは発生しない。一方、出力Ａの発生によ
って制御信号１０が出力され、オア回路ＯＬ３１を経て
リードライトコマンドＲＷＣＭＤが出力されるととも
に、アドレス制御信号２０が出力される。また、ライト
コマンドＷの入力から１クロック後にリードコマンドＲ
が入力されてアドレス制御信号１１が発生したときも、
同様に、リードコマンドＲの入力によって出力Ａが発生
し、これによって、出力Ｃが発生したため、出力Ｄは発
生せず、出力Ａの発生によって、制御信号１０が出力さ
れ、リードライトコマンドＲＷＣＭＤが出力されるとと
もに、アドレス制御信号２０が出力される。さらに、ア
ドレス制御信号２０，２１の発生によって、オア回路Ｏ
Ｌ３２を経て、アドレス制御信号ＹＡＬが出力される。
なお、ＤＤＲ−ＳＤＲＡＭの仕様に従うと、タイミング
図中、ライトコマンド及びリードコマンドが連続する場
合、ライトコマンドはリードコマンドによってインター
ラプトされ、リードライトコマンドＲＷＣＭＤ及びアド
レスは出力されない。これに対しては、すべてのフリッ
プフロップに対してリセット信号を入力することによっ
て、上述の仕様をみたすことができる。また、ライトコ
マンド及びリードコマンドが連続する場合と同様に、リ
ードコマンド叉はライトコマンドに連続して入力され
た、図示されない他のコマンドによるインターラプトが
必要な場合も、同様にして上記の仕様をみたすことがで
きる。
【０１８６】次に、この例におけるバーストカウンタ１
６Ｄの構成例とその動作について説明する。図４４，図
４５は、バーストカウンタの構成例を示す図、図４６，
図４７，図４８，図４９は、同バーストカウンタの動作
例を示すタイミングチャートである。
６Ｄの構成例とその動作について説明する。図４４，図
４５は、バーストカウンタの構成例を示す図、図４６，
図４７，図４８，図４９は、同バーストカウンタの動作
例を示すタイミングチャートである。
【０１８７】図４４においては、バーストカウンタの構
成例を示している。図４４に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ２０，ＬＣＣ２１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ４とから
構成されている。この例では、ラッチ回路ＬＣＣ２０，
ＬＣＣ２１は、それぞれ入力バッファＢＵＦからのアド
レス入力ＩＡｊを、アドレス制御信号１０，１１に応じ
てラッチし、アドレス制御信号２０，２１に応じて出力
する。信号保持回路ＳＨは、ラッチ回路ＬＣＣ２０又は
ＬＣＣ２１の出力を保持する。バーストカウンタ回路Ｂ
Ｃ４は、信号保持回路ＳＨからの入力後、アドレス制御
信号ＹＡＬの発生時、又は所定クロック期間後に、アド
レス出力を発生し、その後アドレス制御信号ＮＹＡＬの
発生ごとに、順次、＋２したアドレス出力ＹＰｊを発生
する処理を、１クロックごとに所定バースト長に対応す
る期間繰り返して行う。
成例を示している。図４４に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ２０，ＬＣＣ２１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ４とから
構成されている。この例では、ラッチ回路ＬＣＣ２０，
ＬＣＣ２１は、それぞれ入力バッファＢＵＦからのアド
レス入力ＩＡｊを、アドレス制御信号１０，１１に応じ
てラッチし、アドレス制御信号２０，２１に応じて出力
する。信号保持回路ＳＨは、ラッチ回路ＬＣＣ２０又は
ＬＣＣ２１の出力を保持する。バーストカウンタ回路Ｂ
Ｃ４は、信号保持回路ＳＨからの入力後、アドレス制御
信号ＹＡＬの発生時、又は所定クロック期間後に、アド
レス出力を発生し、その後アドレス制御信号ＮＹＡＬの
発生ごとに、順次、＋２したアドレス出力ＹＰｊを発生
する処理を、１クロックごとに所定バースト長に対応す
る期間繰り返して行う。
【０１８８】
【０１８９】
【０１９０】図４５においては、バーストカウンタの構
成例を示している。図４５に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ２０，ＬＣＢ２１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ４とから
構成されている。ラッチ回路ＬＣＣ２０は、入力バッフ
ァＢＵＦからのアドレス入力ＩＡｊを、アドレス制御信
号１０に応じてラッチし、アドレス制御信号２０に応じ
て出力する。ラッチ回路ＬＣＢ２１は、入力バッファＢ
ＵＦからのアドレス入力ＩＡｊを、入力ごとにラッチし
て、アドレス制御信号２１に応じて出力する。信号保持
回路ＳＨは、ラッチ回路ＬＣＣ２０又はＬＣＢ２１の出
力を保持する。バーストカウンタ回路ＢＣ４は、信号保
持回路ＳＨからの入力によって、アドレス制御信号ＹＡ
Ｌの発生後直ちに、又は所定クロック期間後に、アドレ
ス出力を発生し、その後アドレス制御信号ＮＹＡＬの発
生ごとに、順次、＋２したアドレス出力ＹＰｊを発生す
る処理を、１クロックごとに所定バースト長に対応する
期間繰り返して行う。
成例を示している。図４５に示された例は、入力バッフ
ァＢＵＦと、ラッチ回路ＬＣＣ２０，ＬＣＢ２１と、信
号保持回路ＳＨと、バーストカウンタ回路ＢＣ４とから
構成されている。ラッチ回路ＬＣＣ２０は、入力バッフ
ァＢＵＦからのアドレス入力ＩＡｊを、アドレス制御信
号１０に応じてラッチし、アドレス制御信号２０に応じ
て出力する。ラッチ回路ＬＣＢ２１は、入力バッファＢ
ＵＦからのアドレス入力ＩＡｊを、入力ごとにラッチし
て、アドレス制御信号２１に応じて出力する。信号保持
回路ＳＨは、ラッチ回路ＬＣＣ２０又はＬＣＢ２１の出
力を保持する。バーストカウンタ回路ＢＣ４は、信号保
持回路ＳＨからの入力によって、アドレス制御信号ＹＡ
Ｌの発生後直ちに、又は所定クロック期間後に、アドレ
ス出力を発生し、その後アドレス制御信号ＮＹＡＬの発
生ごとに、順次、＋２したアドレス出力ＹＰｊを発生す
る処理を、１クロックごとに所定バースト長に対応する
期間繰り返して行う。
【０１９１】
【０１９２】
【０１９３】次に、図４６乃至図４９を用いて、この例
のバーストカウンタの動作を説明する。図４６におい
て、（ａ），（ｂ），（ｃ）は、それぞれ図４４に示さ
れた構成例のバーストカウンタの動作例を示すタイミン
グチャートである。図４６（ａ）においては、ｎ＝２で
あって、第１及び第２のコマンドＣＭＤに対応して、ア
ドレスＩＡ１，ＩＡ２が入力されたとき、第１のコマン
ド入力によってアドレス制御信号１１が入力され、直ち
にアドレス制御信号２１が入力されることによって、ア
ドレスＩＡ１が信号保持回路ＳＨに保持され、アドレス
制御信号ＹＡＬの入力に応じてバーストカウンタ回路Ｂ
Ｃ４から、アドレスＩＡ１がアドレスバスに出力され、
第２のコマンド入力によってアドレス制御信号１１が入
力され、直ちにアドレス制御信号２１が入力されること
によって、アドレスＩＡ２が信号保持回路ＳＨに保持さ
れ、アドレス制御信号ＹＡＬの入力に応じてバーストカ
ウンタ回路ＢＣ４から、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
のバーストカウンタの動作を説明する。図４６におい
て、（ａ），（ｂ），（ｃ）は、それぞれ図４４に示さ
れた構成例のバーストカウンタの動作例を示すタイミン
グチャートである。図４６（ａ）においては、ｎ＝２で
あって、第１及び第２のコマンドＣＭＤに対応して、ア
ドレスＩＡ１，ＩＡ２が入力されたとき、第１のコマン
ド入力によってアドレス制御信号１１が入力され、直ち
にアドレス制御信号２１が入力されることによって、ア
ドレスＩＡ１が信号保持回路ＳＨに保持され、アドレス
制御信号ＹＡＬの入力に応じてバーストカウンタ回路Ｂ
Ｃ４から、アドレスＩＡ１がアドレスバスに出力され、
第２のコマンド入力によってアドレス制御信号１１が入
力され、直ちにアドレス制御信号２１が入力されること
によって、アドレスＩＡ２が信号保持回路ＳＨに保持さ
れ、アドレス制御信号ＹＡＬの入力に応じてバーストカ
ウンタ回路ＢＣ４から、アドレスＩＡ２がアドレスバス
に出力されたことが示されている。
【０１９４】図４６（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス制御信号１０が入力され、２クロックにアドレ
ス制御信号２０が入力されることによって、アドレスＩ
Ａ２が信号保持回路ＳＨに保持され、アドレス制御信号
ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス制御信号１０が入力され、２クロックにアドレ
ス制御信号２０が入力されることによって、アドレスＩ
Ａ２が信号保持回路ＳＨに保持され、アドレス制御信号
ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
【０１９５】図４６（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス制御信号１１が入力され、２クロックにアドレ
ス制御信号２１が入力されることによって、アドレスＩ
Ａ２が信号保持回路ＳＨに保持され、アドレス制御信号
ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス制御信号１１が入力され、２クロックにアドレ
ス制御信号２１が入力されることによって、アドレスＩ
Ａ２が信号保持回路ＳＨに保持され、アドレス制御信号
ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ２がアドレスバスに出力されたことが
示されている。
【０１９６】図４７において、（ａ），（ｂ）は、それ
ぞれ図４４に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４７（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス制御信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されることによって、アドレス
ＩＡ１が信号保持回路ＳＨに保持され、アドレス制御信
号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力によってアドレス制御信号１１が入力さ
れ、直ちにアドレス制御信号２１が入力されることによ
って、アドレスＩＡ２が信号保持回路ＳＨに保持され、
アドレス制御信号ＹＡＬの入力に応じてバーストカウン
タ回路ＢＣ４から、アドレスＩＡ２がアドレスバスに出
力されたことが示されている。
ぞれ図４４に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４７（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス制御信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されることによって、アドレス
ＩＡ１が信号保持回路ＳＨに保持され、アドレス制御信
号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４か
ら、アドレスＩＡ１がアドレスバスに出力され、第２の
コマンド入力によってアドレス制御信号１１が入力さ
れ、直ちにアドレス制御信号２１が入力されることによ
って、アドレスＩＡ２が信号保持回路ＳＨに保持され、
アドレス制御信号ＹＡＬの入力に応じてバーストカウン
タ回路ＢＣ４から、アドレスＩＡ２がアドレスバスに出
力されたことが示されている。
【０１９７】図４７（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス制御信号１１
がオンになり、第２のコマンド入力によって、アドレス
制御信号１１がオンになって、第１のコマンド入力に基
づく２クロック後のアドレス制御信号２１と、第２のコ
マンド入力に基づいて直ちに発生したアドレス制御信号
２１とが衝突したが、第２のコマンド入力が優先して、
アドレス制御信号２１が入力されることによって、アド
レスＩＡ２が信号保持回路ＳＨに保持され、アドレス制
御信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ
４から、アドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。
て、第１のコマンド入力によってアドレス制御信号１１
がオンになり、第２のコマンド入力によって、アドレス
制御信号１１がオンになって、第１のコマンド入力に基
づく２クロック後のアドレス制御信号２１と、第２のコ
マンド入力に基づいて直ちに発生したアドレス制御信号
２１とが衝突したが、第２のコマンド入力が優先して、
アドレス制御信号２１が入力されることによって、アド
レスＩＡ２が信号保持回路ＳＨに保持され、アドレス制
御信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ
４から、アドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。
【０１９８】図４８において、（ａ），（ｂ），（ｃ）
は、それぞれ図４５に示された構成例のバーストカウン
タの動作例を示すタイミングチャートである。図４８
（ａ）においては、ｎ＝２であって、アドレスＩＡ１，
ＩＡ２が順次ラッチ回路Ｂに入力され、第１のコマンド
入力によってアドレス制御信号２１が入力されることに
よって、アドレスＩＡ１が信号保持回路ＳＨに保持さ
れ、アドレス制御信号ＹＡＬの入力に応じてバーストカ
ウンタ回路ＢＣ４から、アドレスＩＡ１がアドレスバス
に出力され、第２のコマンド入力によってアドレス制御
信号２１が入力されることによって、アドレスＩＡ２が
信号保持回路ＳＨに保持され、アドレス制御信号ＹＡＬ
の入力に応じてバーストカウンタ回路ＢＣ４から、アド
レスＩＡ２がアドレスバスに出力されたことが示されて
いる。
は、それぞれ図４５に示された構成例のバーストカウン
タの動作例を示すタイミングチャートである。図４８
（ａ）においては、ｎ＝２であって、アドレスＩＡ１，
ＩＡ２が順次ラッチ回路Ｂに入力され、第１のコマンド
入力によってアドレス制御信号２１が入力されることに
よって、アドレスＩＡ１が信号保持回路ＳＨに保持さ
れ、アドレス制御信号ＹＡＬの入力に応じてバーストカ
ウンタ回路ＢＣ４から、アドレスＩＡ１がアドレスバス
に出力され、第２のコマンド入力によってアドレス制御
信号２１が入力されることによって、アドレスＩＡ２が
信号保持回路ＳＨに保持され、アドレス制御信号ＹＡＬ
の入力に応じてバーストカウンタ回路ＢＣ４から、アド
レスＩＡ２がアドレスバスに出力されたことが示されて
いる。
【０１９９】図４８（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス選択信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されるることによって、アドレ
スＩＡ２が信号保持回路ＳＨに保持され、アドレス制御
信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４
から、アドレスＩＡ２がアドレスバスに出力されたこと
が示されている。この場合は、アドレス制御信号２１が
入力されないので、ラッチ回路Ｂからのアドレス出力は
発生しない。
て、第１のコマンド入力によってアドレス制御信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、アドレスＩＡ１が信号保持回路
ＳＨに保持され、アドレス制御信号ＹＡＬの入力に応じ
てバーストカウンタ回路ＢＣ４から、アドレスＩＡ１が
アドレスバスに出力され、第２のコマンド入力によって
アドレス選択信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されるることによって、アドレ
スＩＡ２が信号保持回路ＳＨに保持され、アドレス制御
信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ４
から、アドレスＩＡ２がアドレスバスに出力されたこと
が示されている。この場合は、アドレス制御信号２１が
入力されないので、ラッチ回路Ｂからのアドレス出力は
発生しない。
【０２００】図４８（ｃ）においては、ｎ＝２であっ
て、第１のコマンド入力によってアドレス選択信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、ラッチ回路からアドレスＩＡ２
が信号保持回路ＳＨに保持され、アドレス制御信号ＹＡ
Ｌの入力に応じてバーストカウンタ回路ＢＣ４から、ア
ドレスＩＡ１がアドレスバスに出力され、第２のコマン
ド入力から２クロック後にアドレス制御信号２１が入力
されることによって、ラッチ回路ＢからアドレスＩＡ２
が信号保持回路ＳＨに保持され、アドレス制御信号ＹＡ
Ｌの入力に応じてバーストカウンタ回路ＢＣ４から、ア
ドレスＩＡ２がアドレスバスに出力されたことが示され
ている。
て、第１のコマンド入力によってアドレス選択信号１０
が入力され、２クロック後にアドレス制御信号２０が入
力されることによって、ラッチ回路からアドレスＩＡ２
が信号保持回路ＳＨに保持され、アドレス制御信号ＹＡ
Ｌの入力に応じてバーストカウンタ回路ＢＣ４から、ア
ドレスＩＡ１がアドレスバスに出力され、第２のコマン
ド入力から２クロック後にアドレス制御信号２１が入力
されることによって、ラッチ回路ＢからアドレスＩＡ２
が信号保持回路ＳＨに保持され、アドレス制御信号ＹＡ
Ｌの入力に応じてバーストカウンタ回路ＢＣ４から、ア
ドレスＩＡ２がアドレスバスに出力されたことが示され
ている。
【０２０１】図４９において、（ａ），（ｂ）は、それ
ぞれ図４５に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４９（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されることによって、ラッチ回
路からアドレスＩＡ１が信号保持回路ＳＨに保持され、
アドレス制御信号ＹＡＬの入力に応じてバーストカウン
タ回路ＢＣ４から、アドレスＩＡ１がアドレスバスに出
力され、第２のコマンド入力によってアドレス選択信号
２１が出力されることによって、ラッチ回路Ｂからアド
レスＩＡ２が信号保持回路ＳＨに保持され、アドレス制
御信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ
４から、アドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。
ぞれ図４５に示された構成例のバーストカウンタの動作
例を示すタイミングチャートである。図４９（ａ）にお
いては、ｎ＝３であって、第１のコマンド入力によって
アドレス選択信号１０が入力され、２クロック後にアド
レス制御信号２０が入力されることによって、ラッチ回
路からアドレスＩＡ１が信号保持回路ＳＨに保持され、
アドレス制御信号ＹＡＬの入力に応じてバーストカウン
タ回路ＢＣ４から、アドレスＩＡ１がアドレスバスに出
力され、第２のコマンド入力によってアドレス選択信号
２１が出力されることによって、ラッチ回路Ｂからアド
レスＩＡ２が信号保持回路ＳＨに保持され、アドレス制
御信号ＹＡＬの入力に応じてバーストカウンタ回路ＢＣ
４から、アドレスＩＡ２がアドレスバスに出力されたこ
とが示されている。
【０２０２】図４９（ｂ）においては、ｎ＝２であっ
て、第１のコマンド入力によって２クロック後に発生し
たアドレス制御信号２１と、第２のコマンド入力によっ
て直ちに発生したアドレス選択信号２１とが衝突した
が、第２のコマンド入力が優先して、アドレス制御信号
２１が入力され、これによって、アドレスＩＡ２が信号
保持回路ＳＨに保持され、アドレス制御信号ＹＡＬの入
力に応じてバーストカウンタ回路ＢＣ４から、アドレス
ＩＡ２がアドレスバスに出力されたことが示されてい
る。
て、第１のコマンド入力によって２クロック後に発生し
たアドレス制御信号２１と、第２のコマンド入力によっ
て直ちに発生したアドレス選択信号２１とが衝突した
が、第２のコマンド入力が優先して、アドレス制御信号
２１が入力され、これによって、アドレスＩＡ２が信号
保持回路ＳＨに保持され、アドレス制御信号ＹＡＬの入
力に応じてバーストカウンタ回路ＢＣ４から、アドレス
ＩＡ２がアドレスバスに出力されたことが示されてい
る。
【０２０３】このように、この例の半導体記憶装置によ
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力とを、十分な動作マージンをもっ
て行うことができる。また、多種多様なアドレス入力を
もつ半導体記憶装置において、フレキシブルなアドレス
選択とアドレス出力タイミングの設定を行うことができ
る。さらに、取り込まれたアドレス入力を、任意の順番
に並べ替えることができる。
れば、複数のアドレスの保持と、コマンドの種別に対応
したアドレス選択出力とを、十分な動作マージンをもっ
て行うことができる。また、多種多様なアドレス入力を
もつ半導体記憶装置において、フレキシブルなアドレス
選択とアドレス出力タイミングの設定を行うことができ
る。さらに、取り込まれたアドレス入力を、任意の順番
に並べ替えることができる。
【０２０４】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、図４４，
図４５に示す、第４実施例のバーストカウンタの構成に
おいて、矢印で示すラッチ回路群からの分岐出力によっ
て、アドレス制御信号２ｊによって定められるタイミン
グを、図示されない他の回路で使用することができる。
これは、第４実施例の場合、バーストカウンタからのア
ドレス出力は、別にアドレス制御信号ＹＡＬによってタ
イミングをとっているためである。また、各実施例にお
いて、ライトコマンドによるデータの書き込みを、リー
ドコマンドによるデータの読み出しに優先して行うよう
にする場合には、各実施例のコマンドデコーダの回路に
おいて、節点Ａと節点Ｂとを入れ替えて後段の部分に接
続するようにすればよい。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、図４４，
図４５に示す、第４実施例のバーストカウンタの構成に
おいて、矢印で示すラッチ回路群からの分岐出力によっ
て、アドレス制御信号２ｊによって定められるタイミン
グを、図示されない他の回路で使用することができる。
これは、第４実施例の場合、バーストカウンタからのア
ドレス出力は、別にアドレス制御信号ＹＡＬによってタ
イミングをとっているためである。また、各実施例にお
いて、ライトコマンドによるデータの書き込みを、リー
ドコマンドによるデータの読み出しに優先して行うよう
にする場合には、各実施例のコマンドデコーダの回路に
おいて、節点Ａと節点Ｂとを入れ替えて後段の部分に接
続するようにすればよい。
【０２０５】
【発明の効果】以上、説明したように、この発明の半導
体記憶装置によれば、ＤＤＲ−ＳＤＲＡＭの標準化によ
って必要になった、複数のアドレスの保持と、コマンド
種別に対応したアドレスの選択出力とを、動作マージン
を十分とりながら、実行することが可能になるととも
に、多種多様なアドレス入力信号をもつ半導体記憶装置
において、フレキシブルなアドレス選択と、アドレス出
力タイミングの設定とを行うことが可能になる。さら
に、この発明の半導体記憶装置によれば、取り込まれた
アドレス入力信号を、任意の順序に並べ替えて出力する
ことが可能である。
体記憶装置によれば、ＤＤＲ−ＳＤＲＡＭの標準化によ
って必要になった、複数のアドレスの保持と、コマンド
種別に対応したアドレスの選択出力とを、動作マージン
を十分とりながら、実行することが可能になるととも
に、多種多様なアドレス入力信号をもつ半導体記憶装置
において、フレキシブルなアドレス選択と、アドレス出
力タイミングの設定とを行うことが可能になる。さら
に、この発明の半導体記憶装置によれば、取り込まれた
アドレス入力信号を、任意の順序に並べ替えて出力する
ことが可能である。
【図１】この発明の第１実施例である半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図２】同半導体記憶装置のライト時の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図３】同半導体記憶装置のリード時の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図５】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図６】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図７】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図８】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図９】同半導体記憶装置におけるコマンドデコーダの
構成例を示す図である。
構成例を示す図である。
【図１０】同半導体記憶装置におけるバーストカウンタ
を構成するアドレスセレクタ回路の構成例を示す図であ
る。
を構成するアドレスセレクタ回路の構成例を示す図であ
る。
【図１１】同バーストカウンタの構成例（１）を示す図
である。
である。
【図１２】同バーストカウンタの構成例（２）を示す図
である。
である。
【図１３】同バーストカウンタの動作例（１）を示すタ
イミングチャートである。
イミングチャートである。
【図１４】同バーストカウンタの動作例（２）を示すタ
イミングチャートである。
イミングチャートである。
【図１５】同バーストカウンタの動作例（３）を示すタ
イミングチャートである。
イミングチャートである。
【図１６】同バーストカウンタの動作例（４）を示すタ
イミングチャートである。
イミングチャートである。
【図１７】同バーストカウンタの動作例（５）を示すタ
イミングチャートである。
イミングチャートである。
【図１８】同バーストカウンタの動作例（６）を示すタ
イミングチャートである。
イミングチャートである。
【図１９】この発明の第２実施例である半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図２０】同半導体記憶装置におけるコマンドデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図２１】同半導体記憶装置におけるコマンドデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図２２】同半導体記憶装置におけるコマンドデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図２３】同半導体記憶装置におけるコマンドデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図２４】同半導体記憶装置におけるバーストカウンタ
を構成するレジスタ回路とセレクタ回路の構成例を示す
図である。
を構成するレジスタ回路とセレクタ回路の構成例を示す
図である。
【図２５】同バーストカウンタの構成例（１）を示す図
である。
である。
【図２６】同バーストカウンタの構成例（２）を示す図
である。
である。
【図２７】同バーストカウンタの動作例（１）を示すタ
イミングチャートである。
イミングチャートである。
【図２８】同バーストカウンタの動作例（２）を示すタ
イミングチャートである。
イミングチャートである。
【図２９】同バーストカウンタの動作例（３）を示すタ
イミングチャートである。
イミングチャートである。
【図３０】同バーストカウンタの動作例（４）を示すタ
イミングチャートである。
イミングチャートである。
【図３１】この発明の第３実施例である半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図３２】同半導体記憶装置におけるコマンドデコーダ
の回路構成例を示す図である。
の回路構成例を示す図である。
【図３３】同コマンドデコーダの動作例を示すタイミン
グチャートである。
グチャートである。
【図３４】同半導体記憶装置におけるバーストカウンタ
を構成するラッチ回路と信号保持回路の構成例を示す図
である。
を構成するラッチ回路と信号保持回路の構成例を示す図
である。
【図３５】同バーストカウンタの構成例（１）を示す図
である。
である。
【図３６】同バーストカウンタの構成例（２）を示す図
である。
である。
【図３７】同バーストカウンタの動作例（１）を示すタ
イミングチャートである。
イミングチャートである。
【図３８】同バーストカウンタの動作例（２）を示すタ
イミングチャートである。
イミングチャートである。
【図３９】同バーストカウンタの動作例（３）を示すタ
イミングチャートである。
イミングチャートである。
【図４０】同バーストカウンタの動作例（４）を示すタ
イミングチャートである。
イミングチャートである。
【図４１】この発明の第４実施例である半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図４２】同半導体記憶装置におけるコマンドデコーダ
の回路構成例を示す図である。
の回路構成例を示す図である。
【図４３】同コマンドデコーダの動作例を示すタイミン
グチャートである。
グチャートである。
【図４４】同半導体記憶装置におけるバーストカウンタ
の構成例を示す図である。
の構成例を示す図である。
【図４５】同バーストカウンタの構成例を示す図であ
る。
る。
【図４６】同バーストカウンタの動作例（１）を示すタ
イミングチャートである。
イミングチャートである。
【図４７】同バーストカウンタの動作例（２）を示すタ
イミングチャートである。
イミングチャートである。
【図４８】同バーストカウンタの動作例（３）を示すタ
イミングチャートである。
イミングチャートである。
【図４９】同バーストカウンタの動作例（４）を示すタ
イミングチャートである。
イミングチャートである。
【図５０】２ビットプリフェッチ型ＳＤＲＡＭからなる
従来例の半導体記憶装置の構成例を示すブロック図であ
る。
従来例の半導体記憶装置の構成例を示すブロック図であ
る。
【図５１】同半導体記憶装置におけるライト時の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図５２】同半導体記憶装置におけるリード時の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
１，２ メモリセルアレイ（メモリ部） １５Ａ，１５Ｂ，１５Ｃ，１５Ｄ コマンドデコー
ダ（制御手段） １６Ａ，１６Ｂ，１６Ｃ，１６Ｄ バーストカウン
タ（アドレス出力手段） １７Ａ カラム系コントロール回路（カラム系制御
手段） ＣＭＬ コマンドラッチ回路（信号発生手段） ＡＬ１〜ＡＬ８，ＡＬ１１〜ＡＬ１７，ＡＬ２１〜ＡＬ
２９，ＡＬ３１〜ＡＬ３９ アンド回路（信号発生
手段） ＯＬ１，ＯＬ１１，ＯＬ１２，ＯＬ３１，ＯＬ３１，Ｏ
Ｌ３２ オア回路（信号発生手段） ＤＬ１〜ＤＬ３，ＤＬ１１〜ＤＬ１３，ＤＬ２１〜ＤＬ
２４，ＤＬ３１〜ＤＬ３４ 遅延素子（信号発生手
段） ＦＦ１〜ＦＦｎ，ＦＦ１１〜ＦＦ１ｎ，ＦＦ２１，ＦＦ
２２，ＦＦ３１，ＦＦ３２ フリップフロップ（信
号発生手段） ＲＥＧ１１〜ＲＥＧ１３，ＲＥＧ２１〜ＲＥＧ２３，Ｒ
ＥＧ１１１〜ＲＥＧ１１ｍ，ＲＥＧ１２１〜ＲＥＧ１２
ｎ，ＲＥＧ１３１〜ＲＥＧ１３ｐ レジスタ回路
（遅延手段） ＬＣ１０〜ＬＣ１ｊ，ＬＣ２０〜ＬＣ２ｊ，ＬＣＢ１１
〜ＬＣＢ１ｊ，ＬＣＢ２１〜ＬＣＢ２ｊ ラッチ回
路（遅延手段）
ダ（制御手段） １６Ａ，１６Ｂ，１６Ｃ，１６Ｄ バーストカウン
タ（アドレス出力手段） １７Ａ カラム系コントロール回路（カラム系制御
手段） ＣＭＬ コマンドラッチ回路（信号発生手段） ＡＬ１〜ＡＬ８，ＡＬ１１〜ＡＬ１７，ＡＬ２１〜ＡＬ
２９，ＡＬ３１〜ＡＬ３９ アンド回路（信号発生
手段） ＯＬ１，ＯＬ１１，ＯＬ１２，ＯＬ３１，ＯＬ３１，Ｏ
Ｌ３２ オア回路（信号発生手段） ＤＬ１〜ＤＬ３，ＤＬ１１〜ＤＬ１３，ＤＬ２１〜ＤＬ
２４，ＤＬ３１〜ＤＬ３４ 遅延素子（信号発生手
段） ＦＦ１〜ＦＦｎ，ＦＦ１１〜ＦＦ１ｎ，ＦＦ２１，ＦＦ
２２，ＦＦ３１，ＦＦ３２ フリップフロップ（信
号発生手段） ＲＥＧ１１〜ＲＥＧ１３，ＲＥＧ２１〜ＲＥＧ２３，Ｒ
ＥＧ１１１〜ＲＥＧ１１ｍ，ＲＥＧ１２１〜ＲＥＧ１２
ｎ，ＲＥＧ１３１〜ＲＥＧ１３ｐ レジスタ回路
（遅延手段） ＬＣ１０〜ＬＣ１ｊ，ＬＣ２０〜ＬＣ２ｊ，ＬＣＢ１１
〜ＬＣＢ１ｊ，ＬＣＢ２１〜ＬＣＢ２ｊ ラッチ回
路（遅延手段）
フロントページの続き (56)参考文献 特開 平９−218977（ＪＰ，Ａ) 特開 平10−149682（ＪＰ，Ａ) 特開 平９−167494（ＪＰ，Ａ) Ｈ−Ｃ．Ｐａｒｋ，Ａ 833Ｍｂ／ｓ ２．５Ｖ ４Ｍｂ Ｄｏｕｂｌｅ Ｄａ ｔｅ Ｒａｔｅ ＳＲＡＭ，ＩＳＳＣ98 ／ＳＥＳＳＩＯＮ22／ＳＲＡＭ／ＰＡＰ ＥＲ ＳＰ22．５ (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (4)
- 【請求項１】 読み出しコマンドの入力によって第１の
制御信号を発生し、書き込みコマンドの入力から第１の
クロック期間後に第２の制御信号を発生するとともに、
前記第１の制御信号と第２の制御信号とに応じて書き込
み読み出し動作指示信号を発生する制御手段と、入力ア
ドレスを第１の制御信号に応じて読み出しアドレスとし
て出力し、第２の制御信号に応じて書き込みアドレスと
して出力するアドレス出力手段と、前記制御手段からの
動作指示に応じてメモリ部における読み出し動作と書き
込み動作との制御を行うカラム系制御手段とを備えたＤ
ＤＲ−ＳＤＲＡＭからなる半導体記憶装置であって、 書き込み動作時、書き込みコマンドの入力から所定タイ
ミング差でクロック信号に同期して入力されたデータス
トローブ信号に応じて、前記第１のクロック期間、１／
２クロックごとに書き込みデータをデータ入力手段に取
り込み、 前記制御手段が、前記第２の制御信号の発生から第２の
クロック期間後に次の制御信号を発生することによっ
て、前記アドレス出力手段が、前記第２の制御信号と次
の制御信号とに応じてそれぞれ２アドレスを出力し、 前記制御手段からの書き込み動作指示信号によって、前
記カラム系制御手段が、第１の書き込み動作制御信号と
第２の書き込み動作制御信号とを前記第２のクロック期
間ごとに発生することによって、 前記データ入力手段に取り込まれた前記第１のクロック
期間の書き込みデータを、メモリ部における前記アドレ
ス出力手段から出力されたそれぞれのアドレスに書き込
むように構成されている ことを特徴とする半導体記憶装
置。 - 【請求項２】 読み出しコマンドの入力によって、又は
書き込みコマンドの入力から第１のクロック期間後に制
御信号を発生して、読み出しコマンドの入力時と書き込
みコマンドの入力時とで符号が反転する選択信号を発生
するとともに、前記制御信号に応じて読み出し書き込み
動作指示信号を発生する制御手段と、入力アドレスをラ
ッチして前記選択信号の符号に従って前記制御信号の発
生時、読み出しアドレス又は書き込みアドレスとして出
力するアドレス出力手段と、前記制御手段からの動作指
示に応じてメモリ部における読み出し動作と書き込み動
作との制御を行うカラム系制御手段とを備えたＤＤＲ−
ＳＤＲＡＭからなる半導 体記憶装置であって、 書き込み動作時、書き込みコマンドの入力から所定タイ
ミング差でクロック信号に同期して入力されたデータス
トローブ信号に応じて、前記第１のクロック期間、１／
２クロックごとに書き込みデータをデータ入力手段に取
り込み、 前記制御手段が、前記制御信号の発生から第２のクロッ
ク期間後に次の制御信号を発生することによって、前記
アドレス出力手段が、前記制御信号と次の制御信号とに
応じてそれぞれ２アドレスを出力し、 前記制御手段からの書き込み動作指示信号によって、前
記カラム系制御手段が、第１の書き込み動作制御信号と
第２の書き込み動作制御信号とを前記第２のクロック期
間ごとに発生することによって、 前記データ入力手段に取り込まれた前記第１のクロック
期間の書き込みデータを、メモリ部における前記アドレ
ス出力手段から出力されたそれぞれのアドレスに書き込
むように構成されている ことを特徴とする半導体記憶装
置。 - 【請求項３】 読み出しコマンドの発生時第１の制御信
号を発生するとともに、該第１の制御信号の発生に応じ
て第２の制御信号を発生し、書き込みコマンドの発生時
第３の制御信号を発生するとともに、該第３の制御信号
の発生から第１のクロック期間後に第４の制御信号を発
生し、前記第２の制御信号と第４の制御信号とに応じて
書き込み読み出し動作指示信号を発生する制御手段と、
前記第１の制御信号に応じて入力アドレスをラッチして
第２の制御信号に応じて読み出しアドレスとして出力
し、前記第３の制御信号に応じて入力アドレスをラッチ
して第４の制御信号に応じて書き込みアドレスとして出
力するアドレス出力手段と、前記制御手段からの動作指
示に応じてメモリ部における読み出し動作と書き込み動
作との制御を行うカラム系制御手段とを備えたＤＤＲ−
ＡＤＲＡＭからなる半導体記憶装置であって、 書き込み動作時、書き込みコマンドの入力から所定タイ
ミング差でクロック信号に同期して入力されたデータス
トローブ信号に応じて、前記第１のクロック期間、１／
２クロックごとに書き込みデータをデータ入力手段に取
り込み、 前記制御手段が、前記第４の制御信号の発生から第２の
クロック期間後に次の制御信号を発生することによっ
て、前記アドレス出力手段が、前記第４の制御信 号と次
の制御信号とに応じてそれぞれ２アドレスを出力し、 前記制御手段からの書き込み動作指示信号によって、前
記カラム系制御手段が、第１の書き込み動作制御信号と
第２の書き込み動作制御信号とを前記第２のクロック期
間ごとに発生することによって、 前記データ入力手段に取り込まれた前記第１のクロック
期間の書き込みデータを、メモリ部における前記アドレ
ス出力手段から出力されたそれぞれのアドレスに書き込
むように構成されている ことを特徴とする半導体記憶装
置。 - 【請求項４】 読み出しコマンドの発生時、第１の制御
信号を発生するとともに、該第１の制御信号の発生に続
いて第２の制御信号を発生し、書き込みコマンドの発生
時、第３の制御信号を発生するとともに、該第３の制御
信号の発生から第１のクロック期間後に第４の制御信号
を発生し、さらに前記第２の制御信号と第４の制御信号
の発生時第５の制御信号を発生し、前記第２の制御信号
と第４の制御信号とに応じて書き込み読み出し動作指示
信号を発生する制御手段と、前記第１の制御信号に応じ
て入力アドレスをラッチして第２の制御信号に応じて信
号保持手段に保持し、前記第３の制御信号に応じて入力
アドレスをラッチして第４の制御信号に応じて前記信号
保持手段に保持して、前記第５の制御信号に応じて前記
信号保持手段に保持されたアドレスを読み出しアドレス
又は書き込みアドレスとして出力するアドレス出力手段
と、前記制御手段からの動作指示に応じてメモリ部にお
ける読み出し動作と書き込み動作との制御を行うカラム
系制御手段とを備えたＤＤＲ−ＳＤＲＡＭからなる半導
体記憶装置であって、 書き込み動作時、書き込みコマンドの入力から所定タイ
ミング差でクロック信号に同期して入力されたデータス
トローブ信号に応じて、前記第１のクロック期間、１／
２クロックごとに書き込みデータをデータ入力手段に取
り込み、 前記制御手段が、前記第５の制御信号の発生から第２の
クロック期間後に次の制御信号を発生することによっ
て、前記アドレス出力手段が、前記第５の制御信号と次
の制御信号とに応じてそれぞれ２アドレスを出力し、 前記制御手段からの書き込み動作指示信号によって、前
記カラム系制御手段が、第１の書き込み動作指示信号と
第２の動作指示信号とを前記第２のクロック期間ごとに
発生することによって、 前記データ入力手段に取り込まれた前記第１のクロック
期間の書き込みデータを、メモリ部における前記アドレ
ス出力手段から出力されたそれぞれのアドレスに書き込
むように構成されている ことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30764598A JP3312602B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
| US09/427,955 US6178139B1 (en) | 1998-10-28 | 1999-10-27 | Semiconductor memory device comprised of a double data rate-synchronous dynamic random access memory |
| KR1019990047326A KR100317542B1 (ko) | 1998-10-28 | 1999-10-28 | 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30764598A JP3312602B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000132966A JP2000132966A (ja) | 2000-05-12 |
| JP3312602B2 true JP3312602B2 (ja) | 2002-08-12 |
Family
ID=17971543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30764598A Expired - Fee Related JP3312602B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US6178139B1 (ja) |
| JP (1) | JP3312602B2 (ja) |
| KR (1) | KR100317542B1 (ja) |
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| KR100416617B1 (ko) * | 2002-03-25 | 2004-02-05 | 삼성전자주식회사 | ｔＤＱＳＳ 윈도우를 개선할 수 있는 데이터 입력방법 및데이터 입력버퍼 |
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| KR100660892B1 (ko) | 2005-11-21 | 2006-12-26 | 삼성전자주식회사 | 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 |
| US7948812B2 (en) | 2006-11-20 | 2011-05-24 | Rambus Inc. | Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift |
| US7975162B2 (en) * | 2006-11-28 | 2011-07-05 | Samsung Electronics Co., Ltd. | Apparatus for aligning input data in semiconductor memory device |
| US7844798B2 (en) * | 2007-12-13 | 2010-11-30 | Qimonda Ag | Command protocol for integrated circuits |
| KR102091823B1 (ko) * | 2012-12-17 | 2020-03-20 | 에스케이하이닉스 주식회사 | 반도체 장치의 어드레스 입력 회로 |
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| JPH0855967A (ja) * | 1994-07-29 | 1996-02-27 | Texas Instr Inc <Ti> | 強誘電体薄膜キャパシタの製造方法 |
| JPH10140128A (ja) | 1996-11-07 | 1998-05-26 | Sekisui Chem Co Ltd | 硬化型粘接着剤組成物、フレキシブルプリント基板と補強板との接着方法及びフレキシブルプリント基板の補強方法 |
| JP4031859B2 (ja) * | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
-
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- 1998-10-28 JP JP30764598A patent/JP3312602B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-27 US US09/427,955 patent/US6178139B1/en not_active Expired - Lifetime
- 1999-10-28 KR KR1019990047326A patent/KR100317542B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
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|---|
| Ｈ−Ｃ．Ｐａｒｋ，Ａ ８３３Ｍｂ／ｓ２．５Ｖ ４Ｍｂ Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ ＳＲＡＭ，ＩＳＳＣ９８／ＳＥＳＳＩＯＮ２２／ＳＲＡＭ／ＰＡＰＥＲ ＳＰ２２．５ |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100317542B1 (ko) | 2001-12-24 |
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| US6178139B1 (en) | 2001-01-23 |
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