KR100543906B1 - 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 - Google Patents

어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것이며, 특히 동기식 반도체 메모리에 관한 것이며, 더 자세히는 동기식 반도체 메모리의 어드레스 입력 구조에 관한 것이다. 어드레스 핀의 수를 줄일 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 동기식 반도체 메모리 소자의 어드레스 입력 구조를 변경하여 커맨드 핀이 어드레스 핀의 역할을 공유하도록 한다. 즉, 클럭의 라이징 에지에서는 커맨드 핀을 통해 커맨드를 받아들이도록 하고, 클럭의 폴링 에지에서는 커맨드 핀과 어드레스 핀을 통해 어드레스를 받아들이도록 한다. 물론, 클럭의 라이징 에지에서 어드레스를 받아들이도록 하고 클럭의 폴링 에지에서 커맨드를 받아들이도록 하는 방안도 생각할 수 있다. 따라서, 본 발명에 따르면 커맨드 핀 수만큼의 어드레스 핀의 수를 줄일 수 있게 된다.
동기식 반도체 메모리, 클럭, 어드레스, 커맨드, 공통 핀

Description

어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자{Synchronous semiconductor memory device with reduced number of address pins}
도 1은 종래기술에 따른 동기식 반도체 메모리 소자의 커맨드/어드레스 입력 구조를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 커맨드/어드레스 입력 구조를 나타낸 도면.
도 3은 상기 도 2의 래치(26, 28)의 회로 구성도.
도 4는 상기 도 2의 클럭펄스 생성기(24)의 로직 구성을 예시한 도면.
도 5는 폴링 내부클럭펄스(clk_fp2) 생성기의 다른 로직 구성을 예시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 입력 버퍼
22 : 클럭 버퍼
24 : 클럭펄스 발생기
26 : 라이징 래치
28 : 폴링 래치
본 발명은 반도체 메모리에 관한 것이며, 특히 동기식 반도체 메모리에 관한 것이며, 더 자세히는 동기식 반도체 메모리의 어드레스 입력 구조에 관한 것이다.
근래 반도체 메모리 개발 분야의 가장 두드러진 이슈(issue)는 SDRAM, DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 동기식 메모리라 할 수 있다. 동기식 메모리는 일반 메모리에 비해 고속 동작이 가능하여 향후의 메모리 시장을 주도할 것으로 기대된다.
통상적으로, CPU는 메모리가 커맨드를 인식하도록 하기 위하여 제어 신호의 조합을 이용한다. 예컨대, 칩 선택신호(CSz), 라이트 인에이블 신호(WEz) 등이 인에이블 되면 메모리는 이를 라이트 명령으로 인식하고 라이트 동작을 수행하게 된다. CPU로부터 전달되는 외부 제어 신호에는 칩선택신호(CSz), 라이트인에이블신호(WEz), 컬럼어드레스스트로브신호(CASz), 로우어드레스스트로브신호(RASz), 클럭인에이블신호(CKEz) 등이 있으며, 전술한 바와 같이 상기의 외부 제어 신호를 조합하여 커맨드를 구현하기 때문에 통상 이들을 커맨드 신호라 하며, 이들을 메모리 내부로 인가하기 위한 핀을 커맨드 핀이라 부르고 있다.
이처럼 반도체 메모리 칩은 다수의 커맨드 핀을 구비하고 있으며, 해당 커맨 드가 수행될 메모리 셀을 특정하기 위하여 통상적으로 커맨드 핀 보다 훨씬 많은 수의 어드레스 핀을 구비하고 있다.
도 1은 종래기술에 따른 동기식 반도체 메모리 소자의 커맨드/어드레스 입력 구조를 나타낸 도면이다.
도 1을 참조하면, 도시된 동기식 반도체 메모리 소자는, 14개의 어드레스 핀(A0∼A13)과 5개의 커맨드 핀(CS, RAS, CAS, WE, CKE), 2개의 클럭 핀(CLK, CLKz)을 구비하고 있다. 어드레스 핀(A0∼A13) 및 커맨드 핀(CS , RAS, CAS, WE, CKE)에는 각각 입력 버퍼(10)가 연결되며, 클럭 핀(CLK, CLKz)에는 클럭 버퍼(12)가 연결된다. 한편, 어드레스 핀(A0∼A13) 및 커맨드 핀(CS , RAS, CAS, WE, CKE)에 인가된 신호를 버퍼링하기 위한 입력 버퍼(10)에는 각각 래치(16)가 연결된다.
각각의 래치(16)는 내부클럭펄스(clkp2)에 제어 받아 어드레스나 커맨드를 래치한다. 어드레스 핀(A0∼A13)에 연결된 래치는 내부클럭펄스(clkp2)에 응답하여 래치된 어드레스 신호(at<0:13>)를 출력하고, 커맨드 핀(CS, RAS, CAS, WE, CKE)에 연결된 래치는 내부클럭펄스(clkp2)에 응답하여 래치된 커맨드 신호(cs2, cs2z, ras2, ras2z, cas2, cas2z, we2, we2z, cke2, cke2z)를 출력한다.
한편, 래치 제어신호로 사용되는 내부클럭펄스(clkp2)는 클럭 버퍼(12)로부터 출력된 내부클럭(iclk)을 입력으로 하는 클럭펄스 생성기(14)의 출력 신호이다.
상기와 같은 커맨드/어드레스 입력 구조를 가지는 종래의 동기식 반도체 메모리 소자는 클럭의 라이징 에지에서 커맨드와 어드레스를 받아들이고 있다. 물론 커맨드 신호는 커맨드 핀으로 받아들이고, 어드레스 신호는 어드레스 핀으로 받아 들이고 있다. 따라서, 커맨드와 어드레스를 동시에 받아 들이기 위해서는 도시된 바와 같이 커맨드 핀과 어드레스 핀이 독립적으로 존재해야 했던 것이다.
반도체 메모리의 집적도는 계속해서 증가하고 있으며, 이는 메모리 셀의 증가를 의미한다. 한편, 메모리 셀의 수가 늘어나게 되면 당연히 어드레스 비트 수가 늘어나게 되며, 이는 어드레스 핀 수의 증가로 귀결된다.
반도체 제조 공정 기술의 향상으로 디자인 룰은 꾸준히 감소하고 있으나, 패키지 기술은 이러한 추세를 뒷받침하는데 한계를 드러내고 있어 핀 수의 증가는 칩 사이즈의 증대를 초래할 수 밖에 없다. 반도체 메모리 칩 사이즈의 증대는 그것이 미치는 파장이 매우 심각하기 때문에 반도체 메모리 칩에서 가장 많은 수를 요하는 어드레스 핀 수의 증가를 억제할 수 있는 방안이 필요하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 어드레스 핀의 수를 줄일 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 클럭에 동기되어 동작하는 동기식 반도체 메모리 소자에 있어서, 상기 클럭의 제1 에지에 동기되어 적어도 하나의 입력 핀을 통해 커맨드를 받아들이고, 상기 클럭의 제2 에지에 동기 되어 상기 입력 핀을 통해 어드레스를 받아들이는 동기식 반도체 메모리 소자.가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 클럭에 동기되어 동작하는 동기식 반도체 메모리 소자에 있어서, 커맨드/어드레스 공통 핀을 구비하며, 상기 클럭의 제1 에지에 동기되어 상기 커맨드/어드레스 공통 핀에 인가된 신호를 커맨드로 인식하고, 상기 클럭의 제2 에지에 동기되어 상기 커맨드/어드레스 공통 핀에 인가된 상기 입력 핀을 어드레스로 인식하는 동기식 반도체 메모리 소자가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 동기식 반도체 메모리 소자에 있어서, 커맨드/어드레스 공통 핀; 상기 커맨드/어드레스 공통 핀에 인가된 커맨드 신호 및 어드레스 신호를 버퍼링하기 위한 제1 입력 버퍼; 내부 클럭의 제1 에지에 동기되어 상기 제1 입력 버퍼로부터 출력된 상기 커맨드 신호를 래치하기 위한 제1 래칭 수단; 및 상기 내부 클럭의 제2 에지에 동기되어 상기 제1 입력 버퍼로부터 출력된 상기 어드레스 신호를 래치하기 위한 제2 래칭 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
본 발명은 동기식 반도체 메모리 소자의 어드레스 입력 구조를 변경하여 커맨드 핀이 어드레스 핀의 역할을 공유하도록 한다. 즉, 클럭의 라이징 에지에서는 커맨드 핀을 통해 커맨드를 받아들이도록 하고, 클럭의 폴링 에지에서는 커맨드 핀과 어드레스 핀을 통해 어드레스를 받아들이도록 한다. 물론, 클럭의 라이징 에지에서 어드레스를 받아들이도록 하고 클럭의 폴링 에지에서 커맨드를 받아들이도록 하는 방안도 생각할 수 있다. 따라서, 본 발명에 따르면 커맨드 핀 수만큼의 어드 레스 핀의 수를 줄일 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 커맨드/어드레스 입력 구조를 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 동기식 반도체 메모리 소자는, 14개의 어드레스 핀(A5∼A13)과 5개의 커맨드/어드레스 핀(CS//A4, RAS//A3, CAS//A2, WE//A1, CKE//A0), 2개의 클럭 핀(CLK, CLKz)을 구비하고 있다. 즉, 커맨드 핀이 어드레스 핀의 역할을 공유하고 있다.
어드레스 핀(A5∼A13) 및 커맨드/어드레스 핀(CS//A4, RAS//A3, CAS//A2, WE//A1, CKE//A0)에는 각각 입력 버퍼(20)가 연결되며, 클럭 핀(CLK, CLKz)에는 클럭 버퍼(22)가 연결된다. 한편, 어드레스 핀(A5∼A13)에 인가된 신호를 버퍼링하기 위한 입력 버퍼(20)에는 각각 폴링 래치(28)가 연결되며, 커맨드/어드레스 핀(CS//A4, RAS//A3, CAS//A2, WE//A1, CKE//A0)에 인가된 신호를 버퍼링하기 위한 입력 버퍼(20)에는 각각 라이징 래치(26) 및 폴링 래치(26)가 연결된다.
여기서, 라이징 래치(26)는 라이징 내부클럭펄스(clk_rp2)에 제어 받아 커맨드를 래치하며, 폴링 래치(28)는 폴링 내부클럭펄스(clk_fp2)에 제어 받아 커맨드를 래치한다. 라이징 내부클럭펄스(clk_rp2) 및 폴링 내부클럭펄스(clk_fp2)는 내 부 클럭(iclk)를 입력으로 하는 클럭펄스 발생기(24)의 출력 신호로서, 라이징 내부클럭펄스(clk_rp2)는 내부 클럭(iclk)의 라이징 에지에 동기된 펄스이고, 폴링 내부클럭펄스(clk_fp2)는 내부 클럭(iclk)의 폴링 에지에 동기된 펄스이다.
도 3은 상기 도 2의 래치(26, 28)의 회로 구성도이다.
도 3을 참조하면, 도시된 래치는 일반적인 클럭펄스 동기회로의 구성을 나타내고 있으며, 회로적으로는 종래의 래치와 달라진 부분이 없다. 다만, 라이징 래치(26)의 경우 라이징 내부클럭펄스(clk_rp2)에 동기되고, 폴링 래치(28)의 경우 폴링 내부클럭펄스(clk_fp2)에 동기된다는 점이 다를 뿐이다.
도시된 래치는 래치부(30)와 구동부(32)로 구성된다. 먼저, 래치부(30)는 라이징 내부클럭펄스(clk_rp2) 또는 폴링 내부클럭펄스(clk_fp2)를 게이트 입력으로 하는 인에이블 트랜지스터(M1, M3, M4, M9, M10)와, 입력신호(vin, vinz)를 게이트 입력으로 하는 입력 트랜지스터(M7, M8)와, 정출력단(lat) 및 부출력단(latb) 사이에 크로스 커플되어 신호를 래치하기 위한 래칭 트랜지스터(M2, M3, M5, M6)와, 정출력단(lat) 및 부출력단(latb)의 신호를 반전시켜 부출력신호(outz) 및 정출력신호(out)로 출력하기 위한 인버터(INV1, INV2)를 구비한다. 전술한 바와 같이 래치부(30)는 일반적인 클럭펄스 동기회로의 구성을 나타내고 있으므로 각 트랜지스터의 상세 연결 관계에 대해서는 그 설명을 생략하기로 한다.
한편, 구동부(32)는 정출력신호(out) 및 부출력신호(outz)를 입력으로 하여 노아 래치를 구성하는 2 개의 노아 게이트(NOR1, NOR2)와, 노아 래치의 출력을 반전 구동하여 출력신호를 생성하기 위한 인버터(INV3)로 구성된다.
도 4는 상기 도 2의 클럭펄스 생성기(24)의 로직 구성을 예시한 도면이다. 도 4의 (a)는 라이징 내부클럭펄스(clk_rp2)를 생성하기 위한 로직 구성을, (b)는 폴링 내부클럭펄스(clk_fp2)를 생성하기 위한 로직 구성을 각각 예시하고 있다.
도 4의 (a)를 참조하면, 도시된 클럭펄스 생성기는 내부 클럭(iclk)을 입력으로 하는 반전지연부(40)와, 내부 클럭(iclk)을 일입력으로 하고 반전지연부(40)의 출력을 타입력으로 하는 낸드 게이트(42)와, 그의 출력을 반전시켜 라이징 내부클럭펄스(clk_rp2)로 출력하기 위한 인버터(44)로 구성된다. 따라서, 라이징 내부클럭펄스(clk_rp2)는 내부 클럭(iclk)의 라이징 에지에 동기된 펄스가 된다.
도 4의 (b)를 참조하면, 도시된 클럭펄스 생성기는 입력 클럭으로서 반전된 내부 클럭(iclkz)을 사용한다는 점을 제외하고는 상기 도 4의 (a)의 클럭펄스 생성기와 동일한 로직 구성을 가짐을 알 수 있다. 따라서, 폴링 내부클럭펄스(clk_fp2)는 내부 클럭(iclk)의 폴링 에지에 동기된 펄스가 된다.
한편, 도 5는 폴링 내부클럭펄스(clk_fp2) 생성기의 다른 로직 구성을 예시한 도면이다.
도 5를 참조하면, 상기 도 4의 (b)와 비교할 때, 입력 클럭으로서 반전된 내부 클럭(iclkz)을 사용하지 않고 내부 클럭(iclk)을 그대로 사용하는 대신 인버터(INV4)를 통해 반전시켜 입력시키고 있다. 이 경우, 인버터(INV4)에 의한 지연이 발생하지만 게이트 하나의 지연은 메모리 소자의 동작에 큰 영향을 미치지 않는다.
전술한 바와 같이 본 실시예에 따른 동기식 반도체 메모리 소자는 커맨드 핀 이 어드레스 핀의 역할을 공유하게 된다. 즉, 클럭의 라이징 에지에서는 커맨드 핀을 통해 커맨드를 받아들이고, 클럭의 폴링 에지에서는 커맨드 핀과 어드레스 핀을 통해 어드레스를 받아들이게 된다. 따라서, 본 실시예에 따르면 커맨드 핀 수(5개) 만큼의 어드레스 핀의 수를 줄일 수 있게 되므로, 메모리 소자의 고집적화에 따라 어드레스 핀의 수가 더 요구되는 경우에도 어드레스 핀 수의 증가를 억제할 수 있다.
한편, 신호 입력 핀의 수가 줄어 들면 입력 버퍼의 수를 그 만큼 줄일 수 있기 때문에 대기상태에서의 전류(stand-by current)를 줄일 수 있는 효과를 기대할 수 있으며, 패키지의 단가를 낮출 수 있다. 뿐만 아니라, 여분의 어드레스 핀을 새로운 커맨드를 받아들이는데 사용할 수 있어 보다 다양한 커맨드를 구현할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 동기식 반도체 메모리 소자에서 필요한 어드레스 핀의 수를 줄일 수 있으며, 이로 인하여 고집적화에 따른 패키지 사이즈의 증대를 억제하 고, 대기상태에서의 전류를 줄일 수 있는 효과가 있다.

Claims (12)

  1. 클럭에 동기되어 동작하는 동기식 반도체 메모리 소자에 있어서,
    상기 클럭의 제1 에지에 동기되어 적어도 하나의 입력 핀을 통해 커맨드를 받아들이고, 상기 클럭의 제2 에지에 동기되어 상기 입력 핀을 통해 어드레스를 받아들이는 동기식 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 클럭의 상기 제1 에지는 라이징 에지이며, 상기 제2 에지는 폴링 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 클럭의 상기 제1 에지는 폴링 에지이며, 상기 제2 에지는 라이징 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  4. 클럭에 동기되어 동작하는 동기식 반도체 메모리 소자에 있어서,
    커맨드/어드레스 공통 핀을 구비하며, 상기 클럭의 제1 에지에 동기되어 상 기 커맨드/어드레스 공통 핀에 인가된 신호를 커맨드로 인식하고, 상기 클럭의 제2 에지에 동기되어 상기 커맨드/어드레스 공통 핀에 인가된 상기 입력 핀을 어드레스로 인식하는 동기식 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 클럭의 상기 제1 에지는 라이징 에지이며, 상기 제2 에지는 폴링 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 클럭의 상기 제1 에지는 폴링 에지이며, 상기 제2 에지는 라이징 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  7. 동기식 반도체 메모리 소자에 있어서,
    커맨드/어드레스 공통 핀;
    상기 커맨드/어드레스 공통 핀에 인가된 커맨드 신호 및 어드레스 신호를 버퍼링하기 위한 제1 입력 버퍼;
    내부 클럭의 제1 에지에 동기되어 상기 제1 입력 버퍼로부터 출력된 상기 커 맨드 신호를 래치하기 위한 제1 래칭 수단; 및
    상기 내부 클럭의 제2 에지에 동기되어 상기 제1 입력 버퍼로부터 출력된 상기 어드레스 신호를 래치하기 위한 제2 래칭 수단
    을 구비하는 동기식 반도체 메모리 소자.
  8. 제7항에 있어서,
    어드레스 핀;
    상기 어드레스 핀에 인가된 어드레스 신호를 버퍼링하기 위한 제2 입력 버퍼; 및
    상기 내부 클럭의 상기 제2 에지에 동기되어 상기 제2 입력 버퍼로부터 출력된 상기 어드레스 신호를 래치하기 위한 제3 래칭 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 내부 클럭을 입력으로 하여 상기 제1 에지에 동기된 제1 클럭펄스 및 상기 제2 에지에 동기된 제2 클럭펄스를 생성하기 위한 클럭펄스 발생 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 래칭 수단은 상기 제1 클럭펄스에 제어 받으며, 상기 제2 및 제3 래칭 수단은 상기 제2 클럭펄스에 제어 받는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 에지는 라이징 에지이며, 상기 제2 에지는 폴링 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  12. 제9항 또는 제10항에 있어서,
    상기 제1 에지는 폴링 에지이며, 상기 제2 에지는 라이징 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
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