KR0132645B1 - 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스 - Google Patents
타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스Info
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- KR0132645B1 KR0132645B1 KR1019940007002A KR19940007002A KR0132645B1 KR 0132645 B1 KR0132645 B1 KR 0132645B1 KR 1019940007002 A KR1019940007002 A KR 1019940007002A KR 19940007002 A KR19940007002 A KR 19940007002A KR 0132645 B1 KR0132645 B1 KR 0132645B1
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 claims abstract description 20
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 claims abstract description 20
- 102100039497 Choline transporter-like protein 3 Human genes 0.000 claims description 42
- 101000889279 Homo sapiens Choline transporter-like protein 3 Proteins 0.000 claims description 42
- 230000003111 delayed effect Effects 0.000 claims description 21
- 102100039496 Choline transporter-like protein 4 Human genes 0.000 claims description 19
- 101000889282 Homo sapiens Choline transporter-like protein 4 Proteins 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 17
- 102100039505 Choline transporter-like protein 5 Human genes 0.000 claims description 15
- 101000889267 Homo sapiens Choline transporter-like protein 5 Proteins 0.000 claims description 15
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000008859 change Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Abstract
동기 다이나믹 랜덤 억세스 메모리 디바이스는 내부 시퀀스를 한정하기 위하여 외부 코맨드 신호를 래치하고, 입력 회로(1)은 외부 코맨드 신호를 래칭하기 위하여 시스템 클럭 신호 CLK 및 클럭 엔에이블 신호 CKE로부터 내부 제어 신호 CTL1을 생성하며, 상기 입력 회로는 기능 장애가 일어나지 않도록 외부 클럭 신호의 듀티 비율에 관계없이 선정된 시간 주기 동안 활성 레벨로 내부 제어 신호를 유지한다.
Description
제1도는 본 발명에 따른 동기 다이나믹 랜덤 억세스 메모리 디바이스에 일체된 입력 회로의 배열을 도시한 블럭도.
제2도는 입력 회로에 일체된 각 제1 입력단의 배열을 도시하는 회로도.
제3도는 입력 회로에 일체된 제1 제어기의 배열을 도시하는 논리도.
제4도는 입력 회로에 일체된 제2 제어기의 배열을 도시하는 회로도.
제5도는 입력 회로에 일체된 제3 제어기의 배열을 도시하는 논리도.
제6도는 입력 회로의 배열을 도시하는 회로도.
제7도는 본 발명에 따른 입력 회로를 갖는 동기 다이나믹 랜덤 억세스 메모리 디바이스의 배열을 도시하는 블럭도.
제8도는 입력 회로의 회로 동작을 도시하는 타이밍 챠트.
＊도면의 주요 부분에 대한 부호의 설명
1, 170 : 입력 회로 2 : 단일 반도체 칩
11, 12 : 제1 및 제2 입력단 11a : 전류 미러 회로,
13, 14, 15 : 제1, 제2 및 제3 제어기 16, 17 : 클럭 핀
13a : 제1 원 쇼트 펄스 발생기 13b : 제2 원 쇼트 펄스 발생기
13c : 지연 회로
본 발명은 반도체 동기 메모리 디바이스에 관한 것으로, 특히 버스트 억세스용 반도체 동기 메모리 디바이스에 일체된 입력 회로에 관한 것이다.
반도체 메모리 디바이스는 중앙 처리 장치, 게이트 어레이 등과 함께 전자 시스템을 형성한다. 시스템 부품은 일반적으로 시스템 클럭과 동기화된다. 그러나 반도체 메모리 디바이스는 시스템 클럭과 비동기화된다. 일반적으로, 반도체 메모리 디바이스는 전원 핀, 접지 핀, 어드레스 포트, 입·출력 데이타 포트 및 제어 신호 포트를 통해 다른 시스템 부품과 접속되고, 로우 어드레스 스트로브 신호 RAS, 컬럼 어드레스 스트로브 신호 CAS, 기록 엔에이블 신호 WE 및 출력 엔에이블 신호 OE는 반도체 메모리 디바이스를 제어하기 위해 제어 신호 포트에 공급된다. 각 외부 엔에이블 신호 RAS, CAS, WE 또는 OE의 전압 레벨은 반도체 메모리 디바이스의 내부 상태를 한정하고, 외부 엔에이블 신호로부터 시작되는 기능은 시스템 클럭없이 진행된다.
반도체 디바이스 제조자는 중앙 처리 장치 및 데이타 프로세싱/전송 속도로 다른 시스템 부품을 향상시키고, 고속화(speed-up)이 또한 반도체 메모리 디바이스에 요구된다.
해결 방법 중 하나는 동기 랜덤 억세스 메모리 디바이스이고, 동기 랜덤 억세스 메모리 디바이스는 중앙 처리 장치와 유사한 시스템 클럭 신호로 제어된다. 상세하게, 코맨드 신호는 시스템 클럭 신호와 동기되어 동기 다이나믹 랜덤 억세스 메모리 디바이스에 공급되고, 그 동기 다이나믹 랜덤 억세스 메모리 디바이스는 내부 시퀀스를 제어하기 위하여 코맨드 신호를 디코드한다. 외부 어드레스 신호 및 입력 데이타 신호는 또한 시스템 클럭 신호와 동기되어 동기 다이나믹 랜덤 억세스 메모리 디바이스에 공급된다.
동기 다이나믹 랜덤 억세스 메모리 디바이스는 단일 컬럼 어드레스 신호를 갖는 통보 수신단(destination)에 저장된 데이타 비트를 연속적으로 전달하고, 이러한 연속 전달은 버스트 억세스(burst access)라 칭한다. 버스트 억세스는 평균 억세스 속도를 종래의 페스트 페이지(fast page) 모드 다이나믹 랜덤 억세스 메모리 디바이스보다 4배가 더 빠르게 향상시킨다.
이해되는 바와 같이, 동기 다이나믹 랜덤 억세스 메모리 디바이스는 고속 억세스 속도로 인해 시스템 설계자에게 관심으로 끌고, 외부 코맨드 신호는 동기 다이나믹 랜덤 억세스 메모리 디바이스용의 내부 시퀀스를 선택한다.
예를 들면, 활성 레벨의 로우 어드레스 스트로브 신호 RAS는 외부 코맨드 신호 ACTIVE로 대체되고, 외부 코맨드 ACTIVE에 의해 동기 다이나믹 랜덤 억세스 메모리 디바이스는 로우 어드레스 신호를 래치시킨 후, 로우 어드레스 신호에 의해 표시된 로우 어드레스가 할당된 워드 라인과 결합된 메모리 셀에 대한 재생 시퀀스를 개시하고, 최종적으로 컬럼 선택 전에 다른 기능을 완료시킨다.
반면에, 비활성 레벨의 로우 어드레스 스트로브 신호 RAS는 외부 코맨드 신호 PRECHARGE로 대체되고, 이 외부 코맨드 신호 PRECHARGE에 의해 동기 다이나믹 랜덤 억세스 메모리 디바이스는 선택된 워드 라인을 탈에너지화시키며, 비트 라인 쌍을 예비 충전하며, 데이타 전송 전에 다른 시퀀스를 완료시킨다.
비동기 다이나믹 랜덤 억세스 메모리 디바이스는 CAS-Before-RAS 엔트리 타이밍, 즉 저 레벨로 로우 어드레스 스트로브 신호의 변경 전에 저 레벨로 변경된 컬럼 어드레스 억세스 스트로브 신호를 갖는 데이타 억세스 사이의 간격에서 재생 시퀀스를 개시하고, CAS-Before-RAS 엔트리 타이밍은 외부 코맨드 신호 REFRESH로 대체된다.
로우 어드레스 스트로브 신호의 변경 후 컬럼 어드레스 스트로브 신호의 변경은 외부 코맨드 신호 READ로 대체되고, 외부 코맨드 신호 READ에 의해 동기 다이나믹 랜덤 억세스 메모리 디바이스는 비트 라인 쌍을 입·출력 데이타 버퍼 장치에 선택적으로 접속되게 한다.
표준 다이나믹 랜덤 억세스 메모리 디바이스에 있어서, 기록 엔에이블 신호 WE는 입·출력 데이타 버퍼 장치에 선택된 비트 라인 쌍에 입력 데이타 비트를 표시하는 전위차를 공급하도록 해준다.
이들 외부 코맨드 신호는 시스템 클럭 신호와 동기되어 래치되고, 외부 코맨드 신호용의 설정 시간 및 유지 시간은 2 nano-second 정도이다. 따라서, 윈도우는 아주 폭이 좁아서 어드레스 포트의 제1 입력단 및 데이타 포트의 제1 입력단이 모든 시간에서 엔에이블될 수 있다. 핀은 십 내지 수십으로 이루어지고, 관련된 제1 입력단은 많은 양의 전류를 소모한다. 따라서, 종래 기술의 동기 다이나믹 랜덤 억세스 메모리 디바이스 본래의 제1 문제점은 제1 입력단에서 소모된 많은 양의 전류이다.
외부 코맨드 신호는 동기 다이나믹 랜덤 억세스 메모리 디바이스에 차례로 공급되고, 내부 시퀀스를 한정한다. 시스템 클럭의 듀티 비율이 변동하는 경우, 동기 다이나믹 랜덤 억세스 메모리 디바이스는 외부 코맨드 신호를 래치하기 위하여 강하되고, 기능 장애가 동기 다이나믹 랜덤 억세스 메모리 디바이스에서 일어난다. 종래의 동기 다이나믹 랜덤 억세스 메모리 디바이스 본래의 제2 문제점은 시스템 클럭 신호의 가변 듀티 비율로 인한 기능 장애이다.
따라서, 본 발명의 주 목적은 종래 기술의 반도체 메모리 디바이스의 본래의 문제점으로부터 자유로운 입력 회로를 제공하는 것이다.
본 발명에 따르면, a)다수의 어드레스 가능한 메모리 셀에 의해 실행되는 메모리 셀 어레이; b)메모리 셀 어레이로부터/에 데이타 비트를 공급하기 위한 입·출력 장치; c)외부 어드레스 신호에 응답하여 입·출력 장치를 다수의 어드레스 가능한 메모리 셀에 선택적으로 결합시키기 위한 어드레싱 시스템; d)외부 코맨드 신호에 응답하여 입·출력 장치 및 어드레싱 시스템을 제어하기 위한 타이밍 발생기; 및 e)외부 클럭 신호 및 외부 클럭 엔에이블 신호에 응답하여 타이밍 발생기를 외부 코맨드 신호에 래치하도록 해주는 메인 내부 제어 신호를 생성하기 위한 입력 회로를 포함하고, 상기 입력 회로는 e-1)외부 클럭 신호와 동기되어 내부 클럭 신호를 생성하도록 동작하고, 외부 클럭 신호에 할당된 제 1 입력단, e-2)외부 클럭 엔에이블 신호와 동기되어 내부 클럭 엔에이블 신호를 생성하도록 동작하고, 외부 클럭 엔에이블 신호에 할당된 제2 입력단 e-3)내부 클럭 신호에 응답하여 선정된 시간 주기 동안 제1 레벨로 유지된 제1 내부 제어 신호를 생성하기 위한 제 1 제어기, 및 e-4) 제1 내부 제어 신호에 응답하여 내부 클럭 엔에이블 신호와 제2 내부 제어 신호 사이에 시간 지연을 도입하기 위한 제2 제어기를 갖고 있으며, 제2 내부 제어 신호는 상기 제1 제어기가 상기 선정된 기간 동안 제1 레벨로 유지되는 내부 클럭 신호로부터 메인 내부 제어 신호를 발생할 수 있는 동기 반도체 메모리 디바이스를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 목적 및 장점에 대해 설명하고자 한다.
제1도를 참조하면, 본 발명을 구현하는 입력 회로(1)는 단일 반도체 칩(2)상에 제조된 동기 다이나믹 랜덤 억세스 메모리 디바이스에 일체화된다. 일반적으로, 입력 회로(1)은 제1 및 제2 입력단(11 및 12), 및 제1, 제2 및 제3 제어기(13, 14 및 15)를 포함하고, 내부 제어 신호 CTL1 및 엔에이블 신호 EBL을 생성한다.
제1 입력단(11)은 시스템 클럭 신호 CLK에 할당된 클럭 핀(16)에 접속되고, 제2 입력단(12)는 클럭 엔에이블 신호 CKE에 할당된 제어 신호 핀(17)에 접속된다. 제1 입력단(11)은 제 2 입력단(12)와 배열이 유사하다. 제1 입력단(11)은 p채널 증가형 부하 트랜지스터 Qp1/Qp2 및 n 채널 증가형 증폭 트랜지스터 Qn3/Qn4의 2개의 직렬 결합에 의해 실행되는 전류 미러 회로(11a)를 포함한다. n 채널 증가형 증폭 트랜지스터 Qn3 및 Qn4의 게이트 전극은 한쌍의 입력 노드 N1 및 N2로 작용하고, 입력 노드 N1과 N2 사이의 전위차는 출력 노드 N3에서 출력 전압 신호로 반전된다. 입력 노드 N2에서의 전압 레벨이 입력 노드 N1에서의 전압 레벨보다 낮은 경우, 전류 미러 회로(11a)는 출력 노드 N3에서 고 전압 레벨을 생성한다. 반면에, 입력 노드 N2에서의 전압 레벨이 입력 노드 N1에서의 전압 레벨보다 높은 경우, 전류 미러 회로(11a)는 출력 노드 N3에서 저 전압 레벨을 생성한다.
더욱이 제 1 입력단(11)은 전원 전압 라인 Vdd와 전류 미러 회로(11a) 사이에 결합된 한쌍의 p 채널 증가형 스위칭 트랜지스터 Qn5 및 Qn6, 출력 노드 N3와 접지 전압 라인 GND 사이에 결합된 n 채널 증가형 스위칭 트랜지스터 Qn7 및 출력 노드 N3과 결합된 인버터(11b)를 더 포함한다. P 채널 증가형 스위칭 트랜지스터 Qn5 및 Qn6, 및 n 채널 증가형 스위칭 트랜지스터 Qn7은 제어 신호 노드(18)에 공급된 엔에이블 신호 EBL과 엔에이블되어 상보적으로 턴 온 및 턴 오프된다. 즉, 엔에이블 신호 EBL이 고 또는 포지티브 전원 전압 레벨 내로 유지되는 동안, p 채널 증가형 스위칭 트랜지스터 Qp5 및 Qp6은 전류 미러 회로(11a)를 전원 전압 라인 Vdd로부터 분리시키고, n 채널 증가형 스위칭 트랜지스터 Qn7은 접지 전압 레벨로 출력 노드 N3을 유지한다. 반면에, 엔에이블 신호 EBL이 저 또는 접지 전압 레벨로 떨어질 경우, n 채널 증가형 스위칭 트랜지스터 Qn7은 턴 오프되고, p 패널 증가형 스위칭 트랜지스터 Qp5 및 Qp6은 전류를 전류 미러 회로에 공급한다. 그 다음, 전류 미러 회로(11a)는 출력 노드 N3에서 입력 노드 N1과 N2 사이의 전위차를 출력 전압 신호로 변환시키고, 인버터(11b)는 정규 클럭 신호 CLK'를 생성한다. 선정된 시간 지연은 시스템 클럭 신호 CLK와 정규 클럭 신
호 CLK' 사이에 도입된다.
전류 미러 회로(11a)는 모든 시간에서 동작하지 않고, 엔에이블 신호 EBL이 저 전압 레벨로 유지되는 동안 동작된다. 이것은 전류 소비의 감소를 초래한다.
제 1 입력단(11)은 입력 노드 N1/N2와 제어 신호 노드(19) 사이에 결합된 n 채널 증가형 보호 트랜지스터 Qn8 및 Qn9, 및 클럭 신호 핀(16)을 포함하고, 시스템 클럭 신호 CLK 및 기준 신호 REF는 각각 신호 핀(16) 및 신호 노드(19)에 할당된다. 포지티브 전원 전압 레벨 Vdd는 n채널 증가형 보호 트랜지스터 Qn8 및 Qn9의 게이트 전극에 공급된다. n 채널 증가형 보호 트랜지스터 Qn9는 원하지 않은 서지 전압에 대한 제한기로서 작용하고, n 채널 증가형 보호 트랜지스터 Qn8은 클럭 신호 CLK로 기준 신호 REF를 향상시킨다.
제1 입력단(12)는 유사하게 배열되고, 정규 클럭 엔에이블 신호 CKE'을 생성하며, 시간 지연은 또한 도입된다.
제3도를 참조하면, 제1 제어기(13)은 제1 원 쇼트 펄스 발생기(13a) 및 제2 원 쇼트 펄스 발생기(13b)를 갖고 있고, 정규 클럭 신호 CLK'는 제1 입력단(11)에서 제1 및 제2 원 쇼트 펄스 발생기(13a 및 13b)로 공급된다.
제1 원 쇼트 펄스 발생기(13a)는 지연 회로(13c) 및 NAND 게이트 NA1을 포함하고, 지연 회로(13c)는 인버터 IV1, IV2, IV3, IV4 및 IV5의 직렬 결합에 의해 실행된다. 그러나, 제 1 원 쇼트 펄스 발생기(13a)는 NOR 게이트, 지연 회로(13c) 및 다른 인버터로 구성될 수 있다. 인버터 IV1 내지 IV5의 수는 정규 클럭 신호 CLK'의 전파에 도입된 시간 지연을 한정하고, 이러한 이유로 인해 지연 회로(13c)는 다른 여분의 인버터에 의해 실행될 수 있다.
정규 클럭 신호 CLK'는 NAND 게이트 NA1 및 지연 회로(13c)의 입력 노드에 병렬로 공급된다. 정규 클럭 신호 CLK'가 논리 1 레벨에 응답하는 고 전압 레벨로 변경될 때, NAND 게이트 NA1은 엔에이블된다. 그러나, 지연 회로(13c)는 저 전압 레벨로 NAND 게이트 NA1의 다른 입력 노드를 유지하고, NAND 게이드 NA1은 고 전압 레벨로 내부 제어 신호 CTL3을 유지한다. 그러나, 정규 클럭 신호 CLK'가 지연 회로(13c)를 통해 NAND 게이트 NA1의 다른 입력 노드에 도달할 때, NAND 게이트 NA1은 저 전압 레벨로 내부 제어 신호 CTL3을 변경시킨다. 선정된 시간 주기 후, NAND 게이트 NA1은 고 전압 레벨로 내부 제어 신호 CTL3을 복구시키고, 이러한 이유로 인해 내부 제어 신호 CTL3은 지연 회로(13c)에 의해 결정된 리딩 연부와 트레일링 연부 사이의 시간 간격을 갖는 원 쇼트 펄스이다.
제 2 원 쇼트 펄스 발생기(13b)는 NAND 게이트 NA2 및 지연 회로(13d)를 포함하고, 지연 회로(13d)는 인버터 IV6, IV7, IV8 및 IV9의 직렬 결합 및 NOR 게이트 NR1에 의해 실행된다. 즉, 지연 회로(13c)의 인버터 IV5는 NOR 게이트 NR1과 대체되고, NOR 게이트 NR1은 제 2 제어기(14)에 의해 생성된 내부 제어 신호 CTL4와 엔에이블된다. 지연 회로(13d)에 있어서, 인버커 IV6 내지 IV9의 전체 수 및 NOR 게이트 NR1은 정규 클럭 신호 CLK'의 전파에 도입된 시간 지연을 한정한다.
내부 제어 신호 CTL4가 고 전압 레벨로 유지되는 동안, NOR 게이트 NR1은 저 전압 레벨로 이들의 출력 신호를 고정하고, NAND 게이트는 고 전압 레벨로 내부 제어 신호 CTL5를 고정한다. 반면에, 내부 제어 신호 CTL4가 저 전압 레벨로 시프트될 경우, NOR 게이트 NR1은 엔에이블되어, 인버터로 작용한다. 이러한 이유로 인해, 제 2 원 쇼트 펄스 발생기(13b)는 제 1 원 쇼트 펄스 발생기(13a)와 동가로 되고, 내부 제어 신호 CTL1을 생성한다.
지연 회로(13c)는 지연 회로(13d)의 단의 수와 동일하고, 지연 회로(13c 및 13d)의 다른 회로 파라메타는 동일한 시간 지연을 도입하기 위해 이러한 방법으로 정규화된다. 이러한 이유로 인해 내부 제어 신호 CTL1은 시스템 클럭 CLK와 동기되어 내부 제어 신호 CTL3과 동일 시간에서 변경되고, 내부 제어 신호 CTL3과 같이 저 전압 레벨로 유지된다. 저 전압 레벨의 시간 간격은 지연 회로(13c 및 13d)에 의해 도입된 시간 지연에 의해 결정된다. 따라서 내부 제어 신호 CTL3 및 CTL1은 정규 클럭 신호 CLK'와 동기된 원 쇼트 펄스이고, 내부 제어 신호 CTL1은 내부 제어 신호 CTL4로 제어된다. 내부 제어 신호 CTL1은 동기 다이나믹 랜덤 억세스 메모리 디바이스의 메인 내부 제어 신호로 사용된다. 반면에 제어 신호 핀(17)의 상태는 내부 제어 신호 CTL3에 도입되고, 내부 제어 신호 CTL3은 상태를 내부 제어 신호 CTL1에 이동시킨다.
이것은 위험을 방지하기 때문에, 지연 회로(13b)의 최종단에서 내부 제어 신호 CTL4로 NOR 게이트 NR1을 엔에이블시키는 것이 바람직하다.
제4도를 참조하면, 제2 제어 회로(14)는 지연된 플립플롭 회로(14a), 지연된 래치 회로(14b) 및 인버터 IV10 및 IV11을 포함하고, 클럭 엔에이블 신호 CKE' 및 내부 제어 신호 CTL3은 내부 제어 신호 CTL4 및 CTL5을 생성하기 위하여 제2 제어 회로(14)에 공급된다. 정규 클럭 엔에이블 신호 CKE' 및 내부 제어 신호 CTL3은 각각 인버터 IV10 및 IV11의 입력 노드에 공급되고, 인버터 IV10 및 IV11은 반전된 정규 클럭 엔에이블 신호 CCKE' 및 반전된 내부 제어 신호 CCTL3을 공급한다.
지연된 플립플롭 회로(14a)는 트랜스퍼 게이트 TG1, 인버터 IV12, 트랜스퍼 게이트 TG2, 인버터 IV13의 직렬 결합, 인버터 IV12와 함께 1차 메모리 루프를 형성하는 인버터 IV14, 인버터 IV12와 IV14 사이에서 반전된 트랜스퍼 게이트 TG3, 인버터 IV13과 함께 2차 메모리 루프를 형성하는 인버터 IV15 및 인버터 IV13 과 IV15 사이에 도입된 트랜스퍼 게이트 TG4를 포함한다. 각각의 트랜스퍼 게이트 TG1, TG2, TG3 및 TG4는 p 채널 증가형 트랜스퍼 트랜지스터 및 n 채널 증가형 트랜스퍼 트랜지스터의 병렬 결합에 의해 실행되고, 트랜스퍼 게이트 TG1, TG2, TG3 및 TG4는 내부 제어 신호 CTL3 및 반전된 내부 제어 신호 CCTL3에 의해 게이트된다. 반전된 정규 클럭 엔에이블 신호 CCKE'은 트랜스퍼 게이트 TG1의 입력 노드에 공급되고, 내부 제어 신호 CTL3이 고 전압 레벨로 변경될 때에 인버터 IV12에 도달한다. 연속적으로, 내부 제어 신호 CTL3이 저 전압 레벨로 변경될 때, 트랜스퍼 게이트 TG3은 턴 온되고, 정규 클럭 엔에이블 신호 CKE'는 1차 메모리 루프의 노드 N4에 저장된다.
트랜스퍼 게이트 TG2는 트랜스퍼 게이트 TG3과 동시에 턴 온되고, 정규 클럭 엔에이블 신호 CKE'는 2차 메모리 루프로 전송된다. 그 다음, 2차 메모리 루프의 인버터 IV13은 역 위상인 정규 클럭 엔에이블 신호 CKE'와 역 위상인 내부 제어 신호 CTL5를 출력한다.
따라서 지연된 플립플롭 회로(14a)는 정규 클럭 엔에이블 신호 CKE'로부터 내부 제어 신호 CTL5를 생성하기 위하여 내부 제어 신호 CTL3에 응답한다.
지연된 래치 회로(14b)는 트랜스퍼 게이트 TG5 및 인버터 IV16의 직렬 결합, 인버터 IV16과 함께 메모리 루프를 형성하는 인버터 IV17, 인버터 IV16과 IV17 사이에서 반전된 트랜스퍼 게이트 TG6을 포함하고, 트랜스퍼 게이트 TG5 및 TG6은 내부 제어신호 CTL3 및 이들의 반전된 신호에 의해 게이트된다. 즉, 내부제어 신호 CTL3이 고 전압 레벨로 유지되는 동안, 트랜스퍼 게이트 TG5는 턴 온되고, 반전된 정규 클럭 엔에이블 신호 CCKE'는 2차 메모리 루프에서 인버터 IV16으로 전송된다. 연속적으로, 내부 제어 신호 CTL3이 저 전압 레벨로 변경될 때, 트랜스퍼 게이트 TG5는 턴 오프되고, 트랜스퍼 게이트 TG6은 턴 온되므로, 메모리 루프 내의 노드 N5에서 정규 클럭 엔에이블 신호 CKE'를 저장한다.
더욱이, 제 2 제어기(14)는 인버터 IV18을 더 구비하고, 인버터는 노드 N5에서 정규 클럭 엔에이블 신호 CKE'로부터 내부 제어 신호 CTL4를 생성한다.
따라서 지연된 플립플롭 회로(14a)는 정규 엔에이블 신호 CKE'로 반전된 내부 제어 신호 CTL5를 생성하고, 정규 클럭 엔에이블 신호 CKE'와 내부 제어 신호 CTL5 사이에서 내부 제어 신호 CTL3의 클럭 주기의 절반과 등가인 시간 지연을 도입한다. 반면에, 지연된 래치 회로(14b)는 정규 클럭 엔에이블 신호 CKE'로부터 내부 제어 신호 CTL4를 생성하고, 내부 제어 신호 CTL3의 클럭 주기와 등가인 시간 지연을 도입한다. 제어 신호 CTL4 및 CTL5는 내부 제어 신호 CTL3의 리딩 단부에서 각각의 레벨을 변경시킨다.
상술한 바와 같이, 제1 입력단(11 및 12)는 정규 클럭 및 클럭 엔에이블 신호 CKE' 및 CTL3을 생성하고, 제1 및 제2 제어기(13 및 14)는 메인 내부 제어 신호 CTL1을 생성하기 위하여 정규 클럭 및 클럭 엔에이블 신호 CKE' 및 CTL3에 대한 논리 동작을 수행한다.
제3 제어기(15)는 제5 도에 도시한 바와 같이 2개의 인버터(15a 및 15b), 및 NAND 게이트(15c)를 포함하고, 엔이이블 신호 EBL을 생성하기 위하여 내부 제어 신호 CTL4 및 CTL5, 및 정규 클럭 엔에이블 신호 CKE'에 응답한다.
제2도 내지 제5도가 결합될 때, 본 발명을 구현하는 입력 회로는 제 6도에 도시된 바와 같이 예시된다.
제7도를 참조하면, 본 발명에 따른 동기 다이나믹 랜덤 억세스 메모리 디바이스는 단일 반도체 칩(100) 상에 제조되고, 다수의 어드레스 가능한 메모리 셀에 의해 실행되는 메모리 셀 어레이(110)을 포함한다. 제 7 도에 도시되지 않았지만, 워드 라인 및 비트 라인 쌍은 어드레스 가능한 메모리 셀과 선택적으로 결합되고, 로우 어드레스 및 컬럼 어드레스는 각각 워드 라인 및 비트 라인 쌍에 할당된다. 예비 충전 장치(120)은 비트 라인 쌍과 결합되고, 비트 라인 쌍을 모든 판독/기록 시퀀스의 완료에 따라 충전 및 평형을 이룬다.
더욱이, 동기 다이나믹 랜덤 억세스 메모리 디바이스는 어드레스 포트(130)과 결합된 어드레스 버퍼 장치(120), 워드 라인 중 하나를 선택하기 위한 로우 어드레스 디코더/워드 라인 드라이버 장치, 및 비트 라인 쌍을 데이타 입·출력 장치(160)에 선택적으로 결합시키기 위한 컬럼 어드레스 디코더/셀렉터 장치(150)을 포함한다. 컬럼 어드레스 디코더/셀렉터 장치(150)은 외부 컬럼 어드레스 선정 시간에 의해 표시된 컬럼 어드레스를 연속적으로 증가시키고, 데이타 입·출력 장치(160)을 통해 비트 라인 상의 선정된 수의 판독 데이타 비트를 데이타 입·출력 포트 DP로 전송한다.
동기 다이나믹 랜덤 억세스 메모리 디바이스는 제 1 도에 도시된 입력 회로(1)과 동일한 입력 회로(170), 및 제어 신호 핀 RAS, CAS, WE 및 CS에 공급된 외부 코맨드 신호를 래칭하기 위하여 내부 제어 신호 CTL1에 응답하는 타이밍 발생기(180)을 포함한다. 제어 신호 핀 RAS, CAS 및 WE에서의 전압 레벨은 명령을 표시하고, 제어 신호 핀 CS에서의 전압 레벨은 명령의 유효성을 표시한다.
외부 제어 신호는 Refresh, Active, Mode Register Set, Write, No Operation, Read, 및 Precharge라 칭하고, Refresh, Active, Write, Read 및 Precharge에 의해 표시되는 명령은 후술한다. 외부 코맨드 신호 Mode Register Set에 의해 타이밍 발생기는 CAS 호출, 버스트 길이, 연속 또는 인터리브 버스트 억세스 중 하나를 확립한다. CAS 호출은 외부 코맨드 신호 Read의 수신으로부터 제1 데이타 입력까지의 클럭의 수를 표시하고, 버스트 길이는 외부 컬럼 어드레스 신호를 기초로 하여 연속적으로 선택된 컬럼 어드레스의 수이다. 연속 버스트에 있어서, 내부 컬럼 어드레스 신호의 하부 비트는 연속적으로 증가되고, 인터리브 버스트에 의해 하부 비트는 인터리브 방식으로 변경된다.
연속하는 다이나믹 랜덤 억세스 메모리 디바이스는 외부 코맨드 신호 Mode Register Set을 갖는 프로그래밍 모드 Active 및 Read를 갖는 버스트 억세스용 판독 모드, 외부 코맨드 신호 Write를 갖는 기록 모드 및 외부 코맨드 신호 Refresh를 갖는 재생 모드로 선택적으로 들어간다. 그러나, 본 발명이 외부 코맨드 신호의 래치에 관한 것이기 때문에, 이후 추가 설명은 생략한다.
이후 제8도에 관련하여 입력 회로(170)의 회로 동작에 대해 설명한 것이고, 내부 제어 신호 및 회로 부품은 입력 회로(1)와 동일 참조 번호를 붙인다. 외부 코맨드 신호 Refresh, Active, Mode Register Set, Write, No Operation, Read, 및 Precharge는 제 8도에 도시된 바와 같이 제어 신호 핀 RAS, CAS, WE 및 CS에서의 레벨로 표시된다.
시스템 클럭 신호 CLK는 시간 t1, t3, t5, t7, t9 …에서 상승하고, 시간 t2, t4, t6, t8, t10, …에서 감소한다. 제1 입력단(16 및 17)은 시스템 클럭 CLK의 전파 및 클럭 엔에이블 신호 CLK'의 전파에 짧은 지연 시간을 도입하고, 정규 클럭 신호 CLK' 및 정규 클럭 엔에이블 신호 CKE'를 각각 제1 및 제2 제어기 (13 및 14)에 공급한다. 정규 클럭 신호 CLK'와 함께, 제1 원 쇼트 펄스 발생기(13a)는 저 레벨의 원 쇼트 내부 제어 신호 CTL3을 생성한다.
지연된 플립플롭 회로(14a)는 정규 클럭 엔에이블 신호 CKE'에 역위상인 내부 제어 신호CTL3의 모든 감소 타이밍에서 변경된 내부 제어 신호 CTL5를 생성시키고, 지연된 래치 회로(14b)와 결합된 인버터 IV18은 정규 클럭 신호 CKE'와 역위상으로 내부 제어 신호 CTL3의 모든 상승 타이밍에서 변경된 내부 제어 신호 CTL4를 생성한다.
시스템 클럭 신호가 t1에서 상승할지라도, 클럭 엔에이블 신호 CKE는 저 레벨로 유지되고, 메인 내부 제어 신호 CTL1은 디스에이블 상태를 표시하는 저 레벨로 유지된다. 즉, 지연된 플립플롭 회로(14a)는 시간 t1에서 시스템 클럭 신호 CLK과 동기되어 생성된 원 쇼트 저 레벨의 내부 제어 신호 CTL3에 반응하여 정규 클럭 엔에이블 신호 CKE'의 저 레벨을 래치하고, 내부 제어 신호 CTL3의 펄스 상승 후, 내부 제어 신호 CTL4를 공급한다. 이러한 이유로 이해, 정규 클럭 신호 CLK'가 시간 t3 후에 상승할지라도, 제 1 원 쇼트 펄스 발생기(13a)만이 내부 제어 신호 CTL3을 생성하고, 제2 원 쇼트 펄스 발생기(13b)는 비활성 고 레벨로 메인 내부 제어 신호 CTL1을 유지한다. 내부 제어 신호 CTL4는 동기 다이나믹 랜덤 억세스 메모리 디바이스를 위험으로부터 방지한다.
정규 클럭 엔에이블 신호 CKE'은 시간 t3 후, 즉시 엔에이블 상태를 표시하는 고 레벨로 유지된다. 지연된 플립플롭 회로(14a)는 시간 t3 후, 내부 제어 신호 CTL3에 응답하여 정규 클럭 엔에이블 신호 CKE'를 래치하고, 지연된 래치 회로(14b)는 내부 제어 신호 CTL3의 펄스 상승에 동기되어 내부 제어 신호 CTL5를 변경시킨다. 이러한 이유로 인해, 내부 제어 신호 CTL3 및 CTL1은 시간 t5 후에 생성된다. 내부 제어 신호 CTL4가 내부 제어 신호 CTL3의 펄스 상승에서 변경되기 때문에, 제2 원 쇼트 펄스 발생기(13b)는 내부 제어 신호 CTL3의 펄스 상승까지 그 레벨을 유지한다. 이것은 위험 방지에 도움이 된다.
따라서, 제1 및 제2 원 쇼트 펄스 발생기(13a 및 13b)는 내부 제어 신호 CTL3 및 CTL1을 동시에 변경시키고, 메인 내부 제어 시스템 CTL1은 내부 제어 신호 CTL3을 저 레벨로 지속시킨다. 따라서, 시스템 클럭 신호 CLK가 듀티 비율 내에서 변할지라도, 메인 내부 제어 신호 CTL1은 활성 레벨의 일정 시간 주기를 갖고, 위험을 방지하기 위한 마진은 시스템 클럭 CLK의 고 레벨의 시간 주기에 의존하지 않는다. 마진은 시스템 클럭 CLK의 펄스 폭으로부터 내부 제어 신호 CTL3의 저 레벨의 시간 주기를 뺌으로써 주어진다.
클럭 엔에이블 신호 CKE에 의해 입력 회로(170)은 메인 내부 제어 신호 CTL1을 생성할지의 여부를 결정한다. 시간 t1에서의 클럭 엔에이블 신호 CKE의 레벨은 시간 t3에서 유효하게 되고, 시간 t3에서의 클럭 엔에이블 신호 CKE의 레벨은 시간 t5에서 유효하게 된다. 따라서, 제2 제어기(14)는 클럭 엔에이블 신호 CKE의 변경과 클럭 엔에이블 CKE의 유효성 사이의 시스템 클럭 신호 CLK의 한 클럭 사이클과 동일한 시간 지연을 도입한다. 요약하면, 클럭 엔에이블 신호 CKE는 제어 신호 핀(17)의 도달보다 한 클럭 사이클이 늦은 능력을 설명한다.
타이밍 발생기(180)은 제어 핀 RAS, CAS, WE 및 CS에서의 외부 코맨드 신호를 래칭하기 위하여 메인 내부 제어 신호 CTL1에 응답한다.
제3 제어기는 다음과 같이 동작하다. 상술한 바와 같이, 정규 클럭 신호 CKE'의 반전된 신호 CCKE' 및 내부 제어 신호 CTL4 및 CTL5는 NAND 게이트(15c)에 공급되고, 최소한 한 신호 CCKE', CTL4 또는 CTL5의 저 레벨에 의해 NAND 게이트(15c)는 저 레벨의 엔에이블 신호 EBL를 생성한다. 내부 제어 신호 CTL3은 제2 제어기(14)가 정규 클럭 엔에이블 신호 CKE'로부터 내부 제어 신호 CTL4 및 CTL6을 생성하는 타이밍을 결정한다. 엔에이블 신호 EBL은 제1 입력단(11 및 12)에 공급되고, p 채널 증가형 스위칭 트랜지스터 Qp5/Qp6을 턴 온시킨다. 또한, 엔에이블 신호 EBL은 예를 들면, DP와 같은 외부 신호 포트에 관련된 제1 입력단에 공급되고, 전류 소비를 감소시킨다.
전류 미러 회로(11a)는 입력 노드 N1 및 N2에서의 레벨 변경과 출력 노드 N3에서의 레벨 변경 사이에 수 nano-second의 시간 지연을 도입하고, 엔에이블 신호 EBL은 입력 노드 N1 및 N2에서의 변경 전에 저 레벨로 되는 것이 필요하다. 더욱이, 엔에이블 신호 EBL이 활성 레벨의 메인 내부 제어 신호 CTL1이 존재할 때에 고 레벨로 변경되는 경우, 기능 장애가 발생할 수 있고, 제3 제어기(15)는 엔에이블 신호 EBL의 레벨을 적절히 변경시킬 수 있다.
외부 클럭 엔에이블 신호 CKE로 제1 입력단의 활성화 및 비활성화가 시스템 클럭 CLK의 한 클럭 사이클에 의해 지연되기 때문에, 엔에이블 신호 EBL은 내부 제어 신호 CTL3의 펄스 상승에서 고 전압 레벨로 변경된다. 이러한 이유로 인해, 내부 클럭 신호 CTL4의 펄스 상승은 고 전압 레벨로 엔에이블 신호 EBL의 변경을 위하여 이용될 수 있다. 반면에 정규 클럭 엔에이블 신호 CKE'가 제1 입력단에 충분한 시간 마진을 제공하기 때문에, 엔에이블 신호 EBL은 정규 클럭 엔에이블 신호 CKE'와 동기되어 저 전압 레벨로 변경된다. 즉, 시간 t1과 시간 t3 사이의 시간 간격이 사이클을 한정한다고 가정하면, 이것은 너무 늦어서 시간 t3만큼 입력 데이타 신호에 할당된 제1 입력단을 활성화할 수 없고, 이전의 사이클에서 생성된 내부 제어 신호 CTL3의 펄스 감소가 충분한 마진을 제공하지 않기 때문에, 활성화는 입력 데이타 신호에 할당된 제 1 입력단의 설정 시간 전에 완료되어야 한다. 그러나, 정규 클럭 엔에이블 신호 CKE'가 제 1 입력단의 활성화를 위하여 사용될 경우, 제 1 입력단은 활성 레벨로 클럭 엔에이블 신호 CKE의 변경과 동기되어 활성화되고, 제 1 입력단의 활성화는 시스템 클럭 신호 CKL에 대한 클럭 엔에이블 신호 CKE의 설정 시간에 의해 더 빠르게 된다.
내부 제어 신호 CTL5가 제 3 제어기(15)에 공급되는 이유는 고 레벨을 보장하기 위한 것이다. 내부 제어 신호 CTL5는 저 레벨로의 복원 후, 클럭 엔에이블 신호 CKE의 고 레벨을 표시한다.
상술한 바와 같이, 본 발명에 따른 입력 회로는 시스템 클럭 신호 CLK의 듀티 비율에 관계없이, 제 레벨로 일정 시간 주기를 갖는 원 쇼트 메인 내부 제어 신호를 생성하고, 엔에이블 신호 EBL은 제 1 입력단의 전류 소비를 감소시킨다.
본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러 가지로 변형 및 변경시킬 수 있다. 그러므로 본 발명은 첨부된 특허 청구의 범위 내에서만 제한한다.
Claims (5)
- a)다수의 어드레스 가능한 메모리 셀에 의해 실행되는 메모리 셀 어레이(110),b)상기 메모리 셀 어레이로부터 데이타 비트를 공급하기 위한 입·출력 장치(160),c)외부 어드레스 신호에 응답하여 상기 입·출력 장치를 다수의 어드레스 가능한 메모리 셀과 선택적으로 결합시키기 위한 어드레싱 시스템(140/150), 및d)외부 코맨드 신호(활성/판독/재생/기록)에 응답하여 상기 입·출력 장치 및 상기 어드레싱 시스템을 제어하기 위한 타이밍 발생기(180)을 포함하는 동기 반도체 메모리 디바이스에 있어서,e)외부 클럭 신호 CKL 및 외부 클럭 엔에이블 신호 CKE에 응답하여 타이밍 발생기를 상기 외부 코맨드 신호에 래치하도록 메인 내부 제어 신호 CTL1을 생성하기 위한 입력 회로(1;170)을 포함하고,상기 입력 회로는 e-1)상기 외부 클럭 신호와 동기되어 내부 클럭 신호 CKE'를 생성하기 위하여 동작하고, 외부 클럭 신호에 할당된 제1 입력단(11), e-2)외부 클럭 엔에이블 신호와 동기되어 내부 클럭 엔에이블 신호 CKE'를 생성하기 위하여 동작하고, 외부 클럭 엔에이블 신호에 할당된 제2 입력단(12) e-3)상기 내부 클럭 신호에 응답하여 선정된 시간 주기 동안 제1 레벨 L에서 유지된 제1 내부 제어 신호 CTL3를 생성하기 위한 제1 제어기(13), 및 e-4)상기 제1 내부 제어 신호에 응답하여 상기 내부 클럭 엔에이블 신호와 제2 내부 제어 신호 CTL4 사이에 시간 지연을 도입하기 위한 제2 제어기(14)를 갖고 있으며, 상기 제2 내부 제어 신호는 상기 제1 제어기가 상기 선정된 기간 동안 제1 레벨로 유지되는 상기 내부 클럭 신호로부터 상기 메인 내부 제어 신호를 발생할 수 있게 해주는 것을 특징으로 하는 동기 반도체 메모리 디바이스.
- 제1항에 있어서, f)상기 내부 클럭 엔에이블 신호, 상기 제2 내부 제어 신호 및 상기 제 2 제어기에 의해 상기 내부 클럭 엔에이블 신호로부터 생성된 제3 내부 제어 신호 CTL5에 응답하여 전력으로 활성화시키기 위하여 최소한 상기 제1 및 제2 입력단에 공급되는 엔에이블 신호 EBL을 생성하기 위한 제3 제어기(15)를 더 포함하는 것을 특징으로 하는 동기 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제1 제어기가 제1 지연된 내부 클럭 신호를 생성하기 위하여 상기 내부 클럭 신호의 상기 전파를 선정된 시간만큼 지연시키기 위한 지연 회로(13c), 및 상기 내부 클럭 신호 및 상기 제1 지연된 내부 클럭 신호가 공급되고, 상기 제1 내부 제어 신호 CTL3를 생성하기 위한 논리 게이트 NA1을 갖는 제1 원 쇼트 펄스 발생기(13a), 및 상기 제2 내부 제어 신호에 의해 엔에이블되는 논리 게이트 NR1을 갖고 있고, 제2 지연된 내부 클럭 신호를 생성하기 위하여 상기 내부 클럭 신호의 전파를 상기 선정된 시간만큼 지연시키기 위한 지연 회로, 및 상기 내부 클럭 신호 및 상기 제2 지연된 내부 클럭 신호가 공급되고, 상기 메인 내부 제어 신호를 생성하기 위한 논리 게이트 NA2를 갖는 제2 원 쇼트 펄스 발생기(13b)를 포함하는 것을 특징으로 하는 동기 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 제1 제어기가 제1 지연된 내부 클럭 신호를 생성하기 위하여 상기 내부 클럭 신호의 상기 전파를 선정된 시간만큼 지연시키기 위한 지연 회로(13c), 및 상기 내부 클럭 신호 및 상기 제1 지연된 내부 클럭 신호가 공급되고, 상기 제1 내부 제어 신호를 생성하기 위한 논리 게이트 NA1을 갖는 제1 원 쇼트 펄스 발생기(13a), 및 상기 제2 내부 제어 신호에 의해 엔에이블되는 논리 게이트 NR1을 갖고 있고, 제2 지연된 클럭 신호를 생성하기 위하여 상기 내부 클럭 신호의 전파를 상기 선정된 시간만큼 지연시키기 위한 지연 회로(13d), 및 상기 내부 클럭 신호 및 상기 제2 지연된 내부 클럭 신호가 공급되고, 상기 메인 내부 제어 신호를 생성하기 위한 논리 게이트 NA2를 갖는 제2 원 쇼트 펄스 발생기(13b)를 포함하는 것을 특징으로 하는 동기 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제2 제어기(14)가 상기 제1 내부 제어 신호에 응답하여 상기 내부 클럭 엔에이블 신호로부터 상기 제3 내부 제어 신호를 생성하기 위한 제1 지연 회로(14a), 및 상기 제1 내부 제어 신호에 응답하여 상기 제3 내부 제어 신호로부터 상기 제2 내부 제어 신호를 생성하기 위한 제2 지연 회로(14b)를 포함하는 것을 특징으로 하는 동기 반도체 메모리 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP93-077237 | 1993-04-02 | ||
| JP5077237A JP2605576B2 (ja) | 1993-04-02 | 1993-04-02 | 同期型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0132645B1 true KR0132645B1 (ko) | 1998-04-16 |
Family
ID=13628264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940007002A KR0132645B1 (ko) | 1993-04-02 | 1994-04-02 | 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5444667A (ko) |
| EP (1) | EP0623931B1 (ko) |
| JP (1) | JP2605576B2 (ko) |
| KR (1) | KR0132645B1 (ko) |
| DE (1) | DE69410526T2 (ko) |
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- 1994-03-30 EP EP94105058A patent/EP0623931B1/en not_active Expired - Lifetime
- 1994-03-30 DE DE69410526T patent/DE69410526T2/de not_active Expired - Lifetime
- 1994-03-31 US US08/220,881 patent/US5444667A/en not_active Expired - Lifetime
- 1994-04-02 KR KR1019940007002A patent/KR0132645B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0623931B1 (en) | 1998-05-27 |
| EP0623931A3 (en) | 1994-12-14 |
| DE69410526D1 (de) | 1998-07-02 |
| JP2605576B2 (ja) | 1997-04-30 |
| DE69410526T2 (de) | 1999-01-28 |
| US5444667A (en) | 1995-08-22 |
| JPH06290583A (ja) | 1994-10-18 |
| EP0623931A2 (en) | 1994-11-09 |
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| GRNT | Written decision to grant | ||
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