JPH1021684A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH1021684A JPH1021684A JP8176591A JP17659196A JPH1021684A JP H1021684 A JPH1021684 A JP H1021684A JP 8176591 A JP8176591 A JP 8176591A JP 17659196 A JP17659196 A JP 17659196A JP H1021684 A JPH1021684 A JP H1021684A
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- Japan
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- input
- data
- clock signal
- signal
- internal clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Abstract
(57)【要約】
【課題】 より高速かつ正確な動作を実現する同期型半
導体記憶装置（ＳＤＲＡＭ）を提供する。 【解決手段】 入力ラッチ回路８とパッド２０，３２と
の間にそれぞれ遅延回路２８，３６を備える。このよう
な構成により、パッド１０，２０，３２のそれぞれに与
えられる外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘ
ｔ．Ｃに関し、パッド１０，２０，３２から入力ラッチ
回路８への伝達における遅延時間を揃え、スキューをな
くすことによって、ＳＤＲＡＭの一層の高速化などを図
る。
導体記憶装置（ＳＤＲＡＭ）を提供する。 【解決手段】 入力ラッチ回路８とパッド２０，３２と
の間にそれぞれ遅延回路２８，３６を備える。このよう
な構成により、パッド１０，２０，３２のそれぞれに与
えられる外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘ
ｔ．Ｃに関し、パッド１０，２０，３２から入力ラッチ
回路８への伝達における遅延時間を揃え、スキューをな
くすことによって、ＳＤＲＡＭの一層の高速化などを図
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、クロック信号に同期して動作
する同期型半導体記憶装置に関するものである。
に関し、さらに詳しくは、クロック信号に同期して動作
する同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は、その動作が高速
化されてきてはいるものの、依然マイクロプロセッサ
（ＭＰＵ）の動作速度に追随することができない。この
ため、ＤＲＡＭのアクセスタイムおよびサイクルタイム
がいわゆるボトルネックとなり、システム全体の性能が
低下する。そこで、近年高速ＭＰＵのための主記憶とし
てクロック信号に同期して動作するシンクロナスＤＲＡ
Ｍ（以下、「ＳＤＲＡＭ」または「同期型半導体記憶装
置」ともいう。）が提案されている。
ンダムアクセスメモリ（ＤＲＡＭ）は、その動作が高速
化されてきてはいるものの、依然マイクロプロセッサ
（ＭＰＵ）の動作速度に追随することができない。この
ため、ＤＲＡＭのアクセスタイムおよびサイクルタイム
がいわゆるボトルネックとなり、システム全体の性能が
低下する。そこで、近年高速ＭＰＵのための主記憶とし
てクロック信号に同期して動作するシンクロナスＤＲＡ
Ｍ（以下、「ＳＤＲＡＭ」または「同期型半導体記憶装
置」ともいう。）が提案されている。
【０００３】ＳＤＲＡＭにおいては高速でアクセスする
ために、システムクロック信号に同期して連続したたと
えば８ビットの連続ビット（１つのデータ入出力端子に
ついて）に高速アクセスする仕様が提案されている。
ために、システムクロック信号に同期して連続したたと
えば８ビットの連続ビット（１つのデータ入出力端子に
ついて）に高速アクセスする仕様が提案されている。
【０００４】図１５は、上記連続アクセスの仕様を満た
すＳＤＲＡＭの標準的な動作を説明するためのタイミン
グ図であり、データ入出力端子ＤＱ０ないしＤＱ７の８
ビットのデータ（バイトデータ）の入力および出力が可
能なＳＤＲＡＭにおいて、連続して８ビットのデータ
（８×８の合計６４ビット）を書込または読出す動作を
示す。
すＳＤＲＡＭの標準的な動作を説明するためのタイミン
グ図であり、データ入出力端子ＤＱ０ないしＤＱ７の８
ビットのデータ（バイトデータ）の入力および出力が可
能なＳＤＲＡＭにおいて、連続して８ビットのデータ
（８×８の合計６４ビット）を書込または読出す動作を
示す。
【０００５】この図１５に示すように、ＳＤＲＡＭにお
いては、たとえばシステムクロックである図１５（ａ）
に示される外部からのクロック信号ＣＬＫの立上がりエ
ッジで、図１５（ｂ），（ｃ），（ｄ），（ｆ）にそれ
ぞれ示される外部からの制御信号、すなわちチップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄ．などが取込まれる。ここで、図１５（ｆ）
に示されるアドレス信号Ａｄｄ．は行アドレス信号Ｘと
列アドレス信号Ｙとが時分割的に多重化されて与えられ
る。また、図１５（ｂ）に示されるチップセレクト信号
／ＣＳおよび図１５（ｃ）に示されるロウアドレススト
ローブ信号／ＲＡＳが、図１５（ａ）に示されるクロッ
ク信号ＣＬＫの立上がりエッジにおいて活性状態の
“Ｌ”レベルであり、図１５（ｄ）に示されるコラムア
ドレスストローブ信号／ＣＡＳおよび図１５（ｅ）に示
されるライトイネーブル信号／ＷＥが“Ｈ”レベルであ
れば、図１５（ｆ）に示されるように、そのときのアド
レス信号Ａｄｄ．が行アドレス信号Ｘａとして取込まれ
る。
いては、たとえばシステムクロックである図１５（ａ）
に示される外部からのクロック信号ＣＬＫの立上がりエ
ッジで、図１５（ｂ），（ｃ），（ｄ），（ｆ）にそれ
ぞれ示される外部からの制御信号、すなわちチップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄ．などが取込まれる。ここで、図１５（ｆ）
に示されるアドレス信号Ａｄｄ．は行アドレス信号Ｘと
列アドレス信号Ｙとが時分割的に多重化されて与えられ
る。また、図１５（ｂ）に示されるチップセレクト信号
／ＣＳおよび図１５（ｃ）に示されるロウアドレススト
ローブ信号／ＲＡＳが、図１５（ａ）に示されるクロッ
ク信号ＣＬＫの立上がりエッジにおいて活性状態の
“Ｌ”レベルであり、図１５（ｄ）に示されるコラムア
ドレスストローブ信号／ＣＡＳおよび図１５（ｅ）に示
されるライトイネーブル信号／ＷＥが“Ｈ”レベルであ
れば、図１５（ｆ）に示されるように、そのときのアド
レス信号Ａｄｄ．が行アドレス信号Ｘａとして取込まれ
る。
【０００６】また、チップセレクト信号／ＣＳおよびコ
ラムアドレスストローブ信号／ＣＡＳがクロック信号Ｃ
ＬＫの立上がりエッジにおいて活性状態の“Ｌ”レベル
であれば、図１５（ｆ）に示されるように、そのときの
アドレス信号Ａｄｄ．が列アドレスＹｂとして取込まれ
る。
ラムアドレスストローブ信号／ＣＡＳがクロック信号Ｃ
ＬＫの立上がりエッジにおいて活性状態の“Ｌ”レベル
であれば、図１５（ｆ）に示されるように、そのときの
アドレス信号Ａｄｄ．が列アドレスＹｂとして取込まれ
る。
【０００７】ここで取込まれた行アドレス信号Ｘａおよ
び列アドレス信号Ｙｂに従ってＳＤＲＡＭ内において対
応する行および列の選択動作が実施される。そして、図
１５（ｈ）に示されるようにＣＡＳレイテンシ（この場
合３クロックサイクル）が経過した後、最初の８ビット
データＱが出力される。以降、クロック信号ＣＬＫの立
上がりに応答してデータが出力される。このとき、連続
して読出されるビット数をバースト長と呼び、図１５に
はバースト長が８の場合が示される。
び列アドレス信号Ｙｂに従ってＳＤＲＡＭ内において対
応する行および列の選択動作が実施される。そして、図
１５（ｈ）に示されるようにＣＡＳレイテンシ（この場
合３クロックサイクル）が経過した後、最初の８ビット
データＱが出力される。以降、クロック信号ＣＬＫの立
上がりに応答してデータが出力される。このとき、連続
して読出されるビット数をバースト長と呼び、図１５に
はバースト長が８の場合が示される。
【０００８】一方、書込動作時においては、行アドレス
信号Ｘｃの取込はデータ読出時と同様である。そして、
クロック信号ＣＬＫの立上がりエッジにおいて、チップ
セレクト信号／ＣＳおよびコラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥがともに活性
状態の“Ｌ”レベルであれば、列アドレス信号Ｙｄが取
込まれ、そのとき与えられていたデータｄ０が最初の書
込データとして取込まれる。このようにＳＤＲＡＭ内部
においては、ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳの立下がりに
応答して行および列選択動作が実行される。そして、ク
ロック信号ＣＬＫに同期して順次入力データｄ１からｄ
７が取込まれ、順次メモリセルにこの入力データが書込
まれる。
信号Ｘｃの取込はデータ読出時と同様である。そして、
クロック信号ＣＬＫの立上がりエッジにおいて、チップ
セレクト信号／ＣＳおよびコラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥがともに活性
状態の“Ｌ”レベルであれば、列アドレス信号Ｙｄが取
込まれ、そのとき与えられていたデータｄ０が最初の書
込データとして取込まれる。このようにＳＤＲＡＭ内部
においては、ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳの立下がりに
応答して行および列選択動作が実行される。そして、ク
ロック信号ＣＬＫに同期して順次入力データｄ１からｄ
７が取込まれ、順次メモリセルにこの入力データが書込
まれる。
【０００９】このように、従来のＤＲＡＭにおけるロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳという外部制御信号に同期して
アドレス信号および入力データなどを取込んで動作させ
る方式と異なり、ＳＤＲＡＭにおいては、外部から与え
られるたとえばシステムクロックであるクロック信号Ｃ
ＬＫの立上がりエッジでロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アド
レス信号Ａｄｄ．および入力データなどの外部信号を取
込む。
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳという外部制御信号に同期して
アドレス信号および入力データなどを取込んで動作させ
る方式と異なり、ＳＤＲＡＭにおいては、外部から与え
られるたとえばシステムクロックであるクロック信号Ｃ
ＬＫの立上がりエッジでロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アド
レス信号Ａｄｄ．および入力データなどの外部信号を取
込む。
【００１０】ＳＤＲＡＭには、さらに複数バンクという
概念が導入されている。これは、内部のメモリアレイを
複数個に分割して考え、ワード線を活性化しセンスアン
プを動作させることによるバンクの活性化と、プリチャ
ージなどをほぼ独立に行なえるというものである。
概念が導入されている。これは、内部のメモリアレイを
複数個に分割して考え、ワード線を活性化しセンスアン
プを動作させることによるバンクの活性化と、プリチャ
ージなどをほぼ独立に行なえるというものである。
【００１１】ＤＲＡＭでは、アクセスを行なう前に必ず
プリチャージを行なわなければならないが、これがサイ
クルタイムをアクセスタイムのほぼ２倍にしている原因
である。
プリチャージを行なわなければならないが、これがサイ
クルタイムをアクセスタイムのほぼ２倍にしている原因
である。
【００１２】ところが、内部を複数バンクにすると、た
とえば１番目のバンクでアクセスしている間に２番目の
バンクをプリチャージしておけば、その２番目のバンク
ではプリチャージ時間なしでアクセスすることができ
る。このようにして、１番目と２番目のバンクに対し
て、交互にアクセスとプリチャージを行なうことによ
り、プリチャージによるロスタイムを排除することが可
能になる。これは、従来外部で行なっていたインタリー
ブという方法を、ＤＲＡＭ内部に取込んだということが
できる。
とえば１番目のバンクでアクセスしている間に２番目の
バンクをプリチャージしておけば、その２番目のバンク
ではプリチャージ時間なしでアクセスすることができ
る。このようにして、１番目と２番目のバンクに対し
て、交互にアクセスとプリチャージを行なうことによ
り、プリチャージによるロスタイムを排除することが可
能になる。これは、従来外部で行なっていたインタリー
ブという方法を、ＤＲＡＭ内部に取込んだということが
できる。
【００１３】ＳＤＲＡＭにおいては、上記のように、外
部から与えられるクロック信号ＣＬＫの立上がりエッジ
でロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ．およ
び入力データなどの外部信号を取込む。
部から与えられるクロック信号ＣＬＫの立上がりエッジ
でロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ．およ
び入力データなどの外部信号を取込む。
【００１４】図１６は、従来の同期型半導体記憶装置の
構成を示すレイアウト図である。図１６に示されるよう
に、外部クロックパッド２に供給された外部クロック信
号ｅｘｔ．ＣＬＫは、クロックバッファ４でバッファリ
ングされ、内部クロック信号ｉｎｔ．ＣＬＫが生成され
る。そして、この内部クロック信号ｉｎｔ．ＣＬＫをト
リガにして、入力バッファ１２，２２，３４でバッファ
リングされ外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘ
ｔ．Ｃから生成された内部入力信号が入力ラッチ回路８
にラッチされる。
構成を示すレイアウト図である。図１６に示されるよう
に、外部クロックパッド２に供給された外部クロック信
号ｅｘｔ．ＣＬＫは、クロックバッファ４でバッファリ
ングされ、内部クロック信号ｉｎｔ．ＣＬＫが生成され
る。そして、この内部クロック信号ｉｎｔ．ＣＬＫをト
リガにして、入力バッファ１２，２２，３４でバッファ
リングされ外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘ
ｔ．Ｃから生成された内部入力信号が入力ラッチ回路８
にラッチされる。
【００１５】この場合、外部入力信号ｅｘｔ．Ａ，ｅｘ
ｔ．Ｂ，ｅｘｔ．Ｃを内部信号として使用するにはバッ
ファリングする必要があるため、図１６に示されるよう
に、各外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．
Ｃをそれぞれ外部から取込むための入力バッファ１２，
２２，３４が対応するパッドの近傍に配置される。さら
に、内部クロック信号ｉｎｔ．ＣＬＫが入力ラッチ回路
８へ伝達される際の遅延を最小限に抑えるために、入力
ラッチ回路８は、クロックバッファ４近傍のチップ中央
部にまとめて配置されている。
ｔ．Ｂ，ｅｘｔ．Ｃを内部信号として使用するにはバッ
ファリングする必要があるため、図１６に示されるよう
に、各外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．
Ｃをそれぞれ外部から取込むための入力バッファ１２，
２２，３４が対応するパッドの近傍に配置される。さら
に、内部クロック信号ｉｎｔ．ＣＬＫが入力ラッチ回路
８へ伝達される際の遅延を最小限に抑えるために、入力
ラッチ回路８は、クロックバッファ４近傍のチップ中央
部にまとめて配置されている。
【００１６】
【発明が解決しようとする課題】しかしながら、図１６
に示されるような回路配置の場合、入力ラッチ回路８に
入力される内部クロック信号ｉｎｔ．ＣＬＫの遅延は改
善されるが、パッド近傍に配置された各入力バッファ１
２，２２，３４から入力ラッチ回路８までの配線の寄生
抵抗および寄生容量による遅延（以下、単に「配線遅
延」ともいう。）が問題となる。
に示されるような回路配置の場合、入力ラッチ回路８に
入力される内部クロック信号ｉｎｔ．ＣＬＫの遅延は改
善されるが、パッド近傍に配置された各入力バッファ１
２，２２，３４から入力ラッチ回路８までの配線の寄生
抵抗および寄生容量による遅延（以下、単に「配線遅
延」ともいう。）が問題となる。
【００１７】図１７は、この遅延の問題を説明するため
のタイミング図である。図１７は、図１６に示される従
来の同期型半導体記憶装置に外部から与えられる信号の
時間的な関係を示す。
のタイミング図である。図１７は、図１６に示される従
来の同期型半導体記憶装置に外部から与えられる信号の
時間的な関係を示す。
【００１８】図１７（ａ）に示される外部クロック信号
ｅｘｔ．ＣＬＫの立上がりエッジ（時刻Ｔ）に対応し
て、図１７（ｂ），（ｃ），（ｄ）に示される外部信号
ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃが内部に取込まれ
る。ここで、セットアップタイムとは、時刻Ｔでデータ
を正常に取込むために前もって入力パッドに与えておく
必要のある最長時間をいい、ホールドタイムとは時刻Ｔ
でデータの正常な取込をするために入力パッドに与え続
ける最長時間をいう。
ｅｘｔ．ＣＬＫの立上がりエッジ（時刻Ｔ）に対応し
て、図１７（ｂ），（ｃ），（ｄ）に示される外部信号
ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃが内部に取込まれ
る。ここで、セットアップタイムとは、時刻Ｔでデータ
を正常に取込むために前もって入力パッドに与えておく
必要のある最長時間をいい、ホールドタイムとは時刻Ｔ
でデータの正常な取込をするために入力パッドに与え続
ける最長時間をいう。
【００１９】各外部入力信号が供給されるパッドから入
力ラッチ回路８までの距離関係は図１６に示される。外
部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃが入力
され、対応する各入力バッファ１２，２２，３４でバッ
ファリングされて、内部入力信号ｉｎｔ．Ａ，ｉｎｔ．
Ｂ，ｉｎｔ．Ｃが生成され入力ラッチ回路８に入力され
る。このとき、配線遅延の違いによりスキューが生じて
しまい、内部入力信号ｉｎｔ．Ｃ，ｉｎｔ．Ｂ，ｉｎ
ｔ．Ａの順に入力ラッチ回路８に入力されることにな
る。これらの内部入力信号ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉ
ｎｔ．Ｃは外部クロック信号ｅｘｔ．ＣＬＫをクロック
バッファ４でバッファリングした内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりエッジで入力ラッチ回路８にラッ
チされる。
力ラッチ回路８までの距離関係は図１６に示される。外
部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃが入力
され、対応する各入力バッファ１２，２２，３４でバッ
ファリングされて、内部入力信号ｉｎｔ．Ａ，ｉｎｔ．
Ｂ，ｉｎｔ．Ｃが生成され入力ラッチ回路８に入力され
る。このとき、配線遅延の違いによりスキューが生じて
しまい、内部入力信号ｉｎｔ．Ｃ，ｉｎｔ．Ｂ，ｉｎ
ｔ．Ａの順に入力ラッチ回路８に入力されることにな
る。これらの内部入力信号ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉ
ｎｔ．Ｃは外部クロック信号ｅｘｔ．ＣＬＫをクロック
バッファ４でバッファリングした内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりエッジで入力ラッチ回路８にラッ
チされる。
【００２０】したがって、各内部入力信号ｉｎｔ．Ａ，
ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間のスキューにより、セットア
ップタイムおよびホールドタイムにそれぞれ違いが生じ
る。
ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間のスキューにより、セットア
ップタイムおよびホールドタイムにそれぞれ違いが生じ
る。
【００２１】すなわち、図１７（ｂ），（ｄ）に示すよ
うに、セットアップタイムは配線遅延の最も大きい外部
入力信号ｅｘｔ．Ａ、ホールドタイムは配線遅延の最も
小さい外部入力信号ｅｘｔ．Ｃに律速されることにな
る。これにより、セットアップタイムとホールドタイム
の和で定義されるウィンドウ幅が広くなり、高速動作を
目的とするＳＤＲＡＭにおいてはその高速化の妨げとな
る。
うに、セットアップタイムは配線遅延の最も大きい外部
入力信号ｅｘｔ．Ａ、ホールドタイムは配線遅延の最も
小さい外部入力信号ｅｘｔ．Ｃに律速されることにな
る。これにより、セットアップタイムとホールドタイム
の和で定義されるウィンドウ幅が広くなり、高速動作を
目的とするＳＤＲＡＭにおいてはその高速化の妨げとな
る。
【００２２】このように、従来のＳＤＲＡＭにおいて
は、内部クロック信号ｉｎｔ．ＣＬＫの配線による遅延
を最小限に抑えるために、入力ラッチ回路８をクロック
バッファ４近傍のチップ中央部に配置した場合、配線遅
延の違いにより各内部入力信号ｉｎｔ．Ａ，ｉｎｔ．
Ｂ，ｉｎｔ．Ｃ間にスキューが生じ、ウィンドウ幅が広
くなるという問題点があった。
は、内部クロック信号ｉｎｔ．ＣＬＫの配線による遅延
を最小限に抑えるために、入力ラッチ回路８をクロック
バッファ４近傍のチップ中央部に配置した場合、配線遅
延の違いにより各内部入力信号ｉｎｔ．Ａ，ｉｎｔ．
Ｂ，ｉｎｔ．Ｃ間にスキューが生じ、ウィンドウ幅が広
くなるという問題点があった。
【００２３】本発明は、上記のような問題を解決するた
めになされたもので、信号のスキューをなくし高速動作
が実現可能な同期型半導体記憶装置を提供することを目
的とする。
めになされたもので、信号のスキューをなくし高速動作
が実現可能な同期型半導体記憶装置を提供することを目
的とする。
【００２４】
【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、クロック信号に同期して動作するもの
であって、外部から取込んだ外部クロック信号に応答し
て内部クロック信号を発生させる内部クロック信号発生
手段と、内部クロック信号発生手段に配線の長さを異に
して接続され、内部クロック信号に応答してデータを出
力する複数の出力バッファと、遅延手段とを備える。こ
こで、遅延手段は、複数の出力バッファのうち少なくと
も１つの出力バッファと内部クロック信号発生手段との
間に接続され、内部クロック信号発生手段で発生された
内部クロック信号が複数の出力バッファに同時に伝達さ
れるよう内部クロック信号を遅延させるものである。
導体記憶装置は、クロック信号に同期して動作するもの
であって、外部から取込んだ外部クロック信号に応答し
て内部クロック信号を発生させる内部クロック信号発生
手段と、内部クロック信号発生手段に配線の長さを異に
して接続され、内部クロック信号に応答してデータを出
力する複数の出力バッファと、遅延手段とを備える。こ
こで、遅延手段は、複数の出力バッファのうち少なくと
も１つの出力バッファと内部クロック信号発生手段との
間に接続され、内部クロック信号発生手段で発生された
内部クロック信号が複数の出力バッファに同時に伝達さ
れるよう内部クロック信号を遅延させるものである。
【００２５】請求項２に係る同期型半導体記憶装置は、
クロック信号に同期して動作するものであって、外部か
ら取込んだ外部クロック信号をバッファリングして内部
クロック信号を生成するクロックバッファリング手段
と、外部から取込んだコントロール信号またはアドレス
信号をバッファリングして対応する内部制御信号を生成
する入力バッファリング手段と、外部から取込んだデー
タをバッファリングするデータバッファリング手段と、
前記クロックバッファリング手段の近傍に配置され内部
クロック信号に応答して前記コントロール信号または前
記アドレス信号またはデータバッファリング手段でバッ
ファリングされたデータをラッチするラッチ手段と、遅
延手段を備える。ここで、遅延手段は、データバッファ
リング手段とラッチ手段の間に接続され、データバッフ
ァリング手段でバッファリングされたデータを、内部制
御信号が入力バッファリング手段からラッチ手段に伝達
される間に遅延する時間よりも長い時間遅延させるもの
である。
クロック信号に同期して動作するものであって、外部か
ら取込んだ外部クロック信号をバッファリングして内部
クロック信号を生成するクロックバッファリング手段
と、外部から取込んだコントロール信号またはアドレス
信号をバッファリングして対応する内部制御信号を生成
する入力バッファリング手段と、外部から取込んだデー
タをバッファリングするデータバッファリング手段と、
前記クロックバッファリング手段の近傍に配置され内部
クロック信号に応答して前記コントロール信号または前
記アドレス信号またはデータバッファリング手段でバッ
ファリングされたデータをラッチするラッチ手段と、遅
延手段を備える。ここで、遅延手段は、データバッファ
リング手段とラッチ手段の間に接続され、データバッフ
ァリング手段でバッファリングされたデータを、内部制
御信号が入力バッファリング手段からラッチ手段に伝達
される間に遅延する時間よりも長い時間遅延させるもの
である。
【００２６】請求項３に係る同期型半導体記憶装置は、
請求項２に記載の同期型半導体記憶装置であって、数チ
ップ単位で１つのモジュール基板上に配置されることに
よってメモリモジュールとして使用されるものであり、
モジュール基板上の入出力データピンに接続される入出
力端子と、モジュール基板上のコントロール信号入力ピ
ンまたはアドレス信号入力ピンに接続され上記入出力端
子よりも数の多い入力端子とをさらに備えるものであ
る。
請求項２に記載の同期型半導体記憶装置であって、数チ
ップ単位で１つのモジュール基板上に配置されることに
よってメモリモジュールとして使用されるものであり、
モジュール基板上の入出力データピンに接続される入出
力端子と、モジュール基板上のコントロール信号入力ピ
ンまたはアドレス信号入力ピンに接続され上記入出力端
子よりも数の多い入力端子とをさらに備えるものであ
る。
【００２７】請求項４に係る同期型半導体記憶装置は、
請求項３に記載の同期型半導体記憶装置であって、その
遅延手段は、コントロール信号またはアドレス信号がそ
れぞれコントロール信号入力ピンまたはアドレス信号入
力ピンから入力端子に伝達される間に遅延する時間と、
外部から取込んだデータが入出力データピンから入出力
端子に伝達される間に遅延する時間の差だけデータバッ
ファリング手段でバッファリングされたデータを遅延さ
せるものである。
請求項３に記載の同期型半導体記憶装置であって、その
遅延手段は、コントロール信号またはアドレス信号がそ
れぞれコントロール信号入力ピンまたはアドレス信号入
力ピンから入力端子に伝達される間に遅延する時間と、
外部から取込んだデータが入出力データピンから入出力
端子に伝達される間に遅延する時間の差だけデータバッ
ファリング手段でバッファリングされたデータを遅延さ
せるものである。
【００２８】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００２９】［実施の形態１］図１は、本発明の実施の
形態１に係る同期型半導体記憶装置の構成を示す図であ
る。
形態１に係る同期型半導体記憶装置の構成を示す図であ
る。
【００３０】図１に示されるように、この同期型半導体
記憶装置は、外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅ
ｘｔ．Ｃを取込むパッド１０，２０，３２と、外部入力
信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃをバッファリ
ングして内部入力信号ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉｎ
ｔ．Ｃを出力する入力バッファ１２，２２，３４と、寄
生抵抗１４，２４と、寄生容量１６，２６と、入力ラッ
チ回路８と、入力バッファ２２と入力ラッチ回路８との
間に接続される遅延回路２８と、入力バッファ３４と入
力ラッチ回路８との間に接続される遅延回路３６とを備
える。
記憶装置は、外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅ
ｘｔ．Ｃを取込むパッド１０，２０，３２と、外部入力
信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃをバッファリ
ングして内部入力信号ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉｎ
ｔ．Ｃを出力する入力バッファ１２，２２，３４と、寄
生抵抗１４，２４と、寄生容量１６，２６と、入力ラッ
チ回路８と、入力バッファ２２と入力ラッチ回路８との
間に接続される遅延回路２８と、入力バッファ３４と入
力ラッチ回路８との間に接続される遅延回路３６とを備
える。
【００３１】ここでパッド１０，２０，３２から入力ラ
ッチ回路８までの配線が最も長い外部入力信号ｅｘｔ．
Ａに関しては他の外部入力信号ｅｘｔ．Ｂ，ｅｘｔ．Ｃ
に比べて配線による寄生抵抗１４および寄生容量１６が
大きく、パッド１０から入力ラッチ回路８への伝達にお
ける遅延が大きい。これにより、各内部入力信号ｉｎ
ｔ．Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間にスキューが生じ
る。そこで、本発明においては、すべての内部入力信号
ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃの遅延を配線遅延
が最も大きい信号に合わせて各内部入力信号ｉｎｔ．
Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間のスキューをなくすよう
にする。
ッチ回路８までの配線が最も長い外部入力信号ｅｘｔ．
Ａに関しては他の外部入力信号ｅｘｔ．Ｂ，ｅｘｔ．Ｃ
に比べて配線による寄生抵抗１４および寄生容量１６が
大きく、パッド１０から入力ラッチ回路８への伝達にお
ける遅延が大きい。これにより、各内部入力信号ｉｎ
ｔ．Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間にスキューが生じ
る。そこで、本発明においては、すべての内部入力信号
ｉｎｔ．Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃの遅延を配線遅延
が最も大きい信号に合わせて各内部入力信号ｉｎｔ．
Ａ，ｉｎｔ．Ｂ，ｉｎｔ．Ｃ間のスキューをなくすよう
にする。
【００３２】つまり外部入力信号ｅｘｔ．Ｂ，ｅｘｔ．
Ｃに関しては寄生抵抗１４，２４および寄生容量１６，
２６の大きさに応じて遅延回路２８，３６を挿入して、
配線遅延の最も大きい外部入力信号ｅｘｔ．Ａに関する
遅延に合わせる。たとえば、配線遅延が外部入力信号ｅ
ｘｔ．Ａよりも小さい外部入力信号ｅｘｔ．Ｂに関して
は遅延回路２８を挿入し、配線遅延が最も小さい外部入
力信号ｅｘｔ．Ｃに関しては遅延回路１１よりも遅延時
間が大きい遅延回路３６を挿入する。
Ｃに関しては寄生抵抗１４，２４および寄生容量１６，
２６の大きさに応じて遅延回路２８，３６を挿入して、
配線遅延の最も大きい外部入力信号ｅｘｔ．Ａに関する
遅延に合わせる。たとえば、配線遅延が外部入力信号ｅ
ｘｔ．Ａよりも小さい外部入力信号ｅｘｔ．Ｂに関して
は遅延回路２８を挿入し、配線遅延が最も小さい外部入
力信号ｅｘｔ．Ｃに関しては遅延回路１１よりも遅延時
間が大きい遅延回路３６を挿入する。
【００３３】これにより、各外部入力信号ｅｘｔ．Ａ，
ｅｘｔ．Ｂ，ｅｘｔ．Ｃ間のスキューがなくなり、ホー
ルドタイムを改善することができる。
ｅｘｔ．Ｂ，ｅｘｔ．Ｃ間のスキューがなくなり、ホー
ルドタイムを改善することができる。
【００３４】図２は、この本実施の形態１に係る同期型
半導体記憶装置の動作を説明するためのタイミング図で
ある。なお、図２は外部から供給する信号相互間のタイ
ミングを示す。
半導体記憶装置の動作を説明するためのタイミング図で
ある。なお、図２は外部から供給する信号相互間のタイ
ミングを示す。
【００３５】ここで、図２（ｂ），（ｃ），（ｄ）に示
されるように、上記のような遅延回路２８，３６を設け
れば外部から供給する各外部入力信号間のスキューがな
くなり、セットアップタイムとホールドタイムよりなる
ウィンドウ幅を狭くすることができ、この結果図２
（ａ）に示される外部クロック信号ｅｘｔ．ＣＬＫの周
波数を高くすることなどができて同期型半導体記憶装置
の動作の高速化を図ることができる。
されるように、上記のような遅延回路２８，３６を設け
れば外部から供給する各外部入力信号間のスキューがな
くなり、セットアップタイムとホールドタイムよりなる
ウィンドウ幅を狭くすることができ、この結果図２
（ａ）に示される外部クロック信号ｅｘｔ．ＣＬＫの周
波数を高くすることなどができて同期型半導体記憶装置
の動作の高速化を図ることができる。
【００３６】また、さらには上記のようにウィンドウ幅
を狭くすることができることにより、外部から供給する
外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃのい
ずれに関してもデータ取込のためのマージンを十分に確
保することができるため、同期型半導体記憶装置のより
正確な動作を実現することができる。
を狭くすることができることにより、外部から供給する
外部入力信号ｅｘｔ．Ａ，ｅｘｔ．Ｂ，ｅｘｔ．Ｃのい
ずれに関してもデータ取込のためのマージンを十分に確
保することができるため、同期型半導体記憶装置のより
正確な動作を実現することができる。
【００３７】［実施の形態２］図５は、本発明の実施の
形態２に係る同期型半導体記憶装置の構成を示す図であ
り、図３は、図５に示される回路のレイアウトを示す図
である。
形態２に係る同期型半導体記憶装置の構成を示す図であ
り、図３は、図５に示される回路のレイアウトを示す図
である。
【００３８】ＳＤＲＡＭにおいては出力データに関して
も外部クロック信号ｅｘｔ．ＣＬＫをトリガとして出力
される。具体的には、外部クロック信号ｅｘｔ．ＣＬＫ
から発生された出力用の内部クロック信号ｉｎｔ．ＣＬ
ＫＯにより内部データが出力バッファ４２，４４，４６
に送られパッド４１，４３，４５から出力される。この
場合図３に示されるように、出力バッファ４２，４４，
４６は配線抵抗および配線容量によるデータの遅延、へ
たりなどを抑えるために入力バッファ１２，２２，３４
と同様に対応する各パッド近傍に配置される。
も外部クロック信号ｅｘｔ．ＣＬＫをトリガとして出力
される。具体的には、外部クロック信号ｅｘｔ．ＣＬＫ
から発生された出力用の内部クロック信号ｉｎｔ．ＣＬ
ＫＯにより内部データが出力バッファ４２，４４，４６
に送られパッド４１，４３，４５から出力される。この
場合図３に示されるように、出力バッファ４２，４４，
４６は配線抵抗および配線容量によるデータの遅延、へ
たりなどを抑えるために入力バッファ１２，２２，３４
と同様に対応する各パッド近傍に配置される。
【００３９】また、出力用の内部クロック信号ｉｎｔ．
ＣＬＫＯは詳しくは内部クロック信号ｉｎｔ．ＣＬＫを
もとに発生されるため、内部クロック信号ｉｎｔ．ＣＬ
Ｋの配線遅延を抑える目的で、内部クロック信号（ｉｎ
ｔ．ＣＬＫＯ）発生回路４０は外部クロック信号ｅｘ
ｔ．ＣＬＫの入力のためのバッファ回路の隣に配置され
ている。しかし、このような回路配置の場合、内部クロ
ック信号（ｉｎｔ．ＣＬＫＯ）発生回路４０に入力され
る内部クロック信号ｉｎｔ．ＣＬＫの配線遅延は抑えら
れるが、内部クロック信号（ｉｎｔ．ＣＬＫＯ）発生回
路４０からパッド４１，４３，４５近傍に配置された各
出力バッファ４２，４４，４６までの配線の寄生抵抗お
よび寄生容量が問題となり、内部クロック信号ｉｎｔ．
ＣＬＫＯのばらつきによる出力データのスキューが大き
くなる。
ＣＬＫＯは詳しくは内部クロック信号ｉｎｔ．ＣＬＫを
もとに発生されるため、内部クロック信号ｉｎｔ．ＣＬ
Ｋの配線遅延を抑える目的で、内部クロック信号（ｉｎ
ｔ．ＣＬＫＯ）発生回路４０は外部クロック信号ｅｘ
ｔ．ＣＬＫの入力のためのバッファ回路の隣に配置され
ている。しかし、このような回路配置の場合、内部クロ
ック信号（ｉｎｔ．ＣＬＫＯ）発生回路４０に入力され
る内部クロック信号ｉｎｔ．ＣＬＫの配線遅延は抑えら
れるが、内部クロック信号（ｉｎｔ．ＣＬＫＯ）発生回
路４０からパッド４１，４３，４５近傍に配置された各
出力バッファ４２，４４，４６までの配線の寄生抵抗お
よび寄生容量が問題となり、内部クロック信号ｉｎｔ．
ＣＬＫＯのばらつきによる出力データのスキューが大き
くなる。
【００４０】図４は、配線遅延による出力データのスキ
ューの悪化を説明するためのタイミング図である。ここ
で、図４（ａ）に示される外部クロック信号ｅｘｔ．Ｃ
ＬＫの立上がり（時刻Ｔ１）に応答してデータを出力す
る場合のデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃのスキュ
ーを考える。
ューの悪化を説明するためのタイミング図である。ここ
で、図４（ａ）に示される外部クロック信号ｅｘｔ．Ｃ
ＬＫの立上がり（時刻Ｔ１）に応答してデータを出力す
る場合のデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃのスキュ
ーを考える。
【００４１】内部クロック信号（ｉｎｔ．ＣＬＫＯ）発
生回路４０から各パッド４１，４３，４５までの距離関
係は図３に示すとおりである。出力データＤＱ．Ａ，Ｄ
Ｑ．Ｂ，ＤＱ．Ｃが各出力バッファ４２，４４，４６の
前段まで送られ、内部クロック信号（ｉｎｔ．ＣＬＫ
Ｏ）の立上がりエッジで出力バッファ４２，４４，４６
に送られデータが出力される。このとき内部クロック信
号ｉｎｔ．ＣＬＫＯの配線遅延の違いによりスキューが
生じ、データＤＱ．Ｃ、データＤＱ．Ｂ、データＤＱ．
Ａの順に対応するパッド４５、パッド４３、パッド４１
から出力されることになる。したがって各データＤＱ．
Ａ，ＤＱ．Ｂ，ＤＱ．Ｃごとのアクセスタイムおよびホ
ールドタイムに違いが生じる。すなわち、図４に示され
るように、時刻ＴにデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．
Ｃが外部の回路に取込まれる場合に、アクセスタイム
（データ出力のための外部クロック信号ｅｘｔ．ＣＬＫ
の立上がりから所望のデータが出力されるまでの時間）
は配線遅延の最も大きいデータＤＱ．Ａ、データのホー
ルドタイムは配線遅延の最も小さいデータＤＱ．Ｃに律
速されることになる。これにより、ＳＤＲＡＭを組込ん
だシステムにおいては、ＳＤＲＡＭの出力データが入力
されるＣＰＵなどの入力データのセットアップ／ホール
ドタイムのウィンドウ幅が狭くなりスキューが大きいた
め、システムクロックのサイクルを短くできず、システ
ムの高速化の妨げとなる。そこで、図５に示されるよう
な回路を用いる。図５に示されるように、内部クロック
信号（ｉｎｔ．ＣＬＫＯ）発生回路４０から出力バッフ
ァ４２，４４，４６までの配線が最も長いデータＤＱ．
Ａに関しては、他のデータＤＱ．Ｂ，ＤＱ．Ｃに比べて
内部クロック信号ｉｎｔ．ＣＬＫＯの配線による寄生抵
抗および寄生容量が大きく、遅延時間が大きい。そのた
めデータＤＱ．Ａが出力されるのが遅くなり、出力され
るデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃ間にスキューが
生じる。そこで、本実施の形態においては各出力バッフ
ァ４２，４４，４６に入力される内部クロック信号ｉｎ
ｔ．ＣＬＫＯの遅延を配線遅延が最も大きいものに合わ
せて、それにより各出力データＤＱ．Ａ，ＤＱ．Ｂ，Ｄ
Ｑ．Ｃ間のスキューをなくすようにする。つまり、デー
タＤＱ．ＢおよびデータＤＱ．Ｃに関しては内部クロッ
ク信号ｉｎｔ．ＣＬＫＯの寄生抵抗５０，５１および寄
生容量５２，５３の大きさに応じて遅延回路５４，５６
を挿入して、配線遅延の最も大きいデータＤＱ．Ａ用の
内部クロック信号ｉｎｔ．ＣＬＫＯに遅延を合わせる。
生回路４０から各パッド４１，４３，４５までの距離関
係は図３に示すとおりである。出力データＤＱ．Ａ，Ｄ
Ｑ．Ｂ，ＤＱ．Ｃが各出力バッファ４２，４４，４６の
前段まで送られ、内部クロック信号（ｉｎｔ．ＣＬＫ
Ｏ）の立上がりエッジで出力バッファ４２，４４，４６
に送られデータが出力される。このとき内部クロック信
号ｉｎｔ．ＣＬＫＯの配線遅延の違いによりスキューが
生じ、データＤＱ．Ｃ、データＤＱ．Ｂ、データＤＱ．
Ａの順に対応するパッド４５、パッド４３、パッド４１
から出力されることになる。したがって各データＤＱ．
Ａ，ＤＱ．Ｂ，ＤＱ．Ｃごとのアクセスタイムおよびホ
ールドタイムに違いが生じる。すなわち、図４に示され
るように、時刻ＴにデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．
Ｃが外部の回路に取込まれる場合に、アクセスタイム
（データ出力のための外部クロック信号ｅｘｔ．ＣＬＫ
の立上がりから所望のデータが出力されるまでの時間）
は配線遅延の最も大きいデータＤＱ．Ａ、データのホー
ルドタイムは配線遅延の最も小さいデータＤＱ．Ｃに律
速されることになる。これにより、ＳＤＲＡＭを組込ん
だシステムにおいては、ＳＤＲＡＭの出力データが入力
されるＣＰＵなどの入力データのセットアップ／ホール
ドタイムのウィンドウ幅が狭くなりスキューが大きいた
め、システムクロックのサイクルを短くできず、システ
ムの高速化の妨げとなる。そこで、図５に示されるよう
な回路を用いる。図５に示されるように、内部クロック
信号（ｉｎｔ．ＣＬＫＯ）発生回路４０から出力バッフ
ァ４２，４４，４６までの配線が最も長いデータＤＱ．
Ａに関しては、他のデータＤＱ．Ｂ，ＤＱ．Ｃに比べて
内部クロック信号ｉｎｔ．ＣＬＫＯの配線による寄生抵
抗および寄生容量が大きく、遅延時間が大きい。そのた
めデータＤＱ．Ａが出力されるのが遅くなり、出力され
るデータＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃ間にスキューが
生じる。そこで、本実施の形態においては各出力バッフ
ァ４２，４４，４６に入力される内部クロック信号ｉｎ
ｔ．ＣＬＫＯの遅延を配線遅延が最も大きいものに合わ
せて、それにより各出力データＤＱ．Ａ，ＤＱ．Ｂ，Ｄ
Ｑ．Ｃ間のスキューをなくすようにする。つまり、デー
タＤＱ．ＢおよびデータＤＱ．Ｃに関しては内部クロッ
ク信号ｉｎｔ．ＣＬＫＯの寄生抵抗５０，５１および寄
生容量５２，５３の大きさに応じて遅延回路５４，５６
を挿入して、配線遅延の最も大きいデータＤＱ．Ａ用の
内部クロック信号ｉｎｔ．ＣＬＫＯに遅延を合わせる。
【００４２】たとえば、配線遅延がデータＤＱ．Ａ用の
内部クロック信号ｉｎｔ．ＣＬＫＯよりも小さいデータ
ＤＱ．Ｂ用の内部クロック信号ｉｎｔ．ＣＬＫＯに関し
ては、内部クロック信号発生回路４０と出力バッファ４
４との間に遅延回路５４を挿入し、配線遅延が最も小さ
いデータＤＱ．Ｃ用の内部クロック信号ｉｎｔ．ＣＬＫ
Ｏに関しては遅延回路５４よりも遅延時間が大きい遅延
回路５６を内部クロック信号発生回路４０と出力バッフ
ァ４６との間に挿入する。
内部クロック信号ｉｎｔ．ＣＬＫＯよりも小さいデータ
ＤＱ．Ｂ用の内部クロック信号ｉｎｔ．ＣＬＫＯに関し
ては、内部クロック信号発生回路４０と出力バッファ４
４との間に遅延回路５４を挿入し、配線遅延が最も小さ
いデータＤＱ．Ｃ用の内部クロック信号ｉｎｔ．ＣＬＫ
Ｏに関しては遅延回路５４よりも遅延時間が大きい遅延
回路５６を内部クロック信号発生回路４０と出力バッフ
ァ４６との間に挿入する。
【００４３】図６は、このような構成による同期型半導
体記憶装置の動作を説明するためのタイミング図であ
る。
体記憶装置の動作を説明するためのタイミング図であ
る。
【００４４】図６に示されるように、各出力バッファ４
２，４４，４６前段に入力される内部クロック信号ｉｎ
ｔ．ＣＬＫＯのスキューがなくなるため、出力される各
データＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃ間のスキューもな
くなる。
２，４４，４６前段に入力される内部クロック信号ｉｎ
ｔ．ＣＬＫＯのスキューがなくなるため、出力される各
データＤＱ．Ａ，ＤＱ．Ｂ，ＤＱ．Ｃ間のスキューもな
くなる。
【００４５】以上より本実施の形態２に係るＳＤＲＡＭ
を組込んだシステムによれば、ＳＤＲＡＭの出力データ
が入力されるＣＰＵなどの入力データのセットアップ／
ホールドタイムのウィンドウ幅を広くすることができ、
上記実施の形態１と同様に高速かつより正確なシステム
の動作を実現することができる。
を組込んだシステムによれば、ＳＤＲＡＭの出力データ
が入力されるＣＰＵなどの入力データのセットアップ／
ホールドタイムのウィンドウ幅を広くすることができ、
上記実施の形態１と同様に高速かつより正確なシステム
の動作を実現することができる。
【００４６】［実施の形態３］図１２は、本発明の実施
の形態３に係る同期型半導体記憶装置の構成を示す図で
あり、図７は、この図１２に示される同期型半導体記憶
装置を使用したメモリモジュール（Dual Inline Memory
Module 、以下「ＤＩＭＭ」とも記す。）の構成を示す
図である。
の形態３に係る同期型半導体記憶装置の構成を示す図で
あり、図７は、この図１２に示される同期型半導体記憶
装置を使用したメモリモジュール（Dual Inline Memory
Module 、以下「ＤＩＭＭ」とも記す。）の構成を示す
図である。
【００４７】通常、ＤＲＡＭなどのメモリは、数チップ
単位（たとえば８チップ）のメモリモジュールとしてシ
ステムに組込まれる。図７に示されるように、モジュー
ル基板５８上にＳＤＲＡＭが数チップ（たとえば８チッ
プ）置かれ、その各々のＳＤＲＡＭに入力される信号は
メモリコントローラ６０によって制御される。メモリコ
ントローラ６０から入力される各信号は、モジュール基
板５８下部の入出力データピン６８，６９，７３、コン
トロール信号・アドレス信号入力ピン７０、クロック信
号入力ピン７１，７２から各チップ６２〜６４の入出力
端子６５、入力端子６６に入力される。具体的には、チ
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳなど
のコントロール信号ＣＴと、アドレス信号Ａｄｄ．に関
しては、全チップ６２〜６４に共通なものとしてメモリ
コントローラ６０からコントロール信号・アドレス信号
入力ピン７０に入力され、モジュール基板５８上で各チ
ップ６２〜６４に分配される。一方、外部クロック信号
ｅｘｔ．ＣＬＫに関しては、その重要性から、クロック
信号ＣＬＫＡ，ＣＬＫＢの２つの信号としてメモリコン
トローラ６０からそれぞれクロック信号入力ピン７１，
７２に入力され、モジュール基板５８上で各チップ６２
〜６４に分配される。一般的には、通常２〜４チップに
対して１つの外部クロック信号が割当てられ、図７にお
いては、クロック信号ＣＬＫＡ，ＣＬＫＢがそれぞれ４
つのチップに割当てられることを示す。したがって、こ
のクロック信号ＣＬＫＡ，ＣＬＫＢは、他の信号よりも
駆動力が大きい信号となっている。
単位（たとえば８チップ）のメモリモジュールとしてシ
ステムに組込まれる。図７に示されるように、モジュー
ル基板５８上にＳＤＲＡＭが数チップ（たとえば８チッ
プ）置かれ、その各々のＳＤＲＡＭに入力される信号は
メモリコントローラ６０によって制御される。メモリコ
ントローラ６０から入力される各信号は、モジュール基
板５８下部の入出力データピン６８，６９，７３、コン
トロール信号・アドレス信号入力ピン７０、クロック信
号入力ピン７１，７２から各チップ６２〜６４の入出力
端子６５、入力端子６６に入力される。具体的には、チ
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳなど
のコントロール信号ＣＴと、アドレス信号Ａｄｄ．に関
しては、全チップ６２〜６４に共通なものとしてメモリ
コントローラ６０からコントロール信号・アドレス信号
入力ピン７０に入力され、モジュール基板５８上で各チ
ップ６２〜６４に分配される。一方、外部クロック信号
ｅｘｔ．ＣＬＫに関しては、その重要性から、クロック
信号ＣＬＫＡ，ＣＬＫＢの２つの信号としてメモリコン
トローラ６０からそれぞれクロック信号入力ピン７１，
７２に入力され、モジュール基板５８上で各チップ６２
〜６４に分配される。一般的には、通常２〜４チップに
対して１つの外部クロック信号が割当てられ、図７にお
いては、クロック信号ＣＬＫＡ，ＣＬＫＢがそれぞれ４
つのチップに割当てられることを示す。したがって、こ
のクロック信号ＣＬＫＡ，ＣＬＫＢは、他の信号よりも
駆動力が大きい信号となっている。
【００４８】また、他方において、入力されるデータに
関しては、各チップ６２〜６４に備えられる入出力端子
６５ごとにメモリコントローラ６０から入力される。し
かし、このような場合、負荷容量および配線抵抗の違い
から、コントロール信号ＣＴあるいはアドレス信号Ａｄ
ｄ．と入力されるデータの間にスキューが生じてしま
い、入力信号のセットアップタイムが悪くなったり、所
望のデータが書込めなくなる。図８ないし図１１は上記
のモジュール上における入力信号のスキューを示すタイ
ミング図であり、図８と図１０はモジュール基板５８上
の入出力データピン６８，６９，７３、コントロール信
号・アドレス信号入力ピン７０、クロック信号入力ピン
７１，７２に入力されるタイミングを示し、図９と図１
１は、モジュール基板５８上に配置された各チップ６２
〜６４の入出力端子６５または入力端子６６に入力され
るタイミングを示す。
関しては、各チップ６２〜６４に備えられる入出力端子
６５ごとにメモリコントローラ６０から入力される。し
かし、このような場合、負荷容量および配線抵抗の違い
から、コントロール信号ＣＴあるいはアドレス信号Ａｄ
ｄ．と入力されるデータの間にスキューが生じてしま
い、入力信号のセットアップタイムが悪くなったり、所
望のデータが書込めなくなる。図８ないし図１１は上記
のモジュール上における入力信号のスキューを示すタイ
ミング図であり、図８と図１０はモジュール基板５８上
の入出力データピン６８，６９，７３、コントロール信
号・アドレス信号入力ピン７０、クロック信号入力ピン
７１，７２に入力されるタイミングを示し、図９と図１
１は、モジュール基板５８上に配置された各チップ６２
〜６４の入出力端子６５または入力端子６６に入力され
るタイミングを示す。
【００４９】このモジュールにおいてはコントロール信
号ＣＴおよびアドレス信号Ａｄｄ．の負荷容量および配
線抵抗が大きくなるため、それぞれの信号は、図８に示
されるタイミングで入出力データピン６８，６９，７
３、コントロール信号・アドレス信号入力ピン７０、ク
ロック信号入力ピン７１，７２に入力された場合には図
９に示されるタイミングで各チップ６２〜６４の入出力
端子６５または入力端子６６に入力される。ここでたと
えば、８チップ構成のＤＩＭＭの場合、負荷容量はＳＤ
ＲＡＭ単体の８倍になり、モジュール基板５８上の配線
もその分長くなって図９に示されるように配線遅延が大
きくなる。外部クロック信号ｅｘｔ．ＣＬＫに関して
は、８チップ構成の本実施の形態に係るＤＩＭＭの場
合、負荷容量はＳＤＲＡＭ単体の４倍になり、モジュー
ル基板５８上の配線も少し長くなるが、その分大きな駆
動力を有する信号であるため、他の信号における配線容
量や配線抵抗を起因とする遅延時間に比して、その遅延
時間は無視できるレベルである。
号ＣＴおよびアドレス信号Ａｄｄ．の負荷容量および配
線抵抗が大きくなるため、それぞれの信号は、図８に示
されるタイミングで入出力データピン６８，６９，７
３、コントロール信号・アドレス信号入力ピン７０、ク
ロック信号入力ピン７１，７２に入力された場合には図
９に示されるタイミングで各チップ６２〜６４の入出力
端子６５または入力端子６６に入力される。ここでたと
えば、８チップ構成のＤＩＭＭの場合、負荷容量はＳＤ
ＲＡＭ単体の８倍になり、モジュール基板５８上の配線
もその分長くなって図９に示されるように配線遅延が大
きくなる。外部クロック信号ｅｘｔ．ＣＬＫに関して
は、８チップ構成の本実施の形態に係るＤＩＭＭの場
合、負荷容量はＳＤＲＡＭ単体の４倍になり、モジュー
ル基板５８上の配線も少し長くなるが、その分大きな駆
動力を有する信号であるため、他の信号における配線容
量や配線抵抗を起因とする遅延時間に比して、その遅延
時間は無視できるレベルである。
【００５０】一方、入力されるデータに関しては、各チ
ップ６２〜６４の近傍のモジュール下部の入出力データ
ピン６８，６９，７３から各々の入出力端子６５に入力
されるため、負荷容量はＳＤＲＡＭ単体の場合と同様で
あり、モジュール基板５８上の配線も短く、信号の遅延
時間も短い。
ップ６２〜６４の近傍のモジュール下部の入出力データ
ピン６８，６９，７３から各々の入出力端子６５に入力
されるため、負荷容量はＳＤＲＡＭ単体の場合と同様で
あり、モジュール基板５８上の配線も短く、信号の遅延
時間も短い。
【００５１】したがって、各チップ６２〜６４において
は、入力される信号相互間のスキューが生じる。すなわ
ち、図８および図９に示されるように、各チップ６２〜
６４へは、遅延の大きいコントロール信号ＣＴおよびア
ドレス信号Ａｄｄ．が外部クロック信号ｅｘｔ．ＣＬＫ
および入力されるデータよりも遅れて入力されることに
なる。したがって各チップ６２〜６４における入力信号
間のスキューが大きくなり、所望のコマンドあるいはア
ドレスが認識されず、誤動作の原因となる。また、各チ
ップ６２〜６４において、入力される信号間のスキュー
を図１１に示されるようになくそうとすると、ＤＩＭＭ
に入力させる信号のタイミングは、遅延を考慮して図１
０に示されるタイミングであることが必要となる。しか
しながら、この場合、ＤＩＭＭのチップ６２〜６４への
入力におけるセットアップタイムは図１０（ｂ）に示さ
れるコントロール信号ＣＴあるいはアドレス信号Ａｄ
ｄ．に、ホールドタイムは図１０（ｃ）に示されるデー
タのタイミングによって決定されることになる。これよ
り、ＤＩＭＭにおける入力のセットアップタイム／ホー
ルドタイムのウィンドウ幅が広くなり、高速動作を目的
とするＳＤＲＡＭにおいてその高速化の妨げとなる。
は、入力される信号相互間のスキューが生じる。すなわ
ち、図８および図９に示されるように、各チップ６２〜
６４へは、遅延の大きいコントロール信号ＣＴおよびア
ドレス信号Ａｄｄ．が外部クロック信号ｅｘｔ．ＣＬＫ
および入力されるデータよりも遅れて入力されることに
なる。したがって各チップ６２〜６４における入力信号
間のスキューが大きくなり、所望のコマンドあるいはア
ドレスが認識されず、誤動作の原因となる。また、各チ
ップ６２〜６４において、入力される信号間のスキュー
を図１１に示されるようになくそうとすると、ＤＩＭＭ
に入力させる信号のタイミングは、遅延を考慮して図１
０に示されるタイミングであることが必要となる。しか
しながら、この場合、ＤＩＭＭのチップ６２〜６４への
入力におけるセットアップタイムは図１０（ｂ）に示さ
れるコントロール信号ＣＴあるいはアドレス信号Ａｄ
ｄ．に、ホールドタイムは図１０（ｃ）に示されるデー
タのタイミングによって決定されることになる。これよ
り、ＤＩＭＭにおける入力のセットアップタイム／ホー
ルドタイムのウィンドウ幅が広くなり、高速動作を目的
とするＳＤＲＡＭにおいてその高速化の妨げとなる。
【００５２】そこで、図１２に示される同期型半導体記
憶装置が有用である。図１２に示される同期型半導体記
憶装置においては、外部クロック信号ｅｘｔ．ＣＬＫお
よび入力されるデータはともに遅延が小さいため、入力
されるデータは外部クロック信号ｅｘｔ．ＣＬＫからク
ロックバッファ４を介して発生された内部クロック信号
ｉｎｔ．ＣＬＫにより入力ラッチ回路８で正常にラッチ
される。しかし、コントロール信号ＣＴおよびアドレス
信号Ａｄｄ．の入力ラッチ回路８でのラッチについては
負荷容量およびモジュール基板５８上の配線抵抗により
遅延が大きくなるため、入力されるデータとの間にスキ
ューが生じる。そこで、本発明においては、外部クロッ
ク信号ｅｘｔ．ＣＬＫおよび入力されるデータの遅延を
コントロール信号ＣＴおよびアドレス信号Ａｄｄ．の遅
延に合わせるために、クロックバッファ４と入力ラッチ
回路８との間に遅延回路７４を、バッファ７８と入力ラ
ッチ回路８との間に遅延回路７９を接続する。
憶装置が有用である。図１２に示される同期型半導体記
憶装置においては、外部クロック信号ｅｘｔ．ＣＬＫお
よび入力されるデータはともに遅延が小さいため、入力
されるデータは外部クロック信号ｅｘｔ．ＣＬＫからク
ロックバッファ４を介して発生された内部クロック信号
ｉｎｔ．ＣＬＫにより入力ラッチ回路８で正常にラッチ
される。しかし、コントロール信号ＣＴおよびアドレス
信号Ａｄｄ．の入力ラッチ回路８でのラッチについては
負荷容量およびモジュール基板５８上の配線抵抗により
遅延が大きくなるため、入力されるデータとの間にスキ
ューが生じる。そこで、本発明においては、外部クロッ
ク信号ｅｘｔ．ＣＬＫおよび入力されるデータの遅延を
コントロール信号ＣＴおよびアドレス信号Ａｄｄ．の遅
延に合わせるために、クロックバッファ４と入力ラッチ
回路８との間に遅延回路７４を、バッファ７８と入力ラ
ッチ回路８との間に遅延回路７９を接続する。
【００５３】これにより、外部クロック信号ｅｘｔ．Ｃ
ＬＫおよび入力されるデータの遅延が大きくなり、コン
トロール信号ＣＴおよびアドレス信号Ａｄｄ．と遅延時
間が同じになる。すなわち、ＤＩＭＭに図１３に示され
るタイミングで入力された各信号は、入力ラッチ回路８
へ図１４に示されるタイミングでラッチされる。
ＬＫおよび入力されるデータの遅延が大きくなり、コン
トロール信号ＣＴおよびアドレス信号Ａｄｄ．と遅延時
間が同じになる。すなわち、ＤＩＭＭに図１３に示され
るタイミングで入力された各信号は、入力ラッチ回路８
へ図１４に示されるタイミングでラッチされる。
【００５４】以上の実施の形態３に係る同期型半導体記
憶装置によれば、それぞれのチップ６２〜６４におい
て、入力される信号間のスキューがなくなり、セットア
ップタイム／ホールドタイムのウィンドウ幅を狭くする
ことができるため、モジュールとして使用される場合に
おいても、上記実施の形態１および２で記したと同様な
ＳＤＲＡＭのより高速かつより正確な動作が実現でき
る。
憶装置によれば、それぞれのチップ６２〜６４におい
て、入力される信号間のスキューがなくなり、セットア
ップタイム／ホールドタイムのウィンドウ幅を狭くする
ことができるため、モジュールとして使用される場合に
おいても、上記実施の形態１および２で記したと同様な
ＳＤＲＡＭのより高速かつより正確な動作が実現でき
る。
【００５５】
【発明の効果】請求項１に係る同期型半導体記憶装置に
よれば、従来より高速かつ正確なデータの読出などの動
作を実現できる。
よれば、従来より高速かつ正確なデータの読出などの動
作を実現できる。
【００５６】請求項２ないし４に係る同期型半導体記憶
装置によれば、モジュールとして使用される場合におい
ても、従来より高速かつ正確な動作を実現することがで
きる。
装置によれば、モジュールとして使用される場合におい
ても、従来より高速かつ正確な動作を実現することがで
きる。
【図１】 本発明の実施の形態１に係る同期型半導体記
憶装置の構成を示す図である。
憶装置の構成を示す図である。
【図２】 図１に示される同期型半導体記憶装置の動作
を示すタイミング図である。
を示すタイミング図である。
【図３】 本発明の実施の形態２に係る同期型半導体記
憶装置のレイアウトを示す図である。
憶装置のレイアウトを示す図である。
【図４】 図３に示される同期型半導体記憶装置におい
て、出力データのスキューを説明するためのタイミング
図である。
て、出力データのスキューを説明するためのタイミング
図である。
【図５】 図３に示される同期型半導体記憶装置の具体
的構成を示す図である。
的構成を示す図である。
【図６】 図５に示される同期型半導体記憶装置の動作
を示すタイミング図である。
を示すタイミング図である。
【図７】 本発明の実施の形態３に係る同期型半導体記
憶装置を組込んだＤＩＭＭの構成を示す図である。
憶装置を組込んだＤＩＭＭの構成を示す図である。
【図８】 図７に示されるＤＩＭＭに入力される信号の
タイミングの１例を示す図である。
タイミングの１例を示す図である。
【図９】 図８に示されるタイミングでＤＩＭＭに入力
された信号がＳＤＲＡＭに入力されるタイミングを示す
図である。
された信号がＳＤＲＡＭに入力されるタイミングを示す
図である。
【図１０】 図７に示されるＤＩＭＭに入力される信号
のタイミングの他の例を示す図である。
のタイミングの他の例を示す図である。
【図１１】 図１０に示されるタイミングでＤＩＭＭに
入力された信号がＳＤＲＡＭに入力されるタイミングを
示す図である。
入力された信号がＳＤＲＡＭに入力されるタイミングを
示す図である。
【図１２】 本発明の実施の形態３に係る同期型半導体
記憶装置の構成を示す図である。
記憶装置の構成を示す図である。
【図１３】 図７に示されるＤＩＭＭに入力される信号
のタイミングを示す図である。
のタイミングを示す図である。
【図１４】 図１３に示されるタイミングで信号がＤＩ
ＭＭに入力されたときの図１２に示されるＳＤＲＡＭの
動作を示すタイミング図である。
ＭＭに入力されたときの図１２に示されるＳＤＲＡＭの
動作を示すタイミング図である。
【図１５】 ＳＤＲＡＭの標準的な動作を示すタイミン
グ図である。
グ図である。
【図１６】 従来のＳＤＲＡＭのレイアウトを示す図で
ある。
ある。
【図１７】 図１６に示されるＳＤＲＡＭに入力される
信号のスキューを示すタイミング図である。
信号のスキューを示すタイミング図である。
４ クロックバッファ、８ 入力ラッチ回路、４０ 内
部クロック信号発生回路、４２，４４，４６ 出力バッ
ファ、５４，５６，７４，７９ 遅延回路、５８ モジ
ュール基板、６２，６３，６４ チップ、６５ 入出力
端子、６６ 入力端子、６８，６９，７３ 入出力デー
タピン、７０ コントロール信号・アドレス信号入力ピ
ン、７６ 入力バッファ、７８ バッファ、ＣＴ コン
トロール信号、Ａｄｄ． アドレス信号。
部クロック信号発生回路、４２，４４，４６ 出力バッ
ファ、５４，５６，７４，７９ 遅延回路、５８ モジ
ュール基板、６２，６３，６４ チップ、６５ 入出力
端子、６６ 入力端子、６８，６９，７３ 入出力デー
タピン、７０ コントロール信号・アドレス信号入力ピ
ン、７６ 入力バッファ、７８ バッファ、ＣＴ コン
トロール信号、Ａｄｄ． アドレス信号。
Claims (4)
- 【請求項１】 クロック信号に同期して動作する同期型
半導体記憶装置であって、 外部から取込んだ外部クロック信号に応答して内部クロ
ック信号を発生させる内部クロック信号発生手段と、 前記内部クロック信号発生手段に配線の長さを異にして
接続され、前記内部クロック信号に応答してデータを出
力する複数の出力バッファと、 前記複数の出力バッファのうち少なくとも１つの出力バ
ッファと前記内部クロック信号発生手段との間に接続さ
れ、前記内部クロック信号発生手段で発生された前記内
部クロック信号が前記複数の出力バッファに同時に伝達
されるよう前記内部クロック信号を遅延させる遅延手段
とを備える同期型半導体記憶装置。 - 【請求項２】 クロック信号に同期して動作する同期型
半導体記憶装置であって、 外部から取込んだ外部クロック信号をバッファリングし
て内部クロック信号を生成するクロックバッファリング
手段と、 外部から取込んだコントロール信号またはアドレス信号
をバッファリングして対応する内部制御信号を生成する
入力バッファリング手段と、 外部から取込んだデータをバッファリングするデータバ
ッファリング手段と、 前記クロックバッファリング手段の近傍に配置され、前
記内部クロック信号に応答して前記コントロール信号ま
たは前記アドレス信号または前記データバッファリング
手段でバッファリングされたデータをラッチするラッチ
手段と、 前記データバッファリング手段と前記ラッチ手段の間に
接続され、前記データバッファリング手段でバッファリ
ングされたデータを、前記内部制御信号が前記入力バッ
ファリング手段から前記ラッチ手段に伝達される間に遅
延する時間よりも長い時間遅延させる遅延手段を備える
同期型半導体記憶装置。 - 【請求項３】 前記同期型半導体記憶装置は、数チップ
単位で１つのモジュール基板上に配置されることによっ
てメモリモジュールとして使用されるものであって、 前記モジュール基板上の入出力データピンに接続される
入出力端子と、 前記モジュール基板上のコントロール信号入力ピンまた
はアドレス信号入力ピンに接続され、前記入出力端子よ
りも数の多い入力端子とをさらに備える請求項２に記載
の同期型半導体記憶装置。 - 【請求項４】 前記遅延手段は、前記コントロール信号
または前記アドレス信号がそれぞれ前記コントロール信
号入力ピンまたは前記アドレス信号入力ピンから前記入
力端子に伝達される間に遅延する時間と、前記外部から
取込んだデータが前記入出力データピンから前記入出力
端子に伝達される間に遅延する時間の差だけ前記データ
バッファリング手段でバッファリングされたデータを遅
延させる請求項３に記載の同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176591A JPH1021684A (ja) | 1996-07-05 | 1996-07-05 | 同期型半導体記憶装置 |
| US08/779,068 US5805603A (en) | 1996-07-05 | 1997-01-07 | Synchronous semiconductor memory device realizing high speed and accurate operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176591A JPH1021684A (ja) | 1996-07-05 | 1996-07-05 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021684A true JPH1021684A (ja) | 1998-01-23 |
Family
ID=16016252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176591A Pending JPH1021684A (ja) | 1996-07-05 | 1996-07-05 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5805603A (ja) |
| JP (1) | JPH1021684A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311974B1 (ko) * | 1999-06-15 | 2001-11-02 | 윤종용 | 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법 |
| US6318707B1 (en) | 1999-06-25 | 2001-11-20 | Fujitsu Limited | Semiconductor integrated circuit device |
| KR100336563B1 (ko) * | 1999-12-22 | 2002-05-11 | 박종섭 | 입력 신호 스큐 보상회로 |
| JP2002237188A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006012363A (ja) * | 2004-06-29 | 2006-01-12 | Ricoh Co Ltd | ストローブ信号遅延装置及び同装置を備える半導体装置 |
| KR100818800B1 (ko) | 2006-06-27 | 2008-04-01 | 삼성전자주식회사 | Ｆｉｆｏ 장치를 구비하는 데이터 처리장치와 데이터처리방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490131B2 (ja) | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
| US20030061528A1 (en) * | 2001-09-27 | 2003-03-27 | Seagate Technology Llc | Method and system for controlling clock signals in a memory controller |
| ATE477634T1 (de) | 2001-10-22 | 2010-08-15 | Rambus Inc | Phaseneinstellvorrichtung und verfahren für ein speicherbaustein-signalisierungssystem |
| KR100511912B1 (ko) * | 2002-03-13 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리에 사용되는 데이터 출력 구동 장치 |
| JP2005050124A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 特定周波数帯域のノイズを低減できるコンパイラ、およびコンピュータ装置 |
| US10811057B1 (en) * | 2019-03-26 | 2020-10-20 | Micron Technology, Inc. | Centralized placement of command and address in memory devices |
| US10978117B2 (en) | 2019-03-26 | 2021-04-13 | Micron Technology, Inc. | Centralized placement of command and address swapping in memory devices |
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|---|---|---|---|---|
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| JPH0786916A (ja) * | 1993-09-17 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| JPH06311012A (ja) * | 1993-04-27 | 1994-11-04 | Toshiba Corp | 消費電力が低減されたトランジスタ論理回路 |
| JP3077866B2 (ja) * | 1993-11-18 | 2000-08-21 | 日本電気株式会社 | メモリモジュール |
| KR960004567B1 (ko) * | 1994-02-04 | 1996-04-09 | 삼성전자주식회사 | 반도체 메모리 장치의 데이타 출력 버퍼 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| KR0146176B1 (ko) * | 1995-05-02 | 1998-09-15 | 김주용 | 동기식 기억장치의 신호 전달 회로 |
| JP3272914B2 (ja) * | 1995-08-31 | 2002-04-08 | 富士通株式会社 | 同期型半導体装置 |
-
1996
- 1996-07-05 JP JP8176591A patent/JPH1021684A/ja active Pending
-
1997
- 1997-01-07 US US08/779,068 patent/US5805603A/en not_active Expired - Fee Related
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| JP2006012363A (ja) * | 2004-06-29 | 2006-01-12 | Ricoh Co Ltd | ストローブ信号遅延装置及び同装置を備える半導体装置 |
| JP4583088B2 (ja) * | 2004-06-29 | 2010-11-17 | 株式会社リコー | ストローブ信号遅延装置及び同装置を備える半導体装置 |
| KR100818800B1 (ko) | 2006-06-27 | 2008-04-01 | 삼성전자주식회사 | Ｆｉｆｏ 장치를 구비하는 데이터 처리장치와 데이터처리방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5805603A (en) | 1998-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060418 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |