KR100623801B1 - 반도체 메모리 비동기식 파이프라인 - Google Patents
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Description
Claims (26)
- (a) 주소가능 메모리 엘리먼트를 갖고, 각각 해당 비동기식 제어신호(28)에 의해 제어되는 하나 또는 그 이상의 파이프라인 단계(27)를 가진 메모리 코어(22);(b) 어드레스 입력포트(25)와 I/O 데이타 포트(32) 사이에 형성되며, 상기 메모리 코어(22)를 포함하는 읽기 경로(24);(c) 상기 비동기식 제어신호(28)를 발생시키는 지연 엘리먼트(T1, T2, T3); 및(d) 상기 비동기식 제어신호(28)중 적어도 하나에 응답하여 각각의 단계에 데이타를 래치시키며, 상기 각각의 파이프라인 단계(27)와 연관된 래치(56);를 포함하고,상기 데이타는 시스템 클록(CLK)에 관계없이 전체 파이프라인 단계(27)에서 래치되는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 1 항에 있어서, 상기 출력 데이타를 시스템 클록(CLK)에 동기시키기 위해 상기 I/O 포트(32)에 접속된 동기회로(30)를 포함하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 2 항에 있어서, 상기 동기회로(30)는 병렬로 연결된 복수의 파이프 래치(56)를 포함하고, 각각의 파이프 래치는 데이타를 연속 래치(56)에 순차적으로 입력하기 위해 개별 파이프 제어신호(LATCH_ENX)에 응답하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 3 항에 있어서, 상기 파이프 제어신호(LATCH_ENX)는 파이프 카운터(64)에 의해 발생되며, 상기 카운터(64)는 그 출력에 접속된 파이프 지연 엘리먼트(66)를 포함하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 4 항에 있어서, 상기 지연을 발생시키는 파이프 지연 엘리먼트(66)는 상기 회전지연 단계 지연의 합과 일치하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- (a) 주소가능 메모리 엘리먼트를 가진 메모리 코어(22)의 I/O 데이타 포트(32)와 어드레스 입력 포트(25) 사이에, 하나 또는 그 이상의 파이프라인 엣지를 포함한 읽기 경로(24)를 형성시키는 단계;(b) 시스템 클록(CLK)에 응하여 상기 I/O 포트(32)로부터 데이타를 래칭하는 단계;(c) 마스터 제어신호로부터 비동기식 제어신호(28)를 발생시키는 단계; 및(d) 상기 비동기식 제어신호(28)로 파이프라인 단계(27)를 제어하는 단계를 포함하고,상기 각각의 파이프라인 단계(27)에서 래치된 데이타는 시스템 클록(CLK)과 무관하게 타이밍되는 것을 특징으로 하는 동기식 동적램 파이프라이닝 방법.
- (a) 주소가능 메모리 엘리먼트를 구비한 메모리 코어(22);(b) 어드레스 입력포트(25)와 I/O 데이터 출력포트(32) 사이에 형성된 읽기 데이터 경로(24);(c) 시스템 클록의 상승(QEN_RISE) 및 하강 에지(QEN_FALL)를 검출하기 위한 에지 검출기;(d) 상기 상승(QEN_RISE) 및 하강 에지(QEN_FALL)에 따라 각각 제 1 및 제 2 군의 파이프라인 단계(27)에 어드레스 데이터를 전송하기 위한 수단(42); 및(e) 상기 시스템 클록(CLK)의 상기 상승 및 하강 에지의 지연된 버전인 비동기식 제어 신호(28)를 발생시키기 위한 각각의 상기 파이프라인 단계(27)와 연결되며, 상기 파이프라인 단계(27)들 중 연결된 하나의 레이턴시(latency)에 대응하는 레이턴시를 구비한 지연 엘리먼트(T1, T2, T3)를 포함하고,상기 메모리 코어(22)는 상기 읽기 데이터 경로(24)를 포함하며, 상기 읽기 데이터 경로(24)는 상기 제 1 및 제 2 군의 파이프라인 단계(27)를 포함하고, 각각의 상기 파이프라인 단계(27)는 대응하는 비동기식 제어신호(28)에 응답하는 래치(56)를 포함하며, 각각의 상기 파이프라인 단계(27)는 상기 시스템 클록(CLK)에 관계없이 제어되는 것을 특징으로 하는 더블 데이터 레이트(double data rate; DDR) 파이프라인 동기식 동적램.
- 제 7 항에 있어서,상기 시스템 클록(CLK)의 상기 상승 및 하강 에지의 출력 데이터를 동기시키기 위한 상기 I/O 데이터 출력포트(32)에 연결된 동기회로(30)를 더 포함하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 8 항에 있어서,상기 동기회로(30)는 병렬로 연결된 다수의 파이프 래치(56)를 포함하고, 각각의 파이프 래치는 상기 출력 데이터를 연속 래치(56)에 순차적으로 입력하기 위하여 개별적인 파이프 제어신호(LATCH_ENX)에 응답하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 9 항에 있어서,상기 파이프 제어신호(LATCH_ENX)는 파이프 카운터(64)에 의하여 발생되고, 상기 카운터(64)는 그 출력에 연결된 파이프 지연 엘리먼트(66)를 포함하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 8 항에 있어서, 상기 동기회로(30)는(a) 상기 출력 데이터를 래칭하기 위한 다수의 출력 래치(56);(b) i. 상기 상승 및 하강 에지에 관한 소정의 지연을 각각 갖는 한 세트의 래치 입력가능 신호(LATCH_ENX) 및 ii. 상기 파이프라인 메모리 코어(22)의 컬럼 어드레스 선택신호에 따라 지연되는 한 세트의 래치 출력가능 신호(QEN_RISEX)를 상기 시스템 클록(CLK)의 상기 상승 및 하강 에지로부터 순차적으로 발생시키기 위한 래치 신호 제너레이터(latch signal generator)(68); 및(c) 상기 시스템 클록(CLK)의 상기 상승 및 하강 에지와 동기하는 상기 출력 래치(56)에 상기 래치 출력가능 신호(QEN_RISEX)를 연결시키기 위한 지연 래치 회로(58)를 포함하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 7 항에 있어서,상기 제 1 및 제 2 군의 파이프라인 단계(27)는 각각 적어도 세 개의 단계를 구비하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 7 항에 있어서,상기 파이프라인 단계(27)와 연결된 레이턴시는 신호 또는 데이터 경로 내에 지연인 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 7 항에 있어서,상기 파이프라인 단계(27)과 연결된 레이턴시는 타이밍 지연 엘리먼트(T1,T2, T3)에 의하여 한정되는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 7 항에 있어서,각각의 상기 파이프라인 단계(27)는 하나의 상기 래치(56)를 구비하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 9 항에 있어서,상기 다수의 파이프 레치(56)는 상기 상승 및 하강 에지에 각각 연결된 상기 제 1 및 제 2 군의 파이프 레치(56)를 포함하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- 제 10 항에 있어서,상기 파이프 카운터(64)는 상기 어드레스 데이터 및 상기 출력 데이터의 전송 지연에 상기 파이프 카운터(64)의 지연을 일치시키기 위한 다수의 카운트 지연 단계를 포함하는 것을 특징으로 하는 더블 데이터 레이트 파이프라인 동기식 동적램.
- (a) 주소가능 메모리 엘리먼트를 구비한 메모리 코어(22)의 어드레스 입력포트(25) 및 I/O 데이터 포트(32) 사이에, 제 1 및 제 2 군의 파이프라인 단계를 포함하는 읽기 경로(24)를 형성시키는 단계;(b) 시스템 클록(CLK)의 상승 및 하강 에지를 검출하고, 상기 상승 및 하강 에지에 따라 각각 상기 제 1 및 제 2 군의 파이프라인 단계(27)에 어드레스 데이터를 전송하는 단계;(c) 상기 상승 및 하강 에지에 응답하여 상기 I/O 포트(32)로부터 데이터를 래칭하는 단계;(d) 상기 파이프라인 단계들(27) 중 연결된 하나의 레이턴시에 따라 발생되는 비동기식 제어신호(28)를 마스터 제어신호(master control signal)로부터 발생시키는 단계; 및(e) 각각의 상기 파이프라인 단계(27) 내에 래치되는 데이터가 상기 시스템 클록(CLK)에 관계없이 타이밍되는 상기 비동기식 제어신호를 가지고 상기 파이프라인 단계(27)를 제어하는 단계를 포함하는 것을 특징으로 하는 더블 데이터 레이터 동기식 동적램 파이프라이닝 방법.
- (a) 어드레스 입력 포트(25);(b) 주소 가능한 메모리 엘리멘트를 가지고 있는 메모리 코어(22);(c) I/O 테이터 출력 포트(32);(d) 각각이 대응되는 비동기식 제어 신호(28)에 응답하는 래치(56)를 포함하는 복수의 파이프 라인 단계(27)를 포함하고, 복수의 어드레스 입력 포트(25)와 I/O 데이터 출력포트(32) 사이에 형성된 읽기 데이터 경로(24);(e) 상기 시스템 클럭(CLK)의 상기 지연된 버전인 비동기식 제어 신호(28)을 발생시키기 위한 각각의 상기 파이프라인 단계(27)와 연결된 지연 엘리멘트(T1, T2, T3)를 포함하며,상기 제1 지연 엘리멘트(T1)는 상기 시스템 클럭(CLK)에 기반한 제어 신호(28)을 일으키도록 배열되어 있고, 상기 파이프라인에서 후단의 지연 엘리멘트는 상기 파이프 라인에서 전단의 지연 엘리멘트가 생성한 제어 신호(28)를 사용하여 제어신호(28)을 형성하도록 배열되어 있으며, 상기 각각의 지연 엘리멘트(T1, T2, T3)는 상기 파이프 라인 단계(27)에 연결된 하나의 레이턴시에 대응하는 레이턴시를 포함하고 있고, 후단의 지연 엘리멘트들에 의해 생성된 제어 신호(28)에 의해 제어되는 상기 파이프라인 단계(27)들은 상기 시스템 클럭(CLK)에 비동기적으로 제어되는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 19 항에 있어서,상기 시스템 클럭(CLK)에 출력 데이터를 동기시키기 위한 상기 I/O 데이터 출력 포트(32)에 연결된 동기회로(30)을 더 포함하여 이루어진 파이프라인 동기식 동적램.
- 제 20 항에 있어서,상기 동기회로(30)는 병렬로 연결된 다수의 파이프 래치(56)를 포함하고, 각각의 파이프 래치는 상기 출력 데이터를 연속 래치(56)에 순차적으로 입력하기 위하여 개별적인 파이프 제어신호(LATCH_ENX)에 응답하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- 제 21 항에 있어서,상기 파이프 제어 신호(LATCH_ENX)를 발생시키는 파이프 카운터(64)를 포함하며,상기 파이프 카운터(64)는 그 출력에 연결된 파이프 지연 엘리멘트(66)를 포함하는 것을 특징으로 하는 파이프 라인 동기식 동적램.
- 제 20 항에 있어서,상기 동기회로(30)는,(a) 상기 출력 데이터를 래칭하기 위한 다수의 출력 래치(56);(b) i. 상기 시스템 클럭(CLK)에 관한 소정의 지연을 각각 갖는 한 세트의 래치 입력가능 신호(LATCH_ENX) 및 ii. 상기 파이프 라인 메모리 코어(22)의 컬럼 어드레스 선택 레이턴시(latency)에 따라 지연되는 한 세트의 래치 출력가능 신호(QEN_RISEX)를 상기 시스템 클럭(CLK)으로부터 순차적으로 발생시기키 위한 래치 신호 제너레이터(latch signal generator)(68); 및(c) 상기 시스템 클럭(CLK)에 동기하는 상기 출력 래치(56)에 상기 래치 출력 가능 신호(QEN_RISEX)를 연결시기키 위한 지연 래치 회로(58)을 포함하는 것을 특징으로 하는 파이프라인 동기식 동적램.
- (a) 주소가능 메모리 엘리멘트를 구비한 메모리 코어(22)의 어드레스 입력포트(25) 및 I/O 데이터 포트(32) 사이에, 하나 또는 그 이상의 파이프라인 단계를 포함하는 읽기 경로(24)를 형성시키는 단계;(b) 시스템 클럭(CLK)에 응답하여 상기 I/O 포트(32)로부터 데이터를 래칭하는 단계;(c) 마스터 제어 신호로부터 비동기식 제어신호들(28)을 생성하는 단계; 및(d) 상기 파이프 라인 단계들(27)중의 하나에 연결된 하나의 레이턴시에 따라 전단의 파이프 라인 단계(27)로부터 수신한 제어 신호(28)를 지연시켜 생성한 상기 비동기식 제어신호들(28)을 가지고 상기 파이프라인 단계들(27)을 제어하는 단계; 및상기 파이프라인 단계들(27)의 래치된 데이터가 상기 시스템 클럭(CLK)에 비동기적으로 타이밍되도록 상기 비동기식 제어신호들(28)을 사용하여 상기 파이프라인 단계들(27)을 제어하는 단계를 포함하여 이루어진 비동기식 동적램 파이프라이닝 방법.
- 제 24 항에 있어서,상기 시스템 클럭(CLK)에 출력 데이터를 동기시키는 단계를 더 포함하여 이루어진 비동기식 동적램 파이프라이닝 방법.
- 제 25 항에 있어서,상기 시스템 클럭에 출력 데이터를 동기시키는 단계는,(a) 다수의 출력 래치(56)에 출력 데이터를 래치시키는 단계;(b) i.각각이 상기 시스템 클럭(CLK)에 대하여 소정의 지연을 가지고 있는 한 세트의 출력 래치 입력 가능 신호(CNT_DEL)를 상기 시스템 클럭(CLK)로부터 생성하고, 및 ii. 상기 파이프 라인 메모리의 컬럼 어드레스 선택 레이턴시(latency)에 따라 각각 지연되는 한 세트의 출력 래치 출력가능 신호(QEN_RISEX)를 상기 시스템 클럭(CLK)으로부터 발생시기키 단계; 및(c) 상기 시스템 클럭(CLK)에 동기된 상기 출력 래치 출력가능 신호(QEN_RISEX)를 인에이블하는 단계를 포함하여 이루어진 비동기식 동적램의 ㅍ파팡파이프라이닝 방법.
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