JPH0963262A - シンクロナスｄｒａｍ - Google Patents

シンクロナスｄｒａｍ

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JPH0963262A
JPH0963262A JP7209655A JP20965595A JPH0963262A JP H0963262 A JPH0963262 A JP H0963262A JP 7209655 A JP7209655 A JP 7209655A JP 20965595 A JP20965595 A JP 20965595A JP H0963262 A JPH0963262 A JP H0963262A
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pipe
gate
stage
signal
output
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Naoharu Shinozaki
直治 篠崎
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 本発明は、ＳＤＲＡＭに関し、動作速度を向
上させたＳＤＲＡＭを小さなレイアウト面積で実現する
ことを目的とする。 【解決手段】 順次行われる信号処理の少なくとも一部
を複数の段階に分割し、外部から印加される外部クロッ
ク信号に従って複数の段階の処理を並行して行うことに
より動作速度を向上させたシンクロナスＤＲＡＭであっ
て、並列動作される複数の段階に分割した複数のパイプ
１１，１２，…と、複数のパイプの間に設けられ、隣接
するパイプの間の信号の通過を制御するゲート２１，２
２，…と、外部クロック信号からパルス状の制御信号を
生成してゲートに印加し、ゲートの通過状態が、前段の
パイプの出力が確定する直前に通過状態に変化し、前段
のパイプの出力が次段のパイプに転送された直後に非通
過状態に変化するように制御するゲート制御手段３１，
３２，…とを備えるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
への書き込み処理又は読み出し処理等の信号を順次処理
するシーケンス回路部を複数段のパイブに分割して、外
部から印加される外部クロック信号に従って並列動作さ
せることにより動作速度を向上させたシンクロナス・ダ
イナミック・ＲＡＭ（以下、ＳＤＲＡＭと称する。）に
関し、特により一層の高速化が可能なパイプ構成を有す
るＳＤＲＡＭに関する。
【０００２】
【従来の技術】近年、ダイナミック・ＲＡＭ（ＤＲＡ
Ｍ）についてもより一層の高速化が求められている。Ｄ
ＲＡＭにおける動作としては、例えば、読み出し動作に
おいては、メモリセルをアクセスするためのアドレス信
号のデコード動作や、ビット線のチャージアップやセン
スアンプ等の駆動等のメモリセルアレイ内における動作
や、センスアンプの出力をデータ出力回路から出力させ
る動作等があり、動作速度は順次処理される処理の合計
処理時間で決定される。一部の処理が並列に実行される
場合には、並行に実行される処理の内もっとも長い処理
時間を加算することにより動作速度が決定される。ＤＲ
ＡＭを高速化する１つの方法は、並行して実行できる処
理の割合を増加させるものである。しかし、ワード線や
ビット線をアクセスするためには、デコード動作で得ら
れる信号が必要であり、このような部分については並列
動作させることはできない。
【０００３】ＤＲＡＭを高速化する別の方法は、順次処
理される回路部分（以下、シーケンス回路部と称す
る。）を複数の段階に分け、外部から印加される外部ク
ロック信号に従って各段階を並列動作させることにより
動作速度を実質的に向上させる方法であり、各段階をパ
イプと呼ぶため、このような処理方法をパイプ処理と称
することとする。以下、パイプ処理について簡単に説明
する。
【０００４】図５は、ＳＤＲＡＭにおけるパイプ構成を
示す図である。図５において、参照番号１１は第１段の
パイプを、１２は第２段のパイプを、２１は第１段のパ
イプ１１と第２段のパイプ１２の間に設けられた第１ゲ
ートであり、２２は第２段のパイプ１２と第３段のパイ
プの間に設けられた第２ゲートであり、４１と４２は外
部から印加される外部クロック信号を遅延させる遅延回
路である。なお、以下の説明で使用する図においては、
説明を簡単にするために、同一の機能部分については同
一の参照番号を付して表すこととし、説明の一部を省略
する。
【０００５】各段のパイプの分割方法は各種あり、並列
動作される部分は１つのパイプとすることも、並列なパ
イプとすることも可能であるが、ここでは説明を簡単に
するために並列なパイプがないものとして説明するが、
本発明はこれに限定されるものではなく、並列なパイプ
でも他のパイプと直列に接続される部分には適用可能で
ある。
【０００６】図５に示すように、各段のパイプの間に
は、前段のパイプの出力が次段のパイプに適当なタイミ
ングで転送されるように隣接するパイプの間の信号の通
過を制御するゲート２１、２２が設けられている。各ゲ
ート２１、２２は、外部クロック信号を遅延回路４１、
４２で遅延させた信号で制御される。多ビットのＳＤＲ
ＡＭの場合には、前段のパイプの出力が複数個存在する
場合がある。そのような場合にはゲートも複数個必要で
ある。以下の説明では、パイプの出力は１ビットである
として説明する。
【０００７】図６は従来のＳＤＲＡＭで使用されるゲー
ト回路の構成を示す図である。図６のゲート回路は、２
個のトランスファゲート２１３、２１６と、それぞれ２
個のインバータ２１４と２１５、２１７と２１８で構成
される２個のフリップフロップとで構成される広く知ら
れた回路である。ラッチ信号Ｌｔが「低（Ｌｏｗ）」レ
ベルの時には、トランスファゲート２１６が通過状態
に、トランスファゲート２１３が非通過状態になり、前
段からの入力信号はトランスファゲート２１６を通過し
てインバータ２１７と２１８で構成されるフリップフロ
ップに保持される。この時、トランスファゲート２１３
が非通過状態であり、インバータ２１４と２１５で構成
されるフリップフロップはそれまでの状態を保持する。
ラッチ信号Ｌｔが「高（Ｈｉｇｈ）」に変化すると、ト
ランスファゲート２１６が非通過状態になり、インバー
タ２１７と２１８で構成されるフリップフロップは前段
の出力から遮断されるため、その時点の状態を保持す
る。同時にトランスファゲート２１３が通過状態になる
ため、インバータ２１７と２１８で構成されるフリップ
フロップに保持された信号は、インバータ２１４と２１
５で構成されるフリップフロップに伝達され保持され
る。
【０００８】図７は、図５のパイプ構成が３段のパイプ
で構成され、図６に示したゲート回路を使用するとした
場合の動作を示す図である。図７に示すように、外部ク
ロックとして図示の信号が入力され、その立ち上がり
で、外部クロックに同期して入力される入力信号ｂが第
１段のパイプに取り込まれるとする。第１段のパイプ１
１での処理には外部クロックの１周期より長い時間かか
るため、図示のように、入力信号ｂに対する処理が終了
してそれに対応する第１段のパイプ１１の出力が得られ
るのは、入力信号ｂを取り込んだ外部クロックの立ち上
がりの次の立ち上がりの後である。従って、第１段のパ
イプでは入力信号ｂに対する出力が出る前に、次の入力
信号ｃを取り込むことになる。しかし、第１段のパイプ
１１では処理が順次行われるため、入力信号ｃが取り込
まれた時点では入力信号ｂに対する処理は進んでおり、
入力信号ｂに対する処理に影響することはない。上記の
ようにして、第１段のパイプ１１での処理が終了した時
点で第１段のパイプ１１での処理結果が出力される。
【０００９】第１段のパイプ１１が処理結果が出力され
る時点では、第１ラッチ信号は「低」状態にされる。こ
れに応じて、第１ゲート２１のトランスファーゲート２
１６を通過状態に、トランスファーゲート２１３を非通
過状態になり、第１段のパイプ１１の処理結果はインバ
ータ２１７と２１８で構成されるフリップフロップに保
持されるが、次段へは転送されない。そして、処理結果
がインバータ２１７と２１８で構成されるフリップフロ
ップに保持された直後に、第１ラッチ信号を「高」状態
にトランスファーゲート２１６を非通過状態にして保持
状態を維持すると共に、トランスファーゲート２１３を
通過状態にして、保持した信号をインバータ２１４と２
１５で構成されるフリップフロップに保持させるように
次段へ転送する。次の第２段のパイプ１２では、インバ
ータ２１４と２１５で構成されるフリップフロップに保
持された信号に対して処理が行われる。同様に、第２段
のパイプ１２から処理結果が出力されるのに合わせて、
第２ラッチ信号を「低」状態にしておいて第２段のパイ
プ１２からの処理結果を保持させ、その直後に第２ラッ
チ信号を「高」状態にして第３段のパイプ１３に処理結
果を転送する。
【００１０】外部クロック信号に同期して第１段のパイ
プ１１に入力される信号は、順次取り込まれ、上記の処
理が施されて第３段のパイプ１３から、外部クロック信
号のサイクルで順次出力される。従って、最初の出力は
第１から第３段のパイプの処理時間に第１及び第２ゲー
トの通過に要する時間の合計時間後に出力されるが、そ
れ以後は外部クロック信号のサイクルで第３段のパイプ
１３から順次処理結果が出力されることになる。従っ
て、実質的に処理速度が向上することになる。例えば、
第１段のパイプ１１での処理時間を２５ｎｓ、第２段の
パイプ１２での処理時間を２０ｎｓ、第３段のパイプ１
３での処理時間を１５ｎｓとすると、パイプ処理を行わ
ない場合には、第１段から第３段までの処理に要する時
間は６０ｎｓになるが、パイプ処理を行う場合には、第
１及び第２ゲートの通過に要する時間をそれぞれ６ｎｓ
とすると、２４ｎｓになる。
【００１１】
【発明が解決しようとする課題】上記のように、パイプ
処理を行うことによりＳＤＲＡＭの動作速度が向上する
が、ＳＤＲＡＭが主として使用されるコンピュータでは
ＣＰＵの動作速度の向上が著しく、それに応じてＳＤＲ
ＡＭの動作速度の一層の向上が求められている。また、
パイプ処理を行うためには、ゲート回路を付加する必要
があるが、この部分は従来設けられていなかった部分で
あり、その分回路規模の増大を招き、チップのレイアウ
ト面積が増大するため、ゲート回路に要するレイアウト
面積はできるだけ小さいことが求められている。
【００１２】本発明は上記要求を満たすＳＤＲＡＭを実
現することを目的とするもので、動作速度を向上させた
ＳＤＲＡＭを小さなレイアウト面積で実現することを目
的とする。
【００１３】
【課題を解決するための手段】図１は、本発明のシンク
ロナス・ダイナミック・ＲＡＭ（ＳＤＲＡＭ）の原理構
成を示す図である。本発明のＳＤＲＡＭは、図１の
（１）に示すように、順次行われる信号処理の少なくと
も一部を複数の段階に分割し、外部から印加される外部
クロック信号に従って複数の段階の処理を並行して行う
ことにより動作速度を向上させたシンクロナスＤＲＡＭ
であって、信号処理が順次行われるシーケンス回路の一
部又はすべてを、並列動作される複数の段階に分割した
複数のパイプ１１，１２，…と、複数のパイプ１１，１
２，…の間に設けられ、隣接するパイプの間の信号の通
過を制御するゲート２１−Ａ，２１−Ｂ，…２１−Ｍ，
２２−Ａ，２２−Ｂ，…，２２−Ｎ，…と、外部クロッ
ク信号からパルス状の制御信号を生成してゲートに印加
し、ゲートの通過状態が、前段のパイプの出力が確定す
る直前に通過状態に変化し、前段のパイプの出力が次段
のパイプに転送された直後に非通過状態に変化するよう
に、制御するゲート制御手段３１，３２，…とを備える
ことを特徴とする。
【００１４】前述のように、パイプの出力が複数ビット
の場合には、ゲートもそれぞれ複数個必要である。図１
の（２）に示すように、本発明のＳＤＲＡＭでは、前段
のパイプが処理結果を出力する直前にゲートを通過状態
にし、前段のパイプの処理結果が次段に転送された直後
にゲートを非通過状態にする。従って、前段のパイプの
処理結果は、ゲートで停止することなく次段のパイプに
転送される。そのため、ゲートの通過に要する時間をほ
とんどゼロにできるため、図５及び図６に示した従来例
に比べて、ゲートの通過に要する時間分だけ動作速度を
向上させられる。
【００１５】図６に示したゲート回路を使用した場合、
前段のパイプの処理結果は一旦ゲートで停止され、その
後ラッチ信号の変化に伴って次段へ転送される。すなわ
ち、図６に示したゲート回路は、入力信号を停止させて
保持する機能と、次段へ転送する機能を有している。従
って、一旦ゲートで停止されて保持されるため、ゲート
を通過するのに要する時間が長くなり、その分動作速度
が低下していた。これに対して、本発明のＳＤＲＡＭで
は、前段のパイプの処理結果は、ゲートで停止すること
なく次段のパイプに転送されるため、ゲートを通過する
時間は短く、動作時間を向上させることができる。
【００１６】従来のＳＤＲＡＭでは、外部クロック信号
を利用してそれを遅延させるだけでゲートを制御してお
り、パイプでの処理時間が外部クロック信号のサイクル
に比べて非常に短い場合、例えば、パイプでの処理時間
が外部クロック信号のサイクルの半分以下の場合には、
次の信号の処理結果が出力されて誤動作する可能性があ
り、そのような誤動作を防止するため、図６のようなゲ
ート回路を使用して、前段の処理結果を一旦停止させて
保持した後、次段へ転送していた。しかし、そのために
ゲートを通過するのに要する時間が長くなり、動作速度
を低下させていた。
【００１７】これに対して、本発明では、外部クロック
信号を単に遅延させて使用するのではなく、外部クロッ
ク信号から短いパルスを生成し、それで前段のパイプの
処理結果が出力される直前にゲートを通過状態にして処
理結果を停止させることなく次段へ転送し、転送が終了
した直後にゲートを非通過状態にする。これにより、ゲ
ートを通過する時間を短くできると共に、誤動作も防止
できる。しかし、外部クロック信号をそのまま使用する
ことはできないため、外部クロック信号からゲートを制
御するパルスを生成する回路を設ける必要があるが、高
速化における利点が大きい。
【００１８】
【発明の実施の形態】図２は、本発明の実施例の全体構
成を示す図である。図２において、参照番号１はＳＤＲ
ＡＭであり、２はメモリセルアレイであり、１１１は外
部より印加される外部クロック信号の入力バッファであ
り、１１２は外部クロック信号から内部で使用するクロ
ック信号を生成する内部クロック信号発生部であり、１
１３は外部から印加されるアドレス信号のバッファであ
り、１１４は内部クロック信号発生部１１２からの信号
に従ってアドレス信号をラッチする外部アドレスラッチ
部であり、１１５は全体の制御を行うコントロール部で
あり、１１６はコントロール部１１５からの信号に従っ
てバンク毎のコラムアドレスをラッチするバンクコラム
アドレスラッチ部であり、１１７はコラムアドレス信号
から冗長されているアドレスであるかを判定する冗長判
定部であり、１１８はアドレス信号をデコードするデコ
ード部であり、１１９はセンスアンプであり、１２０は
センスバッファであり、１２１はバッファラインであ
り、１３１は出力トランジスタを制御する出力トランジ
スタコントロールであり、１３２はデータ入出力ポート
であり、５１は書き込むデータをラッチするライトデー
タラッチ部であり、５２は書き込みを制御するライトコ
ントロール部であり、５３はライトアンプである。以上
の各要素は、ＤＲＡＭを構成する公知の要素であり、こ
れらの各要素の動作は直接本発明に関係しないので、こ
こでは詳しい説明を省略する。
【００１９】本実施例では、読み出し動作をパイプ処理
する例を示すこととし、入力バッファ１１１と、内部ク
ロック信号発生部１１２と、アドレス信号バッファ１１
３と、外部アドレスラッチ部１１４と、コントロール部
１１５と、バンクコラムアドレスラッチ部１１６と、冗
長判定部１１７と、デコード部１１８と、センスアンプ
１１９と、センスバッファ１２０を第１段のパイプ１１
とし、バッファライン１２１を第２段のパイプ１２と
し、出力トランジスタコントロール１３１とデータ入出
力ポート１３２を第３段のパイプとし、第１段のパイプ
１１と第２段のパイプ１２の間に第１ゲート２１を設
け、第２段のパイプ１２と第３段のパイプ１３の間に第
２ゲート２２を設け、第１ゲート２１を第１ゲートコン
トロール部３１で制御し、第２ゲート２２を第２ゲート
コントロール部３２で制御する。但し、ここに示した例
はパイプ構成の１例であり、他にも各種の変形例が可能
である。また、第１段のパイプ１１と第２段のパイプ１
２の出力が複数ビットである場合には、第１ゲート２１
と第２ゲート２２もそのビット数分必要であるが、ここ
では１ビットとして説明する。
【００２０】図３は、図２の全体構成のうち、パイプの
構造に係わる部分のみを抽出して示した図である。第１
ゲート２１は、図示のような１個のトランスファゲート
２１３と、インバータ２１４と２１５で構成されるフリ
ップフロップで構成される。２１１、２１２及び２１６
はインバータである。第２ゲート２２も第１ゲートと同
様の構成である。
【００２１】第１ゲートコントロール部３１は、外部ク
ロック信号を所定時間遅延させるためにインバータを直
列に接続した第１遅延回路３１１と、第１遅延回路３１
１を所定時間更に遅延させる第２遅延回路３１２と、第
１遅延回路３１１と第２遅延回路３１２の出力の否定論
理和をとるＮＡＮＤゲート３１３と、ＮＡＮＤゲート３
１３の出力を反転するインバータ３１４で構成され、イ
ンバータ３１４の出力は、トランスファゲート２１３の
一方のゲートに印加されると共に、インバータ２１６を
介してトランスファゲート２１３のもう一方のゲートに
印加される。インバータ３１４の出力は、更に、遅延回
路３２を介して第２ゲート２２に印加される。第１ゲー
トコントロール部３１で発生されるパルスは、第１段の
パイプ１１の処理結果が出力される直前に「高」状態に
なり、その処理結果が第２段のパイプ１２に転送された
直後に「低」状態になることが必要であるが、「高」状
態になるタイミングは第１遅延回路３１１の遅延量によ
り決定され、「高」状態から「低」状態になるまでの期
間、すなわちパルスの幅は第２遅延回路３１２の遅延量
で決定される。
【００２２】図３に示した第１ゲート２１と図６に示し
た従来のゲート回路と比較して明らかなように、第１ゲ
ート２１は従来のゲート回路からトランスファーゲート
２１６とインバータ２１７と２１８で構成されるフリッ
プフロップを除いた構成を有する。そのため、従来のゲ
ート回路では入力される信号を一旦停止させて保持させ
た後、通過させて保持させていたが、本実施例の第１ゲ
ート２１では、トランスファゲート２１３にパルスが印
加される期間のみトランスファゲート２１３が通過状態
になり、信号を通過させてインバータ２１４と２１５で
構成されるフリップフロップに保持する。
【００２３】図４は、図３のパイプ構成の動作を示す図
である。図４を参照して実施例のパイプ構成の動作を説
明する。図４に示すように、外部クロックに同期して入
力される入力信号ｂが、外部クロック信号の立ち上がり
で第１段のパイプ１１に取り込まれる。第１段のパイプ
１１での処理には外部クロックの１周期より長い時間か
かるため、図示のように、入力信号ｂに対する処理が終
了してそれに対応する第１段のパイプ１１の出力が得ら
れるのは、入力信号ｂを取り込んだ外部クロックの立ち
上がりの次の立ち上がりの後である。従って、第１段の
パイプでは入力信号ｂに対する出力が出る前に、次の入
力信号ｃを取り込むことになる。しかし、第１段のパイ
プ１１ではアドレス信号の処理等が順次行われるため、
入力信号ｃが取り込まれた時点では入力信号ｂに対する
処理は進んでおり、入力信号ｂに対する処理に影響する
ことはない。言い換えれば、影響しないようにパイプの
構成や外部クロックの周期が設定される。このようにし
て、第１段のパイプ１１での処理が終了した時点で第１
段のパイプ１１での処理結果が出力される。
【００２４】第１段のパイプ１１が処理結果が出力され
る直前に、第１ゲートに印加される第１ゲート信号は
「高」状態にされ、第１ゲート２１のトランスファーゲ
ート２１３は通過状態になる。そのため、第１段のパイ
プ１１の処理結果はトランスファーゲート２１３を通過
し、インバータ２１４と２１５で構成されるフリップフ
ロップに保持され、次の第２段のパイプ１２へ転送され
る。従って、第１段のパイプ１１からの出力信号は第１
ゲート２１で停止することなく第２段のパイプ１２に転
送され、第１ゲートでの通過時間は非常に短く、実質的
にゼロにできる。
【００２５】第２段のパイプ１２では、インバータ２１
４と２１５で構成されるフリップフロップに保持された
信号に対して処理が行われる。同様に、第２段のパイプ
１２から処理結果が出力されるのに合わせて、第２ゲー
ト２２に印加される第２ゲート信号を「高」状態にする
ことにより第３段のパイプ１３に処理結果が転送され
る。第２段のパイプ１２での処理時間は外部クロックの
１周期より短いが、処理結果が出力されるのに合わせて
第２ゲート２２が通過状態になり、転送された後はゲー
トが閉じられるため誤動作を生じることはない。第３段
のパイプ１３でも同様に、転送された信号に対して処理
が行われる。第３段のパイプ１２３の処理時間も外部ク
ロックの１周期より短いが、次の信号に対する処理が終
了して新たな処理結果が出力されるまでは、それまでの
処理結果が出力され続けるため、外部クロック信号の１
周期間に相当する時間、出力結果が維持される。
【００２６】以上のように、本実施例では、前段のパイ
プからの出力信号はパイプで停止することなく次段のパ
イプに転送され、各ゲートでの通過時間を非常に短くで
きる。従って、各ゲートでの通過時間がほぼゼロである
とすると、例えば、第１段のパイプ１１での処理時間を
２５ｎｓ、第２段のパイプ１２での処理時間を２０ｎ
ｓ、第３段のパイプ１３での処理時間を１５ｎｓとする
と、２０ｎｓの周期で出力が得られることになる。すで
に説明したように、図５及び図６の従来例ではゲートの
通過時間を加算した周期であったので、その分高速化す
ることが可能になった。
【００２７】また、図３と図６を比較して明らかなよう
に、本実施例のゲート２１の構成は従来のゲート回路に
比べて構成が簡単で素子数も少なくできる。遅延回路の
代わりに図３に示した第１ゲート制御回路３１を設ける
必要があるが、前述のようにパイプの出力が複数ビット
の場合には、ゲートの個数もそのビット数分必要であ
り、全体として素子数は低減される。従って、パイプの
段数が増加した場合には全体として素子数を一層低減す
ることが可能である。これによりレイアウト面積を低減
することも可能になる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
簡単な回路でシンクロナスＤＲＡＭの動作速度を向上さ
せることが可能で、場合によってはレイアウト面積の縮
小も可能である。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の実施例のＳＤＲＡＭの全体構成図であ
る。
【図３】実施例のパイプ構成を示す図である。
【図４】実施例のパイプ構成の動作を示す図である。
【図５】ＳＤＲＡＭにおけるパイプ構成の従来例を示す
図である。
【図６】従来のＳＤＲＡＭ用ゲート回路の例を示す図で
ある。
【図７】従来のＳＤＲＡＭにおけるパイプ動作を示す図
である。
【符号の説明】
１１、１２、１３…パイプ ２１、２２…ゲート ３１、３２…ゲート制御手段

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 順次行われる信号処理の少なくとも一部
    を複数の段階に分割し、外部から印加される外部クロッ
    ク信号に従って前記複数の段階の処理を並行して行うこ
    とにより動作速度を向上させたシンクロナスＤＲＡＭで
    あって、 信号処理が順次行われるシーケンス回路の一部又はすべ
    てを、並列動作される複数の段階に分割した複数のパイ
    プ（１１，１２，…）と、 該複数のパイプ（１１，１２，…）の間に設けられ、隣
    接するパイプの間の信号の通過を制御するゲート（２１
    −Ａ，２１−Ｂ，…２１−Ｍ，２２−Ａ，２２−Ｂ，
    …，２２−Ｎ，…）と、 前記外部クロック信号からパルス状の制御信号を生成し
    て前記ゲートに印加し、前記ゲートの通過状態が、前段
    のパイプの出力が確定する直前に通過状態に変化し、前
    段のパイプの出力が次段のパイプに転送された直後に非
    通過状態に変化するように制御するゲート制御手段（３
    １，３２，…）とを備えることを特徴とするシンクロナ
    スＤＲＡＭ。
  2. 【請求項２】 前記ゲートは、前記パルス状の制御信号
    が印加される１つのトランスファーゲート（２１３）を
    備える請求項１に記載のシンクロナスＤＲＡＭ。
  3. 【請求項３】 前記ゲートは、前記トランスファーゲー
    ト（２１３）を通過した信号をラッチして保持する１つ
    のフリップフロップ回路（２１４，２１５）を備える請
    求項２に記載のシンクロナスＤＲＡＭ。
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