KR100438774B1 - 프리페취된 데이터 경로 로직 또는 회로에서 분산처리되는 프리페취된 데이터의 오더링을 가지는 메모리장치와 프리페취된 데이터를 오더링하는 방법 - Google Patents

프리페취된 데이터 경로 로직 또는 회로에서 분산처리되는 프리페취된 데이터의 오더링을 가지는 메모리장치와 프리페취된 데이터를 오더링하는 방법 Download PDF

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Abstract

프리페취된 데이터를 오더링하는 메모리 장치 및 프리페취된 데이터를 오더링하는 방법이 개시된다. 본 발명의 메모리 장치는 메모리 셀 어레이를 구비하며, 메모리 셀 어레이로부터 프리페취된 데이터 비트들을 수신하기 위한 로컬 센스 앰플리파이어들을 구비한다. 또한, 본 발명의 메모리 장치는 시리얼라이저를 포함하고, 로컬 센스 앰플리파이어들을 시리얼라이저에 각각 연결하는 데이터 경로들을 포함한다. 크로스오버 연결들이 데이터 경로들의 스테이지들 사이에 개재된다. 이러한 크로스오버 연결들은 상기 데이터 경로들을 선택적으로 서로 연결하여, 데이터 비트들을 시리얼라이저에 전달한다. 바람직하기로는, 크로스오버 연결들은 스테이지들 상호간의 게이트들의 역할을 한다. 그리고 스테이지들은 순서대로 클락 신호에 의해 제어된다. 이러한 방식의 데이터 오더링은 데이터 경로들내에서 분산 처리되므로, 클락 신호의 속도를 제한하지 않는다. 또한, 사용되는 칩 면적은 기본적인 최소로 된다.

Description

프리페취된 데이터 경로 로직 또는 회로에서 분산 처리되는 프리페취된 데이터의 오더링을 가지는 메모리 장치와 프리페취된 데이터를 오더링하는 방법{Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 프리페취 데이터 경로 로직에서 분산 처리되는 프리페취된 데이터의 오더링을 가지는 메모리 장치 및 프리페취된 데이터를 오더링하는 방법에 관한 것이다.
메모리 장치는 전자 장치에서 데이터를 저장하기 위하여 사용된다. 전자 장치를 보다 빠르게 하기 위한 계속적인 경쟁이 있음에 따라, 메모리 장치는 자주 전체 장치의 속도에서 제한요소가 되고 있다. 때때로, 메모리 장치는 동작을 위해 자신의 내부 클락 신호를 필요로 한다. 그런데, 메모리 장치의 내부 클락 신호는 전체 장치의 외부 클락 신호보다는 느리다. 그리고, 보다 큰 용량의 메모리 장치를 위한 계속적인 경쟁이 있음에 따라, 메모리 장치의 전체 크기는 더욱 커지고 있다. 이러한 것들이 메모리 장치의 속도의 향상을 제한하고 있고 있다.
종래의 메모리 장치(100)가 도 1에 도시된다. 특징적인 부분들은 본 명세서에서 설명되지만, 보다 상세한 설명은 미국 특허 6,115,321과 같은 많은 참조문헌에서 발견될 수 있다.
메모리 장치(100)는 메모리 셀 어레이(MCA, 102)를 포함한다. 메모리 셀 어레이(102)는 메모리 셀(104)과 같은 다수의 메모리 셀들을 구비한다. 하나의 데이터 비트가 메모리 셀(104)에 저장된다. 상기 메모리 셀들은 워드라인(106)과 같은 로우들(rows) 및 칼럼들(columns, 108)의 교차점들에 배치된다. 칼럼들(108)은 로컬(local) 입력/출력(I/O) 라인들(108)로도 불린다.
다수의 로컬 입력/출력라인들(108)은 각각 하나의 로컬 센스 앰플리파이어(local sense amplifier, 110A)에 연결된다. 다수의 로컬 센스 앰플리파이어들이 로컬 센스 앰플리파이어(110A)와 유사하게 제공된다. 각 로컬 센스 앰플리파이어에 글로벌(global) 입력/출력(GIO) 라인이 연결된다. 8개의 GIO 라인들(114A - 114H)은 하나의 그룹으로 형성되어 있다.
메모리 장치(100)로부터의 독출(reading) 동작은 메모리 셀(104)에 저장된 데이터 비트를 GIO 라인들(114A - 114H) 중 하나를 거쳐 하나의 DQ 패드(120)로 출력함으로써 이루어진다. 모든 DQ 패드들(120)은 데이터 비트를 캐쉬(cache)메모리(122) 또는 데이터 저장을 필요로 하는 다른 종류의 전자 장치들에 인가한다.
종래의 메모리 장치(100)는 속도의 향상을 위해 독출될 데이터를 프리페취함으로써 해결하고 있다. 이것은 하나의 어드레스 신호에 응답하여, 많은 데이터를 동시에 메모리 장치(100)로부터 하나의 DQ 패드(120)로 연속적으로 독출하는 것을 의미한다.
데이터가 GIO 라인들(114A-114H)로부터 출력되어, 데이터가 프리페취된다. 상기 프리페취된 데이터가 DQ 패드(120)로 출력되기 전에, 프리페취된 데이터의 순서가 정해질 필요가 있다. 그렇지 않으면, 메모리 장치(100)로부터 데이터를 읽는 전자 장치는 필요한 데이터를 수신하기 위해, 너무 오랫동안 기다려야 하는 경우가 발생할 수 있기 때문이다.
데이터의 오더링(데이터의 순서를 정하는 것)은 데이터가 DQ패드(120)에 도달하기 전에, 메모리 셀 어레이(102)의 모든 GIO 라인들(114A - 114H)이 데이터 시퀀싱 블락(118)에서 함께 모이도록 하는 것에 의해 메모리 장치(100)내부에서 수행된다. 데이터 시퀀싱 블락(118)은 각 데이터 경로로부터 하나씩, 8개의 입력들을 수신한다. 그리고, 데이터 시퀀싱 블락(118)은 오더링 신호들에 의해 제어되어, 원하는 순서로 8개의 입력들을 연속적으로 출력한다.
즉, 상기 오더링된 데이터는 시리얼라이징 블락(serializing blcok, 119)에 의해 직렬화(serializing)되어 출력된다. 시리얼라이징 블락(119)은 상기 모든 입력들을 수신하고, 상기 입력들을 하나씩 DQ패드(120)로 출력한다.
도 2를 참조하면, 데이터 시퀀싱 블락(118)의 일부분(118-1)이 도시된다. 4개의 입력들과 4개의 출력들이 데이터 시퀀싱 블락(118)의 일부분(118-1)에서 도시된다. 도 1과 같이 8개의 데이터를 프리페취하는 경우의 데이터 시퀀싱 블락(118)은 8개의 입력들을 가지기 때문에, 데이터 시퀀싱 블락(118)의 면적은 비례적으로 더 커진다.
또한, 외부의 데이터 레이트들(data rates)이 증가함에 따라, 프리페취되는 데이터 워드(word)들의 수가 증가되고, 이에 따라, 데이터 시퀀싱 블락(118)이 메모리 장치에서 차지하는 면적은 비례적으로 보다 커져야 한다. 예를 들어, 두 배의 입력들을 다루기 위해서는 4배의 복잡성과 크기가 필요할 것이다.
도 3을 참조하면, 메모리 셀로부터 프리페취된 데이터는 로컬 센스 앰플리파이어들(110A - 110H)에 의해 수신되어, GIO 라인들(114A-114H)로 전달된다. 상기 데이터는 메모리 셀 어레이(MCA, 102)를 빠져나간 후 각각의 입력/출력 센스 앰플리파이어들(124A-124H)을 통과하여, 각각의 단독 동작 블락들(144A-144H)(단독 동작 블락들은 파이프 라인들(pipelines)로도 불린다.)을 따라 전달된다. 즉, 상기 데이터는 파이프 라인들(144A-144H)을 따라 데이터 시퀀싱 블락(118)으로 전달된다.
대부분의 경우에 있어서, 동일한 동작이 모든 독출 데이터에 대해 수행되므로, 파이프 라인들(144A-144H)은 동일하게 구성된다. 때때로, 파이프라인들(144A-144H) 각각은 다수의 시퀀셜 스테이지들(seguential stages)로 나누어져 구성되는 경우도 있다. 시퀀셜 스테이지는 파이프(pipe)로 불리기도 한다.
도 4를 참조하면, 파이프 라인(144A)이 구체적으로 도시된다. 보다 상세한 설명은 미국 특허 5,802,596에서 발견될 수 있다.
파이프 라인(144A)은 제1 스테이지 파이프(221), 제2 스테이지 파이프(222) 및 제3 스테이지 파이프(223)를 포함한다. 입력 신호는 제1 스테이지 파이프(221)로 들어가고, 제3 스테이지 파이프(223)로 빠져나온다. 제1게이트(231)는 제1 스테이지 파이프(221)와 제2 스테이지 파이프(222)의 사이에 위치된다. 제2 게이트(232)는 제2 스테이지 파이프(222)와 제3 스테이지 파이프(223)의 사이에 위치된다. 제1 게이트(231)와 제2 게이트(232)는 각각의 지연회로들(241, 242)을 통과한 클락 신호(CLOCK)에 의해 제어된다. 그럼으로써, 데이터는 파이프 라인(144A)을 따라 클락 속도로 처리된다.
도 5를 참조하면, 제1 게이트(231)에 대한 회로가 도시된다. 제1 게이트(231)는 소정의 클락 신호에 속하는 래치 신호(Lt)에 응답하여, 이전 스테이지(221)로부터 소정의 신호를 수신하고, 상기 신호를 다음 스테이지(222)로 출력한다.
본 발명의 목적은 프리페취된 데이터를 오더링하는 메모리 장치 및 프리페취된 데이터를 오더링하는 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 메모리 장치의 특징적인 구성요소를 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 장치의 데이터 시퀀싱 블락의 일부분을 나타내는 도면이다.
도 3은 도 1에 도시된 메모리 장치의 글로벌 입력/출력라인을 따라 구성되는 종래의 프리페취된 데이터 경로들을 나타내는 블락도이다.
도 4는 도 3의 멀티- 스테이지(multi-stage) 프리페취된 데이터 경로들 중 하나를 나타내는 블락도이다.
도 5는 도 4의 데이터 경로들에 포함된 게이트를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 9는 도 6에 도시된 세트에 포함되는 크로스오버 연결을 나타내는 블락도이다.
도 10은 본 발명의 일 실시예에 따른 도 9의 크로스오버 연결(910)의 구성을 나타내는 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 도 9의 크로스오버 연결(910)의 구성을 나타내는 회로도이다.
도 12는 버스트 오더링의 예시형을 나타내는 도표이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치에 대한 8 비트 버스트 인터리브 모드 동작을 나타내는 타이밍도이다
도 14는 본 발명의 일 실시예에 따른 프리페취된 데이터의 오더링 방법을 나타내는 플로우 차트이다.
상기의 목적을 달성하기 위하여 본 발명의 메모리장치는 메모리 셀 어레이를 구비하고, 상기 메모리 셀 어레이로부터 프리페취된 데이터 비트들을 수신하는 로컬 센스 앰플리파이어들을 구비한다. 또한, 본 발명의 메모리 장치는 시리얼라이저를 포함하고, 상기 로컬 센스 앰플리파이어를 상기 시리얼라이저에 각각 연결하는 데이터경로들을 포함한다.
또한, 본 발명은 상기 데이터 경로들의 스테이지들 사이에 개재되는 크로스오버(crossover) 연결들을 제공한다. 데이터 비트가 상기 데이터 경로를 빠져나가기 전에, 크로스오버 연결들은 데이터 비트들을 상기 데이터 경로들 중 하나로부터 다른 데이터 경로로 전달할 수 있다. 바람직하게는, 크로스오버 연결들은 상기 스테이지들 사이에 개재되는 연결 스위치들의 역할을 한다. 상기 스테이지들은 순서대로 내부 클락 신호에 의해 제어된다.
본 발명의 메모리 장치는 데이터 오더링을 상기 데이터 경로들내에서 분산 처리하므로, 데이터 레이트(data rate)의 속도를 제한하지 않는 장점이 있다. 또한, 사용되는 칩 면적은 기본적인 최소로 유지된다.
본 발명은 도면들을 참조하여 설명되는 다음의 상세한 설명으로부터 보다 분명해질 것이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 메모리 셀들을 가지는 메모리 셀 어레이(MCA, 602)를 포함한다. 상기 메모리 셀들은 로우들(rows)(로우들은 워드 라인들(word lines)로도 불린다.) 및 칼럼들(columns)(칼럼들은 비트 라인들(bit lines)로도 불린다.)의 교차점들에 배치된다.
또한, 메모리 장치(600)는 로컬 센스 앰플리파이어들(611, 612, ..., 618)을 포함한다. 로컬 센스 앰플리파이어들(611,612,...,618)은 프리페취된 데이터 비트들을 메모리 셀 어레이(602)로부터 수신한다. 프리페칭 동작(prefetching operation) 및 메모리 장치(600)의 다른 동작들은 내부 클락 신호(ICK)에 따라 수행된다.
메모리 장치(600)는 시리얼라이저(619)를 더 포함한다. 시리얼라이저(619)는 로컬 센스 앰플리파이어들(611,612,...,618)상에 있는 데이터 비트들을 직렬화하기 위해 사용된다.
메모리 장치(600)는 데이터 경로들(631,632,...,638)을 더 포함한다. 예를 들어, 데이터 경로(631)가 점선으로 된 사각형(639)내에 도시된다. 데이터 경로들(631,632,...,638)은 각각의 로컬 센스 앰플리파이어들(611,612,...,618)로부터 시리얼라이저(619)로 데이터 비트들을 가이드(guide)하기 위한 것이다. 데이터 경로들(631, 632, ... , 638)은 메모리 장치(600)의 글로벌 I/O 라인들을 포함할 수 있다. 데이터 경로들(631, 632 , ... , 638) 각각은 스테이지들(641A-641D, 642A-642D, ..., 648A-648D)을 포함한다. 스테이지들(641A-641D, 642A-642D, ..., 648A-648D)은 파이프들로도 불리며, 스테이지들은 가이드된 데이터 비트들에 작용해서 시리얼라이저(619)에 상기 가이드된 데이터 비트들을 도달하도록 한다. 상기 파이프들 중 하나는 하나의 입력/출력 센스 앰플리파이어를 포함할 수 있다. 이러한 파이프들은 도 4에 도시된 게이트들 중 하나를 포함할 수 있다. 비록 4개의 스테이지들이 도시되었지만, 본 발명에 따르면 4개보다 많거나 적은 개수가 가능하며, 단지 1개도 가능하다.
또한, 메모리 장치(600)는 크로스오버 연결들을 포함하는 3개의세트들(661,663,665)을 구비한다. 3개의 세트들(661,663,665) 각각은 데이터 경로들(631, 632, ... , 638)의 스테이지들(641A-641D, 642A-642D, ... , 648A-648D)사이에 위치된다.
3개의 세트들(661,663,665)은 데이터 경로들(631,632,...,638)의 각 스테이지들을 연결하는 크로스오버 연결들을 포함한다. 크로스오버 연결은 데이터 비트를 데이터 경로의 어느 하나의 스테이지로부터 동일한 데이터 경로의 다음 스테이지 또는 다른 데이터 경로의 다음 스테이지로 전달한다. 전달은 오더링 신호들에 응답하여 수행된다. 바람직하게는, 상기 크로스오버 연결들은 모든 가능한 조합들의 전달이 수행될 수 있다. 이것은 3개 세트들(661,663,665)을 서로 다르게 하는 것에 의해서 수행될 수 있다. 세트(665)는 4개의 데이터 경로를 건너 뛰어(3개의 데이터 경로들을 스킵(skip)하여) 데이터 비트를 전송하는 반면, 세트(661)는 인접하는 데이터 경로들 사이에서 데이터 비트를 전송한다.
세트들(661,663,665)은 상기 전달 여부를 결정하는 오더링 신호들(SEL0,SEL1,SEL2)을 각각 수신한다. 또한, 오더링 신호들(SEL0, SEL1, SEL2)은 선택 신호들(SEL0, SEL1, SEL2)로도 불린다. 오더링 신호들(SEL0, SEL1, SEL2)는 어드레스 신호, 시퀀셜 신호 및 인터리브(interleave) 신호를 조합하는 것에 의해 생성될 수 있다. 본 발명의 실시예에서는 상기 오더링 신호 및 상기 오더링 신호의 상보(complement) 신호가 사용될 수 있다. 특정한 실시예에 따라, 오더링 신호들(SEL0,SEL1,SEL2) 각각은 상기 크로스오버 연결들 각각에 대한 하위 신호들(subsignal)을 포함할 수 있다. 상기 크로스오버 연결들 중 특정한 크로스오버 연결은 아래의 도 9를 참조하여 보다 상세하게 설명된다.
계속하여 도 6을 참조하면, 세트(661)의 크로스오버 연결들 중 하나는 오더링 신호(SEL0)에 응답하여, 제1 데이터 비트를 데이터 경로(631)의 제1 스테이지(641A)로부터 데이터 경로(632)의 제2스테이지(642B)로, 또는 데이터 경로(631)의 제2 스테이지(641B)로 전달할 수 있다. 또한, 오더링 신호(SEL0)에 응답하여, 제2 데이터 비트는 데이터 경로(632)의 제1 스테이지(642A)로부터 데이터 경로(631)의 제2 스테이지(641B)로, 또는 데이터 경로(632)의 제2스테이지(642B)로 전달될 수 있다. 그 후, 세트(663)의 크로스오버 연결들 중 하나는 오더링 신호(SEL1)에 응답하여, 데이터 경로(631)의 제2 스테이지(641B)내에 있는 데이터 비트를 데이터 경로(633)의 제3 스테이지(643C)로, 또는 데이터 경로(631)의 제3스테이지(641C)로 전달할 수 있다. 또한, 데이터경로(632)의 제2 스테이지(642B)내에 있는 데이터 비트는 오더링 신호(SEL1)에 응답하여, 데이터 경로(634)의 제3 스테이지(644C)로, 또는 데이터경로(632)의 제3 스테이지(642C)로 전달될 수 있다. 그 후, 세트(665)의 크로스오버 연결들 중 하나는 오더링 신호(SEL2)에 응답하여, 데이터 경로(631)의 제3 스테이지(641C)내에 있는 데이터 비트를 데이터 경로(635)의 제4 스테이지(645D)로, 또는 데이터 경로(631)의 제4 스테이지(641D)로 전달할 수 있다. 또한, 데이터 경로(632)의 제3스테이지(642C)내에 있는 데이터 비트는 오더링 신호(SEL2)에 응답하여, 데이터 경로(636)의 제4 스테이지(646D)로, 또는 데이터 경로(632)의 제4 스테이지(642D)로 전달될 수 있다. 이런 식으로, 모두 3번의 전달이 수행되면, 그 결과로서 출력되는 데이터 비트는 원하는 출력 순서대로 오더링되어 제4 스테이지들(641D ~ 648D)에 전달된다. 즉, 데이터 비트들은 시리얼라이저(619)에 입력되기 전에, 연속적인 하나의 세트(661,663,665)인 크로스오버 연결들을 통한 스테이지들(641A, 642B, 644C, 648D)에 의해 원하는 순서대로 오더링이 되어진다.
바람직한 실시예에서, 세트들(661, 663, 665)은 데이터 경로들(631, 632, ... , 638)의 스테이지들(641A-641D, 642A-642D, ... , 648A-648D)사이에 있는 게이트들로서 각각 동작한다.
그러므로, 메모리 장치(600)에서 데이터의 오더링은 데이터 경로들을 따라 분산 처리된다. 이것은 신호 경로가 충분한 시간 여유(timing margin)를 가진다는 사실을 이용한다. 그러므로, 본 발명에 의한 데이터 오더링 방법은 시스템 클락이 빠르게 되더라도 메모리 장치의 속도에 제한을 가하는 요소로 작용하지 않게 된다. 또한, 데이터의 오더링이 분산 처리되기 때문에, 메모리 장치(600)에서 필요한 면적은 기본적인 최소로 유지된다. 또한, 상기 장점들을 유지하면서, 보다 적거나 보다 많은 연결들을 포함함으로써, 본 발명은 보다 적거나 보다 많은 프리페취된 데이터 비트들을 가지는 메모리 장치로 스케일링(scaling)될 수 있다
도 7을 참조하여, 본 발명의 다른 실시예에 따른 메모리 장치(700)가 설명된다. 메모리 장치(700)는 메모리 장치(600)의 구성요소들과 유사한 구성요소들을 포함한다. 그러므로, 그것에 대한 설명은 반복되지 않는다.
메모리 장치(700)는 메모리 셀 어레이(MCA, 702)를 포함한다. 메모리 셀 어레이(702)는 데이터를 저장하기 위해 메모리 셀들을 포함한다. 메모리 셀들은 프리페취된 데이터를 로컬 센스앰플리파이어들(711, 712, ... , 718)로 출력한다. 로컬 센스 앰플리파이어들(711,712,...,718)은 순서대로 상기 데이터들을 각각의 데이터경로들(731,732,...,738)로 전달한다.
또한, 메모리 장치(700)는 도 6의 메모리 장치(600)와 동일한 3개의 세트들(661,663,665)에 포함된 크로스오버 연결들을 구비한다. 중요한 것은 3개의 세트들(661,663,665)의 크로스오버 연결들은 메모리 장치(600)의 그것들과는 다른 순서로 배열된다는 것이다. 특히, 세트(661)가 세트(665)와 상호 교환되어 있다. 이것은 오더링 신호들(SEL0,SEL1,SEL2)에 대한 다른 방식을 요구하며, 이것은 당업자에 의해 쉽게 이해될 것이다.
도 8을 참조하여, 본 발명의 또 다른 실시예인 메모리 장치(800)가 설명된다. 메모리 장치(800)는 메모리 장치(600)의 구성요소들과 유사한 구성요소들을 포함한다. 그러므로, 그것의 설명은 반복되지 않는다.
메모리 장치(800)는 메모리 셀 어레이(MCA, 802)를 포함한다. 메모리셀 어레이(802)는 데이터를 저장하기 위해 메모리 셀들을 포함한다. 상기 메모리 셀들은 프리페취된 데이터를 로컬 센스 앰플리파이어들(811, 812, ... , 818)로 출력한다. 로컬 센스 앰플리파이어들(811,812,...,818)은 순서대로 상기 데이터를 각각의 데이터경로들(831,832,...,838)로 전달한다.
또한, 메모리 장치(800)는 도 6의 메모리 장치(600)와 동일한 3개의 세트들(661,663,665)에 크로스오버 연결들을 구비한다. 중요한 것은 세트(661)는 메모리 셀 어레이(802)내에서 제공된다는 것이다. 이것은 세트(661)의 크로스오버연결들이 로컬 센스 앰플리파이어들(811, 812, ... , 818) 및 각각의 데이터 경로들(831, 832, ... , 838)의 제1스테이지들 사이에 개재된다는 것을 의미한다. 바람직하게는, 제1 스테이지는 입력/출력 센스 앰플리파이어를 포함할 수 있다.
도 9를 참조하여, 크로스오버 연결(910)이 설명된다. 크로스오버 연결(910)은 메모리 장치(600)에서 인접한 데이터 경로들(631,632)사이에 개재된 세트(661)내의 크로스오버 연결들 중 하나이지만, 아래의 설명은 본 발명의 모든 크로스오버 연결들에 일반화될 수 있다.
크로스오버 연결(910)은 동일한 데이터경로(631)의 다음 스테이지(641B)에 연결된 계속 경로(963)를 포함한다. 그러므로, 크로스오버 연결(910)은 제1 데이터 비트(961A)를 계속 경로(963)를 통해 다음 스테이지(641B)로 가이드할 수 있다.
또한, 크로스오버 연결(910)은 다른 데이터경로(632)의 다음 스테이지(642B)에 연결된 전달 경로(964)를 가진다. 그러므로, 크로스오버 연결(910)은 제1 데이터 비트(961A)를 데이터 경로(631)로부터 다른 데이터 경로(632)로 선택적으로 전달하여, 데이터 비트(962B)로 되게 한다.
상기 데이터 비트의 전달은 오더링 신호(SEL0)에 따라 선택적으로 수행된다. 즉, 오더링 신호(SEL0)의 상태에 따라, 제1 데이터 비트(961A)는 크로스오버 연결(910)을 지나서 데이터 비트(961B)가 되거나 크로스오버 연결(910)을 지나서 데이터 비트(962B)가 될 수도 있다.
또한, 크로스오버 연결(910)은 제2 데이터 비트를 제2 데이터 경로(632)로부터 제1 데이터 경로(631)로 전달하기 위해 조절되는 것이 바람직하다. 동일한 오더링 신호(SEL0)에 응답하여, 상기의 경우가 발생할 수 있다. 또한, 크로스오버 연결(910)은 내부 클락 신호(ICK)에 응답하여 동작할 수도 있다.
도 10을 참조하면, 크로스오버 회로(1010)는 도 9의 본 발명의 일 실시예에 따른 크로스오버 연결의 구성을 나타낸다. 바람직하기로는, 크로스오버 회로(1010)는 2:1 멀티플렉서에 의해 구성된다.
크로스오버 회로(1010)는 제1 데이터 경로(631)내의 제1 메인 스위치(1020) 및 제2 데이터 경로(632)내에 있는 제2 메인 스위치(1030)를 포함한다. 제1 크로싱 컨덕터(1040)는 제1 데이터 경로(631)를 제2 데이터 경로(632)와 연결한다. 그리고, 제1 크로싱 컨덕터(1040)는 데이터 경로들(631, 632) 사이에 개재된 제1 크로스오버 스위치(1042)를 구비한다. 제2 크로싱 컨덕터(1050)는 제2 데이터 경로(632)를 제1 데이터 경로(631)에 연결한다. 그리고, 제2 크로싱 컨덕터(1050)는 데이터 경로들(631, 632)사이에 개재된 제2 크로스오버 스위치(1052)를 구비한다.
도 10의 실시예에 있어서, 제1 크로스오버 스위치(1042) 및 제2 크로스오버 스위치(1052)는 선택 신호(SEL0)에 의해 제어된다. 또한, 제1 메인 스위치(1020) 및 제2 메인 스위치(1030)는 선택 신호(SEL0)의 반전신호(/SEL0)에 의해 제어된다. 선택 신호(SEL0)의 반전 신호(/SEL0)는 선택 신호(SEL0)의 상보신호로도 불린다.
도 11을 참조하면, 크로스오버 회로(1110)가 본 발명의 일 실시예에 따른 도 9의 크로스오버 연결(910)의 구성을 나타내기 위해 도시된다. 크로스오버 회로(1110)는 제1 메인 스위치(1120)를 제1 데이터 경로(631)내에, 그리고 제2 메인 스위치(1130)를 제2 데이터 경로(632)내에 포함한다. 제1 메인 스위치(1120) 및 제2 메인 스위치(1130)는 오더링 신호(SEL0) 및 내부 클락 신호(ICK)에 의해 제어된다. 제1 및 제2 메인 스위치들(1120, 1130)은 연결 게이트들(connecting gates)로서 구성될 수 있다. 하지만, 본 발명은 이 점에 있어서 제한되지 않는다.
제1 크로싱 컨덕터(1140)는 제1 데이터 경로(631)를 제2 데이터 경로(632)와 연결하고, 데이터 경로들(631, 632)사이에 제1 크로스오버 스위치(1142)를 구비한다. 제2 크로싱 컨덕터(1150)는 제2 데이터 경로(632)를 제1 데이터 경로(631)와 연결하고, 데이터 경로들(631, 632)사이에 제2 크로스오버 스위치(1152)를 구비한다. 또한, 제1 및 제2 크로스오버 스위치들(1142, 1152)은 연결 게이트들로서 구성될 수 있다. 하지만, 본 발명은 이 점에 있어서 제한되지 않는다.
도 11의 실시예에 있어서, 제1 래치 게이트(1161)는 제1 데이터 경로(631)내에 위치되고, 내부 클락 신호(ICK)에 의해 제어된다. 유사하게, 제2 래치 게이트(1162)는 제2 데이터 경로(632)내에 위치되고, 내부 클락 신호(ICK)에 의해 제어된다.
도 12는 8 비트 오더링을 위한 버스트 오더링(burst ordering)의 예시형들을 나타내는 표이다. 왼쪽 칸에는 버스트 오더링 제어신호 A[2:0]의 제어 비트들(A2,A1,A0)이 나타난다. 오른쪽 칸에는 시퀀셜(sequential)형 오더링 및 인터리브(interleave)형 오더링의 비트들의 숫자들이 나타난다.
본 발명에 있어서, 오더링 신호들(SEL0,SEL1,SEL2)은 어드레스 신호, 시퀀셜 신호 및 인터리브 신호를 조합하는 것에 의해 발생된다. 데이터를 오더링하기 위한모든 순열들이 적절한 오더링 신호들(SEL0,SEL1,SEL2)을 선택하는 것에 의해 가능할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치에 대한 8 비트 버스트 인터리브 모드 동작을 위한 타이밍도이다. 특히, 도 13은 더블 데이터 리드(Double Data Read;DDR) 동작 중의 8 비트 프리페취의 경우에 대한 것으로, 버스트 오더링 어드레스들 A[2:0] 은 101 이고 데이터 오더링은 인터리브형이다.
도 14를 참조하면, 플로우 차트(1400)가 본 발명의 일 실시예에 따른 방법을 설명하기 위해 사용된다. 플로우 차트(1400)에 나타난 방법은 본 발명의 메모리 장치들 중 하나와 결합하여 사용될 수 있으며, 임의의 리오더링(reordering) 방식이 가능할 수 있다.
박스(1410)에 따르면, 데이터 비트들은 메모리 셀들로부터 로컬 센스 앰플리파이어들로 프리페취된다.
다음 박스(1420)에 따르면, 상기 데이터 비트들은 상기 로컬 센스 앰플리파이어들로부터 시리얼라이저에서 종단하는 각각의 데이터경로들로 전달된다.
다음 박스(1425)에 따르면, 제1 오더링 신호는 수신되고, 상기 제1 오더링 신호의 상태에 따라 데이터 경로들을 변경할 것인 지의 여부가 결정된다. 이러한 절차는 데이터 교환으로도 불린다.
상기 제1 오더링 신호에 의해 데이터 경로들이 변경되지 않는다면, 실행은 박스(1445)로 진행된다.
상기 제1 오더링 신호에 의해 데이터 경로들이 변경되면, 다음 박스(1430)에따라, 제1 데이터 비트는 데이터 경로들 중 제1 데이터 경로로부터 데이터 경로들 중 제2 데이터 경로로 전달된다. 선택적으로, 제2 데이터 비트는 동시에 제2 데이터 경로로부터 제1 데이터 경로로 전달된다. 그 후, 다음 박스(1440)에 따르면, 제1 데이터 비트는 제2 데이터 경로의 스테이지에 의해 동작된다.
바람직하기로는, 제2 데이터 비트는 제1 데이터 경로의 스테이지에 의해 동시에 동작된다. 그 후, 실행은 박스(1445)로 진행된다.
다음 박스(1445)에 따르면, 제2 오더링 신호가 수신되고, 상기 제2 오더링 신호의 상태에 따라 데이터 경로들을 변경할 것인 지의 여부가 결정된다.
상기 제2 오더링 신호에 의해 데이터 경로들이 변경되지 않는다면, 실행은 박스(1465)로 진행된다.
상기 제2 오더링 신호에 의해 데이터 경로들이 변경되면, 다음 박스(1450)에 따라, 상기 제1 데이터 비트는 상기 제2 데이터 경로로부터 상기 데이터 경로들 중 제3 데이터 경로로 전송된다. 선택적으로, 제3 데이터 비트는 동시에 제3 데이터 경로로부터 제2 데이터 경로로 전달된다. 다음 박스(1460)에 따르면, 제1 데이터 비트는 제3 데이터 경로의 스테이지에 의해 동작된다. 바람직하기로는, 제3 데이터 비트는 제2 데이터 경로의 스테이지에 의해 동시에 동작된다. 그 후, 실행은 박스(1465)로 진행된다.
다음 박스(1465)에 따르면, 제3 오더링신호가 수신되고, 상기 제3오더링 신호의 상태에 따라, 데이터 경로들을 변경할 것인지 여부가 결정된다.
상기 제3 오더링 신호에 의해 데이터 경로들이 변경되지 않는다면, 실행은박스(1490)로 진행된다.
상기 제3 오더링 신호에 의해 데이터 경로들이 변경되면, 다음 박스(1470)에 따라, 제1 데이터 비트는 상기 제3 데이터 경로로부터 데이터 경로들 중 제4 데이터 경로로 전달된다. 선택적으로, 제4 데이터 비트는 동시에 제4 데이터 경로로부터 제3 데이터 경로로 전달된다. 다음 박스(1480)에 따르면, 상기 제1 데이터 비트는 제4 데이터 경로의 스테이지에 의해 동작된다. 바람직하게는, 상기 제4 데이터 비트는 상기 제3 데이터 경로의 스테이지에 의해 동시에 동작된다. 그 후, 실행은 다음 박스(1490)로 진행된다.
다음 박스(1490)에 따르면, 상기 동작된 데이터 비트들은 시리얼라이저에서 수신된다. 그리고, 상기 데이터 비트들은 상기 시리얼라이저에서 직렬화되어 출력될 수 있다.
본 발명이 속하는 기술분야의 숙달된 자는 본 명세서에 있는 설명의 관점에서 본 발명을 실시할 수 있을 것이다. 그리고, 본 명세서에 있는 설명은 전체로 취급되어야 한다.
많은 상세한 것들이 본 발명의 보다 철저한 이해를 제공하기 위해 설명되었다. 다른 경우들에 있어서, 잘 알려진 특징들은 본 발명을 불필요하게 모호하게 하지 않기 위하여 상세히 설명되지 않았다.
본 발명은 바람직한 형식으로 개시되었지만, 여기에서 개시되고 설명된 실시예들은 제한된 의미로 간주되어서는 안 된다. 사실, 본 발명은 수많은 방식으로 수정될 수 있다는 것이 본 설명의 관점에서 본 기술분야의 숙달된 자들에게는 분명히인식될 것이다. 발명자는 본 발명의 주제가 여기에서 개시된 다양한 구성요소들, 특징들, 기능들, 그리고/또는 성질들의 모든 조합들 및 모든 하위조합들(subcombinations)을 포함한다고 생각한다.
본 발명의 메모리 장치는 데이터 오더링을 데이터 경로 내부에서 분산 처리하므로, 데이터 레이트의 속도를 제한하지 않는다. 또한, 사용되는 칩 면적은 기본적인 최소로 유지된다.

Claims (26)

  1. 데이터를 저장하기 위한 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 프리페취된 데이터 비트들을 수신하기 위한 복수개의 로컬 센스 앰플리파이어들;
    시리얼라이저; 및
    상기 시리얼라이저 앞에 복수개의 스테이지들을 각각 가지며, 상기 수신된 데이터 비트를 상기 각각의 로컬 센스 앰플리파이어들로부터 상기 시리얼라이저로 가이드하기 위한 복수개의 데이터 경로들을 구비하며,
    상기 복수개의 스테이지들 중 소정의 스테이지는 동일한 데이터 경로의 다음 스테이지에 연결된 계속 경로와 다른 데이터 경로의 다음 스테이지에 연결된 전달 경로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    선택 신호에 응답하여, 상기 계속 경로와 상기 전달 경로의 하나를 따라 수신된 데이터 비트를 가이드하기 위한 가이딩 수단들을 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 가이딩 수단들은 2:1 멀티플렉서를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 데이터를 저장하기 위한 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 프리페취된 데이터 비트들을 수신하는 복수개의 로컬 센스 앰플리파이어들;
    시리얼라이저;
    각각 복수개의 스테이지들을 가지며, 상기 로컬 센스 앰플리파이어들 중 하나로부터 프리페취된 데이터 비트들을 수신하고, 상기 프리페취된 데이터 비트들을 상기 시리얼라이저로 출력하는 복수개의 데이터 경로들; 및
    상기 로컬 센스 앰플리파이어들과 상기 시리얼라이저 사이에 있는 복수개의 크로스오버 연결들을 구비하며,
    상기 데이터 경로들 중 제1 데이터 경로의 제1 스테이지와 상기 데이터 경로들 중 제2 데이터 경로의 제2 스테이지 사이에 있는 제1 크로스오버 연결은 제1 오더링 신호에 응답하여, 제1 데이터 비트를 상기 제1 데이터경로의 제1 스테이지로부터 상기 제1 데이터 경로의 제2 스테이지 및 상기 제2 데이터 경로의 제2 스테이지 중 하나로 전달하고, 제2 데이터 비트를 상기 제2 데이터 경로의 제1 스테이지로부터 상기 제2 데이터 경로의 제2 스테이지 및 상기 제1 데이터 경로의 제2 스테이지 중 하나로 전달하도록 조절되고,
    상기 데이터 경로들 중 제1 데이터 경로의 제2 스테이지와 상기 데이터 경로들 중 제3 데이터 경로의 제3 스테이지 사이에 있는 제2 크로스오버 연결은 제2 오더링 신호에 응답하여, 데이터 비트를 상기 제1 데이터 경로의 제2 스테이지로부터 상기 제1 데이터 경로의 제3 스테이지 및 상기 제3 데이터 경로의 제3 스테이지 중 하나로 전달하도록 조절되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 스테이지들 중 적어도 하나의 스테이지는 입력/출력 센스 앰플리파이어를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서,
    상기 제1 데이터 경로의 제3 스테이지와 상기 데이터 경로들 중 제4 데이터 경로의 제4 스테이지 사이에 있는 제3 크로스오버 연결은 제3 오더링 신호에 응답하여, 데이터 비트를 상기 제1 데이터 경로의 제3 스테이지로부터 상기 제1 데이터 경로의 제4 스테이지 및 상기 제4 데이터경로의 제4 스테이지 중 하나로 전달하도록 조절되는 것을 특징으로 하는 메모리 장치.
  7. 제4항에 있어서,
    상기 제2 데이터 경로의 제2 스테이지와 상기 데이터 경로들 중 제4 데이터 경로의 제3 스테이지 사이에 있는 상기 제2 크로스오버 연결은 상기 제2 오더링 신호에 응답하여, 데이터 비트를 상기 제2 데이터 경로의 제2 스테이지로부터 상기 제2 데이터 경로의 제3 스테이지 및 상기 제4 데이터 경로의 제3 스테이지 중 하나로 전달하도록 조절되는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 데이터 경로의 제3 스테이지와 상기 데이터 경로들 중 제6데이터 경로의 제4 스테이지 사이에 있는 상기 제3 크로스오버 연결은 상기 제3 오더링 신호에 응답하여, 데이터 비트를 상기 제2 데이터 경로의 제3 스테이지로부터 상기 제2 데이터 경로의 제4 스테이지 및 상기 제6 데이터 경로의 제4 스테이지 중 하나로 전달하도록 조절되는 것을 특징으로 하는 메모리 장치.
  9. 제4항에 있어서, 상기 제1 크로스오버 연결은
    상기 제1 데이터 경로의 제1 스테이지 및 상기 제1 데이터 경로의 제2 스테이지에 연결된 제1 메인 스위치;
    상기 제1 데이터 경로의 제1 스테이지 및 상기 제2 데이터 경로의 제2 스테이지에 연결된 제1 크로스오버 스위치;
    상기 제2 데이터 경로의 제1 스테이지 및 상기 제2 데이터 경로의 제2 스테이지에 연결된 제2 메인 스위치; 및
    상기 제2 데이터 경로의 제1 스테이지 및 상기 제1 데이터 경로의 제2 스테이지에 연결된 제2 크로스오버 스위치를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 메인 스위치 및 상기 제2 메인 스위치는 상기 제1 오더링 신호에 의해 제어되고,
    상기 제1 크로스오버 스위치 및 상기 제2 크로스오버 스위치는 상기 제1 오더링 신호의 상보신호에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  11. 제4항에 있어서, 상기 제2 크로스오버 연결은
    상기 제1 데이터 경로의 제2 스테이지 및 상기 제1 데이터 경로의 제3 스테이지에 연결된 제1 메인 스위치;
    상기 제1 데이터 경로의 제2 스테이지 및 상기 제3 데이터 경로의 제3 스테이지에 연결된 제1 크로스오버 스위치;
    상기 제2 데이터 경로의 제2 스테이지 및 상기 제2 데이터 경로의 제3 스테이지에 연결된 제2 메인 스위치; 및
    상기 제2 데이터 경로의 제2 스테이지 및 상기 제4 데이터 경로의 제3 스테이지에 연결된 제2 크로스오버 스위치를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 메인 스위치는 상기 제2 오더링 신호에 의해 제어되고,
    상기 제1 및 제2 크로스오버 스위치는 상기 제2 오더링 신호의 상보신호에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  13. 제6항에 있어서, 상기 제3 크로스오버 연결은
    상기 제1 데이터 경로의 제3 스테이지 및 상기 제1 데이터 경로의 제4 스테이지에 연결된 제1 메인 스위치;
    상기 제1 데이터 경로의 제3 스테이지 및 제4 데이터 경로의 제4 스테이지에 연결된 제1 크로스오버 스위치;
    상기 제2 데이터 경로의 제3 스테이지 및 상기 제2 데이터 경로의 제4 스테이지에 연결된 제2 메인 스위치; 및
    상기 제2 데이터경로의 제3 스테이지 및 상기 제6 데이터 경로의 제4 스테이지에 연결된 제2 크로스오버 스위치를 포함하는 것을 특징으로 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 메인 스위치는 상기 제3 오더링 신호에 의해 제어되고,
    상기 제1 및 제2 크로스오버 스위치는 상기 제3 오더링 신호의 상보신호에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  15. 제4항에 있어서,
    상기 제1 오더링 신호는 제1 어드레스 신호, 인터리브 신호 및 시퀀셜 신호의 조합으로부터 발생되는 것을 특징으로 하는 메모리 장치.
  16. 제4항에 있어서,
    상기 제2 오더링 신호는 제2 어드레스 신호, 인터리브 신호 및 시퀀셜 신호의 조합으로부터 발생되는 것을 특징으로 하는 메모리 장치.
  17. 제6항에 있어서,
    상기 제3 오더링 신호는 제3 어드레스 신호, 인터리브 신호 및 시퀀셜 신호의 조합으로부터 발생되는 것을 특징으로 하는 메모리 장치.
  18. 제4항에 있어서,
    상기 스테이지들은 클락 신호를 수신하는 것을 특징으로 하는 메모리 장치.
  19. 제4항에 있어서,
    상기 제1 크로스오버 연결은 상기 메모리 셀 내부에 위치하는 것을 특징으로 하는 메모리 장치.
  20. 제4항에 있어서,
    상기 크로스오버 연결들은 2:1 멀티플렉서들을 구비하는 것을 특징으로 하는 메모리 장치.
  21. 복수개의 데이터 비트들을 메모리 셀 어레이로부터 복수개의 로컬 센스 앰플리파이어들로 프리페칭하는 단계;
    복수개의 데이터 경로들에서 상기 데이터 비트들을 수신하는 단계;
    제1 크로스오버 연결에서 제1 오더링 신호를 수신하는 단계;
    상기 제1 오더링 신호에 응답하여, 제1 스테이지에서 제1 데이터 교환을 결정하는 단계이며, 상기 제1 데이터 교환은 제1 데이터 비트를 상기 데이터 경로들 중 제1 데이터 경로로부터 상기 데이터 경로들 중 제2 데이터 경로의 제2 스테이지로 또는 상기 제1 데이터 경로의 제2 스테이지로 전달하고, 제2 데이터 비트를 상기 제2 데이터 경로의 제1 스테이지로부터 상기 제1 데이터 경로의 제2 스테이지로 또는 상기 제2 데이터 경로의 상기 제2 스테이지로 전달하는 것인 상기 결정단계;
    제2 크로스오버 연결에서 제2 오더링 신호를 수신하는 단계;
    상기 제2 오더링 신호에 응답하여 상기 제2 스테이지에서 제2 데이터 교환을 결정하는 단계이며, 상기 제2 데이터 교환은 상기 제1 데이터 경로의 제2 스테이지로 전달된 상기 데이터 비트를 상기 제1 데이터 경로의 제3 스테이지로 또는 상기 데이터 경로들 중 제3 데이터 경로의 제3 스테이지로 전달하고, 상기 제2 데이터 경로의 제2 스테이지로 전달된 데이터 비트를 상기 제2 데이터 경로의 제3 스테이지로 또는 상기 데이터 경로들 중 제4 데이터 경로의 제3 스테이지로 전달하는 것인 상기 결정단계; 및
    시리얼라이저에서 상기 데이터 비트들을 수신하는 단계를 구비하는 것을 특징으로 하는 데이터 오더링 방법.
  22. 제21항에 있어서,
    제3 크로스오버 연결에서 제3 오더링 신호를 수신하는 단계; 및
    상기 제3 오더링 신호에 응답하여 상기 제3 스테이지에서 제3 데이터교환을 결정하는 단계이며, 상기 제3 데이터 교환은 상기 시리얼라이저에서 상기 데이터 비트들을 수신하기 전에 상기 제1 데이터 경로의 제3 스테이지로 전송된 데이터 비트를 상기 제1 데이터 경로의 제4 스테이지로 또는 상기 데이터 경로들 중 제5 데이터 경로의 제4 스테이지로 전달하고, 상기 제2 데이터 경로의 제3 스테이지에 전달된 데이터 비트는 상기 제2 데이터 경로의 제4 스테이지로 또는 상기 데이터 경로들 중 제6 데이터 경로의 제4 스테이지로 전달하는 것인 상기 결정단계를 더 구비하는 것을 특징으로 하는 데이터 오더링 방법.
  23. 제21항에 있어서,
    상기 제2 데이터 경로는 상기 제1 데이터 경로에 인접하는 것을 특징으로 하는 데이터 오더링 방법.
  24. 제21항에 있어서,
    상기 제2 데이터 경로와 상기 제1 데이터 경로 사이에 3개의 데이터 경로들이 있는 것을 특징으로 하는 데이터 오더링 방법.
  25. 제21항, 제22항, 제23항 또는 제24항에 있어서,
    상기 제1 스테이지 동작은 입력/출력 센스 앰플리파이어에서 수행되는 것을 특징으로 하는 데이터 오더링 방법.
  26. 제21항, 제22항, 제23항 또는 제24항에 있어서,
    상기 제1, 제2, 및 제3 오더링 신호는 어드레스 신호, 시퀀셜 신호 및 인터리브 신호를 조합하여 생성되는 것을 특징으로 하는 데이터 오더링 방법.
KR10-2001-0055461A 2001-04-12 2001-09-10 프리페취된 데이터 경로 로직 또는 회로에서 분산처리되는 프리페취된 데이터의 오더링을 가지는 메모리장치와 프리페취된 데이터를 오더링하는 방법 KR100438774B1 (ko)

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