JP4016378B2 - メモリ装置及びオーダーリング方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、プリフェッチデータ経路ロジックで分散処理されるプリフェッチされたデータのオーダーリング機能を有するメモリ装置及びプリフェッチされたデータをオーダーリングする方法に関する。
【０００２】
【従来の技術】
メモリ装置は電子装置でデータを格納するために用いられる。電子装置をより高速化するための競争が続いているため、メモリ装置はしばしば装置全体の速度を制限する要素となっている。実際に、メモリ装置は動作のために自分の内部クロック信号を必要とすることがある。また、メモリ装置の内部クロック信号は装置全体の外部クロック信号よりも遅い。そして、メモリ装置をより大容量化するための競争も続いているため、メモリ装置のサイズは全体として大きくなりつつある。これらがメモリ装置の速度の向上を制限している。
【０００３】
図１は、従来のメモリ装置１００の特徴的な構成要素の一例を示す図である。特徴的な部分は本明細書で説明されるが、より詳細な説明は米国特許第６１１５３２１号などの多くの参照文献に見られる。
【０００４】
メモリ装置１００は、メモリセルアレイ（ＭＣＡ）１０２を含む。メモリセルアレイ１０２はメモリセル１０４などの多数のメモリセルを備える。一つのデータビットがメモリセル１０４に格納される。前記メモリセルはワードライン１０６などのロー及びカラム１０８の交差点に配置される。カラム１０８はローカル入力／出力（Ｉ／Ｏ）ライン１０８とも呼ばれる。
【０００５】
多数のローカル入力／出力ライン１０８は各々一つのローカルセンスアンプ１１０Ａに連結される。多数のローカルセンスアンプがローカルセンスアンプ１１０Ａと同様にして提供される。各ローカルセンスアンプにはグロ−バル入力／出力（ＧＩＯ）ラインが連結される。８本のＧＩＯライン１１４Ａ-１１４Ｈは一つのグループに形成されている。
【０００６】
メモリ装置１００からの読み出し動作は、メモリセル１０４に格納されたデータビットがＧＩＯライン１１４Ａ-１１４Ｈのうち一つを経て一つのＤＱパッド１２０に出力されることによりなされる。全てのＤＱパッド１２０はデータビットをキャッシュメモリ１２２またはデータの格納を必要とする他の種類の電子装置に提供する。
【０００７】
従来のメモリ装置１００は、速度の向上のために、読み出されるデータをプリフェッチしている。これは一つのアドレス信号に応答して、多くのデータを同時にメモリ装置１００から一つのＤＱパッド１２０に連続的に読み出すことを意味する。
【０００８】
データがＧＩＯライン１１４Ａ-１１４Ｈから出力されると、該データがプリフェッチされる。前記プリフェッチされたデータがＤＱパッド１２０に出力される前に、該プリフェッチされたデータの順序を定める必要がある。そうでなければ、メモリ装置１００からデータを読み出す電子装置は必要なデータを受信するために、長時間待たなければならない場合が生じるからである。
【０００９】
データのオーダーリング（データの順序を定めること）はデータがＤＱパッド１２０に達する前に、メモリセルアレイ１０２の全てのＧＩＯライン１１４Ａ-１１４Ｈをデータシーケンシングブロック１１８で集めることによりメモリ装置１００の内部で行われる。データシーケンシングブロック１１８は各データ経路から一つずつ、８個の入力を受信する。そして、データシーケンシングブロック１１８はオーダーリング信号により制御されて、８個の入力を所望の順序で連続的に出力する。
【００１０】
すなわち、前記オーダーリングされたデータはシリアライジングブロック１１９によりシリアル（直列）化されて出力される。シリアライジングブロック１１９は前記全ての入力を受信し、前記入力を一つずつＤＱパッド１２０に出力する。
【００１１】
図２は、データシーケンシングブロック１１８の一部１１８-１を示す図である。４個の入力及び４個の出力がデータシーケンシングブロック１１８の一部１１８-１で示される。図１のように８個のデータをプリフェッチする場合のデータシーケンシングブロック１１８は８個の入力を有するため、データシーケンシングブロック１１８の面積はそれに比例してさらに大きくなる。
【００１２】
また、外部のデータレートが増大するに伴い、プリフェッチされるデータの数が増大する。これに比例して、データシーケンシングブロック１１８がメモリ装置１００で占める面積はさらに大きくなる。例えば、２倍の入力を取り扱うためには４倍の面積が必要であり、回路構成も複雑化する。
【００１３】
図３に示すように、メモリセルからプリフェッチされたデータはローカルセンスアンプ１１０Ａ-１１０Ｈにより受信されて、ＧＩＯライン１１４Ａ-１１４Ｈに伝達される。前記データはメモリセルアレイ（ＭＣＡ）１０２を抜け出た後に各々の入力／出力センスアンプ１２４Ａ-１２４Ｈを通過して、各々の単独動作ブロック１４４Ａ-１４４Ｈ（単独動作ブロックはパイプラインとも呼ばれる）に沿って伝達される。すなわち、前記データはパイプライン１４４Ａ-１４４Ｈに沿ってデータシーケンシングブロック１１８に伝達される。
【００１４】
ほとんどの場合において、同一の動作が全ての読み出しデータに対して行われるため、パイプライン１４４Ａ-１４４Ｈは同じように構成される。パイプライン１４４Ａ-１４４Ｈの各々は多数のシーケンシャルステージに分けて構成される場合もある。シーケンシャルステージはパイプとも呼ばれる。
【００１５】
図４は、パイプライン１４４Ａを具体的に示す図である。より詳細な説明は米国特許第５、８０２、５９６号公報に見られる。
【００１６】
パイプライン１４４Ａは第１ステージパイプ２２１、第２ステージパイプ２２２及び第３ステージパイプ２２３を含む。入力信号は第１ステージパイプ２２１に入力され、第３ステージパイプ２２３に出力される。第１ゲート２３１は第１ステージパイプ２２１と第２ステージパイプ２２２との間に位置する。第２ゲート２３２は第２ステージパイプ２２２と第３ステージパイプ２２３との間に位置する。第１ゲート２３１及び第２ゲート２３２は各々の遅延回路２４１、２４２を通過したクロック信号ＣＬＯＣＫにより制御される。これにより、データはパイプライン１４４Ａに沿ってクロック速度で処理される。
【００１７】
図５は、図４のデータ経路に含まれる第１ゲート２３１を示す回路図である。第１ゲート２３１は所定のクロック信号に属するラッチ信号Ｌｔに応答して、前のステージ２２１からの入力信号を受信し、前記入力信号を次のステージ２２２に出力する。
【発明が解決しようとする技術的課題】
本発明の目的は、例えば、プリフェッチされたデータをオーダーリングする機能を、データレートを制限することなく、チップ面積を縮小しつつ実現したメモリ装置及びそのようなメモリ装置に好適なオーダリング方法を提供することである。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、本発明のメモリ装置は、メモリセルアレイを備え、前記メモリセルアレイからプリフェッチされたデータビットを受信するローカルセンスアンプを備える。また、本発明のメモリ装置はシリアライザを含み、前記ローカルセンスアンプを前記シリアライザに各々連結するデータ経路を含む。
【００１９】
また、本発明は、複数のデータ経路のステージの間に介在するクロスオーバー連結を提供する。データビットが前記複数のデータ経路を抜け出る前に、クロスオーバー連結はデータビットを前記複数のデータ経路のうち一つから他のデータ経路に伝達できる。クロスオーバー連結は前記ステージの間に介在する連結スイッチの役割をするのが望ましい。前記ステージは内部クロック信号により順番に制御される。
【００２０】
本発明のメモリ装置はデータオーダーリングを前記データ経路内で分散処理するため、データレートを制限しないという利点がある。また、用いられるチップ面積は基本的に小さく保たれる。
【００２１】
【発明の実施の形態】
本発明は、図面を参照して説明される以下の詳細な説明により一層明らかになる。
【００２２】
図６に示すように、本発明の一実施形態によるメモリ装置６００は、メモリセルを有するメモリセルアレイ（ＭＣＡ）６０２を含む。前記メモリセルはロー（ローはワードラインとも呼ばれる）及びカラム（カラムはビットラインとも呼ばれる）の交差点に配置される。
【００２３】
また、メモリ装置６００は、ローカルセンスアンプ６１１、６１２、…、６１８を含む。ローカルセンスアンプ６１１、６１２、…、６１８は、プリフェッチされたデータビットをメモリセルアレイ６０２から受信する。プリフェッチ動作及びメモリ装置６００の他の動作は内部クロック信号ＩＣＫにより行われる。
【００２４】
メモリ装置６００は、シリアライザ６１９をさらに含む。シリアライザ６１９はローカルセンスアンプ６１１、６１２、…、６１８上にあるデータビットをシリアル（直列）化するために用いられる。
【００２５】
メモリ装置６００は、データ経路６３１、６３２、…、６３８をさらに含む。例えば、データ経路６３１は点線で囲まれた四角形６３９内に示される。データ経路６３１、６３２、…、６３８は、各々のローカルセンスアンプ６１１、６１２、…、６１８からシリアライザ６１９にデータビットをガイドするためのものである。データ経路６３１、６３２、…、６３８は、メモリ装置６００のグロ−バルＩ／Ｏラインを含みうる。データ経路６３１、６３２、…、６３８の各々は、ステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄを含む。ステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄはパイプとも呼ばれ、ガイドされたデータビットに作用して、シリアライザ６１９に前記ガイドされたデータビットが達するようにする。前記パイプの一つは一つの入力／出力センスアンプを含みうる。これらのパイプは図４に示されたゲートのうちの一つを含みうる。ここでは４個のステージが示されたがこれに限るものではなく、本発明の好適な実施の形態によれば、ステージの個数は３個以下でも、５個以上でもよく、単一のステージであってもよい。
【００２６】
また、メモリ装置６００はクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。３個のセット６６１、６６３、６６５の各々は、データ経路６３１、６３２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間に位置する。
【００２７】
３個のセット６６１、６６３、６６５は、データ経路６３１、６３２、…、６３８の各ステージを連結するクロスオーバー連結を含む。クロスオーバー連結は、データビットをデータ経路のいずれか一つのステージから同一のデータ経路の次のステージまたは他のデータ経路の次のステージに伝達する。データビットの伝達はオーダーリング信号に応答して行われる。前記クロスオーバー連結は全ての可能な組み合わせにおける伝達が可能であることが望ましい。これは、３つのセット６６１、６６３、６６５を互いに異なる構成にすることにより実現される。セット６６５は、４個のデータ経路を飛ばして（３個のデータ経路をスキップして）データビットを伝送するのに対し、セット６６１は隣接するデータ経路の間でデータビットを伝送する。
【００２８】
セット６６１、６６３、６６５は、前記伝達を行うかどうかを決めるオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を各々受信する。また、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２は選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２とも呼ばれる。オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信号、シーケンシャル信号及びインターリーブ信号を組み合わせることにより生成される。本発明の好適な実施の形態によれば、前記オーダーリング信号の他、その相補信号を使用することもできる。他の実施形態においては、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２の各々は前記クロスオーバー連結の各々に対するサブ信号を含みうる。前記クロスオーバー連結のうち特定のクロスオーバー連結は後述する図９を参照してより詳細に説明される。
【００２９】
次に、図６に示すように、セット６６１のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ０に応答して、第１データビットをデータ経路６３１の第１ステージ６４１Ａからデータ経路６３２の第２ステージ６４２Ｂまたはデータ経路６３１の第２ステージ６４１Ｂに伝達できる。また、オーダーリング信号ＳＥＬ０に応答して、第２データビットはデータ経路６３２の第１ステージ６４２Ａからデータ経路６３１の第２ステージ６４１Ｂまたはデータ経路６３２の第２ステージ６４２Ｂに伝達できる。その後、セット６６３のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ１に応答して、データ経路６３１の第２ステージ６４１Ｂ内にあるデータビットをデータ経路６３３の第３ステージ６４３Ｃまたはデータ経路６３１の第３ステージ６４１Ｃに伝達できる。また、データ経路６３２の第２ステージ６４２Ｂ内にあるデータビットはオーダーリング信号ＳＥＬ１に応答して、データ経路６３４の第３ステージ６４４Ｃまたはデータ経路６３２の第３ステージ６４２Ｃに伝達できる。その後、セット６６５のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ２に応答して、データ経路６３１の第３ステージ６４１Ｃ内にあるデータビットをデータ経路６３５の第４ステージ６４５Ｄまたはデータ経路６３１の第４ステージ６４１Ｄに伝達できる。また、データ経路６３２の第３ステージ６４２Ｃ内にあるデータビットはオーダーリング信号ＳＥＬ２に応答して、データ経路６３６の第４ステージ６４６Ｄまたはデータ経路６３２の第４ステージ６４２Ｄに伝達できる。このような方法により、計３回の伝達が行われ、その結果として出力されるデータビットは所望の出力順にオーダーリングされて第４ステージ６４１Ｄ〜６４８Ｄに伝達される。すなわち、データビットはシリアライザ６１９に入力される前に、連続的な一つのセット６６１、６６３、６６５であるクロスオーバー連結を通じて、例えば、ステージ６４１Ａ、６４２Ｂ、６４４Ｃ、６４８Ｄにより所望の順番にオーダーリングされる。
【００３０】
本発明の好適な実施の形態によれば、セット６６１、６６３、６６５はデータ経路６３１、６３２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間にあるゲートとして各々動作する。
【００３１】
したがって、メモリ装置６００でデータのオーダーリングはデータ経路に沿って分散処理される。これは信号経路が十分な時間を確保できることを意味する。したがって、本発明によるデータオーダーリング方法は、システムクロックが高速化してもメモリ装置６００の速度を制限する要素にはならない。また、データのオーダーリングが分散処理されるため、メモリ装置６００で必要な面積は基本的に小さく保たれる。また、本発明によるメモリ装置６００は、前記利点を保ちつつ、より少ないか、あるいはより多くの連結を含むことにより、より少ないか、あるいはより多くのプリフェッチされたデータビットを有するメモリ装置６００としてさらにスケーリングできる。
【００３２】
図７は、本発明の第２の好適な実施形態によるメモリ装置７００を示す図である。メモリ装置７００は、メモリ装置６００の構成要素と類似の構成要素を含む。したがって、メモリ装置６００の構成要素と類似の構成要素についての説明は省略する。
【００３３】
メモリ装置７００は、メモリセルアレイ（ＭＣＡ）７０２を含む。メモリセルアレイ７０２は、データを格納するためのメモリセルを含む。メモリセルは、プリフェッチされたデータをローカルセンスアンプ７１１、７１２、…、７１８に出力する。ローカルセンスアンプ７１１、７１２、…、７１８は、前記データを順番に各々のデータ経路７３１、７３２、…、７３８に伝達する。
【００３４】
また、メモリ装置７００は、図６のメモリ装置６００同様にクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。ここで重要なのは、メモリ装置７００が備える３個のセット６６１、６６３、６６５のクロスオーバー連結はメモリ装置６００とは異なる順序で配列されるということである。特に、セット６６１はセット６６５と交換されている。これはオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２に対する他の方式を要求したものであり、当業者により容易に理解されよう。
【００３５】
図８は、本発明の第３の好適な実施形態であるメモリ装置８００を示す図である。メモリ装置８００はメモリ装置６００の構成要素と類似の構成要素を含む。したがって、メモリ装置６００の構成要素と類似の構成要素についての説明は省略する。
【００３６】
メモリ装置８００は、メモリセルアレイ（ＭＣＡ）８０２を含む。メモリセルアレイ８０２は、データを格納するためのメモリセルを含む。前記メモリセルは、プリフェッチされたデータをローカルセンスアンプ８１１、８１２、…、８１８に出力する。ローカルセンスアンプ８１１、８１２、…、８１８は、前記データを各々のデータ経路８３１、８３２、…、８３８に順番に伝達する。
【００３７】
また、メモリ装置８００は、図６のメモリ装置６００と同様にクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。ここで重要なのは、メモリ装置８００が備えるセット６６１はメモリセルアレイ８０２内で提供されるということである。これは、セット６６１のクロスオーバー連結がローカルセンスアンプ８１１、８１２、…、８１８及び各々のデータ経路８３１、８３２、…、８３８の第１ステージの間に介在するということを意味する。第１ステージは入力／出力センスアンプを含むのが望ましい。
【００３８】
図９は、クロスオーバー連結９１０を示すブロック図である。クロスオーバー連結９１０はメモリ装置６００で隣接したデータ経路６３１、６３２の間に介在されたセット６６１内のクロスオーバー連結の一つであるが、以下の説明は本発明の好適な実施の形態に係る全てのクロスオーバー連結に一般化できる。
【００３９】
クロスオーバー連結９１０は、同一のデータ経路６３１の次のステージ６４１Ｂに連結された継続経路９６３を含む。したがって、クロスオーバー連結９１０は、第１データビット９６１Ａを継続経路９６３を通じてデータビット９６１Ｂとして示されるように次のステージ６４１Ｂにガイドする。
【００４０】
また、クロスオーバー連結９１０は他のデータ経路６３２の次のステージ６４２Ｂに連結された伝達経路９６４を有する。したがって、クロスオーバー連結９１０は第１データビット９６１Ａをデータビット９６２Ｂとして示されるようにデータ経路６３１から他のデータ経路６３２に選択的にガイドする。
【００４１】
前記データビットは、オーダーリング信号ＳＥＬ０により選択的にガイドされる。すなわち、オーダーリング信号ＳＥＬ０の状態により、第１データビット９６１Ａはクロスオーバー連結９１０を経てデータビット９６１Ｂのようにガイドされたり、あるいはクロスオーバー連結９１０を経てデータビット９６２Ｂのようにガイドされたりする。
【００４２】
また、クロスオーバー連結９１０は、第２データビットを第２データ経路６３２から第１データ経路６３１に伝達するために調節されることが望ましい。同一のオーダーリング信号ＳＥＬ０に応答して、上記の場合が生じうる。また、クロスオーバー連結９１０は、内部クロック信号ＩＣＫに応答して動作することもできる。
【００４３】
図１０は本発明の一実施形態係る図９のクロスオーバー連結９１０の構成を示す回路図である。クロスオーバー回路１０１０は２：１マルチプレクサで構成されるのが望ましい。
【００４４】
クロスオーバー回路１０１０は、第１データ経路６３１内の第１メインスイッチ１０２０及び第２データ経路６３２内にある第２メインスイッチ１０３０を含む。第１クロシングコンダクター１０４０は、第１データ経路６３１を第２データ経路６３２と連結する。第１クロシングコンダクター１０４０は、データ経路６３１とデータ経路６３２との間に配置された第１クロスオーバースイッチ１０４２を備える。第２クロシングコンダクター１０５０は、第２データ経路６３２を第１データ経路６３１に連結する。第２クロシングコンダクター１０５０は、データ経路６３１とデータ経路６３２との間に配置された第２クロスオーバースイッチ１０５２を備える。
【００４５】
図１０に示す本発明の好適な実施の形態において、第１クロスオーバースイッチ１０４２及び第２クロスオーバースイッチ１０５２は選択信号ＳＥＬ０により制御される。また、第１メインスイッチ１０２０及び第２メインスイッチ１０３０は選択信号ＳＥＬ０の反転信号／ＳＥＬ０により制御される。選択信号ＳＥＬ０の反転信号／ＳＥＬ０は選択信号ＳＥＬ０の相補信号とも呼ばれる。
【００４６】
図１１は、本発明の他の実施形態に係る図９のクロスオーバー連結９１０の構成を示す回路図である。クロスオーバー回路１１１０は第１メインスイッチ１１２０を第１データ経路６３１内に、第２メインスイッチ１１３０を第２データ経路６３２内に含む。第１メインスイッチ１１２０及び第２メインスイッチ１１３０はオーダーリング信号ＳＥＬ０及び内部クロック信号ＩＣＫにより制御される。第１及び第２メインスイッチ１１２０、１１３０は連結ゲートとして構成できる。しかし、本発明はこの点において制限されるものではない。
【００４７】
第１クロシングコンダクター１１４０は第１データ経路６３１を第２データ経路６３２と連結し、データ経路６３１、６３２の間に第１クロスオーバースイッチ１１４２を備える。第２クロシングコンダクター１１５０は第２データ経路６３２を第１データ経路６３１と連結し、データ経路６３１、６３２の間に第２クロスオーバースイッチ１１５２を備える。また、第１及び第２クロスオーバースイッチ１１４２、１１５２は連結ゲートとして構成できる。しかし、本発明の好適な実施形態はこれに限定されるものではない。
【００４８】
図１１に示す本発明の好適な実施の形態において、第１ラッチゲート１１６１は第１データ経路６３１内に配置され、内部クロック信号ＩＣＫにより制御される。同様に、第２ラッチゲート１１６２は第２データ経路６３２内に配置され、内部クロック信号ＩＣＫにより制御される。
【００４９】
図１２は、８ビットオーダーリングのためのバーストオーダーリングを例示的に示す表である。左側の欄にはバーストオーダーリング用の制御信号Ａ[２:０]の制御ビットＡ２、Ａ１、Ａ０が示される。右側の欄にはシーケンシャル型オーダーリング及びインターリーブ型オーダーリング用のビットの数字が示される。
【００５０】
本発明の好適な実施の形態において、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信号、シーケンシャル信号及びインターリーブ信号を組み合わせることにより生成される。適切なオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を選択することにより、データをオーダーリングするための全ての順列が実現可能である。
【００５１】
図１３は、本発明の好適な一実施形態に係るメモリ装置に対する８ビットバーストインターリーブモード動作を示すタイミング図である。特に、図１３はダブルデータリード（Ｄｏｕｂｌｅ Ｄａｔａ Ｒｅａｄ；ＤＤＲ）動作のうち８ビットプリフェッチの場合に対するものであって、バーストオーダーリングアドレスＡ[２:０]は１０１であり、データオーダーリングはインターリーブ型である。
【００５２】
図１４は、本発明の好適な一実施形態に係るプリフェッチされたデータのオーダーリング方法を示すフローチャート１４００である。フローチャート１４００に示された方法は本発明の好適な実施の形態に係るメモリ装置の一つに組み込んで使用することができ、任意のオーダーリング方式が可能である。
【００５３】
ステップ１４１０によれば、データビットはメモリセルからローカルセンスアンプにプリフェッチされる。
【００５４】
次のステップ１４２０によれば、前記データビットは前記ローカルセンスアンプからシリアライザで終端する各々のデータ経路に伝達される。
【００５５】
次のステップ１４２５によれば、第１オーダーリング信号が受信され、前記第１オーダーリング信号の状態によりデータ経路を変更するかどうかがを判定する。このような処理はデータ交換とも呼ばれる。
【００５６】
前記第１オーダーリング信号によりデータ経路が変更されなければ（ステップ１４２５でＮＯ）、ステップ１４４５の処理に進む。
【００５７】
前記第１オーダーリング信号によりデータ経路が変更されれば（ステップ１４２５でＹＥＳ）、次のステップ１４３０により、第１データビットはデータ経路のうち第１データ経路からデータ経路のうち第２データ経路に伝達される。これに伴って、選択的に、第２データビットが第２データ経路から第１データ経路に伝達される。その後、次のステップ１４４０によれば、第１データビットは第２データ経路のステージにより処理される。
【００５８】
第２データビットは第１データ経路のステージにより同時に処理されるのが望ましい。その後、ステップ１４４５の処理に進む。
【００５９】
次のステップ１４４５によれば、第２オーダーリング信号が受信され、前記第２オーダーリング信号の状態によりデータ経路を変更するかどうかを判定する。
【００６０】
前記第２オーダーリング信号によりデータ経路が変更されなければ（ステップ１４４５でＮＯ）、実行はステップ１４６５に進む。
【００６１】
前記第２オーダーリング信号によりデータ経路が変更されれば（ステップ１４４５でＹＥＳ）、次のステップ１４５０により、前記第１データビットは前記第２データ経路から前記データ経路のうち第３データ経路に伝達される。これに伴って、選択的に、第３データビットが第３データ経路から第２データ経路に伝達される。次のステップ１４６０によれば、第１データビットは第３データ経路のステージにより処理される。第３データビットは第２データ経路のステージにより同時に処理されるのが望ましい。その後、ステップ１４６５の処理に進む。
【００６２】
次のステップ１４６５によれば、第３オーダーリング信号が受信され、前記第３オーダーリング信号の状態により、データ経路を変更するかどうかを判定する。
【００６３】
前記第３オーダーリング信号によりデータ経路が変更されなければ（ステップ１４６５でＮＯ）、ステップ１４９０の処理に進む。
【００６４】
前記第３オーダーリング信号によりデータ経路が変更されれば（ステップ１４６５でＹＥＳ）、次のステップ１４７０により、第１データビットは前記第３データ経路からデータ経路のうち第４データ経路に伝達される。これに伴って、選択的に、第４データビットは第４データ経路から第３データ経路に伝達される。次のステップ１４８０によれば、前記第１データビットは第４データ経路のステージにより処理される。前記第４データビットは前記第３データ経路のステージにより同時に動作されるのが望ましい。その後、次のステップ１４９０の処理に進む。
【００６５】
次のステップ１４９０によれば、前記処理されたデータビットはシリアライザで受信される。前記データビットは前記シリアライザでシリアル（直列）化されて出力できる。
【００６６】
当業者は本発明の説明の観点から本発明を実施できる。本発明に記載の説明は全体として取り扱われる。
【００６７】
本発明の理解を深めるために多数の説明を行った。他の場合において、公知の特徴は本発明を不必要に曖昧にしないために詳細には説明されていない。
【００６８】
本発明は、その好適な実施の形態を通して開示されたが、ここで開示され、かつ説明された実施の形態によって本発明が限定解釈されるべきではない。本発明の技術的思想を逸脱しない限りにおいて、様々な変形や修正が可能であるということは、当業者には明確に認識されよう。また、本発明は、本明細書に開示した各種の構成要素、特徴、機能、及び／または性質の全てまたは一部の組み合わせを含みうる。
【００６９】
【発明の効果】
本発明の好適な実施の形態に係るメモリ装置はデータのオーダーリングをデータ経路の内部で分散処理することにより、データレートを制限しない。また、用いられるチップ面積を基本的に小さく保つことができる。
【図面の簡単な説明】
【図１】従来のメモリ装置の特徴的な構成要素の一例を示す図である。
【図２】図１のメモリ装置のデータシーケンシングブロックの一部を示す図である。
【図３】図１のメモリ装置のグロ−バル入力／出力ラインに沿って構成される従来のプリフェッチされたデータ経路を示すブロック図である。
【図４】図３のマルチ-ステージにおいてプリフェッチされるデータ経路の一つを示すブロック図である。
【図５】図４のデータ経路に含まれる第１ゲートを示す回路図である。
【図６】本発明の好適な実施の形態に係るメモリ装置を示す図である。
【図７】本発明の第２の好適な実施の形態に係るメモリ装置を示す図である。
【図８】本発明の第３の好適な実施の形態に係るメモリ装置を示す図である。
【図９】クロスオーバー連結を示すブロック図である。
【図１０】本発明の一実施形態に係る図９のクロスオーバー連結の構成を示す回路図である。
【図１１】本発明の他の実施形態に係る図９のクロスオーバー連結の構成を示す回路図である。
【図１２】８ビットオーダーリングのためのバーストオーダーリングを例示的に示す表である。
【図１３】本発明の好適な一実施形態に係るメモリ装置に対する８ビットバーストインターリーブモード動作を示すタイミング図である。
【図１４】本発明の好適な一実施形態に係るプリフェッチされたデータのオーダーリング方法を示すフローチャートである。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、プリフェッチデータ経路ロジックで分散処理されるプリフェッチされたデータのオーダーリング機能を有するメモリ装置及びプリフェッチされたデータをオーダーリングする方法に関する。
【０００２】
【従来の技術】
メモリ装置は電子装置でデータを格納するために用いられる。電子装置をより高速化するための競争が続いているため、メモリ装置はしばしば装置全体の速度を制限する要素となっている。実際に、メモリ装置は動作のために自分の内部クロック信号を必要とすることがある。また、メモリ装置の内部クロック信号は装置全体の外部クロック信号よりも遅い。そして、メモリ装置をより大容量化するための競争も続いているため、メモリ装置のサイズは全体として大きくなりつつある。これらがメモリ装置の速度の向上を制限している。
【０００３】
図１は、従来のメモリ装置１００の特徴的な構成要素の一例を示す図である。特徴的な部分は本明細書で説明されるが、より詳細な説明は米国特許第６１１５３２１号などの多くの参照文献に見られる。
【０００４】
メモリ装置１００は、メモリセルアレイ（ＭＣＡ）１０２を含む。メモリセルアレイ１０２はメモリセル１０４などの多数のメモリセルを備える。一つのデータビットがメモリセル１０４に格納される。前記メモリセルはワードライン１０６などのロー及びカラム１０８の交差点に配置される。カラム１０８はローカル入力／出力（Ｉ／Ｏ）ライン１０８とも呼ばれる。
【０００５】
多数のローカル入力／出力ライン１０８は各々一つのローカルセンスアンプ１１０Ａに連結される。多数のローカルセンスアンプがローカルセンスアンプ１１０Ａと同様にして提供される。各ローカルセンスアンプにはグロ−バル入力／出力（ＧＩＯ）ラインが連結される。８本のＧＩＯライン１１４Ａ-１１４Ｈは一つのグループに形成されている。
【０００６】
メモリ装置１００からの読み出し動作は、メモリセル１０４に格納されたデータビットがＧＩＯライン１１４Ａ-１１４Ｈのうち一つを経て一つのＤＱパッド１２０に出力されることによりなされる。全てのＤＱパッド１２０はデータビットをキャッシュメモリ１２２またはデータの格納を必要とする他の種類の電子装置に提供する。
【０００７】
従来のメモリ装置１００は、速度の向上のために、読み出されるデータをプリフェッチしている。これは一つのアドレス信号に応答して、多くのデータを同時にメモリ装置１００から一つのＤＱパッド１２０に連続的に読み出すことを意味する。
【０００８】
データがＧＩＯライン１１４Ａ-１１４Ｈから出力されると、該データがプリフェッチされる。前記プリフェッチされたデータがＤＱパッド１２０に出力される前に、該プリフェッチされたデータの順序を定める必要がある。そうでなければ、メモリ装置１００からデータを読み出す電子装置は必要なデータを受信するために、長時間待たなければならない場合が生じるからである。
【０００９】
データのオーダーリング（データの順序を定めること）はデータがＤＱパッド１２０に達する前に、メモリセルアレイ１０２の全てのＧＩＯライン１１４Ａ-１１４Ｈをデータシーケンシングブロック１１８で集めることによりメモリ装置１００の内部で行われる。データシーケンシングブロック１１８は各データ経路から一つずつ、８個の入力を受信する。そして、データシーケンシングブロック１１８はオーダーリング信号により制御されて、８個の入力を所望の順序で連続的に出力する。
【００１０】
すなわち、前記オーダーリングされたデータはシリアライジングブロック１１９によりシリアル（直列）化されて出力される。シリアライジングブロック１１９は前記全ての入力を受信し、前記入力を一つずつＤＱパッド１２０に出力する。
【００１１】
図２は、データシーケンシングブロック１１８の一部１１８-１を示す図である。４個の入力及び４個の出力がデータシーケンシングブロック１１８の一部１１８-１で示される。図１のように８個のデータをプリフェッチする場合のデータシーケンシングブロック１１８は８個の入力を有するため、データシーケンシングブロック１１８の面積はそれに比例してさらに大きくなる。
【００１２】
また、外部のデータレートが増大するに伴い、プリフェッチされるデータの数が増大する。これに比例して、データシーケンシングブロック１１８がメモリ装置１００で占める面積はさらに大きくなる。例えば、２倍の入力を取り扱うためには４倍の面積が必要であり、回路構成も複雑化する。
【００１３】
図３に示すように、メモリセルからプリフェッチされたデータはローカルセンスアンプ１１０Ａ-１１０Ｈにより受信されて、ＧＩＯライン１１４Ａ-１１４Ｈに伝達される。前記データはメモリセルアレイ（ＭＣＡ）１０２を抜け出た後に各々の入力／出力センスアンプ１２４Ａ-１２４Ｈを通過して、各々の単独動作ブロック１４４Ａ-１４４Ｈ（単独動作ブロックはパイプラインとも呼ばれる）に沿って伝達される。すなわち、前記データはパイプライン１４４Ａ-１４４Ｈに沿ってデータシーケンシングブロック１１８に伝達される。
【００１４】
ほとんどの場合において、同一の動作が全ての読み出しデータに対して行われるため、パイプライン１４４Ａ-１４４Ｈは同じように構成される。パイプライン１４４Ａ-１４４Ｈの各々は多数のシーケンシャルステージに分けて構成される場合もある。シーケンシャルステージはパイプとも呼ばれる。
【００１５】
図４は、パイプライン１４４Ａを具体的に示す図である。より詳細な説明は米国特許第５、８０２、５９６号公報に見られる。
【００１６】
パイプライン１４４Ａは第１ステージパイプ２２１、第２ステージパイプ２２２及び第３ステージパイプ２２３を含む。入力信号は第１ステージパイプ２２１に入力され、第３ステージパイプ２２３に出力される。第１ゲート２３１は第１ステージパイプ２２１と第２ステージパイプ２２２との間に位置する。第２ゲート２３２は第２ステージパイプ２２２と第３ステージパイプ２２３との間に位置する。第１ゲート２３１及び第２ゲート２３２は各々の遅延回路２４１、２４２を通過したクロック信号ＣＬＯＣＫにより制御される。これにより、データはパイプライン１４４Ａに沿ってクロック速度で処理される。
【００１７】
図５は、図４のデータ経路に含まれる第１ゲート２３１を示す回路図である。第１ゲート２３１は所定のクロック信号に属するラッチ信号Ｌｔに応答して、前のステージ２２１からの入力信号を受信し、前記入力信号を次のステージ２２２に出力する。
【発明が解決しようとする技術的課題】
本発明の目的は、例えば、プリフェッチされたデータをオーダーリングする機能を、データレートを制限することなく、チップ面積を縮小しつつ実現したメモリ装置及びそのようなメモリ装置に好適なオーダリング方法を提供することである。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、本発明のメモリ装置は、メモリセルアレイを備え、前記メモリセルアレイからプリフェッチされたデータビットを受信するローカルセンスアンプを備える。また、本発明のメモリ装置はシリアライザを含み、前記ローカルセンスアンプを前記シリアライザに各々連結するデータ経路を含む。
【００１９】
また、本発明は、複数のデータ経路のステージの間に介在するクロスオーバー連結を提供する。データビットが前記複数のデータ経路を抜け出る前に、クロスオーバー連結はデータビットを前記複数のデータ経路のうち一つから他のデータ経路に伝達できる。クロスオーバー連結は前記ステージの間に介在する連結スイッチの役割をするのが望ましい。前記ステージは内部クロック信号により順番に制御される。
【００２０】
本発明のメモリ装置はデータオーダーリングを前記データ経路内で分散処理するため、データレートを制限しないという利点がある。また、用いられるチップ面積は基本的に小さく保たれる。
【００２１】
【発明の実施の形態】
本発明は、図面を参照して説明される以下の詳細な説明により一層明らかになる。
【００２２】
図６に示すように、本発明の一実施形態によるメモリ装置６００は、メモリセルを有するメモリセルアレイ（ＭＣＡ）６０２を含む。前記メモリセルはロー（ローはワードラインとも呼ばれる）及びカラム（カラムはビットラインとも呼ばれる）の交差点に配置される。
【００２３】
また、メモリ装置６００は、ローカルセンスアンプ６１１、６１２、…、６１８を含む。ローカルセンスアンプ６１１、６１２、…、６１８は、プリフェッチされたデータビットをメモリセルアレイ６０２から受信する。プリフェッチ動作及びメモリ装置６００の他の動作は内部クロック信号ＩＣＫにより行われる。
【００２４】
メモリ装置６００は、シリアライザ６１９をさらに含む。シリアライザ６１９はローカルセンスアンプ６１１、６１２、…、６１８上にあるデータビットをシリアル（直列）化するために用いられる。
【００２５】
メモリ装置６００は、データ経路６３１、６３２、…、６３８をさらに含む。例えば、データ経路６３１は点線で囲まれた四角形６３９内に示される。データ経路６３１、６３２、…、６３８は、各々のローカルセンスアンプ６１１、６１２、…、６１８からシリアライザ６１９にデータビットをガイドするためのものである。データ経路６３１、６３２、…、６３８は、メモリ装置６００のグロ−バルＩ／Ｏラインを含みうる。データ経路６３１、６３２、…、６３８の各々は、ステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄを含む。ステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄはパイプとも呼ばれ、ガイドされたデータビットに作用して、シリアライザ６１９に前記ガイドされたデータビットが達するようにする。前記パイプの一つは一つの入力／出力センスアンプを含みうる。これらのパイプは図４に示されたゲートのうちの一つを含みうる。ここでは４個のステージが示されたがこれに限るものではなく、本発明の好適な実施の形態によれば、ステージの個数は３個以下でも、５個以上でもよく、単一のステージであってもよい。
【００２６】
また、メモリ装置６００はクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。３個のセット６６１、６６３、６６５の各々は、データ経路６３１、６３２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間に位置する。
【００２７】
３個のセット６６１、６６３、６６５は、データ経路６３１、６３２、…、６３８の各ステージを連結するクロスオーバー連結を含む。クロスオーバー連結は、データビットをデータ経路のいずれか一つのステージから同一のデータ経路の次のステージまたは他のデータ経路の次のステージに伝達する。データビットの伝達はオーダーリング信号に応答して行われる。前記クロスオーバー連結は全ての可能な組み合わせにおける伝達が可能であることが望ましい。これは、３つのセット６６１、６６３、６６５を互いに異なる構成にすることにより実現される。セット６６５は、４個のデータ経路を飛ばして（３個のデータ経路をスキップして）データビットを伝送するのに対し、セット６６１は隣接するデータ経路の間でデータビットを伝送する。
【００２８】
セット６６１、６６３、６６５は、前記伝達を行うかどうかを決めるオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を各々受信する。また、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２は選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２とも呼ばれる。オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信号、シーケンシャル信号及びインターリーブ信号を組み合わせることにより生成される。本発明の好適な実施の形態によれば、前記オーダーリング信号の他、その相補信号を使用することもできる。他の実施形態においては、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２の各々は前記クロスオーバー連結の各々に対するサブ信号を含みうる。前記クロスオーバー連結のうち特定のクロスオーバー連結は後述する図９を参照してより詳細に説明される。
【００２９】
次に、図６に示すように、セット６６１のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ０に応答して、第１データビットをデータ経路６３１の第１ステージ６４１Ａからデータ経路６３２の第２ステージ６４２Ｂまたはデータ経路６３１の第２ステージ６４１Ｂに伝達できる。また、オーダーリング信号ＳＥＬ０に応答して、第２データビットはデータ経路６３２の第１ステージ６４２Ａからデータ経路６３１の第２ステージ６４１Ｂまたはデータ経路６３２の第２ステージ６４２Ｂに伝達できる。その後、セット６６３のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ１に応答して、データ経路６３１の第２ステージ６４１Ｂ内にあるデータビットをデータ経路６３３の第３ステージ６４３Ｃまたはデータ経路６３１の第３ステージ６４１Ｃに伝達できる。また、データ経路６３２の第２ステージ６４２Ｂ内にあるデータビットはオーダーリング信号ＳＥＬ１に応答して、データ経路６３４の第３ステージ６４４Ｃまたはデータ経路６３２の第３ステージ６４２Ｃに伝達できる。その後、セット６６５のクロスオーバー連結の一つはオーダーリング信号ＳＥＬ２に応答して、データ経路６３１の第３ステージ６４１Ｃ内にあるデータビットをデータ経路６３５の第４ステージ６４５Ｄまたはデータ経路６３１の第４ステージ６４１Ｄに伝達できる。また、データ経路６３２の第３ステージ６４２Ｃ内にあるデータビットはオーダーリング信号ＳＥＬ２に応答して、データ経路６３６の第４ステージ６４６Ｄまたはデータ経路６３２の第４ステージ６４２Ｄに伝達できる。このような方法により、計３回の伝達が行われ、その結果として出力されるデータビットは所望の出力順にオーダーリングされて第４ステージ６４１Ｄ〜６４８Ｄに伝達される。すなわち、データビットはシリアライザ６１９に入力される前に、連続的な一つのセット６６１、６６３、６６５であるクロスオーバー連結を通じて、例えば、ステージ６４１Ａ、６４２Ｂ、６４４Ｃ、６４８Ｄにより所望の順番にオーダーリングされる。
【００３０】
本発明の好適な実施の形態によれば、セット６６１、６６３、６６５はデータ経路６３１、６３２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間にあるゲートとして各々動作する。
【００３１】
したがって、メモリ装置６００でデータのオーダーリングはデータ経路に沿って分散処理される。これは信号経路が十分な時間を確保できることを意味する。したがって、本発明によるデータオーダーリング方法は、システムクロックが高速化してもメモリ装置６００の速度を制限する要素にはならない。また、データのオーダーリングが分散処理されるため、メモリ装置６００で必要な面積は基本的に小さく保たれる。また、本発明によるメモリ装置６００は、前記利点を保ちつつ、より少ないか、あるいはより多くの連結を含むことにより、より少ないか、あるいはより多くのプリフェッチされたデータビットを有するメモリ装置６００としてさらにスケーリングできる。
【００３２】
図７は、本発明の第２の好適な実施形態によるメモリ装置７００を示す図である。メモリ装置７００は、メモリ装置６００の構成要素と類似の構成要素を含む。したがって、メモリ装置６００の構成要素と類似の構成要素についての説明は省略する。
【００３３】
メモリ装置７００は、メモリセルアレイ（ＭＣＡ）７０２を含む。メモリセルアレイ７０２は、データを格納するためのメモリセルを含む。メモリセルは、プリフェッチされたデータをローカルセンスアンプ７１１、７１２、…、７１８に出力する。ローカルセンスアンプ７１１、７１２、…、７１８は、前記データを順番に各々のデータ経路７３１、７３２、…、７３８に伝達する。
【００３４】
また、メモリ装置７００は、図６のメモリ装置６００同様にクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。ここで重要なのは、メモリ装置７００が備える３個のセット６６１、６６３、６６５のクロスオーバー連結はメモリ装置６００とは異なる順序で配列されるということである。特に、セット６６１はセット６６５と交換されている。これはオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２に対する他の方式を要求したものであり、当業者により容易に理解されよう。
【００３５】
図８は、本発明の第３の好適な実施形態であるメモリ装置８００を示す図である。メモリ装置８００はメモリ装置６００の構成要素と類似の構成要素を含む。したがって、メモリ装置６００の構成要素と類似の構成要素についての説明は省略する。
【００３６】
メモリ装置８００は、メモリセルアレイ（ＭＣＡ）８０２を含む。メモリセルアレイ８０２は、データを格納するためのメモリセルを含む。前記メモリセルは、プリフェッチされたデータをローカルセンスアンプ８１１、８１２、…、８１８に出力する。ローカルセンスアンプ８１１、８１２、…、８１８は、前記データを各々のデータ経路８３１、８３２、…、８３８に順番に伝達する。
【００３７】
また、メモリ装置８００は、図６のメモリ装置６００と同様にクロスオーバー連結を含む３個のセット６６１、６６３、６６５を備える。ここで重要なのは、メモリ装置８００が備えるセット６６１はメモリセルアレイ８０２内で提供されるということである。これは、セット６６１のクロスオーバー連結がローカルセンスアンプ８１１、８１２、…、８１８及び各々のデータ経路８３１、８３２、…、８３８の第１ステージの間に介在するということを意味する。第１ステージは入力／出力センスアンプを含むのが望ましい。
【００３８】
図９は、クロスオーバー連結９１０を示すブロック図である。クロスオーバー連結９１０はメモリ装置６００で隣接したデータ経路６３１、６３２の間に介在されたセット６６１内のクロスオーバー連結の一つであるが、以下の説明は本発明の好適な実施の形態に係る全てのクロスオーバー連結に一般化できる。
【００３９】
クロスオーバー連結９１０は、同一のデータ経路６３１の次のステージ６４１Ｂに連結された継続経路９６３を含む。したがって、クロスオーバー連結９１０は、第１データビット９６１Ａを継続経路９６３を通じてデータビット９６１Ｂとして示されるように次のステージ６４１Ｂにガイドする。
【００４０】
また、クロスオーバー連結９１０は他のデータ経路６３２の次のステージ６４２Ｂに連結された伝達経路９６４を有する。したがって、クロスオーバー連結９１０は第１データビット９６１Ａをデータビット９６２Ｂとして示されるようにデータ経路６３１から他のデータ経路６３２に選択的にガイドする。
【００４１】
前記データビットは、オーダーリング信号ＳＥＬ０により選択的にガイドされる。すなわち、オーダーリング信号ＳＥＬ０の状態により、第１データビット９６１Ａはクロスオーバー連結９１０を経てデータビット９６１Ｂのようにガイドされたり、あるいはクロスオーバー連結９１０を経てデータビット９６２Ｂのようにガイドされたりする。
【００４２】
また、クロスオーバー連結９１０は、第２データビットを第２データ経路６３２から第１データ経路６３１に伝達するために調節されることが望ましい。同一のオーダーリング信号ＳＥＬ０に応答して、上記の場合が生じうる。また、クロスオーバー連結９１０は、内部クロック信号ＩＣＫに応答して動作することもできる。
【００４３】
図１０は本発明の一実施形態係る図９のクロスオーバー連結９１０の構成を示す回路図である。クロスオーバー回路１０１０は２：１マルチプレクサで構成されるのが望ましい。
【００４４】
クロスオーバー回路１０１０は、第１データ経路６３１内の第１メインスイッチ１０２０及び第２データ経路６３２内にある第２メインスイッチ１０３０を含む。第１クロシングコンダクター１０４０は、第１データ経路６３１を第２データ経路６３２と連結する。第１クロシングコンダクター１０４０は、データ経路６３１とデータ経路６３２との間に配置された第１クロスオーバースイッチ１０４２を備える。第２クロシングコンダクター１０５０は、第２データ経路６３２を第１データ経路６３１に連結する。第２クロシングコンダクター１０５０は、データ経路６３１とデータ経路６３２との間に配置された第２クロスオーバースイッチ１０５２を備える。
【００４５】
図１０に示す本発明の好適な実施の形態において、第１クロスオーバースイッチ１０４２及び第２クロスオーバースイッチ１０５２は選択信号ＳＥＬ０により制御される。また、第１メインスイッチ１０２０及び第２メインスイッチ１０３０は選択信号ＳＥＬ０の反転信号／ＳＥＬ０により制御される。選択信号ＳＥＬ０の反転信号／ＳＥＬ０は選択信号ＳＥＬ０の相補信号とも呼ばれる。
【００４６】
図１１は、本発明の他の実施形態に係る図９のクロスオーバー連結９１０の構成を示す回路図である。クロスオーバー回路１１１０は第１メインスイッチ１１２０を第１データ経路６３１内に、第２メインスイッチ１１３０を第２データ経路６３２内に含む。第１メインスイッチ１１２０及び第２メインスイッチ１１３０はオーダーリング信号ＳＥＬ０及び内部クロック信号ＩＣＫにより制御される。第１及び第２メインスイッチ１１２０、１１３０は連結ゲートとして構成できる。しかし、本発明はこの点において制限されるものではない。
【００４７】
第１クロシングコンダクター１１４０は第１データ経路６３１を第２データ経路６３２と連結し、データ経路６３１、６３２の間に第１クロスオーバースイッチ１１４２を備える。第２クロシングコンダクター１１５０は第２データ経路６３２を第１データ経路６３１と連結し、データ経路６３１、６３２の間に第２クロスオーバースイッチ１１５２を備える。また、第１及び第２クロスオーバースイッチ１１４２、１１５２は連結ゲートとして構成できる。しかし、本発明の好適な実施形態はこれに限定されるものではない。
【００４８】
図１１に示す本発明の好適な実施の形態において、第１ラッチゲート１１６１は第１データ経路６３１内に配置され、内部クロック信号ＩＣＫにより制御される。同様に、第２ラッチゲート１１６２は第２データ経路６３２内に配置され、内部クロック信号ＩＣＫにより制御される。
【００４９】
図１２は、８ビットオーダーリングのためのバーストオーダーリングを例示的に示す表である。左側の欄にはバーストオーダーリング用の制御信号Ａ[２:０]の制御ビットＡ２、Ａ１、Ａ０が示される。右側の欄にはシーケンシャル型オーダーリング及びインターリーブ型オーダーリング用のビットの数字が示される。
【００５０】
本発明の好適な実施の形態において、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信号、シーケンシャル信号及びインターリーブ信号を組み合わせることにより生成される。適切なオーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を選択することにより、データをオーダーリングするための全ての順列が実現可能である。
【００５１】
図１３は、本発明の好適な一実施形態に係るメモリ装置に対する８ビットバーストインターリーブモード動作を示すタイミング図である。特に、図１３はダブルデータリード（Ｄｏｕｂｌｅ Ｄａｔａ Ｒｅａｄ；ＤＤＲ）動作のうち８ビットプリフェッチの場合に対するものであって、バーストオーダーリングアドレスＡ[２:０]は１０１であり、データオーダーリングはインターリーブ型である。
【００５２】
図１４は、本発明の好適な一実施形態に係るプリフェッチされたデータのオーダーリング方法を示すフローチャート１４００である。フローチャート１４００に示された方法は本発明の好適な実施の形態に係るメモリ装置の一つに組み込んで使用することができ、任意のオーダーリング方式が可能である。
【００５３】
ステップ１４１０によれば、データビットはメモリセルからローカルセンスアンプにプリフェッチされる。
【００５４】
次のステップ１４２０によれば、前記データビットは前記ローカルセンスアンプからシリアライザで終端する各々のデータ経路に伝達される。
【００５５】
次のステップ１４２５によれば、第１オーダーリング信号が受信され、前記第１オーダーリング信号の状態によりデータ経路を変更するかどうかがを判定する。このような処理はデータ交換とも呼ばれる。
【００５６】
前記第１オーダーリング信号によりデータ経路が変更されなければ（ステップ１４２５でＮＯ）、ステップ１４４５の処理に進む。
【００５７】
前記第１オーダーリング信号によりデータ経路が変更されれば（ステップ１４２５でＹＥＳ）、次のステップ１４３０により、第１データビットはデータ経路のうち第１データ経路からデータ経路のうち第２データ経路に伝達される。これに伴って、選択的に、第２データビットが第２データ経路から第１データ経路に伝達される。その後、次のステップ１４４０によれば、第１データビットは第２データ経路のステージにより処理される。
【００５８】
第２データビットは第１データ経路のステージにより同時に処理されるのが望ましい。その後、ステップ１４４５の処理に進む。
【００５９】
次のステップ１４４５によれば、第２オーダーリング信号が受信され、前記第２オーダーリング信号の状態によりデータ経路を変更するかどうかを判定する。
【００６０】
前記第２オーダーリング信号によりデータ経路が変更されなければ（ステップ１４４５でＮＯ）、実行はステップ１４６５に進む。
【００６１】
前記第２オーダーリング信号によりデータ経路が変更されれば（ステップ１４４５でＹＥＳ）、次のステップ１４５０により、前記第１データビットは前記第２データ経路から前記データ経路のうち第３データ経路に伝達される。これに伴って、選択的に、第３データビットが第３データ経路から第２データ経路に伝達される。次のステップ１４６０によれば、第１データビットは第３データ経路のステージにより処理される。第３データビットは第２データ経路のステージにより同時に処理されるのが望ましい。その後、ステップ１４６５の処理に進む。
【００６２】
次のステップ１４６５によれば、第３オーダーリング信号が受信され、前記第３オーダーリング信号の状態により、データ経路を変更するかどうかを判定する。
【００６３】
前記第３オーダーリング信号によりデータ経路が変更されなければ（ステップ１４６５でＮＯ）、ステップ１４９０の処理に進む。
【００６４】
前記第３オーダーリング信号によりデータ経路が変更されれば（ステップ１４６５でＹＥＳ）、次のステップ１４７０により、第１データビットは前記第３データ経路からデータ経路のうち第４データ経路に伝達される。これに伴って、選択的に、第４データビットは第４データ経路から第３データ経路に伝達される。次のステップ１４８０によれば、前記第１データビットは第４データ経路のステージにより処理される。前記第４データビットは前記第３データ経路のステージにより同時に動作されるのが望ましい。その後、次のステップ１４９０の処理に進む。
【００６５】
次のステップ１４９０によれば、前記処理されたデータビットはシリアライザで受信される。前記データビットは前記シリアライザでシリアル（直列）化されて出力できる。
【００６６】
当業者は本発明の説明の観点から本発明を実施できる。本発明に記載の説明は全体として取り扱われる。
【００６７】
本発明の理解を深めるために多数の説明を行った。他の場合において、公知の特徴は本発明を不必要に曖昧にしないために詳細には説明されていない。
【００６８】
本発明は、その好適な実施の形態を通して開示されたが、ここで開示され、かつ説明された実施の形態によって本発明が限定解釈されるべきではない。本発明の技術的思想を逸脱しない限りにおいて、様々な変形や修正が可能であるということは、当業者には明確に認識されよう。また、本発明は、本明細書に開示した各種の構成要素、特徴、機能、及び／または性質の全てまたは一部の組み合わせを含みうる。
【００６９】
【発明の効果】
本発明の好適な実施の形態に係るメモリ装置はデータのオーダーリングをデータ経路の内部で分散処理することにより、データレートを制限しない。また、用いられるチップ面積を基本的に小さく保つことができる。
【図面の簡単な説明】
【図１】従来のメモリ装置の特徴的な構成要素の一例を示す図である。
【図２】図１のメモリ装置のデータシーケンシングブロックの一部を示す図である。
【図３】図１のメモリ装置のグロ−バル入力／出力ラインに沿って構成される従来のプリフェッチされたデータ経路を示すブロック図である。
【図４】図３のマルチ-ステージにおいてプリフェッチされるデータ経路の一つを示すブロック図である。
【図５】図４のデータ経路に含まれる第１ゲートを示す回路図である。
【図６】本発明の好適な実施の形態に係るメモリ装置を示す図である。
【図７】本発明の第２の好適な実施の形態に係るメモリ装置を示す図である。
【図８】本発明の第３の好適な実施の形態に係るメモリ装置を示す図である。
【図９】クロスオーバー連結を示すブロック図である。
【図１０】本発明の一実施形態に係る図９のクロスオーバー連結の構成を示す回路図である。
【図１１】本発明の他の実施形態に係る図９のクロスオーバー連結の構成を示す回路図である。
【図１２】８ビットオーダーリングのためのバーストオーダーリングを例示的に示す表である。
【図１３】本発明の好適な一実施形態に係るメモリ装置に対する８ビットバーストインターリーブモード動作を示すタイミング図である。
【図１４】本発明の好適な一実施形態に係るプリフェッチされたデータのオーダーリング方法を示すフローチャートである。
Claims (20)
- データを格納するためのメモリセルアレイと、
前記メモリセルアレイからプリフェッチされたデータビットを受信する複数のローカルセンスアンプと、
シリアライザと、
複数のステージを各々有し、前記複数のローカルセンスアンプのうちいずれか一つから、プリフェッチされたデータビットを受信し、前記プリフェッチされたデータビットを前記シリアライザに出力する複数のデータ経路と、
前記ローカルセンスアンプと前記シリアライザとの間にあり、前記複数のステージの間に配置された複数のセットごとに互いに異なる構成を有する複数のクロスオーバー連結とを備え、
前記複数のデータ経路のうち第１データ経路の第１ステージと前記複数のデータ経路のうち第２データ経路の第２ステージとの間にある第１クロスオーバー連結は、第１オーダーリング信号に応答して、第１データビットを前記第１データ経路の第１ステージから、前記第１データ経路の第２ステージ及び前記第２データ経路の第２ステージのうちのいずれか一つに伝達し、第２データビットを前記第２データ経路の第１ステージから、前記第２データ経路の第２ステージ及び前記第１データ経路の第２ステージのうちのいずれか一つに伝達するように調節され、
前記複数のデータ経路のうち第１データ経路の第２ステージと前記複数のデータ経路のうち第３データ経路の第３ステージとの間にある前記第１のクロスオーバー連結とは構成が異なる第２クロスオーバー連結は、第２オーダーリング信号に応答して、データビットを前記第１データ経路の第２ステージから、前記第１データ経路の第３ステージ及び前記第３データ経路の第３ステージのうちのいずれか一つに伝達するように調節され、
前記第１データ経路の第３ステージと前記複数のデータ経路のうち第４データ経路の第４ステージとの間にある前記第１、第２のクロスオーバー連結とは構成が異なる第３クロスオーバー連結は、第３オーダーリング信号に応答して、データビットを前記第１データ経路の第３ステージから、前記第１データ経路の第４ステージ及び前記第４データ経路の第４ステージのうちのいずれか一つに伝達するように調節されることを特徴とするメモリ装置。 - 前記第２データ経路の第２ステージと前記複数のデータ経路のうち第４データ経路の第３ステージとの間にある前記第２クロスオーバー連結は、前記第２オーダーリング信号に応答して、データビットを前記第２データ経路の第２ステージから、前記第２データ経路の第３ステージ及び前記第４データ経路の第３ステージのうちのいずれか一つに伝達するように調節されることを特徴とする請求項１に記載のメモリ装置。
- 前記第２データ経路の第３ステージと前記複数のデータ経路のうち第６データ経路の第４ステージとの間にある前記第３クロスオーバー連結は、前記第３オーダーリング信号に応答して、前記データビットを前記第２データ経路の第３ステージから、前記第２データ経路の第４ステージ及び前記第６データ経路の第４ステージのうちのいずれか一つに伝達するように調節されることを特徴とする請求項１に記載のメモリ装置。
- 前記第１クロスオーバー連結は、
前記第１データ経路の第１ステージ及び前記第１データ経路の第２ステージに連結された第１メインスイッチと、
前記第１データ経路の第１ステージ及び前記第２データ経路の第２ステージに連結された第１クロスオーバースイッチと、
前記第２データ経路の第１ステージ及び前記第２データ経路の第２ステージに連結された第２メインスイッチと、
前記第２データ経路の第１ステージ及び前記第１データ経路の第２ステージに連結された第２クロスオーバースイッチとを備えることを特徴とする請求項１に記載のメモリ装置。 - 前記第１メインスイッチ及び前記第２メインスイッチは前記第１オーダーリング信号により制御され、
前記第１クロスオーバースイッチ及び前記第２クロスオーバースイッチは前記第１オーダーリング信号の相補信号により制御されることを特徴とする請求項４に記載のメモリ装置。 - 前記第２クロスオーバー連結は、
前記第１データ経路の第２ステージ及び前記第１データ経路の第３ステージに連結された第１メインスイッチと、
前記第１データ経路の第２ステージ及び前記第３データ経路の第３ステージに連結された第１クロスオーバースイッチと、
前記第２データ経路の第２ステージ及び前記第２データ経路の第３ステージに連結された第２メインスイッチと、
前記第２データ経路の第２ステージ及び前記第４データ経路の第３ステージに連結された第２クロスオーバースイッチとを備えることを特徴とする請求項１に記載のメモリ装置。 - 前記第１メインスイッチ及び前記第２メインスイッチは前記第２オーダーリング信号により制御され、
前記第１クロスオーバースイッチ及び前記第２クロスオーバースイッチは前記第２オーダーリング信号の相補信号により制御されることを特徴とする請求項６に記載のメモリ装置。 - 前記第３クロスオーバー連結は、
前記第１データ経路の第３ステージ及び前記第１データ経路の第４ステージに連結された第１メインスイッチと、
前記第１データ経路の第３ステージ及び第４データ経路の第４ステージに連結された第１クロスオーバースイッチと、
前記第２データ経路の第３ステージ及び前記第２データ経路の第４ステージに連結された第２メインスイッチと、
前記第２データ経路の第３ステージ及び前記第６データ経路の第４ステージに連結された第２クロスオーバースイッチとを含むことを特徴とする請求項１に記載のメモリ装置。 - 前記第１メインスイッチ及び前記第２メインスイッチは前記第３オーダーリング信号により制御され、
前記第１クロスオーバースイッチ及び前記第２クロスオーバースイッチは前記第３オーダーリング信号の相補信号により制御されることを特徴とする請求項８に記載のメモリ装置。 - 前記第１オーダーリング信号は、第１アドレス信号、インターリーブ信号及びシーケンシャル信号の組み合わせにより生成されることを特徴とする請求項１に記載のメモリ装置。
- 前記第２オーダーリング信号は、第２アドレス信号、インターリーブ信号及びシーケンシャル信号の組み合わせにより生成されることを特徴とする請求項１に記載のメモリ装置。
- 前記第３オーダーリング信号は、第３アドレス信号、インターリーブ信号及びシーケンシャル信号の組み合わせにより生成されることを特徴とする請求項１に記載のメモリ装置。
- 前記ステージはクロック信号を受信することを特徴とする請求項１に記載のメモリ装置。
- 前記第１クロスオーバー連結は前記メモリセルの内部に位置することを特徴とする請求項１に記載のメモリ装置。
- 前記クロスオーバー連結は２：１マルチプレクサを備えることを特徴とする請求項１に記載のメモリ装置。
- 複数のデータビットをメモリセルアレイから複数のローカルセンスアンプにプリフェッチする段階と、
前記プリフェッチされた前記データビットを複数のデータ経路で受信する段階と、
第１のセットに配置された第１クロスオーバー連結で第１オーダーリング信号を受信する段階と、前記第１オーダーリング信号に応答して、第１ステージにより第１データビットを前記複数のデータ経路のうち第１データ経路から前記複数のデータ経路のうち第２データ経路の第２ステージまたは前記第１データ経路の第２ステージに伝達し、第２データビットを前記第２データ経路の第１ステージから前記第１データ経路の第２ステージまたは前記第２データ経路の前記第２ステージに伝達する段階と、
前記第１のセットとは異なる第２のセットに配置され、前記第１のクロスオーバ連結とは構成が異なる第２クロスオーバー連結で第２オーダーリング信号を受信する段階と、
前記第２オーダーリング信号に応答して、前記第２ステージにより前記第１データ経路の第２ステージに伝達された前記データビットを前記第１データ経路の第３ステージまたは前記複数のデータ経路のうち第３データ経路の第３ステージに伝達し、前記第２データ経路の第２ステージに伝達された前記データビットを前記第２データ経路の第３ステージまたは前記複数のデータ経路のうち第４データ経路の第３ステージに伝達する段階と、
前記データビットをシリアライザで受信する段階と、
前記第１、第２のセットとは異なる第３のセットに配置され、前記第１、第２のクロスオーバ連結とは構成が異なる第３クロスオーバー連結で第３オーダーリング信号を受信する段階と、
前記第３オーダーリング信号に応答して、前記第３ステージにより、前記シリアライザで前記データビットを受信する前に前記第１データ経路の第３ステージに伝送されたデータビットを前記第１データ経路の第４ステージまたは前記データ経路のうち第５データ経路の第４ステージに伝達し、前記第２データ経路の第３ステージに伝達されたデータビットを前記第２データ経路の第４ステージまたは第６データ経路の第４ステージに伝達する段階とをさらに備えることを特徴とするデータオーダーリング方法。 - 前記第２データ経路は前記第１データ経路に隣接することを特徴とする請求項１６に記載のデータオーダーリング方法。
- 前記第２データ経路と前記第１データ経路との間に３本のデータ経路があることを特徴とする請求項１６に記載のデータオーダーリング方法。
- 前記第１ステージの動作は入力／出力センスアンプで行われることを特徴とする請求項１６乃至請求項１８のいずれか１項に記載のデータオーダーリング方法。
- 前記第１、第２、及び第３オーダーリング信号はアドレス信号、シーケンシャル信号及びインターリーブ信号を組み合わせて生成されることを特徴とする請求項１６乃至請求項１８のいずれか１項に記載のデータオーダーリング方法。
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