JP2002334582A - メモリ装置及びオーダーリング方法 - Google Patents
メモリ装置及びオーダーリング方法Info
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- Static Random-Access Memory (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 プリフェッチされたデータをオーダーリング
するメモリ装置及びプリフェッチされたデータをオーダ
ーリングする方法を提供する。 【解決手段】 本発明のメモリ装置６００はメモリセル
アレイ６０２を備え、メモリセルアレイ６０２からプリ
フェッチされたデータビットを受信するためのローカル
センスアンプ６１１〜６１８を備える。また、本発明の
メモリ装置６００はシリアライザ６１９を含み、ローカ
ルセンスアンプ６１１〜６１８をシリアライザ６１９に
各々連結するデータ経路６３１〜６３８を含む。クロス
オーバー連結がデータ経路６３１〜６３８のステージ６
４１Ａ〜６４８Ａ、６４１Ｂ〜６４８Ｂ、６４１Ｃ〜６
４８Ｃ、６４１Ｄ〜６４８Ｄの間に介在する。このよう
なクロスオーバー連結は前記データ経路６３１〜６３８
を選択的に連結し合い、データビットをシリアライザ６
１９に伝達する。
するメモリ装置及びプリフェッチされたデータをオーダ
ーリングする方法を提供する。 【解決手段】 本発明のメモリ装置６００はメモリセル
アレイ６０２を備え、メモリセルアレイ６０２からプリ
フェッチされたデータビットを受信するためのローカル
センスアンプ６１１〜６１８を備える。また、本発明の
メモリ装置６００はシリアライザ６１９を含み、ローカ
ルセンスアンプ６１１〜６１８をシリアライザ６１９に
各々連結するデータ経路６３１〜６３８を含む。クロス
オーバー連結がデータ経路６３１〜６３８のステージ６
４１Ａ〜６４８Ａ、６４１Ｂ〜６４８Ｂ、６４１Ｃ〜６
４８Ｃ、６４１Ｄ〜６４８Ｄの間に介在する。このよう
なクロスオーバー連結は前記データ経路６３１〜６３８
を選択的に連結し合い、データビットをシリアライザ６
１９に伝達する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、プリフェッチデータ経路ロジックで分散処
理されるプリフェッチされたデータのオーダーリング機
能を有するメモリ装置及びプリフェッチされたデータを
オーダーリングする方法に関する。
係り、特に、プリフェッチデータ経路ロジックで分散処
理されるプリフェッチされたデータのオーダーリング機
能を有するメモリ装置及びプリフェッチされたデータを
オーダーリングする方法に関する。
【０００２】
【従来の技術】メモリ装置は電子装置でデータを格納す
るために用いられる。電子装置をより高速化するための
競争が続いているため、メモリ装置はしばしば装置全体
の速度を制限する要素となっている。実際に、メモリ装
置は動作のために自分の内部クロック信号を必要とする
ことがある。また、メモリ装置の内部クロック信号は装
置全体の外部クロック信号よりも遅い。そして、メモリ
装置をより大容量化するための競争も続いているため、
メモリ装置のサイズは全体として大きくなりつつある。
これらがメモリ装置の速度の向上を制限している。
るために用いられる。電子装置をより高速化するための
競争が続いているため、メモリ装置はしばしば装置全体
の速度を制限する要素となっている。実際に、メモリ装
置は動作のために自分の内部クロック信号を必要とする
ことがある。また、メモリ装置の内部クロック信号は装
置全体の外部クロック信号よりも遅い。そして、メモリ
装置をより大容量化するための競争も続いているため、
メモリ装置のサイズは全体として大きくなりつつある。
これらがメモリ装置の速度の向上を制限している。
【０００３】図１は、従来のメモリ装置１００の特徴的
な構成要素の一例を示す図である。特徴的な部分は本明
細書で説明されるが、より詳細な説明は米国特許第６１
１５３２１号などの多くの参照文献に見られる。
な構成要素の一例を示す図である。特徴的な部分は本明
細書で説明されるが、より詳細な説明は米国特許第６１
１５３２１号などの多くの参照文献に見られる。
【０００４】メモリ装置１００は、メモリセルアレイ
（ＭＣＡ）１０２を含む。メモリセルアレイ１０２はメ
モリセル１０４などの多数のメモリセルを備える。一つ
のデータビットがメモリセル１０４に格納される。前記
メモリセルはワードライン１０６などのロー及びカラム
１０８の交差点に配置される。カラム１０８はローカル
入力／出力（Ｉ／Ｏ）ライン１０８とも呼ばれる。
（ＭＣＡ）１０２を含む。メモリセルアレイ１０２はメ
モリセル１０４などの多数のメモリセルを備える。一つ
のデータビットがメモリセル１０４に格納される。前記
メモリセルはワードライン１０６などのロー及びカラム
１０８の交差点に配置される。カラム１０８はローカル
入力／出力（Ｉ／Ｏ）ライン１０８とも呼ばれる。
【０００５】多数のローカル入力／出力ライン１０８は
各々一つのローカルセンスアンプ１１０Ａに連結され
る。多数のローカルセンスアンプがローカルセンスアン
プ１１０Ａと同様にして提供される。各ローカルセンス
アンプにはグロ−バル入力／出力（ＧＩＯ）ラインが連
結される。８本のＧＩＯライン１１４Ａ-１１４Ｈは一
つのグループに形成されている。
各々一つのローカルセンスアンプ１１０Ａに連結され
る。多数のローカルセンスアンプがローカルセンスアン
プ１１０Ａと同様にして提供される。各ローカルセンス
アンプにはグロ−バル入力／出力（ＧＩＯ）ラインが連
結される。８本のＧＩＯライン１１４Ａ-１１４Ｈは一
つのグループに形成されている。
【０００６】メモリ装置１００からの読み出し動作は、
メモリセル１０４に格納されたデータビットがＧＩＯラ
イン１１４Ａ-１１４Ｈのうち一つを経て一つのＤＱパ
ッド１２０に出力されることによりなされる。全てのＤ
Ｑパッド１２０はデータビットをキャッシュメモリ１２
２またはデータの格納を必要とする他の種類の電子装置
に提供する。
メモリセル１０４に格納されたデータビットがＧＩＯラ
イン１１４Ａ-１１４Ｈのうち一つを経て一つのＤＱパ
ッド１２０に出力されることによりなされる。全てのＤ
Ｑパッド１２０はデータビットをキャッシュメモリ１２
２またはデータの格納を必要とする他の種類の電子装置
に提供する。
【０００７】従来のメモリ装置１００は、速度の向上の
ために、読み出されるデータをプリフェッチしている。
これは一つのアドレス信号に応答して、多くのデータを
同時にメモリ装置１００から一つのＤＱパッド１２０に
連続的に読み出すことを意味する。
ために、読み出されるデータをプリフェッチしている。
これは一つのアドレス信号に応答して、多くのデータを
同時にメモリ装置１００から一つのＤＱパッド１２０に
連続的に読み出すことを意味する。
【０００８】データがＧＩＯライン１１４Ａ-１１４Ｈ
から出力されると、該データがプリフェッチされる。前
記プリフェッチされたデータがＤＱパッド１２０に出力
される前に、該プリフェッチされたデータの順序を定め
る必要がある。そうでなければ、メモリ装置１００から
データを読み出す電子装置は必要なデータを受信するた
めに、長時間待たなければならない場合が生じるからで
ある。
から出力されると、該データがプリフェッチされる。前
記プリフェッチされたデータがＤＱパッド１２０に出力
される前に、該プリフェッチされたデータの順序を定め
る必要がある。そうでなければ、メモリ装置１００から
データを読み出す電子装置は必要なデータを受信するた
めに、長時間待たなければならない場合が生じるからで
ある。
【０００９】データのオーダーリング（データの順序を
定めること）はデータがＤＱパッド１２０に達する前
に、メモリセルアレイ１０２の全てのＧＩＯライン１１
４Ａ-１１４Ｈをデータシーケンシングブロック１１８
で集めることによりメモリ装置１００の内部で行われ
る。データシーケンシングブロック１１８は各データ経
路から一つずつ、８個の入力を受信する。そして、デー
タシーケンシングブロック１１８はオーダーリング信号
により制御されて、８個の入力を所望の順序で連続的に
出力する。
定めること）はデータがＤＱパッド１２０に達する前
に、メモリセルアレイ１０２の全てのＧＩＯライン１１
４Ａ-１１４Ｈをデータシーケンシングブロック１１８
で集めることによりメモリ装置１００の内部で行われ
る。データシーケンシングブロック１１８は各データ経
路から一つずつ、８個の入力を受信する。そして、デー
タシーケンシングブロック１１８はオーダーリング信号
により制御されて、８個の入力を所望の順序で連続的に
出力する。
【００１０】すなわち、前記オーダーリングされたデー
タはシリアライジングブロック１１９によりシリアル
（直列）化されて出力される。シリアライジングブロッ
ク１１９は前記全ての入力を受信し、前記入力を一つず
つＤＱパッド１２０に出力する。
タはシリアライジングブロック１１９によりシリアル
（直列）化されて出力される。シリアライジングブロッ
ク１１９は前記全ての入力を受信し、前記入力を一つず
つＤＱパッド１２０に出力する。
【００１１】図２は、データシーケンシングブロック１
１８の一部１１８-１を示す図である。４個の入力及び
４個の出力がデータシーケンシングブロック１１８の一
部１１８-１で示される。図１のように８個のデータを
プリフェッチする場合のデータシーケンシングブロック
１１８は８個の入力を有するため、データシーケンシン
グブロック１１８の面積はそれに比例してさらに大きく
なる。
１８の一部１１８-１を示す図である。４個の入力及び
４個の出力がデータシーケンシングブロック１１８の一
部１１８-１で示される。図１のように８個のデータを
プリフェッチする場合のデータシーケンシングブロック
１１８は８個の入力を有するため、データシーケンシン
グブロック１１８の面積はそれに比例してさらに大きく
なる。
【００１２】また、外部のデータレートが増大するに伴
い、プリフェッチされるデータの数が増大する。これに
比例して、データシーケンシングブロック１１８がメモ
リ装置１００で占める面積はさらに大きくなる。例え
ば、２倍の入力を取り扱うためには４倍の面積が必要で
あり、回路構成も複雑化する。
い、プリフェッチされるデータの数が増大する。これに
比例して、データシーケンシングブロック１１８がメモ
リ装置１００で占める面積はさらに大きくなる。例え
ば、２倍の入力を取り扱うためには４倍の面積が必要で
あり、回路構成も複雑化する。
【００１３】図３に示すように、メモリセルからプリフ
ェッチされたデータはローカルセンスアンプ１１０Ａ-
１１０Ｈにより受信されて、ＧＩＯライン１１４Ａ-１
１４Ｈに伝達される。前記データはメモリセルアレイ
（ＭＣＡ）１０２を抜け出た後に各々の入力／出力セン
スアンプ１２４Ａ-１２４Ｈを通過して、各々の単独動
作ブロック１４４Ａ-１４４Ｈ（単独動作ブロックはパ
イプラインとも呼ばれる）に沿って伝達される。すなわ
ち、前記データはパイプライン１４４Ａ-１４４Ｈに沿
ってデータシーケンシングブロック１１８に伝達され
る。
ェッチされたデータはローカルセンスアンプ１１０Ａ-
１１０Ｈにより受信されて、ＧＩＯライン１１４Ａ-１
１４Ｈに伝達される。前記データはメモリセルアレイ
（ＭＣＡ）１０２を抜け出た後に各々の入力／出力セン
スアンプ１２４Ａ-１２４Ｈを通過して、各々の単独動
作ブロック１４４Ａ-１４４Ｈ（単独動作ブロックはパ
イプラインとも呼ばれる）に沿って伝達される。すなわ
ち、前記データはパイプライン１４４Ａ-１４４Ｈに沿
ってデータシーケンシングブロック１１８に伝達され
る。
【００１４】ほとんどの場合において、同一の動作が全
ての読み出しデータに対して行われるため、パイプライ
ン１４４Ａ-１４４Ｈは同じように構成される。パイプ
ライン１４４Ａ-１４４Ｈの各々は多数のシーケンシャ
ルステージに分けて構成される場合もある。シーケンシ
ャルステージはパイプとも呼ばれる。
ての読み出しデータに対して行われるため、パイプライ
ン１４４Ａ-１４４Ｈは同じように構成される。パイプ
ライン１４４Ａ-１４４Ｈの各々は多数のシーケンシャ
ルステージに分けて構成される場合もある。シーケンシ
ャルステージはパイプとも呼ばれる。
【００１５】図４は、パイプライン１４４Ａを具体的に
示す図である。より詳細な説明は米国特許第５、８０
２、５９６号公報に見られる。
示す図である。より詳細な説明は米国特許第５、８０
２、５９６号公報に見られる。
【００１６】パイプライン１４４Ａは第１ステージパイ
プ２２１、第２ステージパイプ２２２及び第３ステージ
パイプ２２３を含む。入力信号は第１ステージパイプ２
２１に入力され、第３ステージパイプ２２３に出力され
る。第１ゲート２３１は第１ステージパイプ２２１と第
２ステージパイプ２２２との間に位置する。第２ゲート
２３２は第２ステージパイプ２２２と第３ステージパイ
プ２２３との間に位置する。第１ゲート２３１及び第２
ゲート２３２は各々の遅延回路２４１、２４２を通過し
たクロック信号ＣＬＯＣＫにより制御される。これによ
り、データはパイプライン１４４Ａに沿ってクロック速
度で処理される。
プ２２１、第２ステージパイプ２２２及び第３ステージ
パイプ２２３を含む。入力信号は第１ステージパイプ２
２１に入力され、第３ステージパイプ２２３に出力され
る。第１ゲート２３１は第１ステージパイプ２２１と第
２ステージパイプ２２２との間に位置する。第２ゲート
２３２は第２ステージパイプ２２２と第３ステージパイ
プ２２３との間に位置する。第１ゲート２３１及び第２
ゲート２３２は各々の遅延回路２４１、２４２を通過し
たクロック信号ＣＬＯＣＫにより制御される。これによ
り、データはパイプライン１４４Ａに沿ってクロック速
度で処理される。
【００１７】図５は、図４のデータ経路に含まれる第１
ゲート２３１を示す回路図である。第１ゲート２３１は
所定のクロック信号に属するラッチ信号Ｌｔに応答し
て、前のステージ２２１からの入力信号を受信し、前記
入力信号を次のステージ２２２に出力する。
ゲート２３１を示す回路図である。第１ゲート２３１は
所定のクロック信号に属するラッチ信号Ｌｔに応答し
て、前のステージ２２１からの入力信号を受信し、前記
入力信号を次のステージ２２２に出力する。
【発明が解決しようとする技術的課題】本発明の目的
は、例えば、プリフェッチされたデータをオーダーリン
グする機能を、データレートを制限することなく、チッ
プ面積を縮小しつつ実現したメモリ装置及びそのような
メモリ装置に好適なオーダリング方法を提供することで
ある。
は、例えば、プリフェッチされたデータをオーダーリン
グする機能を、データレートを制限することなく、チッ
プ面積を縮小しつつ実現したメモリ装置及びそのような
メモリ装置に好適なオーダリング方法を提供することで
ある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に、本発明のメモリ装置は、メモリセルアレイを備え、
前記メモリセルアレイからプリフェッチされたデータビ
ットを受信するローカルセンスアンプを備える。また、
本発明のメモリ装置はシリアライザを含み、前記ローカ
ルセンスアンプを前記シリアライザに各々連結するデー
タ経路を含む。
に、本発明のメモリ装置は、メモリセルアレイを備え、
前記メモリセルアレイからプリフェッチされたデータビ
ットを受信するローカルセンスアンプを備える。また、
本発明のメモリ装置はシリアライザを含み、前記ローカ
ルセンスアンプを前記シリアライザに各々連結するデー
タ経路を含む。
【００１９】また、本発明は、複数のデータ経路のステ
ージの間に介在するクロスオーバー連結を提供する。デ
ータビットが前記複数のデータ経路を抜け出る前に、ク
ロスオーバー連結はデータビットを前記複数のデータ経
路のうち一つから他のデータ経路に伝達できる。クロス
オーバー連結は前記ステージの間に介在する連結スイッ
チの役割をするのが望ましい。前記ステージは内部クロ
ック信号により順番に制御される。
ージの間に介在するクロスオーバー連結を提供する。デ
ータビットが前記複数のデータ経路を抜け出る前に、ク
ロスオーバー連結はデータビットを前記複数のデータ経
路のうち一つから他のデータ経路に伝達できる。クロス
オーバー連結は前記ステージの間に介在する連結スイッ
チの役割をするのが望ましい。前記ステージは内部クロ
ック信号により順番に制御される。
【００２０】本発明のメモリ装置はデータオーダーリン
グを前記データ経路内で分散処理するため、データレー
トを制限しないという利点がある。また、用いられるチ
ップ面積は基本的に小さく保たれる。
グを前記データ経路内で分散処理するため、データレー
トを制限しないという利点がある。また、用いられるチ
ップ面積は基本的に小さく保たれる。
【００２１】
【発明の実施の形態】本発明は、図面を参照して説明さ
れる以下の詳細な説明により一層明らかになる。
れる以下の詳細な説明により一層明らかになる。
【００２２】図６に示すように、本発明の一実施形態に
よるメモリ装置６００は、メモリセルを有するメモリセ
ルアレイ（ＭＣＡ）６０２を含む。前記メモリセルはロ
ー（ローはワードラインとも呼ばれる）及びカラム（カ
ラムはビットラインとも呼ばれる）の交差点に配置され
る。
よるメモリ装置６００は、メモリセルを有するメモリセ
ルアレイ（ＭＣＡ）６０２を含む。前記メモリセルはロ
ー（ローはワードラインとも呼ばれる）及びカラム（カ
ラムはビットラインとも呼ばれる）の交差点に配置され
る。
【００２３】また、メモリ装置６００は、ローカルセン
スアンプ６１１、６１２、…、６１８を含む。ローカル
センスアンプ６１１、６１２、…、６１８は、プリフェ
ッチされたデータビットをメモリセルアレイ６０２から
受信する。プリフェッチ動作及びメモリ装置６００の他
の動作は内部クロック信号ＩＣＫにより行われる。
スアンプ６１１、６１２、…、６１８を含む。ローカル
センスアンプ６１１、６１２、…、６１８は、プリフェ
ッチされたデータビットをメモリセルアレイ６０２から
受信する。プリフェッチ動作及びメモリ装置６００の他
の動作は内部クロック信号ＩＣＫにより行われる。
【００２４】メモリ装置６００は、シリアライザ６１９
をさらに含む。シリアライザ６１９はローカルセンスア
ンプ６１１、６１２、…、６１８上にあるデータビット
をシリアル（直列）化するために用いられる。
をさらに含む。シリアライザ６１９はローカルセンスア
ンプ６１１、６１２、…、６１８上にあるデータビット
をシリアル（直列）化するために用いられる。
【００２５】メモリ装置６００は、データ経路６３１、
６３２、…、６３８をさらに含む。例えば、データ経路
６３１は点線で囲まれた四角形６３９内に示される。デ
ータ経路６３１、６３２、…、６３８は、各々のローカ
ルセンスアンプ６１１、６１２、…、６１８からシリア
ライザ６１９にデータビットをガイドするためのもので
ある。データ経路６３１、６３２、…、６３８は、メモ
リ装置６００のグロ−バルＩ／Ｏラインを含みうる。デ
ータ経路６３１、６３２、…、６３８の各々は、ステー
ジ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８
Ａ-６４８Ｄを含む。ステージ６４１Ａ-６４１Ｄ、６４
２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄはパイプとも呼
ばれ、ガイドされたデータビットに作用して、シリアラ
イザ６１９に前記ガイドされたデータビットが達するよ
うにする。前記パイプの一つは一つの入力／出力センス
アンプを含みうる。これらのパイプは図４に示されたゲ
ートのうちの一つを含みうる。ここでは４個のステージ
が示されたがこれに限るものではなく、本発明の好適な
実施の形態によれば、ステージの個数は３個以下でも、
５個以上でもよく、単一のステージであってもよい。
６３２、…、６３８をさらに含む。例えば、データ経路
６３１は点線で囲まれた四角形６３９内に示される。デ
ータ経路６３１、６３２、…、６３８は、各々のローカ
ルセンスアンプ６１１、６１２、…、６１８からシリア
ライザ６１９にデータビットをガイドするためのもので
ある。データ経路６３１、６３２、…、６３８は、メモ
リ装置６００のグロ−バルＩ／Ｏラインを含みうる。デ
ータ経路６３１、６３２、…、６３８の各々は、ステー
ジ６４１Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８
Ａ-６４８Ｄを含む。ステージ６４１Ａ-６４１Ｄ、６４
２Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄはパイプとも呼
ばれ、ガイドされたデータビットに作用して、シリアラ
イザ６１９に前記ガイドされたデータビットが達するよ
うにする。前記パイプの一つは一つの入力／出力センス
アンプを含みうる。これらのパイプは図４に示されたゲ
ートのうちの一つを含みうる。ここでは４個のステージ
が示されたがこれに限るものではなく、本発明の好適な
実施の形態によれば、ステージの個数は３個以下でも、
５個以上でもよく、単一のステージであってもよい。
【００２６】また、メモリ装置６００はクロスオーバー
連結を含む３個のセット６６１、６６３、６６５を備え
る。３個のセット６６１、６６３、６６５の各々は、デ
ータ経路６３１、６３２、…、６３８のステージ６４１
Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４
８Ｄの間に位置する。
連結を含む３個のセット６６１、６６３、６６５を備え
る。３個のセット６６１、６６３、６６５の各々は、デ
ータ経路６３１、６３２、…、６３８のステージ６４１
Ａ-６４１Ｄ、６４２Ａ-６４２Ｄ、…、６４８Ａ-６４
８Ｄの間に位置する。
【００２７】３個のセット６６１、６６３、６６５は、
データ経路６３１、６３２、…、６３８の各ステージを
連結するクロスオーバー連結を含む。クロスオーバー連
結は、データビットをデータ経路のいずれか一つのステ
ージから同一のデータ経路の次のステージまたは他のデ
ータ経路の次のステージに伝達する。データビットの伝
達はオーダーリング信号に応答して行われる。前記クロ
スオーバー連結は全ての可能な組み合わせにおける伝達
が可能であることが望ましい。これは、３つのセット６
６１、６６３、６６５を互いに異なる構成にすることに
より実現される。セット６６５は、４個のデータ経路を
飛ばして（３個のデータ経路をスキップして）データビ
ットを伝送するのに対し、セット６６１は隣接するデー
タ経路の間でデータビットを伝送する。
データ経路６３１、６３２、…、６３８の各ステージを
連結するクロスオーバー連結を含む。クロスオーバー連
結は、データビットをデータ経路のいずれか一つのステ
ージから同一のデータ経路の次のステージまたは他のデ
ータ経路の次のステージに伝達する。データビットの伝
達はオーダーリング信号に応答して行われる。前記クロ
スオーバー連結は全ての可能な組み合わせにおける伝達
が可能であることが望ましい。これは、３つのセット６
６１、６６３、６６５を互いに異なる構成にすることに
より実現される。セット６６５は、４個のデータ経路を
飛ばして（３個のデータ経路をスキップして）データビ
ットを伝送するのに対し、セット６６１は隣接するデー
タ経路の間でデータビットを伝送する。
【００２８】セット６６１、６６３、６６５は、前記伝
達を行うかどうかを決めるオーダーリング信号ＳＥＬ
０、ＳＥＬ１、ＳＥＬ２を各々受信する。また、オーダ
ーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２は選択信号
ＳＥＬ０、ＳＥＬ１、ＳＥＬ２とも呼ばれる。オーダー
リング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信
号、シーケンシャル信号及びインターリーブ信号を組み
合わせることにより生成される。本発明の好適な実施の
形態によれば、前記オーダーリング信号の他、その相補
信号を使用することもできる。他の実施形態において
は、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２
の各々は前記クロスオーバー連結の各々に対するサブ信
号を含みうる。前記クロスオーバー連結のうち特定のク
ロスオーバー連結は後述する図９を参照してより詳細に
説明される。
達を行うかどうかを決めるオーダーリング信号ＳＥＬ
０、ＳＥＬ１、ＳＥＬ２を各々受信する。また、オーダ
ーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２は選択信号
ＳＥＬ０、ＳＥＬ１、ＳＥＬ２とも呼ばれる。オーダー
リング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレス信
号、シーケンシャル信号及びインターリーブ信号を組み
合わせることにより生成される。本発明の好適な実施の
形態によれば、前記オーダーリング信号の他、その相補
信号を使用することもできる。他の実施形態において
は、オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２
の各々は前記クロスオーバー連結の各々に対するサブ信
号を含みうる。前記クロスオーバー連結のうち特定のク
ロスオーバー連結は後述する図９を参照してより詳細に
説明される。
【００２９】次に、図６に示すように、セット６６１の
クロスオーバー連結の一つはオーダーリング信号ＳＥＬ
０に応答して、第１データビットをデータ経路６３１の
第１ステージ６４１Ａからデータ経路６３２の第２ステ
ージ６４２Ｂまたはデータ経路６３１の第２ステージ６
４１Ｂに伝達できる。また、オーダーリング信号ＳＥＬ
０に応答して、第２データビットはデータ経路６３２の
第１ステージ６４２Ａからデータ経路６３１の第２ステ
ージ６４１Ｂまたはデータ経路６３２の第２ステージ６
４２Ｂに伝達できる。その後、セット６６３のクロスオ
ーバー連結の一つはオーダーリング信号ＳＥＬ１に応答
して、データ経路６３１の第２ステージ６４１Ｂ内にあ
るデータビットをデータ経路６３３の第３ステージ６４
３Ｃまたはデータ経路６３１の第３ステージ６４１Ｃに
伝達できる。また、データ経路６３２の第２ステージ６
４２Ｂ内にあるデータビットはオーダーリング信号ＳＥ
Ｌ１に応答して、データ経路６３４の第３ステージ６４
４Ｃまたはデータ経路６３２の第３ステージ６４２Ｃに
伝達できる。その後、セット６６５のクロスオーバー連
結の一つはオーダーリング信号ＳＥＬ２に応答して、デ
ータ経路６３１の第３ステージ６４１Ｃ内にあるデータ
ビットをデータ経路６３５の第４ステージ６４５Ｄまた
はデータ経路６３１の第４ステージ６４１Ｄに伝達でき
る。また、データ経路６３２の第３ステージ６４２Ｃ内
にあるデータビットはオーダーリング信号ＳＥＬ２に応
答して、データ経路６３６の第４ステージ６４６Ｄまた
はデータ経路６３２の第４ステージ６４２Ｄに伝達でき
る。このような方法により、計３回の伝達が行われ、そ
の結果として出力されるデータビットは所望の出力順に
オーダーリングされて第４ステージ６４１Ｄ〜６４８Ｄ
に伝達される。すなわち、データビットはシリアライザ
６１９に入力される前に、連続的な一つのセット６６
１、６６３、６６５であるクロスオーバー連結を通じ
て、例えば、ステージ６４１Ａ、６４２Ｂ、６４４Ｃ、
６４８Ｄにより所望の順番にオーダーリングされる。
クロスオーバー連結の一つはオーダーリング信号ＳＥＬ
０に応答して、第１データビットをデータ経路６３１の
第１ステージ６４１Ａからデータ経路６３２の第２ステ
ージ６４２Ｂまたはデータ経路６３１の第２ステージ６
４１Ｂに伝達できる。また、オーダーリング信号ＳＥＬ
０に応答して、第２データビットはデータ経路６３２の
第１ステージ６４２Ａからデータ経路６３１の第２ステ
ージ６４１Ｂまたはデータ経路６３２の第２ステージ６
４２Ｂに伝達できる。その後、セット６６３のクロスオ
ーバー連結の一つはオーダーリング信号ＳＥＬ１に応答
して、データ経路６３１の第２ステージ６４１Ｂ内にあ
るデータビットをデータ経路６３３の第３ステージ６４
３Ｃまたはデータ経路６３１の第３ステージ６４１Ｃに
伝達できる。また、データ経路６３２の第２ステージ６
４２Ｂ内にあるデータビットはオーダーリング信号ＳＥ
Ｌ１に応答して、データ経路６３４の第３ステージ６４
４Ｃまたはデータ経路６３２の第３ステージ６４２Ｃに
伝達できる。その後、セット６６５のクロスオーバー連
結の一つはオーダーリング信号ＳＥＬ２に応答して、デ
ータ経路６３１の第３ステージ６４１Ｃ内にあるデータ
ビットをデータ経路６３５の第４ステージ６４５Ｄまた
はデータ経路６３１の第４ステージ６４１Ｄに伝達でき
る。また、データ経路６３２の第３ステージ６４２Ｃ内
にあるデータビットはオーダーリング信号ＳＥＬ２に応
答して、データ経路６３６の第４ステージ６４６Ｄまた
はデータ経路６３２の第４ステージ６４２Ｄに伝達でき
る。このような方法により、計３回の伝達が行われ、そ
の結果として出力されるデータビットは所望の出力順に
オーダーリングされて第４ステージ６４１Ｄ〜６４８Ｄ
に伝達される。すなわち、データビットはシリアライザ
６１９に入力される前に、連続的な一つのセット６６
１、６６３、６６５であるクロスオーバー連結を通じ
て、例えば、ステージ６４１Ａ、６４２Ｂ、６４４Ｃ、
６４８Ｄにより所望の順番にオーダーリングされる。
【００３０】本発明の好適な実施の形態によれば、セッ
ト６６１、６６３、６６５はデータ経路６３１、６３
２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２
Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間にあるゲート
として各々動作する。
ト６６１、６６３、６６５はデータ経路６３１、６３
２、…、６３８のステージ６４１Ａ-６４１Ｄ、６４２
Ａ-６４２Ｄ、…、６４８Ａ-６４８Ｄの間にあるゲート
として各々動作する。
【００３１】したがって、メモリ装置６００でデータの
オーダーリングはデータ経路に沿って分散処理される。
これは信号経路が十分な時間を確保できることを意味す
る。したがって、本発明によるデータオーダーリング方
法は、システムクロックが高速化してもメモリ装置６０
０の速度を制限する要素にはならない。また、データの
オーダーリングが分散処理されるため、メモリ装置６０
０で必要な面積は基本的に小さく保たれる。また、本発
明によるメモリ装置６００は、前記利点を保ちつつ、よ
り少ないか、あるいはより多くの連結を含むことによ
り、より少ないか、あるいはより多くのプリフェッチさ
れたデータビットを有するメモリ装置６００としてさら
にスケーリングできる。
オーダーリングはデータ経路に沿って分散処理される。
これは信号経路が十分な時間を確保できることを意味す
る。したがって、本発明によるデータオーダーリング方
法は、システムクロックが高速化してもメモリ装置６０
０の速度を制限する要素にはならない。また、データの
オーダーリングが分散処理されるため、メモリ装置６０
０で必要な面積は基本的に小さく保たれる。また、本発
明によるメモリ装置６００は、前記利点を保ちつつ、よ
り少ないか、あるいはより多くの連結を含むことによ
り、より少ないか、あるいはより多くのプリフェッチさ
れたデータビットを有するメモリ装置６００としてさら
にスケーリングできる。
【００３２】図７は、本発明の第２の好適な実施形態に
よるメモリ装置７００を示す図である。メモリ装置７０
０は、メモリ装置６００の構成要素と類似の構成要素を
含む。したがって、メモリ装置６００の構成要素と類似
の構成要素についての説明は省略する。
よるメモリ装置７００を示す図である。メモリ装置７０
０は、メモリ装置６００の構成要素と類似の構成要素を
含む。したがって、メモリ装置６００の構成要素と類似
の構成要素についての説明は省略する。
【００３３】メモリ装置７００は、メモリセルアレイ
（ＭＣＡ）７０２を含む。メモリセルアレイ７０２は、
データを格納するためのメモリセルを含む。メモリセル
は、プリフェッチされたデータをローカルセンスアンプ
７１１、７１２、…、７１８に出力する。ローカルセン
スアンプ７１１、７１２、…、７１８は、前記データを
順番に各々のデータ経路７３１、７３２、…、７３８に
伝達する。
（ＭＣＡ）７０２を含む。メモリセルアレイ７０２は、
データを格納するためのメモリセルを含む。メモリセル
は、プリフェッチされたデータをローカルセンスアンプ
７１１、７１２、…、７１８に出力する。ローカルセン
スアンプ７１１、７１２、…、７１８は、前記データを
順番に各々のデータ経路７３１、７３２、…、７３８に
伝達する。
【００３４】また、メモリ装置７００は、図６のメモリ
装置６００同様にクロスオーバー連結を含む３個のセッ
ト６６１、６６３、６６５を備える。ここで重要なの
は、メモリ装置７００が備える３個のセット６６１、６
６３、６６５のクロスオーバー連結はメモリ装置６００
とは異なる順序で配列されるということである。特に、
セット６６１はセット６６５と交換されている。これは
オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２に対
する他の方式を要求したものであり、当業者により容易
に理解されよう。
装置６００同様にクロスオーバー連結を含む３個のセッ
ト６６１、６６３、６６５を備える。ここで重要なの
は、メモリ装置７００が備える３個のセット６６１、６
６３、６６５のクロスオーバー連結はメモリ装置６００
とは異なる順序で配列されるということである。特に、
セット６６１はセット６６５と交換されている。これは
オーダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２に対
する他の方式を要求したものであり、当業者により容易
に理解されよう。
【００３５】図８は、本発明の第３の好適な実施形態で
あるメモリ装置８００を示す図である。メモリ装置８０
０はメモリ装置６００の構成要素と類似の構成要素を含
む。したがって、メモリ装置６００の構成要素と類似の
構成要素についての説明は省略する。
あるメモリ装置８００を示す図である。メモリ装置８０
０はメモリ装置６００の構成要素と類似の構成要素を含
む。したがって、メモリ装置６００の構成要素と類似の
構成要素についての説明は省略する。
【００３６】メモリ装置８００は、メモリセルアレイ
（ＭＣＡ）８０２を含む。メモリセルアレイ８０２は、
データを格納するためのメモリセルを含む。前記メモリ
セルは、プリフェッチされたデータをローカルセンスア
ンプ８１１、８１２、…、８１８に出力する。ローカル
センスアンプ８１１、８１２、…、８１８は、前記デー
タを各々のデータ経路８３１、８３２、…、８３８に順
番に伝達する。
（ＭＣＡ）８０２を含む。メモリセルアレイ８０２は、
データを格納するためのメモリセルを含む。前記メモリ
セルは、プリフェッチされたデータをローカルセンスア
ンプ８１１、８１２、…、８１８に出力する。ローカル
センスアンプ８１１、８１２、…、８１８は、前記デー
タを各々のデータ経路８３１、８３２、…、８３８に順
番に伝達する。
【００３７】また、メモリ装置８００は、図６のメモリ
装置６００と同様にクロスオーバー連結を含む３個のセ
ット６６１、６６３、６６５を備える。ここで重要なの
は、メモリ装置８００が備えるセット６６１はメモリセ
ルアレイ８０２内で提供されるということである。これ
は、セット６６１のクロスオーバー連結がローカルセン
スアンプ８１１、８１２、…、８１８及び各々のデータ
経路８３１、８３２、…、８３８の第１ステージの間に
介在するということを意味する。第１ステージは入力／
出力センスアンプを含むのが望ましい。
装置６００と同様にクロスオーバー連結を含む３個のセ
ット６６１、６６３、６６５を備える。ここで重要なの
は、メモリ装置８００が備えるセット６６１はメモリセ
ルアレイ８０２内で提供されるということである。これ
は、セット６６１のクロスオーバー連結がローカルセン
スアンプ８１１、８１２、…、８１８及び各々のデータ
経路８３１、８３２、…、８３８の第１ステージの間に
介在するということを意味する。第１ステージは入力／
出力センスアンプを含むのが望ましい。
【００３８】図９は、クロスオーバー連結９１０を示す
ブロック図である。クロスオーバー連結９１０はメモリ
装置６００で隣接したデータ経路６３１、６３２の間に
介在されたセット６６１内のクロスオーバー連結の一つ
であるが、以下の説明は本発明の好適な実施の形態に係
る全てのクロスオーバー連結に一般化できる。
ブロック図である。クロスオーバー連結９１０はメモリ
装置６００で隣接したデータ経路６３１、６３２の間に
介在されたセット６６１内のクロスオーバー連結の一つ
であるが、以下の説明は本発明の好適な実施の形態に係
る全てのクロスオーバー連結に一般化できる。
【００３９】クロスオーバー連結９１０は、同一のデー
タ経路６３１の次のステージ６４１Ｂに連結された継続
経路９６３を含む。したがって、クロスオーバー連結９
１０は、第１データビット９６１Ａを継続経路９６３を
通じてデータビット９６１Ｂとして示されるように次の
ステージ６４１Ｂにガイドする。
タ経路６３１の次のステージ６４１Ｂに連結された継続
経路９６３を含む。したがって、クロスオーバー連結９
１０は、第１データビット９６１Ａを継続経路９６３を
通じてデータビット９６１Ｂとして示されるように次の
ステージ６４１Ｂにガイドする。
【００４０】また、クロスオーバー連結９１０は他のデ
ータ経路６３２の次のステージ６４２Ｂに連結された伝
達経路９６４を有する。したがって、クロスオーバー連
結９１０は第１データビット９６１Ａをデータビット９
６２Ｂとして示されるようにデータ経路６３１から他の
データ経路６３２に選択的にガイドする。
ータ経路６３２の次のステージ６４２Ｂに連結された伝
達経路９６４を有する。したがって、クロスオーバー連
結９１０は第１データビット９６１Ａをデータビット９
６２Ｂとして示されるようにデータ経路６３１から他の
データ経路６３２に選択的にガイドする。
【００４１】前記データビットは、オーダーリング信号
ＳＥＬ０により選択的にガイドされる。すなわち、オー
ダーリング信号ＳＥＬ０の状態により、第１データビッ
ト９６１Ａはクロスオーバー連結９１０を経てデータビ
ット９６１Ｂのようにガイドされたり、あるいはクロス
オーバー連結９１０を経てデータビット９６２Ｂのよう
にガイドされたりする。
ＳＥＬ０により選択的にガイドされる。すなわち、オー
ダーリング信号ＳＥＬ０の状態により、第１データビッ
ト９６１Ａはクロスオーバー連結９１０を経てデータビ
ット９６１Ｂのようにガイドされたり、あるいはクロス
オーバー連結９１０を経てデータビット９６２Ｂのよう
にガイドされたりする。
【００４２】また、クロスオーバー連結９１０は、第２
データビットを第２データ経路６３２から第１データ経
路６３１に伝達するために調節されることが望ましい。
同一のオーダーリング信号ＳＥＬ０に応答して、上記の
場合が生じうる。また、クロスオーバー連結９１０は、
内部クロック信号ＩＣＫに応答して動作することもでき
る。
データビットを第２データ経路６３２から第１データ経
路６３１に伝達するために調節されることが望ましい。
同一のオーダーリング信号ＳＥＬ０に応答して、上記の
場合が生じうる。また、クロスオーバー連結９１０は、
内部クロック信号ＩＣＫに応答して動作することもでき
る。
【００４３】図１０は本発明の一実施形態係る図９のク
ロスオーバー連結９１０の構成を示す回路図である。ク
ロスオーバー回路１０１０は２：１マルチプレクサで構
成されるのが望ましい。
ロスオーバー連結９１０の構成を示す回路図である。ク
ロスオーバー回路１０１０は２：１マルチプレクサで構
成されるのが望ましい。
【００４４】クロスオーバー回路１０１０は、第１デー
タ経路６３１内の第１メインスイッチ１０２０及び第２
データ経路６３２内にある第２メインスイッチ１０３０
を含む。第１クロシングコンダクター１０４０は、第１
データ経路６３１を第２データ経路６３２と連結する。
第１クロシングコンダクター１０４０は、データ経路６
３１とデータ経路６３２との間に配置された第１クロス
オーバースイッチ１０４２を備える。第２クロシングコ
ンダクター１０５０は、第２データ経路６３２を第１デ
ータ経路６３１に連結する。第２クロシングコンダクタ
ー１０５０は、データ経路６３１とデータ経路６３２と
の間に配置された第２クロスオーバースイッチ１０５２
を備える。
タ経路６３１内の第１メインスイッチ１０２０及び第２
データ経路６３２内にある第２メインスイッチ１０３０
を含む。第１クロシングコンダクター１０４０は、第１
データ経路６３１を第２データ経路６３２と連結する。
第１クロシングコンダクター１０４０は、データ経路６
３１とデータ経路６３２との間に配置された第１クロス
オーバースイッチ１０４２を備える。第２クロシングコ
ンダクター１０５０は、第２データ経路６３２を第１デ
ータ経路６３１に連結する。第２クロシングコンダクタ
ー１０５０は、データ経路６３１とデータ経路６３２と
の間に配置された第２クロスオーバースイッチ１０５２
を備える。
【００４５】図１０に示す本発明の好適な実施の形態に
おいて、第１クロスオーバースイッチ１０４２及び第２
クロスオーバースイッチ１０５２は選択信号ＳＥＬ０に
より制御される。また、第１メインスイッチ１０２０及
び第２メインスイッチ１０３０は選択信号ＳＥＬ０の反
転信号／ＳＥＬ０により制御される。選択信号ＳＥＬ０
の反転信号／ＳＥＬ０は選択信号ＳＥＬ０の相補信号と
も呼ばれる。
おいて、第１クロスオーバースイッチ１０４２及び第２
クロスオーバースイッチ１０５２は選択信号ＳＥＬ０に
より制御される。また、第１メインスイッチ１０２０及
び第２メインスイッチ１０３０は選択信号ＳＥＬ０の反
転信号／ＳＥＬ０により制御される。選択信号ＳＥＬ０
の反転信号／ＳＥＬ０は選択信号ＳＥＬ０の相補信号と
も呼ばれる。
【００４６】図１１は、本発明の他の実施形態に係る図
９のクロスオーバー連結９１０の構成を示す回路図であ
る。クロスオーバー回路１１１０は第１メインスイッチ
１１２０を第１データ経路６３１内に、第２メインスイ
ッチ１１３０を第２データ経路６３２内に含む。第１メ
インスイッチ１１２０及び第２メインスイッチ１１３０
はオーダーリング信号ＳＥＬ０及び内部クロック信号Ｉ
ＣＫにより制御される。第１及び第２メインスイッチ１
１２０、１１３０は連結ゲートとして構成できる。しか
し、本発明はこの点において制限されるものではない。
９のクロスオーバー連結９１０の構成を示す回路図であ
る。クロスオーバー回路１１１０は第１メインスイッチ
１１２０を第１データ経路６３１内に、第２メインスイ
ッチ１１３０を第２データ経路６３２内に含む。第１メ
インスイッチ１１２０及び第２メインスイッチ１１３０
はオーダーリング信号ＳＥＬ０及び内部クロック信号Ｉ
ＣＫにより制御される。第１及び第２メインスイッチ１
１２０、１１３０は連結ゲートとして構成できる。しか
し、本発明はこの点において制限されるものではない。
【００４７】第１クロシングコンダクター１１４０は第
１データ経路６３１を第２データ経路６３２と連結し、
データ経路６３１、６３２の間に第１クロスオーバース
イッチ１１４２を備える。第２クロシングコンダクター
１１５０は第２データ経路６３２を第１データ経路６３
１と連結し、データ経路６３１、６３２の間に第２クロ
スオーバースイッチ１１５２を備える。また、第１及び
第２クロスオーバースイッチ１１４２、１１５２は連結
ゲートとして構成できる。しかし、本発明の好適な実施
形態はこれに限定されるものではない。
１データ経路６３１を第２データ経路６３２と連結し、
データ経路６３１、６３２の間に第１クロスオーバース
イッチ１１４２を備える。第２クロシングコンダクター
１１５０は第２データ経路６３２を第１データ経路６３
１と連結し、データ経路６３１、６３２の間に第２クロ
スオーバースイッチ１１５２を備える。また、第１及び
第２クロスオーバースイッチ１１４２、１１５２は連結
ゲートとして構成できる。しかし、本発明の好適な実施
形態はこれに限定されるものではない。
【００４８】図１１に示す本発明の好適な実施の形態に
おいて、第１ラッチゲート１１６１は第１データ経路６
３１内に配置され、内部クロック信号ＩＣＫにより制御
される。同様に、第２ラッチゲート１１６２は第２デー
タ経路６３２内に配置され、内部クロック信号ＩＣＫに
より制御される。
おいて、第１ラッチゲート１１６１は第１データ経路６
３１内に配置され、内部クロック信号ＩＣＫにより制御
される。同様に、第２ラッチゲート１１６２は第２デー
タ経路６３２内に配置され、内部クロック信号ＩＣＫに
より制御される。
【００４９】図１２は、８ビットオーダーリングのため
のバーストオーダーリングを例示的に示す表である。左
側の欄にはバーストオーダーリング用の制御信号Ａ[２:
０]の制御ビットＡ２、Ａ１、Ａ０が示される。右側の
欄にはシーケンシャル型オーダーリング及びインターリ
ーブ型オーダーリング用のビットの数字が示される。
のバーストオーダーリングを例示的に示す表である。左
側の欄にはバーストオーダーリング用の制御信号Ａ[２:
０]の制御ビットＡ２、Ａ１、Ａ０が示される。右側の
欄にはシーケンシャル型オーダーリング及びインターリ
ーブ型オーダーリング用のビットの数字が示される。
【００５０】本発明の好適な実施の形態において、オー
ダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレ
ス信号、シーケンシャル信号及びインターリーブ信号を
組み合わせることにより生成される。適切なオーダーリ
ング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を選択すること
により、データをオーダーリングするための全ての順列
が実現可能である。
ダーリング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はアドレ
ス信号、シーケンシャル信号及びインターリーブ信号を
組み合わせることにより生成される。適切なオーダーリ
ング信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を選択すること
により、データをオーダーリングするための全ての順列
が実現可能である。
【００５１】図１３は、本発明の好適な一実施形態に係
るメモリ装置に対する８ビットバーストインターリーブ
モード動作を示すタイミング図である。特に、図１３は
ダブルデータリード（Ｄｏｕｂｌｅ Ｄａｔａ Ｒｅａ
ｄ；ＤＤＲ）動作のうち８ビットプリフェッチの場合に
対するものであって、バーストオーダーリングアドレス
Ａ[２:０]は１０１であり、データオーダーリングはイ
ンターリーブ型である。
るメモリ装置に対する８ビットバーストインターリーブ
モード動作を示すタイミング図である。特に、図１３は
ダブルデータリード（Ｄｏｕｂｌｅ Ｄａｔａ Ｒｅａ
ｄ；ＤＤＲ）動作のうち８ビットプリフェッチの場合に
対するものであって、バーストオーダーリングアドレス
Ａ[２:０]は１０１であり、データオーダーリングはイ
ンターリーブ型である。
【００５２】図１４は、本発明の好適な一実施形態に係
るプリフェッチされたデータのオーダーリング方法を示
すフローチャート１４００である。フローチャート１４
００に示された方法は本発明の好適な実施の形態に係る
メモリ装置の一つに組み込んで使用することができ、任
意のオーダーリング方式が可能である。
るプリフェッチされたデータのオーダーリング方法を示
すフローチャート１４００である。フローチャート１４
００に示された方法は本発明の好適な実施の形態に係る
メモリ装置の一つに組み込んで使用することができ、任
意のオーダーリング方式が可能である。
【００５３】ステップ１４１０によれば、データビット
はメモリセルからローカルセンスアンプにプリフェッチ
される。
はメモリセルからローカルセンスアンプにプリフェッチ
される。
【００５４】次のステップ１４２０によれば、前記デー
タビットは前記ローカルセンスアンプからシリアライザ
で終端する各々のデータ経路に伝達される。
タビットは前記ローカルセンスアンプからシリアライザ
で終端する各々のデータ経路に伝達される。
【００５５】次のステップ１４２５によれば、第１オー
ダーリング信号が受信され、前記第１オーダーリング信
号の状態によりデータ経路を変更するかどうかがを判定
する。このような処理はデータ交換とも呼ばれる。
ダーリング信号が受信され、前記第１オーダーリング信
号の状態によりデータ経路を変更するかどうかがを判定
する。このような処理はデータ交換とも呼ばれる。
【００５６】前記第１オーダーリング信号によりデータ
経路が変更されなければ（ステップ１４２５でＮＯ）、
ステップ１４４５の処理に進む。
経路が変更されなければ（ステップ１４２５でＮＯ）、
ステップ１４４５の処理に進む。
【００５７】前記第１オーダーリング信号によりデータ
経路が変更されれば（ステップ１４２５でＹＥＳ）、次
のステップ１４３０により、第１データビットはデータ
経路のうち第１データ経路からデータ経路のうち第２デ
ータ経路に伝達される。これに伴って、選択的に、第２
データビットが第２データ経路から第１データ経路に伝
達される。その後、次のステップ１４４０によれば、第
１データビットは第２データ経路のステージにより処理
される。
経路が変更されれば（ステップ１４２５でＹＥＳ）、次
のステップ１４３０により、第１データビットはデータ
経路のうち第１データ経路からデータ経路のうち第２デ
ータ経路に伝達される。これに伴って、選択的に、第２
データビットが第２データ経路から第１データ経路に伝
達される。その後、次のステップ１４４０によれば、第
１データビットは第２データ経路のステージにより処理
される。
【００５８】第２データビットは第１データ経路のステ
ージにより同時に処理されるのが望ましい。その後、ス
テップ１４４５の処理に進む。
ージにより同時に処理されるのが望ましい。その後、ス
テップ１４４５の処理に進む。
【００５９】次のステップ１４４５によれば、第２オー
ダーリング信号が受信され、前記第２オーダーリング信
号の状態によりデータ経路を変更するかどうかを判定す
る。
ダーリング信号が受信され、前記第２オーダーリング信
号の状態によりデータ経路を変更するかどうかを判定す
る。
【００６０】前記第２オーダーリング信号によりデータ
経路が変更されなければ（ステップ１４４５でＮＯ）、
実行はステップ１４６５に進む。
経路が変更されなければ（ステップ１４４５でＮＯ）、
実行はステップ１４６５に進む。
【００６１】前記第２オーダーリング信号によりデータ
経路が変更されれば（ステップ１４４５でＹＥＳ）、次
のステップ１４５０により、前記第１データビットは前
記第２データ経路から前記データ経路のうち第３データ
経路に伝達される。これに伴って、選択的に、第３デー
タビットが第３データ経路から第２データ経路に伝達さ
れる。次のステップ１４６０によれば、第１データビッ
トは第３データ経路のステージにより処理される。第３
データビットは第２データ経路のステージにより同時に
処理されるのが望ましい。その後、ステップ１４６５の
処理に進む。
経路が変更されれば（ステップ１４４５でＹＥＳ）、次
のステップ１４５０により、前記第１データビットは前
記第２データ経路から前記データ経路のうち第３データ
経路に伝達される。これに伴って、選択的に、第３デー
タビットが第３データ経路から第２データ経路に伝達さ
れる。次のステップ１４６０によれば、第１データビッ
トは第３データ経路のステージにより処理される。第３
データビットは第２データ経路のステージにより同時に
処理されるのが望ましい。その後、ステップ１４６５の
処理に進む。
【００６２】次のステップ１４６５によれば、第３オー
ダーリング信号が受信され、前記第３オーダーリング信
号の状態により、データ経路を変更するかどうかを判定
する。
ダーリング信号が受信され、前記第３オーダーリング信
号の状態により、データ経路を変更するかどうかを判定
する。
【００６３】前記第３オーダーリング信号によりデータ
経路が変更されなければ（ステップ１４６５でＮＯ）、
ステップ１４９０の処理に進む。
経路が変更されなければ（ステップ１４６５でＮＯ）、
ステップ１４９０の処理に進む。
【００６４】前記第３オーダーリング信号によりデータ
経路が変更されれば（ステップ１４６５でＹＥＳ）、次
のステップ１４７０により、第１データビットは前記第
３データ経路からデータ経路のうち第４データ経路に伝
達される。これに伴って、選択的に、第４データビット
は第４データ経路から第３データ経路に伝達される。次
のステップ１４８０によれば、前記第１データビットは
第４データ経路のステージにより処理される。前記第４
データビットは前記第３データ経路のステージにより同
時に動作されるのが望ましい。その後、次のステップ１
４９０の処理に進む。
経路が変更されれば（ステップ１４６５でＹＥＳ）、次
のステップ１４７０により、第１データビットは前記第
３データ経路からデータ経路のうち第４データ経路に伝
達される。これに伴って、選択的に、第４データビット
は第４データ経路から第３データ経路に伝達される。次
のステップ１４８０によれば、前記第１データビットは
第４データ経路のステージにより処理される。前記第４
データビットは前記第３データ経路のステージにより同
時に動作されるのが望ましい。その後、次のステップ１
４９０の処理に進む。
【００６５】次のステップ１４９０によれば、前記処理
されたデータビットはシリアライザで受信される。前記
データビットは前記シリアライザでシリアル（直列）化
されて出力できる。
されたデータビットはシリアライザで受信される。前記
データビットは前記シリアライザでシリアル（直列）化
されて出力できる。
【００６６】当業者は本発明の説明の観点から本発明を
実施できる。本発明に記載の説明は全体として取り扱わ
れる。
実施できる。本発明に記載の説明は全体として取り扱わ
れる。
【００６７】本発明の理解を深めるために多数の説明を
行った。他の場合において、公知の特徴は本発明を不必
要に曖昧にしないために詳細には説明されていない。
行った。他の場合において、公知の特徴は本発明を不必
要に曖昧にしないために詳細には説明されていない。
【００６８】本発明は、その好適な実施の形態を通して
開示されたが、ここで開示され、かつ説明された実施の
形態によって本発明が限定解釈されるべきではない。本
発明の技術的思想を逸脱しない限りにおいて、様々な変
形や修正が可能であるということは、当業者には明確に
認識されよう。また、本発明は、本明細書に開示した各
種の構成要素、特徴、機能、及び／または性質の全てま
たは一部の組み合わせを含みうる。
開示されたが、ここで開示され、かつ説明された実施の
形態によって本発明が限定解釈されるべきではない。本
発明の技術的思想を逸脱しない限りにおいて、様々な変
形や修正が可能であるということは、当業者には明確に
認識されよう。また、本発明は、本明細書に開示した各
種の構成要素、特徴、機能、及び／または性質の全てま
たは一部の組み合わせを含みうる。
【００６９】
【発明の効果】本発明の好適な実施の形態に係るメモリ
装置はデータのオーダーリングをデータ経路の内部で分
散処理することにより、データレートを制限しない。ま
た、用いられるチップ面積を基本的に小さく保つことが
できる。
装置はデータのオーダーリングをデータ経路の内部で分
散処理することにより、データレートを制限しない。ま
た、用いられるチップ面積を基本的に小さく保つことが
できる。
【図１】従来のメモリ装置の特徴的な構成要素の一例を
示す図である。
示す図である。
【図２】図１のメモリ装置のデータシーケンシングブロ
ックの一部を示す図である。
ックの一部を示す図である。
【図３】図１のメモリ装置のグロ−バル入力／出力ライ
ンに沿って構成される従来のプリフェッチされたデータ
経路を示すブロック図である。
ンに沿って構成される従来のプリフェッチされたデータ
経路を示すブロック図である。
【図４】図３のマルチ-ステージにおいてプリフェッチ
されるデータ経路の一つを示すブロック図である。
されるデータ経路の一つを示すブロック図である。
【図５】図４のデータ経路に含まれる第１ゲートを示す
回路図である。
回路図である。
【図６】本発明の好適な実施の形態に係るメモリ装置を
示す図である。
示す図である。
【図７】本発明の第２の好適な実施の形態に係るメモリ
装置を示す図である。
装置を示す図である。
【図８】本発明の第３の好適な実施の形態に係るメモリ
装置を示す図である。
装置を示す図である。
【図９】クロスオーバー連結を示すブロック図である。
【図１０】本発明の一実施形態に係る図９のクロスオー
バー連結の構成を示す回路図である。
バー連結の構成を示す回路図である。
【図１１】本発明の他の実施形態に係る図９のクロスオ
ーバー連結の構成を示す回路図である。
ーバー連結の構成を示す回路図である。
【図１２】８ビットオーダーリングのためのバーストオ
ーダーリングを例示的に示す表である。
ーダーリングを例示的に示す表である。
【図１３】本発明の好適な一実施形態に係るメモリ装置
に対する８ビットバーストインターリーブモード動作を
示すタイミング図である。
に対する８ビットバーストインターリーブモード動作を
示すタイミング図である。
【図１４】本発明の好適な一実施形態に係るプリフェッ
チされたデータのオーダーリング方法を示すフローチャ
ートである。
チされたデータのオーダーリング方法を示すフローチャ
ートである。
Claims (26)
- 【請求項１】 データを格納するためのメモリセルアレ
イと、 前記メモリセルアレイからプリフェッチされたデータビ
ットを受信するための複数のローカルセンスアンプと、 シリアライザと、 前記シリアライザの前に複数のステージを各々有し、前
記受信されたデータビットを前記複数のローカルセンス
アンプの各々から前記シリアライザにガイドするための
複数のデータ経路とを備え、 前記複数のステージのうち所定のステージはそれと同一
のデータ経路の次のステージに連結された継続経路及び
それと異なるデータ経路の次のステージに連結された伝
達経路を備えることを特徴とするメモリ装置。 - 【請求項２】前記継続経路及び前記伝達経路のいずれか
一つに沿って受信されたデータビットを選択信号に応答
してガイドするためのガイド手段をさらに備えることを
特徴とする請求項１に記載のメモリ装置。 - 【請求項３】 前記ガイド手段は、２：１マルチプレク
サを備えることを特徴とする請求項２に記載のメモリ装
置。 - 【請求項４】 データを格納するためのメモリセルアレ
イと、 前記メモリセルアレイからプリフェッチされたデータビ
ットを受信する複数のローカルセンスアンプと、 シリアライザと、 複数のステージを各々有し、前記複数のローカルセンス
アンプのうちいずれか一つから、プリフェッチされたデ
ータビットを受信し、前記プリフェッチされたデータビ
ットを前記シリアライザに出力する複数のデータ経路
と、 前記ローカルセンスアンプと前記シリアライザとの間に
ある複数のクロスオーバー連結とを備え、 前記複数のデータ経路のうち第１データ経路の第１ステ
ージと前記複数のデータ経路のうち第２データ経路の第
２ステージとの間にある第１クロスオーバー連結は、第
１オーダーリング信号に応答して、第１データビットを
前記第１データ経路の第１ステージから、前記第１デー
タ経路の第２ステージ及び前記第２データ経路の第２ス
テージのうちのいずれか一つに伝達し、第２データビッ
トを前記第２データ経路の第１ステージから、前記第２
データ経路の第２ステージ及び前記第１データ経路の第
２ステージのうちのいずれか一つに伝達するように調節
され、 前記複数のデータ経路のうち第１データ経路の第２ステ
ージと前記複数のデータ経路のうち第３データ経路の第
３ステージとの間にある第２クロスオーバー連結は、第
２オーダーリング信号に応答して、データビットを前記
第１データ経路の第２ステージから、前記第１データ経
路の第３ステージ及び前記第３データ経路の第３ステー
ジのうちのいずれか一つに伝達するように調節されるこ
とを特徴とするメモリ装置。 - 【請求項５】 前記複数のステージのうち少なくとも一
つのステージは入力／出力センスアンプを含むことを特
徴とする請求項４に記載のメモリ装置。 - 【請求項６】 前記第１データ経路の第３ステージと前
記複数のデータ経路のうち第４データ経路の第４ステー
ジとの間にある第３クロスオーバー連結は、第３オーダ
ーリング信号に応答して、データビットを前記第１デー
タ経路の第３ステージから、前記第１データ経路の第４
ステージ及び前記第４データ経路の第４ステージのうち
のいずれか一つに伝達するように調節されることを特徴
とする請求項４に記載のメモリ装置。 - 【請求項７】 前記第２データ経路の第２ステージと前
記複数のデータ経路のうち第４データ経路の第３ステー
ジとの間にある前記第２クロスオーバー連結は、前記第
２オーダーリング信号に応答して、データビットを前記
第２データ経路の第２ステージから、前記第２データ経
路の第３ステージ及び前記第４データ経路の第３ステー
ジのうちのいずれか一つに伝達するように調節されるこ
とを特徴とする請求項４に記載のメモリ装置。 - 【請求項８】 前記第２データ経路の第３ステージと前
記複数のデータ経路のうち第６データ経路の第４ステー
ジとの間にある前記第３クロスオーバー連結は、前記第
３オーダーリング信号に応答して、前記データビットを
前記第２データ経路の第３ステージから、前記第２デー
タ経路の第４ステージ及び前記第６データ経路の第４ス
テージのうちのいずれか一つに伝達するように調節され
ることを特徴とする請求項６に記載のメモリ装置。 - 【請求項９】 前記第１クロスオーバー連結は、 前記第１データ経路の第１ステージ及び前記第１データ
経路の第２ステージに連結された第１メインスイッチ
と、 前記第１データ経路の第１ステージ及び前記第２データ
経路の第２ステージに連結された第１クロスオーバース
イッチと、 前記第２データ経路の第１ステージ及び前記第２データ
経路の第２ステージに連結された第２メインスイッチ
と、 前記第２データ経路の第１ステージ及び前記第１データ
経路の第２ステージに連結された第２クロスオーバース
イッチとを備えることを特徴とする請求項３に記載のメ
モリ装置。 - 【請求項１０】 前記第１メインスイッチ及び前記第２
メインスイッチは前記第１オーダーリング信号により制
御され、 前記第１クロスオーバースイッチ及び前記第２クロスオ
ーバースイッチは前記第１オーダーリング信号の相補信
号により制御されることを特徴とする請求項９に記載の
メモリ装置。 - 【請求項１１】 前記第２クロスオーバー連結は、 前記第１データ経路の第２ステージ及び前記第１データ
経路の第３ステージに連結された第１メインスイッチ
と、 前記第１データ経路の第２ステージ及び前記第３データ
経路の第３ステージに連結された第１クロスオーバース
イッチと、 前記第２データ経路の第２ステージ及び前記第２データ
経路の第３ステージに連結された第２メインスイッチ
と、 前記第２データ経路の第２ステージ及び前記第４データ
経路の第３ステージに連結された第２クロスオーバース
イッチとを備えることを特徴とする請求項４に記載のメ
モリ装置。 - 【請求項１２】 前記第１メインスイッチ及び前記第２
メインスイッチは前記第２オーダーリング信号により制
御され、 前記第１クロスオーバースイッチ及び前記第２クロスオ
ーバースイッチは前記第２オーダーリング信号の相補信
号により制御されることを特徴とする請求項１１に記載
のメモリ装置。 - 【請求項１３】 前記第３クロスオーバー連結は、 前記第１データ経路の第３ステージ及び前記第１データ
経路の第４ステージに連結された第１メインスイッチ
と、 前記第１データ経路の第３ステージ及び第４データ経路
の第４ステージに連結された第１クロスオーバースイッ
チと、 前記第２データ経路の第３ステージ及び前記第２データ
経路の第４ステージに連結された第２メインスイッチ
と、 前記第２データ経路の第３ステージ及び前記第６データ
経路の第４ステージに連結された第２クロスオーバース
イッチとを含むことを特徴とする請求項６に記載のメモ
リ装置。 - 【請求項１４】 前記第１メインスイッチ及び前記第２
メインスイッチは前記第３オーダーリング信号により制
御され、 前記第１クロスオーバースイッチ及び前記第２クロスオ
ーバースイッチは前記第３オーダーリング信号の相補信
号により制御されることを特徴とする請求項１３に記載
のメモリ装置。 - 【請求項１５】 前記第１オーダーリング信号は、第１
アドレス信号、インターリーブ信号及びシーケンシャル
信号の組み合わせにより生成されることを特徴とする請
求項４に記載のメモリ装置。 - 【請求項１６】 前記第２オーダーリング信号は、第２
アドレス信号、インターリーブ信号及びシーケンシャル
信号の組み合わせにより生成されることを特徴とする請
求項４に記載のメモリ装置。 - 【請求項１７】 前記第３オーダーリング信号は、第３
アドレス信号、インターリーブ信号及びシーケンシャル
信号の組み合わせにより生成されることを特徴とする請
求項６に記載のメモリ装置。 - 【請求項１８】 前記ステージはクロック信号を受信す
ることを特徴とする請求項４に記載のメモリ装置。 - 【請求項１９】 前記第１クロスオーバー連結は前記メ
モリセルの内部に位置することを特徴とする請求項４に
記載のメモリ装置。 - 【請求項２０】 前記クロスオーバー連結は２：１マル
チプレクサを備えることを特徴とする請求項４に記載の
メモリ装置。 - 【請求項２１】 複数のデータビットをメモリセルアレ
イから複数のローカルセンスアンプにプリフェッチする
段階と、 前記プリフェッチされた前記データビットを複数のデー
タ経路で受信する段階と、 第１クロスオーバー連結で第１オーダーリング信号を受
信する段階と、前記第１オーダーリング信号に応答し
て、第１ステージにより第１データビットを前記複数の
データ経路のうち第１データ経路から前記複数のデータ
経路のうち第２データ経路の第２ステージまたは前記第
１データ経路の第２ステージに伝達し、第２データビッ
トを前記第２データ経路の第１ステージから前記第１デ
ータ経路の第２ステージまたは前記第２データ経路の前
記第２ステージに伝達する段階と、 第２クロスオーバー連結で第２オーダーリング信号を受
信する段階と、 前記第２オーダーリング信号に応答して、前記第２ステ
ージにより前記第１データ経路の第２ステージに伝達さ
れた前記データビットを前記第１データ経路の第３ステ
ージまたは前記複数のデータ経路のうち第３データ経路
の第３ステージに伝達し、前記第２データ経路の第２ス
テージに伝達された前記データビットを前記第２データ
経路の第３ステージまたは前記複数のデータ経路のうち
第４データ経路の第３ステージに伝達する段階と、 前記データビットをシリアライザで受信する段階とを備
えることを特徴とするデータオーダーリング方法。 - 【請求項２２】 第３クロスオーバー連結で第３オーダ
ーリング信号を受信する段階と、 前記第３オーダーリング信号に応答して、前記第３ステ
ージにより、前記シリアライザで前記データビットを受
信する前に前記第１データ経路の第３ステージに伝送さ
れたデータビットを前記第１データ経路の第４ステージ
または前記データ経路のうち第５データ経路の第４ステ
ージに伝達し、前記第２データ経路の第３ステージに伝
達されたデータビットを前記第２データ経路の第４ステ
ージまたは第６データ経路の第４ステージに伝達する段
階とをさらに備えることを特徴とする請求項２１に記載
のデータオーダーリング方法。 - 【請求項２３】 前記第２データ経路は前記第１データ
経路に隣接することを特徴とする請求項２１に記載のデ
ータオーダーリング方法。 - 【請求項２４】 前記第２データ経路と前記第１データ
経路との間に３本のデータ経路があることを特徴とする
請求項２１に記載のデータオーダーリング方法。 - 【請求項２５】 前記第１ステージの動作は入力／出力
センスアンプで行われることを特徴とする請求項２１乃
至請求項２４のいずれか１項に記載のデータオーダーリ
ング方法。 - 【請求項２６】 前記第１、第２、及び第３オーダーリ
ング信号はアドレス信号、シーケンシャル信号及びイン
ターリーブ信号を組み合わせて生成されることを特徴と
する請求項２１乃至請求項２４のいずれか１項に記載の
データオーダーリング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/834,493 US6549444B2 (en) | 2001-04-12 | 2001-04-12 | Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data |
| US09/834493 | 2001-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334582A true JP2002334582A (ja) | 2002-11-22 |
| JP4016378B2 JP4016378B2 (ja) | 2007-12-05 |
Family
ID=25267063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002074338A Expired - Lifetime JP4016378B2 (ja) | 2001-04-12 | 2002-03-18 | メモリ装置及びオーダーリング方法 |
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| JP (1) | JP4016378B2 (ja) |
| KR (1) | KR100438774B1 (ja) |
| CN (1) | CN1296828C (ja) |
| DE (1) | DE10201865B4 (ja) |
| GB (1) | GB2377530B (ja) |
| TW (1) | TW541545B (ja) |
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-
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- 2002-01-18 DE DE10201865.0A patent/DE10201865B4/de not_active Expired - Lifetime
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- 2002-04-10 GB GB0208295A patent/GB2377530B/en not_active Expired - Lifetime
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