KR100532444B1

KR100532444B1 - Ｎ 비트 프리패치 구조로 2ｎ 비트 프리패치 스킴을구현하는 메모리 장치 및 이 메모리 장치의 2ｎ 비트프리패치 방법 및 자동 프리차아지 방법

Info

Publication number: KR100532444B1
Application number: KR10-2003-0042840A
Authority: KR
Inventors: 이윤상; 이정배; 나원균; 김성율
Original assignee: 삼성전자주식회사
Priority date: 2003-06-03
Filing date: 2003-06-27
Publication date: 2005-11-30
Also published as: KR20040104286A

Abstract

N 비트 프리패치 구조로 2N 비트 프리패치 스킴을 실현하는 네트워크 디램 및 2N 비트 프리패치 방법이 개시된다. 본 발명은 설정된 버스트 길이 N에 따라 N 비트 프리패치 구조의 아키텍쳐를 갖는 네트워크 DRAM에서 버스트 길이 2N에 해당하는 입력 데이터를 수신하여 2N 비트 프리패치 동작을 수행한다. 본 발명의 네트워크 DRAM은 첫번째 버스트 길이 N에 해당하는 입력 데이터들을 수신하여 제1 병렬 데이터로 출력하는 제1단 병렬 스테이지와, 연이은 두번째 버스트 길이 N에 해당하는 입력 데이터들을 수신하여 제2 병렬 데이터로 출력하는 제2단 병렬 스테이지과, 그리고 스위칭 신호에 응답하여 제1 병렬 데이터 및 제2 병렬 데이터를 순차적으로 출력하여 2N 비트 데이터들을 메모리 코어 블락으로 전달하는 스위치들을 포함한다. 이에 따라 본 발명의 네트워크 DRAM은 로컬 데이터 라인들의 수를 증가시키지 않고 N 비트 프리패치 구조로 2N 비트 프리패치 스킴을 구현함으로써, 칩 사이즈를 증가시키지 않으면서 초고속 동작이 가능하다.

Description

Ｎ 비트 프리패치 구조로 2Ｎ 비트 프리패치 스킴을 구현하는 메모리 장치 및 이 메모리 장치의 2Ｎ 비트 프리패치 방법 및 자동 프리차아지 방법{Memory device implementing 2N bit prefetch scheme using N bit prefetch structure and 2N bit prefetching method and auto-precharge method}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 N 비트 프리패치 구조로 2N 비트 프리패치 스킴을 구현하는 메모리 장치 및 이 메모리 장치의 2N 비트 프리패치 방법과 버스트 길이에 따른 자동 프리차아지 제어 방법에 관한 것이다.

DRAM의 데이터 억세스 속도와 데이터 밴드위스를 향상시키기 위하여, 높은 주파수의 클럭 신호에 동기되어 동작되는 SDRAM이 개발되었다. SDRAM의 동작 속도를 더욱 향상시키기 위하여, 더블 데이터 레이트 SDRAM(DDR SDRAM)이 제안되어 실용화되고 있다. DDR SDRAM은 클럭 신호의 상승 에지와 하강 에지 모두에 동기되어 동작하기 때문에 일반적인 SDRAM에 비하여 2배의 데이터 전송율로 동작한다.

데이터 전송율 향상에 따라 실제적으로는 밴드위스가 증가된다. 그러나, 메모리 코어 내 셀 데이터 억세스 속도 즉, 로우 어드레스의 변화에 대하여 다른 로우(row)를 지시하는 데 일정한 시간이 소요되기 때문에, 데이터 억세스 속도를 향상시키기가 어렵다. 왜냐하면, DRAM 고유의 독출(readout) 및 증폭(amplifying) 동작과 메모리 코어의 다른 억세스 전의 프리차아지 동작을 위하여 일정 기간의 시간이 필요하므로, 메모리 코어의 사이클 시간(tRC)이 크게 줄어들지 않기 때문이다.

이러한 문제를 해결하기 위하여, 파이프라인 방식을 채용하여 종래 DRAM의 사이클 시간 대비 반 또는 그 이하의 사이클 시간으로 줄인 일명 패스트 사이클 RAM(fast cycle RAM: 이하 "FCRAM"이라고 칭한다)이 제안된다. FCRAM은 라우터(router)나 LAN 스위치 등의 네트워크 영역, 슈퍼 컴퓨터의 주기억 장치 또는 3차원 그래픽스 응용에 주로 상용화된다.

도 1은 전형적인 FCRAM을 설명하는 도면이다. 이를 참조하면, FCRAM(100)은 클럭 버퍼(102), 커맨드 디코더(104), 어드레스 버퍼(106), 리프레쉬 카운터(108), 제어 신호 발생부(110), 모드 레지스터(112), 상위 어드레스 래치부(114), 하위 어드레스 래치부(116), 버스트 카운터(118), 기입 어드레스 래치/비교부(120), 다수개의 뱅크들(122, 124, 126, 128), 데이터 제어 및 래치 회로(130), 독출 데이터 버퍼(132), 기입 데이터 버퍼(134), 그리고 DQ 버퍼(136)를 포함한다.

클럭 버퍼(102)는 FCRAM(100) 외부로부터 클럭 신호(CLK)를 받아서 동기된 클럭 신호(CLK)를 FCRAM (100) 내부 블락들로 제공한다. 커맨드 디코더(104)는 외부에서 입력되는 커맨드 신호들(FN, /CS)을 디코딩하여 제어 신호 발생부(110)로 전달한다. 제어 신호 발생부(110)는 디코딩된 커맨드 신호들을 수신하여 액티브 동작, 프리차아지 동작, 독출 동작, 기입 동작, 리프레쉬 동작 등과 관련된 제어 신호들을 발생한다. 어드레스 버퍼(106)는 어드레스 신호들(A0-A14, BA0-BA1)을 수신하여, 모드 레지스터(112)와 상위 및 하위 어드레스 래치부들(114, 116)로 전달한다.

모드 레지스터(112)는 미리 약속된 어드레스 조합을 바탕으로 버스트 길이(BL), 카스 레이턴시(CL), 어드레스 증감 방식 등 FCRAM(100)의 동작 모드를 설정한다. 상위 및 하위 어드레스 래치부(114, 116)는 어드레스 버퍼(106)로 수신된 어드레스를 임시 저장하는 것으로 안정된 동작이 보장되는 시간 동안 어드레스를 저장한다. 버스트 카운터(118)는 설정된 버스트 길이를 바탕으로 연속되는 데이터를 독출/기입하기 위한 어드레스를 발생한다.

기입 어드레스 래치 및 비교부(120)는 기입 명령이 수신될 때 어드레스 버퍼(106)로 제공된 기입 어드레스를 래치하여 저장한다. 이 후, 독출 명령이 수신되면 기입 어드레스 래치(120)에 저장된 기입 어드레스와 독출 명령과 함께 수신되는 독출 어드레스를 비교하여, 기입 어드레스와 독출 어드레스가 일치하면 기입 데이터 버퍼(134)에 저장된 데이터를 독출하고, 일치하지 않으면 뱅크들(122, 124, 126, 128) 내 독출 어드레스에 해당하는 메모리 셀들로부터 데이터를 독출한다.

다수개의 뱅크들(122, 124, 126, 128) 각각은 행들 및 열들로 복수개의 메모리 셀들이 배열된 메모리 셀 어레이 블락들을 포함하고, 로우 디코더와 칼럼 디코더에 의해 메모리 셀들을 어드레싱한다. 뱅크들(122, 124, 126, 128)로/로부터 데이터 기입 또는 독출에 관련되는 데이터 제어 및 래치 회로(130), 독출 데이터 버퍼(132), 기입 데이터 버퍼(134), 그리고 DQ 버퍼(136)를 포함하는 경로가 구체적으로 도 2에 도시되어 있다.

도 2를 참조하면. 데이터 입출력 패드(DQ0-DQ15)로 순차적으로 입력되는 데이터는 데이터 입력 버퍼(38)와 직렬-병렬 컨버터(30)를 통해 병렬 처리되어 각 뱅크들(122, 124, 126, 128)로의 기입 데이터 경로들(31, 32, 33, 34)로 제공된다. 그리고, 뱅크들(122, 124, 126, 128)의 메모리 셀들에 저장된 데이터들은 각 뱅크들(122, 124, 126, 128)의 독출 경로들(41, 42, 43, 44)로부터 출력되어 병렬-직렬 컨버터(40)와 데이터 출력 버퍼(48)를 통해 직렬 처리되어 데이터 입출력 패드(DQ0-DQ15)로 출력된다.

이러한 FCRAM(100)이 4 비트 데이터 프리패치 구조로 데이터 밴드위스 ×16으로 동작한다고 가정하고 뱅크_0(122)를 살펴보면, 뱅크_0(122)의 메모리 셀 블락들에서 선택된 메모리 셀 데이터들이 4×16=64개의 기입 데이터 버스 라인(DB_W)를 통하여 데이터 입출력 패드(DQ0-DQ15)로 전달된다. 각 뱅크들(122, 124, 126, 128)은 독립적으로 동작하므로, 뱅크_1(124), 뱅크_2(126) 및 뱅크_3(128) 각각에 대하여도 64개의 기입 데이터 버스(DB_W)가 필요하다.

도 3는 하나의 DQ 패드로부터 기입 버퍼(134, 도 1)를 통하여 메모리 셀로의 4 비트 프리패치 데이터 경로를 설명하는 도면이다. 이를 참조하면, 직렬-병렬-컨버터(30)의 내부 회로 구성과 칼럼 선택 회로(350)와 메모리 셀 블락(360)이 도시되어 있다.

직렬-병렬 컨버터(30)는 입력 데이터 래치 회로(301), 병렬 컨버터부(302), 그리고 병렬 데이터 출력부(303)를 포함한다. 직렬-병렬 컨버터(30)는 모드 레지스터(18, 도 1)에 설정된 버스트 길이(BL), 예컨대, BL=4에 근거하여 입력되는 직렬 입력 데이터를 소정의 클럭 신호들에 응답하여 병렬 데이터로 변환시킨다.

입력 데이터 래치 회로(301)는 설정된 버스트 길이에 따라 순차적으로 입력되는 데이터를 제1 스트로브 신호(PDS)의 상승에지에 응답하는 제1 래치 회로(311)와 제1 스트로브 신호(PDS)의 하강에지에 응답하는 제2 래치 회로(312)를 통하여 교대로 래치한다. 이에 따라, 순차적으로 입력되는 직렬 데이터들은 2개의 직렬 데이터 스트림으로 나누어진다.

병렬 컨버터부(302)는 분리된 4개의 플립플롭들(F/F, 313, 314, 315, 316)에 2개의 직렬 데이터 스트림을 특정 시간 간격을 두고 래치하여, 4 비트 병렬 데이터를 발생시킨다. 병렬 데이터 출력부(303)는 발생된 병렬 데이터를 플립플롭들(317, 318, 319, 320)에 래치하여, 소정의 타이밍에서 이들을 동시에 출력시킨다.

직렬-병렬 컨버터(30)의 출력은 기입 데이터 버퍼들(330, 331, 332, 333)에 저장되었다가, 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3)을 통해 스위치들(340, 341, 342, 343)로 전달된다. 스위치들(340, 341, 342, 343)의 출력은 로컬 데이터 라인(LDL_0, LDL_1, LDL_2, LDL_3)을 통하여 칼럼 선택 회로(350)와 연결되고, 칼럼 선택 회로(350)는 비트라인들(BL_0, BL_1, …, Bl_512을 통해 메모리 셀들과 연결된다.

도 4는 도 3의 직렬-병렬 컨버터(30)의 동작 타이밍을 설명하는 도면이다. 이를 참조하면, 버스트 길이 4인 경우에 대하여, 기입 명령(WRITE)이 입력되고 데이터 입력 버퍼(38)의 노드 DIN으로 4 비트 포맷된 직렬 데이터(D0, D1, D2, D3)가 입력된다. 직렬-병렬 컨버터(30)는 이들 직렬 데이터들(D0, D1, D2, D3)을 수신한다.

제1 래치 회로(311)은 제1 스트로브 신호(PDS)의 연속적인 상승 에지들에 응답하여 데이터 D0, D2를 각각 래치한다. 이어서, 제2 래치 회로(312)는 제1 스트로브 신호(PDS)의 연속적인 하강 에지들에 응답하여 데이터 D1, D3을 각각 래치한다. 따라서, 직렬 데이터 D0, D1, D2, D3은 순차적으로 래치되며, 데이터 D0와 D2는 노드 DIN-O로 출력되고 데이터 D1과 D3은 노드 DIO-E로 출력된다.

노드 DIO-O의 데이터 D0와 노드 DIN-E의 데이터 D1은 제2 스트로브 신호(PDSP)의 상승 에지에 응답하여 플립플롭 313과 314에 래치된다. 연이어, 노드 DIO-O의 데이터 D2와 노드 DIN-E의 데이터 D3은 제1 스트로브 신호(PDS)의 상승 에지에 응답하여 플립플롭 315과 316에 래치된다. 그리하여 4 비트 병렬 데이터가 만들어져 노드들 DI_0, DI_1, DI_2, DI_3로 각각 출력된다. 노드들 DI_0, DI_1, DI_2, DI_3 상의 데이터 D0, D1, D2, D3를 수신하는 플립플롭들(317, 318, 319, 320)은 소정의 제어 신호(PDSEN)에 응답하여 이들 병렬 데이터를 기입 데이터 버스(DBW)로 출력한다.

따라서, 직렬-병렬 컨버터(30)는 버스트 길이 4에 해당하는 직렬 입력 데이터를 4 비트 병렬 데이터로 변환시킨다.

한편, FCRAM(100, 도 1)을 더욱 높은 클럭 주파수에서도 동작 가능하게 하기 위하여 프리패치 비트 수를 크게 할 수 있다. 만약 프리패치 비트 수를 도 5와 같이 8 비트로 설정하게 되면, FCRAM(100)의 동작 주파수는 2배로 높아진다. 이 때, FCRAM(100) 내 각 뱅크들의 기입 데이터 버스 라인(DB-W) 수는 16×8=128개가 된다. 이에 따라 FCRAM(100)의 글로벌 데이터 라인(GDL) 수도 128개로, 그리고 로컬 데이터 라인(LDL) 수도 128개로 늘어난다. 특히, 로컬 데이터 라인(LDL) 수의 증가는 메모리 셀 블락의 레이아웃 상 정교하게 밀집되어 있는 패턴 구조에서 로컬 데이터 라인(LDL)의 배치에 따른 레이아웃 면적을 크게 한다.

FCRAM(100)의 동작 속도를 향상시키는 점에서는 8 비트 프리패치 구조를 적용하는 것이 적당하지만, 로컬 데이터 라인(LDL) 수의 증가는 칩 사이즈를 크게 하는 문제점을 지닌다. 그러므로, 4 비트 프리패치 구조를 이용하면서 8 비트 프리패치 스킴을 수행할 수 있다면, 칩 사이즈를 크게 증가시키지 않으면서 초고속 동작이 가능한 FCRAM을 구현할 수 있을 것이다.

본 발명의 목적은 n 비트 프리패치 구조를 이용하여 2n 비트 프리패치 스킴을 구현하는 메모리 장치를 제공하는 데 있다.

본 발명의 다른 목적은 버스트 길이 변화에 따라 자동 프리차아지 시점을 조절하는 메모리 장치를 제공하는 데 있다.

본 발명의 또다른 목적은 n 비트 프리패치 구조의 메모리 장치를 이용하여 2n 비트 프리패치 스킴을 구현하는 방법을 제공하는 데 있다.

본 발명의 더욱더 다른 목적은 버스트 길이 변화에 따른 자동 프리차아지 제어 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 제1 기입 명령에 응답하여 버스트 길이 N에 해당하는 입력 데이터들을 수신하고 제1 병렬 데이터로 출력하는 제1단 병렬 스테이지; 제1 기입 명령에 응답하여 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하여 제2 병렬 데이터로 출력하는 제2단 병렬 스테이지; 데이터 스트로브 신호로부터 제공되는 제1 기입 제어 신호에 응답하여 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들; 데이터 스트로브 신호로부터 제공되는 제2 기입 제어 신호에 응답하여 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들; 제1 기입 명령 이후 인가되는 제2 기입 명령으로부터 제공되는 제1 스위칭 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 데이터들을 메모리 코어 블락으로 전달하는 제1 스위치들; 및 제2 기입 명령으로부터 제공되는 제2 스위칭 신호에 응답하여 제2 기입 데이터 버퍼들에 저장된 데이터들을 메모리 코어 블락으로 전달하는 제1 스위치들을 포함한다.

바람직하기로, 제1단 및 제2단 병렬 스테이지는 버스트 길이 N에 해당하는 입력 데이터들을 제1 또는 제2 병렬 데이터로 변환시키는 직렬-병렬 변환부를 포함하고, 직렬-병렬 변환부는 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로; 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및 병렬 데이터를 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예의 다른 면에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부; 클럭 신호와 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 제2 제어 신호 발생부; 데이터 스트로브 신호에 응답하여 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 제1 직렬 입력 데이터들을 제1 병렬 데이터로 변환하는 제1 직렬-병렬 변환부; 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 제2 직렬 입력 데이터를 제2 병렬 데이터로 변환하는 제2 직렬-병렬 변환부; 제1 기입 제어 신호에 응답하여 제1 직렬 변환부의 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들; 제2 기입 제어 신호에 응답하여 제2 직렬 변환부의 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들; 제1 스위칭 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 병렬 데이터를 메모리 코어 블락으로 전달하는 제1 스위치들; 및 제2 스위칭 신호에 응답하여 제2 기입 데이터 버퍼들에 저장된 제2 병렬 데이터를 메모리 코어 블락으로 전달하는 제2 스위치들을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예의 또다른 면에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 복수개의 메모리 셀들과 메모리 셀들의 N 비트라인들을 선택하는 칼럼 선택 회로를 갖는 메모리 코어 블락; 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부; 클럭 신호와 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 제2 제어 신호 발생부; 데이터 스트로브 신호에 응답하여 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 제1 직렬 입력 데이터들을 제1 병렬 데이터로 변환하는 제1 직렬-병렬 변환부; 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 제2 직렬 입력 데이터를 제2 병렬 데이터로 변환하는 제2 직렬-병렬 변환부; 제1 기입 제어 신호에 응답하여 제1 직렬 변환부의 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들; 제2 기입 제어 신호에 응답하여 제2 직렬 변환부의 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들; 제1 스위칭 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 병렬 데이터를 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 제1 스위치들; 및 제2 스위칭 신호에 응답하여 제2 기입 데이터 버퍼들에 저장된 제2 병렬 데이터를 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 제2 스위치들을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 제1 기입 명령에 의해 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고 N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부; 직렬-병렬 변환부에서 출력되는 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들; 제1 기입 데이터 버퍼들에 저장된 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및 제1 기입 명령 이후에 인가되는 제2 기입 명령에 의해 제공되는 스위칭 신호에 응답하여 제2 기입 데이터 버퍼에 저장된 N 비트의 제1 및 제2 병렬 데이터를 순차적으로 출력하여 메모리 코어 블락으로 전달하는 스위치들을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예의 다른 면에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부; 클럭 신호와 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 제2 제어 신호 발생부; 데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부; 제1 기입 제어 신호에 응답하여 직렬-병렬 변환부의 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들; 제2 기입 제어 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및 스위칭 신호에 응답하여 제2 기입 데이터 버퍼에 저장된 상기 제1 및 제2 병렬를 순차적으로 출력하여 메모리 코어 블락으로 전달하는 스위치들을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예의 또다른 면에 따라 클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서, 복수개의 메모리 셀들과 메모리 셀들의 N 비트라인들을 선택하는 칼럼 선택 회로를 갖는 메모리 코어 블락; 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부; 클럭 신호와 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 제2 제어 신호 발생부; 데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부; 제1 기입 제어 신호에 응답하여 직렬-병렬 변환부의 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들; 제2 기입 제어 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및 스위칭 신호에 응답하여 제2 기입 데이터 버퍼에 저장된 제1 및 제2 병렬 데이터를 순차적으로 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 스위치들을 포함한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 메모리 장치는 자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 포함하고, 자동 프리차아지 제어 회로는 자동 프리차아지 명령 및 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로; 자동 프리차아지 명령 및 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및 제1 지연 회로 출력 또는 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 포함하고, 제2 지연 시간이 제1 지연 시간보다 긴 것을 특징으로 한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 일예는 클럭 신호에 동기되어 동작되는 메모리 장치의 N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 방법에 있어서, 데이터 스트로브 신호에 응답하여 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 상기 제1 직렬 입력 데이터들을 N 비트의 제1 병렬 데이터로 변환하는 단계; 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 제2 직렬 입력 데이터를 N 비트의 제2 병렬 데이터로 변환하는 단계; 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 마다의 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 단계; 제1 기입 제어 신호에 응답하여 제1 직렬 변환부의 제1 병렬 데이터를 제1 기입 데이터 버퍼들에 저장하는 단계; 제2 기입 제어 신호에 응답하여 제2 직렬 변환부의 제2 병렬 데이터를 제2 기입 데이터 버퍼들에 저장하는 단계; 클럭 신호와 제1 기입 명령 이후에 인가되는 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 단계; 제1 스위칭 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 병렬 데이터를 출력하여 메모리 코어 블락으로 전달하는 단계; 및 제2 스위칭 신호에 응답하여 제2 기입 데이터 버퍼들에 저장된 제2 병렬 데이터를 제1 병렬 데이터에 연이어 출력하여 메모리 코어 블락으로 전달하는 단계를 포함한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 예는 클럭 신호에 동기되어 동작되는 메모리 장치의 N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 방법에 있어서, 데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 직렬 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 단계; 제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 마다의 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 단계; 제1 기입 제어 신호에 응답하여 제1 및 제2 병렬 데이터를 제1 기입 데이터 버퍼들에 순차적으로 저장하는 단계; 제2 기입 제어 신호에 응답하여 제1 기입 데이터 버퍼들에 저장된 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 제2 기입 데이터 버퍼들에 저장하는 단계; 클럭 신호와 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 단계; 및 스위칭 신호에 응답하여 제2단 기입 데이터 버퍼에 저장된 N 비트의 병렬 데이터를 순차적으로 메모리 코어 블락으로 전달하는 단계를 포함한다.

상기 더욱더 다른 목적을 달성하기 위하여, 본 발명은 N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 메모리 장치의 자동 프리차아지 제어 방법에 있어서, 클럭 신호와 함께 입력되는 제어 신호들에 응답하여 자동 프리차아지 명령을 발생하는 단계; 제1 기입 사이클 동안, 클럭 신호에 동기되어 입력되는 제1 어드레스에 해당하는 메모리 셀들로 기입할 N 비트 또는 2N 비트의 데이터들을 기입 데이터 버퍼에 저장하는 단계; 제1 기입 사이클에 연이은 제2 기입 사이클 동안, 제1 어드레스에 해당하는 메모리 셀들의 워드라인을 인에이블시키는 단계; 및 제2 기입 사이클 동안, 자동 프리차아지 명령과 버스트 길이 N의 제1 버스트 길이 신호에 응답하는 제1 지연 회로를 통하여 제1 지연 시간 후 출력을 발생하거나, 자동 프리차아지 명령과 버스트 길이 2N의 제2 버스트 길이 신호에 응답하는 제2 지연 회로를 통하여 제2 지연 시간 후 출력을 발생하는 단계; 및 제1 또는 제2 지연 회로 출력들에 응답하여 인에이블된 워드라인을 디세이블시키는 단계를 포함하고, 제2 지연 시간이 제1 지연 시간보다 긴 것을 특징으로 한다.

따라서, 본 발명의 네트워크 DRAM에 의하면, 글로벌 데이터 라인들과 로컬 데이터 라인들의 수를 증가시키지 않고 4 비트 프리패치 구조로 8 비트 프리패치 스킴을 구현함으로써, 칩 사이즈를 증가시키지 않으면서 초고속 동작이 가능하다.

그리고, 4 비트 프리패치 구조를 갖는 네트워크 DRAM에서 버스트 길이에 따라 비트라인의 자동 프리차아지 시점을 조절하여, 버스트 길이(BL) 8에 해당하는 데이터들을 안정적으로 메모리 셀들에 기입할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 본 발명의 실시예들은 설명의 편의를 위하여 4 비트 프리패치 구조를 갖는 FCRAM을 예로 들어 설명한다. 본 발명에서는 FCRAM을 네트워크 DRAM이라 칭하여 설명한다.

도 6은 본 발명의 일실시예에 따른 네트워크 DRAM을 설명하는 도면이다. 이를 참조하면, 네트워크 DRAM은 데이터 입력 신호(DIN)를 입력하는 버퍼(502), 버퍼(502) 출력과 병렬로 연결되는 2단의 스테이지들(500, 600), 스테이지들(500, 600)의 출력을 입력하는 칼럼 선택 회로(550) 및 메모리 셀 블락(560)을 포함한다. 본 실시예에서의 메모리 셀 블락(560)은 뱅크_0(122, 도 1)에 포함되는 예컨대, 4개의 메모리 셀 블락들 중의 하나를 의미한다. 본 실시예는 네트워크 DRAM으로 BL=4에 해당하는 데이터들이 연속으로 2번 입력되는 예에 대하여 기술되고 BL=8에 해당하는 데이터가 입력되는 것처럼 보여진다.

제1단 병렬 스테이지(500)는 직렬-병렬 변환부(510), 데이터 오더링 회로(520), 제1 스위치들(522, 524, 526, 528), 기입 데이터 버퍼들(532, 534, 536, 538) 그리고 제2 스위치들(542, 544, 546, 548)을 포함한다. 제1단 병렬 스테이지(500)는 첫번째 BL=4에 근거하여 입력되는 직렬 입력 데이터를 소정의 타이밍 신호들에 응답하여 병렬 데이터로 변환시킨다.

직렬-병렬 변환부(510)는 입력 데이터 래치 회로(512), 병렬 컨버터부(514), 그리고 병렬 데이터 출력부(516)를 포함한다. 입력 데이터 래치 회로(512)는 설정된 버스트 길이에 따라 순차적으로 입력되는 데이터를 제1 스트로브 신호(PDS)의 상승에지와 하강에지에 응답하여 교대로 래치한다. 이에 따라, 순차적으로 입력되는 직렬 데이터들은 2개의 직렬 데이터 스트림으로 나누어진다.

병렬 컨버터부(514)는 제2 스트로브 신호(PDSP)에 응답하여 입력 데이터 래치 회로(512)에 래치된 2개의 직렬 데이터 스트림을 래치하고, 연이은 제1 스트로브 신호(PDS)의 상승에지와 하강에지에 응답하여 전달되는 2개의 직렬 데이터 스트림을 래치하여, 4 비트 병렬 데이터를 발생시킨다. 병렬 데이터 출력부(516)는 발생된 병렬 데이터를 소정의 제어 신호(PDSEN)에 응답하여 동시에 출력시킨다. 제1단 병렬 스테이지(510)의 출력은 데이터 오더링 회로(520)를 통해 데이터 순서가 정해진 후 제1 스위치들(522, 524, 526, 528)로 전달된다.

제1 스위치들(522, 524, 526, 528)은 제1 기입 제어 신호(WDBICS)에 응답하여 제1단 병렬 스테이지(510)의 출력을 기입 데이터 버퍼들(532, 534, 536, 538)로 전달한다. 기입 데이터 버퍼들(532, 534, 536, 538)은 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3)을 통해 제2 스위치들(542, 544, 546, 548)과 연결된다. 제2 스위치들(542, 544, 546, 548)은 제1 스위칭 신호(CICS)에 응답하여 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3)을 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)과 연결시킨다. 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3) 상의 데이터들은 칼럼 선택 신호(CSL)에 응답하는 칼럼 선택 회로(550)에 의해 열리는 소정의 비트라인들(BL_0, BL_1,…, BL511)을 통해 메모리 셀 블락(560) 내 메모리 셀들로 기입된다.

제2단 병렬 스테이지(600)는 직렬-병렬 변환부(610), 데이터 오더링 회로(620), 제1 스위치들(622, 624, 626, 628), 기입 데이터 버퍼들(632, 634, 636, 638) 그리고 제2 스위치들(642, 644, 646, 648)을 포함한다. 제2단 병렬 스테이지(600)는 두번째 BL=4에 근거하여 입력되는 직렬 입력 데이터를 소정의 타이밍 신호들에 응답하여 병렬 데이터로 변환시킨다.

직렬-병렬 변환부(610)는 입력 데이터 래치 회로(612), 병렬 컨버터부(614), 그리고 병렬 데이터 출력부(616)를 포함한다. 입력 데이터 래치 회로(612)는 설정된 버스트 길이에 따라 순차적으로 입력되는 데이터를 제2 스트로브 신호(PDS')의 상승에지와 하강에지에 응답하여 교대로 래치한다. 이에 따라, 순차적으로 입력되는 직렬 데이터들은 2개의 직렬 데이터 스트림으로 나누어진다.

병렬 컨버터부(614)는 제2 스트로브 신호(PDSP')에 응답하여 입력 데이터 래치 회로(612)에 래치된 2개의 직렬 데이터 스트림을 래치하고, 연이은 제2 스트로브 신호(PDS')의 상승에지와 하강에지에 응답하여 전달되는 2개의 직렬 데이터 스트림을 래치하여, 4 비트 병렬 데이터를 발생시킨다. 병렬 데이터 출력부(616)는 발생된 병렬 데이터를 소정의 제어 신호(PDSEN')에 응답하여 동시에 출력시킨다. 제2단 병렬 스테이지(610)의 출력은 데이터 오더링 회로(620)를 통해 데이터 순서가 정해진 후 제1 스위치들(622, 624, 626, 628)로 전달된다.

제1 스위치들(622, 624, 626, 628)은 제2 기입 제어 신호(WDBICS')에 응답하여 제2단 병렬 스테이지(610)의 출력을 저장한다. 기입 데이터 버퍼들(632, 634, 636, 638)은 글로벌 데이터 라인들(GDL_4, GDL_5, GDL_6, GDL_7)을 통해 제2 스위치들(642, 644, 646, 648)과 연결된다. 제2 스위치들(642, 644, 646, 648)은 제2 스위칭 신호(CICS')에 응답하여 글로벌 데이터 라인들(GDL_4, GDL_5, GDL_6, GDL_7)을 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)과 연결시킨다.

본 실시예에 의하면, 첫번째 BL=4에 해당하는 데이터들(D0, D1, D2, D3)이 제1 스위칭 신호(CICS)에 응답하여 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)로 전달되고, 두번째 BL=4에 해당하는 데이터들(D4, D5, D6, D7)이 제2 스위칭 신호(CICS')에 응답하여 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)로 전달된다. 이에 따라, 2번의 BL=4에 해당하는 8 비트 데이터들(D0-D7)이 4개의 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)을 통해 8개의 메모리 셀들로 기입된다. 이는 4 비트 프리패치 구조의 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)의 수를 증가시키지 않으면서 8 비트 프리패치 스킴을 구현하여 네트워크 DRAM의 초고속 동작이 가능해짐을 의미한다.

도 7은 제1 및 제2 기입 제어 신호들(WDBICS, WDBICS')을 제공하는 회로 블락을 설명하는 도면이다. 제1 및 제2 기입 제어 신호들(WDBICS, WDBICS')은 데이터 스트로브 신호(DS)를 수신하는 버퍼(710)와 버퍼(710) 출력을 카운트하는 데이터 스트로브 카운터(720)에 의해 발생된다. 데이터 스트로브 카운터(720)는 버스트 길이(BL)에 해당하는 데이터 스트로브 신호(DS)의 에지를 카운트하여 소정의 펄스 폭을 갖는 제1 및 제2 기입 제어 신호들(WDBICS, WDBICS')을 발생한다. 버퍼(710)와 데이터 스트로브 카운터(720)는 도 1의 DQ 버퍼(136) 블락에 포함된다.

도 8은 제1 및 제2 스위칭 신호들(CICS, CICS')를 제공하는 회로 블락을 설명하는 도면이다. 제1 및 제2 스위칭 신호들(CICS, CICS')은 외부 명령어 신호들(/CS, FN)을 입력하는 커맨드 버퍼(104, 도 1)와 커맨드 버퍼(104, 도 1)의 기입 명령에 응답하는 제어 신호 발생부(110, 도 1)에 의해 소정의 펄스 폭으로 발생된다.

도 9 및 도 11은 도 6의 네트워크 DRAM의 버스트 길이에 따른 동작 타이밍을 설명하는 도면이다. 도 9는 카스 레이턴시(CL)가 3이고 버스트 길이(BL)가 4일 때의 동작 타이밍을, 그리고 도 11은 카스 레이턴시(CL)가 3이고 버스트 길이(BL)가 8일 때의 동작 타이밍을 나타낸다. 도 9 및 도 11의 동작 타이밍은 기본적으로 4 비트 프리패치 구조를 갖는 네트워크 DRAM에서 메모리 셀들로의 기입 동작을 설명한다.

도 9를 참조하면, 네트워크 DRAM의 동작을 동기적으로 제어하기 위한 클럭 신호(CLK)가 순차적으로 제공된다. 제1 사이클(CYC#1)의 C0 클럭에서, 첫번째 기입 명령(WR0)과 0000번지 어드레스가 입력된다. C0 클럭으로부터 3 클럭 사이클 후인 C3 클럭에서 DQ 패드를 통해 BL=4에 해당하는 기입 데이터들 D0-D3이 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다. C4 클럭에서, 버스트 길이 4번째에 해당하는 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생되고, 제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 기입 데이터들 D0-D3이 기입 데이터 버퍼들(532, 534, 536, 538)에 병렬로 기입된다.

제2 사이클(CYC#1)의 C5 클럭에서, 두번째 기입 명령(WR1)과 0001번지 어드레스가 입력된다. C6 클럭에서, 두번째 기입 명령(WR1)에 의해 제1 스위칭 신호(CICS)가 발생된다. C7 클럭에서, 첫번째 기입 명령(WR0)과 0000번지 어드레스에 의해 0000번지 워드라인(WL)이 인에이블되면, 제 스위칭 신호에 응답하여 기입 데이터 버퍼들(532, 534, 536, 538)에 저장된 기입 데이터들 D0-D3이 0000번지 메모리 셀들에 기입된다.

이 후, C5 클럭으로부터 3 클럭 사이클 후인 C8 클럭에서 DQ 패드를 통해 BL=4에 해당하는 기입 데이터들 D4-D7이 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다. C8 클럭에서, 버스트 길이 4번째에 해당하는 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생되고, 제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 기입 데이터들 D4-D7이 기입 데이터 버퍼들(532, 534, 536, 538)에 병렬로 기입된다.

제3 사이클(CYC#2)의 C10 클럭에서, 세번째 기입 명령(WR2)과 0002번지 어드레스가 입력된다. C11 클럭에서, 세번째 기입 명령(WR2)에 의해 제1 스위칭 신호(CICS)가 발생된다. C12 클럭에서, 두번째 기입 명령(WR1)과 0001번지 어드레스에 의해 0001번지 워드라인(WL)이 인에이블되면, 제 스위칭 신호에 응답하여 기입 데이터 버퍼들(532, 534, 536, 538)에 저장된 기입 데이터들 D4-D7이 0001번지 메모리 셀들에 기입된다.

이 후, C10 클럭으로부터 3 클럭 사이클 후인 C13 클럭에서 DQ 패드를 통해 BL=4에 해당하는 기입 데이터들 D8-D11이 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다. C14 클럭에서, 버스트 길이 4번째에 해당하는 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생되고, 제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 기입 데이터들 D8-D11이 기입 데이터 버퍼들(532, 534, 536, 538)에 병렬로 기입된다.

이러한 제1 내지 제3 사이클(CYC#0, CYC#1, CYC#2) 동작의 반복으로 네트워크 DRAM의 기입 동작이 이루어지는 데, 제1 사이클(CYC#0)의 0000번지로의 기입 명령에 대하여 실제 0000번지로의 기입 동작은 제2 사이클(CYC#1)에서 이루어지고, 제2 사이클(CYC#1)의 0001번지로의 기입 명령에 대하여 실제 0001번지로의 기입 동작은 제3 사이클(CYC#2)에서 이루어진다.

다시 말하여, 기입 명령에 대하여 해당 기입 동작은 1 사이클 뒤에서 수행된다. 이것은 기존의 DDR SDRAM의 동작과 비교하여 커다란 차이를 갖게 되는 데, 도 10의 DDR SDRAM의 동작과 비교하여 설명하고자 한다. 도 10의 동작 타이밍도는 도 9의 동작 타이밍과의 차이를 설명하기 위해 동일한 신호는 동일한 기능을 갖는다고 가정한다.

도 10을 참조하면, 제1 사이클(CYC#1)의 C0 클럭에서, 첫번째 기입 명령(WR0)과 0000번지 어드레스가 입력된다. C0 클럭으로부터 3 클럭 사이클 후인 C3 클럭에서 DQ 패드를 통해 BL=4에 해당하는 기입 데이터들 D0-D3이 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다. C4 클럭에서, 버스트 길이 4번째에 해당하는 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생된다. 제1 기입 제어 신호(WDBICS)로부터 소정 시간 지연되어 제1 스위칭 신호(CICS)가 발생된다.

제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 기입 데이터들 D0-D3이 병렬 처리된 후, 첫번째 기입 명령(WR0)과 0000번지 어드레스에 의해 0000번지 워드라인(WL)이 인에이블되면, 제 스위칭 신호(CICS)에 응답하여 병렬 처리된 기입 데이터들 D0-D3이 0000번지 메모리 셀들에 기입된다. 즉, 제1 사이클(CYC#0)동안 0000번지로의 기입 명령(WR0)에 대해 0000번지로의 기입 동작이 이루어진다.

제2 사이클(CYC#1)에서는 0001번지로의 기입 명령(WR1)에 대하여 0001번지로의 기입 동작이 이루어지고, 제3 사이클(CYC#2)에서는 0002번지로의 기입 명령(WR2)에 대하여 0002번지로의 기입 동작이 이루어진다. 이것은 도 10의 네트워크 DRAM에서 이전 사이클에서 소정의 기입 명령에 대해 해당 기입 동작이 다음 사이클에서 이루어지는 것과 큰 차이를 갖는다.

도 11는 도 6의 실시예에서 BL=8일 때의 동작 타이밍을 설명하는 도면이다. 이를 참조하면, 제1 사이클(CYC#1)의 C0 클럭에서, 첫번째 기입 명령(WR0)과 0000번지 어드레스가 입력된다. C0 클럭으로부터 CL=3에 해당하는 3 클럭 사이클 후인 C3 클럭에서 DQ 패드를 통해 BL=8에 해당하는 기입 데이터들 D0-D7이 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다.

C4 클럭에서, 첫번째 BL=4의 4번째 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생되고, 제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 첫번째 BL=4에 해당하는 기입 데이터들 D0-D3이 기입 데이터 버퍼들(532, 534, 536, 538)에 병렬로 기입된다.

C6 클럭에서, 두번째 BL=4의 4번째 데이터 스트로브 신호(DS)에 응답하여 제2 기입 제어 신호(WDBICS')가 발생되고, 제2 기입 제어 신호(WDBICS')에 응답하여 DQ 패드를 통해 순차적으로 입력된 두번째 BL=4에 해당하는 기입 데이터들 D4-D7이 기입 데이터 버퍼들(632, 634, 636, 638)에 병렬로 기입된다.

제2 사이클(CYC#1)의 C7 클럭에서, 두번째 기입 명령(WR1)과 0001번지 어드레스가 입력된다. C8 클럭에서, 두번째 기입 명령(WR1)에 의해 제1 스위칭 신호(CICS)가 발생된다. C9 클럭에서, 첫번째 기입 명령(WR0)과 0000번지 어드레스에 의해 0000번지 워드라인(WL)이 인에이블되면, 제1 스위칭 신호(CICS)에 응답하여 기입 데이터 버퍼들(532, 534, 536, 538)에 저장된 기입 데이터들 D0-D3이 0000번지 메모리 셀들에 기입된다.

그리고, C10 클럭에서, 두번째 기입 명령(WR1)에 의해 제2 스위칭 신호(CICS')가 발생된다. 0000번지 워드라인(WL)이 인에이블되어 있는 상태에서 제2 스위칭 신호(CICS')에 응답하여 기입 데이터 버퍼들(632, 634, 636, 638)에 저장된 기입 데이터들 D4-D7이 0000번지 메모리 셀들에 기입된다.

C7 클럭으로부터 3 클럭 사이클 후인 C10 클럭에서 DQ 패드를 통해 BL=8에 해당하는 기입 데이터들 D8-D15가 데이터 스트로브 신호(DS)의 상승 에지와 하강 에지에 맞추어 순차적으로 입력된다.

C11 클럭에서, 첫번째 BL=4의 4번째 데이터 스트로브 신호(DS)에 응답하여 제1 기입 제어 신호(WDBICS)가 발생되고, 제1 기입 제어 신호(WDBICS)에 응답하여 DQ 패드를 통해 순차적으로 입력된 첫번째 BL=4에 해당하는 기입 데이터들 D8-D11이 기입 데이터 버퍼들(532, 534, 536, 538)에 병렬로 기입된다.

C13 클럭에서, 두번째 BL=4의 4번째 데이터 스트로브 신호(DS)에 응답하여 제2 기입 제어 신호(WDBICS')가 발생되고, 제2 기입 제어 신호(WDBICS')에 응답하여 DQ 패드를 통해 순차적으로 입력된 두번째 BL=4에 해당하는 기입 데이터들 D12-D15이 기입 데이터 버퍼들(632, 634, 636, 638)에 병렬로 기입된다.

제2 사이클(CYC#1)에서 제1단 병렬 스테이지(500, 도 6)의 기입 데이터 버퍼들(532, 534, 536, 538)과 제2단 병렬 스테이지(600, 도 6)의 기입 데이터 버퍼들(632, 634, 636, 638)에 저장된 데이터들 D8-D11, D12-D15은 다음의 제3 사이클(CYC#2)에서 입력되는 제3 기입 명령(WR2)에 의해 발생되는 제1 스위칭 신호(CICS)와 제2 스위칭 신호(CICS')에 의해 0001번지의 메모리 셀들에 기입된다.

따라서, 도 6, 도 9 및 도 11에 설명된 바와 같이, 본 실시예의 4 비트 프리패치 구조는 4 비트 프리패치 스킴 뿐만아니라 8 비트 프리패치 스킴을 구현한다.

도 12는 본 발명의 제2 실시예에 따른 네트워크 DRAM을 설명하는 도면이다. 이를 참조하면, 네트워크 DRAM은 데이터 입력 신호(DIN)를 입력하는 버퍼(502), 버퍼(502) 출력과 직렬로 연결되는 병렬 처리 스테이지(700), 병렬 처리 스테이지(700)의 출력을 입력하는 칼럼 선택 회로(550) 및 메모리 셀 블락(560)을 포함한다.

병렬 처리 스테이지(700)는 직렬-병렬 변환부(510), 데이터 오더링 회로(520), 제1 스위치들(722, 724, 726, 728), 제1 기입 데이터 버퍼들(732, 734, 736, 738), 제2 스위치들(742, 744, 746, 748), 제2 기입 데이터 버퍼들(752, 754, 756, 758) 그리고 제3 스위치들(762, 764, 766, 768)을 포함한다. 직렬-병렬 변환부(510)는 2번의 BL=4에 근거하여 입력되는 직렬 입력 데이터들을 소정의 타이밍 신호들에 응답하여 병렬 데이터로 변환시킨다. 직렬-병렬 변환부(510)와 데이터 오더링 회로(520)는 앞서 도 6에서 설명한 바 있으므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.

제1 스위치들(722, 724, 726, 728)은 제1 기입 제어 신호(WDBICS)에 응답하여 데이터 오더링 회로(710)의 출력을 제1 기입 데이터 버퍼들(732, 734, 736, 738)에 저장시킨다. 제1 기입 데이터 버퍼들(732, 734, 736, 738)에 저장된 데이터들은 제1 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3)로 전달된다.

제2 스위치들(742, 744, 746, 748)은 제2 기입 제어 신호(WDBICS')에 응답하여 제1 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3) 상의 데이터를 제2 기입 데이터 버퍼들(752, 754, 756, 758)로 전달된다. 제2 기입 데이터 버퍼들(752, 754, 756, 758)은 제1 글로벌 데이터 라인(GDL_0, GDL_1, GDL_2, GDL_3) 상의 데이터들을 저장한다. 제2 기입 데이터 버퍼들(752, 754, 756, 758)에 저장된 데이터들은 제2 글로벌 데이터 라인들(GDL'_0, GDL'_1, GDL'_2, GDL'_3)로 전달된다.

제3 스위치들(762, 764, 766, 768)은 스위칭 신호(CICS)에 응답하여 제2 글로벌 데이터 라인들(GDL'_0, GDL'_1, GDL'_2, GDL'_3) 상의 데이터들을 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)로 전달한다. 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3) 상의 데이터들은 칼럼 선택 신호(CSL)에 응답하는 칼럼 선택 회로(550)에 의해 열리는 소정의 비트라인들(BL_0, BL_1,…, BL511)을 통해 메모리 셀들로 기입된다.

본 실시예에 의하면, 첫번째 BL=4에 해당하는 데이터들(D0, D1, D2, D3)과 두번째 BL=4에 해당하는 데이터들(D4, D5, D6, D7)이 순차적으로 제1 기입 데이터 버퍼들(732, 734, 736, 738)과 제2 기입 데이터 버퍼들(752, 754, 756, 758)에 저장되었다가 스위칭 신호(CICS)에 응답하여 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)로 순차적으로 전달된다. 이에 따라, 2번의 BL=4에 해당하는 8 비트 데이터들(D0-D7)이 4개의 글로벌 데이터 라인들(GDL_0, GDL_1, GDL_2, GDL_3)과 4개의 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)을 통해 8개의 메모리 셀들로 기입된다. 이는 4 비트 프리패치 구조의 글로벌 데이터 라인들(GDL_0, GDl_1, GDL_2, GDl_3)과 로컬 데이터 라인들(LDL_0, LDL_1, LDL_2, LDL_3)의 수를 증가시키지 않으면서 8 비트 프리패치 스킴을 구현함을 의미한다. 8 비트 프리패치 구현으로 네트워크 DRAM의 초고속 동작이 가능해진다.

한편, 본 발명의 네트워크 DRAM에서는 4 비트 프리패치 구조로 8 비트 프리패치 스킴이 구현 가능하도록 설계하였다. 여기에서, 4 비트 프리패치된 데이터들이 메모리 셀들에 기입될 때 해당 메모리 셀들의 워드라인이 인에이블되는 시간과 8 비트 프리패치된 데이터들이 메모리 셀들에 기입될 때 해당 메모리 셀들의 워드라인이 인에이블되는 시간은 달라야 한다.

그런데, 4 비트 프리패치 구조로 설계된 네트워크 DRAM(100, 도 1)에서 기입 동작을 살펴보면, 도 13a에 나타낸 바와 같이, 클럭 신호(CLK)에 동기되어 DQ 버퍼(136)의 데이터 입력 노드(DIN)를 통해 직렬로 입력되는 데이터 D0, D1, D2, D3는 4 비트 병렬 데이터로 변환되어 기입 데이터 버퍼(134)에 저장되었다가 데이터 제어 및 래치 회로(130)를 통해 4개의 메모리 셀들로 동시에 기입된다. 이 때 메모리 셀들의 워드라인(WL)이 인에이블되는 시간을 T0 시간이라 가정하자.

네트워크 DRAM(100)은 더욱 높은 클럭 주파수에서도 동작 가능하게 하기 위하여 프리패치 비트 수를 크게 할 수 있다. 만약 프리패치 비트 수를 8 비트로 설정하여 도 8과 같은 8비트 프리패치 구조를 갖는다면, 도 13b처럼 클럭 신호(CLK)에 동기되어 데이터 입력 노드(DIN)를 통해 버스트 길이(BL) 8에 해당하는 직렬 데이터 D0, D1, D2, D3, D4, D5, D6, D7가 입력된다. 직렬 데이터 D0-D7은 8 비트 병렬 데이터로 변환되어 기입 데이터 버퍼(134)에 저장되었다가 8개의 메모리 셀들로 한꺼번에 기입된다. 이 때 메모리 셀들의 워드라인을 인에이블시키는 시간은 도 2와 마찬가지로 T0 시간이면 충분하다.

그러나, 앞서 설명했듯이, 8 비트 프리패치 방식으로 네트워크 DRAM(100)을 구성하면, 4 비트 프리패치 방식에 사용되는 병렬 데이터 라인 수의 증가로 인해 칩 사이즈가 커지는 단점이 발생한다. 이에 대한 해결 방법으로, 본 발명의 4 비트 프리패치 구조를 그대로 이용하면서 8 비트 프리패치 방식을 구현하는 방법이 제안되었다. 즉 버스트 길이(BL) 8에 해당하는 직렬 데이터 D0-D7를 연이은 2 번의 4 비트 프리패치 방식으로 4 비트 병렬 데이터 2개를 만들어 이들을 순차적으로 메모리 셀들에 기입한다.

그런데, 기본적으로 4 비트 프리패치 구조가 갖는 특성상 도 13a에 도시된 바와 같이, 첫번째 4 비트 병렬 데이터(D0-D4)를 메모리 셀들에 기입하는 데 필요한 시간인 T0 시간 동안 워드라인(WL)이 인에이블된다. 워드라인(WL)이 도 14처럼 T0 시간 동안만 인에이블되었다가 디세이블되면, 메모리 셀들의 비트라인(BL)들이 자동 프리차아지되기 때문에 두번째 4 비트 병렬 데이터(D4-D7)를 메모리 셀들에 기입할 수 없게 되는 문제점이 발생한다.

그러므로, 4 비트 프리패치 구조를 이용하면서 버스트 길이(BL) 8에 해당하는 데이터를 안정적으로 메모리 셀들로 기입할 수 있도록 비트라인의 자동 프리차아지 시점을 조절할 수 있는 방안이 필요하게 된다.

도 15는 본 발명의 네트워크 DRAM에 내장되는 자동 프리차아지 제어 회로를 설명하는 도면이다. 이를 참조하면, 자동 프리차아지 제어 회로(400)는 명령 디코더(104, 도 1)로부터 발생된 자동 프리차아지 명령(AP_CMD)과 버스트 길이 신호들(BL_1, BL_2)을 수신하여 자동 프리차아지 제어 신호(AP)를 발생한다. 명령 디코더(104)는 클럭 신호들(CLK, /CLK)에 동기되어 패치되는 외부 명령어 신호들(/ CS, FN)에 응답하여 자동 프리차아지 명령(AP_CMD)을 발생한다. 버스트 길이 신호들(BL_1, BL_2)은 모드 레지스터로부터 제공된다. 이하, 제1 버스트 길이 신호(BL_1)를 BL=4인 것으로 가정하고 제2 버스트 길이 신호(BL_2)를 BL=8인 것으로 가정하여 설명한다.

자동 프리차아지 제어 회로(400)는 자동 프리차아지 명령(AP_CMD)을 수신하는 제1 및 제2 지연 회로들(410, 420)과 자동 프리차아지 제어 신호 발생부(430)를 포함한다. 제1 지연 회로는(410)는 제1 버스트 길이 신호(BL_1)에 인에이블되고, 수신된 자동 프리차아지 명령(AP_CMD)을 제1 지연 시간(dT1) 만큼 지연시켜 자동 프리차아지 제어 신호 발생부(430)로 전달한다. 제2 지연 회로(420)는 제2 버스트 길이 신호(BL_2)에 인에이블되고 수신된 자동 프리차아지 명령(AP_CMD)을 제2 지연시간(dT2) 만큼 지연시켜 자동 프리차아지 제어 신호 발생부(430)로 전달한다. 자동 프리차아지 제어 신호 발생부(430)는 제1 지연 회로(410) 출력과 제2 지연 회로(420) 출력에 응답하여 자동 프리차아지 제어 신호(AP)를 발생한다.

여기에서, BL=4인 제1 버스트 길이 신호(BL_1)에 인에이블되는 제1 지연 회로(410)의 제1 지연 시간(dT1)은 BL=8인 제2 버스트 길이 신호(BL_2)에 인에이블되는 제2 지연 회로(420)의 제2 지연 시간(dT2) 보다 짧게 설정된다.

자동 프리차아지 제어 회로(400)의 동작은 다음과 같이 이루어진다.

첫번째로, 모드 레지스터에 버스트 길이 4(BL=4)가 셋팅되어 있다고 가정하자. 이에 따라 제1 버스트 길이 신호(BL_1)가 로직 하이레벨로 발생되고 제2 버스트 길이 신호(BL_2)는 로직 로우레벨로 발생된다. 명령 디코더(104)에서 제공되는 자동 프리차아지 명령(AP_CMD)과 로직 하이레벨의 제1 버스트 길이 신호(BL_1)에 응답하여 제1 지연 시간(dT1) 만큼 지연된 후 제1 지연 회로(410)의 출력인 노드 N1은 로직 하이레벨로 발생된다. 이 때, 제2 지연 회로(420)의 출력인 노드 N2는 로직 로우레벨이다. 로직 하이레벨의 노드 N1에 응답하여 자동 프리차아지 제어 신호 발생부(430)는 로직 하이레벨로 발생된다. 따라서, 자동 프리차아지 명령(AP_CMD)으로부터 제1 지연 시간(dT1) 지연되어 발생된 로직 하이레벨의 자동 프리차아지 제어 신호(AP)는 워드라인을 디세이블시킨다.

두번째로, 모드 레지스터에 버스트 길이 8(BL=8)가 셋팅되어 있다고 가정하자. 이에 따라 제2 버스트 길이 신호(BL_2)가 로직 하이레벨로 발생되고 제1 버스트 길이 신호(BL_1)는 로직 로우레벨로 발생된다. 명령 디코더(104)에서 제공되는 자동 프리차아지 명령(AP_CMD)과 로직 하이레벨의 제2 버스트 길이 신호(BL_2)에 응답하여 제2 지연 시간(dT2) 만큼 지연된 후 제2 지연 회로(420)의 출력인 노드 N2는 로직 하이레벨로 발생된다. 이 때, 제1 지연 회로(410)의 출력인 노드 N1은 로직 로우레벨이다. 로직 하이레벨의 노드 N2에 응답하여 자동 프리차아지 제어 신호 발생부(430)는 로직 하이레벨로 발생된다. 따라서, 자동 프리차아지 명령(AP_CMD)으로부터 제2 지연 시간(dT2) 지연되어 발생된 로직 하이레벨의 자동 프리차아지 제어 신호(AP)는 워드라인을 디세이블시킨다.

본 실시예의 자동 프리차아지 제어 회로(400)를 내장한 네트워크 DRAM의 버스트 길이에 따른 동작 타이밍은 앞서 설명된 BL=4인 경우의 도 9와 BL=8인 경우의 도 11에 적용되어 설명된다. 도 9에서 BL=4에 해당하는 데이터를 0000번지에 기입하기 위하여 0000번지 워드라인(WL)은 약 3.5 클럭 사이클 동안 인에이블되는 반면, 도 11에서 BL=8에 해당하는 데이터를 0000번지에 기입하기 위해 0000번지의 워드라인(WL)은 약 6.5 클럭 사이클 정도로서 BL=4일 때에 비하여 조금 긴 시간 동안 인에이블된다.

따라서, 본 실시예에 의하면, 4 비트 프리패치 구조를 갖는 네트워크 DRAM에서 버스트 길이(BL) 8에 해당하는 데이터들을 안정적으로 메모리 셀들에 기입할 수 있다.

이상에서는 본 발명의 네트워크 DRAM의 기입 동작에 대하여 기술하였다. 이하에서는 본 발명의 네트워크 DRAM의 독출 동작에 대하여 기술하고자 한다. 도 16은 도 6에서 설명한 BL=8 구현을 위한 기입 데이터 경로를 단순화시켜 기입 경로(1600)로 표시하고, 기입 경로(1600) 상에 포함되는 기입 데이터 버퍼(1610)를 구체적으로 도시한다. 기입 데이터 버퍼(1610)는 어드레스 래치부(1612), 어드레스 비교부(1614), 그리고 데이터 래치부(1616)를 포함한다.

어드레스 래치부(1612)는 커맨드 디코더(104)에서 제공되는 기입 명령(WR)에 제어되어 어드레스 버퍼(106)를 통해 수신되는 어드레스(ADDR)를 저장한다. 이 어드레스(ADDR)에 대응하여 입력되는 데이터들이 데이터 래치부(1616)에 저장된다. 어드레스 비교부(1614)는 현재 수신되는 어드레스와 어드레스 래치부(1612)에 저장된 어드레스를 비교하여 어드레스 비교 신호(ADCMP)를 발생한다.

어드레스 비교 신호(ADCMP)는 DQ 버퍼(1620)로 제공되며, 현재 어드레스와 어드레스 래치부(1612)에 저장된 어드레스가 일치하면 제1 전송 게이트(1622)가 턴온되어 데이터 래치부(1616)의 데이터가 DQ 패드로 전송되고, 일치하지 않으면 제2 전송 게이트(1624)가 턴온되어 메모리 셀 어레이(560)에 저장된 데이터가 DQ 패드로 전송된다.

도 17은 본 발명의 네트워크 DRAM의 기입 동작과 독출 동작을 설명하는 동작 타이밍도이다. 이를 참조하면, 제1 및 제2 사이클(CYC#0, CYC#1)은 앞서 설명한 도 9의 제1 및 제2 사이클(CYC#0, CYC#1)과 동일하게, 제1 사이클(CYC#0)의 0000번지로의 기입 명령에 대하여 실제 0000번지로의 기입 동작은 제2 사이클(CYC#1)에서 이루어진다.

제3 사이클(CYC#2)의 C10 클럭에서, 0001번지 어드레스와 함꼐 독출 명령(RD)이 들어온다. 현재 0001 번지 어드레스는 이전 제2 사이클(CYC#1)에서 기입 데이터 버퍼(1610) 내 어드레스 래치부(1612)에 저장되어 있는 0001번지 어드레스와 비교된다. 비교 결과, 어드레스가 일치하므로 어드레스 비교 신호(ADCMP)가 활성화된다. 어드레스 비교 신호(ADCMP)의 활성화에 응답하여 제2 사이클(CYC#1)에서 기입 데이터 버퍼들에 저장된 데이터들 D4-D7이 DQ 패드로 출력된다. 이 때, 0001번지 어드레스의 독출 명에 의해 0001번지 워드라인(WL)이 인에이블되더라도 0001번지의 메모리 셀 데이터는 DQ 패드로 전달되지 않는다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 발명은 4 비트프리패치 구조의 네트워크 DRAM에서 8 비트 프리패치 스킴을 구현하는 예에 다하여 기술하고 있으나, 이로 부터 n 비트 프리패치 구조로 2n 비트 프리패치 스킴을 구현할 수 있음을 물론이다. 그리고 본 발명에서는 버스트 길이 4인 직렬 입력 데이터가 연속 2번 입력되는 것으로 설명하고 있으나, 이를 버스트 길이 8인 직렬 데이터로 해석할 수 있음은 당업자에게 자명하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 네트워크 DRAM에 의하면, 글로벌 데이터 라인들과 로컬 데이터 라인들의 수를 증가시키지 않고 4 비트 프리패치 구조로 8 비트 프리패치 스킴을 구현함으로써, 칩 사이즈를 증가시키지 않으면서 초고속 동작이 가능하다.

그리고, 4 비트 프리패치 구조를 갖는 네트워크 DRAM에서 버스트 길이에 따라 비트라인의 자동 프리차아지 시점을 조절하여, 버스트 길이(BL) 8에 해당하는 데이터들을 메모리 셀들에 기입할 수 있도록 워드라인 인에이블 시간이 길어진다.

도 1은 전형적인 FCRAM을 설명하는 도면이다.

도 2는 도 1의 FCRAM에서 DQ 패드로부터 기입 버퍼를 통하여 메모리 셀로의 데이터 경로를 설명하는 도면이다.

도 3은 도 2의 데이터 경로에서 4 비트 프리패치 구조를 설명하는 도면이다.

도 4는 도 3의 직렬-병렬 컨버터의 동작 타이밍을 설명하는 도면이다.

도 5는 8 비트 프리패치 구조를 설명하는 도면이다.

도 6은 본 발명의 제1 실시예에 따른 네트워크 DRAM을 설명하는 도면이다.

도 7은 제1 및 제2 기입 제어 신호를 제공하는 회로 블락을 설명하는 도면이다.

도 8은 제1 밑 제2 스위칭 신호를 제공하는 회로 블락을 설명하는 도면이다.

도 9는 도 6의 네트워크 DRAM의 BL=4일 때의 동작 타이밍을 설명하는 도면이다.

도 10은 본 발명의 비교예로서 DDR SDRAM의 동작 타이밍을 설명하는 도면이다.

도 11은 도 6의 네트워크 DRAM의 BL=8일 때의 동작 타이밍을 설명하는 도면이다.

도 12는 본 발명의 제2 실시예에 따른 네트워크 DRAM을 설명하는 도면이다.

도 13a는 4 비트 프리패치 구조의 네트워크 DRAM에서 BL=4일 때의 워드라인이 인에이블되는 타이밍을 간략히 설명하는 도면이다.

도 13b는 8 비트 프리패치 구조의 네트워크 DRAM에서 BL=8일 때의 워드라인이 인에이블되는 타이밍을 간략히 설명하는 도면이다.

도 14는 4 비트 프리패치 구조의 네트워크 DRAM에서 BL=8일 때의 워드라인이 인에이블되는 타이밍을 간략히 설명하는 도면이다.

도 15는 본 발명의 네트워크 DRAM에 내장되는 자동 프리차아지 제어 회로를 설명하는 도면이다.

도 16은 본 발명의 네트워크 DRAM의 기입 경로 및 독출 경로를 설명하는 도면이다.

도 17은 본 발명의 네트워크 DRAM의 기입 동작 및 독출 동작 타이밍을 설명하는 도면이다.

Claims

클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

제1 기입 명령에 응답하여 버스트 길이 N에 해당하는 입력 데이터들을 수신하고 제1 병렬 데이터로 출력하는 제1단 병렬 스테이지;

상기 제1 기입 명령에 응답하여 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하여 제2 병렬 데이터로 출력하는 제2단 병렬 스테이지;

데이터 스트로브 신호로부터 제공되는 제1 기입 제어 신호에 응답하여 상기 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들;

상기 데이터 스트로브 신호로부터 제공되는 제2 기입 제어 신호에 응답하여 상기 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들;

상기 제1 기입 명령 이후 인가되는 제2 기입 명령으로부터 제공되는 제1 스위칭 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 데이터들을 메모리 코어 블락으로 전달하는 제1 스위치들; 및

상기 제2 기입 명령으로부터 제공되는 제2 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼들에 저장된 데이터들을 상기 메모리 코어 블락으로 전달하는 제2 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 제1단 및 제2단 병렬 스테이지는

상기 버스트 길이 N에 해당하는 입력 데이터들을 상기 제1 또는 제2 병렬 데이터로 변환시키는 직렬-병렬 변환부를 구비하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 직렬-병렬 변환부는

상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하고,

상기 버스트 길이 2N은 상기 제1단 병렬 스테이지 단으로 입력되는 상기 버스트 길이 N과 상기 제2단 병렬 스테이지 단으로 입력되는 상기 버스트 길이 N을 합한 것인 것을 특징으로 하는 메모리 장치.
제4항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부;

상기 클럭 신호와 상기 제1 기입 명령 이후 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 제2 제어 신호 발생부;

상기 데이터 스트로브 신호에 응답하여 상기 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 상기 제1 직렬 입력 데이터들을 제1 병렬 데이터로 변환하는 제1 직렬-병렬 변환부;

상기 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 상기 제2 직렬 입력 데이터를 제2 병렬 데이터로 변환하는 제2 직렬-병렬 변환부;

상기 제1 기입 제어 신호에 응답하여 상기 제1 직렬 변환부의 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들;

상기 제2 기입 제어 신호에 응답하여 상기 제2 직렬 변환부의 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들;

상기 제1 스위칭 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 상기 제1 병렬 데이터를 메모리 코어 블락으로 전달하는 제1 스위치들; 및

상기 제2 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼들에 저장된 상기 제2 병렬 데이터를 상기 메모리 코어 블락으로 전달하는 제2 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 제1 및 제2 직렬-병렬 변환부는

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

소정의 제어 신호에 응답하여 상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 제어 신호는

상기 데이터 스트로브 신호의 두번째 하강에지 및 네번째 하강에지에 동기되는 신호인 것을 특징으로 하는 메모리 장치.
제6에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
제9항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

복수개의 메모리 셀들과 상기 메모리 셀들의 N개 비트라인들을 선택하는 칼럼 선택 회로를 갖는 메모리 코어 블락;

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부;

상기 클럭 신호와 상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 제2 제어 신호 발생부;

상기 데이터 스트로브 신호에 응답하여 상기 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 상기 제1 직렬 입력 데이터들을 제1 병렬 데이터로 변환하는 제1 직렬-병렬 변환부;

상기 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 상기 제2 직렬 입력 데이터를 제2 병렬 데이터로 변환하는 제2 직렬-병렬 변환부;

상기 제1 기입 제어 신호에 응답하여 상기 제1 직렬 변환부의 제1 병렬 데이터를 저장하는 제1 기입 데이터 버퍼들;

상기 제2 기입 제어 신호에 응답하여 상기 제2 직렬 변환부의 제2 병렬 데이터를 저장하는 제2 기입 데이터 버퍼들;

상기 제1 스위칭 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 상기 제1 병렬 데이터를 상기 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 제1 스위치들; 및

상기 제2 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼들에 저장된 상기 제2 병렬 데이터를 상기 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 제2 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제11항에 있어서, 상기 직렬-병렬 변환부는

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

소정의 제어 신호에 응답하여 상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제11항에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
제13항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

제1 기입 명령에 의해 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고 N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부;

상기 직렬-병렬 변환부에서 출력되는 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들;

상기 제1 기입 데이터 버퍼들에 저장된 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및

상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 의해 제공되는 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼에 저장된 N 비트의 상기 제1 및 제2 병렬 데이터를 순차적으로 출력하여 메모리 코어 블락으로 전달하는 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제15항에 있어서, 상기 직렬-병렬 변환부는

상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제15항에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
제17항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부;

상기 클럭 신호와 상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 제2 제어 신호 발생부;

상기 데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부;

상기 제1 기입 제어 신호에 응답하여 상기 직렬-병렬 변환부의 상기 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들;

상기 제2 기입 제어 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 상기 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및

상기 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼에 저장된 상기 제1 및 제2 병렬를 순차적으로 출력하여 메모리 코어 블락으로 전달하는 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제19항에 있어서, 상기 직렬-병렬 변환부는

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

소정의 제어 신호에 응답하여 상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제19항에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
제21항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 N 비트 프리패치 동작을 수행하는 메모리 장치에 있어서,

복수개의 메모리 셀들과 상기 메모리 셀들의 N개 비트라인들을 선택하는 칼럼 선택 회로를 갖는 메모리 코어 블락;

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 제1 제어 신호 발생부;

상기 클럭 신호와 상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 제2 제어 신호 발생부;

상기 데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 직렬-병렬 변환부;

상기 제1 기입 제어 신호에 응답하여 상기 직렬-병렬 변환부의 상기 제1 및 제2 병렬 데이터를 순차적으로 저장하는 제1 기입 데이터 버퍼들;

상기 제2 기입 제어 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 상기 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 저장하는 제2 기입 데이터 버퍼들; 및

상기 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼에 저장된 상기 제1 및 제2 병렬 데이터를 순차적으로 상기 칼럼 선택 회로와 연결되는 N개의 데이터 라인으로 전달하는 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
제23항에 있어서, 상기 직렬-병렬 변환부는

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터들을 순차적으로 래치하는 입력 데이터 래치 회로;

상기 데이터 스트로브 신호에 응답하여 상기 입력 데이터 래치 회로에 래치된 데이터를 병렬 데이터로 발생시키는 병렬 컨버터부; 및

소정의 제어 신호에 응답하여 상기 병렬 데이터를 상기 기입 데이터 버퍼들로 전달하는 병렬 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
제23항에 있어서, 상기 메모리 장치는

자동 프리차아지 명령과 상기 버스트 길이 N 또는 2N에 대응되는 신호에 응답하여 워드라인을 디세이블시키는 자동 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
제25항에 있어서, 상기 자동 프리차아지 제어 회로는

상기 자동 프리차아지 명령 및 상기 버스트 길이 N에 해당하는 제1 버스트 길이 신호에 응답하여 제1 지연 시간 만큼 지연 후 출력을 발생하는 제1 지연 회로;

상기 자동 프리차아지 명령 및 상기 버스트 길이 2N에 해당하는 제2 버스트 길이 신호에 응답하여 제2 지연 시간 만큼 지연 후 출력을 발생하는 제2 지연 회로; 및

상기 제1 지연 회로 출력 또는 상기 제2 지연 회로 출력에 응답하는 자동 프리차아지 신호 발생부를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치.
클럭 신호에 동기되어 동작되는 메모리 장치의 N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 방법에 있어서,

데이터 스트로브 신호에 응답하여 버스트 길이 N에 해당하는 제1 직렬 입력 데이터들을 수신하고, 상기 제1 직렬 입력 데이터들을 N 비트의 제1 병렬 데이터로 변환하는 단계;

상기 데이터 스트로브 신호에 응답하여 연이은 버스트 길이 N에 해당하는 제2 직렬 입력 데이터들을 수신하고, 상기 제2 직렬 입력 데이터를 N 비트의 제2 병렬 데이터로 변환하는 단계;

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 마다의 데이터에 대응되는 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 단계;

상기 제1 기입 제어 신호에 응답하여 상기 제1 직렬 변환부의 제1 병렬 데이터를 제1 기입 데이터 버퍼들에 저장하는 단계;

상기 제2 기입 제어 신호에 응답하여 상기 제2 직렬 변환부의 제2 병렬 데이터를 제2 기입 데이터 버퍼들에 저장하는 단계;

상기 클럭 신호와 상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 제1 및 제2 스위칭 신호를 발생하는 단계;

상기 제1 스위칭 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 제1 병렬 데이터를 출력하여 메모리 코어 블락으로 전달하는 단계; 및

상기 제2 스위칭 신호에 응답하여 상기 제2 기입 데이터 버퍼들에 저장된 제2 병렬 데이터를 상기 제1 병렬 데이터에 연이어 출력하여 상기 메모리 코어 블락으로 전달하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 2N 비트 프리패치 방법.
클럭 신호에 동기되어 동작되는 메모리 장치의 N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 방법에 있어서,

데이터 스트로브 신호에 응답하여 순차적으로 연이은 버스트 길이 N에 해당하는 직렬 입력 데이터들을 수신하고, N 비트의 제1 및 제2 병렬 데이터들로 순차적으로 출력하는 단계;

제1 기입 명령에 의해 수신되는 2N개의 데이터들 중 버스트 길이 N번째 마다의 데이터에 대응되는 상기 데이터 스트로브 신호에 응답하여 제1 및 제2 기입 제어 신호를 발생하는 단계;

상기 제1 기입 제어 신호에 응답하여 제1 및 제2 병렬 데이터를 제1 기입 데이터 버퍼들에 순차적으로 저장하는 단계;

상기 제2 기입 제어 신호에 응답하여 상기 제1 기입 데이터 버퍼들에 저장된 상기 제1 및 제2 병렬 데이터들을 순차적으로 쉬프트시켜 제2 기입 데이터 버퍼들에 저장하는 단계;

상기 클럭 신호와 상기 제1 기입 명령 이후에 인가되는 제2 기입 명령에 응답하여 소정의 타이밍을 갖는 스위칭 신호를 발생하는 단계; 및

상기 스위칭 신호에 응답하여 상기 제2단 기입 데이터 버퍼에 저장된 N 비트의 병렬 데이터를 순차적으로 메모리 코어 블락으로 전달하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 2N 비트 프리패치 방법.
N 비트 프리패치 구조로 2N 비트 프리패치 동작을 수행하는 메모리 장치의 자동 프리차아지 제어 방법에 있어서,

상기 클럭 신호와 함께 입력되는 제어 신호들에 응답하여 자동 프리차아지 명령을 발생하는 단계;

제1 기입 사이클 동안, 상기 클럭 신호에 동기되어 입력되는 제1 어드레스에 해당하는 메모리 셀들로 기입할 N 비트 또는 2N 비트의 데이터들을 기입 데이터 버퍼에 저장하는 단계;

상기 제1 기입 사이클에 연이은 제2 기입 사이클 동안, 상기 제1 어드레스에 해당하는 메모리 셀들의 워드라인을 인에이블시키는 단계; 및

상기 제2 기입 사이클 동안, 상기 자동 프리차아지 명령과 버스트 길이 N의 제1 버스트 길이 신호에 응답하는 제1 지연 회로를 통하여 제1 지연 시간 후 출력을 발생하거나, 상기 자동 프리차아지 명령과 버스트 길이 2N의 제2 버스트 길이 신호에 응답하는 제2 지연 회로를 통하여 제2 지연 시간 후 출력을 발생하는 단계; 및

상기 제1 또는 제2 지연 회로 출력들에 응답하여 상기 인에이블된 워드라인을 디세이블시키는 단계를 구비하고,

상기 제2 지연 시간이 상기 제1 지연 시간보다 긴 것을 특징으로 하는 메모리 장치의 자동 프리차아지 제어 방법.