KR20070053088A - 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및 상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치의 레이턴시 제어 회로는 마스터 유닛 및 다수의 슬래이브 유닛들을 구비한다. 마스터 유닛은 소정의 기준 신호 및 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α(0이상 tCCD이하의 수)"에 기초한 다수의 마스터 신호들을 발생한다. 다수의 슬래이브 유닛들은 다수의 마스터 신호들을 공통으로 수신하고, 슬래이브 유닛 각각은 다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 레이턴시 정보에 기초한 출력 신호를 발생한다. 본 발명에 의하면, 레이턴시 제어를 위해 필요한 총 레지스터의 수가 현저하게 줄어들어, 전류 소모량이 줄어들고 레이아웃 면적도 줄어든다.

Description

반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및 상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치{Latency control circuit of semiconductor memory device, method there-of and semiconductor memory device having the latency control circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 레이턴시 제어 회로를 나타내는 블록도이다.
도 3은 도 2에 도시된 마스터 유닛의 일 구현예를 나타내는 회로도이다.
도 4는 도 2에 도시된 슬래이브 유닛의 일 구현예를 나타내는 회로도이다.
도 5a는 기입 레이턴시가 6인 경우의 본 발명의 제1 실시예에 따른 레이턴시 제어 회로의 동작을 나타내는 신호 타이밍도이다.
도 5b는 기입 레이턴시가 4인 경우의 본 발명의 제1 실시예에 따른 레이턴시 제어 회로의 동작을 나타내는 신호 타이밍도이다.
도 6은 도 2에 도시된 마스터 유닛의 다른 일 구현예를 나타내는 회로도이 다.
도 7은 도 2에 도시된 슬래이브 유닛의 다른 일 구현예를 나타내는 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 레이턴시 제어 회로를 나타내는 블록도이다.
도 9는 도 8에 도시된 마스터 유닛의 일 구현예를 나타내는 회로도이다.
도 10은 도 8에 도시된 슬래이브 유닛의 일 구현예를 나타내는 회로도이다.
도 11은 기입 레이턴시가 9인 경우의 본 발명의 제2 실시예에 따른 레이턴시 제어 회로의 동작을 나타내는 신호 타이밍도이다.
도 12는 도 1에 도시된 명령어 검출 회로의 일 구현예를 나타내는 블록도이다.
도 13은 도 1에 도시된 명령어 검출 회로의 다른 일 구현예를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 명령 신호를 위한 레이턴시 제어 회로를 나타내는 블록도이다.
도 15는 본 발명의 제3 실시예에 따른 레이턴시 제어 회로를 나타내는 회로도이다.
도 16a는 기입 레이턴시가 7이고 버스트 길이가 4인 경우의 본 발명의 제3 실시예에 따른 레이턴시 제어 회로의 동작을 나타내는 신호 타이밍도이다.
도 16b는 기입 레이턴시가 1이고 버스트 길이가 4인 경우의 본 발명의 제3 실시예에 따른 레이턴시 제어 회로의 동작을 나타내는 신호 타이밍도이다.
도 17a 및 도 17b는 각각 본 발명의 일 실시예에 따른 레이턴시 제어 회로에 사용되는 플립플롭의 회로도이다.
도 18은 종래기술에 따른 레이턴시 제어 회로를 나타내는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 장치에서의 레이턴시 제어 회로 및 제어 방법에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 더블 데이터 레이트(DDR : Double Data Rate) 디램(DRAM: Dynamic Random Access Memory)은 어드레스 버스 라인(address bus line)이나 커맨드 버스 라인(command bus line)의 효율을 높이기 위하여, 기입 레이턴시(write latency, WL) 및 추가 레이턴시(additive latency, AL) 스킴을 채용하고 있다.
이와 같이, 레이턴시 스킴이 채용되는 경우, 컨트롤러(controller)가 명령(예컨대, 독출 명령이나 기입 명령)을 인가한 후 레이턴시에 해당하는 클럭 싸이클 후에 내부 명령 신호 및/또는 데이터가 입출력되는 메모리 번지를 지정하기 위한 어드레스 신호가 활성화되어야 한다. 이를 위하여, 외부에서 입력된 어드레스 신호나 명령 신호를 WL, AL, 또는 (WL+AL) 클럭 싸이클만큼 지연시키는 회로가 필요하다.
도 18은 종래기술에 따른 레이턴시 제어 회로를 나타내는 회로도이다.
도 18을 참조하여, 종래 기술에 따른 레이턴시 제어 방법에 대해서 좀 더 구체적으로 기술하면, 다음과 같다.
종래 기술에 따른 레이턴시 제어 회로(1500)는 직렬로 연결되는 다수의 레지스터들(1511~1517) 및 다수의 멀티플렉서(1521~1527)를 포함한다. 여기서, 기입 레이턴시 신호(WLi, i=1~M)는 설정된 기입 레이턴시(WL)에 기초한 신호로서, 예를 들어, 기입 레이턴시가 7인 경우, WL7만이 하이레벨로 활성화되고 나머지 신호들(WLi, i=1,2,3,4,5,6)은 로우레벨로 비활성화된다. 따라서, WL이 7인 경우에는 어드레스 신호(Ai)는 7개의 레지스터들(1511~1517)을 거쳐 지연된 어드레스 신호(CAi)로서 출력되고, WL이 4인 경우에는 어드레스 신호(Ai)는 4개의 레지스터들(1511~1514)을 거쳐 지연된 어드레스 신호(CAi)로서 출력된다.그러므로, 종래 기술에서는 외부 명령(예컨대 기입 명령)이 인가된 시점으로부터 입력 레이턴시(WL+AL)만큼 기다린 후, 해당 칼럼 선택 라인을 활성화하기 위한 칼럼 어드레스(CAi)를 발생한다. 따라서, 어드레스 신호의 각 비트 신호(Ai)에 대하여 적어도 입력 레이턴시(AL+WL) 수만큼의 레지스터가 필요하였다. 레지스터는 통상 플립플롭(Flip-Flop)으로 구현된다. 즉, 어드레스 신호의 각 비트 신호를 발생하는 회로에 입력 레이턴시와 동등한 수의 플립플롭을 구비하여, 내부 클럭 신호(PCLK)에 동기되어, 어드레스 신호를 원하는 레이턴시 만큼을 지연시켜 칼럼 어드레스(CAi)를 생성했다.
그런데 이 때 다수의 플립플롭이 사용되므로, 상기 다수의 플립플롭이 소비 하는 전류의 양이 상당히 많고, 또한 상기 다수의 플립플롭이 차지하는 레이아웃 면적이 상당히 넓다.
특히, 최근에는, DRAM의 동작 주파수가 800MHz 이상의 고주파수가 됨에 따라 AL과 WL이 10이상 증가하고, 이에 따라 어드레스 및 명령어의 레이턴시 제어를 위해 필요한 레지스터의 수가 기하급수적으로 늘어나게 되었다.
예를 들어, 512M DDR SDRAM(Synchronous DRAM, 동기식 DRAM)에서 AL이 8, WL이 10인 경우, 16비트의 어드레스 신호의 각 비트에 대하여 AL용 레지스터 8개 및 WL용 레지스터 10개로 총 18개의 레지스터가 소요된다. 또한 명령어 각각에 AL용 레지스터 8개를 추가로 필요로 한다. 이 경우에, 외부에서 인가되는 명령어 수가 예컨대, /WE, /CS, /RAS, /CAS, /OE 로서 총 5개라고 하면, 어드레스와 명령어의 레이턴시 제어를 위해 필요한 총 레지스터의 수는 18*16+8*5=248개가 된다. 레지스터의 수가 200개가 넘어감에 따라 레지스터가 차지하는 면적이 증가하며, 또한 라우팅이 복잡하게 된다. 버스트 길이(burst length)를 고려하면 각 어드레스 신호당 필요한 레지스터의 수는 더욱 증가한다. 버스트 길이는 하나의 기록(혹은 독출) 명령에 응답하여 데이터 입출력 핀당 연속으로 입(출)력되는 데이터 비트 수이다. DDR2와 같이 데이터 입출력 핀당 한 클럭 싸이클 동안 두 비트의 데이터가 입출력되는 메모리 소자에서는 (버스트 길이/2)에 해당하는 클럭 싸이클만큼 어드레스를 더 지연할 필요가 있으므로, 각 어드레스 신호당 (버스트 길이/2)에 해당하는 레지스터의 수가 더 필요하다.
따라서, 종래 기술에서는, 레이턴시 제어를 위한 회로의 크기가 증가함에 따 라 회로로 입력되는 클럭 신호의 라인이 길어져 클럭 신호의 지연 시간이 증가하게 된다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점을 극복하고, 레이턴시 제어를 위한 레지스터의 수를 감소시킴으로써 레지스터 수의 증가에 따른 라우팅의 복잡도, 회로 면적의 증가 및 클록 신호의 지연을 개선하는, 레이턴시 제어 회로 및 그 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 제어회로를 구비하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 레이턴시 제어 회로는 마스터 유닛 및 다수의 슬래이브 유닛들을 구비한다. 상기 마스터 유닛은 소정의 기준 신호 및 내부 클럭 신호에 응답하여, 명령어간의 최소 간격(tCCD) 이하의 간격을 가지는 다수의 마스터 신호들을 발생한다. 상기 다수의 슬래이브 유닛들은 다수의 마스터 신호들을 공통으로 수신하고, 슬래이브 유닛 각각은 다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 레이턴시 정보에 기초한 출력 신호를 발생한다. 상기 마스터 유닛은 각각이 상기 내부 클럭 신호에 응답하는 다수의 마스터 레지스터들을 구비하고, 상기 다수의 슬래이브 유닛들 각각은 상기 다수의 마스터 신호들 중 대응되는 마스터 신호에 각각 응답하는 다수의 슬래이브 레지스터들을 구비하는 것이 바람직하다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 일 측면에 따른 반도체 메모리 장치의 레이턴시 제어 회로 역시 마스터 유닛 및 다수의 슬래이브 유닛들을 구비한다. 마스터 유닛은 내부 클럭 신호에 응답하여, 소정의 기준 신호가 활성화되는 시점으로부터 m(m은 레이턴시 정보에 기초한 자연수)클럭 싸이클 후에 활성화되는 제1 마스터 신호를 출력한다. 다수의 슬래이브 유닛들은 다수의 마스터 신호들을 공통으로 수신하고, 슬래이브 유닛들 각각은 다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 상기 제1 마스터 신호에 응답하여 래치하여 출력한다.
바람직하기로는, 상기 마스터 유닛은 상기 제1 마스터 신호가 활성화되는 시점으로부터 n클럭 싸이클 후에 활성화되는 제2 마스터 신호를 더 출력하고, 상기 다수의 슬래이브 유닛들 각각은 상기 제1 마스터 신호에 응답하여 래치된 신호를 상기 제2 마스터 신호에 응답하여 래치한다. 그리고, 상기 n은 (버스트 길이/2)에 상응하는 자연수인 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 또 다른 일 측면에 따른 반도체 메모리 장치의 레이턴시 제어 회로 역시 마스터 유닛 및 다수의 슬래이브 유닛들을 구비한다. 마스터 유닛은 소정의 기준 신호 및 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α(0이상 tCCD이하의 수)" 간격을 가지는 다수의 마스터 신호들을 발생한다. 다수의 슬래이브 유닛들은 상기 다수의 마스터 신호들을 공통으로 수신하며, 슬래이브 유닛들 각각은 다수의 명령 신호들 또는 다수 의 어드레스 신호들 중 대응되는 신호를 상기 다수의 마스터 신호들에 순차적으로 응답하여 지연시키며, 지연된 신호들 중 레이턴시 정보에 상응하는 신호를 출력한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리셀들을 포함하는 메모리셀 어레이, 클럭 회로, 명령어 검출 회로, 모드 레지스터 셋 회로 및 제1 레이턴시 제어 회로를 구비한다. 상기 클럭 회로는 외부 클럭 신호에 기초하여 내부 클럭 신호를 발생한다. 명령어 검출 회로는 외부 명령 신호를 수신하고, 상기 외부 명령 신호를 디코딩하여 디코딩된 내부 명령 신호를 발생한다. 모드 레지스터 셋 회로는 상기 디코딩된 내부 명령 신호 중 제1 명령 신호에 응답하여 레이턴시 정보를 설정한다. 제1 레이턴시 제어 회로는 상기 레이턴시 정보에 기초하여, 데이터가 입/출력될 메모리셀을 지정하기 위한 다수의 어드레스 신호들을 지연한다. 상기 제1 레이턴시 제어 회로는 상기 내부 명령 신호 중 제2 명령 신호 및 상기 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α(0이상 tCCD이하의 수)" 간격을 가지는 다수의 마스터 신호들을 발생하는 마스터 유닛 및 상기 다수의 마스터 신호들을 공통으로 수신하는 다수의 슬래이브 유닛들을 구비한다. 상기 다수의 슬래이브 유닛들 각각은 상기 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 상기 레이턴시 정보에 기초한 출력 신호를 발생하는 것을 특징으로 한다.
바람직하기로는, 상기 명령어 검출 회로는 상기 레이턴시 정보에 기초하여, 상기 외부 명령 신호 혹은 상기 디코딩된 내부 명령 신호를 지연하는 제2 레이턴시 제어 회로를 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 레이턴시 제어 방법은, 소정의 기준 신호 및 내부 클럭 신호에 응답하여 "명령어간 최소 간격(tCCD)- α(0이상 tCCD이하의 수)" 간격을 가지는 다수의 마스터 신호들을 발생하는 단계; 및 다수의 명령 신호들 또는 다수의 어드레스 신호들을 상기 다수의 마스터 신호들 각각에 응답하여 지연하여, 레이턴시 정보에 기초한 출력 신호들을 발생하는 단계를 구비한다.
상기 α는 0 또는 0.5tCK 일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다. 이를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 버퍼(120), 로우 디코더(130), 칼럼 디코더(140), 뱅크 디코더(145), 데이터 입력 회로(150), 데이터 출력 회로(160), 클럭 회로(170), 명령어 검출 회로(180), MRS/EMRS(Mode Register Set/Extended Mode Register Set) 회로(190) 및 레이턴시 제어 회로(200)를 구비한다.
메모리 장치(100)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(110)는 수많은 메모리셀들이 로우(row)방향과 칼럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 데이터 입력 회로(150)를 통하여 입력된 입력 데이터(IDATA)는 어드레스 신호(ADDI)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADDI)에 기초하여 메모리 셀 어레이(110)로부터 독출된 출력 데이터(ODATA)는 데이터 출력 회로(160)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출될 메모리셀을 지정하기 위하여 어드레스 신호(ADDI)가 어드레스 버퍼(120)로 입력된다. 어드레스 버퍼(120)는 외부에서 입력되는 어드레스 신호(ADDI)를 일시적으로 저장한다. 로우 디코더(130)는 어드레스 버퍼(120)로부터 출력된 어드레스 신호(ADD)를 수신하여 그 어드레스 신호(ADD)로부터 메모리 셀 어레이(110)의 로우 어드레스(row address)를 디코딩한다. 칼럼 디코더(140)는 레이턴시 회로(200)로부터 출력된 칼럼 어드레스 신호(CA)를 수신하여 그 어드레스 신호(CA)로부터 메모리 셀 어레이(110)의 칼럼 어드레스(column address)를 디코딩한다. 뱅크 디코더(145)는 레이턴시 회로(200)로부터 출력된 뱅크 어드레스 신호(BAL)를 수신하여 메모리 뱅크를 지정하기 위한 뱅크 어드레스(bank address)를 디코딩한다. 메모리 셀 어레이(110)는 뱅크 어드레스에 의해 지정된 메모리 뱅크에서 로우 및 칼럼 어드레스에 의해 지정된 메모리셀로부터 데이터를 출력하거나 혹은 메모리셀로 데이터를 기입한다.
클럭 회로(170)는 외부 클럭 신호(ECLK)를 수신하고 외부 클럭 신호(ECLK)로부터 내부 클럭 신호(PCLK)를 발생한다. 특히, 내부 클럭 신호(PCLK)는 외부 클럭 신호(ECLK)의 버퍼링된 신호이다.
명령어 검출 회로(180)는 외부로부터 인가되는 명령 신호(CMD), 예컨대, /WE, /CS, /RAS, /CAS 등의 신호를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호(예컨대, PWA)를 출력한다. 도 1에서는 자세히 도시되지는 않지만, 명령어 검출 회로(180)는 명령 버퍼와 명령 디코더를 포함하는 것이 바람직하다. 또한, 명령어 검출 회로(180)는 추가 레이턴시(AL)에 따라 명령 신호를 추가 레이턴시(AL)에 해당하는 클럭 싸이클만큼 지연하기 위하여, 본 발명에 따른 레이턴시 제어회로를 포함할 수도 있다. 이에 대해서는 후술하기로 한다. 명령어 검출 회로(180)로부터 디코딩된 명령 신호, 예컨대, 기입 명령 신호(PWA) 등이 출력된다.
MRS/EMRS 회로(190)는 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 MRS/EMRS 명령(MRS_CMD) 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 입력 레이턴시, 즉 기입 레이턴시(WL) 및 추가 레이턴시(ALi, i는 자연수) 역시 MRS/EMRS 명령(MRS_CMD)에 의해 모드 레지스터에 설정될 수 있다. MRS/EMRS 회로(190)는 설정된 기입 레이턴시(WL) 정보에 기초하여 기입 레이턴시 신호(WLi)를 출력하고, 또한 설정된 추가 레이턴시(AL) 정보에 기초하여 추가 레이턴시 신호(ALj)를 출력한다.
레이턴시 제어 회로(200)는 MRS/EMRS 회로(190)로부터 기입 레이턴시 신호(WLi, i는 자연수)와 어드레스 버퍼(120)로부터 어드레스 신호(ADD)를 수신하고, 기입 레이턴시 신호(WLi, i는 자연수)에 따라 적절한 시점에 칼럼 어드레스 신호(CA) 및 뱅크 어드레스 신호(BAL)가 발생되도록 제어한다. 레이턴시 제어 회 로(200)는 MRS/EMRS 회로(190)로부터 추가 레이턴시 신호(ALj, j는 자연수)를 더 수신하여, 기입 레이턴시 신호(WLi, i는 자연수)와 추가 레이턴시 신호(ALj, j는 자연수)에 따라 칼럼 어드레스 신호(CA) 및 뱅크 어드레스 신호(BAL)의 발생 시점을 제어할 수도 있다.
도 2는 본 발명의 제1 실시예에 따른 레이턴시 제어 회로(200)를 나타내는 블록도이다.
도 1 및 도2를 참조하면, 본 발명의 제1 실시예에 따른 레이턴시 제어회로(200)는, 마스터 유닛(210)과 다수의 슬래이브 유닛들(220, 221 내지 22n, 230)을 포함한다. 제1 실시예에 따른 레이턴시 제어회로(200)는, 레이턴시 정보에 기초하여, 구체적으로는 기입 레이턴시 신호(WLi, i는 자연수)에 따라 칼럼 어드레스 신호(CA) 및 뱅크 어드레스 신호(BAL)의 발생 시점을 제어한다. 즉, 기입 명령 신호(PWA)가 활성화된 시점을 기준으로 하여, 어드레스 신호를 레이턴시 정보에 기초한 클럭 싸이클만큼 지연함으로써 칼럼 어드레스 및 뱅크 어드레스의 발생(활성화) 시점을 조절한다.
마스터 유닛(210)은 내부 클럭 신호(PCLK), 기입 명령 신호(PWA) 및 기입 레이턴시 신호(WLi)에 응답하여 마스터 신호들(PWA_WL5, PWA_WL1, PWA_BL)을 발생한다. 여기서, 기입 명령 신호(PWA)는 외부에서 입력되는 기입 명령에 응답하여 명령어 검출 회로(180)에 의해 발생되는 신호이다.
도 3은 도 2에 도시된 마스터 유닛(210)의 일 구현예를 나타내는 회로도이다.
이를 참조하면, 마스터 유닛(210)은 기입 마스터 신호 발생부(310)와 버스트 마스터 신호 발생부(330)를 포함한다.
기입 마스터 신호 발생부(310)는 직렬(cascade 혹은 series)로 연결되는 다수의 레지스터들(311~317) 및 다수의 멀티플렉서(321~327)를 포함한다. 본 실시예에서 각 레지스터(311~317)는 플립플롭으로 구현된다. 기입 마스터 신호 발생부(310)를 구성하는 플립플롭의 수는 기입 레이턴시의 최대값에 의해 결정된다. 즉, 기입 레이턴시의 최대값이 M(M은 1이상의 자연수)이면, 기입 마스터 신호 발생부(310)의 플립플롭은 M개 구비되는 것이 바람직하다. 본 실시예에서는 기입 레이턴시의 최대값은 7(M=7), 버스트 길이(burst length)는 8인 것으로 가정한다.
각 플립플롭(311~317)의 클럭 단자(CK)로는 내부 클럭 신호(PCLK)가 입력된다. 각 멀티플렉서(321~326)는 대응되는 기입 레이턴시 신호(WLi, i=1~M)에 응답하여, 이전 플립플롭의 출력 신호와 기입 명령 신호(PWA) 중의 어느 하나를 선택하여 출력한다. 기입 레이턴시 신호(WLi, i=1~M)는 설정된 기입 레이턴시에 기초하여, MRS/EMRS 회로(190)에서 출력되는 신호이다. 예를 들어, 기입 레이턴시가 7인 경우, WL7만이 소정의 로직 레벨(예컨대 하이레벨)로 활성화되고, 나머지 신호들(WLi, i=1,2,3,4,5,6)은 소정의 로직 레벨(예컨대, 로우레벨)로 비활성화된다.
제1 내지 제6 멀티플렉서(321~326)는 대응되는 기입 레이턴시 신호(WLi, i=1~6)가 활성화된 경우에는 기입 명령 신호(PWA)를 선택하여 출력하고, 대응되는 기입 레이턴시 신호(WLi, i=1~6)가 비활성화된 경우에는 이전 플립플롭의 출력 신호를 선택하여 출력한다. 제7 멀티플렉서(327)는 대응되는 기입 레이턴시 신 호(WL7)가 활성화된 경우에는 기입 명령 신호(PWA)를 선택하여 출력하고, 대응되는 기입 레이턴시 신호(WL7)가 비활성화된 경우에는 로우레벨 신호를 출력한다.
각 플립플롭(311~317)은 입력된 신호를 내부 클럭 신호(PCLK)에 동기되어 출력 신호로 출력한다. 설명의 편의상, 제1 플립플롭(311)의 출력 신호(PWA_WL1)를 제1 기입 마스터 신호라 하고, 제5 플립플롭(315)의 출력 신호(PWA_WL5)가 제2 기입 마스터 신호라 한다.
따라서, 기입 마스터 신호 발생부(310)는 기입 명령 신호(PWA)를 내부 클럭 신호(PCLK)의 정수배, 즉 내부 클럭 신호(PCLK)의 한 주기(한 클럭 싸이클, tCK)의 정수배 단위로 지연시켜, 지연된 신호들 중에 소정의 신호를 기입 마스터 신호(PWA_WL1, PWA_WL5)로서 출력한다. 기입 마스터 신호(PWA_WL1, PWA_WL5)는 tCCD 만큼의 간격을 가지는 것이 바람직하다. tCCD란, 카스(CAS) 명령어와 다음 카스 명령어 간의 딜레이(CAS to CAS command delay)이다. 즉, tCCD란 명령어간의 최소 간격을 클럭 싸이클(tCK) 수로 표시한 것이다. 통상적으로 tCCD는 반도체 장치의 생산 전에 이미 결정되며, (BL/2)와 일치하는 경우가 많다. BL은 버스트 길이(burst length)를 의미한다. 그리고, tCK은 내부 클럭 신호(PCLK)의 클럭 싸이클 수를 나타내는 단위로 사용된다. 즉, 1 tCK은 내부 클럭 신호(PCLK)의 한 클럭 싸이클(한 주기)을 의미한다.
기입 레이턴시가 7인 경우에는 기입 명령 신호(PWA)는 제7 플립플롭(317)의 입력 신호로 입력되어, 제6, 제5, 제4, 제3, 제2 및 제1 플립플롭(316, 315, 314, 313, 312, 311)을 순차적으로 거친다. 따라서, 제2 기입 마스터 신호(PWA_WL5)는 기입 명령 신호(PWA)에 비하여 약 3 tCK 큼 지연되어 발생되고, 제1 기입 마스터 신호(PWA_WL1)는 기입 명령 신호(PWA)에 비하여 기입 레이턴시에 해당하는 클럭 싸이클, 즉 7 tCK 만큼 지연되어 발생된다.
기입 레이턴시가 6인 경우에는 기입 명령 신호(PWA)는 제6 플립플롭(316)의 입력 신호로 입력되어, 제5, 제4, 제3, 제2 및 제1 플립플롭(315, 314, 313, 312, 311)을 순차적으로 거친다. 따라서, 제2 기입 마스터 신호(PWA_WL5)는 기입 명령 신호(PWA)에 비하여 약 2 tCK 큼 지연되어 발생되고, 제1 기입 마스터 신호(PWA_WL1)는 기입 명령 신호(PWA)에 비하여 기입 레이턴시에 해당하는 클럭 싸이클, 즉 6 tCK 만큼 지연되어 발생된다.
기입 레이턴시가 다른 값(예컨대, 5, 4, 3, 2 혹은 1)으로 설정된 경우에도, 기입 마스터 신호 발생부(310)의 동작은 상술한 기입 레이턴시가 7, 6인 경우와 동일하다. 다만, 기입 레이턴시가 4, 3, 2, 혹은 1인 경우에는 기입 명령 신호(PWA)는 제4, 제3, 제2 혹은 제1 플립플롭(314, 313, 312, 311)의 입력 신호로 입력되므로, 제2 기입 마스터 신호(PWA_WL5)는 발생(활성화)되지 않고, 제1 기입 마스터 신호(PWA_WL1)만 발생(활성화)된다.
버스트 마스터 신호 발생부(330)의 구성을 살펴보면, 버스트 마스터 신호 발생부(330)도 하나 이상의 레지스터들(331~334)를 포함한다. 본 실시예에서는 각 레지스터(331~334)는 플립플롭으로 구현된다.
버스트 마스터 신호 발생부(330)를 구성하는 플립플롭의 수는 버스트 길이(Burst Length, BL)에 의해 결정된다. 구체적으로는, 버스트 마스터 신호 발생 부(330)의 플립플롭의 수는 (BL/2)인 것이 바람직하다. 본 실시예에서는 BL=8 이므로, 버스트 마스터 신호 발생부(330)의 플립플롭의 수는 4이다. 설명의 편의상, 각 플립플롭(331~334)은 제8 내지 제11 플립플롭이라고 한다. 제8 내지 제11 플립플롭(331~334)의 클럭 단자(CK)로는 내부 클럭 신호(PCLK)가 입력된다.
제8 내지 제11 플립플롭(331~334)은 직렬로 연결되어, 이전 플립플롭의 출력 신호를 수신한다. 제8 플립플롭(331)은 제1 플립플롭(311)의 출력 신호인 제1 기입 마스터 신호(PWA_WL1)를 수신하고, 제9 플립플롭(332)은 제8 플립플롭(331)의 출력 신호를 수신하고, 제10 플립플롭(333)은 제9 플립플롭(332)의 출력 신호를 수신하며, 제11 플립플롭(334)은 제10 플립플롭(333)의 출력 신호를 수신한다. 그리고, 제11 플립플롭(334)의 출력 신호가 버스트 마스터 신호(PWA_BL)로서 출력된다.
따라서, 버스트 마스터 신호 발생부(330)는 기입 마스터 신호 발생부(310)의 최종 출력 신호,즉, 제1 기입 마스터 신호(PWA_WL1)를 (BL/2) 만큼 지연하여 버스트 마스터 신호(PWA_BL)를 출력한다. 결국, 버스트 마스터 신호 발생부(330)는 기입 명령 신호(PWA)에 비하여 기입 레이턴시(WL)만큼 지연된 신호를 (BL/2) 만큼 더 지연하여 출력한다.
도 4는 도 2에 도시된 슬래이브 유닛(22i, 230,i=0~n)의 일 구현예를 나타내는 회로도이다.
이를 참조하면, 도 4에는 칼럼 어드레스 신호를 위한 슬래이브 유닛(22i,i=0~n) 하나와 뱅크 어드레스 신호를 위한 슬래이브 유닛(230) 하나만이 도시되어 있으나, 칼럼 어드레스 신호와 뱅크 어드레스 신호를 구성하는 비트의 수만 큼 슬래이브 유닛이 구비되는 것이 바람직하다. 어드레스 신호(ADD)는 칼럼 어드레스 신호(A)와 뱅크 어드레스 신호(BA)를 포함한다.
칼럼 어드레스 신호(A)와 뱅크 어드레스 신호(BA)는 어드레스 버퍼(도 1의 120)의 출력 신호이거나 어드레스 버퍼(도 1의 120)의 출력 신호를 래치, 샘플링 또는 지연한 신호일 수 있다.
어드레스 신호(A, BA, CA 혹은 BAL)에 붙는 첨자(i) 혹은 숫자는 어드레스 신호 중의 임의의 한 비트 혹은 특정의 한 비트를 의미한다. 또한, 본 실시예에서는 한 비트의 뱅크 어드레스 신호(BA0)만 도시되어 있으나, 뱅크 어드레스 신호가 다수의 비트로 구성될 수 있음은 물론이다. 따라서, 총 슬래이브 유닛의 수는 칼럼 어드레스의 비트 수에 뱅크 어드레스의 비트 수를 더한 개수인 것이 바람직하다.
각 슬래이브 유닛(22i, 230,i=0~n)은 마스터 유닛(210)으로부터 출력되는 다수(여기서는, 3임)의 마스터 신호들(PWA_WL5, PWA_WL1, PWLA_BL)에 응답하여, 어드레스 신호의 임의의 한 비트 신호에 대응하는 지연 어드레스 비트 신호를 발생한다.
도 4(a)에 도시된 슬래이브 유닛(22i,i=0~n)과 도 4(b)에 도시된 슬래이브 유닛(230)의 구성과 동작은 동일하다. 다만, 도 4(a)에 도시된 슬래이브 유닛(22i,i=0~n)은 칼럼 어드레스 신호의 임의의 한 비트 신호(Ai, i=0~n)를 수신하고, 수신된 신호를 기입 레이턴시를 반영하여 지연시켜 지연 칼럼 어드레스 신호(CAi, i=0~n)를 발생한다.
도 4(b)에 도시된 슬래이브 유닛(230)은 뱅크 어드레스 신호의 임의의 한 비 트 신호(BA0)를 수신하고, 수신된 신호를 입력 레이턴시를 반영하여 지연시켜 지연 뱅크 어드레스 신호(BAL0)를 발생한다.
칼럼 어드레스 신호를 위한 슬래이브 유닛(22i,i=0~n)은 다수(여기서는, 3)의 플립플롭들(411, 412, 413)과 멀티플렉서(421)를 포함한다.
제1 플립플롭(411)의 클럭 단자(CK)로는 제2 기입 마스터 신호(PWA_WL5)가 입력되고, 입력 단자로는 칼럼 어드레스 비트 신호(Ai)가 입력된다. 따라서, 제1 플립플롭(411)은 제2 기입 마스터 신호(PWA_WL5)에 응답하여 입력 신호를 출력한다. 제2 플립플롭(412)의 클럭 단자(CK)로는 제1 기입 마스터 신호(PWA_WL1)가 입력되고, 입력 단자로는 멀티플렉서(421)의 출력 신호가 입력된다. 멀티플렉서(421)는 기입 레이턴시 코드 신호(WL_1234)에 응답하여 칼럼 어드레스 비트 신호와 이전 플립플롭(여기서는 제1 플립플롭(411))의 출력 신호 중 어느 하나를 선택하여 출력한다. 기입 레이턴시 코드 신호(WL_1234)는 입력 레이턴시가 1 내지 4 일때는 하이레벨로 활성화되고, 5 이상일 때는 로우레벨로 비활성화되는 신호이다. 제2 플립플롭(412)은 멀티플렉서(421)의 출력 신호를 수신하고, 제1 기입 마스터 신호(PWA_WL1)에 응답하여 입력 신호를 출력한다.
제3 플립플롭(413)의 클럭 단자(CK)로는 버스트 마스터 신호(PWA_BL)가 입력되고, 입력 단자로는 제2 플립플롭(412)의 출력 신호가 입력된다. 따라서, 제3 플립플롭(413)은 버스트 마스터 신호(PWA_BL)에 응답하여 입력 신호를 출력한다. 제3 플립플롭(413)의 출력 신호가 지연 칼럼 어드레스 비트 신호(CAi)가 된다.
뱅크 어드레스 신호를 위한 슬래이브 유닛(230)의 구성과 동작은 칼럼 어드 레스 신호를 위한 슬래이브 유닛(22i,i=0~n)의 구성과 동작과 동일하므로, 이에 대한 상세한 설명은 생략된다.
슬래이브 유닛(22i,i=0~n, 230)은 결국, 칼럼(혹은 뱅크) 어드레스 신호를 수신하고, 마스터 유닛(210)에서 발생되는 마스터 신호들(PWA_WL5, PWA_WL1, PWA_BL) 중 활성화된 마스터 신호들에 순차적으로 응답하여, 수신된 어드레스 신호(Ai, BA0)를 순차적으로 래치하여 출력함으로써, 궁극적으로는 수신된 어드레스 신호를 (WL + BL/2)만큼 지연하여 출력하게 된다.
도 5a는 기입 레이턴시가 6인 경우의 본 발명의 제1 실시예에 따른 레이턴시 제어 회로(200)의 동작을 나타내는 신호 타이밍도이다. 도 5b는 기입 레이턴시가 4인 경우의 본 발명의 제1 실시예에 따른 레이턴시 제어 회로(200)의 동작을 나타내는 신호 타이밍도이다.
0시점에서 외부에서 기입 명령(WR)이 입력되면, 기입 명령 신호(PWA)가 발생한다. 또한, 기입 명령(WR)과 함께, 입력 데이터(D0~D7)가 기입될 메모리셀을 지정하기 위한 어드레스 신호(ADD)가 입력된다. 0시점에서 기입 명령(WR) 인가 후, tCCD 간격을 두고 다음 명령이 인가될 수 있지만, 여기서는, 설명의 편의를 위하여, 0 시점에 인가되는 하나의 기입 명령(WR)만을 기준으로 하여 설명한다.
먼저, 도 3, 4 및 5a를 함께 참조하여, 기입 레이턴시가 6이고 tCCD가 4 tCK인 경우의 레이턴시 제어 회로(200)의 동작을 설명하면 다음과 같다.
마스터 유닛(210)의 기입 마스터 신호 발생부(310)의 동작을 살펴보면, 기입 레이턴시가 6이므로 WL6만 활성화되고 나머지 레이턴시 신호들(WLi, i=1,2,3,4,5, 7)은 비활성화된다. 따라서, 제6 멀티플렉서(326)는 기입 명령 신호(PWA)를 선택하여 출력하고, 나머지 멀티플렉서들(325~321)은 각각 이전 플립플롭(316~312)의 출력 신호를 선택하여 출력한다. 따라서, 기입 명령 신호(PWA)는 제6 플립플롭(316)으로 입력되어, 내부 클럭 신호(PCLK)에 동기되어 출력된다. 제5 멀티플렉서(325)는 이전 플립플롭, 즉 제6 플립플롭(316)의 출력 신호를 선택하여 출력하고, 이에 따라 제5 플립플롭(315)은 제6 플립플롭(316)의 출력 신호를 수신한다. 제5 플립플롭(315)은 내부 클럭 신호(PCLK)에 응답하여 입력 신호를 출력한다. 나머지 멀티플렉서(324, 323, 322, 321) 역시 이전 플립 플롭의 출력신호를 선택하여 출력하므로, 나머지 플롭플롭(324~321) 역시 이전 플립플롭의 출력신호를 입력받아, 내부 클럭 신호(PCLK)에 응답하여 입력된 신호를 출력한다. 제5 플립플롭(315)의 출력 신호가 제2 기입 마스터 신호(PWA_WL5)로서 출력되고, 제1 플립플롭(311)의 출력 신호가 제1 기입 마스터 신호(PWA_WL1)로서 출력된다.
따라서, 제2 기입 마스터 신호(PWA_WL5)는 기입 명령 신호(PWA)에 비하여 약 2 tCK 지연되어 발생되고, 제1 기입 마스터 신호(PWA_WL1)는 기입 명령 신호(PWA)에 비하여 기입 레이턴시에 해당하는 클럭 싸이클, 즉 6 tCK만큼 지연되어 발생된다.
버스트 마스터 신호 발생부(330)는 기입 마스터 신호 발생부(310)의 최종 출력 신호(제2 마스터 신호)를 4 tCK 만큼 지연하여 버스트 마스터 신호(PWA_BL)를 출력한다.
슬래이브 유닛(22i, 230)은 칼럼 및 뱅크 어드레스 신호(A, BA)를 포함하는 어드레스 신호(ADD)를 제2 기입 마스터 신호(PWA_WL5)에 응답하여 출력하고, 제2 기입 마스터 신호(PWA_WL5)에 응답하여 출력된 신호를 다시 제1 기입 마스터 신호(PWA_WL1)에 응답하여 출력하고, 제1 기입 마스터 신호(PWA_WL1)에 응답하여 출력된 신호를 마지막으로 버스트 마스터 신호(PWA_BL)에 응답하여 출력함으로써, 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)를 발생한다. 따라서, 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)는 어드레스 신호(ADD)의 입력 시점(0)으로부터 (WL+BL/2) tCK, 즉 10 tCK 후에 발생된다.
도 3, 4 및 5b를 함께 참조하여, 기입 레이턴시가 4이고, tCCD가 4 tCK인 경우의 레이턴시 제어 회로(200)의 동작을 설명하면 다음과 같다.
마스터 유닛(210)의 기입 마스터 신호 발생부(310)의 동작을 살펴보면, 기입 레이턴시가 4이므로 WL4만 활성화되고 나머지 레이턴시 신호들(WLi, i=1,2,3,5,6,7)은 비활성화된다. 따라서, 제4 멀티플렉서(324)는 기입 명령 신호(PWA)를 선택하여 출력하고, 기입 명령 신호(PWA)는 제4 플립플롭(324), 제3 플립플롭(323), 제2 플립플롭(322) 및 제1 플립플롭(321)으로 순차적으로 거치게 된다. 즉, 기입 명령 신호(PWA)는 먼저, 제4 플립플롭(324)에 의해 래치되고, 제4 플립플롭(324)의 출력 신호가 제3 플립플롭(323)에 의해 래치되고, 제3 플립플롭(323)의 출력 신호가 제2 플립플롭(322)에 의해 래치되고, 제2 플립플롭(322)의 출력 신호가 제1 플립플롭(321)에 의해 래치되어 출력된다.
따라서, 제5 플립플롭(325)의 출력 신호인 제2 기입 마스터 신호(PWA_WL5)는 활성화되지 않는다. 그리고, 제1 플립플롭(321)의 출력 신호인 제1 기입 마스터 신 호(PWA_WL1)는 기입 레이턴시에 상응하는 클럭 싸이클, 즉 4 tCK 만큼 지연되어 발생된다.
버스트 마스터 신호 발생부(330)는 기입 마스터 신호 발생부(310)의 최종 출력 신호(제2 마스터 신호)를 4 tCK 만큼 지연하여 버스트 마스터 신호(PWA_BL)를 출력한다.
슬래이브 유닛(22i, 230)은 칼럼 및 뱅크 어드레스 신호(A, BA)를 포함하는 어드레스 신호(ADD)를 제1 기입 마스터 신호(PWA_WL1)에 응답하여 출력하고, 제1 기입 마스터 신호(PWA_WL1)에 응답하여 출력된 신호를 버스트 마스터 신호(PWA_BL)에 응답하여 출력함으로써, 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)를 발생한다. 따라서, 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)는 어드레스 신호의 입력 시점(0)으로부터 (WL+BL/2) tCK, 즉 8 tCK 후에 발생된다. 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)는 tCCD(4tCK) 간격으로 발생될 수 있지만, 도 5a 및 도 5b에서는 0시점에 입력되는 하나의 기입 명령(WR)에 대응하는 지연 칼럼 및 뱅크 어드레스 신호(CA, BAL)만이 도시되어 있다.
도 3내지 도 5b에서는 tCCD=4, BL=8인 경우를 중심으로 설명하였다.
그러나, 마스터 유닛과 슬래이브 유닛은 tCCD 및 BL에 따라 변형될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 레이턴시 제어 회로(200')를 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 레이턴시 제어 회로(200') 역시 도 2에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어 회로(200')와 마 찬가지로, 마스터 유닛(810)과 다수의 슬래이브 유닛들(82i, i=0~n, 830)을 포함하며, 기입 레이턴시 신호(WLi, i는 자연수)에 기초하여 칼럼 어드레스 신호(CA) 및 뱅크 어드레스 신호(BAL)의 발생 시점을 제어한다
도 9는 도 8에 도시된 마스터 유닛(810)의 일 구현예를 나타내는 회로도이다.
이를 참조하면, 마스터 유닛(810)은 직렬로 연결되는 다수(여기서는, 8)의 레지스터들(911~918) 및 다수(여기서는 5)의 조합부(921~925)를 포함한다. 본 실시예에서 각 레지스터(911~918)는 플립플롭으로 구현되고, 조합부(921~925)는 논리곱 게이트(AND gate)로 구현된다.
설명의 편의상 플립플롭들을 제1 내지 제8플립플롭(911~918)으로 칭하고, 논리곱 게이트를 제1 내지 제5 논리곱 게이트(921~925)라 칭한다.
제1 내지 제8 플립플롭(911~918)은 직렬로 연결되고, 그 클럭 단자(CK)로는 내부 클럭 신호(PCLK)가 입력된다. 제1 플립플롭(911)은 기입 명령 신호(PWA)를 입력받고 제2 내지 제8 플립플롭(912~918)은 각각 이전 플립플롭의 출력 신호를 입력받아, 내부 클럭 신호(PCLK)에 동기되어 입력 신호를 출력한다. 따라서, 제1 내지 제8 플립플롭(911~918)은 1 내지 8 tCK 만큼 지연된 기입 명령 신호를 발생한다.
제1 논리곱 게이트(921)는 기입 명령 신호(PWA)와 내부 클럭 신호(PCLK)를 논리곱하여 제1 마스터 신호(CLK0)를 발생한다. 제2 논리곱 게이트(922)는 제2 플립플롭(912)의 출력 신호(즉, 2 tCK 만큼 지연된 기입 명령 신호)와 내부 클럭 신호(PCLK)를 논리곱하여 제2 마스터 신호(CLK2)를 발생한다. 제3 논리곱 게이 트(923)는 제4 플립플롭의 출력 신호(즉, 4 tCK 만큼 지연된 기입 명령 신호)와 내부 클럭 신호(PCLK)를 논리곱하여 제3 마스터 신호(CLK4)를 발생한다. 제4 논리곱 게이트(924)는 제6 플립플롭(916)의 출력 신호(즉, 6 tCK 만큼 지연된 기입 명령 신호)와 내부 클럭 신호(PCLK)를 논리곱하여 제4 마스터 신호(CLK6)를 발생한다. 그리고, 제5 논리곱 게이트(925)는 제8 플립플롭(918)의 출력 신호(즉, 8 tCK 만큼 지연된 기입 명령 신호)와 내부 클럭 신호(PCLK)를 논리곱하여 제5 마스터 신호(CLK8)를 발생한다.
따라서, 마스터 유닛(810)은 기입 명령 신호(PWA)를 내부 클럭 신호(PCLK)의 정수배(클럭 싸이클의 정수배) 단위로 지연시켜, 지연된 신호들 중에 소정의 신호를 마스터 신호로서 출력한다. 마스터 신호는 tCCD의 정수배 만큼의 간격을 가지는 것이 바람직하다. 본 실시예에서 tCCD는 2인 경우로서, 제1 내지 제5 마스터 신호(CLK0, CLK2, CLK4, CLK6, CLK8)는 2 tCK 간격을 가진다.
도 10은 도 8에 도시된 슬래이브 유닛의 일 구현예를 나타내는 회로도이다. 도 10에 도시된 슬래이브 유닛(82i, i=0~n)은 도 9에 도시된 마스터 유닛(810)의 출력 신호들(CLK0, CLK2, CLK4, CLK6, CLK8)에 응답하여 동작한다.
도 10을 참조하면, 슬래이브 유닛(82i, i=0~n)은 직렬로 연결되는 다수(여기서는, 5)의 레지스터들(1011~1015), 다수(여기서는 5)의 스위치들(1021~1025) 및 출력 래치(1030)를 포함한다. 본 실시예에서 각 레지스터(1011~1015)는 플립플롭으로 구현되고, 각 스위치(1021~1025)는 전송 게이트로 구현된다.
슬래이브 유닛(82i, i=0~n)은 마스터 유닛(810)으로부터 출력되는 다수(여기 서는, 5임)의 마스터 신호들(CLK0, CLK2, CLK4, CLK6, CLK8)에 응답하여, 어드레스 신호의 임의의 한 비트 신호(Ai, i=0~n)에 대응하는 지연 어드레스 비트 신호(CAi, i=0~n)를 발생한다.
좀 더 구체적으로 기술하면, 제1 내지 제5 플립플롭(1011~1015)은 각각 제1 내지 제5 마스터 신호(CLK0, CLK2, CLK4, CLK6, CLK8)를 클럭 단자(CK)의 입력 신호로서 수신한다. 제1 플립플롭(1011)은 어드레스 신호(Ai)를 수신하여, 제1 마스터 신호(CLK0)에 응답하여 출력한다. 제2 내지 제5 플립플롭(1012~1015)은 각각 이전 플립플롭(1011~1014)의 출력 신호를 수신하여, 제2 내지 제5 마스터 신호(CLK2, CLK4, CLK6, CLK8)에 응답하여 출력한다.
제1 내지 제5 마스터 신호(CLK0, CLK2, CLK4, CLK6, CLK8)가 2 tCK 간격을 가지는 신호들이므로, 제1 내지 제5 플립플롭(1011~1015)은 수신된 어드레스 신호(Ai)에 비하여 0, 2, 4, 6, 8 tCK 만큼씩 지연된 어드레스 신호(Ai_12, Ai_34, Ai_56, Ai_78, Ai_910)를 각각 발생한다.
제1 내지 제5 플립플롭의 출력 신호(Ai_12, Ai_34, Ai_56, Ai_78, Ai_910)는 각각 제1 내지 제5 스위치(1021~1025)를 통하여 선택적으로 출력 래치(1030)로 전달된다. 제1 내지 제5 스위치(1021~1025)는 각각 대응하는 기입 레이턴시 코드 신호(WL_12, WL_34, WL_56, WL_78, WL_910)에 응답하여 개폐된다.
기입 레이턴시 코드 신호(WL_12, WL_34, WL_56, WL_78, WL_910)는 기입 레이턴시 신호(WL)에 기초하여 활성화된다. 예를 들어, 기입 레이턴시가 1 또는 2일 때는 WL_12만 활성화되고, 기입 레이턴시가 3 또는 4일 때는 WL_34만 활성화되며, 기 입 레이턴시가 5 또는 6일 때는 WL_56만 활성화된다. 본 실시예에서는 기입 레이턴시가 9인 것으로 가정한다. 따라서, WL_910이 활성화되어, 제5 플립플롭의 출력 신호(Ai_910)가 출력 래치(1030)로 전달된다. 출력 래치(1030)의 전 단에, 제1 내지 제5 스위치(1021~1025)에서 출력되는 신호를 일시적으로 래치하기 위한 임시 래치(미도시)가 더 구비될 수 있다. 출력 래치(1030)는 래치 클럭 신호(LCLK)에 응답하여 입력 신호를 지연 어드레스 신호(CAi)로서 출력한다. 래치 클럭 신호(LCLK)는 기입 명령(WR) 대비 WL(혹은 WL+AL)만큼 지연된 신호를 내부 클럭 신호(PCLK)와 조합하여 얻어지는 신호이다. 따라서, 래치 클럭 신호(LCLK)는 기입 명령(WR) 대비 (WL) 혹은 (WL+AL) 만큼 지연되어 발생된다.
결국, 슬래이브 유닛(82i,i=0~n)은 칼럼 어드레스 신호(Ai)를 수신하고, 마스터 유닛(810)에서 발생되는 마스터 신호들(CLK0, CLK2, CLK4, CLK6, CLK8)에 순차적으로 응답하여, 수신된 어드레스 신호(Ai)를 순차적으로 출력함으로써, 궁극적으로는 수신된 칼럼 어드레스 신호(Ai)를 기입 레이턴시만큼 지연하여 출력하게 된다. 도 10에 도시된 슬래이브 유닛(82i,i=0~n)이 뱅크 어드레스 신호에도 적용될 수 있음은 물론이다.
슬래이브 유닛(82i,i=0~n)을 구성하는 플립플롭들의 수 및 스위치들의 수는 기입 레이턴시의 최대값에 따라 달라질 수 있으며, tCCD에 따라 달라질 수도 있다.
도 9 및 도 10에 도시된 마스터 유닛(810)과 슬래이브 유닛(82i,i=0~n)은 tCCD가 2인 경우이다. tCCD가 4인 경우에는 마스터 유닛(810)에서 출력되는 마스터 신호의 간격은 4 tCK 인 것이 바람직하다. 따라서, 도 9에 도시된 마스터 유 닛(810)으로부터 제1, 제3, 제5 마스터 신호(CLK0, CLK4, CLK8)만 출력되고, 제2, 제4 마스터 신호(CLK2, CLK6)는 출력될 필요가 없다. 이 경우, 슬래이브 유닛(82i,i=0~n)에서 제2, 제4 마스터 신호(CLK2, CLK6)를 수신하는 플립플롭(1012, 1014)은 불필요하므로, 슬래이브 유닛을 구성하는 플립플롭의 수는 더 줄어들게 된다.
도 11은 기입 레이턴시가 9인 경우의 본 발명의 제2 실시예에 따른 레이턴시 제어 회로(200')의 동작을 나타내는 신호 타이밍도이다. 도 9, 10 및 11을 함께 참조하여, 레이턴시 제어 회로(200')의 동작을 설명하면 다음과 같다.
0시점에서 외부에서 기입 명령(WR)이 입력되면, 기입 명령 신호(PWA)가 발생한다. 또한, 기입 명령(WR)과 함께 어드레스 신호(ADD)가 입력된다.
기입 명령 신호(PWA)와 내부 클럭 신호(PCLK)를 조합하여 제1 마스터 신호(CLK0)가 발생된다. 그리고, 2, 4, 6, 8 tCK 만큼 지연된 기입 명령 신호와 내부 클럭 신호(PCLK)를 각각 조합하여 제2, 3, 4, 5 마스터 신호(CLK2, CLK4, CLK6, CLK8)가 발생된다.
슬래이브 유닛(82i,i=0~n)은 수신된 어드레스 신호(Ai)를 마스터 유닛(810)에서 발생되는 마스터 신호들(CLK0, CLK2, CLK4, CLK6, CLK8)에 순차적으로 응답하여 출력함으로써, 수신된 어드레스 신호(Ai)에 비하여 0, 2, 4, 6, 8 tCK 만큼씩 지연된 어드레스 신호(Ai_12, Ai_34, Ai_56, Ai_78, Ai_910)를 각각 발생한다. 도 11에서는, 수신된 어드레스 신호(Ai)에 비하여 4, 6, 8 tCK 만큼씩 지연된 어드레스 신호(Ai_56, Ai_78, Ai_910)가 도시된다.
지연된 어드레스 신호들 중 하나(Ai_910)가 래치 클럭 신호(LCLK)에 응답하여 래치되어 지연 어드레스 신호(CAi)로서 발생된다. 지연 어드레스 신호(CAi)는 tCCD(2tCK) 간격으로 발생될 수 있지만, 도 11에서는 0시점에 입력되는 하나의 기입 명령(WR)에 대응하는 지연 어드레스 신호(CAi)만이 도시되어 있다.
상술한 실시예들에 따른 레이턴시 제어 회로(200, 200')는, 레이턴시 정보, 특히 기입 레이턴시 정보에 따라 어드레스를 지연하거나 어드레스의 발생시점을 제어한다. 그러나, 본 발명의 레이턴시 제어 회로는 레이턴시 정보에 따라 명령어를 지연하거나, 명령 신호의 발생 시점을 제어하는 데 적용될 수도 있다.
도 12는 도 1에 도시된 명령어 검출 회로의 일 구현예(180)를 나타내는 블록도이다. 이를 참조하면, 명령어 검출 회로(180)는 명령 버퍼(1210)와 명령 디코더(1220)를 포함한다. 반도체 메모리 장치(100)가 도 12에 도시된 명령어 검출 회로(180)를 포함하는 경우는, 명령 신호에 대해서 본 발명의 레이턴시 제어 방법을 적용하지 않는 경우이다.
도 13은 도 1에 도시된 명령어 검출 회로의 다른 일 구현예(180')를 나타내는 블록도이다. 이를 참조하면, 명령어 검출 회로(180')는 명령 버퍼(1210), 명령 신호를 위한 레이턴시 제어 회로(1300) 및 명령 디코더(1220)를 포함한다. 반도체 메모리 장치(100)가 도 13에 도시된 명령어 검출 회로(180')를 포함하는 경우는, 명령 신호에 대해서 본 발명의 레이턴시 제어 방법을 적용하는 경우이다.
명령 신호를 위한 레이턴시 제어회로(1300)는 추가 레이턴시 신호(ALj, j는 자연수)에 기초하여 명령 신호(CMD, 예컨대, /WE, /CS, /CAS)의 내부 발생 시점을 제어한다. 즉, 명령 신호를 위한 레이턴시 제어회로(1300)는 추가 레이턴시 신호(ALj, j는 자연수)에 기초하여 명령 신호(CMD, 예컨대, /WE, /CS, /CAS)를 지연한다.
명령 신호를 위한 레이턴시 제어 회로(1300)의 일 구현예가 도 14에 도시된다.
도 14를 참조하면, 레이턴시 제어 회로(1300)는 도 2 혹은 도 8에 도시된 레이턴시 제어 회로(200, 200')와 마찬가지로, 마스터 유닛(1310)과 다수의 슬래이브 유닛(132i,i= 0~k)을 포함한다.
마스터 유닛(1310)은 내부 클럭 신호(PCLK), 명령 기준 신호(INCMD) 및 추가 레이턴시 신호(ALi)에 응답하여 하나 이상의 마스터 신호들(MCLK)을 발생한다. 명령 기준 신호(INCMD)는 마스터 유닛(1310)이 내부 클럭 신호(PCLK)의 정수배(클럭 싸이클의 정수배) 간격을 가지는 마스터 신호들(MCLK)을 발생하는데 기준이 되는 신호이다. 명령 기준 신호(INCMD)는 외부에서 반도체 메모리 장치(100)로 명령 신호가 인가될 때 반드시 활성화되는 /CS 신호이거나, 이에 기초한 신호인 것이 바람직하다.
슬래이브 유닛(132i,i=0~k)은 대응되는 명령 신호(/WE, /CS,..., /CAS)를 마스터 유닛(210)에서 발생되는 하나 이상의 마스터 신호들(MCLKL)에 순차적으로 응답하여 래치하여 출력함으로써, 궁극적으로, 수신된 명령 신호(/WE, /CS, ..., /CAS)를 AL 만큼 지연하여 출력하게 된다.
마스터 유닛(1310)과 슬래이브 유닛(132i,i=0~k)은 상술한 마스터 유닛(210, 610 혹은 810)과 슬래이브 유닛(22i, 710, 혹은 82i)의 구성과 각각 동일하게 구현될 수 있다. 다만, 입출력되는 신호에 있어서 차이가 있을 뿐이다. 따라서, 마스터 유닛(1310)과 슬래이브 유닛(132i,i=0~k)의 상세한 구성 및 동작에 대한 설명은 생략된다.
본 발명의 일 실시예에 따른 명령 신호를 위한 레이턴시 제어 회로(1300)는 명령 디코더(1220) 전에 위치한다. 그러나, 명령 신호를 위한 레이턴시 제어 회로(1300)가 명령 디코더(1220) 후에 위치할 수도 있다. 즉, 디코딩된 명령 신호를 추가 레이턴시(AL)에 따라 제어할 수도 있다.
명령 신호를 위한 레이턴시 제어 회로(1300)가 포함된다면, 기입 명령 신호(PWA)는 추가 레이턴시 정보에 기초하여 발생된다. 즉, 외부로부터 인가되는 기입 명령에 비하여 AL 에 상응하는 클럭 싸이클 후에 기입 명령 신호(PWA)가 발생(활성화)된다. 따라서, AL에 상응하여 지연된 기입 명령 신호(PWA)를 기준으로 하여 제어되는 지연 칼럼 혹은 뱅크 어드레스 신호(CA 혹은 BAL)는 추가 레이턴시 정보 및 기입 레이턴시 정보에 기초하여 발생된다. 물론, 기입 명령 신호(PWA)는 레이턴시 정보와 상관없이 즉시 발생되고, 지연 칼럼 혹은 뱅크 어드레스 신호(CA 혹은 BAL)는 추가 레이턴시 정보 및 기입 레이턴시 정보에 기초하여 발생될 수도 있다.
상술한 본 발명의 실시예들에서는 레이턴시 회로의 마스터 유닛으로부터 발생되는 복수의 마스터 신호들간의 간격이 약 tCCD 간격을 가지도록 설정되나, 이에 한정되지 않는다.
도 15는 본 발명의 제3 실시예에 따른 레이턴시 제어 회로(200")를 나타내는 회로도이다.
본 발명의 제3 실시예에 따른 레이턴시 제어 회로(200")는 본 발명의 다른 실시예에 따른 레이턴시 제어 회로(200, 200')와 마찬가지로, 마스터 유닛(410)과 슬래이브 유닛(420)을 포함한다. 도 15에는 편의상 하나의 슬래이브 유닛(420)만이 도시되나, 어드레스 신호의 비트 수만큼의 슬래이브 유닛(420)이 구비될 수 있다. 즉, 레이턴시 제어 회로(200")는 마스터 유닛(410)으로부터 출력되는 다수의 마스터 신호들(CSi)을 공통으로 수신하는 다수의 슬래이브 유닛들을 구비한다.
본 발명의 제3 실시예에 따른 레이턴시 제어 회로(200")는 tCCD=2, BL=4, 최대 기입 레이턴시(WL)는 7인 것으로 가정한 경우의 구현예이다.
도 15를 참조하면, 마스터 유닛(410)은 직렬(cascade 혹은 series)로 연결되는 다수의 레지스터들(411~419) 및 다수의 멀티플렉서(321~327)를 포함한다. 본 실시예에서 각 레지스터(411~419)는 플립플롭으로 구현된다. 마스터 유닛(410)을 구성하는 플립플롭의 수는 기입 레이턴시(WL)의 최대값 및 버스트 길이(BL)에 의해 결정된다. 예를 들어, DDR2 메모리 장치에서, 기입 레이턴시의 최대값이 M(M은 1이상의 자연수)이고 버스트 길이가 BL이면, 마스터 유닛(410)의 플립플롭은 적어도 (WL+BL/2)개 구비되는 것이 바람직하다.
마스터 유닛(410)의 구성은 도 3에 도시된 마스터 유닛(210)의 구성과 유사하다. 마스터 유닛(410)에서 "410-1", "410-2"로 표시된 부분은 도 3에 도시된 마스터 유닛(210)에서 기입 마스터 신호 발생부(310) 및 버스트 마스터 신호 발생 부(330)에 각각 해당된다. 다만, 마스터 유닛(410)으로부터 출력되는 다수의 마스터 신호들(CSi, 예를 들어, CS1~CS6)의 간격이 tCCD의 정수배가 되지 않을 수도 있다는 점에서 차이가 있다. 즉, 마스터 유닛(410)으로부터 출력되는 다수의 마스터 신호들(CSi, 예를 들어, CS1~CS6) 중 인접하는 마스터 신호간의 간격은 tCCD를 초과하지 않는 범위내에서 적절하게 결정될 수 있다.
본 발명의 일 실시예에서, 마스터 신호간의 간격은 (BL/2-0.5) tCK, 즉 tCCD-0.5tCK 이하일 수 있다. 0.5tCK는 플립플롭을 통해 신호(예를 들어, PWA 혹은 Ai)를 전달함에 있어서 마진을 고려한 것이다. 마진(0.5tCK)은 달라질 수 있다. 따라서, 인접하는 마스터 신호 간의 간격은 (BL/2-α) tCK 이하일 수 있으며, α는 0이상이고 tCCD보다 작은(바람직하게는 1보다 작은) 실수이다.
이와 같이, 마스터 신호간의 간격을 tCCD 간격이 아닌 (BL/2-α) tCK로 조절하기 위하여, 마스터 유닛을 구성하는 플립플롭의 내부 노드로부터 신호를 출력할 필요가 있다. 플립플롭의 구성에 대해서는 상세히 후술된다.
도 15에 도시된 본 발명의 일 실시예에서는, 마스터 신호(CSi)간의 간격이 (BL/2-0.5) tCK, 즉 1.5tCK이다. 그러나, 마스터 신호(CSi)간의 간격이 모두 1.5tCK일 필요는 없으며, 1.5, 1.0 tCK 등 서로 다른 간격을 가질 수도 있다. 또한, 전체적인 지연시간을 적절히 조절하기 위하여, 마스터 신호(CSi)간의 간격 중 적어도 하나는 1.0tCK이하(예를 들어, 0.5tCK)가 될 수도 있다.
슬래이브 유닛(420)은 다수(여기서는, 6)의 플립플롭들(421~426)과 멀티플렉서들(431~435)을 포함한다.
슬래이브 유닛(420)의 플립플롭들(421~426)은 직렬로 연결되며, 마스터 유닛(410)으로부터 출력되는 다수의 마스터 신호들(CSi) 중 대응하는 신호에 응답하여, 입력되는 신호를 수신한다. 슬래이브 유닛(420)은 기입 명령 신호(PWA)에 응답하여 어드레스 신호(TAi)를 래치하여 출력하기 위한 플립플롭(427)을 더 구비할 수 있다. 어드레스 신호(TAi)는 어드레스 버퍼(도1의 120) 에서 출력되는 신호(ADD)일 수 있다. 플립플롭(427)은 어드레스 버퍼(도 1의 120)가 다음 어드레스 신호를 출력하기 전에 이전 어드레스 신호를 래치해 두는 역할을 할 수 있다.
멀티플렉서들(431~435)은 각각 대응되는 기입 레이턴시 코드 신호(WL_67, WL_5, WL_34, WL_2, WL_1)에 응답하여 이전 플립플롭의 출력신호와 어드레스 신호(Ai) 중 어느 하나를 선택하여 출력한다. WL_67, WL_5, WL_34, WL_2, WL_1는 기입 레이턴시 정보에 기초하여 활성화된다. 예를 들어, 기입 레이턴시가 1일 때는 WL_1만, 기입 레이턴시가 2일 때는 WL_2만 활성화되고, 기입 레이턴시가 3 또는 4일 때는 WL_34만 활성화되며, 기입 레이턴시가 5일 때는 WL_5만, 기입 레이턴시가 6 또는 7일 때는 WL_67만 활성화된다. 따라서, 기입 레이턴시가 1일 때는 어드레스 신호(Ai)는 플립플롭들(422, 421)에 의해 순차적으로 지연되어 지연 어드레스 신호(CAi)로서 발생되고, 기입 레이턴시가 6 또는 7일 때는 어드레스 신호(Ai)는 플립플롭들(426, 425, 424, 423, 422 및 421)에 의해 순차적으로 지연되어 지연 어드레스 신호(CAi)로서 발생된다.
결국, 슬래이브 유닛(420)은 어드레스 신호(Ai)를 수신하고, 마스터 유닛(410)에서 발생되는 마스터 신호들(CSi) 중 활성화된 마스터 신호들에 순차적으 로 응답하여, 수신된 어드레스 신호(Ai)를 순차적으로 래치하여 출력함으로써, 궁극적으로는 수신된 어드레스 신호를 (WL + BL/2)만큼 지연하여 출력하게 된다.
도 16a는 기입 레이턴시(WL)가 7이고 버스트 길이(BL)가 4인 경우의 본 발명의 제3 실시예에 따른 레이턴시 제어 회로(200")의 동작을 나타내는 신호 타이밍도이다.
도 15 및 16a를 함께 참조하여, WL이 7이고 tCCD가 2 tCK인 경우의 레이턴시 제어 회로(200")의 동작을 설명하면 다음과 같다.
마스터 유닛(410)의 동작을 살펴보면, 기입 레이턴시가 7이므로 WL7만 활성화되고 나머지 레이턴시 신호들(WLi, i=1~6)은 비활성화된다. 따라서, 멀티플렉서(419)는 기입 명령 신호(PWA)를 선택하여 출력하고, 나머지 멀티플렉서들(418~411)은 각각 이전 플립플롭(419~412)의 출력 신호를 선택하여 출력한다. 따라서, 기입 명령 신호(PWA)는 플립플롭(419)으로 입력되어, 내부 클럭 신호(PCLK)의 상승 에지(rising edge)에 동기되어 출력된다. 플립플롭(419)의 출력 신호는 다음 플립플롭(418)으로 입력되어 내부 클럭(PCLK)의 하강 에지(falling edge)에 동기되어 제1 마스터 신호(CS1)로 출력되고 또한 내부 클럭(PCLK)의 상승 에지에 동기되어 출력된다. 플립플롭(418)의 출력 신호는 다음 플립플롭(417)으로 입력되어 내부 클럭(PCLK)의 상승 에지에 동기되어 출력된다. 이와 같은 방식으로 기입 명령 신호(PWA)는 9개의 플립플롭들(419부터 411까지)을 거치게 되고, 약 1.5tCK 간격으로 제1 내지 제6 마스터 신호(CS1~CS6)가 발생된다.
따라서, 기입 명령(WR) 및 어드레스 신호(ADD)가 입력되는 시점(0)으로부터, 약 1.5, 3, 4.5, 6, 7.5, 8 tCK 후에 각각 제1 내지 제6 마스터 신호(CS1~CS6)가 활성화된다.
슬래이브 유닛(420)은 어드레스 신호(Ai)를 제1 마스터 신호(CS1)에 응답하여 출력하고, 제1 마스터 신호(CS1)에 응답하여 출력된 신호를 다시 제2 마스터 신호(CS2)에 응답하여 출력하는 방식으로 제1 내지 제6 마스터 신호(CS1~CS6)에 응답하여 어드레스 신호(Ai)를 순차적으로 지연함으로써, 지연 어드레스 신호(CAi)를 발생한다. 따라서, 지연 어드레스 신호(CAi)는 어드레스 신호(ADD)의 입력 시점(0)으로부터 (WL+BL/2) tCK, 즉 9 tCK 후에 발생된다.
도 16b는 기입 레이턴시(WL)가 1이고 버스트 길이(BL)가 4인 경우의 본 발명의 제3 실시예에 따른 레이턴시 제어 회로(200")의 동작을 나타내는 신호 타이밍도이다.
도 15 및 16b를 함께 참조하여, WL이 1이고 tCCD가 2 tCK인 경우의 레이턴시 제어 회로(200")의 동작을 설명하면 다음과 같다.
마스터 유닛(410)의 동작을 살펴보면, 기입 레이턴시가 1이므로 WL1만 활성화되고 나머지 레이턴시 신호들(WLi, i=2~7)은 비활성화된다. 따라서, 기입 명령 신호(PWA)는 플립플롭(413)으로 입력되어, 내부 클럭 신호(PCLK)의 상승 에지(rising edge)에 동기되어 출력된다. 플립플롭(413)의 출력 신호는 다음 플립플롭(412)으로 입력되어, 내부 클럭(PCLK)의 하강 에지(falling edge)에 동기되어 제 5 마스터 신호(CS5)로 출력되고 또한 내부 클럭(PCLK)의 상승 에지에 동기되어 출력된다. 플립플롭(413)의 출력 신호는 다음 플립플롭(411)로 입력되어, 내부 클 럭(PCLK)의 상승 에지에 동기되어 출력된다. 플립플롭(411)의 출력 신호가 제5 마스터 신호(CS6)이다. 따라서 기입 명령 신호(PWA)는 3개의 플립플롭들(413부터 411까지)을 거치게 되고, 약 1.5tCK 간격으로 제5 및 제6 마스터 신호(CS5, CS6)가 발생된다.
따라서, 기입 명령(WR) 및 어드레스 신호(ADD)가 입력되는 시점(0)으로부터, 1.5, 3 tCK 후에 각각 제5 및 제6 마스터 신호(CS5, CS6)가 활성화된다. 나머지 마스터 신호들(CS1~CS4)는 활성화되지 않는다.
슬래이브 유닛(420)은 어드레스 신호(Ai)를 제5 마스터 신호(CS5)에 응답하여 출력하고, 제5 마스터 신호(CS5)에 응답하여 출력된 신호를 다시 제6 마스터 신호(CS6)에 응답하여 출력함으로써, 지연 어드레스 신호(CAi)를 발생한다. 따라서, 지연 어드레스 신호(CAi)는 어드레스 신호(ADD)의 입력 시점(0)으로부터 (WL+BL/2) tCK, 즉 3 tCK 후에 발생된다.
도 17a 및 도 17b는 각각 본 발명의 일 실시예에 따른 레이턴시 제어 회로에 사용되는 플립플롭의 회로도이다.
도 17a를 참조하면, 플립플롭(1710)은 스위치 소자(TG1, TG2) 및 인버터들(IV1, IV2, IV3)을 포함한다. 스위치 소자(TG1, TG2)는 전송 게이트(transmission gate)로 구현될 수 있다.
제1 스위치 소자(TG1)는 클럭 신호(PCLK)의 제1 로직 레벨(예를 들어, 로직 로우)에 응답하여 입력 신호를 수신한다. 즉, 제1 스위치 소자(TG1)는 클럭 신호(PCLK)의 제1 로직 레벨 동안에 온되어 입력 신호를 수신하고, 클럭 신호(PCLK) 의 제2 로직 레벨(예를 들어, 로직 하이)에서는 오프된다. 인버터들(IV1, IV2, IV3)은 래치 역할을 한다. 제1 스위치 소자(TG1)를 통해 수신된 신호는 내부에 래치되고, 또한, 제1 출력 신호(OUTf)로서 출력된다. 제2 스위치 소자(TG2)는 클럭 신호(PCLK)의 제2 로직 레벨에 응답하여 래치된 신호를 제2 출력 신호(OUTr)로서 출력한다. 따라서, 제1 출력 신호(OUTf)는 클럭 신호(PCLK)의 제1 에지(예를 들어, 하강 에지, falling edge)에서 출력되고, 제2 출력 신호(OUTr)는 클럭 신호(PCLK)의 제2 에지(예를 들어, 상승 에지, rising edge)에서 출력된다. 그러므로, 제1 출력 신호(OUTf)와 제2 출력 신호(OUTr)는 클럭 신호(PCLK)의 1/2 클럭 싸이클 간격을 가진다.
도 17a를 참조하면, 도 17b에 도시된 플립플롭(1720)은 도 17a에 도시된 플립플롭(1710)에 비하여, 지연 소자(1721)를 더 구비한다. 지연소자(1721)는 플립플롭(1720)의 내부 노드의 신호(예를 들어, 인버터(IV2)의 출력 신호)를 소정 시간 지연하여 출력한다. 따라서, 지연소자(1721)의 출력신호(OUTs)는 제2 출력 신호(OUTr)와 소정 간격을 가진다. 지연소자(1721)의 지연시간을 조절함으로써, 지연소자(1721)의 출력신호(OUTs)와 제2 출력 신호(OUTr)간의 간격은 임의로 조절될 수 있다. 이와 같이 함으로써, 마스터 신호들간의 간격을 조절할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 레이턴시 제어 회로를 마스터와 슬래이브 구조로 함으로써, 슬래이브 유닛에 포함되는 레지스터의 수가 tCCD 혹은 BL에 비례하여 현저하게 줄어든다. 따라서, 레이턴시 제어를 위해 필요한 총 레지스터의 수가 현저하게 줄어들어, 전류 소모량이 줄어들고 레이아웃 면적도 줄어든다.

Claims (33)

  1. 반도체 메모리 장치의 레이턴시를 제어하는 회로에 있어서,
    소정의 기준 신호 및 내부 클럭 신호에 응답하여, 명령어간의 최소 간격(tCCD) 이하의 간격을 가지는 다수의 마스터 신호들을 발생하는 마스터 유닛; 및
    상기 다수의 마스터 신호들을 공통으로 수신하는 다수의 슬래이브 유닛들을 구비하며,
    상기 다수의 슬래이브 유닛들 각각은
    다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 레이턴시 정보에 기초한 출력 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  2. 제1항에 있어서,
    상기 마스터 유닛은 각각이 상기 내부 클럭 신호에 응답하는 다수의 마스터 레지스터들을 구비하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 다수의 마스터 신호들 중 대응되는 마스터 신호에 각각 응답하는 다수의 슬래이브 레지스터들을 구비하며,
    상기 다수의 슬래이브 유닛들 중 하나의 슬래이브 유닛에 구비되는 슬래이브 레지스터들의 수는 상기 다수의 마스터 레지스터들의 수보다 적은 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  3. 제1항에 있어서,
    상기 소정의 기준 신호는, 외부에서 인가되는 기입 명령에 기초하여 내부적으로 발생되는 기입 명령 신호이고,
    상기 다수의 어드레스 신호들은 칼럼 어드레스 신호들 및 뱅크 어드레스 신호들을 포함하고,
    상기 다수의 슬래이브 유닛들 각각은
    상기 다수의 어드레스 신호들 중 대응되는 어드레스 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  4. 제3항에 있어서, 상기 마스터 유닛은
    상기 기입 명령 신호가 활성화되는 시점으로부터 m(m은 자연수) 클럭 싸이클 후에 상기 다수의 마스터 신호들 중 제1 기입 마스터 신호를 활성화하는 기입 마스터 신호 발생부; 및
    상기 제1 기입 마스터 신호가 활성화되는 시점으로부터 n(n은 자연수) 클럭 싸이클 후에 버스트 마스터 신호를 활성화는 버스트 마스터 신호 발생부를 포함하며,
    상기 m은 상기 레이턴시 정보에 기초한 자연수이고, 상기 n은 버스트 길이에 기초한 자연수인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  5. 제4항에 있어서, 상기 마스터 유닛은
    (m-k((k는 자연수))가 0보다 큰 경우, 상기 기입 명령 신호가 활성화되는 시점으로부터 (m-k) 클럭 싸이클 후에 상기 다수의 마스터 신호들 중 제2 기입 마스터 신호를 더 활성화하고,
    상기 k는 상기 명령어간의 최소 간격(tCCD)의 정수배에 해당하는 클럭 싸이클 수인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  6. 제4항 또는 제 5항에 있어서, 상기 다수의 슬래이브 유닛들 각각은
    상기 제1 기입 마스터 신호에 응답하여 선택된 신호를 래치하여 출력하는 제1 레지스터; 및
    상기 버스터 마스터 신호에 응답하여 상기 제1 레지스터의 출력 신호를 래치하여 지연 어드레스 신호로서 출력하는 제2 레지스터를 포함하며,
    상기 선택된 신호는 상기 제2 기입 마스터 신호가 활성화된 경우에는, 상기 대응되는 어드레스 신호가 제2 기입 마스터 신호에 응답하는 제3 레지스터에 의하여 래치되어 출력된 신호이고,
    상기 제2 기입 마스터 신호가 활성화되지 않은 경우에는, 상기 대응되는 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  7. 제3항에 있어서, 상기 마스터 유닛은
    m(m은 자연수)개의 레지스터들;
    다수의 선택회로들; 및
    상기 m개의 레지스터들 중에서 m번째 레지스터의 출력 신호를 상기 내부 클럭 신호에 응답하여 쉬프트시키기 위하여 직렬로 접속된 n(n은 자연수)개의 레지스터들을 구비하며,
    상기 다수의 선택회로들 각각은, 상기 레이턴시 정보에 기초하여 발생되는 레이턴시 신호들 중 대응되는 레이턴시 신호에 기초하여, 상기 기입 명령 신호와 상기 m개의 레지스터들 중에서 대응되는 어느 하나의 레지스터의 출력 신호 중에서 하나를 상기 m개의 레지스터들 중에서 대응되는 다른 하나의 레지스터의 입력 신호로서 출력하고,
    상기 m개의 레지스터들 각각은, 상기 내부 클럭 신호에 응답하여 상기 선택회로들 중에서 대응되는 선택회로로부터 출력된 신호를 래치하고,
    상기 다수의 마스터 신호들 중에서 제1 기입 마스터 신호는 상기 m개의 레지스터들 중에서 m번째 레지스터의 출력 신호이고,
    상기 다수의 마스터 신호들 중에서 버스트 마스터 신호는 상기 n개의 레지스터들 중에서 (버스트 길이/2)번째 레지스터의 출력 신호인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  8. 제7항에 있어서,
    상기 다수의 마스터 신호들 중에서 제2 기입 마스터 신호는 상기 m개의 레지스터들 중에서 (m-(버스트 길이/2))번째 레지스터의 출력 신호인 것을 특징으로 하 는 반도체 메모리 장치의 레이턴시 제어 회로.
  9. 제8항에 있어서, 상기 다수의 슬래이브 유닛들 각각은
    상기 제2 기입 마스터 신호에 응답하여 상기 대응되는 어드레스 신호를 래치하는 제1 레지스터;
    상기 대응되는 레이턴시 신호에 기초하여 상기 대응되는 어드레스 신호와 상기 제1 레지스터의 출력 신호 중에서 어느 하나를 선택적으로 출력하는 어드레스 선택회로;
    상기 제1 기입 마스터 신호에 응답하여 상기 어드레스 선택회로의 출력신호를 래치하는 제2 레지스터; 및
    상기 버스트 마스터 신호에 응답하여 상기 제2 레지스터의 출력 신호를 래치하는 제3 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  10. 제9항에 있어서,
    상기 제2 기입 마스터 신호가 활성화되는 시점과 상기 제1 기입 마스터 신호가 활성화되는 시점 사이의 간격, 및 상기 제1 기입 마스터 신호가 활성화되는 시점과 상기 버스트 마스터 신호가 활성화되는 시점 사이의 간격은 상기 내부 클럭 신호의 (버스트 길이/2) 싸이클 수에 해당하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  11. 제3항에 있어서, 상기 마스터 유닛은
    상기 기입 명령 신호를 수신하여 상기 내부 클럭 신호의 1 내지 m(m은 자연수) 클럭 싸이클만큼 지연시키고, 상기 1 내지 m 클럭 싸이클 만큼 지연된 기입 명령 신호들 중 적어도 하나의 신호를 상기 내부 클럭 신호와 조합하고, 상기 기입 명령 신호를 상기 내부 클럭 신호와 조합하여 상기 다수의 마스터 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  12. 제11항에 있어서, 상기 다수의 슬래이브 유닛들 각각은
    상기 대응하는 어드레스 신호를 수신하고, 상기 다수의 마스터 신호들에 순차적으로 응답하여 상기 수신된 어드레스 신호를 지연시키며, 지연된 어드레스 신호들 중 레이턴시 정보에 상응하는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  13. 제3항에 있어서, 상기 마스터 유닛은
    직렬로 접속되며 각각이 상기 내부 클럭 신호에 응답하는 다수의 마스터 레지스터들; 및
    상기 다수의 마스터 레지스터들 중 대응하는 마스터 레지스터의 출력 신호와 상기 내부 클럭 신호를 조합하고, 상기 기입 명령 신호와 상기 내부 클럭 신호를 조합하여 상기 다수의 마스터 신호들을 발생하는 다수의 로직 게이트를 포함하며,
    상기 다수의 마스터 레지스터들 중 첫번째 마스터 레지스터는 상기 기입 명령 신호를 수신하고, 상기 다수의 마스터 레지스터들 중 나머지 마스터 레지스터들은 직렬로 연결된 이전 마스터 레지스터의 출력 신호를 각각 수신하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  14. 제13항에 있어서, 상기 다수의 슬래이브 유닛들 각각은
    직렬로 접속되며, 각각이 상기 다수의 마스터 신호들 중에서 대응되는 마스터 신호에 응답하는 다수의 슬래이브 레지스터들;
    상기 다수의 슬래이브 레지스터들의 출력 신호들 중에서 레이턴시 정보에 상응하는 출력 신호를 출력하기 위한 스위칭 회로; 및
    상기 스위칭 회로의 출력 신호를 래치하는 래치를 포함하며,
    상기 다수의 슬래이브 레지스터들 중 첫 번째 슬래이브 레지스터는 상기 대응하는 어드레스 신호를 수신하고, 상기 다수의 슬래이브 레지스터들 중 나머지 슬래이브 레지스터들은 직렬로 연결된 이전 슬래이브 레지스터의 출력 신호를 각각 수신하는 상기 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  15. 제3항에 있어서, 상기 마스터 유닛은
    상기 기입 명령 신호가 활성화된 이후, "명령어간 최소 간격(tCCD)- α"간격을 가지는 다수의 마스터 신호들을 발생하며,
    상기 α는 0보다 크거나 같고 tCCD 보다 작은 값인 것을 특징으로 하는 반도 체 메모리 장치의 레이턴시 제어 회로.
  16. 제1항에 있어서, 상기 레이턴시 정보는,
    기입 레이턴시(write latency) 및 추가 레이턴시(additive latency) 중 적어도 하나에 기초한 정보인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  17. 반도체 메모리 장치의 레이턴시를 제어하는 회로에 있어서,
    내부 클럭 신호에 응답하여 소정의 기준 신호가 활성화되는 시점으로부터 m 클럭 싸이클 후에 활성화되는 제1 마스터 신호를 출력하는 마스터 유닛; 및
    상기 제1 마스터 신호를 공통으로 수신하는 다수의 슬래이브 유닛들을 구비하며,
    상기 다수의 슬래이브 유닛들 각각은
    다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 상기 제1 마스터 신호에 응답하여 래치하여 출력하고,
    상기 m은 레이턴시 정보에 기초하는 수인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  18. 제 17항에 있어서,
    상기 마스터 유닛은 상기 제1 마스터 신호가 활성화되는 시점으로부터 n클럭 싸이클 후에 활성화되는 제2 마스터 신호를 더 출력하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 제1 마스터 신호에 응답하여 래치된 신호를 상기 제2 마스터 신호에 응답하여 래치하며,
    상기 n은 (버스트 길이/2)에 상응하는 수인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  19. 제 16항에 있어서,
    상기 마스터 유닛은 상기 내부 클럭 신호에 응답하여 입력 신호를 래치하며, 직렬로 연결된 (m+n) 개의 레지스터들을 포함하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 제1 마스터 신호 및 상기 제2 마스터 신호에 각각 응답하여 입력 신호를 래치하며, 직렬로 연결된 적어도 두 개의 레지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  20. 제 17항에 있어서,
    상기 소정의 기준 신호는 외부의 기입 명령에 기초하여 발생되는 기입 명령 신호이고,
    상기 마스터 유닛은, (n-k((k는 자연수))가 0보다 큰 경우, 상기 기입 명령 신호가 활성화되는 시점으로부터 (n-k) 클럭 싸이클 후에 활성화되는 제2 마스터 신호를 더 출력하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 제2 마스터 신호에 응답하여 상기 다수의 어드레스 신호들 중 대응되는 신호를 래치하고, 상기 제2 마스터 신호에 응답하여 래치된 신호를 상기 제1 마스터 신호에 응답하여 래치하며,
    상기 k는 명령어간의 최소 간격(tCCD)의 정수배에 해당하는 클럭 싸이클 수인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  21. 제 17항에 있어서, 상기 레이턴시 정보는 설정된 기입 레이턴시 및/또는 추가 레이턴시를 반영하는 정보인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  22. 반도체 메모리 장치의 레이턴시를 제어하는 회로에 있어서,
    소정의 기준 신호 및 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α"간격을 가지는 다수의 마스터 신호들을 발생하는 마스터 유닛; 및
    상기 다수의 마스터 신호들을 공통으로 수신하는 다수의 슬래이브 유닛들을 구비하며,
    상기 다수의 슬래이브 유닛들 각각은
    다수의 명령 신호들 또는 다수의 어드레스 신호들 중 대응되는 신호를 상기 다수의 마스터 신호들에 순차적으로 응답하여 지연시키며, 지연된 신호들 중 레이턴시 정보에 상응하는 신호를 출력하고,
    상기 α는 0보다 크거나 같고 tCCD 보다 작은 값인 것을 특징으로 하는 반도 체 메모리 장치의 레이턴시 제어 회로.
  23. 제22항에 있어서, 상기 레이턴시 정보는
    기입 레이턴시(write latency) 및 추가 레이턴시(additive latency) 중 적어도 하나에 기초한 정보이며,
    상기 α는 0 또는 0.5tCK 인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  24. 제23항에 있어서,
    상기 소정의 기준 신호는 외부의 기입 명령에 기초하여 발생되는 기입 명령 신호이고,
    상기 마스터 유닛은,
    직렬로 접속되며 각각이 상기 내부 클럭 신호에 응답하는 다수의 마스터 레지스터들; 및
    상기 다수의 마스터 레지스터들 중 대응하는 마스터 레지스터의 출력 신호와 상기 내부 클럭 신호를 조합하고, 상기 기입 명령 신호와 상기 내부 클럭 신호를 조합하여 상기 다수의 마스터 신호들을 발생하는 다수의 로직 게이트를 포함하며,
    상기 다수의 마스터 레지스터들 중 첫번째 마스터 레지스터는 상기 기입 명령 신호를 수신하고, 상기 다수의 마스터 레지스터들 중 나머지 마스터 레지스터들은 직렬로 연결된 이전 마스터 레지스터의 출력 신호를 각각 수신하는 것을 특징으 로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  25. 반도체 메모리 장치에 있어서,
    다수의 메모리셀들을 포함하는 메모리셀 어레이;
    외부 클럭 신호에 기초하여 내부 클럭 신호를 발생하는 클럭 회로;
    외부 명령 신호를 수신하고, 상기 외부 명령 신호를 디코딩하여 디코딩된 내부 명령 신호를 발생하는 명령어 검출 회로;
    상기 디코딩된 내부 명령 신호 중 제1 명령 신호에 응답하여 레이턴시 정보를 설정하기 위한 모드 레지스터 셋 회로; 및
    상기 레이턴시 정보에 기초하여, 데이터가 입/출력될 메모리셀을 지정하기 위한 다수의 어드레스 신호들을 지연하는 제1 레이턴시 제어 회로를 구비하며,
    상기 제1 레이턴시 제어 회로는,
    상기 내부 명령 신호 중 제2 명령 신호 및 상기 내부 클럭 신호에 응답하여, "명령어간 최소 간격(tCCD)- α"간격을 가지는 다수의 마스터 신호들을 발생하는 마스터 유닛; 및
    상기 다수의 마스터 신호들을 공통으로 수신하는 다수의 슬래이브 유닛들을 구비하며,
    상기 다수의 슬래이브 유닛들 각각은
    상기 다수의 어드레스 신호들 중 대응되는 신호를 수신하여, 상기 레이턴시 정보에 기초한 출력 신호를 발생하고,
    상기 α는 0보다 크거나 같고 tCCD 보다 작은 값인것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 마스터 유닛은 각각이 상기 내부 클럭 신호에 응답하는 다수의 마스터 레지스터들을 구비하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 다수의 마스터 신호들 중 대응되는 마스터 신호에 각각 응답하는 다수의 슬래이브 레지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제25항에 있어서,
    상기 제2 명령 신호는 외부에서 인가되는 기입 명령에 기초하여 내부적으로 발생되는 기입 명령 신호인 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서,
    상기 마스터 유닛은, 상기 기입 명령 신호가 활성화되는 시점으로부터 m 클럭 싸이클후에 상기 다수의 마스터 신호들 중 제1 기입 마스터 신호를 활성화하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 제1 마스터 신호에 응답하여, 상기 대응되는 어드레스 신호에 기초한 신호를 래치하여 출력하며,
    상기 m은 상기 레이턴시 정보에 기초하는 자연수인 것을 특징으로 하는 반도 체 메모리 장치.
  29. 제 28항에 있어서,
    상기 마스터 유닛은 상기 제1 마스터 신호가 활성화되는 시점으로부터 n클럭 싸이클 후에 활성화되는 제2 마스터 신호를 더 출력하고,
    상기 다수의 슬래이브 유닛들 각각은 상기 제1 마스터 신호에 응답하여 래치된 신호를 상기 제2 마스터 신호에 응답하여 래치하여 출력하며,
    상기 n은 (버스트 길이/2)에 상응하는 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  30. 제27항에 있어서,
    상기 마스터 유닛은 상기 기입 명령 신호를 수신하여 상기 내부 클럭 신호의 1 내지 m(m은 자연수) 클럭 싸이클만큼 지연시키고, 상기 1 내지 m 클럭 싸이클 만큼 지연된 기입 명령 신호들 중 적어도 하나의 신호를 상기 내부 클럭 신호와 조합하고, 상기 기입 명령 신호를 상기 내부 클럭 신호와 조합하여 상기 다수의 마스터 신호들을 발생하며,
    상기 다수의 슬래이브 유닛들 각각은 상기 대응되는 어드레스 신호를 수신하고, 상기 다수의 마스터 신호들에 순차적으로 응답하여 상기 수신된 어드레스 신호를 지연시키며, 지연된 어드레스 신호들 중 상기 레이턴시 정보에 상응하는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제25항에 있어서, 상기 명령어 검출 회로는
    상기 레이턴시 정보에 기초하여, 상기 외부 명령 신호 혹은 상기 디코딩된 내부 명령 신호를 지연하는 제2 레이턴시 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제25항에 있어서, 상기 레이턴시 정보는
    기입 레이턴시(write latency) 및 추가 레이턴시(additive latency) 중 적어도 하나에 기초한 정보이며,
    상기 α는 0 또는 0.5tCK 인 것을 특징으로 하는 반도체 메모리 장치.
  33. 반도체 메모리 장치의 레이턴시를 제어하는 방법에 있어서,
    소정의 기준 신호 및 내부 클럭 신호에 응답하여 "명령어간 최소 간격(tCCD)- α"간격을 가지는 다수의 마스터 신호들을 발생하는 단계; 및
    다수의 명령 신호들 또는 다수의 어드레스 신호들을 상기 다수의 마스터 신호들 각각에 응답하여 지연하여, 레이턴시 정보에 기초한 출력 신호들을 발생하는 단계를 구비하며,
    상기 α는 0보다 크거나 같고 tCCD 보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 방법.
KR1020060063463A 2005-11-19 2006-07-06 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 KR100818720B1 (ko)

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