KR20180085419A - 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents
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Abstract
본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드 라인들을 통해 메모리 어레이에 연결되는 행 디코더 회로, 그리고 복수의 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 워드 라인 프리차지 동작 시에, 행 디코더 회로는 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들에 양전압들을 동시에 인가하고, 그리고 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들을 플로팅한다.
Description
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드 라인들을 통해 메모리 어레이에 연결되는 행 디코더 회로, 그리고 복수의 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 워드 라인 프리차지 동작 시에, 행 디코더 회로는 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들에 양전압들을 동시에 인가하고, 그리고 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들을 플로팅한다.
본 발명의 실시 예들에 따른 스토리지 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 복수의 메모리 블록들 중 선택된 메모리 블록에서 쓰기 동작, 읽기 동작 또는 소거 동작이 수행되도록 불휘발성 메모리 장치로 쓰기 커맨드, 읽기 커맨드 또는 소거 커맨드를 전송하고, 그리고 복수의 메모리 블록들 중 하나 또는 그보다 많은 메모리 블록에서 워드 라인 프리차지 동작이 수행되도록 불휘발성 메모리 장치로 프리차지 커맨드를 전송하는 컨트롤러를 포함한다. 워드 라인 프리차지 동작 시에, 불휘발성 메모리 장치는 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들에 양전압들을 동시에 인가하고, 그리고 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들을 플로팅한다.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치의 동작 방법은 프리차지 비지 상태에 진입하는 단계, 프리차지 비지 상태에서 복수의 메모리 블록들 중 하나 또는 그보다 많은 메모리 블록들의 워드 라인들에 양전압들을 인가하는 단계, 하나 또는 그보다 많은 메모리 블록들의 워드 라인들을 플로팅하는 단계, 그리고 레디 상태로 복귀하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 장시간 방치된 메모리 셀들에서 읽기 동작이 수행될 때에 메모리 셀들에 기입된 데이터가 손상되는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 워드 라인 프리차지 동작을 수행하는 예를 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록의 예를 보여준다.
도 4는 도 3의 메모리 블록에서 제2 비트 라인에 대응하는 셀 스트링들을 보여준다.
도 5는 도 3 및 도 4의 셀 스트링들에서 읽기 동작이 수행될 때의 전압들의 변화를 보여준다.
도 6은 도 5의 전압들이 인가될 때에, 제2 비트 라인들에 연결된 셀 스트링들의 상태들을 보여준다.
도 7은 도 6의 셀 스트링들에서 도 5의 전압들의 변화들에 의해 채널들의 전압들이 변화하는 예를 보여준다.
도 8은 시간의 흐름에 따른 전압들의 변화들의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 응용 예를 보여주는 순서도이다.
도 11 및 도 12는 불휘발성 메모리 장치에서 워드 라인 프리차지 동작을 유발하는 커맨드들의 예들을 보여준다.
도 13은 불휘발성 메모리 장치가 워드 라인 프리차지 동작을 수행하는 모드들의 예를 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 15는 컨트롤러가 프리차지 커맨드를 발행하는 예를 보여주는 순서도이다.
도 16은 컨트롤러가 파워 온에 응답하여 프리차지 커맨드를 발행하는 응용 예를 보여준다.
도 17은 컨트롤러가 프리차지 커맨드를 발행하는 응용 예를 보여주는 순서도이다.
도 18은 컨트롤러가 프리차지 모드를 수행하는 예를 보여준다.
도 19는 컨트롤러가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 예를 보여준다.
도 20은 컨트롤러가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 응용 예를 보여준다.
도 21은 컨트롤러가 주기적으로 프리차지를 수행하는 예를 보여준다.
도 22는 컨트롤러가 커맨드와 함께 프리차지 커맨드를 스케줄하는 예를 보여준다.
도 23은 컨트롤러가 커맨드와 함께 프리차지 커맨드를 스케줄하는 다른 예를 보여준다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 워드 라인 프리차지 동작을 수행하는 예를 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록의 예를 보여준다.
도 4는 도 3의 메모리 블록에서 제2 비트 라인에 대응하는 셀 스트링들을 보여준다.
도 5는 도 3 및 도 4의 셀 스트링들에서 읽기 동작이 수행될 때의 전압들의 변화를 보여준다.
도 6은 도 5의 전압들이 인가될 때에, 제2 비트 라인들에 연결된 셀 스트링들의 상태들을 보여준다.
도 7은 도 6의 셀 스트링들에서 도 5의 전압들의 변화들에 의해 채널들의 전압들이 변화하는 예를 보여준다.
도 8은 시간의 흐름에 따른 전압들의 변화들의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 응용 예를 보여주는 순서도이다.
도 11 및 도 12는 불휘발성 메모리 장치에서 워드 라인 프리차지 동작을 유발하는 커맨드들의 예들을 보여준다.
도 13은 불휘발성 메모리 장치가 워드 라인 프리차지 동작을 수행하는 모드들의 예를 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 15는 컨트롤러가 프리차지 커맨드를 발행하는 예를 보여주는 순서도이다.
도 16은 컨트롤러가 파워 온에 응답하여 프리차지 커맨드를 발행하는 응용 예를 보여준다.
도 17은 컨트롤러가 프리차지 커맨드를 발행하는 응용 예를 보여주는 순서도이다.
도 18은 컨트롤러가 프리차지 모드를 수행하는 예를 보여준다.
도 19는 컨트롤러가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 예를 보여준다.
도 20은 컨트롤러가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 응용 예를 보여준다.
도 21은 컨트롤러가 주기적으로 프리차지를 수행하는 예를 보여준다.
도 22는 컨트롤러가 커맨드와 함께 프리차지 커맨드를 스케줄하는 예를 보여준다.
도 23은 컨트롤러가 커맨드와 함께 프리차지 커맨드를 스케줄하는 다른 예를 보여준다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(112), 페이지 버퍼 회로(113), 데이터 입출력 회로(114), 그리고 제어 로직 회로(115)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(112)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(113)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(112)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(112)는 제어 로직 회로(115)의 제어에 따라 동작한다. 행 디코더 회로(112)는 컨트롤러(120, 도 17 참조)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인들(DWL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들, 예를 들어 쓰기 동작, 읽기 동작 또는 소거 동작 시에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 회로(113)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(113)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(114)와 연결된다. 페이지 버퍼 회로(113)는 제어 로직 회로(115)의 제어에 따라 동작한다. 쓰기 동작 시에, 페이지 버퍼 회로(113)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(113)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(113)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다.
데이터 입출력 회로(114)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(113)와 연결된다. 데이터 입출력 회로(114)는 페이지 버퍼 회로(113)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(113)로 전달할 수 있다.
제어 로직 회로(115)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(115)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 제어 로직 회로(115)는 쓰기 동작, 읽기 동작 또는 소거 동작을 수행하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
제어 로직 회로(115)는 워드 라인 프리차지 블록(116)을 포함한다. 워드 라인 프리차지 블록(116)은 워드 라인 프리차지 동작을 수행하도록 행 디코더 회로(112)를 제어할 수 있다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)가 워드 라인 프리차지 동작을 수행하는 예를 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서 불휘발성 메모리 장치는 프리차지 비지 상태로 진입한다. 예를 들어, 불휘발성 메모리 장치(110)는 외부로부터 수신되는 커맨드에 응답하여 또는 내부 환경이 조건을 만족(예를 들어 파워 온 또는 파워 오프)함에 따라 프리차지 모드로 진입할 수 있다. 프리차지 모드에서, 불휘발성 메모리 장치(110)는 프리차지 비지 상태로 진입할 수 있다. 프리차지 비지 상태에서, 불휘발성 메모리 장치(110)는 요청을 처리할 수 있는 상태(예를 들어 레디 상태)인지 또는 요청을 처리할 수 없는 상태(예를 들어 비지 상태)인지를 가리키는 신호(예를 들어 레디/비지 신호)를 비지 상태로 전환할 수 있다. 레디/비지 신호가 이미 비지 상태인 경우, 불휘발성 메모리 장치(110)는 레디/비지 신호를 비지 상태로 유지할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(110), 예를 들어 행 디코더 회로(112)는 하나 또는 그보다 많은 메모리 블록들의 워드 라인들에 양전압들을 프리차지할 수 있다. 프리차지는 워드 라인들에 양전압들을 인가하고, 그리고 워드 라인들을 플로팅하는 것을 포함할 수 있다. 프리차지가 수행되면, 워드 라인들의 전위는 양전압들로 충전될 수 있다.
S130 단계에서, 불휘발성 메모리 장치(110)는 레디 상태로 복귀한다.
워드 라인 프리차지 동작은 쓰기 동작 또는 소거 동작과 달리 메모리 셀들에 기입된 데이터를 변경하지 않고 워드 라인들의 전위들만 양전압들로 충전할 수 있다. 워드 라인 프리차지 동작은 읽기 동작과 달리 페이지 버퍼 회로(113)를 사용하지 않고, 즉 비트 라인들(BL)에 인가되는 전압들을 변경하지 않고 수행될 수 있다. 예를 들어, 워드 라인 프리차지 동작이 수행되는 동안에 비트 라인들(BL)은 플로팅된 상태로 유지되거나 또는 비트 라인들(BL)에 고정된 전압이 공급될 수 있다. 워드 라인 프리차지 동작은 둘 이상의 메모리 블록들에서 동시에 수행될 수 있다. 워드 라인 프리차지 동작은 메모리 블록들(BLK1~BLKz) 전체에서 동시에 또는 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록들에서 동시에 수행될 수 있다.
워드 라인 프리차지 동작은 메모리 셀들에 기입된 데이터를 변경하거나 또는 메모리 셀들에 기입된 데이터를 판독하는 목적, 즉 메모리 셀들을 액세스하는 목적으로 사용되지 않는다. 워드 라인 프리차지 동작은 메모리 셀들의 액세스와 무관하게, 메모리 셀들에 기입된 데이터의 신뢰성을 향상시키는 용도로 사용될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 블록(BLKa)의 예를 보여준다. 도 4는 도 3의 메모리 블록(BLKa)에서 제2 비트 라인(BL2)에 대응하는 셀 스트링들(CS)을 보여준다. 예시적으로 제2 비트 라인(BL2)에 연결된 셀 스트링들(CS)이 도 4에 도시되지만, 다른 비트 라인(BL1, BL3 또는 BL4)에 연결된 셀 스트링들(CS) 또한 도 4에 도시된 것과 동일한 구조를 가질 수 있다.
도 3 및 도 4를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 3에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 3 및 도 4에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 3에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 제1 및 제2 접지 선택 라인들(GSL1, GSL2) 중 대응하는 접지 선택 라인 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 예를 들어, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 대응하는 행들의 셀 스트링들은 제1 접지 선택 라인(GSL1)에 공통으로 연결될 수 있다. 제3 및 제4 스트링 선택 라인들(SSL3, SSL4)에 대응하는 행들의 셀 스트링들은 제2 접지 선택 라인(GSL2)에 공통으로 연결될 수 있다.
각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC), 그리고 스트링 선택 라인들(SSL1, SSL2)에 각각 연결되는 스트링 선택 트랜지스터들(SST)를 포함할 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST)은 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다.
예시적으로, 각 셀 스트링(CS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 셀 스트링들(CS)의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드 라인(DWL1)에 공통으로 연결될 수 있다. 각 셀 스트링(CS)에서, 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다. 셀 스트링들(CS)의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드 라인(DWL2)에 공통으로 연결될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들의 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다.
더미 메모리 셀들(DMC1, DMC2)은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 문턱 전압 산포 범위를 갖도록 프로그램될 때, 더미 메모리 셀들(DMC1, DMC2)은 하나의 문턱 전압 산포 범위를 갖도록 프로그램될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 분리될 수 있다. 예시적으로, 도 2에서, 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결되는 것으로 도시되어 있으나, 동일한 높이의 메모리 셀들은 메모리 셀들이 형성된 높이의 평면에서 직접 연결되거나 또는 메탈층과 같은 다른 층을 통해 서로 간접 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 5는 도 3 및 도 4의 셀 스트링들(CS)에서 읽기 동작이 수행될 때의 전압들의 변화를 보여준다. 도 5에서 시간의 흐름에 따른 전압들의 변화가 도시된다. 도 3 내지 도 5를 참조하면 읽기 동작이 수행될 때 선택된 메모리 블록 및 비선택된 메모리 블록들이 식별된다. 예를 들어, 외부 장치로부터 수신되는 읽기 동작과 연관된 어드레스에 의해 읽기 대상으로 식별되는 메모리 셀들을 포함하는 메모리 블록이 선택된 메모리 블록이고, 나머지 메모리 블록들은 비선택된 메모리 블록들일 수 있다.
읽기 동작이 수행될 때 선택된 스트링 선택 라인 및 비선택된 스트링 선택 라인들이 식별된다. 예를 들어, 선택된 메모리 블록에서 외부 장치로부터 수신되는 읽기 동작과 연관된 어드레스에 의해 읽기 대상으로 식별되는 메모리 셀들에 대응하는 스트링 선택 라인이 선택된 스트링 선택 라인이고, 나머지 스트링 선택 라인들이 비선택된 스트링 선택 라인들일 수 있다.
읽기 동작이 수행될 때 선택된 접지 선택 라인 및 비선택된 접지 선택 라인이 식별된다. 예를 들어, 선택된 메모리 블록에서 외부 장치로부터 수신되는 읽기 동작과 연관된 어드레스에 의해 읽기 대상으로 식별되는 메모리 셀들에 대응하는 접지 선택 라인이 선택된 스트링 선택 라인이고, 나머지 접지 선택 라인이 비선택된 접지 선택 라인일 수 있다.
읽기 동작이 수행될 때 선택된 워드 라인 및 비선택된 워드 라인들이 식별된다. 예를 들어, 선택된 메모리 블록에서 외부 장치로부터 수신되는 읽기 동작과 연관된 어드레스에 의해 읽기 대상으로 식별되는 메모리 셀들에 대응하는 워드 라인이 선택된 워드 라인이고, 나머지 워드 라인들이 비선택된 워드 라인들일 수 있다.
제1 시간(T1)에, 선택된 스트링 선택 라인에 온 전압(VON)이 인가된다. 온 전압(VON)은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 레벨을 가질 수 있다. 제1 시간(T1)에, 비선택된 스트링 선택 라인들에 오프 전압(VOFF)이 인가되거나 또는 비선택된 스트링 선택 라인들의 전압이 오프 전압(VOFF)으로 유지될 수 있다. 오프 전압(VOFF)은 스트링 선택 트랜지스터들(SST)을 턴-오프 하는 레벨을 가질 수 있다. 다른 예로서, 제1 시간(T1)에, 비선택된 스트링 선택 라인들에 프리펄스(PRE)가 인가된 후에 오프 전압(VOFF)이 인가될 수 있다. 프리펄스(PRE)의 최대 레벨은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 레벨을 가질 수 있다. 즉, 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들이 턴-온된 후에 턴-오프될 수 있다.
제1 시간(T1)에, 선택된 워드 라인에 읽기 전압들(VRs) 중 하나의 읽기 전압(VR)이 인가된다. 읽기 전압들(VRs)은 메모리 셀들(MC)에 기입되는 데이터에 따라 메모리 셀들(MC)이 갖는 문턱 전압 산포 범위들 사이의 레벨들을 가질 수 있다. 읽기 전압(VR)은 현재 수행되는 읽기에서 판독하고자 하는 문턱 전압 레벨에 따라, 읽기 전압들(VRs) 중 하나로 선택될 수 있다. 제1 시간(T1)에, 비선택된 워드 라인들에 읽기 패스 전압(VRP)이 인가된다. 읽기 패스 전압(VRP)은 메모리 셀들(MC)을 턴-온 하는 레벨을 가질 수 있다.
제1 시간(T1)에, 선택된 접지 선택 라인에 온 전압(VON)이 인가된다. 제1 시간(T1)에 비선택된 접지 선택 라인에 오프 전압(VOFF)이 인가되거나 또는 비선택된 접지 선택 라인의 전압이 오프 전압(VOFF)으로 유지될 수 있다. 다른 예로서, 제1 시간(T1)에 비선택된 접지 선택 라인이 프리펄스(PRE)가 인가된 후에 오프 전압(VOFF)이 인가될 수 있다.
제2 시간(T2)에, 선택된 접지 선택 라인의 전압이 온 전압(VON)의 목표 전압에 도달할 수 있다. 선택된 워드 라인의 전압이 읽기 전압(VR)의 목표 레벨에 도달할 수 있다. 그리고 선택된 접지 선택 라인의 전압이 온 전압(VON)의 목표 레벨에 도달할 수 있다.
제3 시간(T3)에 비선택된 워드 라인들의 전압이 읽기 패스 전압(VRP)의 목표 전압에 도달할 수 있다. 제1 시간(T1) 내지 제3 시간(T3) 동안에, 비선택된 워드 라인들의 전압들은 전압 차이(△V)만큼 상승할 수 있다.
제4 시간(T4)에, 선택된 스트링 선택 라인, 선택된 워드 라인, 비선택된 워드 라인들, 그리고 선택된 접지 선택 라인들의 전압들이 복원(recovery)되기 시작할 수 있다.
제5 시간(T5)에, 선택된 스트링 선택 라인의 전압은 오프 전압(VOFF)으로 복원된다. 선택된 워드 라인의 전압은 양전압(VP)으로 복원된다. 선택된 접지 선택 라인의 전압은 오프 전압(VOFF)으로 복원된다.
제6 시간(T6)에, 비선택된 워드 라인들의 전압들이 양전압들(VPs)로 복원된다. 양전압(VP) 및 양전압들(VPs)은 동일한 레벨들 또는 상이한 레벨들을 가질 수 있다.
도 5에서, 워드 라인들(WL1~WL8)의 전압들은 양전압(VP) 또는 양전압들(VPs)로 복원된다. 이는 양의 복원(PR, Positive Recovery)이라 불린다. 양의 복원(PR)이 수행되면, 접지 전압으로 복원되는 것과 비교하여, 선택된 워드 라인의 전압을 읽기 전압들(VRs) 중 하나의 읽기 전압(VR)으로 조절하는 것이 더 용이해지며, 조절 시간이 단축될 수 있다. 또한, 양의 복원(PR)이 수행되면, 접지 전압으로 복원되는 것과 비교하여, 비선택된 워드 라인들의 전압이 상승하는 전압 차이(△V)가 감소하며, 커플링이 감소한다. 양의 복원(PR)을 반영하여, 제1 시간(T1) 이전에 선택된 워드 라인 및 비선택된 워드 라인들의 전압들은 양전압(VP) 또는 양전압들(VPs)로부터 변화하는 것으로 도시되어 있다.
예시적으로, 워드 라인들(WL1~WL8)에 인가되는 것과 동일한 전압들, 또는 그보다 낮은 전압들이 더미 워드 라인들(DWL1, DWL2)에 인가될 수 있다.
도 6은 도 5의 전압들이 인가될 때에, 제2 비트 라인들(BL2)에 연결된 셀 스트링들의 상태들을 보여준다. 예시적으로, 제1 스트링 선택 라인들(SSL1) 및 제5 워드 라인(WL5)에 연결된 메모리 셀들이 읽기 대상으로 선택된 것으로 가정된다. 읽기 대상으로 선택된 메모리 셀은 도 6에서 사각형으로 표시되어 있다.
도 3, 도 5 및 도 6을 참조하면, 제1 스트링 선택 라인(SSL1)에 온 전압(VON)이 인가되고, 제2 내지 제4 스트링 선택 라인들(SSL2~SSL4)에 오프 전압(VOFF)이 인가된다. 제5 워드 라인(WL5)에 읽기 전압(VR)이 인가되고, 제1 내지 제4, 그리고 제6 내지 제8 워드 라인들(WL1~WL4, WL6~WL8), 그리고 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 읽기 패스 전압(VRP)이 인가된다. 제1 접지 선택 라인(GSL1)에 온 전압(VON)이 인가되고 제2 접지 선택 라인(GSL2)에 오프 전압(VOFF)이 인가된다.
예시적으로, 읽기 전압(VR)에 의해 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)과 제5 워드 라인(WL5)에 대응하는 메모리 셀들이 턴-오프되는 것으로 가정된다. 턴-오프되는 메모리 셀들은 도 6에서 'X'표시되어 있다. 읽기 전압(VR)에 의해 제4 스트링 선택 라인(SSL4) 및 제5 워드 라인(WL5)에 대응하는 메모리 셀은 턴-온되는 것으로 가정된다. 턴-온되는 메모리 셀은 도 6에서 'O'로 표시되어 있다.
읽기 동작이 수행되는 동안, 비트 라인들에 양전압, 예를 들어 전원 전압(VDD)이 충전된 후 플로팅되고, 공통 소스 라인(CSL)에 접지 전압이 공급될 수 있다.
제2 스트링 선택 라인(SSL2)에 대응하는 셀 스트링에서, 턴-오프되는 메모리 셀로 인해 메모리 셀들의 채널들은 제1 채널(CH1) 및 제2 채널(CH2)로 분리된다. 제3 스트링 선택 라인(SSL3)에 대응하는 셀 스트링에서, 턴-오프되는 메모리 셀로 인해 메모리 셀들의 채널들은 제3 채널(CH3) 및 제4 채널(CH4)로 분리된다.
도 7은 도 6의 셀 스트링들에서 도 5의 전압들의 변화들에 의해 채널들의 전압들이 변화하는 예를 보여준다. 도 6 및 도 7을 참조하면, 제2 채널(CH2)은 접지 선택 트랜지스터(GST)를 통해 공통 소스 라인(CSL)에 연결된다. 공통 소스 라인(CSL)에 접지 전압(VSS)이 인가되어 있으므로, 제2 채널(CH2)의 전압은 접지 전압(VSS)이 된다.
제1 채널(CH1)은 플로팅된 채널이다. 따라서, 제1 채널(CH1)은 제6 내지 제8 워드 라인들(WL6~WL8) 및 제2 더미 워드 라인(DWL2)의 전압들이 상승하는 전압 차이(△V)의 커플링의 영향을 받는다. 커플링의 영향에 의해, 제1 채널(CH1)의 전압(또는 전위)은 시작 전압(VINI)으로부터 전압 차이(△V)와 커플링 계수(C)의 곱만큼 상승한다.
제3 채널(CH3)은 플로팅된 채널이다. 따라서, 제3 채널의 전압은 제1 채널(CH1)의 전압과 유사하게 변화한다.
제4 채널(CH4)은 플로팅된 채널이다. 따라서, 제1 내지 제4 워드 라인들(WL1~WL4) 및 제1 더미 워드 라인(DWL1)으로부터 커플링의 영향을 받는 것을 제외하면, 제4 채널(CH4)의 전압은 제1 채널(CH1)의 전압과 유사하게 변화한다.
제1 채널(CH1) 및 제2 채널(CH2) 사이에 전압 차이가 발생한다. 제1 및 제2 채널들(CH1, CH2) 사이의 전압 차이가 증가할수록, 제1 및 제2 채널들 사이에서 과열된 전자들 또는 캐리어들이 발생할 확률이 증가하고, 열 전자 주입(Hot electron injection) 또는 열 캐리어 주입(Hot carrier injection)이 발생할 확률이 증가한다. 열 전자 주입 또는 열 캐리어 주입이 발생하면, 제1 및 제2 채널들(CH1, CH2)의 사이 또는 경계에 위치한 메모리 셀들의 문턱 전압들이 변경될 수 있으며, 메모리 셀들에 기입된 데이터가 손상될 수 있다.
이와 같은 현상이 발생하는 것을 방지하기 위하여, 프리펄스(PRE, 도 5 참조)는 제1 채널(CH1)의 전압 상승의 일부를 스트링 선택 트랜지스터(SST)를 통해 방전함으로써, 제1 및 제2 채널들(CH1, CH2) 사이의 전압 차이를 감소시킨다. 또한, 양의 복원(PR)의 양전압(VP) 또는 양전압들(VPs)은 제1 채널(CH1)의 전압 상승을 억제함으로써, 제1 및 제2 채널들(CH1, CH2) 사이의 전압 차이를 감소시킨다.
도 8은 시간의 흐름에 따른 전압들의 변화들의 예를 보여준다. 도 8에서, 가로축은 시간(T)을 가리키고, 세로축은 전압(V)을 가리킨다. 예시적으로, 메모리 블록(BLKa)에서 쓰기 동작, 읽기 동작 및 소거 동작이 수행되지 않고 방치될 때에, 시간의 흐름에 따른 워드 라인 전압(V_WL)의 변화 및 전압 차이(△V)의 변화가 도 8에 도시된다. 간결한 설명을 위하여, 하나의 워드 라인의 워드 라인 전압(V_WL) 및 전압 차이(△V)의 변화가 도 8에 도시되어 있다.
메모리 셀들에서 쓰기 동작, 읽기 동작 또는 소거 동작과 같은 액세스 동작이 수행되면, 워드 라인 전압(V_WL)은 양전압(VP)으로 충전될 수 있다. 이후에 메모리 셀들이 액세스되지 않고 방치되면, 워드 라인에 충전된 양전압(VP)이 시간이 흐름에 따라 방전될 수 있다. 주변 온도가 높을수록, 워드 라인에 충전된 양전압(VP)이 방전되는 것은 더 가속될 수 있다. 즉, 워드 라인 전압(V_WL)은 시간이 흐름에 따라 양전압(VP)으로부터 점차 감소할 수 있다.
또한, 복수의 메모리 블록들의 워드 라인들(WL1~WL8, DWL1, DWL2)은 패스 트랜지스터들(도 9 참조)을 통해 공통의 공급 라인들에 연결된다. 공급 라인들에 공급되는 전압들은 선택된 메모리 블록의 패스 트랜지스터들을 통해 선택된 메모리 블록의 워드 라인들(WL1~WL8, DWL1, DWL2)에 전달된다. 공급 라인들을 통해 선택된 메모리 블록의 워드 라인들(WL1~WL8, DWL1, DWL2)에 전압이 공급되고 전압이 복원될 때, 공급 라인들의 전압 변화는 커플링에 의해 비선택된 메모리 블록들의 워드 라인들(WL1~WL8, DWL1, DWL2)의 전압에 영향을 줄 수 있다. 예를 들어, 공급 라인들의 전압들이 복원될 때, 비선택된 메모리 블록들의 워드 라인들(WL1~WL8, DWL1, DWL2)의 전압들이 감소할 수 있다.
워드 라인 전압(V_WL)이 감소함에 따라, 전압 차이(△V)는 점차 증가한다. 즉, 메모리 셀들이 액세스되지 않고 방치된 후 해당 메모리 셀들에서 읽기 동작이 수행될 때, 메모리 셀들이 방치된 시간이 증가할수록 전압 차이(△V)가 증가한다. 따라서, 방치 시간이 증가할수록 제1 및 제2 채널들(CH1, CH2)에서 읽기 동작 시에 열 전자 주입 또는 열 캐리어 주입이 발생할 확률이 증가하고, 데이터가 손상될 가능성이 증가한다.
또한, 워드 라인들의 전압들이 감소하는 정도는 제조 공정에서 부여되는 워드 라인들의 특성들에 따라 그리고 메모리 셀 어레이(111, 도 1 참조) 상의 워드 라인들의 위치에 따라 서로 다를 수 있다. 즉, 제3 채널(CH3) 및 제4 채널(CH4)의 전압들이 달라질 수 있다. 따라서, 방치 시간이 증가할수록 제3 및 제4 채널들(CH3, CH4)에서 읽기 동작 시에 열 전자 주입 또는 열 캐리어 주입이 발생할 확률이 증가하고, 데이터가 손상될 가능성이 증가한다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 메모리 셀들을 액세스하지 않고 워드 라인들에 양전압들을 충전하는 워드 라인 프리차지 동작을 수행할 수 있다.
도 9는 워드 라인 프리차지 동작과 연관된 메모리 블록들(BLK1, BLK2) 및 행 디코더 회로(112)의 예를 보여준다. 도 1 및 도 9를 참조하면, 행 디코더 회로(112)는 제1 메모리 블록(BLK1)에 대응하는 제1 패스 트랜지스터들(PT1), 제2 메모리 블록(BLK2)에 대응하는 제2 패스 트랜지스터들(PT2), 그리고 내부 회로(IC)를 포함한다. 예시적으로, 제1 및 제2 메모리 블록들(BLK1, BLK2)은 워드 라인 프리차지 동작의 대상으로 선택된 것으로 가정된다.
제1 패스 트랜지스터들(PT1)은 제1 메모리 블록(BLK1)의 워드 라인들(WL) 및 내부 회로(IC)에 연결 제1 공급 라인들(SI1) 사이에 위치하며, 제1 블록 워드 라인(BLKWL1)의 전압에 응답하여 이들을 전기적으로 서로 연결 또는 차단할 수 있다. 제2 패스 트랜지스터들(PT2)은 제2 메모리 블록(BLK2)의 워드 라인들(WL) 및 내부 회로(IC)에 연결된 제2 공급 라인들(SI2) 사이에 위치하며, 제2 블록 워드 라인(BLKWL2)의 전압에 응답하여 이들을 전기적으로 서로 연결 또는 차단할 수 있다. 예시적으로, 제1 공급 라인들(SI2) 및 제2 공급 라인들(SI2)은 내부 회로(IC)에서 공통으로 연결될 수 있다.
내부 회로(IC)는 쓰기 동작, 읽기 동작, 또는 소거 동작 시에, 제1 블록 워드 라인(BLKWL1) 및 제1 공급 라인들(SI1)을 이용하여 제1 메모리 블록(BLK1)의 워드 라인들(WL)에 필요한 전압들을 제공할 수 있다. 내부 회로(IC)는 쓰기 동작, 읽기 동작, 또는 소거 동작 시에, 제2 블록 워드 라인(BLKWL2) 및 제2 공급 라인들(SI2)을 이용하여 제2 메모리 블록(BLK2)의 워드 라인들(WL)에 필요한 전압들을 제공할 수 있다.
워드 라인 프리차지 동작 시에, 내부 회로(IC)는 제1 및 제2 블록 워드 라인들(BLKWL1, BLKWL2)에 동시에 제2 온 전압(VON2)을 인가할 수 있다. 제2 온 전압(VON2)은 제1 및 제2 패스 트랜지스터들(PT1, PT2)을 턴-온 하는 레벨을 가질 수 있다. 내부 회로(IC)는 제1 공급 라인들(SI1) 및 제2 공급 라인들(SI2)에 동시에 양전압들(VPs)을 동시에 인가할 수 있다. 제1 및 제2 메모리 블록들(BLK1, BLK2)의 워드 라인들(WL1, WL2)이 양전압들(VPs)로 충전되면, 내부 회로(IC)는 제1 및 제2 블록 워드 라인들(BLKWL1, BLKWL2)에 제2 오프 전압(VOFF2)을 인가한다. 제2 오프 전압(VOFF2)은 제1 및 제2 패스 트랜지스터들(PT1, PT2)을 턴-오프하는 레벨을 가질 수 있다. 즉, 제1 및 제2 메모리 블록들(BLK1, BLK2)의 워드 라인들이 양전압들(VPs)로 충전된 후에 워드 라인들이 플로팅된다.
도 9에서, 두 개의 메모리 블록들(BLK1, BLK2)의 워드 라인들(WL)이 동시에 프리차지되는 것으로 설명되었다. 그러나 본 발명의 기술적 사상은 한정되지 않는다. 불휘발성 메모리 장치(110)는 워드 라인 프리차지 동작 시에 하나 또는 그보다 많은 메모리 블록들의 워드 라인들을 동시에 충전할 수 있다.
예시적으로, 제1 공급 라인들(SI1) 및 제2 공급 라인들(SI2)은 내부 회로(IC)에서 공통으로 연결될 수 있다. 예를 들어, 제1 공급 라인들(SI1) 중 제1 워드 라인에 대응하는 공급 라인은 제2 공급 라인들(SI2) 중 제1 워드 라인에 대응하는 공급 라인과 내부 회로(IC)에서 공통으로 연결될 수 있다. 제1 공급 라인들(SI1) 중 제k(k는 양의 정수) 워드 라인에 대응하는 공급 라인은 제2 공급 라인들(SI2) 중 제k 워드 라인에 대응하는 공급 라인과 내부 회로(IC)에서 공통으로 연결될 수 있다.
하나의 메모리 블록은 하나의 패스 트랜지스터들 및 하나의 공급 라인들에 대응한다. 둘 이상의 메모리 블록들의 패스 트랜지스터들에 공급되는 블록 워드 라인들은 공통으로 연결되거나 또는 동일하게 제어될 수 있다. 즉, 둘 이상의 메모리 블록들의 패스 트랜지스터들이 동시에 턴-온 되고 턴-오프될 수 있다. 패스 트랜지스터들이 동시에 제어되는 메모리 블록들은 동일한 그룹에 속하는 것으로 식별될 수 있다. 복수의 메모리 블록들은 복수의 그룹들을 형성하고, 각 그룹은 둘 이상의 메모리 블록들을 포함할 수 있다. 둘 이상의 메모리 블록들의 공급 라인들은 내부 회로(IC)에서 공통으로 연결될 수 있다. 즉, 둘 이상의 메모리 블록들의 공급 라인들에 동일한 전압들이 공급될 수 있다. 공급 라인들이 공유되는 메모리 블록들은 동일한 세트에 속하는 것으로 식별될 수 있다. 복수의 메모리 블록들은 복수의 세트들을 형성하고, 각 세트는 둘 이상의 메모리 블록들을 포함할 수 있다. 그룹과 세트의 단위 또는 대상은 서로 다를 수 있으며 또는 동일할 수 있다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법의 응용 예를 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 프리차지 비지 상태로 진입한다. S210 단계는 S110 단계에 대응할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(110), 더 상세하게는 제어 로직 회로(115)는 하나 또는 그보다 많은 메모리 블록들을 선택한다. 예를 들어, 제어 로직 회로(115)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들의 일부인 하나 또는 그보다 많은 메모리 블록들을 선택할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(110), 더 상세하게는 제어 로직 회로(115)는 선택된 메모리 블록들의 워드 라인들에 양전압들을 프리차지하도록 행 디코더 회로(112)를 제어할 수 있다. 프리차지는 페이지 버퍼 회로(113)와 연관되지 않고, 패스 트랜지스터들(PT1 또는 PT2)을 턴-온 하여 워드 라인들에 양전압을 공급하고, 그리고 패스 트랜지스터들(PT1 또는 PT2)을 턴-오프 하여 워드 라인들을 플로팅하는 것을 포함할 수 있다. 예를 들어, 양전압은 불휘발성 메모리 장치(110)의 외부로부터 불휘발성 메모리 장치(110)로 공급되는 외부 전원 전압, 불휘발성 메모리 장치(110)가 외부 전원 전압으로부터 필요에 의해 생성하는 내부 전원 전압, 또는 필요에 의해 정해지는 임의의 레벨을 갖는 전압일 수 있다. 양전압의 레벨에 대한 정보는 불휘발성 메모리 장치(110)의 퓨즈 옵션을 통해 정해지거나 또는 불휘발성 메모리 장치의 컨트롤러로부터 전달될 수 있다. 예를 들어, 퓨즈 옵션은 불휘발성 메모리 장치(110)에 포함되는 레이저 퓨즈 또는 전기 퓨즈를 커탕하는지에 따라 정보를 설정하는 것을 포함할 수 있다.
S240 단계에서, 불휘발성 메모리 장치(110), 더 상세하게는 제어 로직 회로(115)는 선택된 메모리 블록들이 마지막 메모리 블록들인지 판별한다. 예를 들어, 제어 로직 회로(115)는 선택된 메모리 블록들이 워드 라인 프리차지 동작이 수행되어야 하는 마지막 메모리 블록들인지 판별할 수 있다. 제어 로직 회로(115)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들 모두에 대해 워드 라인 프리차지 동작이 수행되었는지 판별할 수 있다.
선택된 메모리 블록들이 마지막 메모리 블록들이 아니면, S220 단계에서 하나 또는 그보다 많은 다음 메모리 블록들이 선택될 수 있다. 선택된 메모리 블록들이 마지막 메모리 블록들이면, S250 단계가 수행된다.
S250 단계에서, 불휘발성 메모리 장치(110)는 레디 상태로 진입한다. S250 단계는 도 2의 S130 단계에 대응할 수 있다.
도 10을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들을 부분 그룹들로 분할하여 순차적으로 프리차지할 수 있다. 각 부분 그룹은 하나 또는 그보다 많은 메모리 블록들을 포함할 수 있다. 예를 들어, 각 부분 그룹은 128개 또는 256개의 메모리 블록들을 포함할 수 있다. 메모리 블록들을 분할하여 프리차지하면, 워드 라인 프리차지 동작 시에 불휘발성 메모리 장치(110)에 의해 소비되는 피크 전력이 감소될 수 있다.
예시적으로, 불휘발성 메모리 장치(110)는 배드 블록 관리 시스템을 포함할 수 있다. 배드 블록 관리 시스템에 따르면, 불휘발성 메모리 장치(110)는 배드 블록에 대한 정보를 저장하고 관리할 수 있다. 배드 블록에 해당하는 어드레스가 컨트롤러로부터 입력되면, 불휘발성 메모리 장치(110)는 해당 어드레스에 따른 액세스를 거부하거나 또는 배드 블록과 치환된 다른 메모리 블록을 액세스할 수 있다.
워드 라인 프리차지는 복수의 메모리 블록들을 동시에 선택하여야 하므로, 워드 라인 프리차지 시에 어드레스에 의해 하나의 또는 소수의 메모리 블록들을 선택하는 통상적인 선택 알고리즘은 비활성화될 수 있다. 따라서, 배드 블록 관리 시스템 또한 비활성화될 수 있다. 배드 블록 관리 시스템이 비활성화되면, 배드 블록들에 대해서도 워드 라인 프리차지가 수행될 수 있다. 배드 블록들 중 일부는 배선들의 쇼트로 인해 발생할 수 있다. 배선들이 쇼트된 배드 블록에 워드 라인 프리차지를 위한 양전압이 공급되면, 양전압이 쇼트된 배선들을 통해 누설될 수 있다. 즉, 복수의 메모리 블록들에 공급되는 워드 라인 프리차지 전압이 낮아지고, 워드 라인 프리차지가 정상정으로 수행되지 않는다.
이와 같은 문제를 방지하기 위하여, 배드 블록 비선택 단계가 더 포함될 수 있다. 예를 들어, S110 단계 또는 S210 단계에서, 불휘발성 메모리 장치(110)는 사용자 메모리 블록들, 예비 메모리 블록들을 포함하는 모든 메모리 블록들을 워드 라인 프리차지의 대상으로 선택할 수 있다. 불휘발성 메모리 장치는 배드 블록 관리 시스템에 기록된 배드 블록들을 검색하고, 검색된 배드 블록들을 워드 라인 프리차지의 대상으로부터 제외할 수 있다. 다른 예로서, S220 단계에서, 불휘발성 메모리 장치(110)는 배드 블록 관리 시스템을 참조하여 선택된 부분 그룹의 메모리 블록들 중에서 배드 블록을 검색할 수 있다. 불휘발성 메모리 장치(110)는 선택된 부분 그룹의 메모리 블록들 중에서 검색된 배드 블록들을 워드 라인 프리차지의 대상으로부터 제외할 수 있다.
예시적으로, 배드 블록에 대한 정보는 외부의 컨트롤러로부터도 수신될 수 있다. 이 때, 불휘발성 메모리 장치(110)는 컨트롤러로부터 수신되는 정보를 참조하여, 배드 블록을 더 검색하고, 워드 라인 프리차지의 대상으로부터 제외할 수 있다.
예시적으로, 배드 블록 관리 시스템은 불휘발성 메모리 장치(110)의 제어 로직 회로(115) 및 행 디코더 회로(122) 중 하나 또는 이들의 조합으로 구현될 수 있다.
도 11 및 도 12는 불휘발성 메모리 장치(110)에서 워드 라인 프리차지 동작을 유발하는 커맨드들의 예들을 보여준다. 도 11 및 도 12에서, 시간이 흐름에 따라 불휘발성 메모리 장치(110)의 데이터 라인들(DQ)을 통해 전달되는 신호, 레디/비지 신호 라인(R/nB)을 통해 전달되는 신호, 그리고 불휘발성 메모리 장치(110)의 내부 프로세스가 도시되어 있다. 데이터 라인들(DQ)은 불휘발성 메모리 장치(110)가 외부의 컨트롤러와 데이터, 커맨드 및 어드레스를 교환하는 라인들일 수 있다. 레디/비지 신호 라인은 불휘발성 메모리 장치(110)가 컨트롤러의 요청을 처리할 수 있는 레디 상태인지 또는 요청을 처리할 수 없는 비지 상태인지를 알리는 제어 신호 라인일 수 있다.
도 11의 제1 예(EX1)를 참조하면, 불휘발성 메모리 장치(110)는 데이터 라인들(DQ)을 통해 리셋 커맨드(RST)를 수신할 수 있다. 리셋 커맨드(RST)가 수신됨에 따라, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 전환하고, 리셋 동작을 수행할 수 있다. 예를 들어, 리셋 동작은 불휘발성 메모리 장치(110)의 전압 레벨들과 같은 내부 파라미터들에 대한 정보를 획득하기 위한 초기 데이터 읽기(IDR, Initial Data Read)를 포함할 수 있다. 리셋 동작이 완료되면, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 유지한 채 프리차지 비지 상태(도 2 및 도 10 참조)로 진입할 수 있다. 불휘발성 메모리 장치(110)는 워드 라인 프리차지 동작을 수행할 수 있다.
제1 옵션(OP1)에 따르면, 워드 라인 프리차지 동작이 완료됨에 따라, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다.
예시적으로, 워드 라인 프리차지 동작은 불휘발성 메모리 장치(110)의 행 디코더 회로(112) 및 워드 라인들(WL)만을 사용한다. 워드 라인 프리차지 동작 시에, 데이터 입출력 회로(114) 및 페이지 버퍼 회로(113)는 사용되지 않는다. 워드 라인 프리차지 동작이 완료되기 전에도, 불휘발성 메모리 장치(110)는 외부의 컨트롤러로부터 커맨드 또는 어드레스를 수신할 수 있고, 데이터를 수신하여 데이터 입출력 회로(114)에 저장할 수 있고, 그리고 데이터 입출력 회로(114)에 저장된 데이터를 페이지 버퍼 회로(113)에 로드할 수 있다. 따라서, 제2 옵션(OP2)에 따르면, 불휘발성 메모리 장치(110)는 워드 라인 프리차지 동작이 완료되기 전에 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다.
제1 예(EX1)에서 설명된 바와 같이, 불휘발성 메모리 장치(110)는 리셋 커맨드(RST)가 수신되면 리셋 동작을 수행하고, 리셋 동작에 이어 워드 라인 프리차지 동작을 자동적으로 수행할 수 있다. 예시적으로, 리셋 커맨드(RST)에 응답하여, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 메모리 블록들(BLK1~BLKz) 모두를 워드 라인 프라차지 동작의 대상으로 할당할 수 있다.
도 11의 제2 예(EX2)를 참조하면, 불휘발성 메모리 장치(110)는 데이터 라인들(DQ)을 통해 제1 프리차지 커맨드(PRE1)를 수신할 수 있다. 제1 프리차지 커맨드(PRE1)에 응답하여, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 전환하고, 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제1 옵션(OP1)에 따라 워드 라인 프리차지 동작이 완료된 후에 또는 제2 옵션(OP2)에 따라 워드 라인 프리차지 동작이 완료되기 전에, 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다. 예시적으로, 제1 프리차지 커맨드(PRE1)에 응답하여, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 메모리 블록들(BLK1~BLKz) 모두를 워드 라인 프라차지 동작의 대상으로 할당할 수 있다.
도 11의 제3 예(EX3)를 참조하면, 불휘발성 메모리 장치(110)는 데이터 라인들(DQ)을 통해 제2 프리차지 커맨드(PRE2), 파라미터(PAR), 그리고 컨펌 커맨드(CFR)를 순차적으로 수신할 수 있다. 파라미터(PAR)는 워드 라인 프리차지 동작 시에 사용되는 다양한 조건들에 대한 정보를 제공하며, 예를 들어 양전압들(VPs)의 레벨들에 대한 정보를 포함할 수 있다. 컨펌 커맨드(CFR)는 파라미터(PAR)를 이용하여 워드 라인 프리차지 동작을 수행할 것을 요청하는 커맨드일 수 있다.
제2 프리차지 커맨드(PRE2), 파라미터(PAR), 그리고 컨펌 커맨드(CFR)에 응답하여, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 전환하고, 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 파라미터(PAR)에 포함된 정보를 이용하여 워드 라인 프리차지 동작의 다양한 조건들, 예를 들어 양전압들(VPs)의 레벨들을 조절하고, 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제1 옵션(OP1)에 따라 워드 라인 프리차지 동작이 완료된 후에 또는 제2 옵션(OP2)에 따라 워드 라인 프리차지 동작이 완료되기 전에, 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다. 예시적으로, 제2 프리차지 커맨드(PRE2)에 응답하여, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 메모리 블록들(BLK1~BLKz) 모두를 워드 라인 프라차지 동작의 대상으로 할당할 수 있다.
도 12의 제4 예(EX4)를 참조하면, 불휘발성 메모리 장치(110)는 데이터 라인들(DQ)을 통해 제3 프리차지 커맨드(PRE3), 어드레스(ADDR), 그리고 컨펌 커맨드(CFR)를 순차적으로 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(111)의 메모리 블록들(BLK1~BLKz) 중에서 워드 라인 프리차지 동작의 대상인 일부 메모리 블록들을 식별할 수 있다.
제3 프리차지 커맨드(PRE3), 어드레스(ADDR), 그리고 컨펌 커맨드(CFR)에 응답하여, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 전환하고, 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 어드레스(ADDR)에 의해 식별된 메모리 블록들에 대해 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제1 옵션(OP1)에 따라 워드 라인 프리차지 동작이 완료된 후에 또는 제2 옵션(OP2)에 따라 워드 라인 프리차지 동작이 완료되기 전에, 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다.
도 12의 제5 예(EX5)를 참조하면, 불휘발성 메모리 장치(110)는 데이터 라인들(DQ)을 통해 제4 프리차지 커맨드(PRE4), 어드레스(ADDR), 파라미터(PAR), 그리고 컨펌 커맨드(CFR)를 순차적으로 수신할 수 있다.
제4 프리차지 커맨드(PRE4), 어드레스(ADDR), 파라미터(PAR), 그리고 컨펌 커맨드(CFR)에 응답하여, 불휘발성 메모리 장치(110)는 레디/비지 신호 라인(R/nB)의 신호를 비지 상태(로직 로우)로 전환하고, 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 어드레스(ADDR)에 의해 식별된 메모리 블록들에 대해 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 파라미터(PAR)에 포함된 정보를 이용하여 워드 라인 프리차지 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제1 옵션(OP1)에 따라 워드 라인 프리차지 동작이 완료된 후에 또는 제2 옵션(OP2)에 따라 워드 라인 프리차지 동작이 완료되기 전에, 레디/비지 신호 라인(R/nB)의 신호를 레디 상태(로직 하이)로 전환할 수 있다.
도 13은 불휘발성 메모리 장치(110)가 워드 라인 프리차지 동작을 수행하는 모드들의 예를 보여주는 순서도이다. 도 1, 도 9 및 도 13을 참조하면, 불휘발성 메모리 장치(110)는 샘플 모드 및 완전 모드로 동작할 수 있다.
S310 단계에서, 불휘발성 메모리 장치(110)는 샘플 모드인지 완전 모드인지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)의 모드는 도 11 및 도 12를 참조하여 설명된 파라미터(PAR)에 의해 결정될 수 있으며, 또는 불휘발성 메모리 장치(110)의 제조 시에 결정될 수 있다.
불휘발성 메모리 장치(110)가 샘플 모드가 아닌 완전 모드이면, S320 단계가 수행된다. S320 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록들의 모든 워드 라인들을 프리차지할 수 있다.
불휘발성 메모리 장치(110)가 샘플 모드이면, S330 단계가 수행된다. S330 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록들의 샘플 워드 라인들을 프리차지할 수 있다. 예를 들어, 샘플 워드 라인들은 짝수 워드 라인들, 홀수 워드 라인들과 같이, 선택된 메모리 블록들의 모든 워드 라인들이 아닌 일부 워드 라인들일 수 있다.
읽기 동작 시에, 메모리 셀들의 플로팅된 채널들의 전압들은 커플링에 의해 상승한다. 전체 워드 라인들이 아닌 일부 워드 라인들을 프리차지하는 것으로 열 전자 주입 또는 열 캐리어 주입이 억제되는 경우, 샘플 워드 라인들이 프리차지될 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 14를 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 버퍼 메모리(130)를 포함한다.
불휘발성 메모리 장치(110)는 도 1의 불휘발성 메모리 장치(110)를 포함할 수 있다. 불휘발성 메모리 장치(110)는 플래시 메모리, 상 변화 랜덤 액세스 메모리(PRAM, Phase-change Random Access Memory), 강유전체 랜덤 액세스 메모리(FeRAM, Ferroelectric RAM), 자기 랜덤 액세스 메모리(MRAM, Magnetic RAM), 저항성 랜덤 액세스 메모리(RRAM, Resistive RAM) 등을 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110) 및 버퍼 메모리(130)를 액세스할 수 있다. 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 컨트롤러(120)는 쓰기 요청된 데이터를 불휘발성 메모리 장치(110)에 기입하고, 읽기 요청된 데이터를 불휘발성 메모리 장치(110)로부터 읽어 출력할 수 있다.
컨트롤러(120)는 버퍼 메모리(130)를 이용하여 스토리지 장치(100)를 관리할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 기입될 데이터 또는 불휘발성 메모리 장치(110)로부터 읽히는 데이터를 버퍼 메모리(130)에 임시로 저장할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하는 데에 필요한 메타 데이터를 버퍼 메모리(130)에 로드할 수 있다.
컨트롤러(120)는 외부의 호스트 장치로부터 논리 어드레스에 기반한 요청을 수신할 수 있다. 컨트롤러(120)에서 구동되는 플래시 변환 계층(FTL)은 논리 어드레스를 불휘발성 메모리 장치(110)의 물리 어드레스로 변환할 수 있다. 컨트롤러(120)는 변환된 물리 어드레스를 불휘발성 메모리 장치(110)로 전달할 수 있다. 논리 어드레스 및 물리 어드레스 사이의 변환에 필요한 사상 데이터(MD)는 불휘발성 메모리 장치(100)에 보관되며, 버퍼 메모리(130)에 로드되어 사용될 수 있다. 플래시 변환 계층(FTL)은 버퍼 메모리(130)에 로드된 사상 데이터(MD)를 참조하여 논리 어드레스와 물리 어드레스의 변환을 수행할 수 있다.
컨트롤러(120)는 프리차지 제어 블록(PreCTRL, 121)을 포함한다. 프리차지 제어 블록(PreCTRL)은 불휘발성 메모리 장치에 프리차지 커맨드를 전송할지를 판별할 수 있다.
컨트롤러(120)는 호스트 큐(HQ, 123)를 더 포함한다. 컨트롤러(120)는 외부의 호스트 장치로부터 전달되는 요청들을 호스트 큐(HQ)에 저장하고, 순차적으로 처리할 수 있다. 호스트 큐(HQ)에 저장된 요청들이 존재하지 않는 경우, 즉 스토리지 장치(100)가 처리해야 하는 요청이 존재하지 않는 경우, 컨트롤러(120)는 유휴 시간(idle time) 또는 유휴 상태(idle state)임을 판별할 수 있다.
도 15는 컨트롤러(120)가 프리차지 커맨드를 발행하는 예를 보여주는 순서도이다. 도 14 및 도 15를 참조하면, S410 단계에서 컨트롤러(120)는 파워 온을 검출할 수 있다. 예를 들어, 컨트롤러(120)는 전압 변화에 기반하여 또는 외부의 호스트 장치로부터 전달되는 신호에 기반하여 파워 온을 검출할 수 있다. S420 단계에서, 컨트롤러(120)는 파워 온이 검출됨에 따라 불휘발성 메모리 장치(110)로 리셋 커맨드를 발행할 수 있다. S430 단계에서, 불휘발성 메모리 장치(110)의 리셋 동작이 완료된 후에, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 프리차지 커맨드를 발행(또는 전송)할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)가 리셋 커맨드에 응답하여 워드 라인 프리차지 동작을 자동으로 수행하는 기능을 지원하지 않는 경우, 도 15에 도시된 방법이 더 유용할 수 있다.
도 16은 컨트롤러(120)가 파워 온에 응답하여 프리차지 커맨드를 발행하는 응용 예를 보여준다. 도 14 및 도 15를 참조하면, S510 단계에서, 컨트롤러(120)는 파워 온을 검출할 수 있다. S520 단계에서, 컨트롤러(120)는 파워 온이 검출됨에 따라 불휘발성 메모리 장치(110)로 리셋 커맨드를 발행할 수 있다. S530 단계에서, 컨트롤러(120)는 와이드 프리펄스 특성을 갖는 읽기 커맨드를 불휘발성 메모리 장치(110)로 발행할 수 있다. S540 단계에서, 컨트롤러(120)는 읽기 커맨드와 연관된 메모리 블록들이 아닌 나머지 메모리 블록들에 대해 프리차지 커맨드를 발행할 수 있다.
예를 들어, 스토리지 장치(100)는 운영 체제를 저장하는 부팅용 드라이브로 사용될 수 있다. 스토리지 장치(100)가 부팅용 드라이브로 사용될 때, 파워 온 시에 스토리지 장치(100)로 다수의 읽기 요청들이 전달될 수 있다. 부팅 시간을 단축하기 위하여, 스토리지 장치(100)는 읽기 요청들을 먼저 수행한 후에 워드 라인 프리차지 동작을 수행할 수 있다. 예를 들어, 컨트롤러(120)는 도 5를 참조하여 설명된 프리펄스(PRE)의 펄스 폭을 증가시키는 와이드 프리펄스 특성을 갖는 읽기 커맨드들을 이용하여 읽기 요청들을 처리할 수 있다. 프리펄스(PER)의 펄스 폭이 증가되면, 도 7을 참조하여 설명된 바와 같이 플로팅된 채널의 전압 상승분의 일부가 더 방전된다. 따라서, 열 전자 주입 또는 열 캐리어 주입이 방지될 수 있다.
파워 온 이후의 운영 체제와 연관된 읽기 요청들이 모두 처리되면, 컨트롤러(120)는 읽기 커맨드들과 연관된 메모리 블록들을 제외한 나머지 메모리 블록들에 프리차지 커맨드를 발행할 수 있다.
도 17은 컨트롤러(120)가 프리차지 커맨드를 발행하는 응용 예를 보여주는 순서도이다. 도 14 및 도 17을 참조하면, S610 단계에서, 컨트롤러(120)는 파워 오프를 검출할 수 있다. 예를 들어, 컨트롤러(120)는 전압 변화에 기반하여 또는 외부의 호스트 장치로부터 전달되는 신호에 기반하여 파워 오프를 검출할 수 있다. 파워 오프가 검출되면, 워드 라인들이 방치될 것임이 예견된다. 따라서, S620 단계에서, 컨트롤러(120)는 프리차지 커맨드를 발행하여 워드 라인들을 양전압들로 충전할 수 있다. 예를 들어, 파워 오프 시에 워드 라인들에 충전되는 양전압들의 레벨들은 통상적인 워드 라인 프리차지 동작 시에 워드 라인들에 충전되는 양전압들의 레벨들보다 높을 수 있다. S630 단계에서, 스토리지 장치(100)는 파워 오프 상태로 진입할 수 있다.
도 18은 컨트롤러(120)가 프리차지 모드를 수행하는 예를 보여준다. 예시적으로, 컨트롤러(120)가 불휘발성 메모리 장치(110)로 프리차지 커맨드를 전송하고자 할 때, 컨트롤러(120)는 프리차지 모드를 통해 프리차지 커맨드들을 전송할 수 있다.
도 14 및 도 18을 참조하면, S710 단계에서, 컨트롤러(120)는 프리차지 모드로 진입할 수 있다. S720 단계에서, 컨트롤러(120)는 유휴 상태인지 판별한다. 유휴 상태가 아니면 S750 단계가 수행된다. 유휴 상태이면 S720 단계가 수행된다.
S720 단계에서, 컨트롤러(120)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들 중의 일부인 하나 또는 그보다 많은 메모리 블록들을 선택한다. S740 단계에서, 컨트롤러(120)는 선택된 메모리 블록들에 대해 프리차지 커맨드를 발행할 수 있다.
S750 단계에서, 컨트롤러(120)는 프리차지가 완료되었는지 판별한다. 예를 들어, 컨트롤러(120)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들에 대해 프리차지 커맨드들이 모두 발행되었는지 판별할 수 있다. 프리차지가 완료되었으면, 프리차지 모드는 종료된다. 프리차지가 완료되지 않았으면, S720 단계가 수행된다.
즉, 컨트롤러(120)는 워드 라인 프리차지 동작의 대상으로 선택된 메모리 블록들을 둘 이상의 서브 그룹들로 분할할 수 있다. 각 서브 그룹은 하나 또는 그보다 많은 메모리 블록들을 포함할 수 있다. 컨트롤러(120)는 유휴 상태일 때에 서브 그룹의 단위로 워드 라인 프리차지 동작을 순차적으로(또는 단계적으로) 수행한다. 유휴 상태가 아닐 때에, 컨트롤러(120)는 워드 라인 프리차지 동작을 보류할 수 있다.
예시적으로, 서브 그룹들은 우선순위에 따라 워드 라인 프리차지 동작의 대상으로 선택될 수 있다. 예를 들어, 스토리지 장치(100)를 관리하는 데에 필요한 메타 데이터(예를 들어, 펌웨어 데이터, 플래시 변환 계층 데이터, 스페어 데이터 등), 스토리지 장치(100)를 포함하는 시스템을 관리하는 데에 필요한 메타 데이터(예를 들어, 파일 시스템 데이터), 그리고 유효한 사용자 데이터를 저장하는 메모리 블록의 순서로, 순차적으로 우선 순위가 감소할 수 있다.
도 19는 컨트롤러(120)가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 예를 보여준다. 도 14 및 도 19를 참조하면, S810 단계에서, 컨트롤러(120)는 연속적인 유휴 시간의 길이가 제1 문턱 시간(TT1) 이상인지 판별한다. 연속적인 유휴 시간의 길이가 제1 문턱 시간(TT1)보다 작으면, 컨트롤러(120)는 유휴 시간에 따른 프리차지 커맨드를 발행하지 않는다. 연속적인 유휴 시간의 길이기 제1 문턱 시간(TT1) 이상이면, 컨트롤러(120)는 프리차지 커맨드를 발행할 수 있다.
예를 들어, 유휴 시간은 스토리지 장치(100) 전체에 대해, 불휘발성 메모리 장치(110)의 메모리 블록들(BLK1~BLKz, 도 1 참조)의 블록 그룹(예를 들어 각 블록 그룹은 둘 이상의 메모리 블록들을 포함) 별로, 또는 각 메모리 블록 단위로 측정되고 관리될 수 있다.
도 20은 컨트롤러(120)가 유휴 시간의 길이에 따라 프리차지 커맨드를 발행하는 응용 예를 보여준다. 도 14, 도 19 및 도 20을 참조하면, S910 단계에서, 컨트롤러(120)는 연속적인 유휴 시간의 길이가 제2 문턱 시간(TT2) 이상인지 판별한다. 제2 문턱 시간(TT2)은 제1 문턱 시간(TT1)보다 클 수 있다. 연속적인 유휴 시간의 길이가 제2 문턱 시간(TT2)보다 작으면, 컨트롤러(120)는 유휴 시간과 연관된 프리차지 파라미터들을 변경하지 않고 유지할 수 있다. 연속적인 유휴 시간의 길이가 제2 문턱 시간(TT2) 이상이면, 컨트롤러(120)는 유휴 시간과 연관된 프리차지 파라미터들을 변경할 수 있다. 예를 들어, S920 단계에서, 컨트롤러(120)는 양전압들(VPs)의 레벨, 제1 문턱 시간(TT1), 그리고 제2 문턱 시간(TT2)을 조절(예를 들어 증가)할 수 있다. 예를 들어, 컨트롤러(120)는 도 11 및 도 12의 파라미터(PAR)를 통해 프리차지 파라미터를 변경할 수 있다.
예를 들어, 연속적인 유휴 시간(즉 방치 시간)이 증가할수록, 워드 라인들에 더 높은 양전압들이 충전되고(양전압들(VPs)의 레벨 증가), 워드 라인 프리차지 동작의 주기가 증가(예를 들어 제1 문턱 시간(TT1)이 증가)될 수 있다. 예를 들어, 연속적인 유휴 시간(즉 방치 시간)이 증가할수록, 프리차지 파라미터들을 조절하는 주기가 증가(예를 들어 제2 문턱 시간(TT2)이 증가)될 수 있다. 방치된 메모리 블록, 블록 그룹 또는 스토리지 장치(100)에서 쓰기 동작, 읽기 동작, 또는 소거 동작이 수행되면, 해당 메모리 블록, 블록 그룹 또는 스토리지 장치(100)의 프리차지 파라미터들은 초기값들로 초기화될 수 있다. 방치 시간에 따라 프리차지 파라미터들이 조절되는 구체적인 예가 설명되었으나, 본 발명의 기술적 사상은 설명된 예들에 한정되지 않는다.
도 21은 컨트롤러(120)가 주기적으로 프리차지를 수행하는 예를 보여준다. 도 14 및 도 21을 참조하면, S1010 단계에서, 컨트롤러(120)는 검출 주기인지 판별한다. 예를 들어, 컨트롤러(120)는 이전 검출이 수행된 후 미리 정해진 주기(예를 들어 시간 주기 또는 액세스 횟수 주기)가 경과하면, 검출 주기인 것으로 판별할 수 있다. 검출 주기가 아니면, 컨트롤러(120)는 검출을 수행하지 않는다. 검출 주기이면, 컨트롤러(120)는 S1020 단계를 수행한다.
S1020 단계에서, 컨트롤러는 유휴 메모리 블록들을 검출할 수 있다. 예를 들어, 컨트롤러(120)는 미리 정해진 주기 동안에, 즉 이전 검출 및 현재 검출 사이에 액세스되지 않은 메모리 블록들을 유휴 블록들로 검출할 수 있다.
S1030 단계에서, 컨트롤러(120)는 유휴 블록들에 대해 프리차지 커맨드를 발행할 수 있다.
상술된 실시 예들에서, 워드 라인 프리차지가 수행되는 상황들의 예들이 설명되었다. 이와 달리 또는 이에 더하여, 워드 라인 프리차지는 특정 동작이 수행되기 전에 또는 후에, 컨트롤러(120)에 의해 또는 불휘발성 메모리 장치(110)에 의해 트리거될 수 있다. 예를 들어, 프로그램 동작의 이전 또는 이후에, 읽기 동작의 이전 또는 이후에, 소거 동작의 이전 또는 이후에, 미리 정해진 횟수의 프로그램 동작의 이전 또는 이후에, 미리 정해진 횟수의 읽기 동작의 이전 또는 이후에, 미리 정해진 횟수의 소거 동작의 이전 또는 이후에, 미리 정해진 횟수의 액세스 동작(프로그램, 읽기 또는 소거)의 이전 또는 이후에, 미리 정해진 횟수의 액세스 동작(프로그램, 읽기 또는 소거) 후의 첫 번째의 프로그램, 읽기 또는 소거의 이전 또는 이후에 컨트롤러(120)가 워드 라인 프리차지를 이슈하거나 또는 불휘발성 메모리 장치(110)가 워드 라인 프리차지를 수행할 수 있다.
도 22는 컨트롤러(120)가 커맨드와 함께 프리차지 커맨드를 스케줄하는 예를 보여준다. 도 14 및 도 22를 참조하면, 외부의 호스트 장치로부터 컨트롤러(120)의 호스트 큐(HQ)에 호스트 커맨드(CMD1)가 인큐될 수 있다. 컨트롤러(120)는 호스트 큐(HQ)에 등록된 각 호스트 커맨드(CMD1)를 해석(decoding)하고, 해석 결과에 따라 메모리 큐(MQ)에 메모리 커맨드(CMD2)를 인큐할 수 있다. 메모리 큐(MQ)는 컨트롤러(120)에 제공되는 호스트 큐(HQ)를 포함하는 다양한 큐들 중 하나일 수 있다.
호스트 큐(HQ)의 각 호스트 커맨드(CMD1)에 따라 메모리 큐(MQ)에 메모리 커맨드(CMD2) 뿐 아니라 프리차지 커맨드(PRE)가 함께 인큐될 수 있다. 예를 들어, 프리차지 커맨드(PRE)가 먼저 메모리 큐(MQ)에 인큐되고, 메모리 커맨드(CMD2)가 다음으로 메모리 큐(MQ)에 인큐될 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)로 프리차지 커맨드(CMD)를 먼저 이슈하고, 메모리 커맨드(CMD2)를 다음으로 이슈할 수 있다. 불휘발성 메모리 장치(110)는 프리차지 커맨드(PRE)에 따라 워드 라인 프리차지를 수행하고, 메모리 커맨드(CMD2)에 따라 지정된 동작을 수행할 수 있다.
예를 들어, 프리차지 커맨드(PRE)의 대상은 메모리 커맨드(CMD2)의 대상 메모리 블록과 동일한 그룹 또는 동일한 세트에 속하는 메모리 블록들일 수 있다. 컨트롤러(120)는 각 호스트 커맨드(CMD1) 또는 메모리 커맨드(CMD2)로부터 쓰기, 읽기 또는 소거 동작의 대상인 메모리 블록을 식별할 수 있다. 컨트롤러(120)는 쓰기, 읽기 또는 소거 동작의 대상인 메모리 블록과 동일한 그룹 또는 세트에 속한 메모리 블록들에 대해 프리차지 커맨드(PRE)를 생성하고 인큐할 수 있다.
예를 들어, 호스트 커맨드(CMD1)는 컨트롤러(120)와 외부의 호스트 장치 사이의 인터페이스 규약에 따라 정해진 쓰기, 읽기 또는 소거 커맨드일 수 있다. 메모리 커맨드(CMD2)는 컨트롤러(120)와 불휘발성 메모리 장치(110) 사이의 인터페이스 규약에 따라 정해진 쓰기, 읽기 또는 소거 커맨드일 수 있다.
도 23은 컨트롤러(120)가 커맨드와 함께 프리차지 커맨드를 스케줄하는 다른 예를 보여준다. 도 22와 비교하면, 메모리 큐(MQ)에서 메모리 커맨드(CMD2)가 먼저 인큐되고, 프리차지 커맨드(PRE)가 다음으로 인큐된다. 컨트롤러(120)는 불휘발성 메모리 장치(110)로 메모리 커맨드(CMD2)를 먼저 이슈하고, 프리차지 커맨드(PRE)를 다음으로 이슈할 수 있다. 불휘발성 메모리 장치(110)는 메모리 커맨드(CMD2)에 따라 지정된 동작을 먼저 수행하고, 프리차지 커맨드(PRE)에 따라 워드 라인 프리차지 동작을 다음으로 수행할 수 있다.
예시적으로, 워드 라인 프리차지와 연관된 다양한 정보들이 퓨즈 옵션에 의해 불휘발성 메모리 장치(110)에 설정되거나 또는 컨트롤러(120)로부터 불휘발성 메모리 장치(110)로 전달될 수 있다. 예를 들어, 워드 라인을 프리차지하는 양전압의 종류 또는 레벨, 온도 가변 정보, 시간 정보, 블록 그룹 정보, 활성 정보, 배드 블록 관리 정보, 램핑 정보 등이 퓨즈 옵션으로 불휘발성 메모리 장치(110)에 설정되거나 컨트롤러(120)로부터 불휘발성 메모리 장치(110)로 전달될 수 있다.
양전압의 종류 또는 레벨은 양전압으로 외부 전원 전압, 내부 전원 전압 또는 임의의 전압을 사용할 지와 임의의 전압의 레벨에 대한 정보를 포함할 수 있다. 온도 가변 정보는 주변 온도에 따라 양전압의 레벨을 가변할 지의 여부 및 온도에 따른 양전압의 레벨의 가변 정도를 포함할 수 있다. 시간 정보는 워드 라인 프리차지에 할당되는 최대 시간 또는 최소 시간, 또는 워드 라인 프리차지가 수행되는 상황(예를 들어, 읽기 동적의 이전 또는 이후, 소거 동작의 이전 또는 이후, 파워-온 이후, 파워-오프 이전 등)에 따른 최대 시간 또는 최소 시간을 포함할 수 있다. 블록 그룹 정보는 워드 라인 프리차지를 부분 그룹들로 분할하여 수행할 지의 여부 및 각 부분 그룹에 포함되는 메모리 블록들의 수를 포함할 수 있다. 활성 정보는 워드 라인 프리차지를 활성화할 지의 여부를 포함할 수 있다. 배드 블록 관리 정보는 워드 라인 프리차지 시에 배드 블록 관리 시스템을 참조하여 배드 블록을 워드 라인 프리차지의 대상으로부터 제외할 지의 여부를 포함할 수 있다. 램핑 정보는 워드 라인 프리차지 시에 양전압을 램핑하여 계단형으로 증가시킬 지의 여부, 각 계단의 전압의 증가량, 각 계단의 전압의 유지 시간을 포함할 수 있다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
112; 행 디코더 회로
113; 페이지 버퍼 회로
114; 데이터 입출력 회로
115; 제어 로직 회로
116; 워드 라인 프리차지 블록
100; 스토리지 장치
120; 컨트롤러
121; 프리차지 제어 블록
123; 호스트 큐
130; 버퍼 메모리
111; 메모리 셀 어레이
112; 행 디코더 회로
113; 페이지 버퍼 회로
114; 데이터 입출력 회로
115; 제어 로직 회로
116; 워드 라인 프리차지 블록
100; 스토리지 장치
120; 컨트롤러
121; 프리차지 제어 블록
123; 호스트 큐
130; 버퍼 메모리
Claims (20)
- 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
복수의 워드 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더 회로; 그리고
복수의 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
워드 라인 프리차지 동작 시에, 상기 행 디코더 회로는 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들에 양전압들을 동시에 인가하고, 그리고 상기 하나 또는 그보다 많은 메모리 블록들에 연결된 상기 워드 라인들을 플로팅하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 워드 라인 프리차지 동작 시에 상기 페이지 버퍼 회로는 상기 비트 라인들을 플로팅하거나 또는 상기 비트 라인들의 전압들을 일정하게 유지하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 워드 라인 프리차지 동작 시에 상기 하나 또는 그보다 많은 메모리 블록들의 메모리 셀들에 저장된 데이터는 변경되지 않는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 워드 라인 프리차지 동작 시에 상기 불휘발성 메모리 장치는 상기 복수의 메모리 블록들과 연결된 상기 복수의 워드 라인들에 동시에 상기 양전압들을 인가하고, 그리고 상기 복수의 워드 라인들을 플로팅하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 복수의 메모리 블록들은 둘 이상의 그룹들을 형성하고, 각 그룹은 상기 하나 또는 그보다 많은 메모리 블록들을 포함하고,
상기 워드 라인 프리차지 동작 시에 상기 불휘발성 메모리 장치는 각 그룹의 단위로 상기 워드 라인들에 양전압들을 동시에 인가하고 그리고 상기 워드 라인들을 플로팅하는 것을 순차적으로 수행하는 불휘발성 메모리 장치. - 제1항에 있어서,
외부 장치로부터 수신되는 리셋 커맨드에 응답하여 리셋 동작을 수행하고 그리고 상기 행 디코더 회로가 상기 워드 라인 프리차지 동작을 수행하도록 제어하는 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치. - 제1항에 있어서,
외부 장치로부터 수신되는 프리차지 커맨드에 응답하여 상기 행 디코더 회로가 상기 워드 라인 프리차지 동작을 수행하도록 제어하는 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치. - 제7항에 있어서,
상기 제어 로직 회로는 상기 프리차지 커맨드와 함께 수신되는 파라미터에 응답하여 상기 양전압들의 레벨들을 조절하는 불휘발성 메모리 장치. - 제7항에 있어서,
상기 행 디코더 회로는 상기 프리차지 커맨드와 함께 수신되는 어드레스에 응답하여 상기 하나 또는 그보다 많은 메모리 블록들을 선택하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 하나 또는 그보다 많은 메모리 블록들 각각에 연결된 워드 라인들 중 일부 워드 라인들에 상기 양전압들을 인가하는 불휘발성 메모리 장치. - 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
상기 복수의 메모리 블록들 중 선택된 메모리 블록에서 쓰기 동작, 읽기 동작 또는 소거 동작이 수행되도록 상기 불휘발성 메모리 장치로 쓰기 커맨드, 읽기 커맨드 또는 소거 커맨드를 전송하고, 그리고 상기 복수의 메모리 블록들 중 하나 또는 그보다 많은 메모리 블록에서 워드 라인 프리차지 동작이 수행되도록 상기 불휘발성 메모리 장치로 프리차지 커맨드를 전송하는 컨트롤러를 포함하고,
상기 워드 라인 프리차지 동작 시에, 상기 불휘발성 메모리 장치는 상기 하나 또는 그보다 많은 메모리 블록들에 연결된 워드 라인들에 양전압들을 동시에 인가하고, 그리고 상기 하나 또는 그보다 많은 메모리 블록들에 연결된 상기 워드 라인들을 플로팅하는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 파워 온이 검출된 때에 상기 불휘발성 메모리 장치로 상기 프리차지 커맨드를 전송하는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 파워 온에 따른 리셋이 완료된 후 상기 불휘발성 메모리 장치에 읽기 커맨드들을 전송할 때 와이드 프리펄스 특성을 함께 전송하고, 그리고 상기 읽기 커맨드들에 따른 읽기 동작이 완료된 때에 상기 복수의 메모리 블록들 중에서 읽기 커맨드들과 연관된 메모리 블록들이 아닌 나머지 메모리 블록들에 대해 상기 프리차지 커맨드를 전송하는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 파워 오프가 검출된 때에 상기 불휘발성 메모리 장치로 상기 프리차지 커맨드를 전송하는 스토리지 장치. - 제11항에 있어서,
상기 프리차지 커맨드를 전송할 때에 상기 컨트롤러는 프리차지 모드로 진입하고,
상기 프리차지 모드에서, 상기 컨트롤러는 유휴 상태일 때에 상기 워드 라인 프리차지 동작의 대상인 메모리 블록들 중에서 하나 또는 그보다 많은 메모리 블록들에 대해 상기 프리차지 커맨드를 전송하는 동작을 반복하는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 유휴 시간이 제1 문턱 시간 이상이면 상기 프리차지 커맨드를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치. - 제16항에 있어서,
상기 유휴 시간이 제2 문턱 시간 이상이면, 상기 프리차지 커맨드는 상기 양전압들, 상기 제1 문턱 시간 및 상기 제2 문턱 시간을 증가시키는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 상기 복수의 메모리 블록들 중 유휴 메모리 블록들을 검출하고 그리고 상기 유휴 메모리 블록들에 대해 상기 프리차지 커맨드를 전송하는 동작을 주기에 따라 반복하는 스토리지 장치. - 제11항에 있어서,
상기 컨트롤러는 상기 복수의 메모리 블록들 중에서 상기 워드 라인 프리차지 동작의 대상인 메모리 블록들을 가리키는 어드레스 및 상기 양전압들의 레벨들을 가리키는 파라미터 중 적어도 하나를 상기 프리차지 커맨드와 함께 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치. - 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
프리차지 비지 상태에 진입하는 단계;
상기 프리차지 비지 상태에서 상기 복수의 메모리 블록들 중 하나 또는 그보다 많은 메모리 블록들의 워드 라인들에 양전압들을 인가하는 단계;
상기 하나 또는 그보다 많은 메모리 블록들의 상기 워드 라인들을 플로팅하는 단계; 그리고
레디 상태로 복귀하는 단계를 포함하는 동작 방법.
Priority Applications (3)
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