KR20230001805A - 누설 전류를 검출하도록 구성된 메모리 장치 및 그것의 동작 방법 - Google Patents
누설 전류를 검출하도록 구성된 메모리 장치 및 그것의 동작 방법 Download PDFInfo
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Abstract
본 발명에 따른 메모리 장치의 동작 방법은 제1 워드라인과 대응되는 제1 구동라인을 제1 워드라인과 플로팅시키고, 제1 전압으로 프리차지하는 단계, 제1 구동라인을 제1 전압으로부터 플로팅시켜 제1 구동라인의 제1 전압 변화량을 감지하는 단계, 제1 전압 변화량을 제1 커패시터에 저장하는 단계, 제1 구동라인 및 제1 워드라인을 전기적으로 연결시키고, 제1 구동라인 및 제1 워드라인을 제1 전압으로 프리차지하는 단계, 제1 구동라인 및 제1 워드라인을 제1 전압으로부터 플로팅시켜 제1 구동라인 및 제1 워드라인의 제2 전압 변화량을 감지하는 단계, 및 제2 전압 변화량 및 저장된 제1 전압 변화량을 기반으로 제1 워드라인의 제1 누설 전류에 대응하는 제1 검출 신호를 출력하는 단계를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는, 누설 전류를 검출하도록 구성된 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리 장치는 컴퓨팅 시스템의 대용량 저장 매체로서 사용된다. 최근 플래시 메모리 장치의 집적도가 향상됨에 따라, 플래시 메모리 장치에 포함된 메모리 셀들 사이의 간격이 좁아지게 되고, 이로 인해, 메모리 셀들 또는 내부 소자들 사이에서 다양한 누설 전류가 발생한다. 이러한 누설 전류는 플래시 메모리 장치의 동작 신뢰성을 저하시키므로, 정확한 누설 전류를 검출하는 것이 요구된다.
본 발명의 목적은 메모리 장치의 워드라인들 각각에 대한 정확한 누설 전류를 검출함으로써, 향상된 신뢰성을 갖는 누설 전류를 검출하도록 구성된 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 워드라인과 대응되는 제1 구동라인을 상기 제1 워드라인과 플로팅시키고, 제1 전압으로 프리차지하는 단계; 상기 제1 구동라인을 상기 제1 전압으로부터 플로팅시켜 상기 제1 구동라인의 제1 전압 변화량을 감지하는 단계; 상기 제1 전압 변화량을 제1 커패시터에 저장하는 단계; 상기 제1 구동라인 및 상기 제1 워드라인을 전기적으로 연결시키고, 상기 제1 구동라인 및 상기 제1 워드라인을 상기 제1 전압으로 프리차지하는 단계; 상기 제1 구동라인 및 상기 제1 워드라인을 상기 제1 전압으로부터 플로팅시켜 상기 제1 구동라인 및 상기 제1 워드라인의 제2 전압 변화량을 감지하는 단계; 및 상기 제2 전압 변화량 및 상기 저장된 제1 전압 변화량을 기반으로 상기 제1 워드라인의 제1 누설 전류에 대응하는 제1 검출 신호를 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 워드라인과 연결된 제1 메모리 블록; 제1 구동라인을 통해 상기 제1 워드라인의 전압을 제어하도록 구성된 로우 디코더; 및 제1 구간 동안 상기 제1 구동라인을 통해 제1 누설 전류를 검출하고, 제2 구간 동안 상기 제1 누설 전류에 대응하는 제1 전압을 저장하고, 제3 구간 동안 상기 제1 구동라인을 통해 제2 누설 전류를 검출하고, 상기 제1 전압 및 제2 누설 전류를 기반으로 상기 제1 워드라인에 대한 누설 전류를 검출하여 제1 검출 신호를 출력하도록 구성된 누설 검출 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 전류 경로를 제1 전압으로 프리차지하는 단계; 상기 제1 전류 경로를 상기 제1 전압으로부터 플로팅하여, 상기 제1 전류 경로상의 제1 누설 전류에 대응하는 제1 전압 변화량을 검출하는 단계; 상기 제1 전압 변화량을 제1 커패시터에 저장하는 단계; 상기 제1 전류 경로 및 제2 전류 경로를 상기 제1 전압으로 프리차지하는 단계; 상기 제1 전류 경로 및 상기 제2 전류 경로를 상기 제1 전압으로부터 플로팅하여, 상기 제1 전류 경로 상의 상기 제1 누설 전류 및 상기 제2 전류 경로 상의 제2 누설 전류의 합에 대응하는 제2 전압 변화량을 검출하는 단계; 및 상기 제1 전압 변화량 및 상기 제2 전압 변화량을 기반으로, 상기 제2 전류 경로 상의 상기 제2 누설 전류에 대응하는 제1 검출 신호를 출력하는 단계를 포함한다.
본 발명에 따르면, 메모리 장치는 복수의 워드라인들 각각에 대하여, 정확한 누설 전류를 검출할 수 있다. 따라서, 향상된 신뢰성 및 향상된 수명을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 도면이다.
도 3은 도 1의 메모리 장치를 보여주는 도면이다.
도 4는 도 3의 누설 검출 회로를 좀 더 상세하게 보여주는 회로도이다.
도 5는 도 4의 누설 검출 회로의 동작을 설명하기 위한 도면이다.
도 6은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다.
도 7은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다.
도 8a 내지 도 8d는 도 7의 순서도에 따른 누설 검출 회로의 동작을 설명하기 위한 도면들이다.
도 9는 도 5의 누설 검출 회로의 동작을 보여주는 순서도이다.
도 10은 도 1의 메모리 장치의 동작을 보여주는 순서도이다.
도 11은 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 12는 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 13은 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 14는 도 13의 메모리 장치의 동작을 보여주는 타이밍도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 단면도이다.
도 17은 본 발명에 따른 스토리지 장치를 보여주는 블록도이다.
도 18은 도 17의 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 19는 도 17의 메모리 장치의 동작을 보여주는 순서도이다.
도 20은 도 17의 메모리 장치의 동작을 보여주는 순서도이다.
도 21은 본 발명의 일 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 도면이다.
도 3은 도 1의 메모리 장치를 보여주는 도면이다.
도 4는 도 3의 누설 검출 회로를 좀 더 상세하게 보여주는 회로도이다.
도 5는 도 4의 누설 검출 회로의 동작을 설명하기 위한 도면이다.
도 6은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다.
도 7은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다.
도 8a 내지 도 8d는 도 7의 순서도에 따른 누설 검출 회로의 동작을 설명하기 위한 도면들이다.
도 9는 도 5의 누설 검출 회로의 동작을 보여주는 순서도이다.
도 10은 도 1의 메모리 장치의 동작을 보여주는 순서도이다.
도 11은 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 12는 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 13은 도 3의 메모리 장치를 간략하게 보여주는 도면이다.
도 14는 도 13의 메모리 장치의 동작을 보여주는 타이밍도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 단면도이다.
도 17은 본 발명에 따른 스토리지 장치를 보여주는 블록도이다.
도 18은 도 17의 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 19는 도 17의 메모리 장치의 동작을 보여주는 순서도이다.
도 20은 도 17의 메모리 장치의 동작을 보여주는 순서도이다.
도 21은 본 발명의 일 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 입출력 회로(140), 제어 로직 회로(150), 전압 발생 회로(160), 및 누설 검출 회로(170)를 포함할 수 있다. 일 실시 예에서, 메모리 장치(100)는 낸드 플래시 메모리 장치와 같은 불휘발성 메모리 장치일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL), 및 비트라인들(BL)과 연결될 수 있다. 복수의 메모리 블록들 각각의 구성은 도 2를 참조하여 더욱 상세하게 설명된다.
로우 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신할 수 있다. 로우 디코더(120)는 어드레스(ADDR)를 디코딩하고, 디코딩 결과를 기반으로, 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어 또는 구동할 수 있다. 예를 들어, 로우 디코더(120)는 전압 발생 회로(160)로부터 다양한 동작 전압들(VOP)을 수신하고, 디코딩 결과를 기반으로, 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL) 각각으로 대응하는 동작 전압(VOP)을 제공할 수 있다.
페이지 버퍼 회로(130)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 입출력 회로(140)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 임시 저장할 수 있다. 페이지 버퍼 회로(130)는, 임시 저장된 데이터(DATA)가 메모리 셀 어레이(110)에 저장되도록, 비트라인들(BL)의 전압을 제어할 수 있다. 또는 페이지 버퍼 회로(130)는 비트라인들(BL)의 전압 변화를 감지함으로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽을 수 있다. 페이지 버퍼 회로(130)는 읽은 데이터(DATA)를 입출력 회로(140)로 전달할 수 있다.
입출력 회로(140)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고받을 수 있다. 일 실시 예에서, 입출력 회로(140)는 데이터 스트로브 신호에 동기하여, 외부 장치로 데이터(DATA)를 출력하거나 또는 외부 장치로부터 데이터(DATA)를 수신할 수 있다.
제어 로직 회로(150)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 회로(150)는 수신된 신호들을 기반으로 메모리 장치(100)의 다양한 구성 요소들을 제어할 수 있다.
전압 발생 회로(160)는 메모리 장치(100)가 동작하는데 필요한 다양한 동작 전압들(VOP)을 생성할 수 있다. 예를 들어, 다양한 동작 전압들(VOP)은 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들 등을 포함할 수 있다. 일 실시 예에서, 동작 전압(VOP)은 메모리 셀 어레이(110)의 누설 전류를 검출하는데 사용되는 감지 전압을 포함할 수 있다. 감지 전압은 패스 전압일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
누설 검출 회로(170)는 메모리 장치(100)에서 발생하는 다양한 누설 전류들을 검출하고, 검출 결과를 기반으로 검출 신호(DET)를 출력하도록 구성될 수 있다. 제어 로직 회로(150)는 누설 검출 회로(170)로부터의 검출 신호(DET)를 기반으로 누설 전류의 검출 여부를 판별하거나 또는 검출 신호(DET)에 대응되는 정보를 외부 장치(예를 들어, 메모리 컨트롤러)로 전송할 수 있다.
일 실시 예에서, 누설 검출 회로(170)는 메모리 셀 어레이(110)와 연결된 워드라인들(WL) 각각의 누설 전류를 검출하도록 구성될 수 있다. 예를 들어, 누설 검출 회로(170)는 구동 라인들(SI)을 통해 로우 디코더(120)와 연결될 수 있다. 구동 라인들(SI)은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결되어 대응하는 구동 전압을 제공하도록 구성될 수 있다. 구동 라인들(SI)의 구성은 도 3을 참조하여 더욱 상세하게 설명된다.
누설 검출 회로(170)는 구동 라인들(SI) 중 적어도 하나에 대한 제1 누설 전류를 검출하고, 제1 누설 전류에 대한 정보를 특정 소자(예를 들어, 커패시터)에 저장할 수 있다. 이후에, 누설 검출 회로(170)는 구동 라인들(SI) 중 적어도 하나 및 대응하는 적어도 하나의 워드라인(WL)에 대한 제2 누설 전류를 검출할 수 있다. 누설 검출 회로(170)는 특정 소자에 저장된 정보 및 검출된 제2 누설 전류를 기반으로 대응하는 적어도 하나의 워드라인(WL)에 대한 누설 전류를 검출하도록 구성될 수 있다. 이 경우, 구동 라인들(SI) 또는 다른 다양한 소자들에 의한 누설 전류를 제외한 워드라인에 대한 누설 전류만 검출될 수 있기 때문에, 워드라인 누설 전류 검출의 정확성이 향상될 수 있다. 일 실시 예에서, 누설 전류 검출 회로(170)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
일 실시 예에서, 누설 검출 회로(170)의 동작은 메모리 장치(100)의 테스트 과정에서 수행될 수 있다. 또는, 누설 검출 회로(170)의 동작은 메모리 장치(100)의 정상 동작 도중에, 외부 장치의 제어에 따라 수행될 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 도면이다. 도 2를 참조하여, 제1 메모리 블록(BLK1)이 설명되나, 메모리 셀 어레이(110)에 포함된 다른 메모리 블록들 또한 도 2의 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있음이 이해될 것이다.
도 1 및 도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공 또는 연결될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공 또는 연결될 수 있다. 일 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC8) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제2 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제3 및 제4 워드라인들(WL3, WL4)을 각각 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTb, SSTa) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
비록 도면에 도시되지는 않았으나, 제1 메모리 블록(BLK1)의 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 소거 제어 트랜지스터는 기판으로부터 동일한 높이에 위치할 수 있고, 동일한 소거 제어 라인과 연결될 수 있다. 예를 들어, 소거 제어 트랜지스터는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GSTa) 사이에 위치할 수 있다. 또는 소거 제어 트랜지스터는 비트라인들(BL1, BL2) 및 스트링 선택 트랜지스터들(SSTb) 사이에 위치할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
일 실시 예에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 단순 예시이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다. 일 실시 예에서, 제1 메모리 블록(BLK1)의 셀 트랜지스터들의 개수가 증가함에 따라, 제1 메모리 블록(BLK1)은 멀티-스택(multi-stack) 구조를 가질 수 있다.
도 3은 도 1의 메모리 장치를 보여주는 도면이다. 도 3을 참조하여 누설 검출 회로(170)의 동작이 설명되며, 도면의 간결성 및 설명의 편의를 위해, 누설 검출 회로(170)의 동작을 설명하는데 불필요한 구성 요소들은 생략된다.
도 1 및 도 3을 참조하면, 로우 디코더(120)는 복수의 구동 라인들(SI), 제1 블록 선택 회로(121), 제2 블록 선택 회로(122), 및 구동 라인 드라이버(123)를 포함할 수 있다. 복수의 구동 라인들(SI)은 제1 및 제2 블록 선택 회로들(121, 122)을 통해, 제1 및 제2 메모리 블록들(BLK1, BLK2)의 대응하는 라인들과 연결될 수 있다. 예를 들어, 복수의 구동 라인들(SI) 중 하나는 제1 블록 선택 회로(121)를 통해 제1 메모리 블록(BLK1)의 제11 워드라인(WL11)과 연결되고, 제2 블록 선택 회로(122)를 통해 제2 메모리 블록(BLK2)의 제21 워드라인(WL21)과 연결될 수 있다. 즉, 복수의 구동 라인들(SI) 중 하나는, 제1 및 제2 블록 선택 회로들(121, 122)의 동작 상태에 따라, 제1 메모리 블록(BLK1)의 WL11 또는 제2 메모리 블록(BLK2)의 WL21과 연결되거나 또는 대응하는 구동 전압을 제공할 수 있다. 나머지 구동 라인들은 대응하는 라인들이 다르다는 점을 제외하면, 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여 동작할 수 있다. 예를 들어, 제1 블록 선택 회로(121)는, 제1 블록 선택 신호(BLK_SEL1)에 응답하여, 복수의 구동 라인들(SI)의 구동 전압들을 대응하는 라인들(예를 들어, GSL1, DWL21, WL11~WL14, DWL12, SSL11a, SSL1b 등)로 각각 제공하거나 또는 차단할 수 있다. 제1 블록 선택 회로(121)는 복수의 구동 라인들 및 대응하는 라인들 사이에 각각 연결되고, 제1 블록 선택 신호(BLK_SEL1)에 응답하여 동작하도록 구성된 패스 스위치들 또는 패스 트랜지스터들을 포함할 수 있다.
제2 블록 선택 회로(122)는 제2 블록 선택 신호(BLK_SEL2)에 응답하여 동작할 수 있다. 제2 블록 선택 회로(122)의 구성은, 대응하는 메모리 블록이 다르다는 점을 제외하면, 제1 블록 선택 회로(121)의 구성과 유사하므로, 이에 대한 상세한 설명은 생략된다.
구동 라인 드라이버(123)는 구동 라인 제어 신호(DR_SI)에 응답하여, 복수의 구동 라인들(SI)로 다양한 동작 전압들(VOP)을 제공할 수 있다. 예를 들어, 다양한 동작 전압들(VOP)은 패스 전압(VPASS), 프로그램 전압(VPGM), 읽기 전압(VRD) 등과 같은 다양한 전압들을 포함할 수 있다. 제1 메모리 블록(BLK1)의 제11 워드라인(WL11)에 대한 읽기 동작이 수행되는 경우, 복수의 구동 라인들(SI) 중 제1 메모리 블록(BLK1)의 제11 워드라인(WL11)에 대응하는 구동 라인으로 읽기 전압(VRD)이 인가되고, 나머지 구동 라인들로 패스 전압(VPASS)(또는 비선택 읽기 전압)이 인가되도록, 구동 라인 제어 신호(DR_SI)가 생성될 수 있다.
이 때, 제1 메모리 블록(BLK1)이 선택되도록, 제1 블록 선택 신호(BLK_SEL1)가 활성화되고, 제2 메모리 블록(BLK2)은 비선택되도록, 제2 블록 선택 신호(BLK_SEL2)가 비활성화될 수 있다. 이 경우, 복수의 구동 라인들(SI)의 전압은 제1 메모리 블록(BLK1)으로 제공되며, 제2 메모리 블록(BLK2)은 플로팅 상태일 것이다. 상술된 바와 같이 복수의 구동 라인들(SI)이 제어되고, 블록 선택 회로들(121, 122 등)이 제어됨으로써, 메모리 장치(120)가 다양한 동작을 수행할 수 있다.
누설 검출 회로(170)는 복수의 구동 라인들(SI) 중 적어도 하나로부터 누설 전류를 검출하도록 구성될 수 있다. 예를 들어, 누설 검출 회로(170)는 복수의 구동 라인들(SI)과 연결될 수 있다. 누설 검출 회로(170)는 구동 라인 선택 신호(SI_SEL)에 응답하여, 복수의 구동 라인들(SI) 중 적어도 하나를 선택하도록 구성될 수 있다. 누설 검출 회로(170)는 스위칭 신호(SW)에 응답하여 누설 검출 동작을 수행함으로써, 복수의 구동 라인들(SI) 중 적어도 하나 또는 대응하는 적어도 하나의 워드라인에 대한 누설 전류를 검출하고, 검출 결과로서, 검출 신호(DET)를 출력할 수 있다. 누설 검출 회로(170)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 4는 도 3의 누설 검출 회로를 좀 더 상세하게 보여주는 회로도이다. 도 4의 누설 검출 회로(170)는 단순 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 누설 검출 회로(170)는 본 발명이 기술적 사상을 달성할 수 있는 다양한 회로들 또는 기능 블록들로 구현될 수 있음이 이해될 것이다.
도 3 및 도 4를 참조하면, 누설 검출 회로(170)는 구동 라인 선택기(171), 비비교기(172), 제1 트랜지스터(TR1), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
구동 라인 선택기(171)는 구동 라인 선택 신호(SI_SEL)에 응답하여, 로우 디코더(120)의 복수의 구동 라인들(SI) 중 적어도 하나를 선택하도록 구성될 수 있다. 예를 들어, 구동 라인 선택 신호(SI_SEL)는 누설 전류를 검출할 타겟 워드라인에 대응하는 구동 라인을 선택하기 위한 신호일 수 있다. 좀 더 상세한 예로서, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)에 대한 누설 검출 동작이 수행되는 경우, 복수의 구동 라인들(SI) 중, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)과 연결된, 구동 라인이 선택되도록, 구동 라인 선택 신호(SI_SEL)가 생성될 수 있다. 일 실시 예에서, 구동 라인 선택 신호(SI_SEL)는 제어 로직 회로(150)로부터 생성될 수 있다.
제2 커패시터(C2)는 구동 라인 선택기(171)의 출력단 및 비교 노드(ncp) 사이에 연결될 수 있다. 제1 커패시터(C1)는 비교 노드(ncp) 및 특정 노드(예를 들어, 접지 노드) 사이에 연결될 수 있다.
제1 트랜지스터(TR1)는 입력 전압(VIN) 및 비교 노드(ncp) 사이에 연결될 수 있고, 스위칭 신호(SW)에 응답하여 턴-온되거나 또는 턴-오프될 수 있다.
비교기(172)의 반전 입력단(-)은 비교 노드(ncp)와 연결되고, 비반전 입력단(+)은 기준 전압(VREF)과 연결될 수 있다. 비교기(172)는 비교 노드(ncp)의 전압(VCP)(이하에서, "비교 전압"이라 칭함.) 및 기준 전압(VREF)을 비교하고, 비교 결과를 검출 신호(DEF)로서 출력할 수 있다. 예를 들어, 비교 전압(VCP)이 기준 전압(VREF)보다 높은 경우, 검출 신호(DEF)는 로우 레벨일 수 있고, 비교 전압(VCP)이 기준 전압(VREF)보다 높지 않은 경우, 검출 신호(DEF)는 하이 레벨일 수 있다. 일 실시 예에서, 비교 전압(VCP)이 기준 전압(VREF)보다 높은 것은, 타겟 워드라인의 누설 전류가 없거나 또는 기준치보다 낮은 것을 의미할 수 있고, 비교 전압(VCP)이 기준 전압(VREF)보다 높지 않은 것은, 타겟 워드라인의 누설 전류가 존재하거나 또는 기준치보다 높은 것을 의미할 수 있다. 이에 대한 구성 및 동작 원리는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 5는 도 4의 누설 검출 회로의 동작을 설명하기 위한 도면이다. 도 6은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다. 도면의 간결성 및 설명의 편의를 위해, 누설 검출 회로(170)는 제1 워드라인(WL1)의 누설 전류를 검출하는 것으로 가정한다. 즉, 제1 워드라인(WL1)은 타겟 워드라인으로 선택될 수 있으며, 누설 검출 회로(170)는 제1 워드라인(WL1)에 대한 누설 전류를 검출하도록 구성될 수 있다. 이하의 도면들에서, 제1 워드라인(WL1)의 누설 전류를 검출하는 누설 검출 회로(170)의 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
이하에서, "구동 라인의 누설 전류"의 용어가 사용된다. 구동 라인의 누설 전류는 대응하는 구동 라인에서 발생하는 누설 전류를 의미할 수 있다. 또는 구동 라인의 누설 전류는 대응하는 구동 라인뿐만 아니라 다른 주변 회로의 다양한 구성 요소들에 대한 누설 전류를 포함할 수 있다. 이러한 용어의 사용은 단순히 본 발명의 실시 예들을 간략하게 설명하기 위한 것이며, 본 발명의 범위가 이러한 용어들에 의해 제한되지 않음이 이해될 것이다.
도 3 내지 도 6을 참조하면, 메모리 장치(100)의 로우 디코더(120)는 제1 구동 라인(SI1), 제1 블록 선택 회로(121), 및 구동 라인 드라이버(123)를 포함할 수 있다. 제1 구동 라인(SI1)은 제1 블록 선택 회로(121)를 통해 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)과 연결될 수 있다. 제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여 동작할 수 있다.
메모리 장치(100)의 누설 검출 회로(170)는 제1 워드라인(WL1)의 워드라인 누설 전류(IWL)를 검출하도록 구성될 수 있다. 예를 들어, 누설 검출 회로(170)의 구동 라인 선택기(171)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 커패시터(C1), 제2 커패시터(C2), 및 비교기(172)를 포함할 수 있다. 제1 트랜지스터(TR1), 제1 커패시터(C1), 제2 커패시터(C2), 및 비교기(172)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 일 실시 예에서, 누설 검출 회로(170)는 제1 워드라인(WL1)의 누설 전류를 검출하는 동작이 설명되므로, 제1 워드라인(WL1)과 대응되는 제1 구동 라인(SI1)을 선택하기 위한 제2 트랜지스터(TR2)가 도시된다. 제2 트랜지스터(TR2)는 제1 구동 라인 선택 신호(SI_SEL1)에 응답하여 동작할 수 있으며, 도 4를 참조하여 설명된 구동 라인 선택기(171)에 포함된 구성 요소일 수 있다.
누설 검출 회로(170)는 제1 워드라인(WL1)에 대응하는 제1 구동 라인(SI1)과 제1 노드(n1)에서 연결될 수 있다. 누설 검출 회로(170)는 제1 노드(n1)의 전압 변화를 감지함으로써, 제1 워드라인(WL1)의 워드라인 누설 전류(IWL)를 검출할 수 있다.
좀 더 상세한 예로서, 도 6에 도시된 바와 같이, 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안, 제1 블록 선택 신호(BLK_SEL1), 제1 구동 라인 제어 신호(DR_SI1), 제1 구동 라인 선택 신호(SI_SEL1), 및 스위칭 신호(SW)가 온-레벨(ON)이 될 수 있다. 각 신호의 온-레벨(ON)은 대응하는 트랜지스터 또는 스위치를 턴-온시키는 전압 레벨을 가리킬 수 있고, 각 신호의 오프-레벨(OFF)은 대응하는 트랜지스터 또는 스위치를 턴-오프 시키는 전압 레벨을 가키리 수 있다.
제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안, 구동 라인 드라이버(123)는 제1 구동 라인 제어 신호(DR_SI1)에 응답하여, 제1 구동 라인(SI1)으로 제1 전압(V1)을 제공할 수 있다. 일 실시 예에서, 제1 구동 라인 제어 신호(DR_SI1)는 제1 구동 라인(SI1)으로 제1 전압(V1)을 인가하기 위한 신호일 수 있다. 제1 구동 라인(SI1)으로 다른 전압(예를 들어, 프로그램 전압, 읽기 전압 등)이 인가될 경우, 제1 구동 라인(SI1)에 대응하는 제어 신호는 다른 신호로 변경될 수 있다. 일 실시 예에서, 제1 전압(V1)은 프로그램 동작 또는 읽기 동작에서 사용되는 패스 전압(VPASS)일 수 있다. 또는, 제1 전압(V1)은 미리 정해진 레벨을 가질 수 있다.
제1 구동 라인(SI1)으로 제1 전압(V1)이 제공됨에 따라, 제1 구동 라인(SI1), 제1 워드라인(WL1)은 제1 전압(V1)으로 충전 또는 프리차지될 수 있다. 이 경우, 제2 트랜지스터(TR2)가 턴-온 상태이므로, 제2 커패시터(C2) 및 제2 트랜지스터(TR2) 사이의 전압(VSC)(이하에서, 스크린 전압(screen voltage)이라 칭함.)은 제1 전압(V1)과 같아질 것이다. 또한, 제1 트랜지스터(TR1)가 턴-온 상태이므로, 비교 전압(VCP)은 입력 전압(VIN)과 같아질 것이다.
이후에, 제1 시점(t1)에서, 제1 블록 선택 신호(BLK_SEL1) 및 제1 구동 라인 선택 신호(SI_SEL1)는 온-레벨(ON)을 유지하고, 제1 구동 라인 제어 신호(DR_SI1) 및 스위칭 신호(SW)는 오프-레벨(OFF)로 바뀔 수 있다. 이 경우, 제1 구동 라인(SI1)은 구동 라인 드라이버(123)로부터 플로팅되고, 비교 노드(ncp)는 입력 전압(VIN)으로부터 플로팅될 것이다.
이에 따라, 제1 구동 라인(SI1)의 누설 전류(IOFF) 및 제1 워드라인(WL1)의 누설 전류(IWL)에 의해 제1 노드(n1)의 전압이 낮아질 수 있다. 제1 노드(n1)의 전압 강하에 의해, 스크린 전압(VSC)은 제1 전압(V1)으로부터 제2 전압(V2)으로 낮아질 수 있다. 스크린 전압(VSC)의 전압 강하에 의해, 비교 전압(VCP)은 입력 전압(VIN)으로부터 제3 전압(V3)으로 낮아질 수 있다.
도 6에 도시된 바와 같이, 제2 시점(t2)에서, 비교 전압(VSC)이 기준 전압(VREF)보다 낮아질 수 있으며, 이 경우, 비교기(172)는 검출 신호(DEF)를 하이 레벨로 바꿀 수 있다. 즉, 누설 검출 회로(170)는 제2 시점(t2)에서, 제1 워드라인(WL1)에서 누설 전류가 발생했음을 알리는 검출 신호(DEF)를 출력할 수 있다.
일 실시 예에서, 도 6에 도시된 바와 같이, 제1 구동 라인(SI1) 및 제1 워드라인(WL1)이 플로팅됨에 따라, 각 라인의 누설 전류들(IOFF, IWL)에 의한 전압 강하가 비교 전압(VCP)의 전압 강하로 나타날 수 있다. 이 때, 스크린 전압(VSC)의 전압 강하(△VSC)는 제1 구동 라인(SI1)의 누설 전류에 의한 전압 강하(△VIOFF) 및 제1 워드라인(WL1)의 누설 전류에 의한 전압 강하(△VIWL)의 합에 대응될 수 있으며, 비교 전압(VCP)의 전압 강하(△VCP)는 스크린 전압(VSC)의 전압 강하(△VSC)와 대응될 수 있다. 다시 말해서, 비교 전압(VCP)의 전압 강하(△VCP)는 제1 워드라인(WL1)의 누설 전류(IWL)에 의한 전압 강하뿐만 아니라, 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 전압 강하를 포함할 수 있다. 따라서, 도 6의 타이밍도에 따른 검출 신호(DEF)는 제1 워드라인(WL1)의 누설 전류(IWL) 및 제1 구동 라인(SI1)의 누설 전류(IOFF) 모두가 반영된 결과이며, 제1 워드라인(WL1)의 누설 전류(IWL)만 검출하는 것이 어려울 수 있다.
도 7은 도 5의 누설 검출 회로의 동작을 보여주는 타이밍도이다. 도 8a 내지 도 8d는 도 7의 순서도에 따른 누설 검출 회로의 동작을 설명하기 위한 도면들이다. 도 5 및 도 7 내지 도 8d를 참조하면, 누설 검출 회로(170)는 제1 단계(1st phase) 및 제2 단계(2nd phase)의 동작들을 통해 제1 워드라인(WL1)의 누설 전류(IWL)를 검출할 수 있다.
예를 들어, 제1 단계(1st phase)의 동작은 제1 워드라인(WL1)의 누설 전류(IWL)를 제외한 제1 구동 라인(SI1)의 누설 전류(IOFF)만을 검출하고, 검출된 누설 전류(IOFF)에 대한 정보를 특정 소자(예를 들어, 제1 커패시터(C1))에 저장하는 동작을 가리킬 수 있다. 제2 단계(2nd phase)의 동작은 제1 워드라인(WL1)의 누설 전류(IWL) 및 제1 구동 라인(SI1)의 누설 전류(IOFF) 모두를 검출하고, 검출된 결과 및 특정 소자에 저장된 정보를 기반으로 제1 워드라인(WL1)의 누설 전류(IWL)만을 검출하는 동작을 가리킬 수 있다.
제1 단계(1st phase)는 제0 시점(t0)으로부터 제3 시점(t3)까지의 동작들(즉, 구동 라인(또는 서브 경로)의 누설 전류 검출 동작 및 저장 동작)을 포함할 수 있고, 제2 단계(2nd phase)는 제3 시점(t3)으로부터 제4 시점(t4)까지의 동작들(즉, 구동 라인 및 워드라인(또는 전-경로)의 누설 전류 검출 동작 및 누설 전류 보상 동작)을 포함할 수 있다.
좀 더 상세한 예로서, 먼저, 도 7의 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간동안, 제1 블록 선택 신호(BLK_SEL1)는 오프-레벨(OFF)이고, 제1 구동 라인 제어 신호(DR_SI1), 제1 구동 라인 선택 신호(SI_SEL1), 및 스위칭 신호(SW)는 온-레벨(ON)일 수 있다.
이 경우, 도 8a에 도시된 바와 같이, 구동 라인 드라이버(123)는 제1 구동 라인 신호(DR_SI1)에 응답하여, 제1 구동 라인(SI1)으로 제1 전압(V1)을 인가할 수 있다. 제1 트랜지스터(TR1)는 스위칭 신호(SW)에 응답하여 턴-온되고, 제2 트랜지스터(TR2)는 제1 구동 라인 선택 신호(SI_SEL1)에 응답하여 턴-온될 수 있다. 제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여 턴-오프될 수 있다. 이 경우, 도 7의 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간과 같이, 제1 구동 라인(SI1) 및 스크린 전압(VSC)은 제1 전압(V1)으로 충전 또는 프리차지될 수 있고, 비교 전압(VCP)은 입력 전압(VIN)과 같을 수 있다.
이후에, 도 7의 제1 시점(t1)으로부터 제2 시점(t2)까지의 구간동안, 제1 블록 선택 신호(BLK_SEL1)는 오프-레벨(OFF)을 유지할 수 있고, 제1 구동 라인 제어 신호(DR_SI1)는 오프-레벨(OFF)로 바뀔 수 있고, 제1 구동 라인 선택 신호(SI_SEL1) 및 스위칭 신호(SW)는 온-레벨(ON)을 유지할 수 있다.
이 경우, 도 8b에 도시된 바와 같이, 구동 라인 드라이버(123)는 제1 구동 라인 제어 신호(DR_SI1)에 응답하여, 제1 전압(V1)을 차단하거나, 턴-오프되거나, 또는 제1 구동 라인(SI1)을 플로팅시킬 수 있다. 나머지 신호들(BLK_SEL1, SI_SEL1, SW)에 의한 동작은 도 8a를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 이 경우, 도 8b에 도시된 바와 같은 제1 서브 경로(PT_S1, first sub-path)가 형성될 수 있다. 제1 서브 경로(PT_S1)는 제1 구동 라인(SI1)을 포함하고, 제1 워드라인(WL1)을 포함하지 않는 전류 경로를 의미할 수 있다.
제1 서브 경로(PT_S1)로 제공되는 전압 또는 전원이 없기 때문에(즉, 제1 서브 경로(PT_S1)는 플로팅 상태이므로), 제1 서브 경로(PT_S1)의 전압은 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의해 낮아질 수 있다. 제1 서브 경로(PT_S1)의 전압 강하에 의해, 스크린 전압(VSC)이 낮아질 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 스크린 전압(VSC)은 제1 전압(V1)으로부터 제4 전압(V4)으로 △VIOFF만큼 낮아질 수 있다. 즉, 스크린 전압(VSC)의 전압 강하는 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 전압 강하(△VIOFF)이거나 또는 제1 구동 라인(SI1)의 누설 전류(IOFF)에 대한 정보를 포함할 수 있다.
이후에, 도 7의 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간동안, 제1 블록 선택 신호(BLK_SEL1) 및 제1 구동 라인 제어 신호(DR_SI1)는 온-레벨(ON)로 바뀌고, 제1 구동 라인 선택 신호(SI_SEL1)는 온-레벨(ON)을 유지하고, 스위칭 신호(SW)는 오프-레벨(OFF)로 바뀔 수 있다.
이 경우, 도 8c에 도시된 바와 같이, 구동 라인 드라이버(123)는 제1 구동 라인 제어 신호(DR_SI1)에 응답하여, 제1 구동 라인(SI1)으로 제1 전압(V1)을 인가할 수 있다. 제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여, 제1 워드라인(WL1)을 제1 구동 라인(SI1)과 연결할 수 있다. 제1 트랜지스터(TR1)는 스위칭 신호(SW)에 응답하여 턴-오프되고, 제2 트랜지스터(TR2)는 제1 구동 라인 선택 신호(SI_SEL1)에 응답하여 턴-온을 유지할 수 있다.
이 경우, 도 7의 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간 또는 도 8c와 같이, 제1 구동 라인(SI1), 제1 워드라인(WL1), 및 스크린 전압(VSC)은 제1 전압(V1)으로 충전 또는 프리차지될 수 있다. 즉, 스크린 전압(VSC)은 제4 전압(V4)으로부터 제1 전압(V1)으로 상승할 수 있다. 이 때, 제2 트랜지스터(TR2)의 턴-오프에 의해 비교 노드(ncp)는 플로팅된 상태이므로, 스크린 전압(VSC)의 전압 상승에 의해 비교 노드(ncp)의 비교 전압(VCP)은 입력 전압(VIN)으로부터 제5 전압(V5)으로 △VCP1만큼 상승할 수 있다. 일 실시 예에서, △VCP1의 크기는 스크린 전압(VCS)의 전압 상승분(예를 들어, △VIOFF)에 대응할 수 있다. 스크린 전압(VCS)의 전압 상승분(예를 들어, △VIOFF)은 제1 구동 라인(SI1)의 누설 전류(IOFF)에 대응하는 값이다. 즉, 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간의 동작을 통해, 제1 구동 라인(SI1)의 누설 전류(IOFF)에 대응하는 정보가 제2 커패시터(C2)에 저장될 수 있다.
이후에, 도 7의 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간동안, 제1 블록 선택 신호(BLK_SEL1)는 온-레벨(ON)을 유지하고, 제1 구동 라인 제어 신호(DR_SI1)는 오프-레벨(OFF)로 바뀌고, 제1 구동 라인 선택 신호(SI_SEL1)는 온-레벨(ON)을 유지하고, 스위칭 신호(SW)는 오프-레벨(OFF)을 유지할 수 있다.
이 경우, 도 8d에 도시된 바와 같이, 구동 라인 드라이버(123)는 제1 구동 라인 제어 신호(DR_SI1)에 응답하여, 제1 구동 라인(SI1)으로 제1 전압(V1)을 차단하거나, 턴-오프되거나, 또는 제1 구동 라인(SI1)을 플로팅시킬 수 있다. 나머지 신호들(BLK_SEL1, SI_SEL1, SW)에 의한 동작은 도 8c를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 이 경우, 도 8d에 도시된 바와 같이, 전-경로(PT_F; full-path)가 형성될 수 있다. 전-경로(PT_F)는 제1 구동 라인(SI1) 및 제1 워드라인(WL1) 모두를 포함하는 전류 경로를 의미할 수 있다.
도 8d에 도시된 바와 같이, 전-경로(PT_F)로 제공되는 전압 또는 전원이 없기 때문에(즉, 전-경로(PT_F)는 플로팅 상태이므로), 전-경로(PT_F)의 전압은 제1 구동 라인(SI1)의 누설 전류(IOFF) 및 제1 워드라인(WL1)의 누설 전류(IWL)에 의해 낮아질 수 있다. 전-경로(PT_F)의 전압 강하에 의해, 스크린 전압(VSC)이 낮아질 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 스크린 전압(VSC)은 제1 전압(V1)으로부터 제6 전압(V6)으로 (△VIOFF+△VIWL)만큼 낮아질 수 있다. 즉, 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간에서, 스크린 전압(VSC)의 전압 강하는 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 전압 강하(△IOFF) 및 제1 워드라인(WL1)의 누설 전류(IWL)에 의한 전압 강하(△VIWL)를 포함할 수 있다.
비교 노드(ncp)는 플로팅 상태이므로, 스크린 전압(VSC)의 전압 강하(즉, △VIOFF+△IWL)에 의해 비교 노드(ncp)의 비교 전압(VCP)이 제5 전압(V5)으로부터 제7 전압(V7)으로 △VCP2 만큼 낮아질 수 있다. 이 때, 비교 전압(VCP)의 전압 강하(△VCP2)는 스크린 전압(VSC)의 전압 강하(즉, △VIOFF+△IWL)에 대응되는 값일 것이다.
그러나 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간 동안, 비교 노드(ncp)는 △VIOFF에 대응하는 크기(예를 들어, △VCP1)만큼 상승된 상태이므로, 제4 시점(t4)에서의 비교 전압(VCP)의 실질적인 변화량은 (△VCP2-△VCP1)일 것이다. 다시 말해서, 제4 시점(t4)에서의 비교 전압(VCP)의 실질적인 변화량은 제1 구동 라인(SI1)의 누설 전류(SI1)에 의한 전압 강하(△VCP1)가 제거된 크기일 것이다. 이는 제4 시점(t4)에서의 비교 전압(VCP)의 실질적인 변화량이 제1 워드라인(WL1)의 누설 전류(IWL)에 의한 전압 강하만을 포함한다는 것을 의미한다. 따라서, 누설 검출 회로(170)는 구동 라인의 누설 전류(IOFF)를 제외한 제1 워드라인(WL1)의 누설 전류(IWL)만을 검출할 수 있다.
좀 더 구체적으로, 수학식 1은 비교 전압(VCP)의 변화량들(△VCP1, △VCP2) 및 비교 전압(VCP)의 실질적인 변화량(△VCP2-△VCP1)을 보여준다.
수학식 1을 참조하면, C1 및 C2은 제1 및 제2 커패시터들(C1, C2)의 커패시턴스 값들 가리키고, △VIOFF는 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 스크린 전압(VSC)의 전압 변화량을 가리키고, △VIWL은 제1 워드라인(WL1)의 누설 전류(IWL)에 의한 스크린 전압(VSC)의 전압 변화량을 가리킨다. 수학식 1과 같이, 본 발명에 따른 누설 검출 회로(170)의 동작에 의해, 비교 전압(VCP)의 실질적인 변화량은 제1 워드라인(WL1)에 의한 누설 전류(IWL)에 의한 전압 변화량 성분만 존재한다. 즉, 본 발명에 따른 누설 검출 회로(170)는 별도의 카운팅 동작없이 타겟 워드라인에 대한 누설 전류만 검출하도록 구성될 수 있다.
일 실시 예에서, 제1 구동 라인(SI1)의 누설 전류(IOFF)를 검출하는 제1 구간(T1)(예를 들어, 제1 시점(t1)으로부터 제2 시점(t2)까지의 구간) 및 제1 구동 라인(SI1)의 누설 전류(IOFF) 및 제1 워드라인(WL1)의 누설 전류(IWL)를 검출하는 제2 구간(T2)(예를 들어, 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간)은 특정 비율로 결정될 수 있다. 예를 들어, 누설 검출 회로(170) 및 로우 디코더(120)의 연결 구조는 제1 구간(T1) 및 제2 구간(T2)에서 서로 상이할 수 있다. 이 경우, 제1 서브 경로(PT_S1) 및 전-경로(PT_F)에서의 등가 커패시턴스 값이 서로 다를 수 있다. 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 전압 강하(△VIOFF)가 제1 구간(T1) 및 제2 구간(T2)에서 동일하기 맞추기 위해, 제1 구간(T1) 및 제2 구간(T2)의 시간 길이가 수학식 2와 같이 보상될 수 있다.
수학식 2를 참조하면, T1은 제1 구간(T1)의 시간 길이를 가리키고, T2는 제2 구간(T2)의 시간 길이를 가리킨다. CPTS1은 제1 서브 경로(PT_S1) 상의 등가 커패시턴스 값을 가리키고, CPTF는 전 경로(PT_F) 상의 등가 커패시턴스 값을 가리킨다.
제1 서브 경로(PT_S1) 상의 등가 커패시턴스 값(CPTS1)은 수학식 3과 같을 수 있다.
수학식 3을 참조하면, Cp는 주변 커패시터(Cp)의 커패시턴스 값을 가리킨다. 주변 커패시터(Cp)는 메모리 장치(100)의 주변 회로에 포함된 다양한 소자들에 의해 형성된 커패시터 또는 기생 커패시터를 가리킬 수 있다. 제1 서브 경로(PT_S1)는 도 8b에 도시된 바와 같이, 제1 구동 라인(SI1)이 제1 워드라인(WL1) 및 구동 라인 드라이버(123) 모두와 플로팅된 상태이며, 제1 서브 경로(PT_S1) 상에는, 주변 커패시터(Cp) 및 제2 커패시터(C2)가 존재할 수 있다. 즉, 제1 서브 경로(PT_S1) 상의 등가 커패시턴스 값(CPTS1)은 주변 커패시터(Cp) 및 제2 커패시터(C2)의 커패시턴스 값들의 합으로 표현될 수 있다.
전 경로(PT_F) 상의 등가 커패시턴스 값(CPTF)은 수학식 4와 같을 수 있다.
수학식 4를 참조하면, CWL은 제1 워드라인(WL1)에 의한 커패시턴스 값을 가리킬 수 있다. 전 경로(PT_F)는 도 8d에 도시된 바와 같이, 제1 구동 라인(SI1)은 제1 워드라인(WL1)과 연결되고, 구동 라인 드라이버(123)와 플로팅된 상태이며, 전-경로(PT_F) 상에는, 주변 커패시터(Cp), 제1 커패시터(C1), 제2 커패시터(C2), 및 제1 워드라인(WL1)에 의한 커패시터가 존재할 수 있다. 즉, 전-경로(PT_F) 상의 등가 커패시턴스 값(CPTF)은 주변 커패시터(Cp), 제1 커패시터(C1), 제2 커패시터(C2), 및 제1 워드라인(WL1)에 의한 커패시터의 커패시턴스 값들의 합성으로 표현될 수 있다.
수학식 2 내지 4를 참조하여 설명된 바와 같이, 제1 구간(T1) 및 제2 구간(T2) 각각에서의 전류 경로가 상이하므로, 이에 따른 등가 커패시턴스 값이 서로 상이할 수 있다. 이 경우, 제1 구동 라인(SI1)의 누설 전류(IOFF)에 의한 전압 강하분이 서로 상이할 수 있기 때문에, 제1 구간(T1) 및 제2 구간(T2)의 비율을 수학식 2와 같이 조절함으로써, 각 구간에서의 커패시턴스 값들이 보상될 수 있다.
상술된 바와 같이, 본 발명에 따른 누설 검출 회로는 구동 라인의 누설 전류의 크기를 저장하기 위한 별도의 카운팅 동작 없이, 구동 라인의 누설 전류(또는 불필요 누설 전류)를 용이하게 보상할 수 있다. 따라서, 각 워드라인에 대한 누설 전류가 정확하게 검출될 수 있기 때문에, 누설 전류 검출의 정확성이 향상되고, 이에 따라 메모리 장치의 신뢰성이 향상될 수 있다.
도 9는 도 5의 누설 검출 회로의 동작을 보여주는 순서도이다. 이하에서, 본 발명의 실시 예를 좀 더 일반적인 구성으로 설명하기 위해, 제1 서브 경로 및 전-경로의 용어들이 사용된다. 이 때, 제1 서브 경로는 도 7 내지 도 8d를 참조하여 설명된 제1 구동 라인(SI1)을 포함하는 전류 경로일 수 있고, 전-경로는 도 7 내지 도 8d를 참조하여 설명된 제1 구동 라인(SI1) 및 제1 워드라인(WL1)을 모두 포함하는 전류 경로일 수 있다.
도 5 및 도 9를 참조하면, S111 단계에서, 누설 검출 회로(170)는 감지 전압을 사용하여 제1 서브 경로를 프리차지할 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간과 같이 제1 서브 경로를 감지 전압(또는 제1 전압(V1))으로 프리차지할 수 있다.
S112 단계에서, 누설 검출 회로(170)는 제1 서브 경로를 감지 전압으로부터 플로팅시킬 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제1 시점(t1)으로부터 제2 시점(t2)의 구간과 같이, 구동 라인 드라이버(123)를 턴-오프시키거나 또는 제1 구동 라인(SI1)으로 제공되는 제1 전압(V1)을 차단함으로써, 제1 서브 경로를 플로팅시킬 수 있다.
S113 단계에서, 누설 검출 회로(170)는 제1 구간 동안 제1 전압 강하를 감지할 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제1 시점(t1)으로부터 제2 시점(t2)의 구간과 같이, 제1 서브 경로의 전압 강하를 스크린 전압(VSC)의 전압 강하(△VIOFF)로서 감지할 수 있다.
S114 단계에서, 누설 검출 회로(170)는 제1 전압 강하에 대한 정보를 커패시터에 저장할 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간과 같이, 스크린 전압(VSC)의 전압 강하((△VIOFF)에 대응하는 정보를 제2 커패시터(C2)에 저장할 수 있다. 일 실시 예에서, 스크린 전압(VSC)의 전압 강하((△VIOFF)에 대응하는 정보는 비교 노드(ncp)의 비교 전압(VCP)의 전압 상승분(△VCP1)으로서 제2 커패시터(C2)에 저장될 수 있다.
S121 단계에서, 누설 검출 회로(170)는 감지 전압을 사용하여 전 경로를 프리차지할 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간과 같이, 제1 구동 라인(SI1) 및 제1 워드라인(WL1)을 제1 전압(V1)으로 프리차지할 수 있다.
S122 단계에서, 누설 검출 회로(170)는 전 경로를 감지 전압으로부터 플로팅시킬 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간과 같이, 구동 라인 드라이버(123)를 턴-오프시키거나 또는 제1 구동 라인(SI1)으로 제공되는 제1 전압(V1)을 차단함으로써, 전-경로를 플로팅시킬 수 있다.
S123 단계에서, 누설 검출 회로(170)는 제2 구간 동안 제2 전압 강하를 검출할 수 있다. 예를 들어, 누설 검출 회로(170)는 도 7의 제3 시점(t3)으로부터 제4 시점(t4)의 구간과 같이, 전-경로의 전압 강하를 스크린 전압(VSC)의 전압 강하(△VIOFF+△VIWL)로서 감지할 수 있다.
S130 단계에서, 누설 검출 회로(170)는 제1 전압 강하 및 제2 전압 강하를 기반으로 제2 서브 경로의 누설 전류를 판별할 수 있다. 예를 들어, 도 7 및 도 8d를 참조하여 설명된 바와 같이, 제3 시점(t3)에서, 비교 전압(VCP)은 입력 전압(VIN)과 비교하여 △VCP1만큼 증가된 제5 전압(V5)일 수 있다. 제3 시점(t3) 내지 제4 시점(t4)까지의 구간 동안, 비교 노드(ncp)의 비교 전압(VCP)의 전압 강하는 △VCP2일 수 있다. 즉, 입력 전압(VIN)에 대한 비교 전압(VCP)의 실질적인 전압 강하분은 (△VCP2-△VCP1)이며, 이는 제1 워드라인(WL1)(또는 제2 서브 경로)의 누설 전류(IWL)에 의한 성분일 것이다. 누설 검출 회로(170)는 비교 전압(VCP)의 실질적인 전압 강하분(△VCP2-△VCP1) 및 기준 전압(VREF)을 비교함으로써, 제1 워드라인(WL1)의 누설 전류(IWL)가 발생했는지 또는 누설 전류(IWL)가 기준치보다 큰지를 판별할 수 있다.
도 9를 참조하여 설명된 순서도는 누설 검출 회로(170)의 동작을 명확하게 보여주기 위해 복수의 단계들로 구분되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 일부 단계들은 동일한 구간에서 동시에 수행되거나 또는 단일 동작을 통해 수행될 수 있다. 예를 들어, 제1 서브 경로를 플로팅시키고, 제1 서브 경로의 제1 전압 강하를 감지하는 S112 단계 및 S113 단계의 동작들은 도 7의 제1 시점(t1)으로부터 제2 시점(t2)까지의 단일 구간에서 수행될 수 있다. 제1 전압 강하를 커패시터에 저장하고, 전 경로를 감지 전압으로 프리차지하는 S114 단계 및 S121 단계의 동작들은 도 7의 제2 시점(t2)으로부터 제3 시점(t3)까지의 단일 구간에서 수행될 수 있다. 전 경로를 플로팅하고, 제2 감지 전압 강하를 감지하고, 제2 서브 경로의 누설 전류를 판별하는 S122 단계, S123 단계, 및 S130 단계의 동작들은 도 7의 제3 시점(t3)으로부터 제4 시점(t4)까지의 단일 구간에서 수행될 수 있다.
도 10은 도 1의 메모리 장치의 동작을 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S210 단계에서, 메모리 장치(100)는 제1 방식을 사용하여 전-경로의 누설을 검출할 수 있다. 예를 들어, 메모리 장치(100)는 누설 검출 회로(170)를 포함할 수 있다. 누설 검출 회로(170)는 도 6을 참조하여 설명된 방법을 기반으로 제1 워드라인(WL1)에 대한 누설 전류를 검출할 수 있다.
S220 단계에서, 메모리 장치(100)는 전-경로에 대한 누설 전류가 검출되었는지 판별할 수 있다. 예를 들어, 전-경로는 누설 전류가 검출될 타겟 워드라인 및 대응하는 구동 라인을 모두 포함하는 전류 경로일 수 있다. 메모리 장치(100)의 제어 로직 회로(150)는 누설 검출 회로(170)로부터 출력된 검출 신호(DET)를 기반으로 누설 전류가 검출되었는지 여부를 판별할 수 있다.
일 실시 예에서, 제1 방식을 통해 누설 전류가 검출되지 않은 것은, 타겟 워드라인 및 대응하는 구동 라인 모두에서 누설 전류가 발생하지 않은 것을 의미할 수 있다. 따라서, 누설 전류가 검출되지 않은 경우, 메모리 장치(100)는 다른 특정 동작을 수행하지 않거나 또는 외부 장치(예를 들어, 메모리 컨트롤러)의 제어에 따른 노멀 동작(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 수행할 수 있다.
제1 방식을 통해 누설 전류가 검출된 경우, S230 단계에서, 메모리 장치(100)는 제2 방식을 통해 타겟 워드라인의 누설 전류를 검출할 수 있다. 예를 들어, 제2 방식은 도 7 내지 도 9를 참조하여 설명된 누설 전류 검출 방법을 가리킬 수 있다. 메모리 장치(100)의 누설 검출 회로(170)는 제2 방식을 기반으로 타겟 워드라인의 누설 전류를 검출할 수 있다. 이 경우, 도 7 내지 도 9를 참조하여 설명된 바와 같이, 구동 라인의 누설 전류 성분이 제거 또는 보상됨으로써, 타겟 워드라인에 대한 누설 전류만 정확하게 검출될 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 제1 방식을 기반으로 타겟 워드라인의 전-경로에 대한 누설 전류를 검출하고, 검출 결과를 기반으로 제2 방식을 기반으로 타겟 워드라인의 누설 전류를 검출하는 동작을 선택적으로 수행할 수 있다. 이 경우, 전체 워드라인들 각각에 대한 누설 전류 검출 동작들에 대한 전체 동작 시간이 감소될 수 있다.
도 11은 도 3의 메모리 장치를 간략하게 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략되며, 유사한 참조번호들이 사용된다.
도 3 및 도 11을 참조하면, 메모리 장치(100a)의 로우 디코더(120)는 제1 및 제2 구동 라인들(SI1, SI2), 제1 블록 선택 회로(121), 및 구동 라인 드라이버(123)를 포함한다. 제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여 제1 및 제2 구동 라인들(SI1, SI2)을 제1 및 제2 워드라인들(WL1, WL2)과 각각 연결시킬 수 있다.
누설 검출 회로(170a)는 제1 트랜지스터(TR1), 제1 커패시터(C1), 제2 커패시터(C2), 구동 라인 선택기(171a), 및 비교기(172)를 포함할 수 있다. 제1 트랜지스터(TR1), 제1 커패시터(C1), 제2 커패시터(C2), 및 비교기(172)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
앞선 실시 예들에서, 누설 검출 회로(170)는 하나의 타겟 워드라인에 대한 누설 전류 검출 동작을 수행하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 11에 도시된 바와 같이, 누설 검출 회로(170a)는 복수의 워드라인들(예를 들어, WL1, WL2)에 대한 누설 전류 검출 동작을 동시에 또는 한번에 수행할 수 있다.
예를 들어, 구동 라인 선택기(170a)는 제2 및 제3 트랜지스터들(TR2, TR3)을 포함할 수 있다. 제2 트랜지스터(TR2)는 제1 구동 라인(SI1)의 제1 노드(n1) 및 제2 커패시터(C2) 사이에 연결되고, 제1 구동 라인 선택 신호(SI_SEL1)에 응답하여 동작할 수 있다. 제3 트랜지스터(TR3)는 제2 구동 라인(SI2)의 제2 노드(n2) 및 제2 커패시터(C2) 사이에 연결되고, 제2 구동 라인 선택 신호(SI_SEL2)에 응답하여 동작할 수 있다.
도 11의 누설 검출 회로(170a)는 제1 및 제2 워드라인들(WL1, WL2)에 대하 누설 전류 검출 동작을 동시에 또는 한번에 수행한다는 점을 제외하면, 앞서 설명된 실시 예들과 동작 원리는 유사하다.
예를 들어, 구동 라인 드라이버(123)는 구동 라인 제어 신호(DR_SI)에 응답하여, 제1 및 제2 구동 라인들(SI1, SI2)로 제1 전압(V1)을 동시에 인가하거나 또는 동시에 차단할 수 있다. 구동 라인 선택기(171a)는 제1 및 제2 구동 라인 선택 신호들(SI_SEL1, SI_SEL2)에 응답하여, 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다. 이 경우, 도 7을 참조하여 설명된 제1 단계(1st phase)의 동작을 통해, 제1 및 제2 구동 라인들(SI1, SI2)의 누설 전류들(IOFF1, IOFF2)에 의한 전압 강하 성분이, 비교 전압(VCP)의 전압 상승으로서, 제2 커패시터(C2)에 저장될 수 있고, 도 7을 참조하여 설명된 제2 단계(2nd phase)의 동작을 통해, 제1 및 제2 구동 라인들(SI1, SI2)의 누설 전류들(IOFF1, IOFF2)이 보상 또는 제거됨으로써, 제1 및 제2 워드라인들(WL1, WL2)의 누설 전류들(IWL1, IWL2)이 동시에 검출될 수 있다.
상술된 바와 같이, 메모리 장치(100a)는 적어도 둘 이상의 타겟 워드라인들 또는 워드라인 그룹들에 대한 누설 검출 동작을 동시에 수행함으로써, 전체 워드라인들에 대한 누설 검출 동작의 시간을 단축시킬 수 있다.
일 실시 예에서, 특정 워드라인 그룹에서 누설 전류가 검출된 경우, 메모리 장치(100a)는 특정 워드라인 그룹에 포함된 복수의 워드라인들 각각에 대하여, 도 1 내지 도 10을 참조하여 설명된 방법을 기반으로, 누설 검출 동작을 수행할 수 있다.
도 12는 도 3의 메모리 장치를 간략하게 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략되며, 유사한 참조번호들이 사용된다.
도 3 및 도 12를 참조하면, 메모리 장치(100b)는 로우 디코더(120) 및 누설 검출 회로(170b)를 포함할 수 있다. 로우 디코더(120)는 제1 블록 선택 회로(121), 제1 구동 라인(SI1), 및 구동 라인 드라이버(123)를 포함할 수 있다. 제1 블록 선택 회로(121)는 제1 블록 선택 신호(BLK_SEL1)에 응답하여 제1 구동 라인(SI1)을 제1 워드라인(WL1)과 연결할 수 있다. 구동 라인 드라이버(123)는 제1 구동 라인 제어 신호(DR_SI1)에 응답하여, 제1 전압(V1)을 제1 구동 라인(SI1)으로 선택적으로 제공할 수 있다. 로우 디코더(120)의 구성은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
누설 검출 회로(170a)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2)(또는 구동 라인 선택기(171)), 제1 커패시터(C1), 제2 커패시터(C2), 및 제1 비교기(172)를 포함할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2)(또는 구동 라인 선택기(171)), 제1 커패시터(C1), 제2 커패시터(C2), 및 제1 비교기(172)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
누설 검출 회로(170a)는 제2 비교기(173)를 더 포함할 수 있다. 제2 비교기(173)는 제2 기준 전압(VREF2) 및 비교 전압(VCP)을 비교하고, 비교 결과로서, 제2 검출 신호(DETb)를 출력할 수 있다. 예를 들어, 제2 비교기(173)의 반전 입력단(-)은 제2 기준 전압(VREF2)을 수신할 수 있고, 비반전 입력단(+)은 비교 전압(VCP)을 수신할 수 있다. 제2 비교기(173)는 비교 전압(VCP)이 제2 기준 전압(VREF2)보다 높아지는 경우, 제2 검출 신호(DETb)를 출력할 수 있다.
이 경우, 제2 검출 신호(DETb)는 제1 구동 라인(SI1)의 누설 전류(IOFF)가 기준치를 초과하는지 여부를 가리킬 수 있다. 예를 들어, 도 7을 참조하여 설명된 바와 같이, 제2 시점(t2)으로부터 제3 시점(t3)의 구간 동안, 비교 전압(VCP)은 △VCP1만큼 상승하며, △VCP1은 제1 구동 라인(SI1)의 누설 전류(IOFF)에 대응하는 레벨일 수 있다. 즉, 제1 구동 라인(SI1)의 누설 전류(IOFF)이 증가하는 경우, △VCP1이 커지며, 이에 따라, 비교 전압(VCP)의 레벨이 높아질 수 있다. 비교 전압(VCP)의 레벨이 제2 기준 전압(VREF2)보다 높아진 것은 제1 구동 라인(SI1)의 누설 전류(IOFF)가 기준치를 초과한 것을 의미할 수 있으며, 이에 따라, 누설 검출 회로(170b)는 제2 검출 신호(DETb)를 출력할 수 있다.
상술된 바와 같이, 누설 검출 회로(170b)는 비교 전압(VCP)을 제2 기준 전압(VREF2)과 비교함으로써, 제1 서브 경로(PT_S1)(또는 제1 구동 라인(SI1))의 누설 전류(IOFF)를 더 검출할 수 있다.
도 13은 도 3의 메모리 장치를 간략하게 보여주는 도면이다. 도 14는 도 13의 메모리 장치의 동작을 보여주는 타이밍도이다. 도면의 간결성 및 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략되며, 유사한 참조번호들이 사용된다.
도 3 및 도 13을 참조하면, 메모리 장치(100c)의 누설 검출 회로(170)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 커패시터(C1), 제2 커패시터(C2), 및 비교기(172)를 포함할 수 있다. 누설 검출 회로(170)는 앞서 설명된 바와 유사하므로,이에 대한 상세한 설명은 생략된다.
메모리 장치(100c)의 로우 디코더(120c)는 제1 구동 라인(SI1), 제1 블록 선택 회로(121), 제2 블록 선택 회로(122), 및 구동 라인 드라이버(123)를 포함할 수 있다. 로우 디코더(120c)의 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 로우 디코더(120c)는 구동 라인 스위치(124)를 더 포함할 수 있다. 구동 라인 스위치(124)는 경로 스위칭 신호(SW_PT)에 응답하여, 제1 구동 라인(SI1)의 구간들을 연결시키거나 또는 차단(또는 플로팅)시킬 수 있다. 예를 들어, 구동 라인 스위치(124)는 제11 노드(n11) 및 제12 노드(n12) 사이에 연결되고, 경로 스위칭 신호(SW_PT)에 응답하여 동작할 수 있다. 제11 노드(n11)는 제1 구동 라인(SI1)이 제1 블록 선택 회로(121)를 통해 제11 워드라인(WL11)과 연결되는 노드이며, 제12 노드(n12)는 제1 구동 라인(SI1)이 제2 블록 선택 회로(121)를 통해 제21 워드라인(WL21)과 연결되는 노드일 수 있다.
일 실시 예에서, 메모리 장치(100c)는 제1 구동 라인(SI1)의 일부 구간의 누설 전류를 검출하도록 구성될 수 있다. 예를 들어, 제1 구동 라인(SI1)은 복수의 메모리 블록들 각각의 워드라인과 연결될 수 있으며, 제1 구동 라인(SI1)의 각 구간에서의 누설 전류가 다르게 나타날 수 있다. 도 13에 도시된 바와 같이, 제11 노드에서, 제1 누설 전류(IOFF1)가 발생할 수 있고, 제12 노드(n12)에서, 제2 누설 전류(IOFF2)가 발생할 수 있다. 이 경우, 메모리 장치(100c)는 앞서 설명된 바와 유사한 동작들을 통해 제2 누설 전류(IOFF2)를 검출할 수 있다.
좀 더 상세한 예로서, 도 14에 도시된 바와 같이, 제1 및 제2 블록 선택 신호들(BLK_SEL1, BLK2)은 오프-레벨(OFF)을 유지할 수 있다. 경로 스위칭 신호(SW_PT)는 제0 시점(t0)부터 제2 시점(t2)까지 오프-레벨(OFF)이고, 제2 시점(t2)부터 제4 시점(t4)까지 온-레벨(ON)일 수 있다. 제1 구동 라인 제어 신호(DR_SI1), 제1 구동 라인 선택 신호(SI_SEL1), 및 스위칭 신호(SW)는 도 7을 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 14의 타이밍도에 따르면, 제1 단계(1st phase)의 동작에서, 스크린 전압(VSC)은 제1 전압(V1)에서 제8 전압(V8)으로 △VIOFF1만큼 감소하고, 이후의 프리차지 동작을 통해, △VIOFF1에 대응하는 정보가 제2 커패시터(C2)에 저장(즉, 비교 전압(VCP)이 입력 전압(VIN)으로부터 제9 전압(V9)으로 △VCP3만큼 증가함.)된다. 이후에, 제2 단계(2nd phase)의 동작에서, 스크린 전압(VSC)은 제1 전압(V1)에서 제10 전압(V10)으로 (△VIOFF1+△VIOFF2)만큼 감소하고, 이에 따라, 비교 전압(VCP)이 제9 전압(V9)에서, 제11 전압(V11)으로 △VCP4만큼 감소한다. 결과적으로, 앞서 설명된 바와 유사하게, 입력 전압(VIN)에 대하여, 비교 전압(VCP)의 실질적인 전압 강하분은 (△VCP4-△VCP3)이며, 이는 제2 누설 전류(IOFF2)에 대응하는 값이다. 따라서, 누설 검출 회로(170c)는 제1 구동 라인(SI1)의 일부 구간에서 발생하는 제2 누설 전류(IOFF2)의 성분만 정확하게 검출할 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치는 워드라인의 누설 전류를 정확하게 검출할 수 있을 뿐만 아니라, 구동 라인 또는 다른 다양한 신호 라인들의 특정 구간에 대한 누설 전류를 정확하게 검출할 수 있다. 이 경우, 메모리 장치의 신뢰성 및 수명이 향상될 수 있다. 예를 들어, 도 13의 실시 예에서, 제1 구동 라인(SI1)의 제11 노드(n11)의 제1 누설 전류(IOFF1)는 무시할 정도로 작으나, 제12 노드(n12)의 제2 누설 전류(IOFF2)는 메모리 장치의 정상적인 동작을 방해할 정도로 클 수 있다. 이 때, 메모리 장치는 구동 라인 스위치(124)를 차단시켜 구동 라인 스위치(124) 이후의 블록들을 사용하지 않을 수 있다. 이 경우, 나머지 메모리 블록들은 정상적으로 사용될 수 있기 때문에, 메모리 장치의 활용성 또는 수명이 향상될 수 있다.
일 실시 예에서, 도 13 및 도 14를 참조하여 설명된 구동 라인 스위치의 구성은 일부 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 구동 라인 스위치는 복수의 구동 라인들 각각에서, 메모리 블록 단위로 구현되거나 또는 메모리 블록 그룹 단위로 구현될 수 있다. 누설 검출 회로는 앞서 설명된 다양한 실시 예들 각각 또는 그것들의 조합을 통해, 메모리 장치에 포함된 다양한 신호 라인들에서의 누설 전류를 검출할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도면의 간결성을 위해, 메모리 장치(200)의 일부 구성들이 생략되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 15를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 제1 및 제2 디코더들(220-1, 220-2), 제1 및 제2 페이지 버퍼 회로들(230-1, 230-2), 및 제1 및 제2 누설 검출 회로들(270-1, 270-2)을 포함할 수 있다.
메모리 셀 어레이(210)는 제1 및 제2 플레인들(PL1, PL2)을 포함할 수 있다. 제1 및 제2 플레인들(PL1, PL2)은 복수의 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n)을 각각 포함할 수 있다. 제1 로우 디코더(220-1)는 제1 플레인(PL1)의 메모리 블록들(BLK11~BLK1n)을 제어할 수 있고, 제2 로우 디코더(220-2)는 제2 플레인(PL2)의 메모리 블록들(BLK21~BLK2n)을 제어할 수 있다. 제1 페이지 버퍼 회로(230-1)는 제1 플레인(PL1)의 메모리 블록들(BLK11~BLK1n)의 비트라인들을 제어할 수 있고, 제2 페이지 버퍼 회로(230-2)는 제2 플레인(PL2)의 메모리 블록들(BLK21~BLK2n)의 비트라인들을 제어할 수 있다.
제1 누설 검출 회로(270-1)는 제1 디코더(220-1)의 구동 라인들을 통해 제1 플레인(PL1)의 메모리 블록들(BLK11~1n)의 누설 전류를 검출하고, 검출 결과로서 제1 검출 신호(DET1)를 출력할 수 있다. 제2 누설 검출 회로(270-2)는 제2 디코더(220-2)의 구동 라인들을 통해 제2 플레인(PL2)의 메모리 블록들(BLK21~BLK2n)의 누설 전류를 검출하고, 검출 결과로서 제2 검출 신호(DET2)를 출력할 수 있다. 일 실시 예에서, 도 15에 도시된 바와 같이, 제1 및 제2 누설 검출 회로들(270-1, 270-2)은 디코더 단위 또는 플레인 단위로 구비될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또는, 메모리 장치(200)는 복수의 플레인들을 더 포함할 수 있으며, 복수의 플레인들 각각에 대하여, 누설 검출 회로가 구비될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 단면도이다. 도 16을 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시 예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-838; 830)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시 예에서, 비트라인은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 16에 도시한 일 실시 예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-847; 840)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향(X축 방향)을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시 예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 16을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 16을 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 16을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시 예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(600)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(600)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(600)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 일 실시 예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
일 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.
일 실시 예에서, 도 1 내지 도 15를 참조하여 설명된 누설 검출 회로는 주변 회로 영역(PERI)에 형성될 수 있으며, 주변 회로 영역(PERI)의 로우 디코더(1394)에 포함된 다양한 메탈 배선들(예를 들어, 구동 라인들)을 통해 복수의 워드라인들의 누설 전류를 검출하도록 구성될 수 있다.
도 17은 본 발명에 따른 스토리지 장치를 보여주는 블록도이다. 도 17을 참조하면, 스토리지 장치(2000)는 메모리 컨트롤러(2100) 및 메모리 장치(2200)를 포함할 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200)에 데이터를 저장하거나 또는 메모리 장치(2200)에 저장된 데이터를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)로 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 메모리 장치(2200)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 출력할 수 있다.
일 실시 예에서, 커맨드(CMD) 및 어드레스(ADDR)는 데이터 라인(DQ)을 통해 메모리 컨트롤러(2100)로부터 메모리 장치(2200)로 전송될 수 있다. 메모리 컨트롤러(2100)는 다양한 제어 신호들(CTRL)(예를 들어, 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 읽기 인에이블(/RE), 쓰기 인에이블(/WE) 등)을 사용하여, 데이터 라인(DQ)을 통해 제공되는 커맨드(CMD) 및 어드레스(ADDR)를 구분시킬 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 데이터 스트로브 신호(DQS)에 동기하여, 데이터 라인(DQ)을 통해 데이터(DATA)를 주고 받을 수 있다.
일 실시 예에서, 메모리 장치(2200)는 누설 검출 회로(2210)를 포함할 수 있다. 누설 검출 회로(2210)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 타겟 워드라인의 누설 전류를 검출하도록 구성될 수 있다. 일 실시 예에서, 메모리 장치(2200)는 메모리 컨트롤러(2100)로부터의 명시적 요청 또는 명시적 커맨드에 응답하여, 누설 검출 동작을 수행할 수 있다. 또는, 메모리 장치 장치(2200)는 미리 정해진 동작 순서에 따라 누설 검출 동작을 수행할 수 있다.
도 18은 도 17의 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 17 및 도 18을 참조하면, S1110 단계에서, 메모리 컨트롤러(2100)는 메모리 블록들의 상태를 기반으로 타겟 메모리 블록을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)에 포함된 복수의 메모리 블록들 각각의 상태(예를 들어, P/E 사이클 등)에 대한 정보를 관리할 수 있다. 메모리 컨트롤러(2100)는 P/E 사이클이 미리 정해진 기준치에 도달한 메모리 블록을 타겟 메모리 블록으로서 선택할 수 있다. 일 실시 예에서, 메모리 컨트롤러(2100)는 P/E 사이클 이외의 다른 다양한 조건들(예를 들어, 복수의 메모리 블록들 각각의 읽기 카운트, 프로그램 경과 시간, 메모리 블록의 에러 발생 유무 등)을 기반으로 타겟 메모리 블록을 선택할 수 있다.
S1120 단계에서, 메모리 컨트롤러(2100)는 타겟 메모리 블록에 대한 누설 검출 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 타겟 메모리 블록에 대한 누설 검출 동작을 수행하기 위해, 메모리 장치(2200)로 누설 검출 커맨드를 전송할 수 있다. 일 실시 예에서, 누설 검출 커맨드는 미리 정해진 커맨드 세트일 수 있거나 또는 예비 커맨드, 벤더 커맨드, 또는, 다양한 커맨드들의 조합 중 어느 하나일 수 있다. 메모리 장치(2200)는 누설 검출 커맨드에 응답하여, 타겟 메모리 블록에 대한 누설 검출 동작을 수행할 수 있다. 일 실시 예에서, 메모리 장치(2200)의 누설 검출 회로(2210)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 타겟 메모리 블록에 대한 누설 검출 동작을 수행할 수 있다.
S1130 단계에서, 메모리 컨트롤러(2100)는 타겟 메모리 블록에 대한 누설 전류가 검출되었는지 판별할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)로부터 타겟 메모리 블록에 대한 누설 검출 동작의 결과를 수신할 수 있다. 메모리 컨트롤러(2100)는 누설 검출 동작의 결과를 기반으로 타겟 메모리 블록에 대한 누설 전류가 검출되었는지 판별할 수 있다. 일 실시 예에서, 메모리 컨트롤러(2100)는 누설 검출 동작의 결과는 상태 읽기 동작을 통해 수신할 수 있다. 또는, 메모리 컨트롤러(2100)는 누설 검출 동작의 결과를 다른 동작(예를 들어, 프로그램 동작, 읽기 동작, 또는 소거 동작)의 결과와 함께 수신할 수 있다.
타겟 메모리 블록에 대한 누설 전류가 검출되지 않은 경우, 메모리 컨트롤러(2100)는 특정 동작을 수행하지 않거나 또는 정상 동작을 수행할 수 있다. 타겟 메모리 블록에 대한 누설 전류가 검출된 경우, S1140 단게에서, 메모리 컨트롤러(2100)는 타겟 메모리 블록을 배드 블록으로서 관리할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 타겟 메모리 블록에 저장된 유효 데이터를 다른 유효 메모리 블록으로 이동시킨 후, 타겟 메모리 블록을 배드 블록으로서 관리할 수 있다.
도 19는 도 17의 메모리 장치의 동작을 보여주는 순서도이다. 도 17 및 도 19를 참조하면, S1211 단계에서, 메모리 장치(2200)는 프로그램 커맨드 및 어드레스를 메모리 컨트롤러(2100)로부터 수신할 수 있다.
S1212 단계에서, 메모리 장치(2200)는 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 수행할 수 있다. 일 실시 예에서, 메모리 장치(2200)는 메모리 블록에 대한 프로그램 동작을 수행하기 전에, 메모리 블록에 대한 소거 동작을 수행할 수 있으나, 메모리 블록에 대한 소거 동작이 불필요한 경우(예를 들어, 메모리 블록에 연속적으로 데이터가 프로그램되는 경우), 메모리 블록에 대한 소거 동작(즉, S1212 단계)은 생략될 수 있다.
S1213 단계에서, 메모리 장치(2200)는 어드레스에 대응하는 메모리 블록에 대한 누설 검출 동작을 수행할 수 있다. 예를 들어, 메모리 장치(2200)의 누설 검출 회로(2210)는 어드레스에 대응하는 메모리 블록에 대한 프로그램 동작을 시작하기 전에, 메모리 블록의 워드라인들 각각 또는 선택된 워드라인에 대한 누설 검출 동작을 수행할 수 있다. 누설 검출 동작은 도 1 내지 도 15를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
S1214 단계에서, 메모리 장치(2200)는 메모리 블록에 대한 누설 전류가 검출되었는지 판별할 수 있다. 누설 전류가 검출된 경우, S1218 단계에서, 메모리 장치(2200)는 별도의 프로그램 동작 없이, 메모리 블록에 대한 프로그램을 프로그램 페일(PGM FAIL)로서 판별할 수 있다.
누설 전류가 검출되지 않은 경우, S1215 단계에서, 메모리 장치(2200)는 어드레스에 대응하는 메모리 블록에 대한 프로그램 동작을 수행할 수 있다. 일 실시 예에서, 프로그램 동작은 ISPP(incremental step pulse programing) 방식을 기반으로 수행될 수 있다.
S1216 단계에서, 메모리 장치(2200)는 프로그램 동작이 프로그램 패스(PGM PASS)인지 판별할 수 있다. 프로그램 동작이 프로그램 패스인 경우, S1217 단계에서, 메모리 장치(2200)는 메모리 블록에 대한 프로그램을 프로그램 패스(PGM PASS)로서 판별할 수 있다. 프로그램 동작이 페일인 경우, S1218 단계에서, 메모리 장치(2200)는 메모리 블록에 대한 프로그램을 프로그램 페일(PGM FAIL)로서 판별할 수 있다.
S1219 단계에서, 메모리 장치(2200)는 프로그램 결과(예를 들어, 프로그램 패스 또는 프로그램 페일)를 메모리 컨트롤러(2100)로 전송할 수 있다.
일 실시 예에서, 프로그램 동작의 결과가 프로그램 페일인 경우, 메모리 컨트롤러(2100)는 어드레스에 대응하는 메모리 블록을 배드 블록으로 처리하거나 또는 메모리 블록에 대한 다양한 신뢰성 관리 동작을 수행할 수 있다.
도 20은 도 17의 메모리 장치의 동작을 보여주는 순서도이다. 도 17 및 도 20을 참조하면, 메모리 컨트롤러(2100)는 S1221 단계 및 S1222 단계의 동작들을 수행할 수 있다. S1221 단계 및 S1222 단계의 동작들은 도 19의 S1211 단계 및 S1212 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S1223 단계에서, 메모리 장치(2100)는 메모리 블록에 대한 프로그램 동작을 수행할 수 있다. 일 실시 예에서, 프로그램 동작은 ISPP(incremental step pulse programing) 방식을 기반으로 수행될 수 있다.
S1224 단계에서, 메모리 장치(2200)는 프로그램 동작이 프로그램 패스(PGM PASS)인지 판별할 수 있다. 프로그램 동작이 프로그램 패스인 경우, S1225 단계에서, 메모리 장치(2200)는 메모리 블록에 대한 프로그램을 프로그램 패스(PGM PASS)로서 판별할 수 있다.
프로그램 동작이 프로그램 패스가 아닌 경우, S1226 단계에서, 메모리 장치(2200)는 어드레스에 대응하는 메모리 블록에 대한 누설 검출 동작을 수행할 수 있다. 일 실시 예에서, 누설 검출 동작은 도 1 내지 도 15를 참조하여 설명된 방법을 기반으로 수행될 수 있다.
S1227 단계에서, 메모리 장치(2200)는 누설 전류가 검출되었는지 판별할 수 있다. 누설 전류가 검출되지 않은 경우, S1228 단계에서, 메모리 장치(2200)는 프로그램 동작의 결과를 프로그램 페일(PGM FAIL)로 판별할 수 있다. 누설 전류가 검출된 경우, S1229 단계에서, 메모리 장치(2200)는 메모리 블록을 배드 블록으로 판별할 수 있다. 예를 들어, 메모리 블록에 대한 누설 전류가 검출되지 않은 경우, 다른 요인으로 인해 프로그램 페일이 발생한 것일 수 있으며, 이 경우, 메모리 장치(2200)는 프로그램 동작의 결과를 단순 프로그램 페일로 판별한다. 반면에, 메모리 블록에 대한 누설 전류가 검출된 경우, 메모리 블록은 배드 블록으로 관리되어야 하므로, 메모리 장치(2200)는 메모리 블록을 배드 블록으로 판별할 수 있다.
S1230 단계에서, 메모리 장치(2200)는 프로그램 동작의 결과를 메모리 컨트롤러(2100)로 전송할 수 있다.
상술된 바와 같이, 메모리 장치(2200)는 프로그램 동작의 결과에 따라, 메모리 블록에 대한 누설 전류 검출 동작을 선택적으로 수행할 수 있다. 이 경우, 메모리 블록에 대한 프로그램 페일이 누설 전류에 의한 것인지 또는 다른 요인에 의한 것인지 판별될 수 있다. 메모리 컨트롤러(2100)는 프로그램 동작의 결과를 기반으로 메모리 블록을 배드 블록으로 처리하거나 또는 다른 신뢰성 동작을 수행할 수 있다.
일 실시 예에서, 상술된 실시 예들에서, 메모리 블록에 대한 누설 검출 동작 및 메모리 블록에 대한 프로그램 동작이 별도로 수행되는 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(2200)는 ISPP 방식을 기반으로 프로그램 동작을 수행할 수 있다. 메모리 장치(2200)는 ISPP 방식의 첫번째 프로그램 루프 또는 일부 프로그램 루프들 도중에 메모리 블록의 복수의 워드라인들로 패스 전압(VPASS)을 인가하는 워드라인 셋업 과정에서, 도 1 내지 도 15를 참조하여 설명된 누설 검출 동작을 수행할 수 있다. 즉, 메모리 장치(2200)는 다양한 동작 타이밍에서, 특정 워드라인 또는 워드라인 그룹에 대한 누설 검출 동작을 수행할 수 있다.
일 실시 예에서, 메모리 장치(2200)가 상술된 동작(예를 들어, 누설 검출 동작)을 수행하는 동안, 메모리 장치(2200)로부터 출력되는 레디/비지 신호(R/B)는 비지 상태를 가리킬 수 있다. 즉, 본 발명에 따른 누설 검출 동작이 수행되는 경우, 레디/비지 신호가 비지 상태를 가리키며, 타겟 메모리 블록을 선택하기 위한 블록 선택 신호가 활성화 및 비활성화될 수 있다.
도 21은 본 발명의 일 실시 예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다. 도 21을 참조하면, 호스트-스토리지 시스템(3000)은 호스트(3100) 및 스토리지 장치(3200)를 포함할 수 있다. 또한, 스토리지 장치(3200)는 스토리지 컨트롤러(3210) 및 비휘발성 메모리 (NVM)(3220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 메모리(3120)를 포함할 수 있다. 호스트 메모리(3120)는 스토리지 장치(3200)로 전송될 데이터, 혹은 스토리지 장치(3200)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(3200)는 호스트(3100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(3200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(3200)가 SSD인 경우, 스토리지 장치(3200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(3200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(3200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(3100)와 스토리지 장치(3200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치(3200)의 비휘발성 메모리(3220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(3200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(3200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시 예에 따라, 호스트 컨트롤러(3110)와 호스트 메모리(3120)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시 예들에서, 호스트 컨트롤러(3110)와 호스트 메모리(3120)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(3110)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(3120)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(3110)는 호스트 메모리(3120)의 버퍼 영역의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리(3220)에 저장하거나, 비휘발성 메모리(3220)의 데이터(예컨대, 독출 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(3210)는 CPU(3211), 플래시 변환 레이어(FTL; flash translation layer)(3212), 패킷 매니저(3213), 컨트롤러 메모리(3214), ECC(error correction code) 엔진(3215), AES(advanced encryption standard) 엔진(3216), 호스트 인터페이스 블록(3217), 및 메모리 인터페이스 블록(3218)을 포함할 수 있다. 스토리지 컨트롤러(3210)는 플래시 변환 레이어(FTL)(3212)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(3211)가 플래시 변환 레이어(3212)를 실행하는 것에 의해 비휘발성 메모리(3220)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
플래시 변환 계층(3212)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(3100)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(3220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(3220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(3220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(3213)는 호스트(3100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(3100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 컨트롤러 메모리(3214)는 비휘발성 메모리(3220)에 기록될 데이터 혹은 비휘발성 메모리(3220)로부터 독출될 데이터를 임시로 저장할 수 있다. 컨트롤러 메모리(3214)는 스토리지 컨트롤러(3210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(3210)의 외부에 배치되어도 무방하다.
ECC 엔진(3215)은 비휘발성 메모리(3220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(3215)은 비휘발성 메모리(3220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(220) 내에 저장될 수 있다. 비휘발성 메모리(3220)로부터의 데이터 독출 시, ECC 엔진(3215)은 독출 데이터와 함께 비휘발성 메모리(3220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(3216)은, 스토리지 컨트롤러(3210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
호스트 인터페이스(3217)는 호스트(3100)와 패킷(packet)을 송수신할 수 있다. 호스트(3100)로부터 호스트 인터페이스(3217)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(3220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(3217)로부터 호스트(3100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(3220)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(3218)는 비휘발성 메모리(3220)에 기록될 데이터를 비휘발성 메모리(3220)로 송신하거나, 비휘발성 메모리(3220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(3218)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
일 실시 예에서, 스토리지 컨트롤러(3210)는 앞서 설명된 메모리 컨트롤러(2100)와 같이 불휘발성 메모리 장치(3220)에서 발생하는 누설 전류를 검출하도록 구성될 수 있다. 불휘발성 메모리 장치(3220)는 스토리지 컨트롤러(3210)의 제어에 따라, 누설 검출 동작을 수행하도록 구성된 누설 검출 회로를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 메모리 장치의 동작 방법에 있어서,
제1 워드라인과 대응되는 제1 구동라인을 상기 제1 워드라인과 플로팅시키고, 제1 전압으로 프리차지하는 단계;
상기 제1 구동라인을 상기 제1 전압으로부터 플로팅시켜 상기 제1 구동라인의 제1 전압 변화량을 감지하는 단계;
상기 제1 전압 변화량을 제1 커패시터에 저장하는 단계;
상기 제1 구동라인 및 상기 제1 워드라인을 전기적으로 연결시키고, 상기 제1 구동라인 및 상기 제1 워드라인을 상기 제1 전압으로 프리차지하는 단계;
상기 제1 구동라인 및 상기 제1 워드라인을 상기 제1 전압으로부터 플로팅시켜 상기 제1 구동라인 및 상기 제1 워드라인의 제2 전압 변화량을 감지하는 단계; 및
상기 제2 전압 변화량 및 상기 저장된 제1 전압 변화량을 기반으로 상기 제1 워드라인의 제1 누설 전류에 대응하는 제1 검출 신호를 출력하는 단계를 포함하는 동작 방법. - 제 1 항에 있어서,
상기 제1 전압 변화량은 상기 제1 구동라인의 제2 누설전류에 대응하는 크기이고,
상기 제2 전압 변화량은 상기 제1 구동라인의 상기 제2 누설전류 및 상기 제1 워드라인의 상기 제1 누설 전류의 합에 대응하는 크기인 동작 방법. - 제 1 항에 있어서,
상기 제1 구동라인을 상기 제1 워드라인과 플로팅시키고, 상기 제1 전압으로 프리차지하는 단계, 및 상기 제1 구동라인의 제1 전압 변화량을 감지하는 단계가 수행되는 동안, 상기 제1 워드라인 및 상기 제1 구동라인을 연결하도록 구성된 제1 블록 선택 회로는 턴-오프되고,
상기 제1 전압 변화량을 제1 커패시터에 저장하는 단계, 상기 제1 구동라인 및 상기 제1 워드라인을 상기 제1 전압으로 프리차지하는 단계, 상기 제1 구동라인 및 상기 제1 워드라인의 제2 전압 변화량을 감지하는 단계가 수행되는 동안, 상기 제1 블록 선택 회로는 턴-온되는 동작 방법. - 제 1 항에 있어서,
상기 제1 검출 신호가 출력되지 않는 경우, 상기 제1 워드라인에 대한 프로그램 동작을 수행하고, 상기 제1 검출 신호가 출력된 경우, 상기 제1 워드라인에 대한 프로그램 동작을 프로그램 페일로 처리하는 단계를 더 포함하는 동작 방법. - 제 1 항에 있어서,
상기 제1 구동라인의 상기 제1 전압 변화량을 감지하는 단계가 수행되는 제1 시간은 상기 제1 구동라인 및 상기 제1 워드라인의 상기 제2 전압 변화량을 감지하는 단계가 수행되는 제2 시간과 미리 정해진 비율을 갖는 동작 방법. - 제1 워드라인과 연결된 제1 메모리 블록;
제1 구동라인을 통해 상기 제1 워드라인의 전압을 제어하도록 구성된 로우 디코더; 및
제1 구간 동안 상기 제1 구동라인을 통해 제1 누설 전류를 검출하고, 제2 구간 동안 상기 제1 누설 전류에 대응하는 제1 전압을 저장하고, 제3 구간 동안 상기 제1 구동라인을 통해 제2 누설 전류를 검출하고, 상기 제1 전압 및 제2 누설 전류를 기반으로 상기 제1 워드라인에 대한 누설 전류를 검출하여 제1 검출 신호를 출력하도록 구성된 누설 검출 회로를 포함하는 메모리 장치. - 제 6 항에 있어서,
상기 로우 디코더는:
제1 블록 선택 신호에 응답하여, 상기 제1 구동라인과 상기 제1 워드라인을 전기적으로 연결하도록 구성된 제1 블록 선택 회로; 및
제1 구동라인 제어 신호에 응답하여, 상기 제1 구동라인을 구동하도록 구성된 구동 라인 드라이버를 포함하는 메모리 장치. - 제 7 항에 있어서,
상기 제1 구간 동안:
상기 제1 블록 선택 회로는 상기 제1 구동라인을 상기 제1 워드라인으로부터 플로팅시키고;
상기 구동 라인 드라이버는 상기 제1 구동라인을 제2 전압으로 프리차지한 이후에, 상기 제1 구동라인을 플로팅시키고,
상기 제2 구간 동안:
상기 제1 블록 선택 회로는 상기 제1 구동라인을 상기 제1 워드라인과 전기적으로 연결시키고;
상기 구동 라인 드라이버는 상기 제1 구동라인을 제2 전압으로 프리차지시키고;
상기 제3 구간동안:
상기 제1 블록 선택 회로는 상기 제1 구동라인을 상기 제1 워드라인과 전기적으로 연결시키고;
상기 구동 라인 드라이버는 상기 제1 구동라인을 플로팅시키는 메모리 장치. - 제 8 항에 있어서,
상기 누설 검출 회로는:
제1 구동라인 선택 신호에 응답하여, 상기 제1 구동라인을 선택하도록 구성된 구동라인 선택기;
비교 노드 및 접지 노드 사이에 연결된 제1 커패시터;
상기 구동라인 선택기의 출력 및 상기 비교 노드 사이에 연결된 제2 커패시터;
상기 비교 노드 및 입력 전압 사이에 연결되고, 스위칭 신호에 응답하여 동작하도록 구성된 제1 트랜지스터; 및
상기 비교 노드의 비교 전압 및 제1 기준 전압을 비교하고, 상기 비교의 결과를 상기 제1 검출 신호로서 출력하도록 구성된 제1 비교기를 포함하는 메모리 장치. - 제 9 항에 있어서,
상기 제1 구간 동안:
상기 구동라인 선택기는 상기 제1 구동라인을 선택하고;
상기 제1 트랜지스터는 턴-온되고;
상기 제2 구간 및 상기 제3 구간 동안:
상기 구동라인 선택기는 상기 제1 구동라인을 선택하고;
상기 제1 트랜지스터는 턴-오프되는 메모리 장치. - 제 10 항에 있어서,
상기 제1 구간 동안:
상기 제2 커패시터 및 상기 구동라인 선택기 사이의 전압은 상기 제2 전압으로부터 제1 전압 변화량만큼 감소하고,
상기 제2 구간 동안:
상기 제2 커패시터 및 상기 구동 라인 선택기 사이의 전압은 상기 제2 전압으로 상승하고, 상기 비교 전압은 상기 입력 전압으로부터 상기 제1 전압 변화량에 대응하는 제2 전압 변화량만큼 상승하고,
상기 제3 구간 동안:
상기 제2 커패시터 및 상기 구동 라인 선택기 사이의 전압은 상기 제2 전압으로부터 제3 전압 변화량만큼 감소하고, 상기 비교 전압은 상기 제3 전압 변화량에 대응하는 제4 전압 변화량만큼 감소하는 메모리 장치. - 제 11 항에 있어서,
상기 제4 전압 강하 및 상기 제2 전압 변화량의 차이는 상기 제1 워드라인의 상기 누설 전류에 대응하는 메모리 장치. - 제 9 항에 있어서,
상기 제1 구간의 시간 길이 및 상기 제3 구간의 시간 길이는 미리 정해진 비율을 갖는 메모리 장치. - 제 9 항에 있어서,
상기 누설 검출 회로는:
상기 비교 노드의 상기 비교전압 및 제2 기준 전압을 비교하고, 상기 비교의 결과를 제2 검출 신호를 출력하도록 구성된 제2 비교기를 더 포함하고,
상기 제1 검출 신호는 상기 제1 워드라인의 상기 누설전류에 대응하는 신호이고, 상기 제2 검출 신호는 상기 제1 구동라인의 누설 전류에 대응하는 신호인 메모리 장치. - 제 7 항에 있어서,
상기 메모리 장치는 제2 워드라인과 연결된 제2 메모리 블록을 더 포함하고,
상기 로우 디코더는 제2 블록 선택 신호에 응답하여, 상기 제1 구동라인과 상기 제2 워드라인을 전기적으로 연결하도록 구성된 제2 블록 선택 회로를 더 포함하는 메모리 장치. - 제 15 항에 있어서,
상기 로우 디코더는 제1 노드 및 제2 노드 사이에 연결되고, 경로 스위칭 신호에 응답하여 동작하도록 구성된 구동 라인 스위치를 더포함하고,
상기 제1 노드는 상기 제1 구동라인 및 상기 제1 블록 선택 회로가 연결되는 노드이고, 상기 제2 노드는 상기 제1 구동라인 및 상기 제2 블록 선택 회로가 연결되는 노드인 메모리 장치.
- 메모리 장치의 동작 방법에 있어서,
제1 전류 경로를 제1 전압으로 프리차지하는 단계;
상기 제1 전류 경로를 상기 제1 전압으로부터 플로팅하여, 상기 제1 전류 경로상의 제1 누설 전류에 대응하는 제1 전압 변화량을 검출하는 단계;
상기 제1 전압 변화량을 제1 커패시터에 저장하는 단계;
상기 제1 전류 경로 및 제2 전류 경로를 상기 제1 전압으로 프리차지하는 단계;
상기 제1 전류 경로 및 상기 제2 전류 경로를 상기 제1 전압으로부터 플로팅하여, 상기 제1 전류 경로 상의 상기 제1 누설 전류 및 상기 제2 전류 경로 상의 제2 누설 전류의 합에 대응하는 제2 전압 변화량을 검출하는 단계; 및
상기 제1 전압 변화량 및 상기 제2 전압 변화량을 기반으로, 상기 제2 전류 경로 상의 상기 제2 누설 전류에 대응하는 제1 검출 신호를 출력하는 단계를 포함하는 동작 방법. - 제 17 항에 있어서,
상기 제1 전류 경로는 제1 메모리 블록과 연결된 제1 워드라인에 대응하는 제1 구동 라인을 포함하고,
상기 제2 전류 경로는 상기 제1 워드라인을 포함하는 메모리 장치. - 제 17 항에 있어서,
상기 제1 전류 경로는 제1 메모리 블록과 연결된 제1 워드라인에 대응하는 제1 구동라인의 제1 부분을 포함하고,
상기 제2 전류 경로는 상기 제1 구동라인의 상기 제1 부분을 제외한 제2 부분을 포함하는 메모리 장치. - 상기 제1 전류 경로는 제1 구동라인을 포함하고,
상기 제2 전류 경로는 복수의 메모리 블록들 각각의 복수의 워드라인들 중 상기 제1 구동라인과 대응되는 적어도 둘 이상의 워드라인을 포함하는 메모리 장치.
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