JP2012048795A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ワード線リークの検出のための特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出する。
【解決手段】制御回路４は、ワード線のリーク状態を判定するワード線リークテストを実行する場合において、テストパターンデータを書き込まれたメモリセルアレイ１００に接続されたワード線に、テストパターンデータに対応した電圧を電圧制御回路２０から印加する。その後、転送トランジスタ１２を非導通状態とすることによりワード線をフローティング状態に設定する。転送トランジスタ１２の非導通状態への切替えから所定時間経過後、センスアンプ回路３０を作動させてメモリセルアレイ１００に対する読み出し動作を実行する。その読み出しの結果をテストパターンデータに対応する期待値と比較する。
【選択図】図１

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）と、その上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電子を注入したしきい値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれるしきい値電圧分布を細分化して、４値、８値等の多値記憶も行われている。

近年、最小加工寸法がますます小さくなり、不揮発性記憶装置の微細化が進行するにつれて、ワード線間、又はワード線と選択ゲート線との間の間隔がますます小さくなっている。ワード線間の間隔が小さくなることは、ワード線リークが発生しやすくなることを意味する。従って、ワード線リークの発生を検査する必要があるが、このワード線リークの発生箇所を迅速かつ確実に検出することが可能な不揮発性半導体記憶装置の提案が望まれている。
しかし、従来の不揮発性半導体記憶装置では、チップ上にワード線リークの検出専用のパッド、及びスイッチを設ける必要があり、これがチップ面積の縮小の障害となっていた。また、ワード線１本ごと、又はブロックごとに検出を行う必要があり、検査時間が長くなってしまうという問題がある。

特開平７−１９２５００号公報

この発明は、ワード線リークの検出のための特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出することのできる不揮発性半導体記憶装置を提案することを目的とする。

実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを直列接続してなるメモリストリングとその両端に接続された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備えている。ワード線は、第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続する。第１及び第２の選択ゲート線は、第１の方向に並ぶ第１及び第２の選択ゲートトランジスタのゲートを共通接続する。ビット線は、ＮＡＮＤセルユニットの第１の端部に接続され、ソース線はＮＡＮＤセルユニットの第２の端部に接続される。センスアンプ回路は、ビット線の電位を検知してメモリセルに保持されるデータを判定する。電圧制御回路は、ワード線、第１及び第２の選択ゲート線に与える電圧を制御する。転送トランジスタは、電圧制御回路とワード線、第１及び第２の選択ゲート線との間の接続状態を切り替える。制御回路は、電圧制御回路、転送トランジスタ及びセンスアンプ回路を制御する。
制御回路は、前記ワード線のリーク状態を判定するワード線リークテストを実行する場合において、テストパターンデータを書き込まれた前記メモリセルアレイに接続された前記ワード線に、前記テストパターンデータに対応した電圧を前記電圧制御回路から印加した後、前記転送トランジスタを非導通状態とすることにより前記ワード線をフローティング状態に設定し、前記転送トランジスタの非導通状態への切替えから所定時間経過後、前記センスアンプ回路を作動させて前記メモリセルアレイに対する読み出し動作を実行し、その読み出しの結果を前記テストパターンデータに対応する期待値と比較するよう構成されている。

第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。 メモリセルアレイ１００の等価回路図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。 第４の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。

次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。
ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニットＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ６３からなるメモリストリングと、その両端に配置された二つの選択ゲートトランジスタＳＧ１，ＳＧ２を備えている。

但しこの実施の形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接して、データ記憶を行わないダミーセルＭＣＤＤ，ＭＣＤＳが挿入されている。ダミーセルＭＣＤＤ，ＭＣＤＳは通常のアドレスの入力によってアクセスができないが、その構造は通常のメモリセルＭＣ０−ＭＣ６３と同様である。なお、ダミーセルを有さないＮＡＮＤセルユニットを採用することが可能であることは言うまでも無い。

ＮＡＮＤセルユニットＮＵは、その一端が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択ゲートトランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。

１つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。但し、電荷蓄積層として浮游ゲートを持つメモリセル方式に代わり、ゲート絶縁膜中に絶縁層、例えば窒化シリコン層からなる電荷蓄積層（電荷トラップ）を持つメモリセルを用いることもできる。浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、１ビットのデータ、あるいは多ビットのデータを記憶させる。以下の実施形態では、１メモリセルに１ビットのデータを記憶させる場合を例として説明するが、１メモリセルに２ビット以上のデータを記憶される場合にも、同様な構成、動作が可能であることはいうまでもない。

ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０−ＭＣ６３及びダミーセルＭＣＤＤ，ＭＣＤＳの制御ゲートは別々のワード線ＷＬ０−ＷＬ６３及びダミーワード線ＷＬＤＤ、ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ６３、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，・・・が配列される。また、各ブロックＢＬＫｉ、ＢＬＫｉ＋１・・・には、ロウデコーダ１０内に、それぞれそのブロックが不良であることを示すブロック不良データを格納するためのラッチ回路ＬＡＴが設けられている。

また、本実施の形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１００に対する動作を行うための構成として、入出力回路１、コマンドレジスタ２、アドレスレジスタ３、制御回路４、高電圧発生回路５、ページバッファ制御回路６、カラムデコーダ７、ロウデコーダ１０、ロウ系の電圧制御回路２０、センスアンプ回路兼ページバッファ３０（以下、単にセンスアンプ回路３０という）、比較回路４０を備えている。

書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち書き込み実行コマンドが入力されると、制御回路４が動作を開始する。制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御を実行する。また制御回路４は、ベリファイ読み出し動作により所望の書き込みが完了したと判定されるまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御を行う。

高電圧発生回路５は、制御回路４に制御されて、ロウ系電圧制御回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。

ロウ系の電圧制御回路２０は、高電圧発生回路５から供給される昇圧電圧に基づきワード線ＷＬ０〜６３の電圧を制御する６４個のＣＧデコーダ・ドライバ２６、ドレイン側選択ゲート線ＳＧＤの電圧を制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳの電圧を制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳの電圧を制御するＣＧＤＤ，ＣＧＤＳドライバ２４，２５、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２６は、メモリセルアレイ１００の複数のブロックで共有されるのが好適である。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。

メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、前述したラッチ回路ＬＡＴに加え、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロックＢＬＫ内のワード線ＷＬや選択ゲート線ＳＧＤ、ＳＧＤに伝達するための複数の転送トランジスタ１２と、アドレス一致検出回路９とを有する。ブロックデコーダ１１には、転送トランジスタ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。アドレス一致検出回路９は、不良ブロックデータと、指定されたブロックアドレスとの一致を検出する回路である。

転送トランジスタアレイ１２の一端は、ドライバ２１−２６の出力端子に接続され、他端はセルアレイ１００内のワード線ＷＬ、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ、ＳＧＤに接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２の閾値電圧）が印加される。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、１つのメモリセルの閾値電圧のシフトに必要な電流が微小であるため、同時に多数のメモリセルを書き込むことができる。従って、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットも、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットから入出力回路１に出力する。

なお、図１では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。

前述のように、ダミーワード線ＷＬＤＤ，ＷＬＤＳは、通常のワード線ＷＬ０−６３のようには選択アクセスされることはない。従って、ロウ系電圧制御回路２０におけるワード線ＷＬ駆動のためのドライバ２６と、ダミーワード線ＷＬＤＤ，ＷＬＤＳ駆動のためのドライバ２４，２５とは、基本的に前者が５ビット或いは６ビットからなるワード線アドレスをデコードするデコーダを含み、後者はそれがない点で異なる。

比較回路４０は、後述するワード線リークテストの読み出し結果と、ワード線リークテストのためにメモリセルアレイ１００に書き込まれたリークテストパターンデータとを比較して、ワード線のリークの有無を判定するための回路である。
本実施の形態では、ワード線ＷＬのリーク状態をテストするためのワード線リークテストを実行可能に構成されている。

次に、ワード線リークテストを実行する際の本実施の形態のＮＡＮＤ型フラッシュメモリの動作を、図３Ａ〜図６を参照して説明する。図３Ａ、図３Ｂは、ワード線リークテストを実行する場合にメモリセルに記憶されるテストパターンデータ、及び印加される電圧の関係を示している。図４Ａは、このワード線リークテストの実行手順を示すフローチャートである。図４Ｂは、このワード線リークテストの動作を示すタイミングチャートである。図５、図６はワード線ＷＬに印加される電圧とメモリセルの閾値電圧分布との関係を示している。

図３Ａ、図３Ｂ、及び図４Ａ、図４Ｂを参照して、この発明の実施の形態によるワード線リークテストの動作を説明する。本実施の形態のワード線リークテストは、１つのメモリブロックＢＬＫ中において、奇数番目のワード線のリークテストを実行するステップ（図３Ａ）と、偶数番目のワード線のリークテストを実行するステップとの２段階のステップ（図３Ｂ）で実行される。いずれのステップにおいても、ワード線ＷＬ等を所定の電位まで充電した後、フローティング状態に設定し、その後所定期間経過後にセンスアンプ回路を動作させることで、ワード線ＷＬのリーク状態を判定している。そして、この２段階のステップを実行することで、メモリブロックＢＬＫ中の全てのワード線のリーク状態を判定することができる。

奇数番目のワード線のリークテストは、図３Ａに示すように、ＮＡＮＤセルユニット中でビット線ＢＬ側から見て奇数番目のメモリセルＭＣ（ＭＣ１、ＭＣ３、・・・ＭＣ６３）にデータ”０”を、偶数番目のメモリセルＭＣにデータ”１”を与えるテストパターンデータ（チェッカパターンデータ）を書き込んだ後に開始される（図４のステップＳ１１）。以下では、特に断らない限り、「奇数番目のメモリセル」、「偶数番目のメモリセル」とは、ビット線ＢＬ側から数えた場合を意味するものとして説明を続ける。

データ”０”を有するメモリセルＭＣに接続された奇数番目のワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄが与えられる。この読み出しパス電圧Ｖｒｅａｄは、図５に示すように、テストパターンデータとして与えられたデータ”０”を有するメモリセルＭＣの閾値電圧分布の上限よりも２Ｖ程度大きい電圧であり、２値記憶方式の場合、例えば６Ｖ程度である。

一方、データ”１”を有するメモリセルＭＣに接続された偶数番目のワード線ＷＬには、読み出し電圧Ｖｃｇｒｖを与える。この読み出し電圧Ｖｃｇｒｖは、図５に示すように、データ”１”、”０”の閾値電圧分布の中間の電圧であり、例えば０Ｖに設定される。
なお、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及び選択ゲート線ＳＧＤ，ＳＧＳには、それぞれ読み出しパス電圧Ｖｒｅａｄ、読み出しパス電圧Ｖｒｅａｄ、選択ゲート電圧Ｖｓｇ、選択ゲート電圧Ｖｓｇがロウ系電圧制御回路２０から固定的に供給される。

なお、テストパターンデータのデータ”０”に対応するメモリセルＭＣの閾値電圧分布の上限値を、ワード線リークテストの判断基準に応じて変化させるようにすることも好適である。この上限値を制御することにより、どの程度のリークを不良と判定するのかを決定することができる。

本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線リークテストの際、上記のような電圧をロウ系電圧制御回路２０で発生させて、それらの電圧を転送トランジスタ１２を介してワード線ＷＬ、ダミーワード線ＷＬＤＤ，ＷＬＤＳ、選択ゲート線ＳＧＤ，ＳＧＳに印加する（図４のステップＳ１２）。これらの電圧の転送のため、転送トランジスタ１２のゲートＴＧに与えられる電圧ＶＲＤＥＣは、所定期間の間電圧Ｖｔｇに維持される。ここで、電圧Ｖｔｇは、電圧Ｖｒｅａｄに転送トランジスタ１２の閾値電圧Ｖｔｈを加えた電圧Ｖｒｅａｄｈｈ（＝Ｖｒｅａｄ＋Ｖｔｈ）か、これよりも大きな値に設定される。

本実施の形態のワード線リークテストでは、電圧ＶＲＤＥＣが、所定期間電圧Ｖｒｅａｄｈｈに所定期間維持され、これによりロウ系電圧制御回路２０で発生させた上述の電圧がワード線ＷＬ、ダミーワード線ＷＬＤＤ，ＷＬＤＳ、及び選択ゲート線ＳＧＤ，ＳＧＳに転送される。その後、電圧ＶＲＤＥＣは電圧Ｖｒｅａｄｈｈから０Ｖに落とされる。これにより、ワード線ＷＬ、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態となる（図４のステップＳ１３）。

フローティング状態とされた後、所定の待機時間（例えば１０μＳ程度）経過後、制御回路４はセンスアンプ回路３０を作動させて、ビット線ＢＬの電位を検出する（図４のステップＳ１４，Ｓ１５）。フローティング状態とされた場合であっても、ワード線ＷＬ等におけるリークが想定よりも少なければ、ワード線ＷＬは当初の値をほぼ維持する。従って、ＮＡＮＤセルユニット中のメモリセルＭＣ０〜６３は全て導通状態を維持し、そのＮＡＮＤセルユニットに接続されたビット線ＢＬは放電される。従って、ブロックＢＬＫ中でワード線ＷＬのリークが、上述の待機時間との関係で十分に少なければ、センスアンプ回路３０の読み出しデータは、全ビット線ＢＬに対し全て”Ｌ”となる。

一方、ワード線ＷＬのリークが大きければ、ワード線ＷＬの電圧Ｖｒｅａｄは当初の値から低下する（逆に、電圧Ｖｃｇｒｖを与えられたワード線ＷＬの電位は上昇する）。その結果、例えばデータ”０”を保持しているメモリセルの一部は、図６に示すように、導通状態（ＯＮ）から非導通状態（ＯＦＦ）に切り替わる。これにより、そのＮＡＮＤセルユニットに接続されたビット線ＢＬの一部の電位は放電されず、所定の電位を維持する。センスアンプ回路３０の読み出しデータは、そのような所定の電位が維持されたビット線ＢＬに関し、”Ｈ”となる。これは、リークの発生を示している。

センスアンプ回路３０は、このようなビット線ＢＬの電位の変動を検知して、ワード線ＷＬのリークの有無を示す読み出しデータを、センスアンプ回路３０内部のページバッファに格納する。このページバッファに格納された読み出しデータは、比較回路４０において、Ａｌｌ ＦＦｈ又はＡｌｌ ００ｈであるか否かが判定される。比較回路４０は、その比較結果に応じて、メモリブロックＢＬＫ中の奇数番目のワード線ＷＬのリークの度合を判定する。

以上、メモリブロックＢＬＫ中の奇数番目のワード線ＷＬのリークの度合のテストの手順を図３Ａを参照しつつ説明したが、偶数番目のワード線ＷＬのリークの度合も、上記と略同様にテストされ得る。すなわち、図３Ｂに示すように、奇数番目のワード線のリークテストは、奇数番目のメモリセルＭＣにデータ”１”を、偶数番目のメモリセルＭＣにデータ”０”を与えるテストパターンデータを書き込んだ後に開始される。

データ”０”を有するメモリセルＭＣに接続された偶数番目のワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄが与えられる。一方、データ”１”を有するメモリセルＭＣに接続された奇数番目のワード線ＷＬには、読み出し電圧Ｖｃｇｒｖを与える。ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及び選択ゲート線ＳＧＤ，ＳＧＳへ与えられる電圧は図３Ａと同様である。そして、転送トランジスタ１２を所定期間導通させた後非導通状態とすることで、ワード線ＷＬ等をフローティング状態とし、所定の待機期間（例えば１０μＳ程度）経過後センスアンプ回路３０を作動させる点も、図３Ａと同様である。このようにして、偶数番目のワード線ＷＬのリークの度合が判定される。

そのようにしてなされたリークの度合の判定の結果に基づいて、当該ブロックＢＬＫが正常か不良かが判定される（図４のステップＳ１７）。ここでは、１ページ中で”Ｈ”と判定されたビット線ＢＬの数即ち不良ビット数が規定値以下かどうかが判定される。不良と判定された場合、そのブロックは不良ブロック（バッドブロック）とされ、不良のブロックＢＬＫに供えられたラッチ回路ＬＡＴに、そのブロックが不良であることを示すブロック不良データが格納される。不良ブロックデータは、アドレス一致検出回路９にも格納され、これにより、不良ブロックの選択が回避される）。

図４Ｂは、具体的な電圧の印加タイミング、変動タイミングを示すタイミングチャートである。時刻ｔ１において選択ゲート線ＳＧＤ、ＳＧＳを電圧Ｖｓｇに上昇させる。次に時刻ｔ２において、電圧ＶＲＤＥＣを電圧Ｖｒｅａｄｈｈまで上昇させ、次いで時刻ｔ３において、データ”０”を与えられたメモリセルＭＣに接続されたワード線ＷＬ（ＣＧ＿ｕｓｅｌ）を電圧Ｖｒｅａｄまで印加する。一方、データ”１”を与えられたメモリセルＭＣに接続されたワード線ＷＬ（ＣＧ＿ｓｅｌ）は電圧Ｖｃｇｒｖ＝０に維持する。その後、時刻ｔ４において電圧ＶＲＤＥＣを０Ｖに落とす。この時刻ｔ４から所定時間（例えば１０μＳ）経過後、センスアンプ回路３０が差動し、センス動作が実行されることにより、ワード線ＷＬのリークの度合が判定され得る。図４Ｂでは図示は省略しているが、ビット線ＢＬの充電動作は、時刻ｔ４以前、すなわちワード線ＷＬ等がフローティング状態に切り替わる以前に完了しているのが好ましい。

なお、図３Ａ〜図６で説明したワード線リークテストの動作は、図７に示すように、テスタからの制御の下、複数のメモリチップを同時にテスト対象とする場合にも適用され得る。すなわち、テスタＴＥＳＴＥＲから上述のワード線リークテストの実行を指示する実行コマンドを各チップに送り、各チップに上述の動作を行わせることが可能である。また、ステップＳ１４における待機時間の長さも、テスタから指定することが可能である。

［第２の実施の形態］
次に、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図８Ａ及び図８Ｂを参照して説明する。メモリの全体構成は図１に示すものと同一であるので、その説明は省略する。図８Ａ、図８Ｂは、この第２の実施の形態に係るＮＡＮＤフラッシュメモリにおいてワード線リークテストを実行する場合のテストパターンデータ、及び電圧の関係を示している。図８Ａは図３Ａに対応し、図８Ｂは図３Ｂに対応する。この実施の形態では、ダミーワード線ＷＬＤＤ、ＷＬＤＳに与えられる電圧が電圧Ｖｒｅａｄでなく、電圧Ｖｓｇである点で、第１の実施の形態と異なっている。その他の動作は同一であるので、重複する説明は省略する。ダミーセルＭＣＤＤ、ＭＣＤＳの閾値電圧が、例えば負の値に維持されているのであれば、ダミーワード線に与える電圧は必ずしも電圧Ｖｒｅａｄである必要はなく、電圧Ｖｓｇで十分である。

［第３の実施の形態］
次に、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図９Ａ及び図９Ｂを参照して説明する。メモリの全体構成は図１に示すものと同一であるので、その説明は省略する。図９Ａ、図９Ｂは、この第３の実施の形態に係るＮＡＮＤフラッシュメモリにおいてワード線リークテストを実行する場合のテストパターンデータ、及び電圧の関係を示している。図９Ａは図３Ａに対応し、図９Ｂは図３Ｂに対応する。

この実施の形態では、ダミーワード線ＷＬＤＤ、ＷＬＤＳに与えられる電圧が、隣接するワード線ＷＬに印加される電圧とは異なるように設定される。

例えば、図９Ａに示すように、ワード線ＷＬ６３に印加される電圧が電圧Ｖｒｅａｄである場合、隣接するダミーワード線ＷＬＤＤには電圧Ｖｃｇｒｖが印加される。その場合、ワード線ＷＬ０には電圧Ｖｃｇｒｖが印加されるので、ダミーワード線ＷＬＤＳには電圧Ｖｒｅａｄが印加される。これにより、ワード線ＷＬ及びダミーワード線ＷＬＤＤ，ＷＬＤＳには、電圧Ｖｒｅａｄと電圧Ｖｃｇｒｖとが交互に印加される。このような印加状態にすることにより、より一層リーク状態の検知が容易になる。

逆に、図９Ｂに示すように、ワード線ＷＬ６３に印加される電圧が電圧Ｖｃｇｒｖである場合、ダミーワード線ＷＬＤＤには電圧Ｖｒｅａｄが印加される。その場合、ワード線ＷＬ０には電圧Ｖｒｅａｄが印加されるので、ダミーワード線ＷＬＤＳには電圧Ｖｃｇｒｖが印加される。

［第３の実施の形態］
次に、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１０を参照して説明する。この実施の形態は、ワード線ＷＬをフローティング状態とすることによりワード線ＷＬのリーク状態を検出する点で、上記の実施の形態と同様である。ただし、この実施の形態では、図１０に示すように、時刻ｔ４において、電圧ＶＲＤＥＣの電圧値を０Ｖではなく、電源電圧Ｖｄｄに低下させる点で、上述の実施の形態と異なっている。このため、電圧Ｖｒｅａｄ、Ｖｓｇ（＞Ｖｒｅａｄ）を与えられているワード線ＷＬ及び選択ワード線ＳＧＤ、ＳＧＳはフローティング状態に切り替わるが、この電圧Ｖｄｄ−Ｖｔｈよりも小さい電圧Ｖｃｇｒｖ（＝０Ｖ）を与えられているワード線ＷＬはフローティング状態とはならず、電圧Ｖｃｇｒｖを供給され続ける。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述の実施の形態では、選択ゲートトランジスタに隣接するメモリセルがダミーセルである場合を例にとって説明したが、これに限らず、ダミーセルを有さず、メモリストリング中のメモリセルが全てデータ記憶に用いられるノーマルセルであってもよい。

また、上記の実施の形態では、奇数番目又は偶数番目の一方に”０”を、他方に”１”を書き込んでなるチェッカパターンデータをメモリセルアレイにテストデータとして書き込んだ上でテスト読み出しを行い、その後”０”と”１”を全て置き換えた別のチェッカパターンデータを書き込んでテスト読み出しを行っている。しかし、これに限らず、例えば３個のメモリセルのうち１個にのみ”０”を書き込むテストパターンデータを利用してもよい。その他、ワード線ＷＬ等をフローティング状態に設定し、その後所定期間待機した後のメモリセルの導通状態を検出することができるのであれば、パターンデータの形式は不問である。

１・・・入出力回路、 ２・・・コマンドレジスタ、 ３・・・アドレスレジスタ、４・・・制御回路、 ５・・・高電圧発生回路、６・・・ページバッファ制御回路、 ７・・・カラムデコーダ、 ９・・・アドレス一致検出器、１０・・・ロウデコーダ、 ２０・・・ロウ系の電圧制御回路、 ３０・・・センスアンプ回路兼ページバッファ、 ４０・・・比較回路、 ５０・・・ラッチ回路。

Claims (5)

1. 複数の不揮発性メモリセルを直列接続してなるメモリストリングとその両端に接続された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、
   第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続するワード線と、
   前記第１の方向に並ぶ前記第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線と、
   前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
   前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
   前記ビット線の電位を検知して前記メモリセルに保持されるデータを判定するセンスアンプ回路と、
   前記ワード線、前記第１及び第２の選択ゲート線に与える電圧を制御する電圧制御回路と、
   前記電圧制御回路と前記ワード線、前記第１及び第２の選択ゲート線との間の接続状態を切り替える転送トランジスタと、
   前記電圧制御回路、前記転送トランジスタ及び前記センスアンプ回路を制御する制御回路と
   を備え、
   前記制御回路は、前記ワード線のリーク状態を判定するワード線リークテストを実行する場合において、
   テストパターンデータを書き込まれた前記メモリセルアレイに接続された前記ワード線に、前記テストパターンデータに対応した電圧を前記電圧制御回路から印加した後、前記転送トランジスタを非導通状態とすることにより前記ワード線をフローティング状態に設定し、
   前記転送トランジスタの非導通状態への切替えから所定時間経過後、前記センスアンプ回路を作動させて前記メモリセルアレイに対する読み出し動作を実行し、その読み出しの結果を前記テストパターンデータに対応する期待値と比較するよう構成された
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、
   前記メモリストリング中の偶数番目のメモリセルに前記テストパターンデータとして第１のデータを書き込み、奇数番目のメモリセルに前記第１のデータが対応する第１の閾値電圧分布よりも高い第２の閾値電圧分布に対応する第２のデータを書き込んだ後に第１のテスト動作を実行し、
   前記メモリストリング中の奇数番目のメモリセルに前記テストパターンデータとして第１のデータを書き込み、偶数番目のメモリセルに第２のデータを書き込んだ後に第２のテスト動作を実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、
   前記第１のテスト動作では、偶数番目のメモリセルに接続された前記ワード線に前記第１の閾値電圧分布と前記第２の閾値電圧分布との間の第１の電圧を印加する一方、奇数番目のメモリセルに接続された前記ワード線に前記第２閾値電圧分布の上限よりも大きい第２の電圧を印加し、
   前記第２のテスト動作では、奇数番目のメモリセルに接続された前記ワード線に前記第１の電圧を印加する一方、偶数番目のメモリセルに接続された前記ワード線に前記第２の電圧を印加する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記メモリストリング中の前記メモリセルのうち、前記選択ゲートトランジスタに隣接するメモリセルは、データ記憶には用いられないダミーセルであり、
   前記ダミーセルに接続されるダミーワード線は、隣接する前記ワード線に印加される電圧とは異なる電圧を与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記制御回路は、
   前記転送トランジスタのゲートに印加される電圧を、第１の電圧から第２の電圧に切り換えることにより、前記第２電圧よりも所定値以上小さい電圧値を転送している前記転送トランジスタを導通状態に維持する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
   

Images