JP3526894B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3526894B2
JP3526894B2 JP27554493A JP27554493A JP3526894B2 JP 3526894 B2 JP3526894 B2 JP 3526894B2 JP 27554493 A JP27554493 A JP 27554493A JP 27554493 A JP27554493 A JP 27554493A JP 3526894 B2 JP3526894 B2 JP 3526894B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電気的に書換が可能な
不揮発性半導体記憶装置に関し、特に、消去前書込動作
を必要とする不揮発性半導体記憶装置に関する。より特
定的には、一括消去が可能な不揮発性半導体メモリ（フ
ラッシュメモリ）に関する。
【０００２】
【従来の技術】図５９は従来の不揮発性メモリセルの概
略断面構造を示す図である。図５９において、メモリセ
ルは、半導体基板１の主表面に形成される高不純物濃度
の不純物領域で構成されるドレイン領域２およびソース
領域３と、ドレイン領域２とソース領域３の間のチャネ
ル領域４上にゲート絶縁膜５を介して形成されるフロー
ティングゲート６と、フローティングゲート６上に層間
絶縁膜７を介して形成されるコントロールゲート８を含
む。フローティングゲート６は、絶縁膜で取り囲まれて
おり、メモリセルは、いわゆる「フローティングゲート
型トランジスタ」の構造を備える。
【０００３】フローティングゲート６に蓄積される電荷
（電子）の量に応じてこのメモリセルトランジスタのし
きい値電圧が変化する。このフローティングゲート６へ
の電子の注入および引抜きは以下のようにして行なわれ
る。
【０００４】（ｉ） 電子の注入：フローティングゲー
ト６へ電子を注入するためには、コントロールゲート８
へ書込高電圧Ｖｐｐが印加され、ドレイン領域２へ書込
電圧ＶＢＬが印加され、ソース領域３には接地電位が印
加される。この電圧条件下においては、ドレイン領域２
近傍に高電界が発生し、ドレイン領域２からソース領域
３へ流れる電子が励起され、ホットエレクトロンとな
る。このホットエレクトロンは、コントロールゲート８
に印加された高電圧により生成される高電界により加速
され、ゲート絶縁膜５による電位障壁を飛び越えてフロ
ーティングゲート６に注入されてそこで蓄積される。フ
ローティングゲート６へ電子を注入した状態では、メモ
リセルのしきい値電圧が高い方に移動する。図４８に示
すように、この状態を「書込状態」と呼び、情報“０”
を記憶する状態に対応させる。
【０００５】（ｉｉ） 電子の引抜き：フローティング
ゲート６から電子を引抜くためには、コントロールゲー
ト８へ接地電位を印加し、ドレイン領域２をフローティ
ング状態とし、ソース領域３に書込高電圧Ｖｐｐを印加
する。この状態においては、フローティングゲート６と
ソース領域３との間に高電界が発生し、ファウラ−ノル
ドハイム型トンネル電流により、フローティングゲート
６からソース領域３へ電子が引抜かれる。フローティン
グゲート６から電子が引抜かれた状態では、メモリセル
のトランジスタのしきい値電圧が低い方に移動する。こ
の状態は、図６０に示すように、「消去状態」と呼び、
情報“１”記憶状態に対応させる。
【０００６】すなわち、不揮発性メモリセルは、フロー
ティングゲート６に蓄積された電子の量に応じて情報
“１”および“０”を記憶する。
【０００７】通常動作時においてのデータの読出は以下
のようにして行なわれる。選択されたメモリセルのコン
トロールゲート８へは電源電圧Ｖｃｃレベルの選択電圧
ＶＲが与えられる。今メモリセルが書込状態にあり、し
きい値電圧Ｖｔｈ１の場合、図６０に示すように、メモ
リセルトランジスタは非導通状態であり、ドレイン−ソ
ース間には電流が流れない。一方このメモリセルが消去
状態にある場合には、そのしきい値電圧はＶｔｈ２であ
り、導通状態となり、ドレイン領域２とソース領域３と
の間で電流が流れる。このドレイン領域２とソース領域
３との間に流れる電流Ｉｄの有無を検出することにより
情報を読出す。
【０００８】図６１は、従来の不揮発性半導体記憶装置
の全体の構成を示すブロック図である。図６１におい
て、不揮発性半導体記憶装置は、行および列のマトリッ
クス状に配列される複数のメモリセルＭＣを有するメモ
リアレイ１０を含む。メモリアレイ１０は、各々に１行
のメモリセルが接続されるワード線ＷＬと、各々に１列
のメモリセルＭＣが接続される複数のビット線ＢＬを含
む。図６１においては、１本のビット線ＢＬと１本のワ
ード線ＷＬとの交差部に対応して配置される１個のメモ
リセルＭＣのみを代表的に示す。このメモリセルＭＣ
は、図５９に示す構造を備え、コントロールゲートが対
応のワード線ＷＬに接続され、ドレイン領域が対応のビ
ット線ＢＬに接続される。メモリセルＭＣのソース領域
は、ソース線ＳＬに接続される。このソース線ＳＬは、
すべてのメモリセルに対して共通に配設される。
【０００９】不揮発性半導体記憶装置はさらに、外部ア
ドレスＥＸＡ０〜ＥＸＡｎを受け、内部アドレスを発生
するアドレスバッファ１２と、アドレスバッファ１２か
らの内部行アドレスをデコードして、メモリセルアレイ
１０における対応のワード線を選択するためのワード線
選択信号を発生するロウデコーダ１４と、アドレスバッ
ファ１２からの内部コラムアドレスをデコードし、メモ
リアレイ１０内の対応の列を選択する列選択信号を発生
するコラムデコーダ１６と、ロウデコーダ１４からの行
選択信号に応答して選択されたワード線上へ書込高電圧
または選択電圧を伝達する高電圧スイッチ１８と、コラ
ムデコーダ１６からの列選択信号に応答してメモリアレ
イ１０から対応のビット線を選択するＹゲート２０を含
む。高電圧スイッチ１８は、書込動作時には書込高電圧
Ｖｐｐを選択ワード線上へ伝達し、通常の読出動作時に
は電源電圧Ｖｃｃレベルの選択電圧を選択ワード線上へ
伝達する。
【００１０】不揮発性半導体記憶装置はさらに、装置外
部とデータの入出力を行なうための入出力バッファ２２
と、入出力バッファ２２からの書込データをラッチする
とともに、書込データに応じた書込電圧を発生する書込
回路と、データ読出時に選択されたビット線上の電流の
有無を検出して情報を読出すセンスアンプとを含む。書
込回路およびセンスアンプは図６１においては１つのブ
ロック２４で示される。
【００１１】不揮発性半導体記憶装置はさらに、外部か
ら与えられる制御信号（複数の制御信号）を受け、内部
制御信号を発生する制御信号バッファ２６と、制御信号
バッファ２６からの内部制御信号に従って、必要な制御
信号を発生する制御回路２８と、外部から与えられる高
電圧Ｖｐｐを受け、書込用の高電圧と書込電圧とを発生
する高電圧制御回路３０と、制御回路２８の制御の下
に、ソース線ＳＬ上の電位を、接地電位、または書込高
電圧レベルに設定するアレイソーススイッチ３２を含
む。高電圧制御回路３０が発生する書込用高電圧は高電
圧スイッチ１８およびアレイソーススイッチ３２へ伝達
され、また書込電圧（ＶＢＬ）は書込回路（ブロック２
４）へ伝達される。
【００１２】制御回路２８は、また書込回路およびセン
スアンプブロック２４、ロウデコーダ１４、コラムデコ
ーダ１６およびアドレスバッファ１２の動作を制御する
ように示される。次に動作について説明する。
【００１３】この不揮発性半導体記憶装置の動作は、書
込動作、消去動作、および読出動作を含む。書込動作の
前には、必ずすべてのメモリセルが記憶する情報を消去
する、すなわち全メモリセルを消去状態にする必要があ
る。
【００１４】（ｉ） 書込動作：書込動作時には、デー
タを書込むべきメモリセルを指定するアドレス信号をア
ドレスバッファ１２へ与えるとともに、制御信号バッフ
ァ２６へデータ書込を可能とするための制御信号を与え
る。
【００１５】また高電圧制御回路３０へは高電圧Ｖｐｐ
が与えられる。高電圧制御回路３０は、この与えられた
高電圧から書込用高電圧を発生し高電圧スイッチ１８へ
与えるとともに書込電圧ＶＢＬを発生して書込回路（ブ
ロック２４）へ与える。入出力バッファ２２が、この制
御回路２８からの制御の下に（この経路は示さず）外部
から与えられたデータ信号を取込み内部書込データを生
成してブロック２４へ与える。ブロック２４において
は、書込回路がこの与えられたデータをラッチする。
【００１６】アドレスバッファ１２から与えられた内部
ロウおよびコラムアドレス信号はロウデコーダ１４およ
びコラムデコーダ１６でそれぞれデコードされ、行選択
信号および列選択信号が生成される。高電圧スイッチ１
８は、ロウデコーダ１４からの行選択信号に応答して、
選択ワード線上へ高電圧制御回路３０から与えられた書
込高電圧を伝達する。Ｙゲート２０は、コラムデコーダ
１６からの列選択信号に応答して、対応のビット線をブ
ロック２４に接続する。書込回路は、ラッチしたデータ
信号に従って、選択されたビット線上の電位を設定す
る。書込データが“０”の場合には、高電圧制御回路３
０から与えられた書込電圧ＶＢＬを選択されたビット線
上に伝達する。書込データが“１”の場合には、選択ビ
ット線上に０Ｖの電位を伝達する。
【００１７】アレイソーススイッチ３２においては、制
御回路２８の制御の下にソース線ＳＬを接地電位（０
Ｖ）に設定する。これにより、選択されたメモリセルに
おいて、情報“０”の書込の場合には、フローティング
ゲートへの電子の注入が行なわれる。一方、情報“１”
を書込む場合には、ビット線上の電位が接地電位（０
Ｖ）であり、コントロールゲートに書込高電圧Ｖｐｐが
与えられていても、ドレイン近傍には高電界は発生せ
ず、ホットエレクトロンが生じず、フローティングゲー
トへの電子の注入は行なわれない。すなわち、消去状態
にある（データ書込前には必ず消去動作が実行されてい
る）。
【００１８】（ｉｉ） 消去動作：消去動作は、すべて
のメモリセルに対し情報“０”を書込む消去前書込動作
と、すべてのメモリセルに情報“１”を書込む一括消去
動作を含む。すなわち、すべてのメモリセルのしきい値
電圧を一旦高しきい値電圧状態にした後に、全メモリセ
ルの一括消去を行なう。
【００１９】消去前書込動作においては、アドレスバッ
ファ１２からは順次アドレスが発生され（外部から与え
られてもよく、内蔵のアドレスカウンタが用いられても
よい）、ロウデコーダ１４およびコラムデコーダ１６へ
与えられる。書込回路（ブロック２４）においては、制
御回路２８の制御の下に、情報“０”がラッチされる。
このようにして前述の書込動作と同様にして、消去前書
込を行なう。メモリセルのしきい値電圧を高くした後に
全メモリセルに対し一括消去動作が実行される。この動
作においては、アレイソーススイッチ３２からソース線
ＳＬ上に高電圧制御回路３０から与えられた書込高電圧
Ｖｐｐが与えられ、Ｙゲート２０はオフ状態となり、ビ
ット線ＢＬがフローティング状態とされ、またワード線
の電位もすべて０Ｖとされる。これにより、すべてのメ
モリセルのフローティングゲートからソース線ＳＬ上へ
電子が引抜かれ、そのしきい値電圧が低くなる。
【００２０】通常、外部から制御信号として制御信号バ
ッファ２６へコマンドの形で与えることにより、制御回
路２８が必要な制御信号を発生し、この消去前書込およ
び消去動作が実行される構成が利用されることが多い。
【００２１】（ｉｉｉ） 読出動作：読出動作において
は、制御信号バッファ２６を介して制御回路２８へ読出
可能とするための制御信号を与える。これにより、アレ
イソーススイッチ３２はソース線ＳＬを接地電位に設定
するとともに、高電圧スイッチ１８は、電源電圧Ｖｃｃ
選択状態となる。読出すべき情報を保持するメモリセル
のアドレスを指定するアドレスデータＥＸＡ０〜ＥＸＡ
ｎをアドレスバッファ１２へ与える。これに従って、ロ
ウデコーダ１４によりメモリアレイ１０内の１本のワー
ド線が選択され、選択されたワード線上には高電圧スイ
ッチ１８により電源電圧Ｖｃｃレベルの選択電圧ＶＲが
伝達される。コラムデコーダ１６は同様に列選択信号を
発生し、Ｙゲート２０がこの列選択信号に応答して選択
されたビット線をブロック２４へ接続する。
【００２２】ブロック２４においては、制御回路２８の
制御の下にセンスアンプが活性化されており、ビット線
ＢＬ上に読出電圧を与え、このビット線に流れる電流の
有無を検出することによりデータを読出すとともにこの
読出したデータを入出力バッファ２２へ与える。入出力
バッファ２２では、またこの制御回路２８の制御の下に
出力バッファが活性化されており、センスアンプ（ブロ
ック２４）から与えられた読出データから外部読出デー
タを生成して出力する。
【００２３】
【発明が解決しようとする課題】まず、消去前書込を行
なう必要性について説明する。今、図６２に示すよう
に、消去前書込を行なわずに一括消去を行なった状態を
考える。
【００２４】一括消去前においては、メモリセルの記憶
情報は“０”または“１”であり、そのしきい値電圧Ｖ
ｔｈも記憶情報に従って「高い状態」または「低い状
態」にある。
【００２５】メモリセルの消去は、フローティングゲー
トから電子を電気的に（トンネル電流の形で）引抜くこ
とにより行なわれる。したがって、情報“１”を記憶し
ているメモリセルが消去されると、そのしきい値電圧Ｖ
ｔｈが低くなり、負の値となる「過消去」の状態が生じ
る。この「過消去」のメモリセルは、常時導通状態にあ
り、以下のような問題が生じる。
【００２６】今、図６３に示すような、４行３列に配置
されたメモリセルＭ０１〜Ｍ３３を考える。各行にはワ
ード線ＷＬｉ（ｉ＝０〜３）が配設され、各列にはビッ
ト線ＢＬｊ（ｊ＝１〜３）が配置される。メモリセルＭ
０１〜Ｍ３３のソースは共通にソース線ＳＬに接続され
る。
【００２７】図６３に示す配置において、メモリセルＭ
３１が「過消去」状態にあるとする。情報“１”を記憶
するメモリセルＭ２１の記憶データを読出す場合には、
ソース線ＳＬは接地電位に接続されており、ワード線Ｗ
Ｌ上に電源電圧Ｖｃｃレベルの選択電圧が伝達される。
メモリセルＭ２１のしきい値電圧はこの電源電圧Ｖｃｃ
よりも十分に低く、メモリセルＭ２１が導通状態とな
り、ビット線ＢＬ１にこのメモリセルＭ２１を介して電
流が流れる。この場合、ビット線ＢＬ１に電流が流れる
か否かの判別がセンスアンプより行なわれるため、メモ
リセルＭ３１が「過消去」にあり、導通状態となってい
ても、情報“１”の読出が行なわれる。
【００２８】情報“０”を記憶するメモリセルＭ１１を
選択する場合には、ワード線ＷＬ１上に電源電圧Ｖｃｃ
レベルの電圧が伝達される。メモリセルＭ１１のしきい
値電圧はこの電源電圧Ｖｃｃよりも十分に高いため、メ
モリセルＭ１１は非導通状態を維持する。しかしなが
ら、この場合、ワード線ＷＬ３の電位が接地電位レベル
の０Ｖであっても、メモリセルＭ３１が導通状態にあ
り、このメモリセルＭ３１を介して電流が流れる。この
ため、メモリセルＭ１１の記憶情報が“１”と判定さ
れ、誤ったデータの読出が行なわれる。
【００２９】すなわち、１本のビット線に接続されるメ
モリセルのうち１ビットのメモリセルでも「過消去」状
態にあり、そのしきい値電圧が負の値となっている場合
には、その「過消去」状態のメモリセルが非選択状態で
あってもそのビット線に電流が流れるため、選択メモリ
セルの情報を正確に読出すことができなくなる。このよ
うな「過消去」状態の発生を防止するために、一括消去
前に消去前書込が実行される。すなわち、図６４に示す
ように、一括消去動作の前に、全アドレスのメモリセル
に対し情報“０”の書込動作を行ない、全アドレスのメ
モリセルのしきい値電圧を一度高しきい値電圧状態にし
てから一括消去を行なう。この消去前書込動作は、外部
または内部でアドレスを順次増分させて全アドレスを順
次指定し、この指定されたアドレスに対応するメモリセ
ルに対し情報“０”を書込む。
【００３０】このように全アドレスのメモリセルのしき
い値電圧を一旦高い状態にしてから一括消去を行なうこ
とにより、全アドレスのメモリセルのしきい値電圧は正
の値でかつ電源電圧Ｖｃｃよりも十分低い電圧値とな
り、「過消去」状態の発生が防止される。
【００３１】多くの半導体記憶装置においては、歩留り
を向上させるために、不良ワード線または不良ビット線
は冗長ワード線または冗長ビット線と置換えて、等価的
に不良ワード線または不良ビット線を救済することが行
なわれる。
【００３２】不揮発性半導体記憶装置においても、たと
えば前述の「過消去」状態の不良メモリセルがテスト時
に発見された場合には、その不良メモリセルに関連する
ビット線を冗長ビット線で置換することによりその不良
メモリセルを救済（リペア）することができる。隣接ビ
ット線がショートしているような不良の場合でも、この
ショートしている不良ビット線を冗長ビット線で置換す
ることにより救済することはできる。しかしながら、通
常、金属配線で構成されるワード線が隣接ワード線と、
パーティクル、絶縁膜不良または製造時のエッチング残
渣等によりショートした場合には、このワード線を救済
することができなくなるという問題が生じる。
【００３３】今、図６５においてワード線ＷＬ２とワー
ド線ＷＬ３とがショートした状態を考える。図６５にお
いては、このショートした部分は丸で囲んだ抵抗要素Ｒ
で示す。
【００３４】情報読出のために、ワード線ＷＬ２上に電
源電圧Ｖｃｃを伝達した場合、隣接ワード線ＷＬ３の電
位は接地電位レベルであるため、抵抗要素Ｒにより構成
されるリークパスにより、選択ワード線ＷＬ２の電位が
低下し、このワード線ＷＬ２に接続されるメモリセルの
記憶情報を正確に読出すことはできない。同様に、情報
“０”書込のために、ワード線ＷＬ２上に書込高電圧Ｖ
ｐｐを伝達した場合もこの抵抗要素Ｒによるリークパス
によりワード線ＷＬ２上の電位が低下し、情報“０”の
書込を行なうことができない。これは、ワード線ＷＬ３
を選択する場合についても同様である。
【００３５】このような不良ワード線ＷＬ２およびＷＬ
３を冗長ワード線ＷＬ２１およびＷＬ３１で置換した状
態を考える。この置換が行なわれた場合には、ワード線
ＷＬ２およびＷＬ３は常に非選択状態とされ、ワード線
ＷＬ２またはＷＬ３がアドレス指定された場合には、ワ
ード線ＷＬ２１またはＷＬ３１が選択される。このよう
な置換を行なった状態における消去動作を考える。消去
動作の前には前述のごとく消去前書込が実行される。こ
の消去前書込では、ワード線が順次選択され、選択され
たワード線上に書込高電圧Ｖｐｐが伝達される。
【００３６】しかしながら、ワード線ＷＬ２およびＷＬ
３は、常時非選択状態であるため、このワード線ＷＬ２
およびＷＬ３に接続されるメモリセルに対しては消去前
書込は実行されない。消去前書込時においてのみこの不
良ワード線ＷＬ２およびＷＬ３を順次選択することがで
きるように回路的工夫を行なうことは可能ではあるもの
の、たとえワード線ＷＬ２およびＷＬ３を個々に選択し
てもリークパス（抵抗要素Ｒ）によりこのワード線ＷＬ
２およびＷＬ３に接続されるメモリセルへの消去前書込
を行なうことはできない。
【００３７】消去前書込が行なわれた後に一括消去が実
行される。この一括消去では、すべてのメモリセルのソ
ースがソース線ＳＬに共通に接続されており、このソー
ス線ＳＬに高電圧Ｖｐｐが印加され、全ワード線には非
選択状態時と同様の接地電位が伝達される。したがっ
て、この一括消去動作時においては不良ワード線ＷＬ２
およびＷＬ３に接続されるメモリセルに対しての消去動
作が実行される。すなわち、この不良ワード線ＷＬ２お
よびＷＬ３に接続されるメモリセルＭ２１〜Ｍ２３およ
びＭ３１〜Ｍ３３は、情報“１”の書込が行なわれずに
消去が行なわれるため、過消去状態となる。
【００３８】このため、たとえこの不良ワード線ＷＬ２
およびＷＬ３を冗長ワード線ＷＬ２１およびＷＬ３１で
置換したとしても、前述の消去前書込を行なわない場合
と同様の状態が現われるため、従来の冗長構成ではこの
ようなショートが生じている不良ワード線の組を共済す
ることができず、製品歩留りが改善されないという問題
があった。
【００３９】次に、隣接する不良ワード線の救済手法に
ついて、図６６に示す動作フロー図を参照して説明す
る。ここで、図６６は、メモリセルの良／不良のテスト
動作を示すフロー図である。
【００４０】まず図６６において、テスト動作モード時
において、内部で発生されたアドレスまたは外部から与
えられたアドレスに従って１本のワード線が選択される
（ステップＳ１）。次いでこの選択ワード線を選択状態
として、列アドレス信号に従ってビット線を選択し、１
ビットのメモリセルのデータを読出す（ステップＳ
２）。テスト動作時においては、メモリセルはすべて消
去状態に設定されており、その記憶データは“１”であ
る。
【００４１】次いで、この読出されたデータが“１”で
あるか否かの判別が行なわれる（ステップＳ３）。ワー
ド線に不良が存在し、ワード線の電位が上昇しない場
合、メモリセルトランジスタはオン状態とならない（初
期テスト状態においては過消去状態は存在していな
い）。ワード線不良の場合には、読出されたデータは
“０”となる。その読出したデータが“０”のメモリセ
ルのアドレスを記憶する（ステップＳ４）。
【００４２】読出したデータが“１”の場合には、正常
にワード線の電位が上昇していると判断されるため、こ
の選択ワード線に接続される最後のビット線が選択され
たか否かの判別が行なわれる（ステップＳ５）。
【００４３】まだ最後のビット線が選択されていない場
合には、ビット線アドレスを１インクリメントする（ス
テップＳ６）。次いで再びステップＳ２ないしＳ５を実
行する。
【００４４】ステップＳ５において、最後のビット線が
選択された場合には、ステップＳ７へ移り、選択状態と
されているワード線が最後のワード線であるか否かの判
別が行なわれる。最後のワード線でない場合には、ワー
ド線アドレスを１インクリメントし（ステップＳ８）、
ステップＳ１へ戻り新たにこのインクリメントされたワ
ード線アドレスに従ってワード線を選択し、再びステッ
プＳ２ないしＳ６を繰返し実行する。
【００４５】ステップＳ７において最後のワード線が選
択されたと判断された場合には、先に記憶した不良ビッ
トのアドレスの解析を行なう（ステップＳ９）。特定の
ワード線アドレスについて、すべての読出データが
“０”の場合にはワード線のショート不良と判別する。
不良ワード線は救済することができない。この場合に
は、その不揮発性半導体記憶装置は不良品として処理さ
れる。また特定のワード線において、不良メモリセルが
特定の領域に集中的に存在している場合には、ワード線
の断線と考えられる。この場合においても、不良ワード
線は救済されず、この不揮発性半導体記憶装置は不良品
として処置される。
【００４６】不良ビット（メモリセル）が特定の列に集
中する場合には、スペアビット線との置換が行なわれ
る。
【００４７】上述のような不良ワード線の検出動作によ
れば、１ビットずつメモリセルデータを読出して不良ワ
ード線であるか否かの判別を行なう必要がある。このた
めテスト時間が長くなるという問題が生じる。
【００４８】それゆえに、この発明の目的は、冗長ワー
ド線を用いて不良ワード線を救済することのできる不揮
発性半導体記憶装置を提供することである。
【００４９】この発明の他の目的は、隣接ワード線間に
ショートが発生しても確実にこのショートしたワード線
を救済することのできる不揮発性半導体記憶装置を提供
することである。
【００５０】この発明のさらに他の目的は、隣接ワード
線間ショートを効率的に検出することのできる不揮発性
半導体記憶装置を提供することである。
【００５１】
【課題を解決するための手段】この発明の第１の観点に
係る不揮発性半導体記憶装置は、要約すれば、冗長ワー
ド線を含む複数のワード線のうち、互いに隣接する少な
くとも２本のワード線とこれらの少なくとも２本のワー
ド線と交差するビット線との交差部に配置されるメモリ
セルに対し同時に消去前書込を実行するようにしたもの
である。
【００５２】請求項１に係る不揮発性半導体記憶装置
は、不良ワード線救済用の冗長ワード線を含む複数のワ
ード線と、これらの複数のワード線と交差する様に配設
される複数のビット線と、ワード線とビット線との交差
部に対応して配置される複数の不揮発性メモリセルを含
む。メモリセルは、消去状態と書込状態と本実施例にお
いて称される第１と第２の状態に設定可能である。
【００５３】請求項１に係る不揮発性半導体記憶装置
は、さらに、ワード線を選択するワード線選択信号を発
生するロウデコーダと、このワード線選択信号に従って
選択されるワード線に動作に応じた電圧を伝達する電圧
スイッチと、ロウデコーダと電圧スイッチとの間に設け
られ、通常動作モードと異なる所定の動作モード時にク
ロック信号に応じて順次互いに隣接する少なくとも２本
のワード線を同時に選択する選択信号を生成する複数の
シフトラッチを含む、通常動作時には、ロウデコーダの
出力のワード線選択信号を電圧スイッチに与え、所定の
動作モード時には、ワード線選択信号に代えて選択信号
を電圧スイッチに与えるデコードラッチと、複数のビッ
ト線から少なくとも１本のビット線を選択するビット線
選択手段と、所定の動作モード時、この選択されたワー
ド線と選択されたビット線にメモリセルを第２の状態と
するための電圧を伝達する手段を備える。
【００５４】請求項２に係る不揮発性半導体記憶装置
は、複数のワード線と、ワード線と交差するように配置
される複数のビット線とを含む。複数のワード線の各々
には、隣接するワード線に割り当てられたアドレスのハ
ミング距離が１となるようにアドレスが割り当てられ
る。
【００５５】請求項２に係る不揮発性半導体記憶装置は
さらに、ワード線とビット線との交点に対応して配置さ
れる複数の不揮発性メモリセルと、通常動作と異なる所
定の動作モード時、互いに隣接する少なくとも２本のワ
ード線を同時に選択するワード線選択手段を含む。この
ワード線選択手段はアドレスの１ビットを無効化してワ
ード線指定用アドレスを発生する手段を含む。
【００５６】請求項２に係る不揮発性半導体記憶装置
は、少なくとも１本のビット線を選択するためのビット
線選択手段と、所定の動作モード時、ワード線選択手段
およびビット線選択手段により選択されたワード線およ
びビット線上に、メモリセルを書込状態と本実施例で称
される状態とするための電圧を伝達する手段を含む。
【００５７】請求項３に係る不揮発性半導体記憶装置
は、行列のマトリックス状に配置された複数の不揮発性
メモリセルと、行各々に対応して配置され、各々に関連
の１行のメモリセルが接続される複数のワード線と、列
各々に対応して配置され、各々に関連の列のメモリセル
が接続される複数のビット線と、与えられたアドレスに
従って対応のワード線を選択するためのワード線選択信
号を発生する行デコード手段と、行デコード手段の出力
に対応して設けられ、通常動作と異なる所定の動作モー
ド時活性化され、行デコード手段の出力に代えて互いに
隣接する少なくとも２本のワード線を１組として順次選
択状態とするための信号を発生する信号発生手段と、行
デコード手段および信号発生手段の一方から与えられる
選択信号に応答して、対応のワード線を選択状態に駆動
するワード線駆動手段と、少なくとも１本のビット線を
選択するビット線選択手段と、所定の動作モード時に、
ワード線駆動手段および選択されたビット線上へメモリ
セルを高しきい値電圧状態とするための所定の電圧を各
々伝達する手段とを備える。
【００５８】ワード線に対しては任意の隣接ワード線に
与えられる行アドレスのハミング距離が１となるように
行アドレスが割り当てられる。請求項４に係る不揮発性
半導体記憶装置は、行列状に配置される複数のメモリセ
ルトランジスタを含む。このメモリセルトランジスタ
は、半導体基板領域上に絶縁膜を介して形成されるフロ
ーティングゲートを有し、かつ消去状態および書込状態
と本実施例で称される第１および第２の状態のいずれに
状態にも設定可能である。
【００５９】請求項４に係る不揮発性半導体記憶装置
は、さらに、各々に１行のメモリセルトランジスタが接
続される複数の通常ワード線と、各々に１行のメモリセ
ルトランジスタが接続され、不良通常ワード線を置換す
る冗長ワード線と、通常ワードセおよび冗長ワード線を
選択するデコーダ信号を出力するデコーダ回路と、デコ
ーダ信号を受け、通常ワード線および冗長ワード線それ
ぞれに動作に応じた電圧を与える複数のスイッチと、消
去前書込指示信号に応じて、通常ワード線および冗長ワ
ード線に対応するデコーダ信号をともに非活性とし、こ
のデコーダ信号に代えて消去前書込み様電圧を各スイッ
チに与える回路と、消去前書込指示信号に応じて、通常
ワード線および冗長ワード線と半導体基板領域との間に
電圧を印加することによりメモリセルトランジスタを第
２の状態とする基板領域電圧印加手段とを備える。
【００６０】
【００６１】
【００６２】請求項５に係る不揮発性半導体記憶装置
は、行方向に配設される複数の通常ワード線と、不良の
通常ワード線を置換するための冗長ワード線と、通常お
よび冗長ワード線と交差する様に配置される複数のビッ
ト線と、第１の動作モード時、冗長置換の有無に係ら
ず、冗長ワード線から互いに隣接する複数の冗長ワード
線を選択する冗長ワード線選択手段と、第１の動作モー
ド時に、通常ワード線から複数の互いに隣接する通常ワ
ード線を同時に選択する通常ワード線選択手段と、第１
の動作モードの指示と通常ワード線選択指示に応答し
て、冗長置換の有無に係らず、冗長ワード線選択手段を
非活性化しかつ通常ワード線選択手段を活性化する手段
と、第1の動作モード指示と冗長ワード線選択指示に応
答して、冗長置換の有無に係らず、冗長ワード線選択手
段を活性化しかつ前記通常ワード線選択手段を非活性化
する手段と、冗長ワード線および通常ワード線各々に対
応して配置される複数の不揮発性メモリセルと、第 1 の
動作モード時、冗長ワード線選択手段または通常ワード
線選択手段により選択されたワード線上の不揮発性メモ
リセルを第 1 の状態とするための電圧を伝達する手段を
含む。
【００６３】請求項６に係る不揮発半導体記憶装置は、
行列状に配列される複数の不揮発性メモリセルと、各行
に対応して配置され、各々に対応の行の不揮発性メモリ
セルが接続される複数のワード線と、与えられたアドレ
ス信号を隣接する複数のワード線が同時に選択される様
に変換するアドレス変換手段と、このアドレス変換手段
の出力に従ってワード線を選択状態へと駆動する駆動手
段を備える。この駆動手段は、第１の動作モード時には
第１のレベルの電圧を、第２の動作モード時には第２の
レベルの電圧を動作電源電圧として動作し、かつ与えら
れた信号の電圧レベルを第２の動作モード時に変換し、
この変換された電圧レベルの信号を駆動信号として選択
状態とされるべきワード線へ伝達する手段を含む。
【００６４】請求項７に係る不揮発性半導体記憶装置
は、行列状に配列される複数のメモリセルと、各行に対
応して配置され、各々に対応の行のメモリセルが接続さ
れる複数のワード線とを含む。ワード線の各々には、グ
レイコード化されたアドレスが割り当てられている。
【００６５】請求項７に係る不揮発性半導体記憶装置
は、さらに、所定の動作モード時に、グレイコード化さ
れたアドレス信号を発生するアドレス発生手段と、この
アドレス発生手段が発生するグレイコード化アドレス信
号から、２進数表示において“１”大きいグレーコード
化アドレスを同時指定状態とするアドレス変換手段と、
アドレス変換手段の出力によりワード線を選択する手段
を含む。
【００６６】請求項８に係る不揮発性半導体記憶装置
は、行列状に配列される複数のメモリセルと、各メモリ
セル行に対応して配置され、各々に対応の行のメモリセ
ルが接続される複数のワード線と、各メモリセル列に対
応して配置され、各々に対応の列のメモリセルが接続さ
れる複数のビット線と、第１の所定の動作モード時に物
理的に隣接する複数のワード線を同時に選択し、第１の
所定の動作モード後の第２の所定の動作モード時にアド
レス信号に従ってワード線を選択するワード線選択手段
と、第１および第２の所定の動作モード時に全ビット線
をそれぞれ対応の内部データ線に接続する手段と、各内
部データ線のデータを読み出す複数の読出手段と、第２
の所定の動作モード時にこれらの複数の読出手段の各出
力が特定のデータに一致する場合に、アドレス信号のア
ドレスを保持し、第２の動作モード後にアドレス信号を
出力する手段とを備える。
【００６７】請求項１１に係る不揮発性半導体記憶装置
は、請求項１０におけるワード線を選択する手段が、同
時に隣接する複数のワード線を選択状態とする手段を含
む。
【００６８】
【作用】この発明の第１の観点に係る不揮発性半導体記
憶装置においては、隣接するワード線上のメモリセルに
対し同時に消去前書込が実行される。したがって全メモ
リセルが書込状態となるため、消去動作時において過消
去状態となるのが防止される。
【００６９】請求項１に係る不揮発性半導体記憶装置に
おいては、同時に選択された隣接ワード線にショートが
生じても選択ワード線上の電位は書込を行なうための電
圧に設定することができ、不良ワード線に接続されるメ
モリセルに対し消去前書込を行なうことができ、不良ワ
ード線に接続されるメモリセルが過消去状態となるのが
防止される。
【００７０】請求項２に係る不揮発性半導体記憶装置に
おいては、隣接ワード線に対するアドレスは、ハミング
距離が１である。これにより、消去前書込時においては
ワード線指定用のアドレスの１ビットを無効状態として
発生することにより少なくとも２本の隣接ワード線を容
易に同時に選択することができる。これによりショート
が生じたワード線においても確実に消去前書込を実行す
ることができる。
【００７１】請求項３に係る不揮発性半導体記憶装置に
おいては、隣接ワード線のアドレスのハミング距離が１
であり、容易に１ビットのアドレスを無効状態として、
行デコード手段の出力に設けられた信号発生手段により
互いに隣接する複数のワード線を単位として順次選択状
態とすることができる。したがってショートが生じてい
る場合においてもショートを生じたワード線上のメモリ
セルに対しても消去前書込を実行することができる。
【００７２】請求項４に係る不揮発性半導体記憶装置に
おいては、半導体基体領域、すなわちメモリセルトラン
ジスタのバックゲートとワード線との間に書込状態とす
るための電圧が印加される。このとき、半導体基体領域
は全メモリセルに対して共通であるため、一括消去と同
様に一括消去前書込が実行される。
【００７３】
【００７４】
【００７５】請求項５に係る不揮発性半導体記憶装置に
おいては、通常ワード線に対して隣接する複数のワード
線を単位として消去前書込を行った後、次いで冗長ワー
ド線に対して隣接する冗長ワード線を単位として消去前
書込を行なうことができ、全ての冗長ワード線および通
常ワード線に対して確実かつ正確に消去前書込を実行す
ることができる。
【００７６】請求項６に係る不揮発性半導体記憶装置
は、隣接ワード線を同時に選択状態とすることができ
る。したがって、不良ワード線に接続される不揮発性メ
モリセルに対しても消去前書込を実行することができ
る。また、ワード線駆動手段自体が信号のレベル変換機
能を備えているため、高電圧スイッチなどの回路要素が
不要となり、回路規模が低減される。
【００７７】請求項７に係る不揮発性半導体記憶装置に
おいては、ワード線にはグレイコードアドレスが割り当
てられており、発生されたグレイコードアドレスと、こ
のグレイコードアドレスと２進数において１大きいグレ
イコードアドレスが同時に指定される。したがって、同
時に物理的に隣接するワード線を選択状態とすることが
でき、ワード線ショート不良においても、確実にこれら
を選択状態として、不良ワード線に接続されるメモリセ
ルが過消去状態となるのが防止される。
【００７８】請求項８に係る不揮発性半導体記憶装置に
おいては、所定動作モード時において、接続されるワー
ド線から同時に全メモリセルが選択されて、それぞれ対
応の内部データ線に接続され、各内部データ線のデータ
の読出が行われる。これにより、一括して複数のメモリ
セルに対して良／不良を判別することができる。また、
ワード線不良アドレスを記憶することにより、ワード線
間ショート不良アドレスを容易に検出することができ
る。
【００７９】
【００８０】
【実施例】
［実施例１］まず、比較のために従来のロウアドレスバ
ッファおよびロウデコーダの構成について簡単に図６７
ないし図６９を参照して説明する。図６７および図６８
は与えられるロウアドレス（Ｘアドレス）が８ビット
（Ａ７〜Ａ０）の場合におけるロウアドレスバッファお
よびロウデコーダの構成を示し、図６９に高電圧スイッ
チの具体的構成を示す。
【００８１】図６７および図６８において、ロウアドレ
スバッファ４０は与えられたアドレスＡ７〜Ａ０から内
部相補アドレス信号Ａ０、／Ａ０〜Ａ７、／Ａ７を生成
する。２ビットのアドレス信号（正確には４ビットの相
補内部アドレス信号）に対して１つのプリデコーダが設
けられる。プリデコーダ４２−１は、内部アドレスビッ
トＡ１、／Ａ１、Ａ０および／Ａ０をデコードし、出力
信号線ＡＬＰＨ１０〜ＡＬＰＨ１３のうちのいずれかを
デコード結果に従って駆動する。
【００８２】プリデコーダ４２−２は、内部アドレスビ
ットＡ３、／Ａ３、Ａ２および／Ａ２をデコードし、該
デコード結果に従って出力信号線ＡＬＰＨ２０〜ＡＬＰ
Ｈ２３のうちの１本を選択状態とする。プリデコーダ４
２−３は、内部アドレスビットＡ５、／Ａ５、Ａ４、お
よび／Ａ４をデコードし、そのデコード結果に従って出
力信号線ＡＬＰＨ３０〜ＡＬＰＨ３３のうちの１本を選
択状態とする。プリデコーダ４２−４は、アドレスビッ
トＡ７、／Ａ７、Ａ６、および／Ａ６をデコードし、そ
のデコード結果に従って出力信号線ＡＬＰＨ４０〜ＡＬ
ＰＨ４３のうちの１本を選択状態とする。
【００８３】図６７および図６８には、プリデコーダ４
２−１〜４２−４それぞれにおいて、出力信号線と各出
力信号線が選択状態とされるときのアドレスビットの組
合せとを併せて示す。たとえばアドレスビットＡ１およ
びＡ０がともに０の場合には、プリデコーダ４２−１に
より信号線ＡＬＰＨ１０が選択状態とされる。
【００８４】このプリデコーダ構成においては、２５６
本のワード線が各々が４本の隣接ワード線を有する６４
個のグループに分割され、１つのワード線グループがプ
リデコーダ４２−２〜４２−４により選択される。プリ
デコーダ４２−１により各グループにおいて１本のワー
ド線が選択される。
【００８５】ロウデコーダ４４の入力部には、この１つ
のワード線グループを選択状態とするために３入力ＮＡ
ＮＤゲートＮＡが設けられる。図６８においては８個の
ＮＡＮＤゲートＮＡ１〜ＮＡ８を示す。隣接する８個の
ＮＡＮＤゲートＮＡ１〜ＮＡ８の第１の入力にはプリデ
コーダ４２−４の出力信号線のうち同じ出力信号線（図
６８においてはＡＬＰＨ４０）が接続される。４個の隣
接するＮＡＮＤゲートの第２の入力にはプリデコーダ４
２−３の同じ出力信号線が接続される。ＮＡＮＤゲート
ＮＡの第３の入力には、プリデコーダ４２−２の出力信
号線が隣接するＮＡＮＤゲート間では異なるように接続
される。
【００８６】ロウデコーダ４４には、ＮＡＮＤゲートＮ
Ａそれぞれに対応して４本のワード線選択信号伝達線Ｗ
Ｓ０〜ＷＳ３が配設される。ワード線選択信号伝達線Ｗ
Ｓ０〜ＷＳ３それぞれにおいて、プリデコーダ４２−１
の出力に応答してオン状態となるトランスファゲートＴ
Ｂｋ０（ｋ＝０〜７）と、プリデコーダ４２−１の出力
を受けるインバータ回路４５−１〜４５−４の出力に応
答してオン状態となるゲートトランジスタＴＢｋ１が設
けられる。ゲートトランジスタＴＢｋ１は非選択ワード
線選択信号伝達線を電源電位Ｖｃｃレベルに充電する。
トランスファゲートＴＢｋ０はプリデコーダ４２−１に
より選択された場合、対応のＮＡＮＤゲートＮＡからの
ワード線選択信号を伝達する。
【００８７】ワード線選択信号伝達線と各ワード線との
間には高電圧スイッチ回路５０が設けられる。図６８に
おいてはワード線ＷＬ０〜ＷＬ７に対応して配置される
高電圧スイッチ回路５０−０〜５０−７が示される。高
電圧スイッチ回路５０は、Ｖｐｐ／Ｖｃｃスイッチ４８
から伝達される電圧Ｖｐｐ／Ｖｃｃを選択ワード線上へ
伝達する。Ｖｐｐ／Ｖｃｃスイッチ４８は、制御回路２
８（図６１参照）から与えられる制御信号に従って、動
作モードに応じて書込高電圧Ｖｐｐまたは電源電圧Ｖｃ
ｃの一方を伝達する。
【００８８】ワード線ＷＬには、Ｘアドレスが付与され
る。従来の構成においては、ワード線のＸアドレスは順
次１ずつ増加する。図６８に、ワード線ＷＬ０〜ＷＬ７
に割り当てられたＸアドレスを示す。
【００８９】図６９は、高電圧スイッチ回路５０の具体
的構成の一例を示す図である。図６９において、高電圧
スイッチ回路５０は、ワード線選択信号伝達線上に与え
られた信号を通過させるゲートトランジスタＴＧ１と、
ゲートトランジスタＴＧ１の出力に応答してワード線Ｗ
Ｌを駆動するｐチャネルＭＯＳ（絶縁ゲート型電界効
果）トランジスタＴＧ２およびｎチャネルＭＯＳトラン
ジスタＴＧ３と、ワード線ＷＬ上の電位に応答してトラ
ンジスタＴＧ２およびＴＧ３のゲートの電位を設定する
ｐチャネルＭＯＳトランジスタＴＧ４を含む。ゲートト
ランジスタＴＧ１はそのゲートが電源電圧Ｖｃｃを受け
るように接続され、トランジスタＴＧ２およびＴＧ３の
ゲート電位（書込高電圧Ｖｐｐ）がロウデコーダへ伝達
されるのを防止する。この高電圧スイッチ回路の動作に
ついて簡単に説明する。
【００９０】ゲートトランジスタＴＧ１を介して“Ｌ”
の信号が伝達された場合、トランジスタＴＧ３がオフ状
態、トランジスタＴＧ２がオン状態となる。これにより
トランジスタＴＧ２を介してワード線ＷＬ上に電圧Ｖｐ
ｐ／Ｖｃｃ（プログラム高電圧Ｖｐｐまたは電源電圧Ｖ
ｃｃが動作モードに応じて伝達される）が伝達される。
ワード線ＷＬ上の電位が上昇すると、トランジスタＴＧ
４がオフ状態となり、トランジスタＴＧ２およびＴＧ３
のゲート電位は“Ｌ”レベルに保持される。
【００９１】一方、ゲートトランジスタＴＧ１を介して
“Ｈ”の信号が伝達された場合、トランジスタＴＧ２が
少しオフ状態、トランジスタＴＧ３がオン状態となる。
これによりワード線ＷＬの電位は接地電位レベルへと放
電される。ワード線ＷＬの電位の低下に従ってトランジ
スタＴＧ４がオン状態となり、トランジスタＴＧ２およ
びＴＧ３のゲート電位を電圧Ｖｐｐ／Ｖｃｃレベルに設
定し、トランジスタＴＧ２が確実にオフ状態に維持され
る。それによりワード線ＷＬの電位は確実に接地電位レ
ベルにまで放電される。
【００９２】すなわち高電圧スイッチ回路はロウデコー
ダの出力が“Ｌ”のときに対応のワード線ＷＬ上の電位
をＶｐｐ／Ｖｃｃレベルにまで駆動する。次に、図６７
および図６８を参照して簡単にワード線選択動作につい
て説明する。
【００９３】ロウアドレスビットＡ７〜Ａ０が与えられ
た場合、プリデコーダ４２−２〜４２−４により１つの
ＮＡＮＤゲートの出力が“Ｌ”となる。残りの非選択Ｎ
ＡＮＤゲートの出力は“Ｈ”である。ワード線グループ
においては、プリデコーダ４２−１により１つのトラン
スファゲートＴＢｋ０が導通し、残りのトランスファゲ
ートが非導通状態となる。したがって、プリデコーダ４
２−１〜４２−４により選択されたワード線に対応する
高電圧スイッチ回路５０が動作状態となり、この選択ワ
ード線上へ電圧Ｖｐｐ／Ｖｃｃを伝達する。
【００９４】たとえばアドレスビットＡ７〜Ａ０がすべ
て“Ｌ”の場合、信号線ＡＬＰＨ１０、ＡＬＰＨ２０、
ＡＬＰＨ３０、およびＡＬＰＨ４０が“Ｈ”レベルに駆
動され、ＮＡＮＤゲートＮＡ１の出力が“Ｌ”となる。
またトランスファゲートＴＢ００がオン状態となり、ワ
ード線駆動信号伝達線ＷＳ１〜ＷＳ３は、インバータ４
５−１〜４５−３の出力によりオン状態となるトランジ
スタＴＢｋ１により“Ｈ”レベルに充電される。一方、
ワード線選択信号伝達線ＷＳ０には、トランスファゲー
トＴＢ００により“Ｌ”の信号が伝達される。これによ
り高電圧スイッチ回路５０−０が動作状態とされ、ワー
ド線ＷＬ０上に電圧Ｖｐｐ／Ｖｃｃが伝達される。
【００９５】従来のデコーダの構成においては、１本の
ワード線が選択されるだけである。本発明は、消去前書
込時においては、隣接する少なくとも２本のワード線を
同時に選択する構成を与える。
【００９６】図２は、この発明の第１の実施例の動作原
理を示す図である。この第１の実施例においては、物理
的に隣接するワード線のアドレスのハミング距離が１と
なるように設定される。ハミング距離は、多ビットの２
つの２進数の間の距離を表わす。ハミング距離が１であ
る場合には、１ビットのみその値が異なっている状態を
示す。
【００９７】すなわち、ハミング距離が１の場合、図２
に示すように、アドレスＡｎ〜Ａ０のうち１ビットのア
ドレスＡｉのみ値が異なる。したがって、このアドレス
ビットＡｉを無効化、すなわちビットＡｉおよび／Ａｉ
をともに“Ｈ”の選択状態とした場合には、アドレス
（Ａｎ…０…Ａ０）とアドレス（Ａｎ…１…Ａ０）の２
つを選択状態とすることができる。
【００９８】図３は、この発明の第１の実施例において
用いられるプリデコーダの構成を示す図である。図３に
おいて、プリデコーダは従来と同様に２ビットのアドレ
スをデコードする。プリデコーダ出力信号線ＡＬＰＨｉ
０〜ＡＬＰＨｉ３それぞれに対応してＡＮＤゲートＡＮ
１〜ＡＮ４が設けられる。ＡＮＤゲートＡＮ１〜ＡＮ４
のそれぞれには異なる組合せのアドレスビットＡＸ０、
／ＡＸ０、ＡＸ１および／ＡＸ１が与えられる。ここ
で、アドレスビットＡＸ１およびＡＸ０はプリデコーダ
へ与えられる内部アドレス（真の内部アドレス）の上位
ビットおよび下位ビットをそれぞれ示す。
【００９９】ＡＮＤゲートＡＮ１は、アドレスビットＡ
Ｘ１およびＡＸ０がともに０のときに“Ｈ”の信号を出
力する。ＡＮＤゲートＡＮ２は、アドレスビットＡＸ１
およびＡＸ０が０および１とそれぞれなったときにその
出力を“Ｈ”とする。ＡＮＤゲートＡＮ３は、アドレス
ビットＡＸ１およびＡＸ０がともに１のときにその出力
を“Ｈ”とする。ＡＮＤゲートＡＮ４は、アドレスビッ
トＡＸ１およびＡＸ０が１および０とそれぞれなったと
きにその出力を“Ｈ”とする。
【０１００】通常の動作時においては、アドレスビット
ＡＸ０とアドレス／ＡＸ０とは論理が異なる。本実施例
においては、消去前書込時において、このアドレスビッ
トＡＸ０（またはＡＸ１）と相補アドレスビット／ＡＸ
０（または／ＡＸ１）を無効状態、すなわち、ともに
“Ｈ”に設定する。これにより、任意の組合せの隣接ワ
ード線を同時に選択状態とすることができる。
【０１０１】たとえば、アドレスビットＡＸ０および／
ＡＸ０をともに“Ｈ”に設定した場合、アドレスビット
ＡＸ１の“Ｌ”および“Ｈ”に従って、信号線ＡＬＰＨ
ｉ０およびＡＬＰＨｉ１の組および信号線ＡＬＰＨｉ２
およびＡＬＰＨｉ３の組の一方が選択状態とされる。
【０１０２】また、アドレスビットＡＸ０および／ＡＸ
０を“Ｈ”および“Ｌ”に設定し、アドレスビットＡＸ
１および／ＡＸ１をともに“Ｈ”に設定すると、信号線
ＡＬＰＨｉ１およびＡＬＰＨｉ２が選択状態となる。従
来は、図３に（ ）で示すように、信号線ＡＬＰＨｉ２
はアドレスビットＡＸ１およびＡＸ０がそれぞれ１およ
び０の場合に選択状態とされる。このような場合、信号
線ＡＬＰＨｉ１およびＡＬＰＨｉ２を同時に選択状態と
することはできない（ハミング距離が２であるため、２
ビットのアドレスＡＸ０およびＡＸ１をともにその相補
信号も合わせて選択状態とする必要が生じるためであ
る）。本発明の第１の実施例はこの図３に示すプリデコ
ーダを利用する。
【０１０３】図１はこの発明の第１の実施例に従う不揮
発性半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、不揮発性半導体記憶装置は、行およ
び列のマトリックス状に配列された複数の不揮発性メモ
リセルを含むメモリアレイ１００を含む。このメモリア
レイ１００は、通常のメモリセルが配設されるメモリセ
ルアレイ１０２と、不良ビット救済用の冗長ワード線が
配置されたスペアロウ領域１０４と、不良ビット線救済
用のスペアビット線が配設されるスペアコラム領域１０
６を含む。以下の説明においては、メモリセルアレイ１
０２に含まれるワード線を通常ワード線と称す。
【０１０４】不揮発性半導体記憶装置はさらに、与えら
れたアドレス信号に従って内部アドレス（相補アドレス
ビット）を生成するアドレスバッファ１１０と、アドレ
スバッファ１１０からの相補内部アドレスビットをプリ
デコードするプリデコーダ１２０と、プリデコーダ１２
０の出力に従ってメモリアレイ１００における対応のワ
ード線および対応のビット線を選択する信号を発生する
ロウデコーダ１１４およびコラムデコーダ１１６を含
む。ロウデコーダ１１４およびコラムデコーダ１１６
は、ともにスペアロウ領域１０４およびスペアコラム領
域１０６のスペアワード線およびスペアビット線を選択
するためのスペアロウデコーダおよびスペアコラムデコ
ーダを含むが、図面の煩雑化を避けるために図１におい
てはこのスペアロウデコーダおよびスペアコラムデコー
ダは通常ワード線および通常ビット線を選択するための
通常ロウデコーダおよび通常コラムデコーダとともに合
わせて１つのロウデコーダおよびコラムデコーダとして
示す。
【０１０５】不揮発性半導体記憶装置はさらに、ロウデ
コーダ１１４の出力に従って選択されたワード線上へ電
圧Ｖｐｐ／Ｖｃｃを伝達するワード線駆動手段としての
高電圧スイッチ１８と、コラムデコーダ１１６の出力に
従って、メモリアレイ１００における選択ビット線を書
込回路／センスアンプブロック２４へ接続するＹゲート
２０と、装置外部とデータの入出力を行なうための入出
力バッファ２２を含む。Ｙゲート２０、書込回路／セン
スアンプブロック２４および入出力バッファ２２は従来
と同様の構成を備える。
【０１０６】不揮発性半導体記憶装置はさらに、外部か
らの制御信号を受け内部制御信号を発生する制御信号バ
ッファ２６と、制御信号バッファ２６からの制御信号に
従って、各種制御信号を発生する制御回路１３０と、制
御回路１３０の制御の下にメモリアレイ１００のソース
線の電位を設定するアレイソーススイッチ３２と、書込
高電圧Ｖｐｐを受け、書込高電圧Ｖｐｐおよび書込電圧
ＶＢＬを発生する高電圧制御回路３０を含む。アレイソ
ーススイッチ３２および高電圧制御回路３０は従来と同
様の構成を備える。
【０１０７】制御回路１３０は、消去前書込動作時にお
いて連続して隣接する複数のワード線を同時に選択状態
とするために必要とされる信号を発生する。制御回路１
３０は、また、入出力バッファ２２のデータの入出力動
作を制御するとともに書込回路／センスアンプブロック
２４に対する動作制御を行なう。このとき、制御回路１
３０はまた書込回路／センスアンプブロック２４からの
データを受け、消去動作が確実に行なわれているか否か
および書込データが正確に書込まれているか否かを検出
する機能をも有するため、制御回路１３０はブロック２
４からの信号を受けるようにもまた示される。
【０１０８】アドレスバッファ１１０は、消去前書込時
において隣接する複数のワード線を同時に選択状態とす
るためのアドレスを発生するアドレス変換機能付ロウア
ドレスバッファ１２４と、ビット線選択用の内部コラム
アドレスを発生するコラムアドレスバッファ１２２を含
む。このコラムアドレスバッファ１２２、コラムアドレ
スプリデコード用のコラムプリデコーダ（ブロック１２
０に含まれる）およびコラムデコーダ１１６は従来の構
成と同様であってもよい。
【０１０９】さらに書込高電圧Ｖｐｐは外部から与えら
れるものであってもよく、また内部で発生されるもので
あってもよい。また、電流消費の多い部分へは外部から
の高電圧Ｖｐｐが伝達され、電流消費の少ない部分へは
内部で発生される高電圧Ｖｐｐが与えられる構成が用い
られてもよい。
【０１１０】メモリアレイ１００におけるワード線に対
しては、それぞれ隣接するワード線のアドレスのハミン
グ距離が１となるようなアドレスが割り当てられる。
【０１１１】図４および図５は、図１に示すプリデコー
ダ、ロウデコーダおよび高電圧スイッチ部の構成を示す
図である。
【０１１２】図４において、プリデコーダ２０１−１〜
２０１−４は、図３に示す構成を備える。プリデコーダ
２０１−１には内部アドレスビットＡ０、／Ａ０、Ａ
１、および／Ａ１が与えられる。プリデコーダ２０１−
２へは内部アドレスビットＡ２、／Ａ２、Ａ３、および
／Ａ３が与えられる。プリデコーダ２０１−３へはアド
レスビットＡ４、／Ａ４、Ａ５、および／Ａ５が与えら
れる。プリデコーダ２０１−４へはアドレスビットＡ
６、／Ａ６、Ａ７、および／Ａ７が与えられる。図４お
よび図５には、プリデコーダ２０１−１〜２０１−４の
出力信号線ＡＬＰＨｉ０〜ＡＬＰＨｉ３（ｉ＝１〜４）
が選択状態とされるときの入力アドレスビットの状態を
示す。
【０１１３】図４および図５に示す構成においては従来
と異なり、信号線ＡＬＰＨｉ２は、対応のアドレスビッ
ト（真のアドレスビット）がともに１のときに選択状態
とされ、信号線ＡＬＰＨｉ３は２ビットのうち上位アド
レスビットが１、下位アドレスビットが０のときに選択
状態とされる。
【０１１４】ワード線は４本を１組として配設される。
ワード線の各組に対応してプリデコーダ２０１−２〜２
０１−４の出力を受ける３入力ＮＡＮＤゲートＮＡが設
けられる。図４においては８個のＮＡＮＤゲートＮＡ１
１〜ＮＡ１８を代表的に示す。
【０１１５】ロウデコーダ１１４は、各ワード線選択信
号伝達線に設けられ、プリデコーダ２０１−１の出力に
応答してオン状態となる転送ゲートＴＢｋ０と、プリデ
コーダ２０１−１の出力に応答して非選択ワード線を確
実に非選択状態とするための充電用トランジスタＴＢｋ
１とを含む。この転送ゲートの配置は同時に隣接するワ
ード線を選択状態とするために、ワード線選択信号伝達
線に対しジグザグ状に配設される。
【０１１６】すなわち、図５において、ワード線ＷＬ０
〜ＷＬ３に対しては左上から右下へと転送ゲートＴＢｋ
０が配設され、次いでワード線ＷＬ４ないしＷＬ７に対
しては転送ゲートが右上から左下へと配置される。これ
は、ＮＡＮＤゲートＮＡの入力とプリデコーダ２０１−
２〜２０１−４のそれぞれとの出力信号線との接続にお
いても同様である。このようなジグザグ状に転送ゲート
ＴＢｋ０を配置し、かつＮＡＮＤゲートＮＡの入力とプ
リデコーダ２０１−２〜２０１−４の接続をもジグザグ
状とする構成により任意の隣接する複数のワード線を同
時に選択状態とすることができる。
【０１１７】Ｖｐｐ／Ｖｃｃスイッチ４８および高電圧
スイッチ回路５０は従来の構成と同じである。
【０１１８】ワード線ＷＬに対しては、任意の隣接する
２本のワード線に割り当てられたアドレスのハミング距
離が１となるように行アドレス（Ｘアドレス）が割り当
てられる。図５においてはＸアドレスとして、グレイコ
ードが用いられた場合が一例として示される。
【０１１９】上述の構成を利用することにより、１つの
ワード線グループ内において任意の隣接するワード線の
組を同時に選択状態とすることができるとともに、隣接
するワード線グループにおいて隣接するワード線をも選
択状態とすることができる。
【０１２０】図６は、アドレス変換機能付ロウアドレス
バッファの構成を示すブロック図である。図６におい
て、アドレス変換機能付ロウアドレスバッファ１２４
は、消去前書込動作時においてワード線選択用のアドレ
ス信号を順次発生するアドレス発生回路２１２と、アド
レス発生回路２１２からのアドレスと外部からのアドレ
スとを受け、一方を通過させる選択回路２１４と、選択
回路２１４から与えられたアドレスに従って相補内部ア
ドレス信号を生成するアドレス決定回路２１６と、アド
レス発生回路２１２における内部アドレスＩＮＴＡＸの
発生を制御するとともにアドレス決定回路２１６が発生
するアドレスを制御するアドレス制御回路２１０を含
む。この選択回路２１４およびアドレス決定回路２１６
のみがアドレス変換機能付ロウアドレスバッファ１２４
に含まれ、アドレス決定回路２１２およびアドレス制御
回路２１０は制御回路１３０に含まれるように構成され
てもよい。図６においては、アドレス制御回路２１０が
制御回路１３０からの制御信号に従って必要なアドレス
の発生のための各制御を行なうように示される。
【０１２１】図７は、図６に示すアドレス決定回路の具
体的構成を示す図である。図７においては、１ビットの
アドレス信号（相補アドレス信号ＡＸおよび／ＡＸ）に
関連する部分のみが示される。図７において、アドレス
決定回路２１６は、選択回路２１４に含まれる切換回路
２２０の出力と制御信号／ＬＦＩＸを受ける２入力ＮＡ
ＮＤゲート２５０と、ＮＡＮＤゲート２５０の出力と制
御信号／ＨＦＩＸを受ける２入力ＮＡＮＤゲートを含
む。制御信号／ＬＦＩＸは、アドレスビットＡＸを強制
的に“Ｌ”に固定するための制御信号である。制御信号
／ＨＦＩＸは、アドレスビットＡＸを強制的に“Ｈ”に
設定するための制御信号である。
【０１２２】アドレス発生回路２１６ａはさらに、ＮＡ
ＮＤゲート２５２の出力を受けるインバータ回路２５４
と、インバータ回路２５４の出力と制御信号／ＢＯＨと
を受ける２入力ＮＡＮＤゲート２５６と、制御信号／Ｂ
ＯＨとＮＡＮＤゲート２５２の出力とを受ける２入力Ｎ
ＡＮＤゲート２５８とを含む。制御信号／ＢＯＨは、ア
ドレスビットＡＸおよび／ＡＸをともに強制的に“Ｈ”
に設定し、このアドレスビットＡＸおよび／ＡＸを実効
的に無効状態とする信号である。ＮＡＮＤゲート２５６
からアドレスビットＡＸが出力され、ＮＡＮＤゲート２
５８からアドレスビット／ＡＸが出力される。
【０１２３】制御信号／ＬＦＩＸ、／ＨＦＩＸ、および
／ＢＯＨがすべて“Ｈ”の場合、ＮＡＮＤゲート２５
０、２５２、２５６、および２５８はすべてインバータ
回路として機能する。この場合には、切換回路２２０か
ら与えられるアドレスから相補内部アドレスが生成され
る。この状態では、アドレス決定回路２１６ａは、通常
のアドレスバッファとして機能する。複数のワード線を
同時に選択する場合には、制御信号／ＬＦＩＸ、／ＨＦ
ＩＸ、および／ＢＯＨの状態を変化させ、必要とされる
内部アドレスビットを生成する。次に、図４、図５、お
よび図７を参照してこの発明の第１の実施例におけるワ
ード線選択動作について説明する。アドレス制御回路２
１０およびアドレス発生回路２１２の具体的構成につい
ては後に詳細に説明する。
【０１２４】消去前書込動作時においては、切換回路２
２０へは制御回路１３０（図１参照）から消去前書込指
示信号が与えられる。それにより切換回路２２０は、ア
ドレス発生回路２１２（図６参照）から与えられるアド
レスＩＮＴＡＸを通過させる。
【０１２５】今、アドレスビットＡ０に対するアドレス
決定回路２１６ａに対し制御信号／ＢＯＨを“Ｌ”に設
定し、残りの制御信号／ＬＦＩＸおよび／ＨＦＩＸを
“Ｈ”に設定する。残りのアドレスビットＡ１〜Ａ７は
“Ｌ”に設定しかつ対応の制御信号／ＬＦＩＸ、／ＨＦ
ＩＸおよび／ＢＯＨをすべて“Ｈ”に設定する。この場
合内部アドレスビットＡ１、／Ａ１〜Ａ７および／Ａ７
は与えられたアドレスＩＮＴＡＸ１〜ＩＮＴＡＸ７に対
応した値となる。この状態においては、図５に示す信号
線ＡＬＰＨ１０およびＡＬＰＨ１１が同時に選択状態と
なる。一方、プリデコーダ２０１−２〜２０１−４にお
いては、信号線ＡＬＰＨ２０、ＡＬＰＨ３０、およびＡ
ＬＰＨ４０が選択状態となる。
【０１２６】ＮＡＮＤゲートＮＡ１１が選択状態とな
り、転送ゲートＴＢ００およびＴＢ１０を介して高電圧
スイッチ回路５０−１および５０−２へ“Ｌ”の信号が
伝達される。これにより２本の隣接するワード線ＷＬ０
およびＷＬ１を同時に選択状態とすることができる。次
いでこの状態においてアドレスビットＡ１を“Ｈ”に設
定すると、信号線ＡＬＰＨ１２およびＡＬＰＨ１３が選
択状態とされる。応じて転送ゲートＴＢ２０およびＴＢ
３０により高電圧スイッチ回路５０−３および５０−４
へ“Ｌ”の信号が伝達され、ワード線ＷＬ２およびＷＬ
３が選択状態とされる。
【０１２７】すなわち、図８に示すように最下位アドレ
スビットＡ０をＡ０＝／Ａ０＝“Ｈ”の状態に固定し
て、残りのアドレスビットＡ７〜Ａ１を順次１ずつ増分
させると、ワード線ＷＬ０およびワード線ＷＬ１、ワー
ド線ＷＬ２とワード線ＷＬ３、…、ワード線ＷＬ２５２
とワード線ＷＬ２５３、およびワード線ＷＬ２５４とワ
ード線ＷＬ２５５というように順次物理的に隣接するワ
ード線が２本ずつ同時に選択状態とされる。
【０１２８】アドレスビットＡ０および／Ａ０をともに
“Ｈ”に設定すると、最下位アドレスビットを無視した
デコード動作が行なわれたのと等価となり、常時ワード
線ＷＬ２ｊおよびＷＬ２ｊ＋１（ｊ＝０、…）の組が選
択状態とされる。この選択状態とされた２本のワード線
へ高電圧スイッチ回路５０を介して書込高電圧Ｖｐｐを
伝達する。またビット線は少なくとも１本が選択状態と
される。このビット線選択のためのアドレスは外部から
与えられてもよく、また内部でアドレスカウンタを用い
て順次発生される構成が利用されてもよい。
【０１２９】したがって、消去前書込動作は従来と同様
にして実行することができる。すなわちこの隣接する２
本のワード線選択状態において、図１に示すコラムデコ
ーダ１１６、Ｙゲート２０、および書込回路（ブロック
２４）により、選択されたビット線上へ書込電圧ＶＢＬ
が伝達され、このメモリセルに対する書込が実行され
る。同時に選択されたワード線がショートしていたとし
ても、この互いにショートしているワード線上には書込
高電圧が伝達されるため、確実にこのショートしたワー
ド線においても消去前書込を実行することができる。
【０１３０】次いで、ワード線ＷＬ１とワード線ＷＬ２
のような組を順次同時に選択する動作を実行する。この
動作のためには、最下位アドレスビットＡ０に対し、制
御信号／ＨＦＩＸを“Ｌ”に設定し、残りの制御信号／
ＬＦＩＸおよび／ＢＯＨを“Ｈ”に固定する。これによ
りアドレスビットＡ０が“Ｈ”に固定され、アドレスビ
ット／Ａ０が“Ｌ”に固定される。次いで、アドレスビ
ットＡ１に対し制御信号／ＢＯＨのみを活性状態の
“Ｌ”に設定し、アドレスビットＡ１および／Ａ１をと
もに“Ｈ”に設定する。この場合、図５に示すプリデコ
ーダ２０１−１においては、信号線ＡＬＰＨ１１および
ＡＬＰＨ１２が選択状態とされる。したがって、残りの
アドレスビットＡ７〜Ａ２を順次１ずつ増分していく
と、図９に示すように、ワード線ＷＬ１およびＷＬ２の
組が、各ワード線グループにおいて順次選択されてい
く。
【０１３１】上述の動作により、ロウデコーダ１１４の
入力部に設けられたＮＡＮＤゲートを共有するワード線
については、すべての組合せの隣接ワード線が同時に選
択された状態が実現される。次いで、ワード線グループ
が異なりかつ互いに隣接するワード線を同時に選択す
る。図５においてワード線ＷＬ３およびＷＬ４はまだ同
時に選択状態とはされていないためである。
【０１３２】この異なるワード線グループに属する隣接
ワード線を同時に選択状態とするために、図１０（ａ）
に示すように、まずアドレスビットＡ０およびＡ１をそ
れぞれ“Ｌ”および“Ｈ”に設定する。またアドレスビ
ットＡ２についてはアドレスビットＡ２および／Ａ２を
ともに“Ｈ”に設定する。これにより図５に示す信号線
ＡＬＰＨ１３が選択状態とされ、またアドレスビットＡ
３の値に従って信号線ＡＬＰＨ２０およびＡＬＰＨ２１
または信号線ＡＬＰＨ２２およびＡＬＰＨ２３の一方の
組を同時に選択状態とする。したがってこの場合図１０
（ｂ）に示すように、４本のワード線を含むワード線グ
ループＧ０およびＧ１が同時に選択状態とされ、その同
時に選択されたワード線グループにおいて隣接するワー
ド線が選択され、消去前書込が実行される。
【０１３３】この動作が完了したとき、ワード線グルー
プＧ１とワード線グループＧ２（ＮＡＮＤゲートＮＡ１
２およびＮＡ１３）のような組はまだ選択状態とされて
いない。このような選択状態を実現するために、図１１
（ａ）に示すように、アドレスビットＡ１およびＡ０を
ともに“Ｌ”に固定し、アドレスビットＡ２を“Ｈ”に
固定する。アドレスビットＡ３については、アドレスビ
ットＡ３および／Ａ３をともに“Ｈ”に設定する。これ
により、プリデコーダ２０１−１の出力信号線ＡＬＰＨ
１０が選択状態となり、またプリデコーダ２０１−２の
出力信号線ＡＬＰＨ２１およびＡＬＰＨ２２が選択状態
となる。これにより図１１（ｂ）に示すように、ワード
線ＷＬ７およびＷＬ８のような組が順次同時に選択状態
とされ、消去前書込が実行される。以降、この動作を繰
返す。
【０１３４】アドレスビットＡｊ＝／Ａｊ＝“Ｈ”、Ａ
（ｊ−１）＝“Ｈ”、／Ａ（ｊ−１）＝“Ｌ”、Ａ（ｊ
−２）〜Ａ０＝“Ｌ”、／Ａ（ｊ−２）〜／Ａ０＝
“Ｈ”と設定して残りの上位アドレスビットを順次増分
する動作をこのアドレスビットＡｊが最上位アドレスビ
ットとなるまで繰返す。これにより、図１２ないし図１
４に示すように、ワード線のグループをさらに大きくし
て隣接ワード線グループにおける隣接ワード線に対する
同時選択が実行される。ここで、図１２においては４つ
のワード線グループを含む大ワード線グループＭＧに対
し、隣接する大ワード線グループが選択され、この選択
された大ワード線グループにおいて隣接するワード線グ
ループＧにおいて隣接するワード線が順次選択状態とさ
れる状態が示される。図１３は、２つの大ワード線グル
ープを含むグループにおいて隣接する大ワード線グルー
プが順次選択状態とされ、この状態において２本のワー
ド線を同時に選択する動作が示される。
【０１３５】図１４においては、４つの大ワード線グル
ープＭＧを含むグループ単位で同時にワード線グループ
が選択され、この選択されたワード線グループに対し同
時に２本のワード線を選択するとともに消去前書込を行
なう状態が示される。
【０１３６】この図８ないし図１４に示す一連の動作を
実行することにより、すべての隣接するワード線を２本
を単位として同時に選択することができる。
【０１３７】この一連の消去前書込が完了すると（これ
は最上位アドレスビットＡ７に対し、制御信号／ＨＦＩ
Ｘが“Ｌ”に設定された状態を検出することにより検出
することができる）、全メモリセルに対する消去前書込
が完了する。この消去前書込が完了すると、次いで一括
消去動作が実行される。この一括消去動作は従来と同様
である。
【０１３８】次にこのアドレスを発生するための構成に
ついて説明する。このような制御信号／ＬＦＩＸ，／Ｈ
ＥＩＸおよび／ＢＯＨの発生は、図１に示す制御回路１
３０に含まれるコントローラに所定のシーケンスをプロ
グラムしておき、このプログラムの制御の下に実行する
ことができる。しかしながら、この構成は、ハードウェ
アを用いて、繰返しパルス信号ＣＬＫを用いて実現する
こともできる。
【０１３９】図１５および図１６は、図６に示すアドレ
ス制御回路およびアドレス発生回路の具体的構成を示す
図である。図１５および図１６において、図６に示すア
ドレス決定回路２１６は、アドレスビットＡ０〜ＡＸｍ
ａｘに対応して設けられるアドレス決定回路２１６−０
〜２１６−ｍａを含む。用いられるアドレスが前述のご
とく８ビットであり、ワード線が２５６本の場合には、
ｍａ＝７となる。このアドレス決定回路２１６−０〜２
１６−ｍａの各々は同一の構成を備え、図７に示すアド
レス決定回路２１６ａと同一の構成を備える。
【０１４０】アドレス発生回路２１２は、制御信号ＳＴ
とクロック信号ＣＲＲに従って内部アドレスＩＮＴＡ０
〜ＩＮＴＡＸｍａｘを発生する増分判定回路２１２−０
〜２１２−ｍａを含む。増分判定回路２１２−０〜２１
２−ｍａの各々は、制御信号ＳＴに従って、内部アドレ
スＩＮＴＡをクロック信号に応答して生成するととも
に、この制御信号ＳＴに従って入力クロックＣＲＲを上
位ビットの増分判定回路へ伝達する。
【０１４１】アドレス制御回路２１０は、増分判定回路
２１２−０〜２１２−ｍａにおけるアドレス増分の実行
／不実行を判定するためのタイミング信号となるととも
に、制御信号／ＢＯＨ、／ＬＦＩＸおよび／ＨＦＩＸを
生成するための基本制御信号ＳＴを発生するＳＴＸ発生
回路２５０−（−１）〜２５０−ｍａと、このＳＴＸ発
生回路からの制御信号ＳＴに応答して制御信号／ＢＯ
Ｈ、／ＨＦＩＸおよび／ＬＦＩＸを発生するＢＯＨ／Ｆ
ＩＸ発生回路２６０−０〜２６０−ｍａを含む。ＳＴＸ
発生回路２５０−ｉは、制御信号ＳＴ（ｉ−２）および
ＳＴ（ｉ−１）を受け、制御信号ＳＴｉを発生する。Ｂ
ＯＨ／ＦＩＸ発生回路２６０−ｉは、制御信号ＳＴｉ、
ＳＴ（ｉ−１）およびＳＴ（ｉ−２）を受け、制御信号
／ＢＯＨ、／ＬＦＩＸおよび／ＨＦＩＸを発生する。
【０１４２】初段のＳＴＸ発生回路２５０−（−１）
は、その両入力に電源電圧Ｖｃｃレベルの信号を受け、
制御信号ＳＴＭ１を発生する。２段目のＳＴＸ発生回路
２５０−０は、その第１の入力に電源電圧Ｖｃｃレベル
の信号を受け、第２の入力にＳＴＸ発生回路２５０−
（−１）が発生する制御信号ＳＴＭ１を受け、制御信号
ＳＴ０を発生する。
【０１４３】ＳＴＸ発生回路２５０−（−１）〜２５０
−ｍａはそのリセット入力ＲＥＳＥＴにリセット信号Ｒ
ＥＳＥＴを受け、そのクロック入力ＲＡＤＭ１に最上位
アドレスビットＡＸｍａｘを受ける。ＳＴＸ発生回路２
５０−（−１）〜２５０−ｍａは、全ワード線が一度選
択された後、次のサイクルにおいてアドレスの強制設定
および増分を決定するための制御信号を発生する。
【０１４４】増分判定回路２１２−０〜２１２−ｍａ
は、１ビット下位に設けられたＳＴＸ発生回路からの制
御信号に従って、内部アドレスの増分または維持を判定
し、その判定結果に従った内部アドレスＩＮＴＡＸを生
成する。次に、各回路の具体的構成について説明する。
【０１４５】図１７は、ＳＴＸ発生回路の構成を示す図
である。図１７において、ＳＴＸ発生回路２５０は、上
流（下位ビット側）に設けられたＳＴＸ発生回路からの
制御信号ＳＴ（Ｘ−１）およびＳＴ（Ｘ−２）を受ける
ＡＮＤゲート２７２と、最上位アドレスビットＡＸｍａ
ｘを入力ＲＡＤＭ１を介して受け、この信号ＲＡＤＭ１
に応答してＡＮＤゲート２７２の出力をラッチして制御
信号ＳＴＸを発生するラッチ回路２７４を含む。ラッチ
回路２７４は、入力ＴＭＧに与えられる信号の立上がり
に応答して入力ＩＮに与えられた信号をラッチし、次い
で入力ＴＭＧに与えられる信号の立下がりに応答してラ
ッチした信号を出力ＯＵＴから出力する。
【０１４６】図１８は図１７に示すラッチ回路の具体的
構成例を示す図である。図１８において、ラッチ回路２
７４は、タイミング信号入力ノードＴＭＧに与えられた
信号を反転するインバータ回路２８０と、入力ノードＴ
ＭＧに与えられる信号に応答して導通し、入力ＩＮに与
えられた信号を通過させる転送ゲート２８２と、転送ゲ
ート２８２から与えられた信号を反転するインバータ回
路２８４と、インバータ回路２８４の出力を反転するイ
ンバータ回路２８６と、インバータ回路２８０の出力に
応答して導通し、インバータ回路２８６の出力を内部ノ
ード２８５へ伝達する転送ゲート２８８を含む。転送ゲ
ート２８８が導通状態となったときインバータ回路２８
４および２８６はラッチ回路を構成する。
【０１４７】ラッチ回路２７４は、さらに、インバータ
回路２８０の出力に応答して導通する転送ゲート２９０
と、転送ゲート２９０を介して与えられる信号を反転し
て出力ノードＯＵＴへ伝達するインバータ回路２９２
と、インバータ回路２９２の出力を反転するインバータ
回路２９４と、入力ノードＴＭＧに与えられた信号に応
答して導通し、インバータ回路２９４の出力をインバー
タ回路２９２の入力部へ伝達する転送ゲート２９６を含
む。インバータ回路２９２および２９４は、転送ゲート
２９６が導通状態となったとき、またラッチ回路を構成
する。
【０１４８】ラッチ回路２７４はさらに、リセット入力
ＲＥＳＥＴに与えられる信号ＲＥＳＥＴに応答して導通
し、内部ノード２８５および出力ノードＯＵＴを接地電
位レベルにリセットするゲートトランジスタ２９８およ
び２９９を含む。転送ゲート２８２、２８８、２９０、
２９６およびゲートトランジスタ２９８および２９９
は、そのゲートに“Ｈ”の信号が与えられたときに導通
状態となる。次に図１８に示すラッチ回路の動作をその
動作波形図である図１９を参照して説明する。
【０１４９】まず、初期状態においてリセット信号ＲＥ
ＳＥＴが発生され、ゲートトランジスタ２９８および２
９９が導通し、内部ノード２８５および出力ノードＯＵ
Ｔがともに“Ｌ”に初期設定される。入力ノードＴＭＧ
へ与えられる信号が“Ｌ”のとき、ゲート２８２および
２９６が非導通状態、ゲート２８８および２９０が導通
状態となる。この状態では、インバータ回路２８４およ
び２８６がラッチ回路を構成し、このラッチした信号を
ゲート２９０およびインバータ回路２９２を介して出力
する。
【０１５０】入力ノードＴＭＧへ与えられる信号が
“Ｈ”に立上がると、ゲート２８２および２９６が導通
状態、ゲート２８８および２９０が非導通状態となる。
これにより入力ノードＩＮに与えられた信号が内部ノー
ド２８７へ伝達される。この状態では、ゲート２９０が
非導通状態にあり、インバータ回路２９２および２９４
がラッチ回路を構成し、入力ノードＴＭＧに与えられて
いる信号が“Ｌ”のときに出力ノードＯＵＴへ与えてい
た信号を持続的に出力する。
【０１５１】次いで入力ＩＮへ与えられる信号が“Ｈ”
に立上がったときを考える。この場合、入力ノードＴＭ
Ｇに与えられている信号は“Ｌ”であり、内部ノード２
８５の電位は変化しない。次いで入力ノードＴＭＧへ与
えられる信号が“Ｈ”に立上がると、ゲート２８２が導
通状態となり、入力ノードＩＮに与えられている信号が
内部ノード２８７にラッチされる。このとき、ゲート２
９０はオフ状態であり、その出力ノードＯＵＴの信号電
位は変化しない。次いで、入力ノードＴＭＧに与えられ
る信号が“Ｌ”に立下がると、ゲート２９０が導通状態
となり、内部ノード２８７に保持されていた信号が出力
ノードＯＵＴへ出力される。
【０１５２】入力ノードＴＭＧへ与えられる信号は最上
位アドレスビットＡＸｍａｘである。したがって、入力
ノードＴＭＧへ与えられる信号の１サイクルは、１つの
アドレス固定条件下における必要なワード線選択実行サ
イクルに対応する。１つのワード線選択サイクルが完了
したとき、制御信号ＳＴＸが発生され、対応のアドレス
ビットＡＸ、／ＡＸを所望の状態に設定する。
【０１５３】図２０は、このＳＴＸ発生回路２５０−
（−１）〜２５０−ｍａが発生する制御信号ＳＴＭ１〜
ＳＴＸｍａｘの発生シーケンスを示す図である。図２０
を参照して、最初のサイクルにおいては、すべての制御
信号ＳＴＭ１〜ＳＴＸｍａｘが“Ｌ”の状態にある。信
号ＳＴＭ２は常時“Ｈ”であるため、次のサイクルにお
いて、信号ＳＴＭ１が“Ｈ”に立上がる。この状態は消
去前書込が完了するまで維持される。以降、最上位アド
レスビットＡＸｍａｘの１サイクルごとに制御信号ＳＴ
０、ＳＴ１、…が順次“Ｈ”に立上がる。これにより、
対応のアドレスビットの増分状態、“Ｈ”および“Ｌ”
固定状態、無効状態（すなわち、ＡＸ＝／ＡＸ＝
“Ｈ”）とするための制御信号が発生される。
【０１５４】図２１は、ＢＯＨ／ＦＩＸ発生回路の具体
的構成およびその入出力の論理を示す図である。図２１
においては、アドレスビットＡＸに対するＢＯＨ／ＦＩ
Ｘ発生回路の構成が示される。
【０１５５】図２１（Ａ）において、ＢＯＨ／ＦＩＸ発
生回路２６０は、制御信号ＳＴＸおよびＳＴ（Ｘ−１）
を受けるＮＯＲゲート３０２と、ＮＯＲゲート３０２の
出力と制御信号ＳＴ（Ｘ−２）を受ける２入力ＮＡＮＤ
ゲート３０４と、制御信号ＳＴＸ、ＳＴ（Ｘ−１）、お
よびＳＴ（Ｘ−２）を受ける３入力ＮＡＮＤゲート３０
６と、制御信号ＳＴＸを反転するインバータ回路３０８
と、インバータ回路３０８の出力と制御信号ＳＴ（Ｘ−
１）およびＳＴ（Ｘ−２）を受ける３入力ＮＡＮＤゲー
ト３１０を含む。ＮＡＮＤゲート３０４から制御信号／
ＢＯＨが発生される。ＮＡＮＤゲート３０６から制御信
号／ＬＦＩＸが発生される。ＮＡＮＤゲート３１０から
制御信号／ＨＦＩＸが発生される。
【０１５６】制御信号／ＢＯＨが“Ｌ”となったとき、
アドレスビットＡＸおよび／ＡＸがともに“Ｈ”に設定
される。制御信号／ＬＦＩＸが“Ｌ”となったときに
は、対応のアドレスビットＡＸが“Ｌ”に固定される
（相補ビット／ＡＸは“Ｈ”に設定される）。制御信号
／ＨＦＩＸが“Ｌ”となったときには、対応のアドレス
ビットＡＸが“Ｈ”（相補ビット／ＡＸは“Ｌ”）に固
定される。
【０１５７】図２１（Ｂ）にこの図２１（Ａ）に示すＢ
ＯＨ／ＦＩＸ発生回路の入出力の論理を一覧にして示
す。制御信号ＳＴＸ、ＳＴ（Ｘ−１）およびＳＴ（Ｘ−
２）がすべて“Ｌ”の場合には、制御信号／ＢＯＨ、／
ＬＦＩＸ、および／ＨＦＩＸはすべて“Ｈ”となる。こ
の状態では、図７のアドレス決定回路は、通常のバッフ
ァと同様、与えられたアドレスを通過させる。
【０１５８】制御信号ＳＴ（Ｘ−２）が“Ｈ”、制御信
号ＳＴＸおよびＳＴ（Ｘ−１）が“Ｌ”のときには制御
信号／ＢＯＨのみが“Ｌ”となる。この状態では、対応
のアドレスビットＡＸおよび／ＡＸがともに“Ｈ”に固
定される。
【０１５９】制御信号ＳＴＸが“Ｌ”、制御信号ＳＴ
（Ｘ−１）およびＳＴ（Ｘ−２）がともに“Ｈ”のとき
には、制御信号／ＨＦＩＸが“Ｌ”となる。この状態で
は、アドレスビットＡＸが“Ｈ”、アドレスビット／Ａ
Ｘが“Ｌ”に固定される。
【０１６０】制御信号ＳＴＸ、ＳＴ（Ｘ−１）、および
ＳＴ（Ｘ−２）がすべて“Ｈ”の場合には、制御信号／
ＬＦＩＸが“Ｌ”となる。この状態では、アドレスビッ
トＡＸが“Ｌ”、相補アドレスビット／ＡＸが“Ｈ”に
固定される。
【０１６１】制御信号ＳＴ（Ｘ−２）、ＳＴ（Ｘ−１）
およびＳＴＸは、図２０に見られるように、最上位アド
レスビットＡＸｍａｘの１サイクルごとにそれぞれ
“Ｈ”に順次立上がる。したがって、対応のアドレスビ
ットは、増分状態（通常のバッファと同様与えられたア
ドレスと同じアドレスが通過する）、両選択状態（ＡＸ
＝／ＡＸ＝“Ｈ”）、Ｈ固定状態（アドレスビットＡＸ
＝“Ｈ”）、およびＬ固定状態（アドレスビットＡＸ＝
“Ｌ”）に順次設定される。
【０１６２】図２２（Ａ）は、増分判定回路の具体的構
成を示す図である。図２２（Ａ）において、増分判定回
路２１２は、制御信号ＳＴ（Ｘ−２）を反転するインバ
ータ回路３２０と、インバータ回路３２０の出力と内部
アドレスビットＩＮＴＡＸを受ける２入力ＮＡＮＤゲー
ト３２２と、制御信号ＳＴ（Ｘ−２）およびＣＲＲ（Ｘ
−１）を受けるＮＡＮＤゲート３２４と、ＮＡＮＤゲー
ト３２２および３２４の出力を受ける２入力ＮＡＮＤゲ
ート３２６を含む。ＮＡＮＤゲート３２６から、上位ビ
ット側に設けられた増分判定回路のクロック入力へ伝達
される信号ＣＲＲＸが発生される。
【０１６３】増分判定回路２１２はさらに、内部アドレ
スＩＮＴＡＸを反転するインバータ回路３３０と、イン
バータ回路３３０の出力を信号ＣＲＲ（Ｘ−１）に応答
してラッチしかつ出力するラッチ回路３２８を含む。次
に動作について図２２（Ｂ）に示す動作波形図を参照し
て説明する。
【０１６４】信号ＳＴ（Ｘ−２）が“Ｌ”の場合、ＮＡ
ＮＤゲート３２４の出力は“Ｈ”に固定され、ＮＡＮＤ
ゲート３２２および３２６がインバータ回路として動作
する。したがってこの状態においては、上位ビット側の
増分判定回路へは、クロック信号ＣＲＲＸとして内部ア
ドレスＩＮＴＡＸが伝達される。ラッチ回路３２８は、
図１８に示す構成と同じ構成を備えており、信号ＣＲＲ
（Ｘ−１）を１／２分周して出力する。すなわち、内部
アドレスＩＮＴＡＸとしては、この信号ＣＲＲ（Ｘ−
１）を１／２分周した信号が与えられる。この信号ＣＲ
Ｒ（Ｘ−１）は１ビット下位側の増分判定回路の出力で
ある。信号ＳＴ（Ｘ−２）が“Ｌ”の状態においては、
制御信号ＳＴ（Ｘ−１）およびＳＴＸはともに“Ｌ”に
ある（図２１（Ｂ）参照）。この状態では、内部アドレ
スＩＮＴＡＸおよびＩＮＴＡ（Ｘ−１）は増分される。
したがって、内部アドレスビットＩＮＴＡＸは、１ビッ
ト下位のアドレスビットＩＮＴＡ（Ｘ−１）の２倍の周
期で変化する。この動作が、上位ビット側のアドレスビ
ットに対して設けられた増分判定回路で繰返し行なわ
れ、内部アドレスが順次増分される。
【０１６５】信号ＳＴ（Ｘ−２）が“Ｈ”となると、Ｎ
ＡＮＤゲート３２２の出力は“Ｈ”固定になる。この状
態では、制御信号ＣＲＲＸは制御信号ＣＲＲ（Ｘ−１）
と等しくなる。
【０１６６】制御信号ＳＴ（Ｘ−２）が“Ｈ”となる状
態は、プリデコーダへ与えられるアドレスＡＸが両選択
状態（ＡＸ＝／ＡＸ＝“Ｈ”）、またはＨ固定（ＡＸ＝
“Ｈ”、／ＡＸ＝“Ｌ”）、またはＬ固定（ＡＸ＝
“Ｌ”、／ＡＸ＝“Ｈ”）の状態である。この状態で
は、内部アドレスは増分されない。内部アドレスビット
ＡＸより上位ビットを順次増分する必要があるだけであ
る。１ビット下位ビット側の制御信号ＣＲＲ（Ｘ−１）
もまたそれより１ビット下位側の制御信号ＣＲＲ（Ｘ−
２）に従って変化する。これは、最下位ビットの制御信
号ＣＲＲ０においても同様である。したがって、最下位
ビットの内部アドレスに対して設けられた増分判定回路
２１２−０に与えられるクロック信号ＣＬＫに従って制
御信号ＣＲＲＸが変化する。この構成により、その状態
が固定されるビット数が変化しても、常に同一の時間間
隔で内部アドレスを増分させることができ、常に必要と
されるワード線を同一時間間隔で選択状態とすることが
できる。
【０１６７】消去前書込の完了は、最上位アドレスビッ
トＡＸｍａｘに対する制御信号／ＨＦＩＸが“Ｌ”に変
化するのを検出することにより検出される。
【０１６８】図２３（Ａ）は、この消去前書込時におい
てビット線を順次選択するためのコラムアドレスを生成
するための構成を示す。図２３（Ａ）において、コラム
カウンタ３５０は、消去前書込時に発生されるクロック
信号φＸをカウントし、そのカウント値をコラムアドレ
スとして生成する。選択回路３５２は、消去指示に応答
して、消去前書込時にはコラムカウンタ３５０の出力を
選択してコラムプリデコーダへ伝達する。選択回路３５
２は、読出動作時および消去後の情報書込時においては
外部から与えられるコラムアドレスを選択してコラムプ
リデコーダへ伝達する。コラムカウンタ３５０は、カウ
ントアップ信号φＣに応答してそのカウント値が初期値
にリセットされる。
【０１６９】前述のワード線選択のためのクロック信号
ＣＬＫの１サイクルは、ワード線同時選択動作の１サイ
クルに対応する。クロック信号ＣＬＫの１サイクル内に
ビット線が順次選択され、選択メモリセルに対する消去
前書込が実行される。クロック信号φＸは図１に示す制
御回路１３０から発生される。この場合、ワード線選択
用のクロック信号ＣＬＫはこのビット線選択用のクロッ
ク信号φＸを分周することにより得られる。すなわち図
２３（Ｂ）に示すように、ｎ本の列選択信号線が順次選
択状態とされる構成の場合、ビット線選択用のクロック
信号φＸをｎ分周することにより消去前書込時における
ワード線選択用クロック信号ＣＬＫを生成することがで
きる。
【０１７０】消去ベリファイ動作が実行される場合に
は、制御信号／ＢＯＨ、／ＬＦＩＸおよび／ＨＦＩＸが
すべて“Ｈ”状態に設定される。これはリセット信号Ｒ
ＥＳＥＴを発生してＳＴＸ発生回路２５０およびＢＯＨ
／ＦＩＸ発生回路２６０へ与え、クロック信号ＣＬＫの
発生を停止することにより実現される。
【０１７１】消去ベリファイ動作時においては、内部に
設けられたコラムカウンタ３５０と同様のロウカウンタ
が利用され、アドレス決定回路の入力部へ選択的に与え
られる構成が利用されてもよい。外部から消去ベリファ
イ動作時においてはロウおよびコラムアドレスが順次与
えられる構成が利用されてもよい。
【０１７２】なお、ワード線に対するアドレスをグレイ
コード表示としても、外部アドレスをグレイコードで表
示する必要はない。従来と同様の通常の２進数表示され
た外部アドレスがプリデコーダへ与えられても、単に内
部で自動的にアドレス変換が実行されているだけであ
り、対応のワード線が選択されるからである。たとえ
ば、消去ベリファイ時においては、すべてのワード線が
順次選択され、また書込ベリファイ動作時においては、
外部アドレスがラッチされ、このラッチアドレスがプリ
デコーダへ与えられるためである。
【０１７３】またこれに代えて、プリデコーダの出力信
号線ＡＬＰＨｉ２と出力信号線ＡＬＰＨｉ３とを消去前
書込時においてのみ切換え、情報の通常書込動作時およ
び読出動作時においては信号線を従来と同様の構成にし
てもよい。この構成は、プリデコーダの出力信号線部に
消去前書込指示に応答して信号線ＡＬＰＨｉ２およびＡ
ＬＰＨｉ３を切換えるスイッチ回路を設けることにより
容易に実現される。
【０１７４】図２４はこの発明の第１の実施例に従う不
揮発性半導体記憶装置の要部の構成を示す図である。以
下、図２４を参照して、冗長ワード線と通常ワード線と
を消去前書込時において順次選択するための構成につい
て説明する。
【０１７５】プリデコーダ３６０は、図３、図４および
図５に示されるプリデコーダと同様の構成を備え、４本
のワード線の組を選択する。
【０１７６】図１に示すメモリアレイ１００は、ノーマ
ルワード線領域３７６およびリダンダンシーワード線領
域３７４を含む。リダンダンシーワード線領域３７４お
よびノーマルワード線領域３７６は、スペアコラム領域
１０６を含む。ノーマルワード線領域３７６において不
良ワード線が存在した場合、リダンダンシーワード線領
域３７４におけるスペア（冗長）ワード線がこの不良ワ
ード線と置換される。
【０１７７】ヒューズ回路３６２は、ノーマルワード線
領域３７６における不良ワード線のアドレスを記憶し、
プリデコーダ３６０から与えられたデコード信号が不良
ワード線を指定している場合には、対応のスペアワード
線を選択する信号を発生する。
【０１７８】リペア制御回路３６４は、通常の情報書込
時および読出動作時においてはヒューズ回路３６２のス
ペアワード線選択信号を伝達するとともに、スペアワー
ド線選択時において（不良ワード線が指定されたと
き）、活性制御回路３６６を不活性状態とする。活性制
御回路３６６はリペア制御回路３６４から不活性化信号
が与えられた場合には、プリデコーダ３６０の出力をデ
ィスエーブルして、ノーマルデコーダ３７２のデコード
動作を禁止する。
【０１７９】リペア制御回路３６４は、さらに、消去前
書込時においては、不良ワード線が指定されてもノーマ
ルデコーダ３７２を動作状態とするように活性制御回路
３６６を制御し、またリダンダンシーワード線領域３７
４におけるスペアワード線を同時に消去前書込時におい
て選択する場合には必要な選択信号を発生する。
【０１８０】プリデコーダ３６８は、スペアワード線お
よびノーマルワード線両者に共通なように示される。こ
れはノーマルワード線領域３７６およびリダンダンシー
ワード線領域３７４それぞれに対して別々に設けられる
構成が用いられてもよい。プリデコーダ３６８は、プリ
デコーダ３６０により指定された４本のワード線の組の
うち、１本のワード線を指定する。
【０１８１】リダンダントデコーダ３７０は、リダンダ
ンシーワード線領域３７４におけるスペアワード線を選
択する。ノーマルデコーダ３７２は、プリデコーダ３６
０および３６８の出力により、ノーマルワード線領域３
７６において対応のワード線を選択する。ここでは、高
電圧スイッチ回路は示していないが、リダンダントデコ
ーダ３７０およびノーマルデコーダ３７２の出力部には
ワード線駆動手段としての高電圧スイッチ回路が設けら
れる。次に動作について簡単に説明する。
【０１８２】まず、通常の書込および読出（外部アドレ
スに従う情報の書込および読出）時の動作についてまず
説明する。不良ワード線がノーマルワード線領域３７６
に存在する場合、ヒューズ回路３６２にこの不良ワード
線のアドレスがプログラムされる。
【０１８３】プリデコーダ３６０および３６８は、与え
られたアドレスをデコードし、そのデコード結果を示す
信号を出力する。正常なワード線が指定された場合に
は、ヒューズ回路３６２の出力は不活性状態であり、リ
ペア制御回路３６４は活性制御回路３６６を活性状態と
する。これによりプリデコーダ３６０からのデコード結
果がノーマルデコーダ３７２へ伝達される。ノーマルデ
コーダ３７２は、活性制御回路３６６からのデコード信
号とプリデコーダ３６８からのデコード信号とをデコー
ドし、ノーマルワード線領域３７６の対応のワード線を
選択する。次いで、ビット線選択がコラムデコーダおよ
びＹゲート（図１参照）により実行され、この選択され
たビット線と選択されたワード線との交差部に対応して
配置されるメモリセルに対するデータの書込またはデー
タの読出が実行される。
【０１８４】不良ワード線がアドレス指定された場合、
ヒューズ回路３６２は、リダンダンシーワード線領域３
７４における対応のワード線の組を指定する信号を生成
する。リペア制御回路３６４は、このヒューズ回路３６
２からのスペアワード線選択信号に応答して活性制御回
路３６６を不活性状態とする。これによりノーマルデコ
ーダ３７２へはプリデコーダ３６０からの信号がすべて
非選択状態として伝達されるため、ノーマルワード線領
域３７６におけるワード線の選択は行なわれない。リダ
ンダントデコーダ３７０がリペア制御回路３６４からの
ワード線組指定信号とプリデコーダ３６８からのワード
線指定信号とをデコードし、リダンダンシーワード線領
域３７４における対応のスペアワード線を選択する。ビ
ット線選択およびデータの書込および読出はノーマルワ
ード線領域３７６におけるものと同様である。
【０１８５】消去前書込を実行する場合の動作について
説明する。この場合、まずリペア制御回路３６４へ消去
前書込指示が与えられ、まずリダンダントデコーダ３７
０の動作が禁止され、ノーマルデコーダ３７２が動作状
態とされる。これによりノーマルワード線領域３７６に
おいて前述の構成に従って、隣接するワード線の選択が
実行され、選択されたワード線への書込動作が実行され
る。ノーマルワード線領域３７６における消去前書込が
完了すると、リペア制御回路３６４はその完了指示に従
って活性制御回路３６６を制御し、ノーマルデコーダ３
７２を非動作状態とする。リペア制御回路３６４は、前
述の消去前書込用のアドレス発生および決定回路を含
み、消去前書込において隣接するスペアワード線を同時
に選択するための信号を順次発生する。リダンダントデ
コーダ３７０およびプリデコーダ３６８により、リダン
ダンシーワード線領域３７４における隣接ワード線の同
時選択が実行され、選択されたワード線への消去前書込
が実行される。
【０１８６】すなわち、ノーマルワード線領域３７６お
よびリダンダンシーワード線領域３７４それぞれにおい
て順次隣接ワード線の組を選択し、消去前書込を実行す
る。次に各回路の具体的構成および動作について説明す
る。
【０１８７】図２５は図２４に示すヒューズ回路、活性
制御回路およびリペア制御回路の構成を示す図である。
図２５においては、４本のワード線のうちの１本のワー
ド線を選択するための最下位２ビットのアドレスＡ０お
よびＡ１を受けるプリデコーダは示していない。図５に
示す構成と同様のプリデコーダ、スペアロウデコーダお
よびノーマルロウデコーダが設けられる。
【０１８８】図２５において、プリデコーダ３６０は図
３および図４に示す構成と同じプリデコーダ２０１−
２、２０１−３および２０１−４を含む。図２５におい
ては、プリデコーダ２０１−２〜２０１−４各々の４本
の出力信号線ＡＬＰＨｉ０〜ＡＬＰＨｉ３は４ビットバ
スとして示す。
【０１８９】ヒューズ回路３６２は、スペアワード線が
使用されるか否かすなわち不良ワード線の置換が行なわ
れているか否かを示す信号を発生するリペア使用ヒュー
ズ回路４００と、置換すべき不良ワード線のアドレスを
記憶するリペアアドレスプログラム回路４０２ａおよび
４０２ｂを含む。不良ワード線が存在する場合、その不
良ワード線を含むワード線グループ（ロウデコーダ入力
部のＮＡＮＤゲートを共有する４本のワード線）がスペ
アワード線により置換される。図２５においては、２つ
のワード線グループをリペアする構成が一例として示さ
れる。
【０１９０】リペアアドレスプログラム回路４０２ａお
よび４０２ｂは同様の構成を備え、各々プリデコーダ２
０１−２〜２０１−４それぞれに対応して設けられるリ
ペアアドレス設定回路４０３ａ〜４０５ａおよび４０３
ｂ〜４０５ｂを含む。リペアアドレスプログラム回路４
０２ａおよび４０２ｂはそれぞれ、リペアアドレス設定
回路４０３ａ〜４０５ａおよび４０３ｂ〜４０５ｂにプ
ログラムされたアドレスが指定された場合には、選択状
態を示す信号を発生する。
【０１９１】リペア制御回路３６４は、消去前書込時に
おいて必要な制御信号およびアドレスを発生するための
冗長制御回路４１２と、リペアアドレスプログラム回路
４０２ａおよび４０２ｂの出力に従って対応のワード線
グループを駆動するスペア駆動回路４１０ａおよび４１
０ｂと、スペア駆動回路４１０ａおよび４１０ｂの出力
信号電位に応答して、ノーマルデコーダ３７２のデコー
ド動作を禁止する信号を発生する制御信号発生回路４１
４を含む。
【０１９２】制御信号発生回路４１４は、スペア駆動回
路４１０ａおよび４１０ｂ上の信号を受けるＡＮＤゲー
ト４１５と、ＡＮＤゲート４１５の出力とリダンダンシ
ー消去前書込指示信号φｑを受けるＡＮＤゲート４１６
を含む。スペアワード線が選択された場合、スペア駆動
回路４１０ａまたは４１０ｂの出力が“Ｌ”となる。こ
の場合、制御信号発生回路４１４の出力信号φｒが
“Ｌ”となる。スペアワード線への消去前書込を行なう
場合には信号φｑが“Ｌ”となる。信号φｑは通常は
“Ｈ”である。冗長制御回路４１２は、消去前書込時に
おいてはスペア駆動回路４１０ａおよび４１０ｂを不活
性状態とし、かつ消去前書込のためのスペアワード線選
択信号を発生する。
【０１９３】活性制御回路３６６は、ロウデコーダ入力
部に設けられたＮＡＮＤゲートＮＡ１１、ＮＡ１２、…
に対応して設けられる２入力ＡＮＤゲートＧＡ１１、Ｇ
Ａ１２、…を含む。ＡＮＤゲートＧＡ１１、ＧＡ１２、
…の一方入力には、制御信号発生回路４１４からの信号
φｒが与えられる。ＡＮＤゲートＧＡ１１、ＧＡ１２、
…の他方入力には、対応のＮＡＮＤゲートＮＡ１１、Ｎ
Ａ１２、…へ伝達されるべきプリデコーダ２０１−４の
出力が伝達される。
【０１９４】活性制御回路３６６は、制御信号φｒが
“Ｌ”となった場合には、ＮＡＮＤゲートＮＡ１１、Ｎ
Ａ１２、…の出力を“Ｈ”に固定する。この状態は、ス
ペアワード線が選択されている状態に対応する。ノーマ
ルワード線選択時においては、信号φｒが“Ｈ”とな
り、プリデコーダ３６０の出力に従った対応のＮＡＮＤ
ゲートＮＡの出力が“Ｌ”に立下がり、非選択ＮＡＮＤ
ゲートＮＡの出力が“Ｈ”となる。
【０１９５】通常ワード線の消去前書込を行なう場合に
は、信号φｑが“Ｈ”に設定されかつ冗長制御回路４１
２の制御の下にスペア駆動回路４１０ａおよび４１０ｂ
の出力は“Ｈ”に設定される。これにより、活性制御回
路３６６内のＡＮＤゲートＧＡ１１、ＧＡ１２がバッフ
ァとして機能し、プリデコーダ３６０から与えられる信
号に従ってワード線選択動作が実行される。
【０１９６】スペアワード線を選択する場合において
は、信号φｑが“Ｌ”に設定される。冗長制御回路４１
２の制御の下に、消去前書込時においては隣接する２本
のワード線を選択状態とするための信号が発生され、ス
ペア駆動回路４１０ａおよび４１０ｂに対応するワード
線の組の一方が選択状態とされる。この選択状態とされ
たスペアワード線の組において、図示しないプリデコー
ダによりワード線選択が実行され、次いで消去前書込が
実行される。
【０１９７】消去前書込時においては、したがって、リ
ペアアドレスプログラム回路４０２ａおよび４０２ｂに
プログラムされたアドレスは利用されない。通常動作時
においてのみリペアアドレスプログラム回路４０２ａお
よび４０２ｂに記憶された不良ワード線アドレスが利用
される。
【０１９８】図２６はスペア駆動回路の具体的構成を示
す図である。図２６においては１つのスペア駆動回路４
１０のみを関連のリペアアドレス設定回路とともに示
す。
【０１９９】図２６において、スペア駆動回路４１０
は、対応のリペアアドレス設定回路４０３、４０４およ
び４０５の出力を受ける３入力ＮＯＲゲート４２０と、
ＮＯＲゲート４２０の出力を反転するインバータ回路４
２２と、インバータ回路４２２の出力とリダンダンシー
非活性化信号φｐを受けるＯＲゲート４２４とを含む。
リダンダンシー非活性化信号φｐは、通常ワード線に対
する消去前書込を行なう場合には“Ｈ”に設定される。
信号φｑはスペアワード線に対する消去前書込を実行す
るときのみ“Ｌ”に設定される。これにより、スペアワ
ード線とノーマルワード線とに対しそれぞれ互いに悪影
響を及ぼすことなく消去前書込を実行することができ
る。
【０２００】スペア駆動回路４１０の出力には、選択ス
ペア消去前書込信号φｓとスペア駆動回路４１０の出力
を受ける２入力ＡＮＤゲート４２６が設けられる。選択
スペア消去前書込信号φｓは、消去前書込時において、
リペアアドレス設定回路４０３〜４０５の出力の代わり
の機能を有する信号である。選択されたスペアワード線
の組に対してのみ選択スペア消去前書込信号φｓが
“Ｌ”となる（消去前書込動作時においてのみ）。それ
以外は、選択スペア消去前書込信号φｓは“Ｈ”を維持
する。
【０２０１】図２７は、リペア使用ヒューズ回路の構成
およびその動作波形を示す図である。図２７（Ａ）にお
いて、リペア使用ヒューズ回路４００は、チップイネー
ブル信号／ＣＥを反転するインバータ回路４５０と、イ
ンバータ回路４５０の出力をゲートに受けるｐチャネル
ＭＯＳトランジスタ４５２と、ｐチャネルＭＯＳトラン
ジスタ４５２と並列に設けられるｐチャネルＭＯＳトラ
ンジスタ４５４と、インバータ回路４５０の出力をゲー
トに受けるｎチャネルＭＯＳトランジスタ４５６と、Ｍ
ＯＳトランジスタ４５６のドレインと内部ノード４５９
との間に設けられるヒューズ素子４６０と、ノード４５
９の電位とインバータ回路４５０の出力を受ける２入力
ＮＡＮＤゲート４５８と、ＮＡＮＤゲート４５８の出力
を反転するインバータ回路４６２を含む。
【０２０２】ＮＡＮＤゲート４５８の出力は、ｐチャネ
ルＭＯＳトランジスタ４５４のゲートへ与えられる。イ
ンバータ回路４６２からリペア使用指示信号ＲＥＰが発
生される。ｐチャネルＭＯＳトランジスタ４５２および
４５４は、導通状態となったときに内部ノード４５９へ
電源電位Ｖｃｃを伝達する。次に動作についてその動作
波形図である図２７（Ｂ）を参照して説明する。
【０２０３】まず電源が投入される。チップイネーブル
信号／ＣＥが“Ｈ”の状態においては、インバータ回路
４５０の出力によりｐチャネルＭＯＳトランジスタ４５
２が導通状態、ｎチャネルＭＯＳトランジスタ４５６が
非導通状態になる。この状態においては、ＮＡＮＤゲー
ト４５８の出力は、ヒューズ素子４６０の切断／無切断
にかかわらず“Ｈ”となり、リペア使用指示信号ＲＥＰ
は“Ｌ”にある。
【０２０４】この不揮発性半導体記憶装置が動作状態と
される場合には、チップイネーブル信号／ＣＥが“Ｌ”
になる。この状態においては、インバータ回路４５０の
出力が“Ｈ”となり、トランジスタ４５６が導通状態、
トランジスタ４５２が非導通状態となる。ヒューズ素子
４６０が切断されていない場合には、内部ノード４５９
がトランジスタ４５６を介して接地電位レベルに放電さ
れ、ＮＡＮＤゲート４５８の１つの入力が“Ｌ”とな
り、その出力は“Ｈ”となる。これによりインバータ回
路４６２からの信号ＲＥＰは“Ｌ”となる。
【０２０５】ヒューズ素子４６０が切断されている場合
には、内部ノード４５９はそれまでトランジスタ４５２
により充電されていた電位を保持しており、信号／ＣＥ
の立下りに応答して、ＮＡＮＤゲート４５８の出力が
“Ｌ”に立下がる。これに応答して、インバータ回路４
６２からの出力信号ＲＥＰが“Ｈ”となる。またトラン
ジスタ４５４が導通状態となり、内部ノード４５９の電
位を電源電位Ｖｃｃレベルの“Ｈ”に維持する。
【０２０６】図２８は、リペアアドレス設定回路の具体
的構成例を示す図である。図２８において、リペアアド
レス設定回路（４０３、４０４、４０５）は、信号ＲＥ
Ｐに応答して出力信号線４７４を電源電位Ｖｃｃレベル
に充電するｐチャネルＭＯＳトランジスタ４７０と、信
号ＲＥＰに応答して信号線４７６を接地電位レベルに放
電するｎチャネルＭＯＳトランジスタ４７２と、互いに
並列に設けられるＣＭＯＳインバータ回路４８０−０〜
４８０−３と、ＣＭＯＳインバータ回路４８０−０〜４
８０−３の各出力と信号線４７４との間に設けられるヒ
ューズ素子ｆ０〜ｆ３を含む。ＣＭＯＳインバータ回路
４８０−０〜４８０−３は信号線４７６と電源電位Ｖｃ
ｃ供給ノードとの間に互いに並列に設けられる。ＣＭＯ
Ｓインバータ回路４８０−０〜４８０−３のゲートへ
は、プリデコーダ出力信号線ＡＬＰＨｉ０〜ＡＬＰＨｉ
３がそれぞれ接続される。プリデコーダ出力信号線は選
択状態とされたときに“Ｈ”となる。次に動作について
説明する。
【０２０７】信号ＲＥＰが“Ｌ”の場合には、不良ワー
ド線の置換が行なわれていないことを示している。この
場合、出力信号線４７４はトランジスタ４７０を介して
電源電位Ｖｃｃレベルに充電される。この状態において
は、トランジスタ４７２が非導通状態であり、ＣＭＯＳ
インバータ回路４８０−０〜４８０−３の出力ノードは
電源投入に応答して“Ｈ”レベルに充電される。初期設
定時においては信号線ＡＬＰＨｉ０〜ＡＬＰＨｉ３はす
べて非選択状態の“Ｌ”にあるためである。したがって
この状態においては、信号線ＡＬＰＨｉ０〜ＡＬＰＨｉ
３のいずれかが選択状態となっても、対応のｎチャネル
ＭＯＳトランジスタが導通し、フローティング状態の信
号線４７６の充電が行なわれるだけであり、出力信号Ｒ
ＥＰＥは“Ｈ”を維持する。
【０２０８】不良ワード線のアドレスの設定の場合に
は、その不良ワード線に対応するプリデコーダ出力信号
線に対応するヒューズ素子を残して残りのヒューズ素子
を切断する。今ヒューズ素子ｆ０を除いて残りのヒュー
ズ素子ｆ１〜ｆ３を切断した状態を考える。信号ＲＥＰ
はチップイネーブル信号／ＣＥの立下がりに応答して
“Ｈ”に立上がる。トランジスタ４７０が非導通状態と
なり、信号線４７４は“Ｈ”でフローティング状態とな
る。一方、信号線４７６はトランジスタ４７２により接
地電位レベルに放電される。
【０２０９】信号線ＡＬＰＨｉ０が選択状態となり、そ
の電位が“Ｈ”となった場合には、ＣＭＯＳインバータ
回路４８０−０におけるｎチャネルＭＯＳトランジスタ
が導通し、信号線４７４が接地電位レベルに放電され、
信号ＲＥＰＥが“Ｌ”となる。したがって、図２６に示
す構成において３つのリペアアドレス設定回路４０３、
４０４、および４０５の出力がすべて“Ｌ”となると、
スペア駆動回路からワード線の組を選択状態とする
“Ｌ”の信号が出力される。
【０２１０】なお、不良ワード線のアドレスをプログラ
ムする場合、本第１の実施例においては、ワード線アド
レスにはグレイコードが割り当てられている。この場
合、外部アドレスが通常のアドレス（２進数表示）で与
えられている場合には、ヒューズ素子ｆ２とヒューズ素
子ｆ３とを入れ替えて考えることにより容易にグレイコ
ードのワード線アドレスに対応することができ、不良ワ
ード線アドレスのプログラム時において誤ったアドレス
のプログラムが行なわれることはない。
【０２１１】図２９は、図２５に示す冗長制御回路の構
成を示すブロック図である。図２９において、冗長制御
回路４１２は、消去前書込指示ＥＢＷに応答して、消去
前書込動作期間中冗長非活性化信号φｐを“Ｈ”に設定
する冗長非活性化回路５００と、消去前書込指示ＥＢＷ
と、制御信号／ＨＦＩＸｍおよび／ＨＦＩＸRMとに応答
して、ノーマルワード線選択動作を禁止するための信号
φｑを発生するノーマル非活性化回路５０２を含む。
【０２１２】信号／ＨＦＩＸｍは、ノーマルワード線を
消去前書込時において選択する際に発生される最上位ア
ドレスビットＩＮＴＡＸｍａｘに対するＨ固定用の制御
信号である。信号／ＨＦＩＸRMは、スペアワード線を消
去前書込時において選択する際に発生されるアドレスの
最上位ビットに対して発生される“Ｈ”固定のための信
号である。信号φｑは、スペアワード線を消去前書込動
作時において順次選択する場合には“Ｌ”となり、信号
φｒをその期間“Ｌ”とし、ノーマルワード線の選択動
作を禁止する。
【０２１３】冗長制御回路４１２はさらに、消去前書込
時においてスペアワード線を複数本同時に選択するため
の信号を発生する冗長アドレス発生回路５０４と、この
冗長アドレス発生回路５０４からのアドレスをプリデコ
ードして、選択スペア消去前書込信号φｓを発生するス
ペアプリデコーダ５０６を含む。スペアワード線が２組
（８本）設けられている場合には、合計４ビット（Ａ０
〜Ａ３）のアドレスビットが必要とされる。冗長アドレ
ス発生回路は図７、図１５および図１６に示した構成と
同様の構成を備える。発生するアドレスビット数が異な
るだけである。冗長アドレス発生回路５０４は、プリデ
コーダ２０１−１がノーマルワード線とスペアワード線
とで共有される構成の場合には、外部アドレスＥＸＴＡ
Ｘ、およびスペアワード線選択用の内部アドレスＩＮＴ
ＡＸを選択的に通過させる。
【０２１４】冗長アドレス発生回路５０４は、制御信号
φｑが“Ｌ”のときに活性化され、隣接する２本のスペ
アワード線を同時に選択するように４ビットのアドレス
Ａ０〜Ａ３を発生する。スペアプリデコーダ５０６は、
制御信号φｑに応答して活性化されてアドレスビットＡ
２およびＡ３をデコードし、スペアワード線の組を選択
する信号φｓを発生する。この冗長アドレス発生回路５
０４、スペアプリデコーダ５０６およびプリデコーダ２
０１−１の動作は先に説明したものと同じである。この
場合、冗長アドレス発生回路５０４は、消去前書込時に
ノーマルワード線を同時に選択するためのアドレスを発
生する回路と共有される構成が利用されてもよい。次に
動作についてその動作波形図である図３０を参照して説
明する。
【０２１５】消去前書込指示ＥＢＷが“Ｈ”に立上がる
と、消去前書込動作が指示される。これに応答して、リ
ダンダンシー非活性化信号φｐが“Ｈ”に立上がり、ス
ペア駆動回路４１０の出力はすべて“Ｈ”に固定され
る。このときまだリダンダンシー消去前書込信号φｑは
“Ｈ”にあり、信号φｒは“Ｈ”に立上がる。これによ
りノーマルワード線に対する消去前書込が実行される。
ノーマルワード線に対する消去前書込が完了すると、制
御信号／ＨＦＩＸｍが“Ｌ”に立下がる。これに応答し
て、リダンダンシー消去前書込信号φｑが“Ｌ”に立下
がり、ノーマルワード線の選択動作が禁止される。
【０２１６】次いで、冗長アドレス発生回路５０４が駆
動され、スペアワード線を複数本同時に選択するための
アドレスを発生する。スペアプリデコーダ５０６は、こ
の冗長アドレス発生回路５０４からの２ビットのアドレ
スＡ２およびＡ３をプリデコードし、対応のスペアワー
ド線の組を選択状態とする信号φｓを発生する。スペア
ワード線の消去前書込が完了すると、この消去前書込に
おいて発生される制御信号／ＨＦＩＸRMが“Ｌ”に立下
がる。これにより、信号φｐが“Ｌ”に立下がり、加え
て消去前書込指示ＥＢＷも“Ｌ”に立下がる。これによ
りスペアワード線およびノーマルワード線に対する消去
前書込が完了する。
【０２１７】ここで、リセット信号ＲＥＳＥＴがスペア
ワード線に対する消去前書込時において発生されている
のは冗長アドレス発生回路５０４の出力を初期化するた
めである。
【０２１８】スペアワード線に対するロウデコーダの構
成は示していないが、図１５に示したものと同様の構成
を備える。
【０２１９】図２９に示す構成においては、冗長非活性
化回路５００およびノーマル非活性化回路５０２は、冗
長制御回路４１２に含まれるように示している。これは
図１に示す制御回路１３０に含まれる構成であってもよ
い。
【０２２０】上述の実施例においては、隣接する２本の
ワード線が同時に選択されているが４本、８本と複数の
ワード線が同時に選択される構成であっても上記実施例
と同様の効果を得ることができる。２ビットの隣接アド
レスビットを両選択状態としていくことにより容易に実
現することができる。
【０２２１】上述の構成により、スペアワード線および
ノーマルワード線をともに消去前書込を確実に実行する
ことができる。隣接する複数のワード線を同時に消去前
書込を行なっているため、たとえショートしているワー
ド線が存在しても確実に消去前書込を実行することが可
能となり、消去動作時において過消去が生じることがな
く、冗長ワード線構成を利用して不良ワード線の救済を
行なうことができ、不揮発性半導体記憶装置の歩留りが
改善される。
【０２２２】またこの実施例１の構成においては、ロウ
デコーダの面積増加は全くなく、またプリデコーダの構
成も従来と同様であり、従来の装置構成を変更すること
なく容易に消去前書込を冗長（スペア）ワード線および
通常ワード線両者に対して確実に実行することができ
る。
【０２２３】［実施例２］図５に示すように、ワード線
の各々に割り当てられているアドレスは、隣接アドレス
がハミング距離１を有している。このワード線アドレス
は「グレイコード」アドレスと見ることができる。以下
の説明において、この「グレイコード」アドレスを「論
理アドレス」と称し、各ワード線に付されている番号を
「物理アドレス」と称す。たとえば、論理アドレス（０
０１１）は物理アドレス（００１０）と等価であり、と
もにワード線ＷＬ２を指定する（図５参照）。
【０２２４】図３１は、グレイコードと２進数コードと
の対応関係を一覧にして示す図である。図３１に見られ
るように、２進数コードおよびグレイコードいずれにお
いても、１０進数字の０および１は１ビットで表現する
ことができ、１０進数０ないし３は、２ビットで表現す
ることができる。１０進数字０ないし７は、３ビットで
表現することができ、１０進数字０ないし１５の範囲の
数字は４ビットで表現することができる。
【０２２５】物理的に隣接する２本のワード線とは、物
理アドレスが隣接するワード線を示しており、１０進数
字で隣接する数字がアドレスとして割り当てられたワー
ド線を示す。２進数コードおよびグレイコードいずれも
同一ビット数で１０進数字を表現することができる。し
たがって、たとえば「ディジタル回路の基礎」、斎藤等
著、東海大学出版会の第８頁および第９頁に示されてい
るように、２進数コードとグレイコード、すなわち物理
アドレスと論理アドレスとの間で相互変換を行なうこと
ができる。以下この変換手法について説明する。
【０２２６】２進数コードからグレイコードへの変換、
すなわち物理アドレスから論理アドレスへの変換は次式
（１）により表現される。
【０２２７】
【数１】
【０２２８】逆に、グレイコードから２進数コードへの
変換すなわち論理アドレスから物理アドレスへの変換は
次式（２）および（３）で表現される。
【０２２９】
【数２】
【０２３０】次に、ある論理アドレスが与えられたとき
に隣接する２本のワード線を同時に選択する手法につい
て説明する。今、与えられた論理アドレスを、 Ｇ＝（Ｇ9 Ｇ8 …Ｇ0 ） とする。この論理アドレスＧを物理アドレスＡに変換す
る。ただし、物理アドレスＡは、 Ａ＝（Ａ9 Ａ8 …Ａ0 ） である。上式（３）を用いることにより次式（４）が得
られる。
【０２３１】
【数３】
【０２３２】この物理アドレスＡに１を加えたアドレス
は、物理的に隣接するワード線のアドレスを表現する。
この物理的に隣接するワード線のアドレスを ａ＝（ａ9 ａ8 …ａ0 ） で表現する。隣接ワード線アドレスａは、次式（５）お
よび（６）で表現される。
【０２３３】
【数４】
【０２３４】ただし、Ｃi は、第ｉビットのキャリを示
す。この隣接ワード線アドレスａは、２進数コードで表
現されている。この隣接ワード線アドレスａをさらに上
式（１）を用いてグレイコードアドレスｇに変換する。
ただし、 ｇ＝（ｇ9 ｇ8 …ｇ0 ） である。
【０２３５】
【数５】
【０２３６】論理アドレスＧと論理アドレスｇとは物理
的に隣接するワード線を選択する。この論理アドレスＧ
およびｇは、グレイコードで表現されているため、１ビ
ットのみその値が異なっているだけである。値が異なる
アドレスビットを両選択状態とすれば、論理アドレスＧ
に対応するワード線とそれに隣接するワード線とを同時
に選択状態とすることができる。両選択状態とされるべ
きアドレスビットＢiは次式（８）で与えられる。
【０２３７】
【数６】
【０２３８】図３２は、第２の実施例におけるアドレス
制御回路の構成を示す図である。図３２において、アド
レス発生回路は、２進クロック信号ＣＬＫに応答して順
次カウント値をインクリメントする２進カウンタ１００
０と、２進カウンタ１０００からのカウント値を論理ア
ドレスＧ０〜Ｇ９とみなして物理アドレスに変換する第
１のアドレスコード変換回路１００２と、第１のアドレ
スコード変換回路から発生される物理アドレスＡ０〜Ａ
９に１加算する加算回路１００４と、加算回路１００４
により発生された隣接物理アドレスａ０〜ａ９をグレイ
コードアドレスすなわち論理アドレスに変換する第２の
アドレスコード変換回路１００６と、第２のアドレスコ
ード変換回路１００６から生成された論理アドレスｇ０
〜ｇ９と２進カウンタ１０００からの論理アドレスＧ０
〜Ｇ９とから両選択状態とすべきアドレスビットを決定
する両選択ビット決定回路１００８を含む。
【０２３９】第１のアドレスコード変換回路１００２
は、２進カウンタ１０００の出力ビットＧ０〜Ｇ９それ
ぞれに対応して設けられる２入力ＥｘＯＲ回路１０１０
−０〜１０１０−９を含む。ＥｘＯＲ回路１０１０−０
〜１０１０−８は、その一方入力に対応のアドレスビッ
トＧ０〜Ｇ８を受け、その他方入力に１ビット上位のＥ
ｘＯＲ回路の出力を受ける。最上位ビットのＥｘＯＲ回
路１０１０−９は、その一方入力に２進カウンタ１００
０からのアドレスビットＧ９を受け、その他方入力に接
地電位ＧＮＤを受ける。接地電位ＧＮＤは、論理“０”
に対応する。この第１のアドレス変換回路１００２は、
上式（４）を実現する。リングサム演算（＋）は、Ｅｘ
ＯＲ回路により実現される。
【０２４０】加算回路１００４は、第１のアドレスコー
ド変換回路１００２からのアドレスビットＡ０〜Ａ９そ
れぞれに対応して設けられるＥｘＯＲ回路１０１１−０
〜１０１１−９と、ＡＮＤ回路１０１２−０〜１０１２
−９を含む。この加算回路１００４は、第１のアドレス
コード変換回路１００２から出力されるアドレスＡ０〜
Ａ９に対し１加算する演算を実現する。ＥｘＯＲ回路１
０１１−１〜１０１１−９は、その一方入力に対応のア
ドレスビットＡ０〜Ａ９を受け、他方入力に１ビット下
位のＡＮＤ回路の出力を受ける。
【０２４１】ＥｘＯＲ回路１０１１−０は、その一方入
力に第１のアドレスコード変換回路１００２からのアド
レスビットＡ０を受け、その他方入力に電源電位Ｖｃｃ
レベルの信号を受ける。電源電位Ｖｃｃレベルの信号は
論理“１”に対応する。
【０２４２】ＡＮＤ回路１０１２−１〜１０１２−９は
その一方入力に対応のアドレスビットＡ１〜Ａ９を受
け、その他方入力に１ビット下位のＡＮＤ回路の出力を
受ける。ＡＮＤ回路１０１２−０は、その一方入力にア
ドレスビットＡ０を受け、その他方入力に電源電位Ｖｃ
ｃレベルの信号を受ける。この加算回路１００４は、上
式（５）および（６）に示す演算を実現する。ＥｘＯＲ
回路１０１１−０〜１０１１−９は上式（５）を実現
し、ＡＮＤ回路１０１２−０〜１０１２−９が上式
（６）を実現する。
【０２４３】第２のアドレスコード変換回路１００６
は、加算回路１００４の出力するアドレスビットａ０〜
ａ９それぞれに対応して設けられる２入力ＥｘＯＲ回路
１０１３−０〜１０１３−９を含む。ＥｘＯＲ回路１０
１３−０〜１０１３−９はその一方入力に対応のアドレ
スビットａ０〜ａ９を受け、その他方入力にこの加算回
路１００４の出力の１ビット上位の出力アドレスビット
を受ける。最上位のＥｘＯＲ回路１０１３−９はその一
方入力に接地電位ＧＮＤレベルの信号を受ける。この第
２のアドレスコード変換回路１００６は、上式（７）を
実現する。
【０２４４】両選択アドレスビット決定回路１００８
は、第２のアドレスコード変換回路１００６の出力ビッ
トｇ０〜ｇ９および２進カウンタ１０００の出力するビ
ットＧ０〜Ｇ９に対応して設けられる２入力ＥｘＯＲ回
路１０１４−０〜１０１４−９を含む。ＥｘＯＲ回路１
０１４−０〜１０１４−９は対応のアドレスビットｇ０
〜ｇ９およびＧ０〜Ｇ９を受ける。この両選択アドレス
ビット決定回路１００８は、上式（８）を実現する。隣
接するワード線の論理アドレスは１ビットのみその値が
異なっている。したがってその値が異なるアドレスビッ
トに対応する信号Ｂｊ（ｊ＝０〜９のいずれか）が
“Ｈ”となり、残りの信号はすべて“Ｌ”となる。この
両選択アドレスビット決定回路１００８の出力Ｂ０〜Ｂ
９が両選択状態決定信号として用いられる。２進カウン
タ１０００からのアドレスビットＧ０〜Ｇ９はアドレス
決定回路へ与えられ、両選択アドレスＢ０〜Ｂ９により
特定のビットが両選択状態とされてプリデコーダへ与え
られる。次に動作について説明する。
【０２４５】２進カウンタ１０００は、クロック信号Ｃ
ＬＫに従ってそのカウント値を順次増分する。このクロ
ック信号ＣＬＫは図２３（Ｂ）に示すように、ワード線
選択の１サイクルを決定する。クロック信号ＣＬＫの１
サイクル期間においてビット線が順次または同時に選択
状態とされる。この２進カウンタ１０００から発生され
るカウント値をグレイコードＧ０〜Ｇ９とみなす。外部
から与えられるアドレス信号との整合性をとるためであ
る。図３２に示す構成においては、ワード線のアドレス
ビットは１０ビットである。この場合、１０２４本のワ
ード線が設けられている。今説明を簡単にするために、
図３１に示すように、４ビットのアドレス信号を考え
る。
【０２４６】２進カウンタ１０００の出力値が（０００
０）の場合、第１のアドレスコード変換回路１００２に
より、２進数コード（００００）に変換される。次いで
加算回路１００４により２進数コード（０００１）が生
成される。この後、第２のアドレスコード変換回路１０
０６により、２進数コード（０００１）がグレイコード
（０００１）に変換される。この場合、両選択アドレス
信号として最下位ビットのＢ０のみがハイレベルとな
る。
【０２４７】次のクロックサイクルにおいて２進カウン
タ１０００の出力が（０００１）となった場合には、同
様に第２のアドレスコード変換回路１００６からはグレ
イコードアドレス（００１０）が生成され、両選択アド
レスビットＢ１がハイレベルとなる。
【０２４８】次のクロックサイクルにおいて、２進カウ
ンタ１０００の出力が１増分されて（００１０）とな
る。このグレイコード（００１０）は１０進数３に対応
する。この状態においては、第１のアドレスコード変換
回路１００２によりビット（００１１）が生成され、加
算回路１００４からは（０１００）が出力される。これ
により、グレイコードアドレス（０１１０）が生成され
る。両選択アドレスビット決定回路１００８によりビッ
トＢ２がハイレベルとなり、ワード線ＷＬ３およびＷＬ
４が同時に選択される状態となる。
【０２４９】次いで２進カウンタ１０００の出力が１増
分されるとカウント値が（００１１）となる。この状態
は１０進数の２に対応する。同様の手順により、グレイ
コードアドレス（００１１）および（００１０）すなわ
ちワード線ＷＬ２およびＷＬ３が同時選択状態とされ
る。
【０２５０】上述の一連の動作を２進カウンタ１０００
のカウント値が最大値に達するまで実行する。選択され
るワード線の順序は常にその物理アドレスが上昇する順
序ではない。たとえば２進カウンタ１０００のカウント
値が（００１１）であり、ワード線ＷＬ２を指定してい
る場合、次にこの２進カウンタ１０００のカウント値は
（０１００）となり、ワード線ＷＬ７が選択される。こ
のワード線ＷＬ７の選択の後ワード線ＷＬ６が選択され
る。ワード線の選択順序は一定ではないものの、２進カ
ウンタ１０００のカウント値が最大値まで到達すれば、
このグレイコード表示されたアドレスはすべて指定され
ている。したがって２進カウンタ１０００の最大値まで
のカウントサイクルにおいて隣接する２本のワード線の
組をすべて同時選択状態とすることができる。
【０２５１】図３３は、アドレス決定回路の構成を示す
図である。この図３３に示すアドレス決定回路２６１ａ
は、図７に示すアドレス決定回路２６１ａに対応する。
図３３を参照して、アドレス決定回路２６１ａは、消去
前書込指示信号ＥＢＷに応答して両選択アドレスビット
Ｂｉを通過させる切換回路１０２０と、切換回路１０２
０の出力を反転するインバータ回路１０２２と、切換回
路２２０から与えられるアドレス信号ビットを反転する
インバータ回路２５４と、インバータ回路２５４の出力
とインバータ回路１０２２の出力（／ＢＯＨ）を受ける
２入力ＮＡＮＤ回路２５６と、切換回路２２０の出力と
インバータ回路１０２２の出力（／ＢＯＨ）を受ける２
入力ＮＡＮＤ回路２５８を含む。ＮＡＮＤ回路２５６か
ら内部アドレス信号ビットＡＸｉが発生され、ＮＡＮＤ
回路２５８から相補内部アドレス信号ビット／ＡＸｉが
発生される。インバータ回路１０２２から両選択指示信
号／ＢＯＨが発生される。
【０２５２】切換回路１０２０は、消去前書込指示信号
ＥＢＷが消去前書込を指示する場合にハイレベルに設定
される場合には、たとえばＡＮＤゲートを用いて構成さ
れる。消去前書込動作時においては、この切換回路１０
２０は両選択アドレスビットＢｉを通過させる。消去前
書込指示信号ＥＢＷが消去前書込を示さずローレベルの
ときには、“Ｌ”の信号を切換回路１０２０は出力す
る。
【０２５３】切換回路２２０は、図７に示す切換回路２
２０と同一の構成および機能を備える。消去前書込指示
信号ＥＢＷが活性状態にあり消去前書込動作を示す場合
には、切換回路２２０は図３２に示す２進カウンタ１０
００からのアドレス信号ビットＧ０〜Ｇ９を選択してア
ドレス決定回路２６１ａへ与える。消去前書込指示信号
ＥＢＷが非活性状態にあり、消去前書込動作を示してい
ない場合には、外部から与えられるアドレス信号ビット
（アドレスパッドに与えられる信号）ＥＸＴＡＸｉが選
択されてアドレス決定回路２６１ａへ与えられる。この
アドレス決定回路２６１ａの出力は先に説明したワード
線選択のためのプリデコーダへ与えられる。次に動作に
ついて簡単に説明する。
【０２５４】消去前書込指示信号ＥＢＷが非活性状態の
とき、切換回路２２０は外部アドレス信号ビットＥＸＴ
ＡＸｉを選択してアドレス決定回路２６１ａへ与える。
切換回路１０２０は、消去前書込指示信号ＥＢＷが非活
性状態のとき“Ｌ”の信号を出力する。したがって、イ
ンバータ回路１０２２の出力する両選択信号／ＢＯＨは
“Ｈ”であり、ＮＡＮＤ回路２５６および２５８がイン
バータとして動作する。この状態においては、切換回路
２２０から与えられたアドレス信号ビットに従って内部
アドレス信号ＡＸｉおよび／ＡＸｉの一方が“Ｈ”、他
方が“Ｌ”となる。
【０２５５】消去前書込指示信号ＥＢＷが活性状態とな
ると、切換回路２２０は内部アドレス信号ビットＩＮＴ
ＡＸｉを選択してアドレス決定回路２６１ａへ与える。
切換回路１０２０は、また両選択アドレス信号ビットＢ
ｉを選択してインバータ回路１０２２へ与える。両選択
アドレス信号ビットＢｉが“Ｌ”の場合には、インバー
タ回路１０２２の出力する両選択信号／ＢＯＨは“Ｈ”
であり、アドレス信号ビットＡＸｉおよび／ＡＸｉの一
方のみが“Ｈ”となる。
【０２５６】両選択アドレス信号ビットＢｉが“Ｈ”の
とき、両選択信号／ＢＯＨは“Ｌ”となり、ＮＡＮＤ回
路２５６および２５８から発生される内部アドレス信号
ビットＡＸｉおよび／ＡＸｉはともに“Ｈ”となる。し
たがってこの内部アドレス信号ビットＩＮＴＡＸｉが両
選択状態とされる。これにより図２に示す状態が実現さ
れ、同時に隣接する２本のワード線が選択状態とされ
る。
【０２５７】たとえば図４および図５に示す構成におい
て、アドレス（Ａ３Ａ２Ａ１Ａ０）＝（００１０）が内
部アドレスＩＮＴＡＸとして発生された状態を考える。
この場合、アドレスビットＡ２が両選択状態とされ、ア
ドレス（０１１０）も選択状態とされる。したがって、
図４に示す構成において、プリデコーダ２０１−２によ
り出力信号線ＡＬＰＨ２０およびＡＬＰＨ２１が同時に
選択状態とされる。残りの上位４ビット（Ａ７Ａ６Ａ５
Ａ４）は（００００）であるため、図４に示す構成にお
いて、ＮＡＮＤゲートＮＡ１１およびＮＡ１２が選択さ
れる。
【０２５８】一方、図５に示すプリデコーダ２０１−１
においては、（Ａ１Ａ０）＝（１０）が選択されるた
め、出力信号線ＡＬＰＨ１３が選択状態とされる。した
がってワード線ＷＬ３およびＷＬ４が同時に選択状態と
される。これにより、異なるＮＡＮＤ回路に接続される
ワード線であっても、隣接する限り同時に選択状態とす
ることができる。
【０２５９】図３４は、アドレス発生回路の他の構成を
示す図である。図３４において、アドレス発生回路は、
２進カウンタ１０００と、２進カウンタのカウント値Ｇ
０〜Ｇ９をグレイコードとみなして２進数コードに変換
する第１のアドレスコード変換回路１００２と、この第
１のアドレスコード変換回路１００２の出力するアドレ
ス信号Ａ０〜Ａ９から両選択アドレス信号Ｂ０〜Ｂ９を
発生する両選択信号発生回路１０３０を含む。両選択ア
ドレス信号発生回路１０３０は、第１のアドレスコード
変換回路１００２の出力ビットＡ０〜Ａ９それぞれに対
応して設けられる２入力ＡＮＤ回路１０３１−０〜１０
３１−９と、ＡＮＤ回路１０３１−０〜１０３１−９そ
れぞれに対応して設けられる２入力ＥｘＯＲ回路１０３
２−０〜１０３２−９を含む。
【０２６０】ＡＮＤ回路１０３１−０〜１０３１−９
は、その一方入力に第１のアドレスコード変換回路１０
０２の対応の出力ビットＡ０〜Ａ９を受け、その他方入
力に１ビット下位のＡＮＤ回路の出力を受ける。ＡＮＤ
回路１０３１−０は、その一方入力に出力ビットＡ０を
受け、その他方入力に電源電位Ｖｃｃレベルの信号を受
ける。電源電位Ｖｃｃレベルの信号は論理“１”に対応
する。
【０２６１】ＥｘＯＲ回路１０３２−１〜１０３２−９
は、その一方入力に対応のＡＮＤ回路１０３１−１〜１
０３１−９の出力を受け、その他方入力に１ビット下位
のＡＮＤ回路１０３１−０〜１０３１−８の出力を受け
る。ＥｘＯＲ回路１０３２−０はその一方にＡＮＤ回路
１０３１−０の出力を受け、その他方入力に論理“１”
に対応する電源電位レベルの信号を受ける。次にこの図
３４に示す回路の動作原理について説明する。
【０２６２】前述の式（４）の両辺にＧｉを加算する
（リングサム演算）。これにより、次式（９）が得られ
る。
【０２６３】
【数７】
【０２６４】また式（５）において添字ｉを添字ｉ＋１
で置換えると、次式（１０）が得られる。
【０２６５】
【数８】
【０２６６】この式（１０）に式（９）を代入すると次
式（１１）が得られる。
【０２６７】
【数９】
【０２６８】式（７）の右辺第１項および第２項にそれ
ぞれ式（５）および式（１０）を代入すると、次式（１
２）が得られる。
【０２６９】
【数１０】
【０２７０】ここで、式（１２）の導出においては、Ｘ
（＋）Ｙ＝Ｙ（＋）ＸおよびＸ（＋）Ｘ＝０の関係が利
用されている。
【０２７１】したがって、式（８）および式（１２）か
ら次式（１３）が得られる。
【０２７２】
【数１１】
【０２７３】すなわち、両選択アドレス信号ビットＢｉ
は対応のキャリおよび１ビット下位のキャリのリングサ
ムにより得られる。キャリＣｉは、式（６）から対応の
アドレスビットと１ビット下位のキャリとの論理積で得
られる。
【０２７４】すなわち、図３４に示す両選択アドレス信
号発生回路１０３０においてＡＮＤ回路１０３１−０〜
１０３１−９は図３２に示す加算回路１００４における
ＡＮＤ回路と同様キャリを生成している。ＥｘＯＲ回路
１０３２−０〜１０３２−９は、上式（１３）の演算を
実現している。
【０２７５】この図３４に示すアドレス信号発生回路を
用いれば、大幅に回路構成を簡略化することができ、小
占有面積でアドレス信号発生回路を実現することができ
る。２進カウンタ１０００から発生されるアドレス信号
ビットＧ０〜Ｇ９は内部アドレス信号ＩＮＴＡＸとして
アドレス決定回路へ与えられる。これは図３２および図
３３を参照して説明した構成と同じである。
【０２７６】上述のようなアドレス信号発生回路を用い
ることにより通常の２進カウンタを用いて簡易な回路構
成で消去前書込動作時において同時に物理的に隣接する
複数のワード線（２本のワード線）を選択状態とするこ
とができる。また、この２進カウンタ１０００のカウン
ト値が最小カウント値から最大カウント値まで１サイク
ルカウントアップすれば、すべての物理的に隣接する複
数のワード線の組がすべて選択状態とされており、高速
で消去前書込動作を実現することができる。
【０２７７】［実施例３］図３５はこの発明の第３の実
施例である不揮発性半導体記憶装置の全体の構成を示す
図である。図３５において、この発明の第２の実施例に
従う不揮発性半導体記憶装置は、従来の構成に加えて、
消去前書込動作時においてのみ動作する消去前書込用ロ
ウデコーダ５２４と、消去前書込用コラムデコーダ５２
６と、高電圧スイッチ回路５２８と、消去前書込用プリ
デコーダ５３０を含む。図４９に示す従来の不揮発性半
導体記憶装置の構成と異なり、デコーダ部においては、
ロウデコーダ１４、コラムデコーダ１６に加えてプリデ
コーダ１５も合わせて示される。
【０２７８】消去前書込用ロウデコーダ５２４はスペア
ロウデコーダを含まず、先の実施例１において示したも
のと同様の構成を備え（冗長ワード線を含む全ワード線
を選択する）、消去前書込用プリデコーダ５３０も先の
実施例１において示したものと同様の構成を備える。図
３５においてはアドレスバッファ１２からの内部アドレ
スが消去前書込用プリデコーダ５３０へ与えられるよう
に示される。これは図１に示す構成のアドレスバッファ
１１０に対応させるためである。アドレス変換機能部
は、制御回路２８に含め、消去前書込動作時においての
みこの制御回路２８からワード線選択用およびビット線
選択用のアドレスが発生される構成が用いられてもよ
い。
【０２７９】実施例１および２の構成においては、隣接
するワード線のアドレスのハミング距離は１に設定され
る。この図３５に示す第２の実施例の場合、デコーダ部
を消去前書込動作専用と通常の書込および読出用と２つ
の部分に分割して設けている。したがって、外部からの
アクセス時においては、ハミング距離を何ら考慮するこ
となくワード線選択を実行することができる。また図３
５に示す構成の場合、消去前書込用ロウデコーダにおい
ては、スペアワード線選択時においてノーマルワード線
選択動作を禁止するための構成を必要としないため、消
去前書込時この冗長制御回路を必要とすることなくワー
ド線選択用アドレスを発生することができる。
【０２８０】消去前書込用コラムデコーダ５２６に与え
られるプリデコード信号は、消去前書込用プリデコーダ
５３０から与えられる。この場合、消去前書込時におい
てビット線を選択するためのコラムアドレスはカウンタ
回路を用いて発生されてもよい。
【０２８１】Ｙゲート２０には、通常１バイトのメモリ
セルを同時に選択する構成が利用される。不揮発性半導
体記憶装置においてはデータは１バイト単位で入出力さ
れるためである。この場合、通常は、１本の列選択信号
線Ｙｊが選択状態とされ、１バイトのゲートＴＹｊが導
通状態となる。消去前書込動作時においては、１本の列
選択信号線のみを選択状態とする必要はない。複数本の
列選択信号線が同時に選択状態とされてもよい。したが
って図３５に示す消去前書込用コラムデコーダ５２６に
は図３６に示すように複数本の列選択信号線Ｙを同時に
選択状態とする構成が利用されてもよい。この構成は、
最下位列アドレスビットＣＡ０および／ＣＡ０をともに
“Ｈ”の選択状態とすることにより容易に実現される
（２本の列選択線を同時に選択する場合）。すなわち、
たとえばカウンタ回路を用いて消去前書込のための列選
択信号を生成する場合、カウンタの回路の出力の最下位
ビットのみを両選択状態（真および相補ビットがともに
“Ｈ”）の無効状態に設定する構成が利用されればよ
い。さらに数多くの列選択信号線が選択状態とする構成
が利用されてもよい。
【０２８２】実施例３による不揮発性半導体記憶装置に
おいては不良ワード線に対し消去前書込を行なうことが
できるのみならず、列選択信号線も複数本同時に選択状
態とすることができ、消去前書込に要する時間を大幅に
短縮することができる。またスペアワード線選択時にお
いてノーマルワード線を非選択状態とするための構成を
消去前書込時においては何ら考慮する必要がなく、容易
にかつ簡易な構成で任意の隣接するワード線を同時に選
択状態とすることが可能となる。
【０２８３】［実施例４］図３７はこの発明の第４の実
施例に従う不揮発性半導体記憶装置の全体の構成を示す
図である。この図３７に示す不揮発性半導体記憶装置
は、制御回路１３０の制御の下に活性化され、消去前書
込時において、負電圧ＶＮに従ってメモリアレイ１００
のバックゲートへ負電圧を印加する負電圧制御回路５５
０を含む。この負電圧をメモリアレイ１００におけるバ
ックゲートへ印加する構成について図３８を参照して説
明する。
【０２８４】まず図３８において、ソース領域６０６お
よびドレイン領域６０８をともにフローティング状態に
設定する。次いで、半導体基板領域（ウェル領域であっ
てもよい）６００に負電圧ＶＮを印加し、コントロール
ゲート６０２に必要な電圧ＶＰを印加する。この場合、
ファウラ−ノルドハイム型トンネル電流により基板６０
０からフローティングゲート６０４へ電子が注入され
る。すべてのメモリセルのコントロールゲートへ電圧Ｖ
Ｐを印加することによりメモリアレイ１００における全
メモリセルに対し同時に消去前書込を実行することがで
きる。このようなフラッシュプログラミング技法は、た
とえばＩＥＥＥ、ジャーナル・オブ・ソリッド−ステー
ト・サーキッツ第２７巻、第４号、４月、１９９２年の
第５８３頁ないし第５８７頁においてミヤワキ等により
示されている。しかしながら、この文献においては、不
良行を共済するためのスペアワード線に対する一括消去
前書込については何ら考慮していない。以下この構成を
実現する手法について説明する。
【０２８５】制御回路１３０は、消去を指示された場
合、ロウデコーダの出力をすべて選択状態に設定する。
高電圧スイッチ１８は、高電圧制御回路３０から与えら
れた高電圧Ｖｐｐから消去前書込に必要な電圧ＶＰを生
成する。負電圧制御回路５５０は、制御回路１３０から
の消去前書込指示に応答して、外部から与えられた負電
圧ＶＮを基板へ印加する。アレイソーススイッチ３２
は、制御回路１３０の制御の下に、すべてのソース線Ｓ
Ｌをフローティング状態に設定する。コラムデコーダ１
６はデコード動作を行なっておらず、Ｙゲート２０はす
べてが非導通状態にある。メモリアレイ１００における
冗長メモリセルを含む全メモリセルのコントロールゲー
トに電圧ＶＰが与えられ、基板に負電圧ＶＮが与えられ
る。全メモリセルにおいて、基板からフローティングゲ
ートへ電子の注入が行なわれ、同時に消去前書込が実行
される。これにより、不良ワード線に接続されるメモリ
セルに対しても消去前書込が確実に実行される。ロウデ
コーダの出力をすべて選択状態とするための構成を図３
９に示す。
【０２８６】図３９においては、２本のワード線ＷＬｉ
およびＷＬｉ＋１に関連する回路のみが示される。高電
圧スイッチ回路５０−ｉおよび５０−ｉ＋１の入力部に
は消去前書込指示ＥＢＷに応答して導通し、接地電位を
高電圧スイッチ回路５０−ｉおよび５０−ｉ＋１へ伝達
するゲートトランジスタＴＮｉおよびＴＮｉ＋１が設け
られる。高圧発生回路５７０は、消去前書込指示ＥＢＷ
に応答して、高電圧制御回路３０から与えられる書込高
電圧Ｖｐｐから必要な電圧ＶＰを生成し、高電圧スイッ
チ回路５０−ｉ、…へ伝達する。高圧発生回路５７０
は、書込高電圧Ｖｐｐを低くする構成であればよく、分
圧回路を用いて容易に実現することができる。高電圧ス
イッチ回路５０−ｉは従来と同様の構成を備える。この
構成により、冗長構成を備えていても、スペアワード線
およびノーマルワード線に対し同時に消去前書込を実行
することができる。スペアデコーダ（スペアワード線選
択用）およびノーマルロウデコーダ（ノーマルワード線
選択用）の活性および不活性を何ら考慮する必要はな
い。両者をともに不活性状態に維持するだけでよいため
である。これにより、スペアワード線およびノーマルワ
ード線を含むすべてのワード線を同時に選択状態とし、
消去前書込を実行することができ、消去前書込に要する
時間を大幅に短縮することができるとともに、冗長ワー
ド線を利用して不良ワード線の救済を実行することがで
きる。
【０２８７】なお、負電圧ＶＮは外部から負電圧制御回
路５５０へ与えるように構成している。しかしながら、
チップ内部に負電圧発生回路を設け、その内部で発生さ
れた負電圧をバックゲートへ印加する構成が利用されて
もよい。
【０２８８】また、バックゲートへは接地電位（０Ｖ）
が与えられ、消去前書込時においては、この基板とフロ
ーティングゲートとの間での電子の移動が起こるような
高電圧が生成されてコントロールゲート（６０２：図３
８参照）へ与えられる構成が利用されてもよい。また、
全ワード線の電位をＯＶとし、充分な大きさの負電圧が
バックゲートへ印加されてもよい。アバランシェ注入に
よる消去前書込を行なうのではなく、ファウラ−ノルド
ハイム型のトンネル電流を利用するため、消費電流はそ
れほど増加しない。
【０２８９】［実施例５］図４０はこの発明の第５の実
施例である不揮発性半導体記憶装置の全体の構成を示す
図である。図４０において、不揮発性半導体記憶装置
は、ロウデコーダ１４の出力と高電圧スイッチ１８との
間に設けられるデコードラッチ６５０を含む。デコード
ラッチ６５０は、制御回路１３０からの消去前書込指示
に応答して活性化され、隣接する複数のワード線を同時
に選択状態とする。デコードラッチ６５０は、通常の書
込および読出（外部アドレスに従うアクセス）およびベ
リファイ動作時においては、不活性状態とされ、ロウデ
コーダ１４の出力を通過させて高電圧スイッチ１８へ与
える。ベリファイ動作時においては、アドレスカウンタ
を用いてワード線およびビット線選択用アドレスが発生
される。このカウンタ動作を制御するためのクロック信
号が消去前書込動作時においてはデコードラッチ６５０
へ与えられる。デコードラッチ６５０はこのカウント動
作タイミング規定用のクロック信号に応答してシフト動
作を行ない、順次複数の隣接ワード線の組を同時選択状
態とする。ベリファイ動作時においてアドレスカウンタ
を利用してアドレスが発生される構成の場合このアドレ
スカウンタに対するクロックを用いて容易に複数の互い
に物理的に隣接するワード線を同時に選択状態とするこ
とができる。制御回路１３０がクロック信号を発生して
もよい。
【０２９０】図４１はデコードラッチの構成を示すブロ
ック図である。図４１において、ノーマルワード線ＷＬ
０ないしＷＬｎとスペアワード線ＲＷＬ０ないしＲＷＬ
ｍそれぞれに対し高電圧スイッチ回路５０−０〜５０−
ｎ、および５０−０ｒ〜５０−ｍｒが設けられる。
【０２９１】デコードラッチ６５０は、ロウデコーダの
出力それぞれに対して設けられるシフトラッチ７００−
０〜７００−ｎ、７００−０ｒ〜７００−ｍｒを含む。
ロウデコーダはノーマルデコーダおよびスペア（リダン
ダント）デコーダ両者を含む。シフトラッチ７００−ｉ
は、リセット信号ＲＥＳＥＴによりその初期値が設定さ
れ、消去前書込指示に応答してロウデコーダ出力と高電
圧スイッチ回路５０−ｉとを切り離し、初期設定された
信号をクロック信号ＣＬＫに従って対応の高電圧スイッ
チ回路５０−ｉへ出力する。シフトラッチ７００−ｉは
またクロック信号ＣＬＫに応答して次段のシフトラッチ
７００−（ｉ＋１）へそのラッチデータを伝達する。リ
セット信号ＲＥＳＥＴに応答して、複数（ｋ）の隣接す
るシフトラッチが選択状態となるように初期設定され
る。シフトラッチ７００（デコードラッチ６５０に含ま
れるシフトラッチを総称的に示す）はクロック信号ＣＬ
Ｋに応答して隣接シフトラッチへそのラッチデータを出
力する。ｋ本の隣接ワード線を同時に選択する場合に
は、クロック信号ＣＬＫを連続して（ｋ−１）回発生す
る。同時に選択される１組の隣接ワード線において１本
のみが重複して選択されるため、すべての隣接ワード線
の組を同時選択状態とすることができる。
【０２９２】図４１に示す構成においては、ノーマルワ
ード線およびスペアワード線に対しても消去前書込を行
なうことができる。ノーマルワード線とスペアワード線
とが隣接している場合にこの隣接するスペアワード線お
よびノーマルワード線を同時に選択することができる。
したがって、消去前書込を全メモリセルに対し確実に実
行することができる。
【０２９３】クロック信号ＣＬＫは消去前書込時におい
てビット線の選択がすべて完了したときに所定回数発生
される。ビット線選択のためにアドレスカウンタが利用
される場合には、このカウンタのカウントアップ信号を
利用してクロック信号ＣＬＫを発生してもよい。
【０２９４】図４２は、図４１に示すシフトラッチの具
体的構成を示す図である。図４２においては３本のワー
ド線ＷＬ０〜ＷＬ２に対するシフトラッチの構成を示
す。シフトラッチ７００−０〜７００−２は同様の構成
を備える。対応する要素には同一参照番号を付しかつシ
フトラッチの区別をするために「−添字」を付す。以下
の説明では、必要な場合を除いてこの「−添字」を省略
して説明する。
【０２９５】図４２において、シフトラッチ７００は、
消去前書込指示信号φＥに応答して非導通する転送ゲー
ト８００と、クロック信号φ２に応答して導通する転送
ゲート８０２と、転送ゲート８０２の出力を反転するイ
ンバータ回路８０４と、インバータ回路８０４の出力を
反転してインバータ回路８０４の入力へ伝達するインバ
ータ回路８０６を含む。インバータ回路８０６の駆動力
は比較的小さくされる。インバータ回路８０４および８
０６が構成するラッチ回路のラッチ能力はしたがって小
さくされる。ロウデコーダ動作時においてロウデコーダ
の出力を確実に伝達するためである。初段のシフトラッ
チ７００−０にはクロック信号φ３に応答して導通し、
ノード８２１を電源電圧Ｖｃｃレベルに充電するトラン
ジスタ８２０が設けられる。
【０２９６】シフトラッチ７００はさらに、クロック信
号φ１に応答してインバータ回路８０４の出力を通過さ
せる転送ゲート８０８と、転送ゲート８０８の出力を反
転して高電圧スイッチ回路５０へ伝達するインバータ回
路８１０と、リセット信号ＲＥＳＥＴに応答して、シフ
トラッチ７００の出力を初期設定するためのスイッチト
ランジスタ８１２を含む。
【０２９７】図４２に示す構成においては、２本の物理
的に隣接するワード線を同時に選択する構成を示す。し
たがって、スイッチトランジスタ８１２−０および８１
２−１は、リセット信号ＲＥＳＥＴに応答してインバー
タ回路８０４−０および８０４−１の出力を電源電位Ｖ
ｃｃレベルの“Ｈ”に設定する。リセット用のスイッチ
トランジスタ８１２−２はリセット信号ＲＥＳＥＴに応
答して、インバータ回路８０４−２の出力を接地電位レ
ベルの“Ｌ”に設定する。下流側のシフトラッチ７００
−３、…はこのシフトラッチ７００−２と同じ構成を備
え、リセット信号ＲＥＳＥＴに応答して、対応のインバ
ータ回路８０４の出力が接地電位レベルの“Ｌ”に初期
設定される。クロック信号φ１およびφ３は消去前書込
時においては同相の信号である。クロック信号φ２は消
去前書込時においてはクロック信号φ１およびφ３と逆
相のクロック信号である。次に、その動作について動作
波形図である図４３を参照して説明する。
【０２９８】消去前書込動作時においては、消去前書込
指示信号φＥが“Ｌ”に設定され、転送ゲート８００が
非導通状態となる。これにより、ロウデコーダ（１４）
の出力と高電圧スイッチ回路５０とが切り離される。
【０２９９】次に、リセット信号ＲＥＳＥＴが発生さ
れ、スイッチトランジスタ８１２が導通し、シフトラッ
チ７００の初期設定が行なわれる。図４２に示す構成に
おいては、インバータ回路８０４−０および８０４−１
の出力が“Ｈ”に初期設定され、インバータ回路８０４
−２の出力が“Ｌ”に初期設定される。
【０３００】次いで、クロック信号φ１、φ２、および
φ３が発生される。クロック信号φ１が“Ｈ”に立上が
ると、ゲート８０８が導通し、初期設定された信号がイ
ンバータ回路８１０を介して対応の高電圧スイッチ回路
５０へ伝達される。この動作と並行して、初期値が転送
ゲート８１４を介して下流側のシフトラッチへ伝達され
る。このとき、ノード８２１が“Ｈ”レベルに充電され
る。また、クロック信号φ２は“Ｌ”にあり、シフトラ
ッチ７００における転送信号の取込みは行なわれない。
ワード線ＷＬ０およびＷＬ１が選択される。
【０３０１】次いでクロック信号φ１が“Ｌ”に立下が
る。このときワード線選択が行なわれていてもよい。高
電圧スイッチ回路５０は、その入力信号をラッチする機
能を備えているからである（図６９参照）。クロック信
号φ２はこのときには“Ｈ”となり、上流側のシフトラ
ッチ７００から伝達された信号を内部に取込む。このと
き、転送ゲート８０８は非導通状態にあり、シフトラッ
チ７００の出力状態は変化しない。シフトラッチ７００
−０が非選択情報をラッチし、シフトラッチ７００−１
および７００−２が選択情報をラッチする。
【０３０２】次いでクロック信号φ１が“Ｈ”状態とな
ると、転送ゲート８０８および８１４が導通状態とな
り、高電圧スイッチ回路５０へのワード線選択信号の伝
達および下流側シフトラッチへのラッチデータの伝達が
行なわれる。ワード線ＷＬＯが非選択状態、ワード線Ｗ
Ｌ１およびＷＬ２が選択状態となる。以降、この動作を
繰返すことにより、物理的に隣接する２本のワード線の
組が順次選択される。
【０３０３】消去前書込が完了すると、消去前書込指示
信号φＥが“Ｈ”に復帰し、クロック信号φ１およびφ
２がともに“Ｈ”、クロック信号φ３が“Ｌ”に設定さ
れる。これにより、転送ゲート８００、８０２、および
８０８が導通状態となり、転送ゲート８１４およびトラ
ンジスタ８２１が非導通状態となる。
【０３０４】通常の書込および読出動作、ならびにベリ
ファイ動作時においては、ロウデコーダ出力に従ってワ
ード線選択が実行される。インバータ回路８０６の駆動
力は小さくされているため、ロウデコーダの出力に悪影
響を及ぼすことはない。インバータ回路８０６の出力と
インバータ回路８０４の入力との間に、消去前書込指示
信号に応答して導通するゲートトランジスタが設けら
れ、消去前書込動作時においてのみラッチ回路が活性化
される構成が利用されてもよい。
【０３０５】なお上述の実施例においては、２本の物理
的に隣接するワード線が同時に選択されているが、３
本、４本等任意の数の隣接ワード線を同時に選択するこ
とができる。初期設定時に転送ゲート８０２−０を非導
通状態としたまま、クロック信号φ２、φ３を必要回数
発生させる。その後は、クロック信号φ１の１サイクル
に対し、同時に選択されるワード線の数に応じてクロッ
ク信号φ２およびφ３を発生させればよい。
【０３０６】なお、第５の実施例においては、ロウデコ
ーダの出力と高電圧スイッチの入力との間にデコードラ
ッチが設けられている。このデコードラッチは、図３５
に示す構成にように、ワード線の他方端に設けられる構
成が用いられてもよい。この場合には、高電圧スイッチ
もワード線の他方端側に設けられる。
【０３０７】〔実施例６〕図４４はこの発明の第６の実
施例である不揮発性半導体記憶装置の行選択に関連する
部分の構成を概略的に示すブロック図である。図４４に
おいて、不揮発性半導体記憶装置は、２つのメモリアレ
イブロック８７５ａおよび８７５ｂとを含む。メモリア
レイブロック８７５ａおよび８７５ｂ（図４４において
はメモリアレイブロック０および１として示す）の各々
は、行列状に配列された複数の不揮発性メモリセルと、
各々に１行のメモリセルが接続される複数のワード線と
を含む。複数のワード線は、通常ワード線と冗長ワード
線とを含む。すなわち、メモリアレイブロック８７５ａ
および８７５ｂは、第１ないし第５の実施例におけるメ
モリアレイと同様の構成を備える。
【０３０８】不揮発性半導体記憶装置は、さらに、与え
られたアドレスを、消去前書込時に複数の隣接ワード線
が同時に選択されるように変換する機能を備えるアドレ
ス変換機能付ロウアドレスバッファ１２４と、ロウアド
レスバッファ１２４からのアドレス信号をプリデコード
するプリデコーダ８５０および８５５と、プリデコーダ
８５０の出力するプリデコード信号の電圧レベルを変換
しかつ相補なプリデコード信号対を生成する４ウェイデ
コーダ８７０ａおよび８７５ｂと、プリデコーダ８５５
の出力するプリデコード信号と４ウェイデコーダ８７０
ａおよび８７０ｂの出力する信号とに従ってメモリアレ
イ８７５ａおよび８７５ｂの一方のメモリアレイブロッ
クにおいてワード線を選択状態へとドライブするロウデ
コーダ８８０を含む。
【０３０９】ロウアドレス変換機能付ロウアドレスバッ
ファ１２４は、図１および図６に示すアドレス変換機能
付ロウアドレスバッファと同様の構成を備える。すなわ
ち、アドレス変換機能付ロウアドレスバッファ１２４
は、通常動作時には、１本のワード線が選択されるとと
もに、消去前書込時においては隣接する複数のワード線
が同時に選択状態とされるように与えられたアドレスを
変換する機能を備える。またこのアドレス変換機能付ロ
ウアドレスバッファ１２４は、消去前書込動作時におい
て、隣接ワード線を順次選択状態とする構成を備える
（第１および第２の実施例と同様である）。
【０３１０】プリデコーダ８５０は、アドレス変換機能
付ロウアドレスバッファ１２４からのアドレスビットＡ
０、／Ａ０、Ａ１および／Ａ１をプリデコードし、信号
ＡＬＰＨ０′、ＡＬＰＨ１′、ＡＬＰＨ２′、およびＡ
ＬＰＨ３′を生成する。
【０３１１】プリデコーダ８５５は、アドレス変換機能
付ロウアドレスバッファ１２４からの内部アドレスビッ
トＡ０〜Ａ７および／Ａ０〜／Ａ７をプリデコードし、
相補信号を生成する。
【０３１２】４ウェイデコーダ８７０ａおよび８７０ｂ
は、ブロックデコーダ８６０からのブロック指定信号に
従って一方のみが活性状態とされる。ブロックデコーダ
８６０は、ブロックセレクト信号φＢＬに従って、メモ
リアレイブロック８７５ａおよび８７５ｂの一方を指定
するブロック指定信号を生成する。このブロックセレク
ト信号φＢＬは外部から与えられるか、またはアドレス
バッファ１２４が発生するアドレス信号のうちの特定の
ビットに従って生成される。最上位ロウアドレスビット
Ａ８が用いられてもよい。このとき、アドレス変換機能
付ロウアドレスバッファ１２４に含まれるアドレス発生
回路２１２（図６参照）は、９ビットのアドレスＡ０〜
Ａ８を生成する。
【０３１３】外部からブロック選択信号φＢＬが与えら
れる構成の場合、図６に示すアドレス制御回路２１０の
制御の下にブロックセレクト信号φＢＬが生成される。
一方のメモリアレイブロックにおいて消去前書込が完了
したとき続いて他方のメモリアレイブロックに対する消
去前書込が実行される。さらに、消去前書込動作時にお
いては、ブロックセレクト信号φＢＬはメモリアレイブ
ロック８７５ａおよび８７５ｂをともに指定する状態に
設定される構成が利用されてもよい。
【０３１４】４ウェイデコーダ８７０ａおよび８７０ｂ
はＶｐｐ／Ｖｃｃ発生回路８６５が発生する電圧Ｖｐｐ
／Ｖｃｃを動作電源電圧として動作する回路部分を含
む。この４ウェイデコーダ８７０ａおよび８７０ｂは、
プリデコーダ８５０から出力される信号ＡＬＰＨ０′〜
ＡＬＰＨ３′のハイレベルを高電圧Ｖｐｐレベルに変換
する機能を備える。Ｖｐｐ／Ｖｃｃ発生回路８６５は、
ワード線に書込高電圧Ｖｐｐが印加される書込動作時お
よび消去前書込時に書込高電圧Ｖｐｐを発生する。それ
以外の動作モード時においては、動作電源電圧Ｖｃｃを
発生する。
【０３１５】プリデコーダ８５５の出力および４ウェイ
デコーダ８７０ａおよび８７０ｂの出力はロウデコーダ
８８０へ与えられる。
【０３１６】ロウデコーダ８８０は、Ｖｐｐ／Ｖｃｃ発
生回路８６５が発生する電圧Ｖｐｐ／Ｖｃｃを動作電源
電圧として動作し、プリデコーダ８５５の出力をデコー
ドする３入力ＮＡＮＤ部８９５と、メモリアレイブロッ
ク８７５ａおよび８７５ｂに対応して設けられ、３入力
ＮＡＮＤ部８９５の出力と対応の４ウェイデコーダ８７
０ａおよび８７０ｂの出力とをデコードし、対応のメモ
リアレイブロックにおいてワード線を選択するＺデコー
ダ８９０ａおよび８９０ｂを含む。
【０３１７】Ｖｐｐ／Ｖｃｃ発生回路８６５が発生する
電圧Ｖｐｐ／Ｖｃｃが書込高電圧Ｖｐｐのとき、３入力
ＮＡＮＤ部８９５が出力する信号のハイレベルは高電圧
Ｖｐｐレベルである。このときまた４ウェイデコーダ８
７０ａおよび８７０ｂのうちの出力する信号のハイレベ
ルは書込高電圧Ｖｐｐレベルとなる。Ｚデコーダ８９０
ａおよび８９０ｂは、その詳細構成は後に説明するが、
３入力ＮＡＤ部８９５の出力に従って、４ウェイデコー
ダ８７０ａおよび８７０ｂの出力を対応のワード線上へ
伝達する。したがって、この図４０に示す構成の場合、
４ウェイデコーダ８７０ａおよび８７０ｂ、および３入
力ＮＡＮＤ部８９５が実施例１ないし実施例５で用いら
れた高電圧スイッチ（選択ワード線を書込高電圧レベル
に駆動するためのスイッチ）の機能を備える。高電圧ス
イッチが不要となるため、回路規模を低減することがで
きる。次に動作について簡単に説明する。
【０３１８】消去前書込時においては、Ｖｐｐ／Ｖｃｃ
発生回路８６５は、書込高電圧Ｖｐｐを発生する。アド
レス変換機能付ロウアドレスバッファ１２４からは、隣
接する２本のワード線が同時に選択状態とされるアドレ
スが発生されてプリデコーダ８５０および８５５へ与え
られる。４ウェイデコーダ８７０ａおよび８７０ｂがブ
ロックデコーダ８６０からのブロック指定信号に従って
選択的に活性状態とされる（両者が同時に活性状態とさ
れてもよい）。活性状態とされた４ウェイデコーダ８７
０（８７０ａまたは８７０ｂ）はプリデコーダ８５０か
ら与えられる動作電源電圧レベルの信号ＡＬＰＨ０′〜
ＡＬＰＨ３′を受けてその電圧レベルの変換を実行す
る。
【０３１９】３入力ＮＡＮＤ部８９５は、メモリアレイ
ブロック８７５ａおよび８７５ｂそれぞれにおいて４本
のワード線に対して１つ設けられる複数のＮＡＮＤ回路
を含む。ＮＡＮＤ回路は書込高電圧Ｖｐｐを動作電源電
圧として動作し、プリデコーダ８５５の出力をデコード
する。これにより、選択されたワード線の組（４本のワ
ード線）に対して設けられたＮＡＮＤ回路が出力するハ
イレベルの信号の電圧レベルは書込高電圧Ｖｐｐレベル
となる。Ｚデコーダ８９０ａおよび８９０ｂは４ウェイ
デコーダ８７０ａおよび８７０ｂからの信号と３入力Ｎ
ＡＮＤ部８９５からの出力信号とに従って、選択された
ワード線の組から対応のワード線上へこの４ウェイデコ
ーダ８７０ａおよび８７０ｂからの出力信号ＡＬＰＨ０
０〜ＡＬＰＨ０３およびＡＬＰＨ１０〜ＡＬＰＨ１３を
伝達する。メモリアレイブロック８７５ａおよび８７５
ｂにおいては、選択されたワード線上には書込高電圧Ｖ
ｐｐレベルの信号が伝達される。
【０３２０】消去動作時および通常のデータ読出時にお
いては、Ｖｐｐ／Ｖｃｃ発生回路８６５は、動作電源電
圧Ｖｃｃレベルの電圧を発生する。消去動作時にはすべ
てのワード線上に０Ｖレベルの信号が伝達される。通常
動作時においては、選択ワード線上に動作電源電圧Ｖｃ
ｃレベルの信号が伝達される。なお、Ｖｐｐ／Ｖｃｃ発
生回路８６５は、消去動作時においては不活性状態とさ
れ、０Ｖレベルの電圧を発生する構成が利用されてもよ
い。次に各部の具体的構成について説明する。
【０３２１】図４５は、図４４に示すプリデコーダ８５
０の具体的構成を示す図である。この図４５に示すプリ
デコーダ８５０の構成は、図３に示すプリデコーダと同
様の構成である。すなわち、プリデコーダ８５０は、４
つのＡＮＤ回路ＡＮ１〜ＡＮ４を含む。ＡＮＤ回路ＡＮ
１は、アドレスビット／ＡＸ０および／ＡＸ１を受けて
信号ＡＬＰＨ０′を発生する。ＡＮＤ回路ＡＮ２は、ア
ドレスビットＡＸ０および／ＡＸ１を受けて信号ＡＬＰ
Ｈ１′を発生する。ＡＮＤ回路ＡＮ３は、アドレスビッ
トＡＸ０およびＡＸ１を受けて、信号ＡＬＰＨ２′を発
生する。ＡＮＤ回路ＡＮ４は、アドレスビット／ＡＸ０
およびＡＸ１を受けて、信号ＡＬＰＨ３′を発生する。
【０３２２】図４５において、信号ＡＬＰＨ０′〜ＡＬ
ＰＨ３′がハイレベルとなるときのアドレスビットＡＸ
１およびＡＸ０の状態の組合わせを各信号に対応して示
す。図４５における信号ＡＬＰＨ０′〜ＡＬＰＨ３′に
おいて隣接する信号に対応するアドレスビットは、ハミ
ング距離１を有する。したがって、消去前書込時におい
てアドレス変換機能付ロウアドレスバッファ１２４の出
力に従って、２つの信号を同時にハイレベルへ立上げる
ことができる。
【０３２３】図４６は、図４４に示すプリデコーダ８５
５の具体的構成例を示す図である。プリデコーダ８５５
は、アドレスバッファ１２４からのアドレスビットＡ
２、／Ａ２、Ａ３、および／Ａ３に対して設けられるプ
リデコーダ８５５ａと、アドレスバッファ１２４からの
アドレスビットＡ４、／Ａ４、Ａ５、および／Ａ５に対
して設けられるプリデコーダ８５５ｂと、アドレスバッ
ファ１２４からのアドレスビットＡ６、／Ａ６、Ａ７、
および／Ａ７に対して設けられるプリデコーダ８５５ｃ
を含む。プリデコーダ８５５ａないし８５５ｃは同一構
成を備えるため、図４６にはプリデコーダ８５５ａを代
表的に示す。プリデコーダ８５５ａは、４つの２入力Ａ
ＮＤ回路ＡＮ１０〜ＡＮ１３と、ＡＮＤ回路ＡＮ１０〜
ＡＮ１３に対応して設けられるインバータ回路ＩＮ１０
〜ＩＮ１３を含む。
【０３２４】ＡＮＤ回路ＡＮ１０は、アドレスビット／
ＡＸ２とおよび／ＡＸ３を受けて信号ＡＬＰＨ２０を発
生する。インバータ回路ＩＮ１０は、ＡＮＤ回路ＡＮ１
０の出力を受けて信号／ＡＬＰＨ２０を発生する。ＡＮ
Ｄ回路ＡＮ１１は、アドレスビットＡＸ２および／ＡＸ
３を受けて信号ＡＬＰＨ２１を発生する。インバータ回
路ＩＮ１１は、ＡＮＤ回路ＡＮ１１の出力を受けて信号
／ＡＬＰＨ２１を発生する。
【０３２５】ＡＮＤ回路ＡＮ１２は、アドレスビットＡ
Ｘ２およびＡＸ３を受けて信号ＡＬＰＨ２２を発生す
る。インバータ回路ＩＮ１２は、ＡＮＤ回路ＡＮ１２の
出力を受けて信号／ＡＬＰＨ２２を発生する。ＡＮＤ回
路ＡＮ１３はアドレスビット／ＡＸ２およびＡＸ３を受
けて信号ＡＬＰＨ２３を発生する。インバータ回路ＩＮ
１３は、ＡＮＤ回路ＡＮ１３の出力を受けて信号／ＡＬ
ＰＨ２３を発生する。
【０３２６】図４６においては、各信号が選択状態（Ａ
ＮＤ回路出力がハイレベルであり、インバータ回路の出
力がローレベル）となるときのアドレスビットＡＸ２お
よびＡＸ３の状態の組合せを対応して示す。この場合に
おいても、アドレスビットＡＸ２およびＡＸ３はハミン
グ距離１を保って順次変化する。この図４６に示すプリ
デコーダ８５５ａの構成を、図３および図４に示すプリ
デコーダ２０１−２〜２０１−４の構成とが相補信号／
ＡＬＰＨ２０〜／ＡＬＰＨ２３を発生する点が異なって
いるだけである。
【０３２７】図４７は、図４４に示す４ウェイデコーダ
の具体的構成を示す図である。図４７において、４ウェ
イデコーダ８７０ａおよび８７０ｂは同一構成を備える
ため、参照符号８７０として４ウェイデコーダを示す。
【０３２８】図４７において、４ウェイデコーダ８７０
は、プリデコーダ８５０からのプリデコード信号ＡＬＰ
Ｈ０〜ＡＬＰＨ３′各々に対応して設けられるウェイデ
コード回路９０５ａ〜９０５ｄを含む。ウェイデコード
回路９０５ａ〜９０５ｄは同一の構成を備え、動作電源
電圧Ｖｃｃレベルの信号を受けて書込高電圧Ｖｐｐレベ
ルの信号に変換する機能を備える（書込動作時）。ウェ
イデコード回路９０５ａ〜９０５ｄは、ブロックデコー
ダからのブロック指定信号φＢＳが活性状態のときに活
性状態とされ、対応のプリデコーダ出力信号のレベル変
換を実行する。
【０３２９】ウェイデコーダ回路９０５ａは、ブロック
指定信号φＢＳとプリデコード信号ＡＬＰＨ０′を受け
る信号入力部９０１ａと、この信号入力部９０１ａの出
力信号のレベルを変換するためのレベル変換部９１０ａ
を含む。信号入力部９０１ａは、ブロック選択信号φＢ
Ｓとプリデコード信号ＡＬＰＨ０′を受ける２入力ＮＡ
ＮＤ回路９０３と、ＮＡＮＤ回路９０３の出力を受ける
インバータ回路９０４を含む。信号入力部９０１ａは動
作電源電圧Ｖｃｃを一方動作電源電圧として動作する。
プリデコーダから与えられるプリデコード信号のハイレ
ベルは動作電源電圧Ｖｃｃレベルであり、ローレベルは
接地電位レベルである。したがって、この信号入力部
は、動作電源電圧Ｖｃｃの信号を入力とし、動作電源電
圧レベルおよび接地電位レベルの相補の信号を生成す
る。
【０３３０】レベル変換部９１０ａは、Ｖｐｐ／Ｖｃｃ
発生回路からの電圧Ｖｐｐ／Ｖｃｃ（図４７においては
Ｖｐｐとして示す）を一方動作電源電圧とし、接地電位
を他方電源電位として動作し、動作電源電圧Ｖｃｃレベ
ルの信号を書込高電圧Ｖｐｐレベルの信号に変換する。
【０３３１】レベル変換部９１０ａは、電源線９０６と
ノードＮＤ１との間に接続されるｐチャネルＭＯＳトラ
ンジスタＴｒ１と、ノードＮＤ２と電源線９０６との間
に設けられるｐチャネルＭＯＳトランジスタＴｒ３と、
ノードＮＤ１と接地電位との間に接続されるｐチャネル
ＭＯＳトランジスタＴｒ２と、ノードＮＤ２と接地電位
との間に設けられるｎチャネルＭＯＳトランジスタＴｒ
４と、電源線９０６と接地電位との間に相補接続される
ｐチャネルＭＯＳトランジスタＴｒ５およびｎチャネル
ＭＯＳトランジスタＴｒ６と、電源線９０６と接地電位
との間に相補接続されるｐチャネルＭＯＳトランジスタ
Ｔｒ７およびｎチャネルＭＯＳトランジスタＴｒ８を含
む。
【０３３２】ＭＯＳトランジスタＴｒ１のゲートはノー
ドＮＤ２に接続され、ｐチャネルＭＯＳトランジスタＴ
ｒ３のゲートはノードＮＤ１に接続される。ＭＯＳトラ
ンジスタＴｒ２のゲートは信号入力部９０１ａのＮＡＮ
Ｄ回路９０３の出力を受けるように接続される。ＭＯＳ
トランジスタＴｒ４のゲートはインバータ回路９０４の
出力を受けるように接続される。ＭＯＳトランジスタＴ
ｒ５およびＴｒ６のゲートはノードＮＤ２に接続され
る。ＭＯＳトランジスタＴｒ７およびＴｒ８のゲートは
ノードＮＤ１に接続される。ノードＮＤ３から信号／Ａ
ＬＰＨａ０が出力され、ノードＮＤ４から信号ＡＬＰＨ
ａ０が出力される。電源線９０６上には電圧Ｖｐｐ（Ｖ
ｐｐ／Ｖｃｃ）が伝達される。残りのウェイデコード回
路９０５ｂ〜９０５ｄもこのウェイデコード回路９０５
ａと同一構成を備え、それぞれ信号入力部９０１ｂ〜９
０１ｄおよびレベル変換部９１０ｂ〜９１０ｄを含む。
【０３３３】ウェイデコード回路９０５ｂが、プリデコ
ード信号ＡＬＰＨ１′から信号／ＡＬＰＨａ１およびＡ
ＬＰＨａ１を生成する。ウェイデコード回路９０５ｃ
は、プリデコード信号ＡＬＰＨ２′から信号／ＡＬＰＨ
ａ２およびＡＬＰＨａ２を生成する。ウェイデコード回
路９０５ｄは、プリデコード信号ＡＬＰＨ３′から信号
／ＡＬＰＨａ３およびＡＬＰＨａ３を生成する。次に動
作について簡単に説明する。
【０３３４】４ウェイデコーダ８７０ａおよび８７０ｂ
は、ブロックデコーダからのブロック指定信号φＢＳが
ハイレベルのとき活性化される。ウェイデコード回路９
０５ａ〜９０５ｄの動作は同様であるため、今ウェイデ
コーダ回路９０５ａを例にとって説明する。
【０３３５】ブロック指定信号φＢＳがハイレベルのと
き、プリデコーダ信号ＡＬＰＨ０′がハイレベルであれ
ば、ＮＡＮＤ回路９０３からは接地電位レベルのローレ
ベルの信号が出力される。インバータ回路９０４から
は、動作電源電圧Ｖｃｃレベルのハイレベルの信号が出
力される。レベル変換部９１０ａにおいては、インバー
タ回路９０４からのハイレベルの信号に応答して、ＭＯ
ＳトランジスタＴｒ４がオン状態となり、ノードＮＤ２
を接地電位レベルへ放電する。これに応答して、ｐチャ
ネルＭＯＳトランジスタＴｒ１がオン状態となり、ノー
ドＮＤ１を電源線９０６上の電圧Ｖｐｐレベルに充電す
る。
【０３３６】ＮＡＮＤ回路９０３の出力はローレベルで
あるため、ＭＯＳトランジスタＴｒ２はオフ状態であ
る。したがって、ノードＮＤ１は、高電圧Ｖｐｐレベル
にまで充電される。ノードＮＤ２は接地電位レベルのロ
ーレベルにあるため、ＭＯＳトランジスタＴｒ６がオフ
状態、ＭＯＳトランジスタＴｒ５がオン状態であり、ノ
ードＮＤ４は高電圧Ｖｐｐレベルにまで充電される。
【０３３７】一方、ノードＮＤ１は高電圧Ｖｐｐである
ため、ＭＯＳトランジスタＴｒ７がオフ状態となり、ノ
ードＮＤ３は、接地電位レベルに放電される。したがっ
て、動作電源電圧Ｖｃｃレベルの信号ＡＬＰＨ０′は、
高電圧Ｖｐｐレベルのハイレベルの信号ＡＬＰＨａ０に
レベル変換される。
【０３３８】プリデコーダ信号ＡＬＰＨ０′が接地電位
レベルの場合には、信号ＡＬＰＨａ０は接地電位レベル
のローレベルにあり、信号／ＡＬＰＨａ０が高電圧Ｖｐ
ｐレベルとなる。
【０３３９】この電源線９０６へ与えられる高電圧Ｖｐ
ｐは、図４４に示すＶｐｐ／Ｖｃｃ発生回路８６５から
与えられる。通常動作時および消去動作時には、動作電
源電圧Ｖｃｃレベルの信号が伝達される。
【０３４０】図４８は、プリデコーダ８５５の出力信号
線と３入力ＮＡＮＤ部８９５の各ＮＡＮＤ回路の入力部
との接続関係を示す図である。図４８において、３入力
ＮＡＮＤ部８９５は、３入力ＮＡＮＤ回路を含む。図４
８においては、１２個のＮＡＮＤ回路９２０ａ〜９２０
ｌを代表的に示す。このプリデコーダ８５５の出力信号
線のＮＡＮＤ回路への振分け態様は、図４に示すプリデ
コーダ２０１とＮＡＮＤ回路ＮＡとの接続関係に対応す
る。図４に示す構成と図４８に示す構成で異なっている
のは、プリデコーダ８５５ａ〜８５５ｃがそれぞれ相補
信号対を出力するとともにこのプリデコーダ８５５の出
力する信号が書込動作時（消去前書込動作を含む）にお
いて高電圧Ｖｐｐレベルのハイレベルに設定される点で
ある。
【０３４１】ＮＡＮＤ回路９２０ａは、Ｖｐｐ／Ｖｃｃ
発生回路から発生される電圧Ｖｐｐ／Ｖｃｃを一方動作
電源電圧として動作する。したがってこのＮＡＮＤ回路
９２０ａ〜９２０ｌが出力する信号のハイレベルは電圧
Ｖｐｐ／Ｖｃｃレベルである。ロウデコーダの最終段で
あるＺデコーダへの入力信号のハイレベル／ローレベル
はＶｐｐレベル／接地電位レベルであるため、高電圧ス
イッチが不要となる。また、プリデコーダにおいて信号
のレベル変換を行なっているため、十分な面積を用いて
構成要素であるＭＯＳトランジスタを生成することがで
き、耐圧特性が確保されたＭＯＳトランジスタを余裕を
持って生成することができる。
【０３４２】なお、ＮＡＮＤ回路９２０ａ〜９２０ｌに
おいては対をなす相補信号は同じＮＡＮＤ回路へ与えら
れる。この相補信号対を生成する必要性は、以下に示す
３入力ＮＡＮＤ回路の構成から要求される。
【０３４３】図４９は、３入力ＮＡＮＤ部に含まれるＮ
ＡＮＤ回路の具体的構成を示す図である。図４９におい
て、３入力ＮＡＮＤ回路９２０は、電源線９１６とノー
ド９３２との間に設けられるｐチャネルＭＯＳトランジ
スタ９２１と、ノード９３３と電源線９１６との間に設
けられるｐチャネルＭＯＳトランジスタ９２２と、ノー
ド９３２と接地電位との間に直列に接続されるｎチャネ
ルＭＯＳトランジスタ９２３、９２４および９２５と、
接地電位とノード９３３の間に互いに並列に設けられる
ｎチャネルＭＯＳトランジスタ９２６、９２７および９
２８を含む。
【０３４４】ＭＯＳトランジスタ９２１のゲートはノー
ド９３３に接続され、ＭＯＳトランジスタ９２２のゲー
トはノード９３２に接続される。ＭＯＳトランジスタ９
２３、９２４、および９２５のゲートへは、プリデコー
ド信号ＡＸｉ，ＡＸｊ、およびＡＸｋがそれぞれ与えら
れる。ここで、信号ＡＸｉ、ＡＸｊ、およびＡＸｋはプ
リデコード信号ＡＬＰＨｉｊを示す（ｉ＝２〜４、ｊ＝
０〜３）。プリデコード信号ＡＸｉ、ＡＸｊおよびＡＸ
ｋはそれぞれ異なるプリデコーダから発生される。
【０３４５】ＭＯＳトランジスタ９２６、９２７、およ
び９２８のゲートへは、信号／ＡＸｉ、／ＡＸｊ、およ
び／ＡＸｋが与えられる。
【０３４６】３入力ＮＡＮＤ回路９２０はさらに、電源
線９１６と接地電位との間に相補接続されるｐチャネル
ＭＯＳトランジスタ９２９とｎチャネルＭＯＳトランジ
スタ９３０を含む。ＭＯＳトランジスタ９２９および９
３０のゲートはノード９３３に接続される。ノード９３
４（トランジスタ９２９および９３０の接続点）からＮ
ＡＮＤ処理結果を示す信号／（ＡＸｉ・ＡＸｊ・ＡＸ
ｋ）が出力される。次に動作について簡単に説明する。
【０３４７】信号ＡＸｉ、ＡＸｊ、およびＡＸｋがすべ
て電源電位Ｖｃｃレベルのハイレベルのとき、ＭＯＳト
ランジスタ９２３、９２４、および９２５はすべてオン
状態となる。このとき、信号／ＡＸｉ、／ＡＸｊおよび
／ＡＸｋは接地電位レベルのローレベルであるため、Ｍ
ＯＳトランジスタ９２６、９２７、および９２８はすべ
てオフ状態となる。これにより、ノード９３２が接地電
位レベルへ放電され、ＭＯＳトランジスタ９２２がオン
状態となり、ノード９３３はトランジスタ９２２を介し
て高電圧Ｖｐｐレベルにまで充電される。ノード９３３
が高電圧Ｖｐｐレベルにまで充電されると、ＭＯＳトラ
ンジスタ９２９がオフ状態となり、トランジスタ９３０
がオン状態となり、そのノード９３４は接地電位レベル
のローレベルとなる。
【０３４８】信号ＡＸｉ、ＡＸｊおよびＡＸｋのうち１
つでもローレベルの信号が存在するとき、ＭＯＳトラン
ジスタ９２３、９２４および９２５のいずれかがオフ状
態となり、ノード９３２から接地電位へと電流を流す経
路は存在しない。一方、ＭＯＳトランジスタ９２６、９
２７および９２８のいずれかがオン状態となるため、ノ
ード９３３はオン状態のＭＯＳトランジスタを介して放
電される。これに応じてＭＯＳトランジスタ９２１がオ
ン状態へ移行し、ノード９３２が充電されてその電位が
上昇し、ＭＯＳトランジスタ９２２がオフ状態へ移行す
る。このフィードバック動作により、ＭＯＳトランジス
タ９２２が完全にオフ状態となると、ノード９３３は接
地電位レベルのローレベルとなる。この状態では、ＭＯ
Ｓトランジスタ９２９がオン状態となり、ＭＯＳトラン
ジスタ９３０がオフ状態となる。したがって、ノード９
３４は、高電圧Ｖｐｐレベルのハイレベルとなる。
【０３４９】上述のような構成の３入力ＮＡＮＤ回路を
用いることにより、Ｖｃｃレベル／接地電位レベルの信
号を高電圧Ｖｐｐレベル／接地電位レベルの信号に変換
することができる。プリデコーダ８５０が相補信号の出
力を要求されるのは、図４９に示すようにＭＯＳトラン
ジスタ９２２および９２１による差動増幅回路を利用し
てレベル変換を行なうためである。
【０３５０】図５０は、Ｚデコーダの構成を示す図であ
る。図５０においては、１つの３入力ＮＡＮＤ回路に関
連するＺデコーダの構成を示す。ＮＡＮＤ回路９２０
は、２つのメモリアレイブロック８７５ａおよび８７５
ｂに共通に設けられる。１つのメモリアレイブロックに
おける４本のワード線に対し１つのＮＡＮＤ回路９２０
が設けられる。図５０においては、メモリアレイブロッ
ク８７５ａにおける４本のワード線ＷＬ００、ＷＬ０
１、ＷＬ０２、およびＷＬ０３とメモリアレイブロック
８７５ｂに於ける４本のワード線ＷＬ１０，ＷＬ１１、
ＷＬ１２、およびＷＬ１３に対しＮＡＮＤ回路９２０が
設けられた状態が一例として示される。
【０３５１】ワード線ＷＬ００〜ＷＬ０３のそれぞれに
対して、ＮＡＮＤ回路９２０の出力に従って、プリデコ
ーダ８５５からのプリデコード信号（Ｖｐｐ／接地電位
レベル）の信号を対応のワード線上へ伝達するためのＺ
デコーダ回路９５０ａ０〜９５０ａ３が設けられる。ワ
ード線ＷＬ１０〜ＷＬ１３に対してはそれぞれ同様にＮ
ＡＮＤ回路９２０の出力に従って、プリデコーダ回路８
５５からのプリデコード信号と対応のワード線上に伝達
するためのＺデコード回路９５０ｂ０、９５０ｂ１、９
５０ｂ２、および９５０ｂ３が設けられる。
【０３５２】Ｚデコード回路９５０ａ０〜９５０ａ３の
それぞれに対しては、４ウェイデコーダからのレベル変
換されたプリデコーダ信号の異なるものがそれぞれ与え
られる。同様に、Ｚデコード回路９５０ｂ０〜９５０ｂ
３に対しても４ウェイデコーダからのレベル変換された
プリデコード信号の異なるものがそれぞれ与えられる。
１つのＺデコード回路９５０（９５０ａ０〜９５０ａ３
および９５０ｂ０〜９５０ｂ３を総称的に示す）へは相
補な信号対が与えられる。たとえばＺデコード回路９５
０ａ０に対しては、プリデコード信号ＡＬＰＨ００およ
び／ＡＬＰＨ００が与えられる。信号ＡＬＰＨに付され
た算用数字とワード線に付された算用数字とは互いに対
応している。
【０３５３】Ｚデコード回路９５０ａ０〜９５０ａ３お
よび９５０ｂ０〜９５０ｂ３は同一の構成を備える。代
表的にＺデコード回路９５０ａ０の構成について説明す
る。
【０３５４】Ｚデコード回路９５０ａ０はその一方導通
端子に信号ＡＬＰＨ００を受けるとともにそのゲートに
ＮＡＮＤ回路９２０の出力を受けるｐチャネルＭＯＳト
ランジスタ９６１と、ワード線ＷＬ００と接地電位との
間に接続され、そのゲートにＮＡＮＤ回路９２０の出力
を受けるｎチャネルＭＯＳトランジスタ９６２と、ワー
ド線ＷＬ００と接地線電位との間に設けられ、そのゲー
トに信号／ＡＬＰＨ００を受けるｎチャネルＭＯＳトラ
ンジスタ９６３を含む。次に動作について説明する。
【０３５５】ＮＡＮＤ回路９２０は、選択状態となった
ときその出力は接地電位レベルのローレベルである。
今、信号ＡＬＰＨ００が高電圧Ｖｐｐレベルであり、信
号／ＡＬＰＨ００が接地電位レベルのローレベルの状態
を考える。この状態においては、Ｚデコード回路９５０
ａ０においては、ｐチャネルＭＯＳトランジスタ９６１
がオン状態、ＭＯＳトランジスタ９６２および９６３が
ともにオフ状態となる。したがって、ワード線ＷＬ００
上へは高電圧Ｖｐｐレベルの信号ＡＬＰＨ００がワード
線駆動信号として伝達され、ワード線ＷＬ００は書込高
電圧Ｖｐｐレベルにまでその電位が上昇する。
【０３５６】信号ＡＬＰＨ００が接地電位レベルのロー
レベルであり、信号／ＡＬＰＨ００が書込高電圧Ｖｐｐ
レベルのハイレベルのとき、ＮＡＮＤ回路９２０の出力
が接地電位レベルのローレベルのとき、ＭＯＳトランジ
スタ９６１および９６２はともオフ状態となり、ＭＯＳ
トランジスタ９６３がオン状態となる。これによりワー
ド線ＷＬ００は接地電位レベルのローレベルに保持され
る。したがって、ＮＡＮＤ回路９２０が選択状態のとき
には、信号ＡＬＰＨ００〜ＡＬＰＨ０３および／ＡＬＰ
Ｈ００〜／ＡＬＰＨ０３により対応のワード線が選択／
非選択状態とされる。
【０３５７】メモリアレイブロック８７５ａおよび８７
５ｂのいずれにおいてワード線が選択されるかはブロッ
ク指定信号φＢＳにより設定される。非選択のメモリア
レイブロックに対しては、ブロック指定信号φＢＳは接
地電位レベルのローレベルであり、信号ＡＬＰＨａ０
（図４７参照）は接地電位レベルのローレベルである。
したがって、すべてＭＯＳトランジスタ９６３がオン状
態となり、接地電位レベルにワード線が保持され、ワー
ド線は非選択状態に維持される。
【０３５８】通常のデータ読出時においては、４ウェイ
デコーダの出力は電源電位Ｖｃｃレベルである。したが
って、選択ワード線の電位は動作電源電圧Ｖｃｃレベル
となる。
【０３５９】この実施例６に示す構成においても、アド
レス変換機能付ロウアドレスバッファを用いることによ
り、消去前書込時において複数の隣接するワード線を同
時に選択状態とすることができ、確実にメモリセルに対
し消去前書込を実行することができる。
【０３６０】また、この実施例６に示す構成において
は、ワード線を書込高電圧Ｖｐｐレベルにまで昇圧させ
るための高電圧スイッチが設けられていないため、回路
規模を大幅に低減することができる。
【０３６１】なお上記実施例１ないし６に示す構成にお
いては、フローティングゲートへ電子を注入する動作を
「書込」と称し、フローティングゲートから電子を引抜
く動作を「消去」として述べている。これは逆の状態、
すなわちフローティングゲートに電子を注入する動作が
「消去」動作であり、フローティングゲートから電子を
引抜く動作が「書込」動作であってもよい。
【０３６２】また、上記実施例１−６においては、消去
前書込動作時においてのみ隣接するワード線が複数本同
時に選択状態とされている。セクタ消去型の不揮発性メ
モリセルにおいて、セクタ単位として１本のワード線が
用いられた場合、隣接する複数のワード線を同時に選択
状態とすれば、２つのセクタに対し同時に消去動作を実
行することができる。したがって、この複数の隣接する
ワード線を同時に選択する構成は、「消去前書込」に対
してのみならず、セクタ単位の消去を行なうセクタ消去
型不揮発性半導体記憶装置などにおいても適用可能であ
る。
【０３６３】図５１ないし図５３は、不揮発性半導体記
憶装置の全体の構成の一例を示す図である。図５１ない
し図５３においては、１６Ｍビット一括消去型不揮発性
半導体記憶装置の構成が一例として示される。図５１な
いし図５３を参照して、不揮発性半導体記憶装置は、８
個の大メモリブロックＰ０〜Ｐ７を含む（図５２および
図５３参照）。大メモリブロックＰ０〜Ｐ７の各々は、
４つのメモリブロックＢｊ０〜Ｂｊ３を含む。ただしｊ
＝０〜７である。消去動作は小メモリブロックＢｊｋ単
位で実行される（ただしｋ＝０〜３である）。
【０３６４】メモリブロックＰ０およびＰ１の間にロウ
デコーダ１８９０ａが配置され、大メモリブロックＰ２
およびＰ３の間にロウデコーダ１８９０ｂが配置され、
大メモリブロックＰ４およびＰ５の間にロウデコーダ１
８９０ｃが配置される。大メモリブロックＰ６およびＰ
７の間にロウデコーダ１８９０ｄが配置される。ロウデ
コーダ１８９０ａ〜１８９０ｄは、図４４に示すＺデコ
ーダ８９０ａおよび８９０ｂならびに３入力ＮＡＮＤ部
８９５を各々含む。
【０３６５】ロウデコーダ１８９０ａ〜１８９０ｄの各
々は、図４４に示すロウデコーダ８８０に対応する。大
メモリブロックＰｊにおいては、小メモリブロックＢｊ
０〜Ｂｊ３においてワード線が共有される。小メモリブ
ロックＢｊｋは、６４Ｋビット×８（Ｉ／Ｏ）ビット＝
５１２Ｋビットのメモリセルを含む。この不揮発性半導
体記憶装置は×８ビットのマルチビットデータを記憶す
る。
【０３６６】ロウデコーダ１８９０ａおよび１８９０ｂ
の間に４ウェイデコーダ１８７０ａが配置され、ロウデ
コーダ１８９０ｃおよび１８９０ｄの間に４ウェイデコ
ーダ１８７０ｂが配置される。４ウェイデコーダ１８７
０ａは、大メモリブロックＰ０〜Ｐ３それぞれに対応し
て設けられる４ウェイデコーダ回路♯０〜♯３を含む。
４ウェイデコーダ１８７０ｂは、大メモリブロックＰ４
〜Ｐ７それぞれに対応して設けられる４ウェイデコーダ
回路♯４〜♯７を含む。
【０３６７】大メモリブロックＰ０〜Ｐ７それぞれに対
応してＹゲート１９２０−０〜１９２０−７およびソー
ス線スイッチ１９３０−０〜１９３０−７が設けられ
る。大メモリブロックＰ０およびＰ２に共有されるよう
にセンスアンプおよび書込回路１９４０ａが設けられ、
大メモリブロックＰ１およびＰ３に共有されるようにセ
ンスアンプ／書込回路１９４０ｂが設けられ、大メモリ
ブロックＰ４およびＰ６に共有されるようにセンスアン
プ／書込回路１９４０ｃが設けられ、大メモリブロック
Ｐ５およびＰ７に共有されるようにセンスアンプ／書込
回路１９４０ｄが設けられる。
【０３６８】ソース線は小メモリブロックＢｊｋにおい
て共通に接続されている。ソース線スイッチ１９３０−
０〜１９３０−７は、各小メモリブロック単位で独立に
駆動可能なスイッチ回路を備えている。このソース線ス
イッチ１９３０−０〜１９３０−７は、動作モードおよ
び小メモリブロック選択信号に従って高電圧および接地
電位のいずれかを対応の小メモリブロックＢｊｋのソー
ス線に与える。
【０３６９】Ｙゲート１９２０−０〜１９２０−７は、
小メモリブロック選択信号により指定された小メモリブ
ロックの選択されたビット線を対応のセンスアンプ／書
込回路１９４０ｘへ接続する。
【０３７０】この不揮発性半導体記憶装置は×８ビット
構成であるため、同時に８個のＹゲートが導通状態とさ
れる。列選択を行なうために、大メモリブロックＰ０お
よびＰ２に対しコラムデコーダ／Ｙゲートドライバ１９
１０ａが設けられ、大メモリブロックＰ１およびＰ３に
対してコラムデコーダ／Ｙゲートドライバ１９１０ｂが
設けられる。大メモリブロックＰ４およびＰ６に対して
コラムデコーダ／Ｙゲートドライバ１９１０ｃが設けら
れる。大メモリブロックＰ５およびＰ７に対してはコラ
ムデコーダ／Ｙゲートドライバ１９１０ｄが設けられ
る。Ｙゲートドライバは、動作モードに応じて、ビット
線の電位が異なるため、ビット線に高電圧を印加する場
合にＹゲートへ与えられる電圧を高くする。コラムデコ
ーダは、小メモリブロック選択信号に従って、指定され
た小メモリブロックに対してのみＹゲート選択信号を伝
達する。
【０３７１】図５１に示すように、外部アドレス信号は
アドレスビットＡ０〜Ａ２０を含む。アドレス信号ビッ
トＡ１８およびＡ２０はブロックデコーダ１８６０へ与
えられる。このブロックデコーダ１８６０は、図４４に
示すブロックデコーダ８６０に対応する。ブロックデコ
ーダ１８６０は、３ビットのアドレス信号Ａ１８および
Ａ２０をデコードし、そのデコード結果を４ウェイデコ
ーダ１８７０ａおよび１８７０ｂへ与える。８つの４ウ
ェイデコーダ回路♯０〜♯７のうちの１つの４ウェイデ
コーダ回路のみが活性状態とされる。図４４に示す構成
において、一方の４ウェイデコーダのみが活性状態とさ
れる構成に対応する。このブロックデコーダ１８６０の
デコード信号はまたソース線スイッチへも与えられる。
これにより、指定された大メモリブロックに対するソー
ス線スイッチが選択状態とされる。
【０３７２】アドレス信号ビットＡ０〜Ａ９はロウ系プ
リデコーダ１８５０へ与えられる。このロウ系プリデコ
ーダ１８５０は、図４４に示す構成において、プリデコ
ーダ８５０および８５５に対応する。このロウ系プリデ
コーダ１８５０へは、また消去前書込動作時において内
部で発生された内部アドレス信号ＡＸが与えられる（ア
ドレス決定回路を介して）。このロウ系プリデコーダ１
８５０の出力は図４４にも示すように、４ウェイデコー
ダ１８７０ａおよび１８７０ｂへ与えられるとともに、
ロウデコーダ１８９０ａ〜１８９０ｄへ与えられる。４
ウェイデコーダ１８７０ａおよび１８７０ｂへ与えられ
るのが、図４４に示すプリデコーダ１８５０の出力に対
応する。
【０３７３】アドレス信号ビットＡ１６およびＡ１７は
小ブロックデコーダ１８１０へ与えられる。小ブロック
デコーダ１８１０は、選択された大メモリブロックのう
ちに含まれる４つの小メモリブロックＢｘ０〜Ｂｘ３か
ら１つの小メモリブロックを選択するために用いられ
る。この小ブロックデコーダ１８１０の出力はコラムデ
コーダ１９１０ａ〜１９１０ｄへ与えられるとともにソ
ース線スイッチ１９３０−０〜１９３０−７へ与えられ
る。これにより、選択された大メモリブロックにおい
て、選択された小メモリブロックに対して設けられたソ
ース線スイッチのみが活性状態とされる。コラムデコー
ダ１９１０ａ〜１９１０ｄは、この選択された小メモリ
ブロックに対してのみ列選択信号を発生する。
【０３７４】アドレス信号ビットＡ１０〜Ａ１５は、コ
ラム系プリデコーダ１８２０へ与えられる。このコラム
系プリデコーダ１８２０の出力はコラムデコーダ１９１
０ａ〜１９１０ｄへ与えられる。６ビットのアドレス信
号により、コラムデコーダは、選択された小メモリブロ
ックにおいて８ビットのメモリセル、すなわち８個のＹ
ゲートを同時に選択状態とする。次に消去時の動作につ
いて説明する。
【０３７５】消去動作は小メモリブロック単位で実行さ
れる。今ブロックＢ００を消去する場合の動作について
説明する。消去動作時においては、すべてのワード線は
“Ｌ”に保持される。ブロックデコーダ１８６０および
小ブロックデコーダ１８１０により選択された小メモリ
ブロックＢ００に対応して設けられたソース線スイッチ
回路が活性状態とされる。このとき高電圧発生回路から
発生された高電圧が、選択された小メモリブロックＢ０
０に対応して設けられたソース線スイッチ回路を介して
小メモリブロックＢ００のソース線に印加される。その
他の小メモリブロックにおいては、ソース線はすべて対
応のソース線スイッチ回路を介して接地電位に保持され
る。これにより、ブロックＢ００においてのみメモリセ
ルのコントロールゲート（ワード線）とソースとの間に
高電界が印加され、フローティングゲート内の電子が引
き抜かれ、消去が行なわれる。
【０３７６】上述のように、小メモリブロック単位で一
括消去が行なわれる場合においても、消去前動作時にお
いて、内部アドレス信号ＩＮＴＡＸをアドレス決定回路
により両選択状態として両選択状態のアドレス信号ＡＸ
としてロウ系プリデコーダ１８５０へ与えることによ
り、不良ワード線の救済を行なうロウリダンダンシー回
路を使用することができる。
【０３７７】［実施例７］図５４は、不揮発性半導体記
憶装置のメモリアレイの列選択部の構成を示す図であ
る。この図５４に示す不揮発性半導体記憶装置のメモリ
アレイは、図５１ないし図５３に示す不揮発性半導体記
憶装置における１つの小メモリブロックに含まれる１つ
のＩＯブロックに対応する。メモリセルアレイが×８ビ
ットの構成の場合、図５４に示すアレイ構成が１つの小
メモリブロック内において８個設けられる。
【０３７８】図５４において、メモリセルアレイは、行
および列のマトリックス状に配列される複数の不揮発性
メモリセルＭＣを含む。メモリセルＭＣの各行に対応し
て、ワード線ＷＬ０ないしＷＬ１０２３が配置される。
ワード線ＷＬ０ないしＷＬ１０２３の各々には、対応の
行のメモリセルのコントロールゲートが接続される。
【０３７９】メモリセルＭＣの各列に対応してビット線
が配列される。ＢＬの各々には、対応の列のメモリセル
ＭＣのトランジスタのドレインが接続される。ビット線
は１６本を１組として配設される。１６本のビット線の
組のうち１本のビット線を選択するためにＹゲートトラ
ンジスタＹＧ０ないしＹＧ１５が設けられる。Ｙゲート
トランジスタＹＧ０〜ＹＧ１５の各々のゲートへは、Ｙ
選択信号Ｙ０〜Ｙ１５が与えられる。したがって、Ｙゲ
ートトランジスタＹＧｉは、１６本のビット線ごとに設
けられる。図５４に示す構成において、この１６本のビ
ット線の組が４つ設けられる。
【０３８０】４つのビット線の組から１つのビット線の
組を選択するために、ＺゲートトランジスタＺＧ０〜Ｚ
Ｇ３が設けられる。ＺゲートトランジスタＺＧ０〜ＺＧ
３のゲートへは、Ｚ選択信号Ｚ０〜Ｚ３が与えられる。
ＺゲートトランジスタＺＧ０〜ＺＧ３は、選択されたビ
ット線を内部データ線２００４に接続する。内部データ
線２００４上のデータはセンスアンプ２００２により検
出され、該検出結果を示すデータ信号が出力バッファ２
０００へ与えられる。出力バッファ２０００から出力デ
ータＱが出力される。
【０３８１】このメモリセルアレイにおいては、ワード
線ＷＬ０〜ＷＬ１０２３と平行にソース線が配設されて
おり、これらのソース線はメインソース線ＳＬに接続さ
れ、このメモリセルアレイ（小メモリブロック）に対応
して設けられたソース線スイッチ回路に接続される。
【０３８２】図５５は、１つの大メモリブロックに関連
する部分の構成を示す図である。大メモリブロックＰ
は、４つの小メモリブロックＢ１〜Ｂ４を含む。小メモ
リブロックＢ１〜Ｂ４の各々は、８個のＩＯブロックＩ
／Ｏ０〜Ｉ／Ｏ７を含む。小メモリブロックＢ１〜Ｂ４
によりワード線ＷＬが共有される。ワード線ＷＬ上へ
は、ロウデコーダ１８９０からの行選択信号が伝達され
る。
【０３８３】小メモリブロックＢ１〜Ｂ４それぞれに対
応してＩＯゲート１９２０ａ、１９２０ｂ、１９２０
ｃ、および１９２０ｄが設けられる。このＩＯゲート１
９２０ａ〜１９２０ｄの各々は、図５４に示すＺゲート
トランジスタおよびＹゲートトランジスタ両者を含む。
【０３８４】小メモリブロック各々に対応してコラムデ
コード回路１９１０−１〜１９１０−４が設けられる。
コラムデコード回路１９１０−１〜１９１０−４の各々
は、小ブロックデコーダ１８１０からのブロック選択信
号に応答して活性化され、コラム系プリデコーダ１８２
０から与えられたプリデコード信号をデコードし、対応
の小メモリブロックにおいてＩＯブロックＩ／Ｏ０〜Ｉ
／Ｏ７各々から１ビットのメモリセルを選択する（通常
動作時において）。小ブロックデコーダ１８１０および
コラム系プリデコーダ１８２０は図５１に示すものと同
様の構成を備える。小ブロックデコーダ１８１０は、ア
ドレス信号Ａ１６およびＡ１７をデコードし、４つの小
メモリブロックＢ１〜Ｂ４のうちの１つの小メモリブロ
ックを選択する信号を発生する。コラム系プリデコーダ
１８２０はアドレス信号Ａ１０〜Ａ１５をプリデコード
し、コラムデコード回路１９１０−１〜１９１０−４へ
プリデコード信号を与える。
【０３８５】ＩＯゲート１９２０（１９２０ａ〜１９２
０ｄ）により選択された８ビットのメモリセルのデータ
は８ビット幅の内部データバス２０１１を介してセンス
アンプ回路２０１０へ与えられる。センスアンプ回路２
０１０は、図５４に示すセンスアンプ２００２を８個含
む。センスアンプ回路２０１０から８ビットの内部読出
データが生成される。出力回路２０１２は、センスアン
プ回路２０１０からの８ビット内部読出データをバッフ
ァ処理して８ビットの外部読出データＱ０〜Ｑ７を生成
する。
【０３８６】図５６は、図５５に示す１つの小メモリブ
ロックに対応して設けられたコラムデコード回路の構成
を示す図である。図５６において、コラムデコード回路
１９１０は、アドレス信号Ａ１０〜Ａ１５および／Ａ１
０〜／Ａ１５をデコードするデコードステージ２０１５
と、テスト動作モード時に活性状態（ローレベル）とな
るテストモード指示信号／ＴＥＳＴに従ってこのデコー
ドステージ２０１５の出力をすべて選択状態に設定する
出力制御ステージ２０２０を含む。このコラムデコード
回路１９１０へは、コラム系プリデコーダ１８２０（図
５５参照）からプリデコード信号が与えられるが、図５
６においては、アドレス信号とＺ信号およびＹ信号との
対応関係を明確にするために、デコードステージ２０１
５へはアドレスバッファからの内部アドレス信号が与え
られるように示される。またデコードステージ２０１５
は、図５５に示す小ブロックデコーダ１８１０からのブ
ロック選択信号に応答して活性化される。図面の煩雑化
を避けるために、この小ブロックデコーダ１８１０から
与えられるブロック選択信号はデコードステージ２０１
５全体へ与えられるようにのみ示される。
【０３８７】デコードステージ２０１５ａは、アドレス
信号Ａ１４およびＡ１５をデコードする２入力ＮＡＮＤ
ゲートＺＮ０〜ＺＮ３を含む。
【０３８８】ＮＡＮＤゲートＺＮ０は、アドレス信号／
Ａ１４および／Ａ１５がともに“Ｈ”のときに選択状態
とされて“Ｌ”の信号を出力する。ＮＡＮＤゲートＺＮ
１は、アドレス信号Ａ１４および／Ａ１５がともに
“Ｈ”のときに“Ｌ”の信号を出力する。ＮＡＮＤゲー
トＺＮ２は、アドレス信号Ａ１５および／Ａ１４がとも
に“Ｈ”のときに“Ｌ”の信号を出力する。ＮＡＮＤゲ
ートＺＮ３は、アドレス信号Ａ１４およびＡ１５がとも
に“Ｈ”のときに“Ｌ”の信号を出力する。
【０３８９】Ｙデコードステージ２０１５ｂは、アドレ
ス信号Ａ１０〜Ａ１３により、１６個のＹゲートトラン
ジスタのうち１つのＹゲートトランジスタを選択状態と
するために、１６個の４入力ＮＡＮＤゲートＹＮ０〜Ｙ
Ｎ１５を含む。ＮＡＮＤゲートＹＮ０は、アドレス信号
／Ａ１０、／Ａ１１、／Ａ１２、および／Ａ１３がすべ
て“Ｈ”のときに“Ｌ”の信号を出力する。ＮＡＮＤゲ
ートＹＮ１５は、アドレス信号Ａ１０〜Ａ１３がすべて
“Ｈ”のときに“Ｌ”の信号を出力する。
【０３９０】このＮＡＮＤゲートＺＮ０〜ＺＮ３および
ＹＮ０〜ＹＮ１５へ、ブロック選択信号が与えられる。
ブロック選択信号は、選択時において“Ｈ”となり、デ
コードステージ２０１５を活性化する。
【０３９１】出力制御ステージ２０２０は、デコードス
テージ２０１５のＮＡＮＤゲートＺＮ０〜ＺＮ３および
ＹＮ０〜ＹＮ１５それぞれに対応して設けられる２入力
ＮＡＮＤゲートＴＺＮ０〜ＴＺＮ３およびＴＹＮ０〜Ｔ
ＹＮ１５を含む。ＮＡＮＤゲートＴＺＮ０〜ＴＺＮ３お
よびＴＹＮ０〜ＴＹＮ１５は、そのそれぞれの一方入力
に、デコードステージ２０１５の対応のＮＡＮＤゲート
の出力を受け、それぞれの他方入力に共通にテスト指示
信号／ＴＥＳＴを受ける。ＮＡＮＤゲートＴＺＮ０〜Ｔ
ＺＮ３からＺ選択信号Ｚ０〜Ｚ３がそれぞれ出力され
る。ＮＡＮＤゲートＴＹＮ０〜ＴＹＮ１５からそれぞれ
Ｙ選択信号Ｙ０〜Ｙ１５が出力される。
【０３９２】出力制御ステージ２０２０において、テス
トモード指示信号／ＴＥＳＴが“Ｈ”の場合には、ＮＡ
ＮＤゲートＴＺＮ０〜ＴＺＮ３およびＴＹＮ０〜ＴＹＮ
１５はすべてインバータとして機能する。テストモード
指示信号／ＴＥＳＴが“Ｌ”にあり、テスト動作モード
を示しているとき、Ｚ選択信号Ｚ０〜Ｚ３およびＹ０〜
Ｙ１５はすべて“Ｈ”となる（ブロック選択信号の状態
にかかわらず）。次に図５４ないし図５６に示す回路の
動作をその動作フロー図である図５７を参照して説明す
る。
【０３９３】不揮発性半導体記憶装置の製造工程の完了
後、まずワード線の良／不良がテストされる。この状態
においては、メモリセルＭＣ（図５４参照）はすべて消
去状態にあり、メモリセルＭＣは小さな正の値のしきい
値電圧Ｖｔｈを有している。まず外部からまたは内部で
テストアドレスを発生する。このテストアドレスに従っ
て図５５に示すロウデコーダ１８９０により、１つの大
メモリブロックＰ２においてワード線ＷＬが選択状態と
される。このときワード線選択動作と合わせてテストモ
ード指示信号／ＴＥＳＴが活性状態の“Ｌ”に設定され
る。これにより、図５６に示すように、Ｚ選択信号Ｚ０
〜Ｚ３およびＹ選択信号Ｙ０〜Ｙ１５がすべて“Ｈ”と
なり、ＺゲートトランジスタＺＧ０〜ＺＧ３およびＹゲ
ートトランジスタＹＧ０〜ＹＧ１５がすべて導通状態と
される。これにより内部データバス線２００４へは、す
べてのメモリセルのデータが読出される。選択されたワ
ード線ＷＬに不良が存在しない場合には、選択ワード線
ＷＬの電位はたとえば５Ｖの電位レベルに上昇する。メ
モリセルＭＣはすべて消去状態にある。したがって、少
なくとも１つのメモリセルを介して読出電流が流れるた
め、センスアンプ２００２（図５４参照）からはデータ
“１”を示す内部読出データが生成され、出力バッファ
２０００を介して外部へ読出データ“１”が出力され
る。
【０３９４】選択ワード線ＷＬがショート不良を生じさ
せている場合には、この選択ワード線ＷＬの電位は十分
に上昇しない。したがって、この選択ワード線ＷＬに接
続されるメモリセルはすべてオフ状態となり、いずれの
ビット線にもメモリセルを介してリード電流が流れな
い。したがってこの場合センスアンプ２００２からはデ
ータ“０”を示す内部読出データが出力され、出力バッ
ファ２０００を介して“０”の出力データＱが出力され
る（ステップＳ２０）。
【０３９５】図５５に示す構成において、センスアンプ
回路２０１０および出力回路２０１２からは８ビットの
データＱ０〜Ｑ７が出力される。この８ビットのデータ
Ｑ０〜Ｑ７がすべて“０”の場合にはワード線ＷＬにシ
ョート不良が存在していると判別され、そのワード線の
アドレスが記憶される（ステップＳ２１）。この不良ワ
ード線アドレスの記憶は、テストアドレスが外部から与
えられる場合には、外部の記憶装置に記憶される。不良
判別のために、出力回路２０１２（図５５参照）から出
力される読出データＱ０〜Ｑ７のＮＯＲをとり、ワード
線のショート不良発生の有無を判別するように構成され
てもよい。
【０３９６】読出データＱ０〜Ｑ７のうち少なくとも１
つがデータ“１”の場合にはワード線ショート不良では
ないため、次いで選択されたワード線が最後のワード線
であるか否かの判別が行なわれる（ステップＳ２２）。
このときまた、不良ワード線アドレスを記憶するステッ
プＳ２１が完了すると、ステップＳ２２の判別動作が実
行される。
【０３９７】最後のワード線ではない場合には、ワード
線アドレスを増分または減分して次のワード線を選択
し、再びステップＳ２０の動作を実行する。
【０３９８】ステップＳ２２において、最後のワード線
であると判別された場合には、ステップＳ２１において
記憶されたアドレスを検索し、その記憶アドレスの解析
を実行する（ステップＳ２４）。この検索結果および解
析結果に基づいて、まずワード線ショート不良が存在す
るか否かの判別が行なわれる（ステップＳ２６）。ワー
ド線ショート不良が存在する場合には、ステップＳ２１
において、不良ワード線アドレスが記憶されている。こ
の記憶アドレスが存在するか否かを判別することにより
ワード線ショート不良の存在／非存在の判別が行なわれ
てもよい。また、ステップＳ２１において、不良ワード
線のアドレスを記憶したときに、ワード線ショート不良
を示すフラグがセット状態とされてもよい。
【０３９９】ステップＳ２６において、ワード線ショー
ト不良が存在しないと判別された場合には、このワード
線ショート不良検出動作は完了する。
【０４００】ワード線ショート不良が存在すると判別さ
れた場合には、この記憶アドレスを解析し、このワード
線ショート不良が隣接するワード線において存在してい
るか否かの判別が行なわれる（ステップＳ２８）。ワー
ド線ショート不良が複数本存在しかつこの不良ワード線
が隣接していない場合には、この不揮発性半導体記憶装
置は不良品として処置される。ワード線救済のためのロ
ウリダンダンシーは、ロウデコーダにより隣接する４本
のワード線が１つの組として選択されており、隣接ワー
ド線のみを救済することができるためである。このとき
ワード線ショート不良が１本しか存在しない場合、この
ショート不良を生じたワード線の電位を上昇させる方法
はないため、また同様にこの不揮発性半導体記憶装置は
不良品として処置される。ワード線ショート不良が隣接
するワード線において存在している場合には、スペアワ
ード線と置換えられる（ステップＳ３０）。このスペア
ワード線との置換は、先に図２５において示したリペア
アドレス設定回路およびリペア使用ヒューズを用いるこ
とにより実行される。ここで、ワード線ショート不良が
隣接するワード線において存在しているか否かは、物理
アドレスを見ることにより容易に識別することができ
る。隣接ワード線のショート不良が隣接ワード線間ショ
ートでない場合、後のメモリセルデータのリード／ライ
トテストにより、このメモリは不良と識別できる。
【０４０１】上述の一連の動作により、ワード線ショー
ト不良のテスト動作が完了する。ワード線テストショー
ト不良テスト動作以外においては、テスト動作モード指
示信号／ＴＥＳＴは“Ｈ”に設定される。この状態にお
いては、コラムデコード回路１９１０は、与えられたア
ドレス信号Ａ１０〜Ａ１５に従って１本のビット線（１
つのＩＯブロックについて）を選択する。
【０４０２】このワード線ショート不良検出方法に従え
ば、１本のワード線に対し一度データ読出を行なうこと
により、ワード線ショート不良を検出することができ、
大幅にテスト時間を短縮することができる。
【０４０３】また、テスト動作モード指示信号／ＴＥＳ
Ｔは、ワード線ショート不良検出動作期間活性状態の
“Ｌ”に設定されてもよい。また、データを読出してか
ら、ショート不良が生じているか否かを判別し、この判
別結果に従ってアドレスを記憶する間ワード線がすべて
非選択状態とされる期間が存在する場合には、テストモ
ード指示信号／ＴＥＳＴは、ワード線の選択動作と同期
して活性状態とされてもよい。外部からアドレスが与え
られる場合、このテストアドレスの印加と同期してテス
トモード指示信号／ＴＥＳＴを活性状態の“Ｌ”とすれ
ばよい。
【０４０４】また言うまでもないが、このワード線ショ
ート不良検出テストにおいては、１つの大メモリブロッ
クＰにおいて、ソース線ＳＬ（図５４参照）はすべてソ
ース線スイッチ回路を介して接地電位に接続されてい
る。図５１に示す小ブロックデータの出力をテスト動作
時にすべて選択状態とする。これは図５６の構成と同様
の構成により実現できる。
【０４０５】図５８は、ワード線不良検出の他の方法を
示す図である。以下、図５８を参照して、このワード線
ショート不良検出動作について説明する。
【０４０６】図５８に示すワード線ショート不良検出動
作においては、隣接する２本のワード線が同時に選択状
態とされる。ＹゲートトランジスタおよびＺゲートトラ
ンジスタはすべて導通状態とされる。これは図５７に示
す動作フロー図と同様である。図５７に示す動作フロー
と同様に、この状態でデータを読出してその読出したデ
ータが“０”であるか“１”であるかの判別を行なう
（ステップＳ４０）。隣接する２本のワード線を同時に
選択状態としたとき、隣接する２本のワード線間にショ
ートが存在していない場合、少なくとも１ビットのメモ
リセルを介して電流が流れる。したがって、この場合に
は、読出データは“１”となる。読出データＱ（Ｑ０〜
Ｑ７）が“０”となるのは、隣接する２本のワード線の
両方に他の信号線または接地線とのショートが存在して
いる場合である。この場合は、ワード線救済を行なうこ
とはできない。したがってデータ“０”が読出された場
合には、この不揮発性半導体記憶装置は不良品として処
置される。
【０４０７】データ“１”が読出された場合、次いでこ
の選択された２本のワード線は最後のワード線を含んで
いるか否かの判別が行なわれる。まだ最後のワード線が
選択されていない場合には、再びワード線アドレスを増
分または減分してステップＳ４０を再び繰返す。
【０４０８】ステップＳ４２において、最後のワード線
が選択されたと判断された場合、次いで１本ずつワード
線の選択が行なわれる。すなわち、隣接する２本のワー
ド線を同時に選択し、かつ次いですべてのＩＯゲートを
同時に導通状態としてデータを読出した場合、いずれの
隣接する２本のワード線の組においてもデータ“１”が
読出された場合には、選択されたワード線の少なくとも
一方の電位が上昇していることを示している。すなわ
ち、ステップＳ４０およびＳ４２により、救済不能なワ
ード線不良を有する不揮発性半導体記憶装置を識別して
排除している。
【０４０９】ステップＳ４４においては、先の図５７に
示すフロー図と同様にして、１本のワード線を選択し、
すべてのＩＯゲートを同時に選択状態としてデータを読
出し、この読出したデータの“０”および“１”の判別
が行なわれる。データ“０”が読出された場合、そのワ
ード線アドレスを記憶する（ステップＳ４５）。ステッ
プＳ４４およびＳ４５の後、最後のワード線が選択され
たか否かの判別が行なわれる（ステップＳ４６）。最後
のワード線でない場合には、ステップＳ４４へ戻り、次
のワード線の選択およびすべてのＩＯゲート（Ｙゲー
ト）を導通状態とする。
【０４１０】ステップＳ４６において最後のワード線が
選択されたと判別された場合には、次いでステップＳ４
８へ移り、記憶したアドレスを検索する（ステップＳ４
８）。
【０４１１】次いでワード線ショート不良が存在するか
否かの判別が行なわれる（ステップＳ５０）。すなわ
ち、不良ワード線アドレスが全く記憶されていない場合
には、ワード線ショート不良が何ら存在しないため、こ
の不揮発性半導体記憶装置は良品であり、ワード線ショ
ート不良検出およびリペアは行なう必要がなく、テスト
動作を完了する。
【０４１２】一方、ワード線ショート不良が存在しかつ
隣接する場合、それは隣接ワード線間のショートを示し
ている。したがってこの記憶されたアドレスを複雑に解
析することなく隣接ワード線間ショートを生じているワ
ード線アドレスを特定することができる。この特定され
た不良ワード線アドレスを用いてスペアワード線と置換
を行なう（ステップＳ５２）。他のワード線ショート不
良は救済不能であり、不良品として処理される。
【０４１３】ステップＳ４０において隣接する２本のワ
ード線を同時に選択する手法は上述の実施例１ないし実
施例５に示した方法をそのまま利用することもできる。
このステップＳ４０およびＳ４２においては、不良ワー
ド線アドレスを特定する必要はないため、内蔵のアドレ
スカウンタを利用してワード線を選択してデータの読出
が行なわれてもよい。ステップＳ４４ないしＳ５２にお
いて、１本ずつのワード線が順次選択される。したがっ
て、この場合には通常の２進カウンタを用いアドレスを
発生する構成が利用される。
【０４１４】この図５８に示す構成においても、不良ワ
ード線アドレスを解析して隣接ワード線間ショート不良
が生じているか否かを判別する必要がない。また、すべ
てのＩＯゲート（ＹゲートおよびＺゲート）を同時に選
択状態としているため、高速でワード線の不良／良を判
別することができる。
【０４１５】
【発明の効果】以上のように、請求項１ないし７の発明
に従えば、消去前書込動作時などの所定の動作モード時
において物理的に隣接する複数のワード線（スペアワー
ド線およびノーマルワード線を含む）を同時に選択する
構成としたため、不良ワード線上のメモリセルに対して
も消去前書込を行なうことが可能となる。これにより、
不良ワード線上のメモリセルの過消去の問題が解決さ
れ、不良ワード線をスペアワード線で置換する冗長構成
をワード線に対しても利用することができ、製品歩留り
が大幅に改善される。
【０４１６】また、請求項８の発明に従えば、選択ワー
ド線の数が異なる動作モードそれぞれにおいてＩＯゲー
トをすべて同時に選択状態とし、この読出データの値に
従ってワード線の良／不良を検出し、また不良アドレス
を記憶しており、高速でワード線のショート不良を検出
することができる。これにより、不良ワード線をスペア
ワード線で置換することが可能となり、製品歩留りが大
幅に改善される。
【図面の簡単な説明】
【図１】この発明の第１の実施例である不揮発性半導体
記憶装置の全体の構成を示す図である。
【図２】この発明の第１の実施例の動作原理を図示する
図である。
【図３】この発明の第１の実施例において用いられるプ
リデコーダの構成を示す図である。
【図４】この発明の第１の実施例におけるプリデコーダ
出力部とロウデコーダ入力部の構成を示す図である。
【図５】この発明の第１の実施例におけるプリデコーダ
とロウデコーダ部分の構成を示す図である。
【図６】図１に示すアドレス変換機能付ロウアドレスバ
ッファの機能的構成を示す図である。
【図７】図６に示すアドレス決定回路の構成を示す図で
ある。
【図８】この発明の第１の実施例における消去前書込動
作時におけるワード線選択動作を示す図である。
【図９】この発明の第１の実施例におけるワード線選択
動作を示す図である。
【図１０】この発明の第１の実施例におけるワード線選
択動作を示す図である。
【図１１】この発明の第１の実施例におけるワード線選
択動作を示す図である。
【図１２】この発明の第１の実施例におけるワード線選
択動作を示す図である。
【図１３】この発明の第１の実施例におけるワード線選
択動作を示す図である。
【図１４】この発明の第１の実施例におけるワード線選
択動作を示す図である。
【図１５】図１に示すアドレス変換機能付ロウアドレス
バッファの具体的構成を示すブロック図である。
【図１６】図１に示すアドレス変換機能付ロウアドレス
バッファの構成を示すブロック図である。
【図１７】図１５および図１６に示すＳＴＸ発生回路の
構成を示す図である。
【図１８】図１７に示すラッチ回路の具体的構成を示す
図である。
【図１９】図１８に示すラッチ回路の動作を示す信号波
形図である。
【図２０】図１５および図１６に示すＳＴＸ発生回路の
制御信号発生シーケンスを示す信号波形図である。
【図２１】図１５および図１６に示すＢＯＨ／ＦＩＸ発
生回路の構成およびその入出力信号の関係を示す図であ
る。
【図２２】図１５および図１６に示す増分判定回路の構
成および動作波形を示す図である。
【図２３】この発明の一実施例におけるビット線選択信
号発生系およびビット線選択動作とワード線選択動作と
の関係を示す図である。
【図２４】この発明の第１の実施例におけるスペアワー
ド線およびノーマルワード線を選択するための構成を示
す図である。
【図２５】図２４に示すプリデコーダ、ヒューズ回路、
リペア制御回路および活性制御回路の構成を示す図であ
る。
【図２６】図２５に示すリペアアドレス設定回路部、ス
ペア駆動回路、および冗長制御回路の一部の構成を示す
図である。
【図２７】図２６に示すリペア使用ヒューズ回路の構成
およびその動作波形を示す図である。
【図２８】図２６に示すリペアアドレス設定回路の具体
的構成を示す図である。
【図２９】図２５に示す冗長制御回路の構成を示すブロ
ック図である。
【図３０】図２９に示す冗長制御回路の動作を示す信号
波形図である。
【図３１】２進数コードとグレイコードとの対応関係を
一覧にして示す図である。
【図３２】この発明の第２の実施例におけるアドレス発
生回路の構成を示す図である。
【図３３】図３２に示すアドレス発生回路とともに用い
られるアドレス決定回路の構成を示す図である。
【図３４】図３２に示すアドレス発生回路の変更例を示
す図である。
【図３５】この発明の第３の実施例である不揮発性半導
体記憶装置の全体の構成を示す図である。
【図３６】この発明の第３の実施例におけるビット線選
択方法を示す図である。
【図３７】この発明の第４の実施例である不揮発性半導
体記憶装置の全体の構成を示す図である。
【図３８】この発明の第４の実施例における消去前書込
動作を図解する図である。
【図３９】この発明の第４の実施例におけるロウデコー
ダ出力部の構成を示す図である。
【図４０】この発明の第５の実施例である不揮発性半導
体記憶装置の全体の構成を示す図である。
【図４１】図４０に示すデコードラッチの構成を示すブ
ロック図である。
【図４２】図４１に示すシフトラッチの具体的構成例を
示す図である。
【図４３】図４２に示すシフトラッチの動作を示す信号
波形図である。
【図４４】この発明の第６の実施例である不揮発性半導
体記憶装置の要部の構成を示す図である。
【図４５】図４４に示すプリデコーダ１の具体的構成例
を示す図である。
【図４６】図４４に示すプリデコーダ２、３、４の具体
的構成例を示す図である。
【図４７】図４４に示す４ウェイデコーダの具体的構成
例を示す図である。
【図４８】図４４に示す３入力ＮＡＮＤ部の構成例を示
す図である。
【図４９】図４８に示す３入力ＮＡＮＤ回路の具体的構
成例を示す図である。
【図５０】図４４に示すロウデコーダの具体的構成例を
示す図である。
【図５１】１６Ｍビット一括消去型不揮発性半導体記憶
装置のアドレス信号プリデコード部の構成を示す図であ
る。
【図５２】図５１に示すプリデコード回路とともに用い
られるメモリアレイ部の機能的構成を示す図である。
【図５３】図５２とともに用いられるメモリアレイ部の
構成を機能的に示す図である。
【図５４】ＩＯブロックの内部構成を概略的に示す図で
ある。
【図５５】１つの大メモリブロックの関連する回路の構
成を概略的に示す図である。
【図５６】図５５に示すコラムデコード回路の概略構成
を示す図である。
【図５７】この発明における不良ワード線救済方法を示
すフロー図である。
【図５８】この発明における不良ワード線アドレス救済
の他の動作フローを示す図である。
【図５９】従来の不揮発性メモリセルの断面構造を概略
的に示す図である。
【図６０】従来の不揮発性メモリセルの情報記憶態様を
示す図である。
【図６１】従来の不揮発性半導体記憶装置の全体の構成
を示す図である。
【図６２】消去前書込を行なう理由を説明するための図
である。
【図６３】過消去メモリセルの問題点を説明するための
図である。
【図６４】不揮発性半導体記憶装置における消去動作シ
ーケンスを示す図である。
【図６５】従来の不揮発性半導体記憶装置の問題点を説
明するための図である。
【図６６】従来の不揮発性半導体記憶装置の不良ワード
線救済手法を示す図である。
【図６７】従来の不揮発性半導体記憶装置のプリデコー
ダ部およびロウデコーダ入力部の構成を示す図である。
【図６８】従来の不揮発性半導体記憶装置のロウデコー
ダ部分の構成を示す図である。
【図６９】従来の高電圧スイッチ回路の具体的構成を示
す図である。
【符号の説明】
１８ 高電圧スイッチ ２０ Ｙゲート ２２ 入出力バッファ ２４ 書込／センスアンプ ２６ 制御バッファ ３０ 高電圧制御回路 ３２ アレイソーススイッチ １００ メモリアレイ １０２ メモリセルアレイ １０４ スペアロウ領域 １０６ スペアコラム領域 １１０ アドレスバッファ １１４ ロウデコーダ １１６ コラムデコーダ １２０ プリデコーダ １２２ コラムアドレスバッファ １２４ アドレス変換機能付ロウアドレスバッファ １３０ 制御回路 ２０１−１〜２０１−４ プリデコーダ ２１０ アドレス制御回路 ２１２ アドレス発生回路 ２１４ 選択回路 ２１６ アドレス決定回路 ２５０−（−１）〜２５０−ｍａ ＳＴＸ発生回路 ２６０−０〜２６０−ｍａ ＢＯＨ／ＦＩＸ発生回路 ２１２−０〜２１２−ｍａ 増分判定回路 ２１６−０〜２１６−ｍａ アドレス決定回路 ３５０ コラムカウンタ ３６０ プリデコーダ ３６２ ヒューズ回路 ３６４ リペア制御回路 ３６６ 活性制御回路 ３６８ プリデコーダ ３７０ リランダントデコーダ ３７２ ノーマルデコーダ ３７４ リランダンシーワード線領域 ３７６ ノーマルワード線領域 ４０２ａ リペアアドレスプログラム回路 ４０２ｂ リペアアドレスプログラム回路 ４１０ａ スペア駆動回路 ４１０ｂ スペア駆動回路 ４１２ 冗長制御回路 ５２４ 消去前書込用ロウデコーダ ５２６ 消去前書込用コラムデコーダ ５２８ 高電圧スイッチ ５３０ 消去前書込用プリデコーダ ５５０ 負電圧制御回路 ５７０ 高圧発生回路 ６５０ デコードラッチ ７００−０〜７００−ｍｒ シフトラッチ ８５０ プリデコーダ ８５５ プリデコーダ ８６０ ブロックデコーダ ８６５ Ｖｐｐ／Ｖｃｃ発生回路 ８７０，８７０ａ，８７０ｂ ４ウェイデコーダ ８７５ａ，８７５ｂ メモリアレイブロック ８８０ ロウデコーダ ８９０ａ，８９０ｂ Ｚデコーダ ８９５ ３入力ＮＡＮＤ部 ９２０ ３入力ＮＡＮＤ回路 ９５０ａ０〜９５０ａ３，９５０ｂ０〜９５０ｂ３ Ｚ
デコード回路 １００２ 第１のアドレスコード変換回路 １００４ 加算回路 １００６ 第２のアドレスコード変換回路 １００８ 行選択アドレスビット決定回路 １０３０ 行選択アドレス信号発生回路 １８１０ 小ブロックデコーダ １８２０ コラム系プリデコーダ １８５０ ロウ系プリデコーダ １８６０ ブロックデコーダ １９２０−０ Ｙゲート １９２０−１ Ｙゲート １９２０−２ Ｙゲート １９２０−３ Ｙゲート １９２０−４ Ｙゲート １９２０−５ Ｙゲート １９２０−６ Ｙゲート １９２０−７ Ｙゲート ２０００ 出力バッファ ２００２ センスアンプ ２００４ 内部データ線 １９１０−１ コラムデコード回路 １９１０−２ コラムデコード回路 １９１０−３ コラムデコード回路 １９１０−４ コラムデコード回路 ２０１０ センスアンプ回路 ２０１２ 出力回路 １９２０ａ ＩＯゲート １９２０ｂ ＩＯゲート １９２０ｃ ＩＯゲート １９２０ｄ ＩＯゲート ２０１５ デコードステージ ２０２０ 出力制御ステージ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 中山 武志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 大川 実 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 平６−28889（ＪＰ，Ａ) 特開 平４−159696（ＪＰ，Ａ) 特開 平４−26995（ＪＰ，Ａ) 特開 平５−2900（ＪＰ，Ａ) 特開 平６−309892（ＪＰ，Ａ) 英国特許出願公開2254173（ＧＢ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 不良ワード線救済用の冗長ワード線を含
    む複数のワード線と、 前記ワード線と交差する様に配設される複数のビット線
    と、 前記ワード線と前記ビット線との交差部に対応して配設
    される複数のメモリセルとを備え、 前記複数のメモリセルの各々は、通常動作時には関連の
    ワード線が選択状態のときに導通状態となる第１の状態
    と、関連のワード線が選択状態とされても非導通状態と
    なる第２の状態とのいずれの状態にも設定可能なメモリ
    トランジスタを含み、前記ワード線を選択するワード線選択信号を発生するロ
    ウデコーダ、 前記ワード線選択信号に応じて選択されるワード線に動
    作に応じた電圧を伝達する電圧スイッチ、 前記ロウデコーダと前記電圧スイッチとの間に設けら
    れ、前記通常動作モードと異なる所定の動作モード時に
    クロック信号に応じて順次互いに隣接する少なくとも２
    本のワード線を同時に選択する選択信号を生成する複数
    のシフトラッチ回路を含み、前記通常動作時には、前記
    ロウデコーダの出力の前記ワード線選択信号を前記電圧
    スイッチに与え、前記所定の動作モード時には、前記ワ
    ード線選択信号に変えて前記選択信号を前記電圧スイッ
    チに与えるデコードラッチ、 前記複数のビット線から少なくとも１本のビット線を選
    択するビット線選択手段、および前記所定の動作モード
    時、少なくとも前記選択されたワード線およびビット線
    上に、メモリトランジスタを前記第２の状態とする電圧
    を伝達する手段を備える、不揮発性半導体記憶装置。
  2. 【請求項２】 任意の互いに隣接するワード線に与えら
    れる行アドレスのハミング距離が１となるように各々に
    行アドレスが割り当てられる複数のワード線と、 前記ワード線と交差する様に配置される複数のビット線
    と、 前記ワード線と前記ビット線との交点に対応して配置さ
    れる複数の不揮発性メモリセルとを備え、 前記メモリセルの各々は、通常動作時に関連のワード線
    の選択非選択にかかわらず非導通状態となる第１の状態
    を有することが可能なメモリトランジスタを含み、 前記通常動作と異なる所定の動作モード時、互いに隣接
    する少なくとも２本のワード線を同時に選択するワード
    線選択手段を備え、 前記ワード線選択手段は、行アドレスの１ビットを無効
    状態にして行アドレスを発生する手段を含み、 少なくとも１本のビット線を選択するためのビット線選
    択手段、 前記所定の動作モード時、少なくとも前記ワード線選択
    手段および前記ビット線選択手段により選択されたワー
    ド線およびビット線の交点に対応して配置されるメモリ
    セルトランジスタを前記第１の状態とする手段とを含
    む、不揮発性半導体記憶装置。
  3. 【請求項３】 任意の互いに隣接するワード線に与えら
    れる行アドレスのハミング距離が１となるように各々に
    行アドレスが割り当てられ、行方向に配設される複数の
    ワード線、 列方向に配設される複数のビット線、 前記ワード線および前記ビット線の交差部に対応して配
    置される複数の不揮発性メモリセルを備え、 前記不揮発性メモリセルは、通常動作時に関連のワード
    線が選択状態とされても非導通状態となる第１の状態を
    有することが可能なメモリトランジスタを含み、 与えられたアドレスに従って対応のワード線を選択する
    ためのワード線選択信号を発生する行デコード手段と、 前記行デコート手段の出力に対応して設けられ、前記通
    常動作と異なる所定の動作モード時に活性化され前記行
    デコード手段の出力に代えて、互いに隣接する少なくと
    も２本のワード線を順次選択状態とするための信号を発
    生する信号発生手段と、 前記行デコード手段および前記信号発生手段の一方から
    与えられる選択信号に応答して対応のワード線を駆動す
    るワード線駆動手段と、 前記ビット線から少なくとも１本のビット線を選択する
    ビット線選択手段と、 前記所定の動作モード時に、少なくとも前記ワード線駆
    動手段およびビット線選択手段により選択されたワード
    線およびビット線上へ前記第１の状態とするための所定
    の電圧を各々伝達する手段とを備える、不揮発性半導体
    記憶装置。
  4. 【請求項４】 各々が半導体基板領域上に絶縁膜を介し
    て形成されるフローティングゲートを有しかつ行列状に
    配置される複数のメモリセルトランジスタを備え、 各前記メモリセルトランジスタは、通常動作時に選択状
    態とされたときに導通状態となる第１の状態と、選択状
    態とされても非導通状態となる第２の状態のいずれの状
    態にも設定可能であり、各々に１行の前記メモリセルトランジスタが接続される
    複数の通常ワード線と、 各々に１行の前記メモリセルトランジスタが接続され、
    不良の通常ワード線を置換する冗長ワード線と、 前記通常ワード線および前記冗長ワード線を選択するデ
    コーダ信号を出力するデコーダ回路と、 前記デコーダ信号を受け、前記通常ワード線および冗長
    ワード線のそれぞれに動作に応じた電圧を与える複数の
    スイッチと、 消去前書込指示信号に応じて、前記通常ワード線および
    冗長ワード線に対応するデコーダ信号をともに非活性と
    し、かつ前記デコード信号に代えて各前記スイッチに共
    通に消去前書込電圧を与える回路と、 前記消去前書込指示信号に応じて、前記通常ワード線お
    よび冗長ワード線 と前記半導体基板領域との間に電圧を
    印加する事により前記メモリセルトランジスタを前記第
    ２の状態とする半導体基板領域電圧印加手段とを備え
    る、不揮発性半導体記憶装置。
  5. 【請求項５】 行方向に配設される複数の通常ワード線
    と、 不良の通常ワード線を置換するための冗長ワード線と、 前記通常および冗長ワード線と交差する様に配置される
    複数のビット線と、 第１の動作モード時、冗長置換の有無に係らず、前記冗
    長ワード線から互いに隣接する複数の冗長ワード線を選
    択する冗長ワード線選択手段と、 前記第１の動作モード時、前記通常ワード線から複数の
    互いに隣接する通常ワード線を同時に選択する通常ワー
    ド線選択手段と、 前記第１の動作モードの指示と通常ワード線選択指示に
    応答して、冗長置換の有無に係らず、前記冗長ワード線
    選択手段を非活性化しかつ前記通常ワード線選択手段を
    活性化する手段と、 前記第1の動作モード指示と冗長ワード線選択指示に応
    答して、冗長置換の有無に係らず、前記冗長ワード線選
    択手段を活性化しかつ前記通常ワード線選択手段を非活
    性化する手段と、 前記冗長ワード線および前記通常ワード線各々に対応し
    て配置される複数の不揮発性メモリセルと、 前記第1の動作モード時、前記冗長ワード線選択手段ま
    たは前記通常ワード線選択手段により選択されたワード
    線上の不揮発性メモリセルを第1の状態とするための電
    圧を伝達する手段を含む、不揮発性半導体記憶装置。
  6. 【請求項６】 行列状に配列される複数の不揮発性メモ
    リセルと、 各行に対応して配置され、各々に対応の行の不揮発性メ
    モリセルが接続される複数のワード線と、 第１のレベルの電圧を動作電源電圧として動作し、与え
    られたアドレス信号を隣接する複数のワード線が同時に
    選択される様に変換するためのアドレス変換手段と、 前記アドレス変換手段の出力に従ってワード線を選択状
    態へと駆動する駆動手段とを備え、前記駆動手段は、第
    １の動作モード時には前記第１のレベルの電圧を、第２
    の動作モード時には第２のレベルの電圧を動作電源電圧
    として動作し、与えられた信号の電圧レベルを変換しか
    つ変換された電圧レベルの信号を駆動信号として選択状
    態とされるべきワード線へ伝達する手段を含む、不揮発
    性半導体記憶装置。
  7. 【請求項７】 行および列のマトリックス状に配列され
    る複数のメモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続され、かつ各々にグレイコード化されたアド
    レスが増分または減分態様で割り当てられる複数のワー
    ド線と、 アドレス信号を発生するアドレス発生手段と、 所定の動作モード時に、前記アドレス発生手段が発生し
    たアドレス信号を、物理的に隣接する複数のワード線が
    同時に指定されるように変換する変換手段と、 前記変換手段からの出力をデコードし、対応のワード線
    を選択状態へと駆動する手段とを含む、不揮発性半導体
    記憶装置。
  8. 【請求項８】 行および列のマトリックス状に配列され
    る複数のメモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線と、第１の所定の動作モード時に物理的に隣接する複数のワ
    ード線を同時に選択し、前記第１の所定の動作モード後
    の第２の所定の動作モード時に アドレス信号に従ってワ
    ード線を選択するワード線選択手段と、前記第１および第２の 所定の動作モード時に、前記複数
    のビット線を同時に選択してそれぞれの対応する内部デ
    ータ線へ接続する手段と、各 前記内部データ線上のデータ信号を読み出す複数の読
    出手段と、 前記第２の所定の動作モード時に前記複数の読出手段の
    各出力が特定のデータに一致する場合に、前記アドレス
    信号のアドレスを保持し、前記第２の所定の動作モード
    後に前記アドレス信号を出力する手段 とを備える、不揮
    発性半導体記憶装置。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69529367T2 (de) * 1994-08-19 2004-01-22 Kabushiki Kaisha Toshiba, Kawasaki Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung
JPH09134590A (ja) * 1995-09-04 1997-05-20 Mitsubishi Electric Corp 半導体記憶回路装置及びその設計装置
JPH09190692A (ja) * 1996-01-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置
US5787097A (en) * 1996-07-22 1998-07-28 Micron Technology, Inc. Output data compression scheme for use in testing IC memories
US5898637A (en) * 1997-01-06 1999-04-27 Micron Technology, Inc. System and method for selecting shorted wordlines of an array having dual wordline drivers
US5764577A (en) * 1997-04-07 1998-06-09 Motorola, Inc. Fusleless memory repair system and method of operation
JP3189886B2 (ja) * 1997-10-30 2001-07-16 日本電気株式会社 半導体記憶装置
JP4249285B2 (ja) * 1998-03-25 2009-04-02 株式会社アドバンテスト フィジカル変換定義編集装置
US6407944B1 (en) * 1998-12-29 2002-06-18 Samsung Electronics Co., Ltd. Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices
JP4469531B2 (ja) * 1999-10-04 2010-05-26 セイコーエプソン株式会社 半導体集積回路、インクカートリッジ及びインクジェット記録装置
US6262935B1 (en) * 2000-06-17 2001-07-17 United Memories, Inc. Shift redundancy scheme for wordlines in memory circuits
US6560729B1 (en) * 2000-07-03 2003-05-06 Advanced Micro Devices, Inc. Automated determination and display of the physical location of a failed cell in an array of memory cells
US6430096B1 (en) * 2000-11-01 2002-08-06 International Business Machines Corporation Method for testing a memory device with redundancy
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
JP2002279792A (ja) * 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR100394574B1 (ko) * 2001-04-10 2003-08-14 삼성전자주식회사 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치
JP4111486B2 (ja) * 2002-01-31 2008-07-02 シャープ株式会社 半導体記憶装置および電子情報機器
US7053647B2 (en) * 2004-05-07 2006-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of detecting potential bridging effects between conducting lines in an integrated circuit
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
JP2007087441A (ja) * 2005-09-20 2007-04-05 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7403418B2 (en) * 2005-09-30 2008-07-22 Silicon Storage Technology, Inc. Word line voltage boosting circuit and a memory array incorporating same
KR100769772B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 플래시 메모리 장치 및 이를 이용한 소거 방법
JP2008103033A (ja) * 2006-10-19 2008-05-01 Toshiba Corp 半導体記憶装置及びこれにおける電力供給方法
KR100877701B1 (ko) * 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
US7800951B2 (en) * 2007-08-20 2010-09-21 Marvell World Trade Ltd. Threshold voltage digitizer for array of programmable threshold transistors
JP2009080884A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 不揮発性半導体記憶装置
JP2009198882A (ja) * 2008-02-22 2009-09-03 Seiko Epson Corp デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器
KR101009337B1 (ko) * 2008-12-30 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치
US8560899B2 (en) * 2010-07-30 2013-10-15 Infineon Technologies Ag Safe memory storage by internal operation verification
JP2012048795A (ja) * 2010-08-30 2012-03-08 Toshiba Corp 不揮発性半導体記憶装置
US9136017B2 (en) * 2013-06-20 2015-09-15 Micron Technology, Inc. Short-checking methods
JP2015053094A (ja) * 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
US9281078B2 (en) 2014-06-12 2016-03-08 Micron Technology, Inc. Program operations with embedded leak checks
US9330783B1 (en) 2014-12-17 2016-05-03 Apple Inc. Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block
US9390809B1 (en) 2015-02-10 2016-07-12 Apple Inc. Data storage in a memory block following WL-WL short
JP6271460B2 (ja) * 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
KR102312957B1 (ko) * 2015-05-26 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9529663B1 (en) 2015-12-20 2016-12-27 Apple Inc. Detection and localization of failures in 3D NAND flash memory
CN107290434A (zh) * 2016-03-31 2017-10-24 上海金艺检测技术有限公司 大型板坯超声波检测的自动控制寻边方法
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
JP6783666B2 (ja) 2017-01-05 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム
US10762967B2 (en) 2018-06-28 2020-09-01 Apple Inc. Recovering from failure in programming a nonvolatile memory
US10755787B2 (en) 2018-06-28 2020-08-25 Apple Inc. Efficient post programming verification in a nonvolatile memory
US10936455B2 (en) 2019-02-11 2021-03-02 Apple Inc. Recovery of data failing due to impairment whose severity depends on bit-significance value
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
US10915394B1 (en) 2019-09-22 2021-02-09 Apple Inc. Schemes for protecting data in NVM device using small storage footprint
US11550657B1 (en) 2021-09-01 2023-01-10 Apple Inc. Efficient programming schemes in a nonvolatile memory
US11705173B1 (en) * 2022-03-04 2023-07-18 Micron Technology, Inc. Address bits with reduced hamming distance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2254173A (en) 1991-02-11 1992-09-30 Intel Corp Row redundancy for flash memories

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4422161A (en) * 1981-10-08 1983-12-20 Rca Corporation Memory array with redundant elements
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
JPH051040Y2 (ja) * 1985-04-09 1993-01-12
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
US4954944A (en) * 1987-04-23 1990-09-04 Nec Corporation Cache control circuit in cache memory unit with unit for enabling to reduce a read access time for cache memory
JP2582587B2 (ja) * 1987-09-18 1997-02-19 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2254173A (en) 1991-02-11 1992-09-30 Intel Corp Row redundancy for flash memories

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