JP5095802B2 - 半導体メモリ - Google Patents

Description

本発明の実施形態は、半導体メモリに関する。

半導体メモリ、例えば、フラッシュメモリは、製造コストの低減のため、素子の微細化が推進され、１チップあたりの素子数も増加する傾向にある。

素子の微細化に伴って、これまで問題にならなかった不良が、顕在化する場合がある。例えば、微細化に起因した電界効果トランジスタのリーク電流を考慮した場合、１つの素子のリーク電流は微小なものであっても、チップ全体で生じるリーク電流は大きくなってしまう。このようなリーク電流が、メモリの消費電力の増大の原因になったり、メモリの動作の信頼性の低下の原因になったりする。

さらには、ある回路内の１つの素子の不良が、回路全体の不良となる場合もある。

特開平５−９５２５７号公報

メモリの信頼性を向上する。

本実施形態の半導体メモリは、ロウ及びカラムに沿って配列された複数のメモリセルトランジスタを含むメモリセルアレイと、前記メモリセルトランジスタに対するベリファイ結果をそれぞれ保持し、且つ、カラムブロックごとに第１の信号線に共通に接続される複数のセンスユニットを含んでいるセンスアンプ回路と、前記メモリセルアレイにおける不良情報を保持する第１のラッチ回路と、前記第１の信号線に接続される第１の入力端子と前記第１のラッチ回路に接続される第２の入力端子と第２の信号線に接続される第１の出力端子とを有する第２のラッチ回路と、を有する検知ユニットを含む検知回路と、を具備し、前記第２のラッチ回路は、前記第１の信号線に出力された信号と前記不良情報との演算結果を前記第２の信号線に出力する。

半導体メモリの全体構成を示す図 第１の実施形態の半導体メモリの内部構成例を示すブロック図。 第１の実施形態の半導体メモリの回路構成例を示す等価回路図。 第１の実施形態の半導体メモリの回路構成例を示す等価回路図。 第１の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの内部構成例を示すブロック図。 第２の実施形態の半導体メモリの回路構成例を示す等価回路図。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの動作例を示すフローチャート。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの動作例を示すフローチャート。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの動作例を示すフローチャート。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第２の実施形態の半導体メモリの動作例を示すフローチャート。 第２の実施形態の半導体メモリの動作例を示すタイミングチャート。 第３の実施形態の半導体メモリの内部構成例を示すブロック図。 第３の実施形態の半導体メモリの回路構成例を示す等価回路図。 第３の実施形態の半導体メモリの回路構成例を示す等価回路図。 第３の実施形態の半導体メモリの動作例を示すタイミングチャート。 第４の実施形態の半導体メモリの内部構成例を示すブロック図。 第４の実施形態の半導体メモリの回路構成例を示す等価回路図。 第４の実施形態の半導体メモリの動作例を示すフローチャート。

［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図５を参照して、第１の実施形態の半導体メモリについて、説明する。

（ａ） 全体構成例
図１を用いて本実施形態に係る半導体メモリの全体構成例について説明する。

図１に示すように本実施形態に係る半導体メモリは、メモリセルアレイ１、ロウ制御回路群２、カラム制御回路群３、電圧発生回路７、ソース線ドライバ８、データ入出力回路９、制御部１０を含んでいる。

ロウ制御回路群２は、メモリセルアレイ１のロウを制御するための複数の回路を含み、例えば、ロウデコーダ２０Ａ及びドライバ回路２０Ｂを有している。カラム制御回路群３は、メモリセルアレイ１のカラムを制御するための複数の回路を含み、例えば、センスアンプ回路４及びフェイルビット（fail bit）検知回路５を有している。

本実施形態の半導体メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。

メモリセルアレイ１は、複数のブロックＢＬＫ０〜ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０〜ＢＬＫｓの各々は、複数のＮＡＮＤセルユニットＮＵを備えている。ＮＡＮＤセルユニットＮＵの各々は、例えば、６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１，ＳＴ２とを含んでいる。尚、ＮＡＮＤセルユニットＮＵ内のメモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

複数のメモリセルトランジスタＭＴは、メモリセルアレイ１内において、ロウ方向及びカラム方向に配列されている。

メモリセルトランジスタＭＴは、データを不揮発に保持する不揮発性メモリ素子である。メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。

例えば、メモリセルトランジスタＭＴは、電荷蓄積層を有するｎチャネルＭＯＳトランジスタである。

メモリセルトランジスタＭＴの構造は、半導体基板内のソース領域及びドレイン領域間のチャネル領域上に設けられたゲート絶縁膜と、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御ゲートとを有する。

例えば、電荷蓄積層が、導電層（例えば、シリコン層）が用いられた浮遊ゲートである場合、メモリセルトランジスタＭＴは、浮遊ゲート型の電界効果トランジスタとなる。電荷蓄積層がトラップ準位を含む絶縁層（例えば、窒化シリコン層）である場合、メモリセルトランジスタＭＴは、ＭＯＮＯＳ型の電界効果トランジスタとなる。ＭＯＮＯＳ型のメモリセルトランジスタＭＴにおいて、ゲート間絶縁膜に電荷蓄積層より誘電率の高い絶縁膜が用いられる。ＭＯＮＯＳ型のメモリセルトランジスタＭＴのゲート間絶縁膜は、ブロック絶縁膜ともよばれる。メモリセルトランジスタＭＴのゲート長（チャネル長又はノード長）は、チップの記憶密度の向上のため、例えば、４０ｎｍ以下、より好ましくは、３２ｎｍ以下に設定されている。

メモリセルトランジスタＭＴの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。

ＮＡＮＤセルユニットＮＵ内のメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有し、複数のメモリセルトランジスタＭＴは、その電流経路が直列接続される。ＮＡＮＤセルユニットＮＵ内において、電流経路が直列接続された複数のメモリセルトランジスタＭＴの集合のことを、ＮＡＮＤストリングともよぶ。

ＮＡＮＤストリングは、２つの選択トランジスタＳＴ１，ＳＴ２間に配置されている。これによって、ＮＡＮＤセルユニットＮＵが形成される。

直列接続されたメモリセルトランジスタＭＴの一端（ドレイン側）は選択トランジスタＳＴ１のソースに接続され、他端（ソース側）は選択トランジスタＳＴ２のドレインに接続されている。ＮＡＮＤセルユニットにおいて、直列接続されたメモリセルトランジスタ（ＮＡＮＤストリング）のドレインは、選択トランジスタＳＴ１を経由してビット線ＢＬに接続され、直列接続されたメモリセルトランジスタのソースは、選択トランジスタＳＴ２を経由してソース線ＳＬに接続される。

メモリセルアレイ１において、同一行（同一ロウ）に配列されているメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続される。同一行に配列されている選択トランジスタＳＴ１，ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。尚、説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬとよぶことがある。

メモリセルアレイ１において、同一列（同一カラム）に配列された選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には、ビット線ＢＬとよぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

複数のメモリセルトランジスタＭＴは、ブロックＢＬＫ単位で一括してデータが消去される。複数のメモリセルトランジスタＭＴは、ページＰＧ単位で一括してデータが書き込まれる。

例えば、各メモリセルトランジスタＭＴは、２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、複数の閾値電圧が割り付けられ、その閾値電圧Ｖｔｈに応じて“１”、及び“０”の２種のデータを保持できる。データに対応する閾値電圧間には、閾値電圧の大小を判定するための判定電圧Ｖｔｈ１が設定されている。

メモリセルトランジスタＭＴにおいて、データ“１”に対応する閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であり、データ“０”に対応する閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値電圧に応じてデータ“０”及びデータ“１”の１ビットデータを保持できる。メモリセルトランジスタＭＴは、消去状態において、データ“１”（例えば負電圧）に設定され、データを書き込みにおいて、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

但し、各メモリセルトランジスタＭＴは、２値のデータより大きいデータを保持することもできる。例えば、メモリセルトランジスタＭＴは、“１１”、“１０”、“０１”及び“００”の４値のデータ（２ビットデータ）を保持することも可能である。この場合、メモリセルトランジスタＭＴに対して、４つの閾値電圧が割り付けられる。各しきい値電圧間には、判定電圧がそれぞれ設定されている。

ロウ制御回路群２において、ロウデコーダ２０Ａは、ブロックデコーダ２４及び電界効果トランジスタ２１〜２３を有する。

ロウデコーダ２内の電界効果トランジスタ２１〜２３は、例えば、ｎチャネル型ＭＯＳトランジスタである。これらの電界効果トランジスタ２１〜２３のゲートには、ブロックデコーダ２４から延在する制御線ＴＧが接続される。

ブロックデコーダ２４は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部１０から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、ブロックデコーダ２４は、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するトランジスタ２１〜２３が接続される制御線ＴＧを選択し、それらのトランジスタ２１〜２３をオン状態にする。このとき、ブロックデコーダ２４は、ブロック選択信号を出力する。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０〜ＢＬＫｓのうちいずれかを選択する信号である。

これにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロック選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１，ＳＧＳ１及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路２０Ｂから与えられた電圧をそれぞれ印加する。

ロウ制御回路群２において、ドライバ回路２０Ｂは、セレクトゲート線ＳＧＤ１，ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１，３２、及び、ワード線ＷＬ毎に設けられたワード線ドライバ３３を有する。本実施形態では、１つのブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし、これらワード線ドライバ３３、セレクトゲート線ドライバ３１，３２は、ブロックＢＬＫ０〜ブロックＢＬＫｓにそれぞれ設けられた、例えば、６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１，ＳＧＳ１に共通接続されている。

制御部８から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。
ワード線ドライバ２９は、各動作で用いられる電圧を、選択されたワード線ＷＬを介して、この選択ブロックＢＬＫ内に設けられたメモリセルトランジスタＭＴの制御ゲートへ転送する。

セレクトゲート線ドライバ２７は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、それぞれの動作で用いられる電圧を選択トランジスタＳＴ１のゲートへ転送する。この時、セレクトゲート線ドライバ２７は選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば、信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。例えば、信号ｓｇｄとして、選択トランジスタＳＴ１の動作に応じて、０Ｖから４Ｖ程度の電圧が用いられる。

また、セレクトゲート線ドライバ２７と同様にセレクトゲート線ドライバ２８は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介して、それぞれの動作で用いられる電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ２８は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。例えば、信号ｓｇｓとして、選択トランジスタＳＴ２の動作に応じて、０Ｖから４Ｖ程度の電圧が用いられる。

電圧発生回路７は、異なる大きさの電圧をそれぞれ生成する複数の電圧生成部２５を有する。

電圧生成部２５は、例えば、データの書き込み時における電圧ＶＰＧＭ及び電圧ＶＰＡＳＳ、消去動作時における電圧ＶＥＲＡ、データの読み出し時における電圧ＶＣＧＲ及び電圧ＶＲＥＡＤを、それぞれ生成する。但し、電圧生成部２５は、フラッシュメモリの動作に応じて、これらの電圧ＶＰＧＭ，ＶＰＡＳＳ，ＶＥＲＡ，ＶＣＧＲ，ＶＲＥＡＤ以外の電圧を生成する。

データ書き込み時において、所定の電圧生成部２５は、電圧ＶＰＧＭを生成し、動作対象のメモリセルトランジスタＭＴが接続された選択ワード線ＷＬに、電圧ＶＰＧＭを転送する。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの直下に形成されたチャネルの電荷が電荷蓄積層に注入され、このメモリセルトランジスタＭＴの閾値電圧が別レベルに遷移する程度の大きさを有する。以下では、電圧ＶＰＧＭのことを、書き込み電圧ＶＰＧＭとよぶ。データ書き込み時において、他の電圧生成部２５は、電圧ＶＰＡＳＳを生成し、選択ワード線以外の非選択ワード線ＷＬに、所定の電圧、例えば、電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとは、メモリセルトランジスタＭＴがオン状態とされる電圧である。但し、電圧ＶＰＡＳＳは、書き込み電圧ＶＰＧＭの大きさより小さく、しきい値電圧を別レベルに遷移させない大きさに設定されている。以下では、電圧ＶＰＡＳＳのことを、非選択電圧ＶＰＡＳＳとよぶ。尚、２値メモリであるか多値メモリであるか、或いは、フラッシュメモリに用いられる書き込み方式に応じて、電圧ＶＰＡＳＳ以外の電圧が、所定の非選択ワード線に転送されてもよい。

データ消去時において、所定の電圧生成部２５は、電圧ＶＥＲＡを生成し、ウェルに転送する。電圧ＶＥＲＡは、例えば、２０[Ｖ]である。データの消去時に、電圧生成部２５が生成した電圧ＶＥＲＡは、メモリセルトランジスタＭＴが形成されるウェル領域に印加される。

データ読み出し時において、所定の電圧生成部２５は、電圧ＶＣＧＲを生成し、選択ワード線ＷＬにこの電圧ＶＣＧＲを転送する。電圧ＶＣＧＲは、メモリセルトランジスタＭＴから読み出そうとするデータに応じた電圧である。以下では、電圧ＶＣＧＲのことを、読み出し電圧ＶＣＧＲとよぶ。また、他の電圧生成部２５は、電圧ＶＲＥＡＤを生成し、データの読み出し時における非選択ワード線ＷＬに、この電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴが保持するデータに依存せず、このメモリセルトランジスタＭＴをオン状態とする電圧である。

データ入出力回路１１は、Ｉ／Ｏ端子（図示せず）を介して、ホスト（host）から供給されたアドレス及びコマンドを、制御部１０へ転送する。データ入出力回路９は、外部からの書き込みデータを、データ線ＤＬを介して、カラム制御回路群３及びセンスアンプ回路４へ転送する。メモリセルトランジスタＭＴが保持するデータをホストへ出力する際は、制御部１０の制御に基づき、センスアンプ回路４が増幅したデータを、データ線ＤＬを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

制御部１０は、フラッシュメモリ全体の動作を制御する。データ入出力回路９を介して、ホストから与えられたアドレス及びコマンドに基づいて、データの書き込み動作、読み出し動作及び消去動作における動作シーケンスを実行する。制御部１０は、アドレス及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部１０は、ブロック選択信号をロウ制御回路群２及びロウデコーダ２０Ａに出力する。また、制御部１０は、カラム選択信号を、カラム制御回路群３及びセンスアンプ回路４に出力する。カラム選択信号とは、センスアンプ回路４及びメモリセルアレイ１のカラム方向を選択する信号である。

また、制御部１０には、メモリコントローラ（図示せず）から供給された制御信号が与えられる。制御部１０は、供給された制御信号によって、ホスト（host）からデータ入出力回路９に供給された信号が、アドレスであるのか、データであるのかを区別する。

ソース線ドライバ８は、メモリセルアレイの動作に応じて、ソース線ＳＬに、０［Ｖ］または電源電圧Ｖｄｄ［Ｖ］を与える。ソース線ＳＬに電圧Ｖｄｄが印加されるのは、消去ベリファイが実行される場合である。つまり、消去ベリファイの際、ソース線ＳＬ側からビット線ＢＬへと電圧Ｖｄｄが転送される。尚、ソース線ＳＬには、回路構成や動作に応じて、０［Ｖ］や電源電圧Ｖｄｄ以外の電圧が印加されてもよい。

カラム制御回路群２の内部構成について、図２を用いて、説明する。

センスアンプ回路４は、例えば、１ページ分のデータを保持する。センスアンプ回路４は、複数のビット線ＢＬを介して、１ページ当たり２ｋｂｙｔｅのデータを、メモリセルアレイ１との間で入出力する。

センスアンプ回路４は、複数のセンスアンプユニットＳＵを備える。センスユニットＳＵのそれぞれは、対応するメモリセルトランジスタＭＴのデータを保持する。

センスユニットＳＵは１ビットのデータを保持可能な構成を有する。例えば、図２に示されるように、１つのセンスユニットＳＵに対し、２本のビット線ＢＬｅ，ＢＬｏが接続されている。この場合、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬｅ，ＢＬｏ、すなわち、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとのうちの１本ずつ行われる。そして、１つのブロックＢＬＫのｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出し又は書き込み対象となるビット線ＢＬを選択ビット線ＢＬとよび、選択ビット線以外のビット線ＢＬを非選択ビット線ＢＬとよぶ。

尚、センスユニットＳＵとビット線との接続関係は、１つのセンスユニットに１本のビット線が接続された構成であってもよい。

１つのセンスユニットＳＵに偶数／奇数ビット線が接続された構成の場合、１本のワード線ＷＬに接続されたメモリセルトランジスタＭＴの集合は、２ページを形成する。１つのセンスユニットＳＵにビット線が接続された構成の場合、１本のワード線ＷＬに接続されたメモリセルトランジスタＭＴの集合は、１ページを形成する。

センスユニットＳＵは、データの読み出し時において、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスアンプユニットＳＵは電圧Ｖｄｄをビット線ＢＬにプリチャージし、ビット線ＢＬの電圧（または電流）の変動をセンスする。

センスユニットＳＵは、データの書き込み時において、外部からの書き込みデータを一時的に保持する。

また、センスユニットＳＵのそれぞれは、例えば、データ書き込み時又は消去時のベリファイにおいて、ビット線毎におけるベリファイ結果を保持する。ベリファイ結果は、書き込み又は消去が完了である場合（ベリファイパスとよぶ）には“Ｌ”レベルで示され、書き込み又は消去が未完了である場合（ベリファイフェイルとよぶ）には“Ｈ”レベルで示される。

センスアンプ回路４内において、例えば、メモリセルアレイ１のカラムに対する所定の制御単位ＣＯＬが設定されている。本実施形態において、この制御単位のことを、カラムブロックＣＯＬとよぶ。

例えば、１ページのデータ容量が２ｋＢ（キロバイト）である場合（２ｋＢ／Ｐａｇｅ）、２×２^１０個のカラムブロックＣＯＬが設定され、１ページのデータ容量が４ｋＢである場合（４ｋＢ／Ｐａｇｅ）である場合、４×２^１０個のカラムブロックＣＯＬが設定される。尚、１ページのデータ容量は、５１２ｋＢでもよい。

例えば、１個のカラムブロックＣＯＬは、８個のセンスユニットＳＵを含む。１つのセンスユニットＳＵに偶数及び奇数ビット線ＢＬｅ，ＢＬｏが１本ずつ接続されている場合、１つのカラムブロックＣＯＬは、１６本のビット線ＢＬに対する制御単位となる。但し、上述のように、偶数ビット線ＢＬｅごと又は奇数ビット線ＢＬｏごとにビット線ＢＬが駆動される場合、カラムブロックＣＯＬによって１度に制御されるビット線ＢＬの本数は、８本である。尚、カラムブロックＣＯＬ内のセンスユニットの個数は、８個に限定されない。

１つのカラムブロックＣＯＬ内の複数のセンスユニットＳＵは、共通の信号線（第１の信号線）ＣＯＭに接続される。信号線ＣＯＭは、カラムブロックＣＯＬに対応して、１本ずつ設けられており、信号線ＣＯＭの本数はカラムブロックＣＯＬの設定数と同じ数になっている。以下では、複数のセンスユニットＳＵによって、共有される信号線ＣＯＭのことを、共通線ＣＯＭともよぶ。

フェイルビット検知回路（検知回路）５は、センスユニットＳＵが保持したベリファイ結果（ベリファイパス／ベリファイフェイル）のデータを、検知する。フェイルビット検知回路５は、その検知結果を、例えば、制御部１０に転送する。

フェイルビット検知回路５は、複数の検知ユニットＦＵを含んでいる。１つの検知ユニットＦＵは、１つのカラムブロックＣＯＬに対応する。１つの検知ユニットＦＵは、信号線（共通線）ＣＯＭによって、センスアンプ回路４内の複数のセンスユニットＳＵに共通に接続されている。また、検知ユニットＦＵは、出力側の信号線ＮＣＯＭに接続された構成要素を介して、信号線ＬＳＥＮに接続されている。

検知ユニットＦＵは、センスユニットＳＵから共通線ＣＯＭに出力されたデータを、演算処理し、カラムブロックＣＯＬ内の複数のセンスユニットがフェイルビットを含むか否か一括に検知する。その検知結果（演算結果）が、信号線ＮＣＯＭ，ＬＳＥＮを経由して、制御部１０に出力される。以下、信号線（第３の信号線）ＬＳＥＮのことを、検知線ＬＳＥＮともよぶ。

検知ユニットＦＵのそれぞれは、２つのラッチ回路５０，７０を含んでいる。

ラッチ回路７０は、メモリセルアレイ１に設定された所定の単位の不良情報を保持する。不良情報は、メモリセルアレイ１に設定された所定の制御単位の良又は不良を示している。その不良情報は、例えば、チップの起動時に、ヒューズのデータ（ヒューズの溶断の有無）或いはチップ内の所定の記憶領域のデータが読み出されることによって、ラッチ回路７０に保持される。以下では、ラッチ回路７０に保持される不良情報のことをヒューズデータともよぶ。

本実施形態において、ラッチ回路７０が保持する不良情報は、例えば、不良のカラムブロックの情報（不良カラムフラグ）である。不良カラムフラグは、検知ユニットに対応するカラムブロックが、不良を含むか否かを示す。“Ｌ”レベルの不良カラムフラグは、検知ユニットＦＵに対応するカラムブロックが、良（使用可能又は有効）である場合を示し、“Ｈ”レベルの不良カラムフラグは、検知ユニットに対応するカラムブロックが、不良（使用不可能又は無効）である場合を示す。

ラッチ回路７０が、“Ｈ”レベルの不良カラムフラグを保持している場合、それに対応するカラムブロックＣＯＬは、動作の対象とならないように、制御部１０によって電気的に分離（isolation）される。

以下では、不良情報（例えば、不良カラムフラグ）としてのヒューズデータを保持するラッチ回路７０のことを、アイソレーションラッチ回路７０とよぶ。

尚、ラッチ回路７０は、不良カラムフラグに限らず、ブロックなどの、メモリセルアレイ内に設定された他の制御単位の不良情報を保持してもよい。

第２のラッチ回路５０は、２つの入力端子と１つの出力端子を有する。ラッチ回路５０の一方の入力端子は、共通線ＣＯＭに接続されている。第２のラッチ回路５０の他方の入力端子は、アイソレーションラッチ回路７０の出力端子に接続されている。第２のラッチ回路５０の出力端子は、信号線（第２の信号線）ＮＣＯＭに接続されている。

以下では、共通線ＣＯＭの信号が入力されるラッチ回路５０のことを、ＣＯＭラッチ回路５０とよぶ。

ＣＯＭラッチ回路５０は、共通線ＣＯＭからの信号（ベリファイ結果）とアイソレーションラッチ回路７０からの信号（ヒューズデータ）とを演算処理する。そして、その演算結果を、信号線ＮＣＯＭに出力する。ＣＯＭラッチ回路５０による演算処理は、例えば、論理和による演算である。

ＣＯＭラッチ回路５０による演算処理の前後において、ＣＯＭラッチ回路５０に接続された２つの信号線ＣＯＭ，ＮＣＯＭは、互いの相補関係の信号レベルを示す。

本実施形態の半導体メモリ（例えば、フラッシュメモリ）において、複数のセンスユニットＳＵが共通に接続された共通線ＣＯＭに、ラッチ回路（ＣＯＭラッチ回路）５０が接続される。

フラッシュメモリは、記憶密度の向上及び製造コストの低減のため、メモリセルトランジスタの微細化が推進されている。それに伴って、カラム制御回路なども微細化が推し進められている。

ダイナミックキャッシュとしてのキャパシタの静電容量は、リークなどを考慮して設計されているため、キャパシタの面積縮小には制約がある。
一方、本実施形態のように、スタティクキャッシュとしてのラッチ回路を用いることによって、メモリセルトランジスタの微細化に追従して、ラッチ回路を形成するトランジスタを微細化できる。その結果として、検知回路（フェイルビット検知回路）及び周辺回路の面積縮小に貢献できる。

本実施形態のように、共通線ＣＯＭに接続されるキャッシュに、ラッチ回路のようなスタティクキャッシュが用いられることによって、キャパシタのようなダイナミックキャッシュが用いられる場合に比較して、メモリの不良率（例えば、初期不良率）や消費電力の低減に貢献できる。

（ｂ） 内部構成
図３及び図４を参照して、本実施形態のフラッシュメモリのカラム制御回路群３の内部構成に関して、説明する。尚、ここでの説明において、図１及び図２も適宜用いる。
図３は、本実施形態のフラッシュメモリのカラム制御回路群３における、センスアンプ回路４及びフェイルビット回路４の内部構成を示している。図３は、１つのカラムブロックＣＯＬとそれに接続される１つの検知ユニットＦＵの内部構成を示している。図４は、検知ユニットＦＵ内のＣＯＭラッチ回路５０及びアイソレーションラッチ回路７０の内部構成のより具体的な一例を示している。

１つのカラムブロックＣＯＬ内には、例えば、８個のセンスユニットＳＵ０〜ＳＵ７が、設けられている。

センスユニットＳＵ０〜ＳＵ７のそれぞれは、１つのセンスアンプ４０_０〜４０_７と２つの電界効果トランジスタ４１_０〜４１_７，４２_０〜４２_７とを含んでいる。センスアンプ４０_０〜４０_７を区別しない場合には、センスアンプ４０と述べる。これと同様に、電界効果トランジスタ４１_０〜４１_７のそれぞれを区別しない場合には、電界効果トランジスタ４１と述べ、電界効果トランジスタ４２_０〜４２_７のそれぞれを区別しない場合には、電界効果トランジスタ４２と述べる。

センスアンプ４０_０〜４０_７のそれぞれには、ビット線ＢＬが接続される。
上述のように、１つのセンスアンプ４０には、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとが接続されている。この構成の場合、センスアンプ４０_０〜４０_７のそれぞれに、１つのビット線切替回路４８_０〜４８_７が設けられる。ビット線切替回路４８_０〜４８_７のそれぞれを区別しない場合には、ビット線切替回路４８と述べる。

メモリセルアレイ１に対する動作に応じて、偶数又は奇数ビット線ＢＬｅ，ＢＬｏのうちいずれか一方のビット線がセンスアンプ４０に電気的に接続されるように、ビット線ＢＬｅ，ＢＬｏとセンスアンプ４０との接続状況が、ビット線切替回路４８により制御される。

各センスアンプ４０_０〜４０_７は、データを保持するためのデータキャッシュ回路４９_０〜４９_７をそれぞれ有する。データキャッシュ回路４９_０〜４９_７のそれぞれを区別しない場合には、ビット線切替回路４９と述べる。

データキャッシュ回路４９は、ビット線切替回路４８を介して、ビット線ＢＬに接続される。

センスアンプ４０内のデータキャッシュ回路４９は、書き込み時の外部からのデータ、読み出し時のメモリセルアレイ内からのデータ、書き込みベリファイ時又は消去ベリファイ時のデータ、あるいは、消去ベリファイ時のデータを、一時的に保持する。

データキャッシュ回路４９は、ビット（メモリセルトランジスタＭＴ）毎の書き込みベリファイの結果、及び、消去ベリファイの結果を保持する。ベリファイの結果において、データの書き込み又は消去が完了した（ｐａｓｓ）と判定された場合、データキャッシュ回路４９は、“Ｌ”レベルの信号を保持する。また、ベリファイの結果において、データの書き込み又は消去が完了していない（ｆａｉｌ）と判定された場合、データキャッシュ回路４９は、“Ｈ”レベルの信号を保持する。以下では、ベリファイの結果を示す信号のことを、ベリファイ結果、或いは、パス／フェイル情報ともよぶ。

尚、以下では、書き込みベリファイと消去ベリファイとにおいて、同じ信号レベルでパス又はフェイルをそれぞれ示す例について述べるが、センスアンプ４０の内部構成に応じて、書き込みベリファイと消去ベリファイとで、互いに反対の信号レベルでパス又はフェイルを示す場合においても、本実施形態が適用できるのは、もちろんである。

データキャッシュ回路４９は、複数のラッチ又はキャパシタを用いて形成される。データキャッシュ回路４９内のラッチ又はキャパシタの個数は、フラッシュメモリが２値メモリであるか多値メモリであるかなど、フラッシュメモリの構成に応じて、異なる。

電界効果トランジスタ４２_０〜４２_７は、例えば、ｎチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタ４２のゲートは、センスアンプ４０の出力端子に接続される。ＭＯＳトランジスタの４２のゲートには、例えば、データキャッシュ回路４９が保持するデータが転送される。

複数のＭＯＳトランジスタ４２の電流経路の一端は、共通線ＣＯＭに接続される。これによって、カラムブロックＣＯＬ内の複数のセンスユニットＳＵは、共通線ＣＯＭに接続される。

電界効果トランジスタ４１_０〜４１_７は、例えば、ｎチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタ４１の電流経路の一端は、ＭＯＳトランジスタ４１の電流経路の他端にそれぞれ接続される。ＭＯＳトランジスタ４１の電流経路は、ＭＯＳトランジスタ４２の電流経路を経由して、共通線ＣＯＭに接続されている。ＭＯＳトランジスタ４２の電流経路の他端は、グランドに接続される。ＭＯＳトランジスタ４１_０〜４１_７のゲートには、信号ＣＨＫ０〜ＣＨＫ７がそれぞれ入力される。ＭＯＳトランジスタ４１_０〜４１_７のオン又はオフは、信号ＣＨＫ０〜ＣＨＫ７によって、それぞれ制御される。ＭＯＳトランジスタ４１は、カラムブロックＣＯＬがベリファイフェイルを含むか否か検知する際にオンされる。センスユニットＳＵがベリファイフェイルのデータを保持する場合に、ＭＯＳトランジスタ４２は、共通線ＣＯＭを放電させる。

信号ＣＨＫ０〜ＣＨＫ７のことを、チェック信号ＣＨＫ０〜ＣＨＫ７ともよぶ。尚、チェック信号ＣＨＫ０〜ＣＨＫ７をそれぞれ区別しない場合には、チェック信号ＣＨＫとよぶ。

尚、電流経路が直列接続された２つのＭＯＳトランジスタ４１，４２のことを、チェック回路とよぶ場合もある。

上述のように、フェイルビット検知回路５内の検知ユニットＦＵは、共通線ＣＯＭを介して、１つのカラムブロックＣＯＬ内の複数のセンスユニットＳＵ０〜ＳＵ７に接続される。検知ユニットＦＵは、２つのラッチ回路５０，５７を有する。

ＣＯＭラッチ回路５０は、例えば、ＮＯＲゲート５１とインバータ（ＮＯＴゲート）５２とを含んでいる。

ＮＯＲゲート５１は、ラッチ回路５０の入出力端子としての２つの入力端子と１つの出力端子とを有する。ＮＯＲゲート５１の一方の入力端子（第１の入力端子）は、共通線ＣＯＭに接続される。ＮＯＲゲート５１の他方の入力端子（第２の入力端子）は、アイソレーションラッチ回路７０の出力端子に接続されている。ＮＯＲゲート５１の出力端子は、信号線ＮＣＯＭに接続されている。

インバータ５２の入力端子は、信号線ＮＣＯＭに接続される。これによって、ＮＯＲゲート５１の出力端子がインバータ５２の入力端子に接続され、ＮＯＲゲート５１の出力信号がインバータ５２に入力される。インバータ５２の出力端子は共通線ＣＯＭに接続される。これによって、インバータ５２の出力端子がＮＯＲゲート５１の一方の入力端子に接続され、インバータ５２の出力信号が、ＮＯＲゲート５１に入力される。

図４に示されるように、ＣＯＭラッチ回路５０は、６個の電界効果トランジスタ１１０，１１１，１１２，１１４，１２１，１２２によって、形成される。

ＮＯＲゲート５１は、例えば、２つのｐチャネル型ＭＯＳトランジスタ１１０，１１１と２つのｎチャネル型ＭＯＳトランジスタ１１２，１１４とによって、形成される。

アイソレーションラッチ回路７０からの信号（ヒューズデータ）が“Ｌ”レベルである場合、ＮＯＲゲート５１は、ｐチャネル型ＭＯＳトランジスタ１１１とｎチャネル型ＭＯＳトランジスタ１１２とによって形成されるＣＭＯＳインバータ１０１として、実質的に機能する。

ＭＯＳトランジスタ１１１，１１２のゲートは互いに接続され、入力ノードを形成している。ＭＯＳトランジスタ１１１，１１２のゲートは、アイソレーションラッチ回路７０の出力端子に接続される。ＭＯＳトランジスタ１１１，１１２のドレインは互いに接続され、出力ノードを形成している。ＭＯＳトランジスタ１１１，１１２の電流経路の一端（ドレイン）は、信号線ＮＣＯＭに接続されている。ｎチャネル型ＭＯＳトランジスタ１１２の電流経路の他端（ソース）は、グランド端に接続されている。ｐチャネル型ＭＯＳトランジスタ１１１の電流経路の他端（ソース）は、ｐチャネル型ＭＯＳトランジスタ１１０の電流経路を経由して、電源Ｖｄｄに接続されている。

ｐチャネル型ＭＯＳトランジスタ１１０の一端は、電源Ｖｄｄに接続され、ｐチャネル型ＭＯＳトランジスタ１１０の他端は、ｐチャネル型ＭＯＳトランジスタ１１１の電流経路の他端（ソース）に接続される。ｐチャネル型ＭＯＳトランジスタ１１０のゲートは、共通線ＣＯＭに接続される。

ｎチャネル型ＭＯＳトランジスタ１１４の電流経路の一端は、信号線ＮＣＯＭに接続され、ｎチャネル型ＭＯＳトランジスタ１１４の電流経路の他端は、グランド端に接続されている。ｎチャネル型ＭＯＳトランジスタ１１４のゲートは、ｐチャネル型ＭＯＳトランジスタ１１０のゲートに接続されている。また、ＭＯＳトランジスタ１１４のゲートは、共通線ＣＯＭ及びインバータ５２の出力ノードに接続されている。

ＭＯＳトランジスタ１１０，１１４のゲートがＮＯＲゲートの一方の入力端子に相当する。ＭＯＳトランジスタ１１１，１１２の接続されたゲートが、ＮＯＲゲート５１の他方の入力端子に相当し、ＭＯＳトランジスタ１１１，１１２の接続されたドレインが、ＮＯＲゲート５１の出力端子に相当する。

ＮＯＲゲート５１によって、共通線ＣＯＭの電位に対応した信号とアイソレーションラッチ回路８０が保持するヒューズデータとが論理和演算（ＮＯＲ演算）され、その演算結果が信号線ＮＣＯＭに出力される。

インバータ５２は、例えば、ＣＭＯＳインバータである。すなわち、インバータ５２は、ｐチャネル型ＭＯＳトランジスタ１２１とｎチャネル型ＭＯＳトランジスタ１２２とによって、形成されている。

ｐチャネル型ＭＯＳトランジスタ１２１のゲートとｎチャネル型ＭＯＳトランジスタ１２２のゲートとが接続されて、インバータ５２の入力ノードが形成される。ｐチャネル型ＭＯＳトランジスタ１２１の電流経路の一端（ドレイン）とｎチャネル型ＭＯＳトランジスタ１２２の電流経路の一端（ドレイン）とが、接続されて、インバータ５２の出力ノードが形成される。ｐチャネル型トランジスタ１２１の電流経路の他端（ソース）は、電源Ｖｄｄに接続されている。ｎチャネル型ＭＯＳトランジスタ１２２の電流経路の他端（ソース）は、グランド端に接続されている。

インバータ５２の入力ノードは、ＮＯＲゲート５１のＭＯＳトランジスタ１１１，１１２の出力ノード及びｎチャネル型トランジスタ１１４の電流経路の一端に接続されている。また、インバータ５２の入力ノードは、信号線ＮＣＯＭにも接続されている。

インバータ５２の出力ノードは、ｐチャネル型ＭＯＳトランジスタ１１０のゲートに接続されている。また、インバータ５２の出力ノードは、共通線ＣＯＭ及びｎチャネル型ＭＯＳトランジスタ１１４のゲートに接続されている。

ＮＯＲゲート５１の出力信号（演算結果）は、インバータ５１によって反転され、その反転された信号はＮＯＲゲート５１に入力される。これによって、ラッチ回路５０は、データを保持（ラッチ）する。

インバータ５２内のｐチャネル型ＭＯＳトランジスタ１２２の電流駆動力は、センスユニットＳＵ内のチェック回路の各ｎチャネル型ＭＯＳトランジスタ４１の電流駆動力より小さい。

これによって、カラムブロックＣＯＬがベリファイフェイルを含む場合、ＭＯＳトランジスタ４１のチャネルを流れる共通線ＣＯＭからの放電電流が、インバータ５２を流れる電流より大きくなるので、共通線ＣＯＭの信号レベルを“Ｈ”レベルから“Ｌ”レベルに強制反転させることができる。

インバータ５２内のｐチャネル型ＭＯＳトランジスタ１２２及びセンスユニットＳＵ内のｎチャネル型ＭＯＳトランジスタ４１の電流駆動力の大きさは、２つのトランジスタ１２２，４１間の動作安定点によって、設定される。ＭＯＳトランジスタ１２２，４１の電流駆動力は、ＭＯＳトランジスタの寸法、例えば、ＭＯＳトランジスタのチャネル長の大きさを変えることによって、制御される。例えば、ＭＯＳトランジスタのチャネル長を大きくすると、電流駆動力は低下する。尚、例えば、ｎチャネル型ＭＯＳトランジスタ４２の電流駆動力は、ＭＯＳトランジスタ４１の電流駆動力と同程度である。このように、チェック回路を形成するｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力は、インバータ５２を形成するｐチャネル型ＭＯＳトランジスタの電流駆動力より大きい。

アイソレーションラッチ回路７０は、メモリセルアレイ１内の不良情報（例えば、不良カラムフラグ）を保持する。図４には、アイソレーションラッチ回路７０の内部構成の一例が示されている。

アイソレーションラッチ回路７０は、ラッチ（キャッシュ）としてのフリップフロップＦＦを有する。フリップフロップＦＦは、フリップフロップ接続された２つのインバータ１７４，１７５によって、形成される。インバータ１７４，１７５は、例えば、ＣＭＯＳインバータである。フリップフロップＦＦは、２つの入力端子と１つの出力端子とを有する。

フリップフロップＦＦには、３つの電界効果トランジスタ１７１，１７２，１７３が接続されている。電界効果トランジスタ１７１，１７２，１７３は、例えば、ｎチャネル型ＭＯＳトランジスタである。尚、フリップフロップＦＦに接続されるＭＯＳトランジスタの個数は、３個に限定されない。

ＭＯＳトランジスタ１７１のゲートには、信号ＦＣＥＮが入力される。ＭＯＳトランジスタ１７２のゲートには、信号ＣＳＬが入力される。ＭＯＳトランジスタ１７３のゲートには、信号ＦＣＲＳＴが入力される。これらの信号ＦＣＥＮ，ＣＳＬ，ＦＣＲＳＴによって、各トランジスタ１７１，１７２，１７３のオン及びオフが制御される。

ＭＯＳトランジスタ１７１の電流経路の一端は、ＭＯＳトランジスタ１７２の電流経路を経由して、フリップフロップＦＦに接続される。ＭＯＳトランジスタ１７１の電流経路の他端は、グランド端に接続される。

ＭＯＳトランジスタ１７２の電流経路の一端は、フリップフロップＦＦの一方の入力端子に接続される。より具体的には、ＭＯＳトランジスタ１７２の電流経路の一端は、インバータ１７４の出力ノード及びインバータ１７５の入力ノードに、接続される。ＭＯＳトランジスタ１７２の電流経路の他端は、ＭＯＳトランジスタ１７１を経由してグランド端に接続される。

ＭＯＳトランジスタ１７３の電流経路の一端は、フリップフロップＦＦの他方の入力端子に接続される。より具体的には、トランジスタ１７３の電流経路の一端は、インバータ１７４の入力ノード及びインバータ１７５の出力ノードに、接続される。ＭＯＳトランジスタ１７３の電流経路の他端は、グランド端に接続される。

このように、ＭＯＳトランジスタ１７３は、フリップフロップＦＦに対して、ＭＯＳトランジスタ１７１，１７３が接続される入力端子と異なる入力端子に接続される。

ＭＯＳトランジスタ１７１，１７２，１７３のオン／オフによって、インバータ１７４，１７５のノードを放電させることによって、フリップフロップＦＦの保持するデータ（“Ｈ”又は“Ｌ”）が、書き換えられる。

フリップフロップＦＦの出力端子は、ＮＯＲゲート５０内のＭＯＳトランジスタ１１１，１１２の入力ノードに接続される。

尚、アイソレーションラッチ回路７０の回路構成は、図４に示される構成に限定されない。

図３及び図４に示されるように、検知ユニットＦＵは、２つのラッチ回路５０，７０に加えて、スイッチ素子としての２つの電界効果トランジスタＴｒ１，Ｔｒ２を含む。電界効果トランジスタＴｒ１，Ｔｒ２は、例えば、ｎチャネルＭＯＳトランジスタである。

ＭＯＳトランジスタＴｒ１のゲートは、信号線ＮＣＯＭを介して、ＣＯＭラッチ回路５０の出力端子に接続されている。ＭＯＳトランジスタＴｒ１の電流経路の一端は、信号線（検知線）ＬＳＥＮに接続されている。ＭＯＳトランジスタＴｒ２の電流経路の他端は、グランド端に接続されている。ＭＯＳトランジスタＴｒ１のオン及びオフは、信号線ＮＣＯＭの電位（信号レベル）によって、制御される。

ＭＯＳトランジスタＴｒ２のゲートには、信号（リセット信号とよぶ）ＣＯＭＨが入力される。リセット信号ＣＯＭＨによって、ＭＯＳトランジスタＴｒ２のオン及びオフが制御される。ＭＯＳトランジスタＴｒ２の電流経路の一端は信号線ＮＣＯＭに接続され、ＭＯＳトランジスタＴｒ２の電流経路の他端はグランド端に接続される。尚、ＭＯＳトランジスタＴｒ２の電流経路と信号線ＮＣＯＭとの接続箇所は、図４に示される箇所に限定されず、インバータ５２の入力ノード及び信号線ＮＣＯＭの接続箇所とＮＯＲゲート５１の出力端子との間に、設けられていてもよい。

ＭＯＳトランジスタＴｒ２がオンした場合、信号線ＮＣＯＭは、グランド端に接続され、信号線ＮＣＯＭは放電される。この場合、信号線ＮＣＯＭの電位（信号レベル）は“Ｌ”レベルとなる。信号線ＮＣＯＭが“Ｌ”レベルとなると、インバータ５２による信号の反転によって、“Ｈ”レベルの信号が共通線ＣＯＭに入力される。これによって、共通線ＣＯＭが充電される。一方、共通線ＮＣＯＭが“Ｈ”レベルになると、インバータ５２による信号の反転によって、“Ｌ”レベルの信号が共通線ＣＯＭに入力される。

また、共通線ＣＯＭの電位が“Ｌ”または“Ｈ”レベルであるかに応じて、ＮＯＲゲート５１の演算結果によって、信号線ＮＣＯＭの電位が変化する。

（ｃ） 動作
以下、図１乃至図５を用いて、第１の実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について説明する。尚、ここでは、メモリセルトランジスタが２値（“０”又は“１”）データを記憶する場合について説明するが、メモリセルトランジスタが多値データを記憶する場合においても、本実施形態が適用できるのはもちろんである。

＜読み出し動作＞
本実施形態のフラッシュメモリの読み出し動作について、説明する。

読み出しを要求するコマンドが、外部から制御部１０に入力され、読み出し動作が実行される。コマンドの入力とともに、読み出し対象の選択ブロック、選択ロウ（選択ワード線）及び選択カラム（選択ビット線）を示すアドレスが制御部１０に入力される。

図１乃至図４に示されるように、１つのセンスユニットＳＵに、奇数ビット線ＢＬｏ及び偶数ビット線ＢＬｅが接続されている場合、ビット線切替回路４８によって、奇数及び偶数ビット線のうち１本のビット線が駆動される。尚、奇数ビット線に対する読み出し動作と偶数ビット線に対する読み出し動作は、同じである。

フラッシュメモリの読み出し動作において、選択ビット線は、例えば、電圧Ｖｄｄにプリチャージされる。そして、偶数ビット線ＢＬｅが選択されている場合、非選択の奇数ビット線ＢＬｏは非選択電圧に充電されている。

そして、選択ワード線ＷＬに、読み出し電圧ＶＣＧＲが印加される。一方、非選択ワード線ＷＬに、非選択電位ＶＲＥＡＤが印加される。

１つのＮＡＮＤセルユニットＮＵにおいて、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのしきい値電圧が、読み出し電圧ＶＣＧＲ以下である場合、このメモリセルトランジスタＭＴはオンする。非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、電圧ＶＲＥＡＤによって、オンする。
この場合、ＮＡＮＤセルユニットＮＵ内の全てのメモリセルトランジスタＭＴは、オンしている。これによって、選択ビット線ＢＬの電荷は、オン状態のメモリセルトランジスタＭＴのチャネルを経由して、ソース線ＳＬに放電される。

一方、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのしきい値電圧が、読み出し電圧ＶＣＧＲより高い場合、このメモリセルトランジスタＭＴはオフする。
この場合、オフ状態のメモリセルトランジスタによって、選択ビット線ＢＬの放電はほとんど生じずに、選択ビット線ＢＬの電位は充電電位に維持される。

選択ビット線ＢＬの電位（電荷）は、センスユニット４０内のキャッシュ回路４９に取り込まれる。これによって、選択ビット線ＢＬの電位（充電又は放電）に応じて、データがセンスユニットＳＵ内に保持される。

尚、多値メモリ（例えば、４値メモリ）の場合、しきい値電圧に応じた電圧を印加して、上位ビットをキャッシュ回路内に取り込む動作と下位ビットをキャッシュ回路内に取り込む動作が、実行される。

センスユニットＳＵに保持されたデータが、制御部１０によって、データ線ＤＬを介してデータ入出力回路１１に出力され、外部に読み出される。

以上のように、本実施形態のフラッシュメモリの読み出し動作が実行される。

＜書き込み動作＞
本実施形態のフラッシュメモリの書き込み動作について、説明する。

ＮＡＮＤ型フラッシュメモリの書き込み動作は、ページＰＧを書き込み単位に用いて、実行される。

読み出し動作と同様に、書き込みを要求するコマンド及び書き込み対象のアドレスが、外部から制御部１０に入力され、書き込み動作が実行される。また、書き込まれるべきデータが、データ入出力回路１０を経由して、センスアンプ回路４内に入力され、所定のセンスユニットＳＵ内のキャッシュ回路４９に、データが取り込まれる。

メモリセルトランジスタＭＴに書き込むデータに応じて、選択ビット線ＢＬの電位が制御される。“１”データを書き込むメモリセルトランジスタＭＴに接続されるビット線ＢＬには、電圧Ｖｄｄが印加される。“０”データを書き込むメモリセルトランジスタＭＴに接続されるビット線ＢＬには、グランド電位が印加される。

選択ワード線に書き込み電圧ＶＰＧＭが印加され、非選択ワード線に、例えば、非選択電位ＶＰＡＳＳなどの所定の電位が、印加される。

ビット線ＢＬの電位がグランド電位に設定されている場合、電荷蓄積層に対する電荷の注入により、メモリセルトランジスタＭＴの閾値レベルが遷移し、書き込み対象のメモリセルトランジスタＭＴには、“０”データが書き込まれる。

一方、ビット線ＢＬの電位が電圧Ｖｄｄに設定されている場合、書き込み対象のメモリセルトランジスタＭＴにおいて、そのゲート電極（選択ワード線）とチャネルとの間の電位差が“０”データを書き込むための電位差よりも小さいため、そのメモリセルトランジスタＭＴの閾値が変動するほどの電荷蓄積層に対する電荷の注入は、ほとんど生じない。
この結果として、ビット線ＢＬの電位が電圧Ｖｄｄに設定されている場合、そのビット線ＢＬに接続されたメモリセルトランジスタＭＴは、“１”データの保持状態（消去状態）を維持する。

この後、所定のデータが書き込まれたか否か検証するためのベリファイ（以下、書き込みベリファイ）が実行される。

書き込みベリファイにおいて、データを書き込んだメモリセルトランジスタＭＴに対して読み出し動作（ベリファイ読み出しとよばれる）が実行され、ベリファイによって読み出されたデータと外部からのデータとが一致しているか否か検証される。

ベリファイ読み出されたデータと外部からのデータとが一致している場合には、パス（ベリファイパス）と判定され、例えば、“Ｌ”レベルの信号が、センスユニットＳＵ内のキャッシュ回路４９内に格納される。

ベリファイ読み出されたデータと外部からのデータとが一致していない場合には、フェイル（ベリファイフェイル）と判定され、例えば、“Ｈ”レベルの信号が、センスユニットＳＵ内のキャッシュ回路４９内に格納される。

例えば、ベリファイ読み出しの読み出し電圧は、通常の読み出し動作の読み出し電圧より若干高い電圧が用いられる。

書き込みベリファイの結果、例えば、ベリファイフェイルの個数に基づいて、書き込み動作が完了したか否か判定される。ベリファイの判定（ベリファイパス／フェイルの検知）に関しては、後述する。

書き込みが完了したと判定された場合、制御部１０は、外部（ホスト又はメモリコントローラ）に書き込み動作が終了したことを通知する。
書き込みが完了していないと判断された場合、選択ワード線に対するデータ書き込みと書き込みベリファイとが再度実行される。例えば、データ書き込みと書き込みベリファイとのループ（以下、書き込みループとよぶ）は、書き込み完了と判定されるまで、繰り返される。但し、所定の回数の書き込みループが実行されても、書き込み完了と判定されない場合、そのページＰＧ又はそのページＰＧを含んでいるブロックＢＬＫを不良と判定し、他のページＰＧ又は他のブロックＢＬＫに対して、書き込み動作を実行してもよい。

以上のように、本実施形態のフラッシュメモリの書き込み動作が実行される。

＜消去動作＞
本実施形態のフラッシュメモリの消去動作について、説明する。

ＮＡＮＤ型フラッシュメモリの消去動作は、ブロックＢＬＫを消去単位に用いて実行される。

消去動作時において、ブロックＢＬＫ内の全てのワード線ＷＬに０Ｖが印加され、メモリセルトランジスタＭＴが形成された領域（ウェル領域）に、例えば、２０Ｖ程度の正電圧ＶＥＲＡが印加される。これによって、電荷蓄積層内の電荷が、ウェル領域内に放出される。

そして、メモリセルトランジスタが消去状態（“１”データ保持状態）となったか否か検証するための消去ベリファイが実行される。
消去ベリファイは、奇数ビット線ＢＬｏ及び偶数ビット線ＢＬｅに対して交互に実行され、奇数ビット線ＢＬｏ及び偶数ビット線ＢＬｅの両方について、メモリセルトランジスタＭＴが消去状態であるか検証される。

消去ベリファイの一例として、ビット線ＢＬを放電した状態で、消去状態のメモリセルトランジスタに対する読み出し電圧ＶＣＧＲが、全てのワード線ＷＬに印加される。

共通のビット線ＢＬに接続された全てのメモリセルトランジスタＭＴが消去状態であれば、電圧ＶＣＧＲによって、メモリセルトランジスタＭＴはオンし、ビット線ＢＬは、ソース線ＳＬからの電位の供給によって、充電される。

これに対して、共通のビット線ＢＬに接続された複数のメモリセルトランジスタＭＴの中に、消去状態でないメモリセルトランジスタＭＴが存在している場合、その消去状態でないメモリセルトランジスタは、電圧ＶＣＧＲが印加されていてもオフしている。それゆえ、ビット線ＢＬは放電状態が持続される。

このように、消去ベリファイにおいて、ビット線ＢＬの充電又は放電状態をセンスして、ベリファイパス（“Ｌ”レベル）であるかベリファイフェイル（“Ｈ”レベル）であるか、判定される。消去ベリファイにおいても、そのベリファイ結果（“Ｌ”又は“Ｈ”レベル）は、センスユニットＳＵ内のキャッシュ回路４９内に格納される。ベリファイの判定については、後述する。

消去ベリファイの結果に基づいて、消去動作が完了したか否か判定される。
消去動作が完了したと判定された場合、制御部１０は、選択ブロックＢＬＫに対する消去動作の完了を、外部（ホスト又はメモリコントローラ）に通知する。

消去動作が完了していないと判定された場合、制御部１０は、選択ブロックＢＬＫに対する消去動作を、再度実行する。尚、所定の回数の消去動作が実行されても、選択ブロックが消去状態とならない場合、そのブロックＢＬＫを不良ブロックとして処理してもよい。

以上のように、本実施形態のフラッシュメモリの消去動作が実行される。

＜フェイルビット検知動作＞
図５を用いて、第１の実施形態のフラッシュメモリにおいて、ベリファイ時におけるフェイルビット検知回路の動作、つまり、データ書き込み及び消去時におけるベリファイ結果に基づいたフェイルビット検知動作について、説明する。ここでは、図５に加えて、図１乃至図４も適宜用いて、動作について説明する。

尚、説明の簡単化のため、１つのカラムブロックＣＯＬ及び検知ユニットＦＵの動作について説明するが、複数のカラムブロック及び複数の検知ユニットＦＵに対して同様の動作が並列に実行されてもよいのはもちろんである。

図５は、本実施形態のフラッシュメモリにおけるフェイルビット検知動作のタイミングチャートを示している。

本実施形態のフラッシュメモリにおいて、カラムブロックＣＯＬ内の複数のセンスユニットＳＵが１つでもベリファイフェイルを示すデータを格納している場合、データの書き込み又は消去は未完了であると判定される。

上述のように、書き込み動作時又は消去動作時において、動作対象のメモリセルトランジスタＭＴに対してベリファイが実行され、そのベリファイ結果（“Ｈ”又は“Ｌ”レベルのパス／フェイル情報）が、各センスユニットＳＵに格納される。

例えば、データの書き込み又は消去におけるベリファイ結果がパス（ベリファイパス）であることを示す信号は、“Ｌ”レベルで示され、書き込み又は消去動作におけるベリファイ結果がフェイルであることを示す信号（ベリファイフェイル）は、“Ｈ”レベルで示される。

尚、フェイルビット検知動作前の初期状態において、共通線ＣＯＭ及び信号線ＮＣＯＭの電位は、互いに相補の関係を示していれば、“Ｌ”レベル又は“Ｈ”レベルは、いずれの状態を示していてもよい。

はじめに、ベリファイ結果の判定を行う際に、リセット信号ＣＯＭＨによって、ＣＯＭラッチ回路５０のデータ保持状態がリセットされる。

図５に示されるように、信号ＣＯＭＨの信号レベルが、“Ｌ”レベルから“Ｈ”レベルへ遷移される。信号ＣＯＭＨの遷移によって、信号線ＮＣＯＭに接続されたｎチャネル型ＭＯＳトランジスタＴｒ２は、オンする。信号線ＮＣＯＭが充電状態（“Ｈ”状態）であれば、オンしたＭＯＳトランジスタＴｒ２によって、信号線ＮＣＯＭの電荷が放電される。これによって、信号線ＮＣＯＭの電位（信号レベル）は、“Ｌ”レベルとなる。

一方、信号線ＮＣＯＭの電位が入力信号としてラッチ回路５０内のインバータ５２に、入力される。信号線ＮＣＯＭの“Ｌ”レベルの信号（電位）がインバータ５２によって反転され、“Ｈ”レベルの信号（電位）が信号線（共通線）ＣＯＭに出力される。これによって、共通線ＣＯＭは“Ｈ”レベルに充電される。

このように、共通線ＣＯＭは“Ｈ”レベルを示し、信号線ＮＣＯＭは“Ｌ”レベルを示す。尚、信号線ＮＣＯＭが放電状態（“Ｌ”レベル）であれば、ｎチャネル型ＭＯＳトランジスタＴｒ２がオンされた前後において、共通線ＣＯＭは“Ｈ”レベル、信号線ＮＣＯＭは“Ｌ”レベルを示す。尚、検知線ＬＳＥＮの電位は、初期状態において、“Ｈ”レベルに設定されている。

リセット信号ＣＯＭＨが“Ｈ”レベルにされることによって、ラッチ回路５０のデータ保持状態がリセットされる。この際、ラッチ回路５０をリセットさせるための電流（リセット電流とよぶ）が、ラッチ回路５０が保持しているデータを反転させるために、瞬間的に発生するのみで、そのリセット電流は、共通線ＣＯＭに接続されたキャッシュとしてのキャパシタを充電させるための電流に比較して、小さい。

ラッチ回路５０がリセットされた後、リセット信号ＣＯＭＨは“Ｈ”レベルから“Ｌ”レベルにされる。

ここで、検知ユニットＦＵ内のＣＯＭラッチ回路５０には、共通線ＣＯＭの電位としての“Ｈ”レベルの信号とアイソレーションラッチ回路７０が保持するヒューズデータ（例えば、不良カラムフラグ）とが、入力されている。
不良カラムフラグとしてのヒューズデータは、アイソレーションラッチ回路７０に対応するカラムブロックＣＯＬが不良である場合、“Ｈ”レベルを示し、カラムブロックＣＯＬが不良でない（正常である）場合、“Ｌ”レベルを示す。

共通線ＣＯＭの電位が“Ｈ”レベル、信号線ＮＣＯＭの電位が“Ｌ”レベルに遷移した後、チェック信号ＣＨＫの全てが、制御部１０によって、“Ｌ”レベルから“Ｈ”レベルへ遷移される。これによって、各センスユニットＳＵ内のｎチャネル型ＭＯＳトランジスタ４１が、オンする。

また、カラムブロックＣＯＬ内のセンスアンプ４０のそれぞれは、ビット（メモリセルトランジスタＭＴ）毎のベリファイ結果として、“Ｈ”又は“Ｌ”レベルの信号のいずれかを保持している。それゆえ、センスアンプ４０にゲートが接続されているｎチャネル型ＭＯＳトランジスタ４２において、“Ｈ”レベル（ベリファイフェイル）の信号が入力されるＭＯＳトランジスタ４２は、オンする。ｎチャネル型ＭＯＳトランジスタ４２において、“Ｌ”レベル（ベリファイパス）の信号が入力されるＭＯＳトランジスタ４２は、オンせずに、オフ状態が維持される。

ベリファイフェイルを示す信号によってオンしたＭＯＳトランジスタ４２の電流経路及び制御信号ＣＨＫによってオンしたＭＯＳトランジスタ４１の電流経路を経由して、“Ｈ”レベルの共通線ＣＯＭの電位は、グランド端に放電される。

それゆえ、カラムブロックＣＯＬ内の複数のセンスユニットＳＵにおいて、１つでもベリファイフェイルのデータ（“Ｈ”）を保持しているセンスユニットＳＵが存在すると、共通線ＣＯＭの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに遷移する。

カラムブロックＣＯＬ内の複数のセンスユニットＳＵにおいて、全てのセンスユニットＳＵがベリファイパスのデータ（“Ｌ”）を保持していると、共通線ＣＯＭの信号レベルは、“Ｈ”レベルに維持される。

このように、カラムブロックＣＯＬ内の全てのセンスユニットＳＵのベリファイ結果がパス、即ち、カラムブロックＣＯＬにおけるベリファイ結果がパスである場合、共通線ＣＯＭの信号レベルは、“Ｈ”レベルとなる。一方、カラムブロックＣＯＬ内の複数のセンスユニットＣＵうち、１以上のセンスユニットＳＵのベリファイ結果がフェイル、即ち、カラムブロックＣＯＬにおけるベリファイ結果がフェイルである場合、共通線ＣＯＭの信号レベルは、“Ｌ”レベルとなる。

ここで、アイソレーションラッチ回路７０が保持するヒューズデータが“Ｌ”レベルである場合において、共通線ＣＯＭの信号レベルが“Ｌ”レベルになると、ＣＯＭラッチ回路５０内のＮＯＲゲート５１に対する入力信号は、２つとも“Ｌ”レベルとなる。そのため、ＮＯＲゲート５１の出力（演算結果）は“Ｈ”レベルとなり、共通線ＣＯＭの信号レベルの変化（“Ｈ”から“Ｌ”）に追従して、信号線ＮＣＯＭの信号レベルは“Ｌ”レベルから“Ｈ”レベルとなる。

このように、カラムブロックＣＯＬが含む複数のセンスユニットＳＵが保持するベリファイ結果が、カラムブロックＣＯＬを単位として一括に出力され、共通線ＣＯＭの信号レベルに反映される。そして、カラムブロックＣＯＬにおけるベリファイ結果がフェイル（“Ｈ”レベル）である場合、共通線ＣＯＭの放電によって、ＣＯＭラッチ回路５０が保持するデータが反転される。上述のように、ＣＯＭラッチ回路５０内のインバータ５２において、そのインバータ５２を形成するためのｐチャネル型ＭＯＳトランジスタ１２１の電流駆動力は、各センスユニットＳＵのｎチャネル型ＭＯＳトランジスタ４１の電流駆動力より小さい。これによって、共通線ＣＯＭの放電による放電電流によって、ＣＯＭラッチ回路５０の保持するデータを強制的に反転できる。

尚、上述のように、カラムブロックＣＯＬが不良である場合、その不良カラムブロックは制御部１０によって電気的に分離され、動作の対象から除外されている。
また、ヒューズデータが“Ｈ”レベルである場合、ＮＯＲゲート５１の出力結果は“Ｌ”レベル（pass）となるので、不良のカラムブロックに対してベリファイパス／フェイルの判定が実行されたとしても、不良のカラムブロックが検知動作に悪影響を及ぼすことはない。

信号線ＮＣＯＭの信号レベルが“Ｈ”レベルになると、信号線ＮＣＯＭにゲートが接続されたｎチャネル型ＭＯＳトランジスタＴｒ１は、オンする。
オンしたＭＯＳトランジスタＴｒ１の電流経路を経由して、検知線ＬＳＥＮの電荷は、グランド端に放電される。そのため、検知線ＬＳＥＮの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに遷移する。

信号線ＮＣＯＭの信号レベルが“Ｌ”レベルであると、ｎチャネル型ＭＯＳトランジスタＴｒ１はオンしない。それゆえ、検知線ＬＳＥＮは、充電状態（“Ｈ”レベル状態）が維持される。

共通線ＣＯＭの信号レベルが“Ｌ”レベルであり、信号線ＮＣＯＭの信号レベルが“Ｈ”レベルである場合、それに対応するカラムブロックＣＯＬにおけるベリファイ結果は、フェイルである。一方、共通線ＣＯＭの信号レベルが“Ｈ”レベルであり、信号線ＮＣＯＭの信号レベルが“Ｌ”レベルである場合、カラムブロックＣＯＬにおけるベリファイ結果は、パスである。それゆえ、検知線ＬＳＥＮの放電の有無によって、カラムブロックＣＯＬ及びそれに含まれるセンスユニットＳＵにおけるベリファイ結果が、パスであるかフェイルであるか、検知できる。

さらに、図２に示したように、検知線ＬＳＥＮは、複数の検知ユニットＦＵをそれぞれ経由して、複数のカラムブロックＣＯＬに接続されている。共通の検知線ＬＳＥＮに接続されている複数のカラムブロックＣＯＬのうち、ベリファイ結果がフェイルのカラムブロックＣＯＬが１つでも存在すると、オンしたＭＯＳトランジスタＴｒ１によって、検知線ＬＳＥＮは放電される。それゆえ、検知線ＬＳＥＮの信号レベルが“Ｌ”レベルになると、データの書き込み又は消去が完了していないと判定される。

一方、検知線ＬＳＥＮの信号レベルが“Ｈ”レベルであれば、全てのセンスユニットＳＵがベリファイパスであるので、動作シーケンスにおけるデータの書き込み又は消去が完了したと判定される。

このように、検知線ＬＳＥＮの電位の変動をセンスすることによって、カラムブロックＣＯＬ内の複数のセンスユニットＳＵがベリファイフェイルを含むか否か一括に検知される。

以上のように、カラムブロックＣＯＬの複数のセンスユニットＳＵが保持するベリファイ結果に基づいて、書き込み動作及び消去動作が完了したか否か判定される。

図１乃至図４に示される本実施形態のフラッシュメモリのように、メモリセルトランジスタＭＴに対する動作の成否を検知するための検知ユニットＦＵにラッチ回路５０が用いられた場合においても、ベリファイ結果に基づいて動作の成否を判定することができる。

尚、ここでは、１つの検知ユニットに対して着目してベリファイフェイルの検知動作について説明したが、メモリセルアレイに対して設定された全てのカラムブロックに対して上述の動作を同時に行って、ベリファイフェイルを含むか否かを一括に検知してもよいのはもちろんである。

（ｄ） まとめ
第１の実施形態の半導体メモリ、例えば、フラッシュメモリにおいて、メモリセルアレイの複数のカラムに対して、ある制御単位（カラムブロック）ＣＯＬが割り付けられている。複数のメモリセルアレイのカラム方向において、複数のカラムブロックが割り付けられている。

センスアンプ回路４内の所定の個数のセンスユニットＳＵは、１つのカラムブロックＣＯＬに含まれる。本実施形態において、カラムブロックＣＯＬ内のセンスユニットＳＵがベリファイフェイルのデータを保持している否かを検知することによって、書き込み動作又は消去動作が完了したか否か判定される。

ベリファイ結果を検知する検知回路（フェイルビット検知回路）は、複数の検知ユニットを含む。１つの検知ユニットＦＵは、１つのカラムブロックＣＯＬに対応する。検知ユニットＦＵは、共通線ＣＯＭによって、カラムブロックＣＯＬ内の複数のセンスユニットＳＵに共通に接続される。

本実施形態において、カラムブロックＣＯＬに対応している共通線ＣＯＭに接続されるキャッシュとして、ラッチ回路５０が用いられる。

共通線ＣＯＭに接続されるキャッシュとして、キャパシタのようなダイナミックキャッシュが用いられる場合がある。ダイナミックキャッシュとしてのキャパシタの静電容量は、キャパシタの充電及び放電を制御するためのＭＯＳトランジスタのリークなどを考慮して設計されているため、キャパシタの面積縮小には制約がある。また、キャパシタの静電容量は、配線ノイズを低減させるために、共通線ＣＯＭの配線容量よりも十分大きくする必要がある。それゆえ、配線幅が微細化されると、共通線ＣＯＭの配線容量が増大するため、ダイナミックキャッシュとしてのキャパシタの占有面積は増大してしまう。

また、フラッシュメモリの微細化が進むと、ウェハ内にランダムに発生する結晶欠陥が、ＭＯＳトランジスタなどの素子の特性を劣化させる可能性がある。上述のフラッシュメモリのベリファイ結果の検知動作の際に、結晶欠陥によるＭＯＳトランジスタのリーク電流によって、共通線ＣＯＭに接続されたキャパシタが放電されてしまう場合がある。このため、カラムブロックＣＯＬがベリファイフェイルを含んでいなくとも、共通線ＣＯＭの放電によって、ベリファイフェイルと誤判定されてしまう場合がある。検知線ＬＳＥＮは、複数のカラムブロックＣＯＬに共通に接続されているため、たとえ、１つのカラムブロックＣＯＬ内のリーク電流によるキャパシタの放電であっても、回路全体の不良となる。このため、フラッシュメモリの不良率が悪化してしまう。

さらに、ベリファイ結果の検知動作において、共通線ＣＯＭに接続されたキャパシタに対して、充電及び放電が実行される。この充電及び放電動作は、カラムブロックの全てに対して同時に実行されるため、数千個のキャパシタが同時に充電又は放電される。そのため、キャパシタの充電/放電に起因するピーク電流又は電源ノイズが、フラッシュメモリの動作に悪影響を及ぼすことがある。

また、キャパシタが用いられている場合、内部電源のドロップなどの電源ノイズを考慮して、回路を設計する必要がある。

一方、本実施形態のように、キャッシュとしてラッチ回路５０が用いられた場合、共通線ＣＯＭ及び信号線ＮＣＯＭに数十ｎＡ程度のリーク電流が生じていても、ラッチ回路５０の電流供給能力は、そのリーク電流より大きい。それゆえ、共通線ＣＯＭ，ＮＣＯＭのリーク電流が生じていても、ラッチ回路５０は正常にデータを保持できる。また、スタティクキャッシュとしてのラッチ回路５０を用いることによって、メモリセルトランジスタＭＴの微細化に追従して、ラッチ回路を形成するトランジスタを微細化できる。特に、フラッシュメモリにおいて、記憶密度の向上及び製造コストの低減のためにメモリセルトランジスタＭＴのゲート長が４０ｎｍから１０ｎｍへと微細化が進むにつれて、ラッチ回路５０は、キャパシタに比較して、動作の信頼性を確保でき、相対的な面積を縮小できる。

上述のように、共通線ＣＯＭに接続されたラッチ回路５０のデータ保持状態は、共通線ＣＯＭ，ＮＣＯＭの放電によって切り替えられているので、ラッチ回路５０の充電動作が不要になる。また、ラッチ回路５０のデータを切り替える際に生じる電流は、データが反転する際に生じる瞬間的な電流のみで、キャパシタの充電及び放電により生じる電流に比較して、十分小さい。
さらに、ラッチ回路５０内のＣＭＯＳインバータ５２のｐチャネル型トランジスタの電流駆動力が、センスユニットＳＵ内のチェック回路のｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力より小さくされている。これによって、共通線ＣＯＭの放電によって、ラッチ回路５０のデータ保持状態が強制的に切り替えられる。

それゆえ、ラッチ回路５０を用いることによって、キャパシタを用いた場合に比較して、ノイズを低減でき、フラッシュメモリの消費電力を低減できる。

また、ラッチ回路５０を用いることによって、内部電源のドロップなどのノイズに起因する回路設計の制約を緩和でき、回路の設計余裕度を向上できる。

以上のように、本実施形態によれば、メモリの信頼性の向上や消費電力の低減に貢献できる。

（２） 第２の実施形態
図６乃至図１６を用いて、第２の実施形態の半導体メモリについて、説明する。第２の実施形態の半導体メモリの全体構成は、第１の実施形態と同様であるため、ここでは、各実施形態の相違点について主に説明する。第２の実施形態において、第１の実施形態で述べた構成と実質的に同じ構成に関しては、共通の符号を付し、その構成及びその機能の説明は、必要に応じて行う。

（ａ） 回路構成
図６及び図７を用いて、第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）の回路構成について説明する。

図６は、本実施形態の半導体メモリの構成を模式的に示すブロック図を示している。図７は、本実施形態の半導体メモリの構成をより具体的に示す等価回路図である。

図６に示されるように、本実施形態の半導体メモリにおいて、フェイルビット検知回路５内の各検知ユニットＦＵは、自己テストユニット８０をさらに含んでいる。自己テストユニット８０によって、検知ユニットＦＵ及びそれに接続される他の構成が、不良を含むか否かテストされる。
例えば、自己テストユニット８０は、ラッチ回路５０，７０及びラッチ回路５０，７０に接続される信号線ＣＯＭ，ＮＣＯＭが不良を含むか否かテストする。

図７は、図４に示される検知ユニットＦＵに、自己テストユニット８０としてのＢＩＳＴ（Built In Self Test）ユニットが付加された例を、示している。これによって、検知ユニットＦＵは、ＢＩＳＴ機能を有する。

検知ユニットＦＵに、例えば、スイッチ素子としての４つの電界効果トランジスタ１８１，１８２，１８３，１８４を追加することによって、ＢＩＳＴユニット（ＢＩＳＴ機能）８０が検知ユニットに付加される。

ＢＩＳＴユニット８０を付加するための複数の電界効果トランジスタ１８１，１８２，１８３において、電界効果トランジスタ１８１，１８２，１８３は、例えば、ｎチャネル型ＭＯＳトランジスタであり、電界効果トランジスタ１８４は、例えば、ｐチャネル型ＭＯＳトランジスタである。

ＭＯＳトランジスタ１８１のゲートには、テスト信号（第１のテスト信号）ＩＳＯＴＥＳＴが入力される。ＭＯＳトランジスタ１８１の電流経路の一端は、共通線ＣＯＭに接続される。ＭＯＳトランジスタ１８１の電流経路の他端は、グランド端に接続される。

ＭＯＳトランジスタ１８２のゲートには、テスト信号（第２のテスト信号）ＣＯＭＴＥＳＴが入力される。ＭＯＳトランジスタ１８２の電流経路の一端は、ＭＯＳトランジスタ１８３の電流経路を経由して、データキャッシュＤＴ＿ｃａｃｈｅに接続される。ＭＯＳトランジスタ１８２の電流経路の他端は、グランド端に接続される。

ＭＯＳトランジスタ１８３のゲートは、信号線ＮＣＯＭに接続される。上述のように、ＭＯＳトランジスタ１８３の電流経路の一端は、データキャッシュＤＴ＿ｃａｃｈｅに接続され、ＭＯＳトランジスタ１８３の電流経路の他端は、ＭＯＳトランジスタ１８２に接続される。ＭＯＳトランジスタ１８３は、信号線ＮＣＯＭの電位（信号レベル）に応じて、オン又はオフする。

ＭＯＳトランジスタ１８４は、ＣＯＭラッチ回路５０のインバータ５２内に設けられる。

ＭＯＳトランジスタ１８４の電流経路の一端は、ｐチャネル型ＭＯＳトランジスタ１２１の電流経路の一端（ドレイン）に接続され、ＭＯＳトランジスタ１８４の電流経路の他端は、ｎチャネル型ＭＯＳトランジスタ１２２の電流経路の一端（ドレイン）に接続される。インバータ５２の出力ノードは、ＭＯＳトランジスタ１８４の電流経路を経由するように形成され、ＭＯＳトランジスタ１８４とｎチャネル型ＭＯＳトランジスタ１２２との接続点に設けられている。

ＭＯＳトランジスタ１８４のゲートは、ＮＯＲゲート５１内のＭＯＳトランジスタ１１１，１１２の入力ノードに接続されている。例えば、図７において、ＭＯＳトランジスタ１８４のゲートは、ｐチャネル型ＭＯＳトランジスタ１１１のゲートに接続されている。これによって、ＭＯＳトランジスタ１８４のゲートには、アイソレーションラッチ回路７０からの信号が入力される。すなわち、ＭＯＳトランジスタ１８４は、アイソレーションラッチ回路７０の保持するヒューズデータ（例えば、不良カラムフラグ）に応じて、オン又はオフする。

このように、検知ユニットＦＵが自己テストユニットを有することによって、検知ユニットの不良を検知できる。さらに、その検知ユニットＦＵの不良がベリファイの誤判定を引き起こすのを抑制できる。

したがって、第２の実施形態によれば、半導体メモリの信頼性を向上できる。

（ｂ） 動作
図８乃至図１２を参照して、第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について、説明する。尚、本実施形態において、第１の実施形態と共通する動作については、必要に応じて説明する。

（ｂ−０） フェイルビット検知動作
図８を用いて、本実施形態のフラッシュメモリにおけるフェイルビット（ベリファイフェイル／パス）の検知動作について、説明する。

尚、第１の実施形態と実質的に同じ動作については、詳細な説明は省略する。

アイソレーションラッチ回路７０が保持するヒューズデータが、“Ｌ”レベルである場合、自己テストユニット８０のｐチャネル型ＭＯＳトランジスタ１８４に、“Ｌ”レベルのヒューズデータに入力される。これによって、ｐチャネル型ＭＯＳトランジスタ１８４は、オンする。

そして、ＣＯＭラッチ回路５０のリセットのために、リセット信号ＣＯＭＨが、“Ｌ”レベルから“Ｈ”レベルに遷移される。信号線ＮＣＯＭは“Ｌ”レベルに設定される。その“Ｌ”レベルの信号が、インバータによって“Ｈ”レベルに反転される。ここで、ｐチャネルＭＯＳトランジスタ１８４はオンしているので、電源電圧Ｖｄｄが、２つのｐチャネルトランジスタ１８４の電流経路を経由して、共通線ＣＯＭに印加される。これによって、共通線ＣＯＭは“Ｈ”レベルに設定される。

尚、アイソレーションラッチ回路７０が保持するヒューズデータが“Ｈ”レベルである場合、ｐチャネル型ＭＯＳトランジスタ１８４は、“Ｈ”レベルのヒューズデータによって、オフしている。“Ｈ”レベルのヒューズデータはカラムブロックＣＯＬが不良であることを示しているので、信号線ＣＯＭ，ＮＣＯＭは充電及び放電せず、ＣＯＭラッチ回路５０のリセットは生じないが、問題ない。

また、図８に示されるように、自己テストのためのテスト信号ＩＳＯＴＥＳＴ，ＣＯＭＴＥＳＴは、ベリファイ判定の期間中、“Ｌ”レベルのままにされている。

この後、図５を用いて説明したベリファイ判定の動作と同様に、カラムブロックＣＯＬ及びセンスユニットＳＵがベリファイパスかベリファイフェイルかによって、共通線ＣＯＭ及び信号線ＮＣＯＭの電位が変化する。

これによって、ベリファイフェイルを含む場合、検知線ＬＳＥＮの放電が生じ、ベリファイフェイルを含まない場合、検知線ＬＳＥＮの充電状態が維持される。

このように、検知ユニットＦＵに自己テストユニット８０が付加された場合においても、検知線ＬＳＥＮの放電の有無に応じて、フェイルビットが存在するか否か検知できる。

（ｂ−１） アイソレーションラッチ回路の不良検出
図９乃至図１２を参照して、自己テストユニット８０を用いた自己テスト機能（例えば、ＢＩＳＴ機能）によるアイソレーションラッチ回路７０の不良検出方法及び動作について説明する。

＜不良検出方法１＞
図９及び図１０を用いて、ＢＩＳＴ機能によるアイソレーションラッチ回路７０の不良検出方法１について、説明する。ここでは、アイソレーションラッチ回路７０が保持するヒューズデータ（例えば、不良カラムフラグ）が“Ｌ”レベルに固定されてしまう不良を検出する方法及び回路の動作について、説明する。

尚、信号レベル（電位）が“Ｌ”レベル（又は“Ｈ”レベル）に固定される不良とは、“Ｌ”レベルから“Ｈ”レベル（又は“Ｈ”レベルから“Ｌ”レベル）に変化しない不良だけでなく、信号レベルが“Ｈ”レベル（又は“Ｌ”レベル）から“Ｌ”レベル（又は“Ｈ”レベル）に予期せずに戻ってしまう不良も含む。

図９は、本実施形態のアイソレーションラッチ回路の不良検出方法１のフローチャートを示している。図１０は、本実施形態のアイソレーションラッチ回路の不良検出方法１におけるタイミングチャートを示している。

図９及び図１０に示されるように、アイソレーションラッチ回路７０内のｎチャネル型ＭＯＳトランジスタ１７３に対する制御信号ＦＣＲＳＴが、“Ｈ”レベルに設定される。これによって、ＭＯＳトランジスタ１７３がオンし、インバータ１７４の入力ノード及びインバータ１７５の出力ノードは放電される。それゆえ、インバータ１７４の入力ノードの電位が“Ｌ”レベルになり、アイソレーションラッチ回路７０が保持するヒューズデータＦＤは、“Ｌ”となる（ステップＳＴ１１）。

アイソレーションラッチ回路７０のデータ保持状態が“Ｌ”レベルにされた後、制御信号ＦＣＲＳＴは“Ｌ”レベルにされる。

次に、リセット信号ＣＯＭＨが“Ｌ”レベルに設定され、テスト信号ＩＳＯＴＥＳＴが“Ｈ”レベルに設定される。すると、共通線ＣＯＭの電位は“Ｌ”レベルとなり、信号線ＮＣＯＭの電位は“Ｈ”レベルとなる（ステップＳＴ１２）。

そして、アイソレーションラッチ回路７０内のｎチャネル型ＭＯＳトランジスタ１７１，１７２において、制御信号ＦＣＥＮが“Ｈ”レベルに設定され、制御信号ＣＳＬが“Ｈ”レベルに設定される（ステップＳＴ１３）。

ここで、アイソレーションラッチ回路７０が不良を含むか否かによって、ヒューズデータの信号レベルが異なる（ステップＳＴ１４）。

アイソレーションラッチ回路７０が正常である場合、フリップフロップＦＦにおいてインバータ１７４の出力ノード及びインバータ１７５の入力ノードの電位（信号レベル）が“Ｌ”となるため、ヒューズデータＦＤは“Ｈ”レベルに遷移する。このように、アイソレーションラッチ回路７０が正常であれば、信号線ＮＣＯＭの電位（信号レベル）は“Ｈ”レベルから“Ｌ”レベルに遷移する（ステップＳＴ１５Ｂ）。
一方、アイソレーションラッチ回路７０のデータ保持状態が“Ｌ”レベルに固定される不良がある場合、制御信号ＦＣＥＮ，ＣＳＬが“Ｈ”レベルに設定されたとしても、ヒューズデータＦＤは“Ｈ”レベルに変化しない。この場合、信号線ＮＣＯＭの電位（信号レベル）は、“Ｈ”の状態が持続する（ステップＳＴ１５Ａ）。

尚、インバータ５２内の自己テストユニット８０としてのｐチャネル型ＭＯＳトランジスタ１８４は、ヒューズデータＦＤの信号レベルに応じて、オン／オフが変化する。これに伴って、共通線ＣＯＭの電位も変化する。このｐチャネル型ＭＯＳトランジスタ１８４がオフしている場合、インバータ５２を経由した信号線ＮＣＯＭから共通線ＣＯＭへ向かう貫通電流を低減できる。その結果として、本実施形態のフラッシュメモリは、自己テスト時における消費電力を低減できる。

テスト信号ＣＯＭＴＥＳＴが、“Ｈ”レベルに設定される（ステップＳＴ１６）。データキャッシュＤＴ＿ｃａｃｈｅの信号レベル（電位）の初期状態は、“Ｈ”レベルに設定されている。

信号線ＮＣＯＭが“Ｈ”レベルである場合、自己テストユニット８０としてのｎチャネル型ＭＯＳトランジスタ１８３はオンする。データキャッシュＤＴ＿ｃａｃｈｅが保持する電荷は、オン状態のＭＯＳトランジスタ１８２，１８３の電流経路を経由して、グランド端に放電される。これによって、データキャッシュＤＴ＿ｃａｃｈｅの信号レベルは、“Ｈ”レベルから“Ｌ”レベルへ遷移する。

信号線ＮＣＯＭが“Ｌ”レベルである場合、ＭＯＳトランジスタ１８３はオフする。それゆえ、データキャッシュＤＴ＿ｃａｃｈｅの電荷は、放電されずに、保持状態が持続する。それゆえ、データキャッシュＤＴ＿ｃａｃｈｅの信号レベルは、“Ｈ”レベルのままである。

上述のように、信号線ＮＣＯＭが“Ｈ”レベルである場合、アイソレーションラッチ回路７０はヒューズデータＦＤが“Ｌ”レベルに固定される不良を含む。即ち、データキャッシュＤＴ＿ｃａｃｈｅの信号レベルが“Ｌ”レベルを示す場合、アイソレーションラッチ回路７０はヒューズデータＦＤが“Ｌ”レベルに固定される不良を含む。
信号線ＮＣＯＭが“Ｌ”レベルである場合、アイソレーションラッチ回路７０はヒューズデータＦＤが“Ｌ”レベルに固定される不良を含まない。即ち、データキャッシュＤＴ＿ｃａｃｈｅの信号レベルが“Ｈ”レベルを示す場合、アイソレーションラッチ回路７０はヒューズデータＦＤが“Ｌ”レベルに固定される不良を含まない。

それゆえ、データキャッシュＤＴ＿ｃａｃｈｅのデータを読み出すことによって、アイソレーションラッチ回路８０が“Ｌ”レベルに固定される不良を含むか否か判定される（ステップＳＴ１７）。

データキャッシュＤＴ＿ｃａｃｈｅの読み出し結果が“Ｌ”レベルである場合、つまり、アイソレーションラッチ回路７０が不良を含む場合、そのアイソレーションラッチ回路７０に対応するカラムブロックＣＯＬは不良と判定される。例えば、不良のカラムブロックＣＯＬは、不良救済のためのリダンダンシに置換される。

以上のように、図９及び図１０に示される自己テスト機能による不良検出方法及び動作によって、アイソレーションラッチ回路７０の不良を検出できる。

＜不良検出方法２＞
図１１及び図１２を用いて、ＢＩＳＴ機能によるアイソレーションラッチ回路７０の不良検出方法２について、説明する。ここでは、アイソレーションラッチ回路７０が保持するヒューズデータが“Ｈ”レベルに固定される不良を検出する方法及び動作について、説明する。尚、上述の不良検出方法１と実質的に同じ動作に関しては、必要に応じて、説明する。

図１１は、本実施形態のアイソレーションラッチ回路の不良検出方法２のフローチャートを示している。図１２は、本実施形態のアイソレーションラッチ回路の不良検出方法２におけるタイミングチャートを示している。

不良検出方法１と同様に、制御信号ＦＣＲＳＴが“Ｈ”レベルにされる（ステップＳＴ２１）。ヒューズデータＦＤが“Ｌ”レベルにされる。尚、アイソレーションラッチ回路７０のデータ保持状態が“Ｈ”レベルに固定される不良を含む場合、制御信号ＦＣＲＳＴが“Ｈ”レベルであっても、ヒューズデータＦＤは“Ｌ”レベルにならない、或いは、制御信号ＦＣＲＳＴが“Ｈ”レベルである期間においてのみ、ヒューズデータＦＤは“Ｌ”レベルを示す。

また、リセット信号ＣＯＭＨが“Ｈ”レベルにされ、信号線ＮＣＯＭの電位が“Ｌ”レベル、共通線ＣＯＭの電位が“Ｈ”レベルにされる。そして、テスト信号ＩＳＯＴＥＳＴが、“Ｈ”レベルにされる（ステップＳＴ２２）。

アイソレーションラッチ回路７０が正常である場合、つまり、ヒューズデータＦＤが“Ｌ”である場合、共通線ＣＯＭの電位は“Ｌ”レベル、信号線ＮＣＯＭの電位は“Ｈ”レベルになる（ステップＳＴ２４Ａ）。

一方、アイソレーションラッチ回路７０のデータ保持状態（ヒューズデータＦＤ）が“Ｈ”レベルに固定される不良を含んでいる場合、信号線ＮＣＯＭの電位は、“Ｌ”レベルになる（ステップＳＴ２４Ｂ）。

テスト信号ＣＯＭＴＥＳＴが、“Ｈ”レベルに設定される（ステップＳＴ２５）。これによって、自己テストユニットとしてのＭＯＳトランジスタ１８２は、オンする。

ヒューズデータＦＤが“Ｈ”レベルに固定される不良をアイソレーションラッチ回路７０が含まない場合、信号線ＮＣＯＭの電位は“Ｈ”レベルである。この場合、自己テストユニット８０としてのＭＯＳトランジスタ１８３は、オンする。そのため、アイソレーション回路７０が不良を含まない場合、データキャッシュＤＴ＿ｃａｃｈｅの電位は“Ｌ”レベルを示す。

一方、ヒューズデータＦＤが“Ｈ”レベルに固定される不良をアイソレーションラッチ回路７０が含む場合、信号線ＮＣＯＭの電位は“Ｌ”レベルである。この場合、ＭＯＳトランジスタ１８３は、オフしている。そのため、アイソレーション回路７０が不良を含む場合、データキャッシュＤＴ＿ｃａｃｈｅの電位は“Ｈ”レベルを示す。

データキャッシュＤＴ＿ｃａｃｈｅのデータを読み出すことによって、ヒューズデータＦＤが“Ｈ”レベルに固定される不良をアイソレーションラッチ回路７０が含むか否か判別される（ステップＳＴ２６）。

そして、アイソレーションラッチ回路５０が不良を含む場合、不良のカラムブロックＣＯＬは、リダンダンシに置換される。

以上のように、図１１及び図１２に示される自己テスト機能による不良検出方法及び動作によって、アイソレーションラッチ回路７０の不良を検出できる。

（ｂ−２） ＣＯＭラッチ回路の不良検出
図１３乃至図１６を参照して、自己テストユニットの自己テスト機能（例えば、ＢＩＳＴ機能）によるＣＯＭラッチ回路の不良検出方法及び動作について、説明する。尚、上述のアイソレーションラッチ回路７０の不良検出方法及び動作と実質的に同じ動作に関しては、必要に応じて、説明する。

＜不良検出方法１＞
図１３及び図１４を用いて、ＢＩＳＴ機能によるＣＯＭラッチ回路５０の不良検出方法１について、説明する。ここでは、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｌ”レベルに固定される不良を検出する方法及び動作について、説明する。尚、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力の不良は、共通線ＣＯＭの不良及びＣＯＭラッチ回路５０自体の不良のうち少なくとも一方を含む。

図１３は、本実施形態のＣＯＭラッチ回路の不良検出方法１のフローチャートを示している。図１４は、本実施形態のＣＯＭラッチ回路の不良検出方法１におけるタイミングチャートを示している。

図１３及び図１４に示されるように、制御信号ＦＣＲＳＴが“Ｈ”に設定され、アイソレーションラッチ回路７０が保持するヒューズデータＦＤが“Ｌ”レベルに設定される（ステップＳＴ３１）。

リセット信号ＣＯＭＨが一度“Ｈ”レベルに設定され、信号線ＮＣＯＭの電位を放電した後、リセット信号ＣＯＭＨが“Ｌ”レベルに設定される（ステップＳＴ３２）。なお、アイソレーションラッチ回路７０のデータ切り替えと信号線ＮＣＯＭは、同時に行われてもよいし、異なるタイミングで実行されてもよい。

ここで、共通線ＣＯＭ及びそれに接続されたＣＯＭラッチ回路５０の入力端子に不良が存在するか否かに応じて、共通線ＣＯＭ，ＮＣＯＭの電位が異なる。

ＣＯＭラッチ回路５０が正常である場合、信号線ＮＣＯＭの放電によって、共通線ＣＯＭの電位は“Ｈ”レベル、信号線ＮＣＯＭの電位は“Ｌ”レベルになる（ステップＳＴ３４Ｂ）。
一方、ＣＯＭラッチ回路５０の入力端子が“Ｌ”レベルに固定される不良を含む場合、共通線ＣＯＭの電位は“Ｌ”レベル、信号線ＮＣＯＭの電位は“Ｈ”レベルになる（ステップＳＴ３４Ａ）。

この後、テスト信号ＣＯＭＴＥＳＴが“Ｈ”レベルに設定される（ステップＳＴ３５）。これによって、自己テストユニット８０としてのｎチャネル型ＭＯＳトランジスタ１８２が、オンする。

また、信号線ＮＣＯＭの電位に応じて、自己テストユニット８０としてのｎチャネル型ＭＯＳトランジスタ１８１が、オン又はオフする。
信号線ＮＣＯＭの電位が“Ｌ”レベルである場合、ＭＯＳトランジスタ１８１はオフする。そのため、データキャッシュＤＴ＿ｃａｃｈｅの電位は、“Ｈ”レベルを示す。
一方、信号線ＮＣＯＭの電位が“Ｈ”レベルである場合、ＭＯＳトランジスタ１８１はオンする。これによって、データキャッシュＤＴ＿ｃａｃｈｅの電荷は、オン状態の２つのＭＯＳトランジスタ１８２，１８３を経由して放電される。その結果として、データキャッシュＤＴ＿ｃａｃｈｅの電位は、“Ｌ”レベルを示す。

このように、上記の動作において、データキャッシュが“Ｈ”レベルである場合、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｌ”レベルに固定される不良を含まない。一方、データキャッシュが“Ｌ”レベルである場合、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｌ”レベルに固定される不良を含む。

そして、データキャッシュＤＴ＿ｃａｃｈｅのデータを制御部１０が読み出すことによって、ＣＯＭラッチ回路８０における共通線ＣＯＭ側の入力が“Ｌ”レベルに固定される不良を含むか否か判定される（ステップＳＴ３５）。

データキャッシュＤＴ＿ｃａｃｈｅの読み出し結果が“Ｌ”レベルである場合、つまり、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が不良を含む場合、そのＣＯＭラッチ回路５０に対応するカラムブロックＣＯＬは不良と判定される。例えば、不良のカラムブロックＣＯＬは、不良救済のためのリダンダンシに置換される。

以上のように、図１３及び図１４に示される自己テスト機能による不良検出方法及び動作によって、ＣＯＭラッチ回路７０の不良を検出できる。

＜不良検出方法２＞
図１５及び図１６を用いて、ＢＩＳＴ機能によるＣＯＭラッチ回路５０の不良検出方法２について、説明する。ここでは、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を検出する方法及び動作について、説明する。

図１５は、本実施形態のＣＯＭラッチ回路の不良検出方法２のフローチャートを示している。図１６は、本実施形態のＣＯＭラッチ回路の不良検出方法２におけるタイミングチャートを示している。

図１５及び図１６に示されるように、制御信号ＦＣＲＳＴが“Ｈ”に設定され、ヒューズデータＦＤが“Ｌ”レベルに設定される（ステップＳＴ４１）。

リセット信号ＣＯＭＨが“Ｈ”レベルから“Ｌ”レベルにされる。信号線ＮＣＯＭの電位は“Ｌ”レベルになり、共通線ＣＯＭの電位は“Ｈ”レベルになる（ステップＳＴ４２）。

また、テスト信号ＩＳＯＴＥＳＴが、“Ｈ”レベルにされる。共通線ＣＯＭ及びＣＯＭラッチ回路５０の入力端子が正常であれば、共通線ＣＯＭは放電状態になり、共通線ＣＯＭの電位及び信号レベルは“Ｌ”レベルになる。

ＣＯＭラッチ回路５０の共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含むか否かに応じて、信号線ＮＣＯＭの信号レベルは異なる（ステップＳＴ４３）。

ＣＯＭラッチ回路５０の共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含んでいれば、信号線ＮＣＯＭの電位は“Ｌ”レベルを示す（ステップＳＴ４４Ｂ）。
ＣＯＭラッチ回路５０の共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含んでいなければ、共通線ＣＯＭの電位は放電によって“Ｌ”レベルに変化するので、信号線ＮＣＯＭの電位は“Ｈ”レベルを示す（ステップＳＴ４４Ａ）。

そして、テスト信号ＣＯＭＴＥＳＴが“Ｈ”レベルに設定される（ステップＳＴ４５）。信号線ＮＣＯＭの電位が“Ｈ”レベルの場合、データキャッシュＤＴ＿ｃａｃｈｅは、放電され、“Ｌ”レベルを示す。信号線ＮＣＯＭの電位が“Ｌ”レベルの場合、データキャッシュＤＴ＿ｃａｃｈｅは、充電状態が維持され、“Ｈ”レベルを示す。

このように、上記の動作において、データキャッシュＤＴ＿ｃａｃｈｅが“Ｌ”レベルである場合、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含まない。一方、データキャッシュＤＴ＿ｃａｃｈｅが“Ｈ”レベルである場合、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含む。

そして、データキャッシュＤＴ＿ｃａｃｈｅのデータを読み出すことによって、ＣＯＭラッチ回路８０における共通線ＣＯＭ側の入力が“Ｈ”レベルに固定される不良を含むか否か判定される（ステップＳＴ４６）。

そして、データキャッシュＤＴ＿ｃａｃｈｅの読み出し結果が“Ｈ”レベルである場合、つまり、ＣＯＭラッチ回路５０における共通線ＣＯＭ側の入力が不良を含む場合、そのＣＯＭラッチ回路５０に対応するカラムブロックＣＯＬは不良と判定される。例えば、不良のカラムブロックＣＯＬは、不良救済のためのリダンダンシに置換される。

以上のように、図１５及び図１６に示される自己テスト機能による不良検出方法及び動作によって、ＣＯＭラッチ回路７０の不良を検出できる。

（ｃ） まとめ
第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）は、第１の実施形態の構成に加え、フェイルビット検知回路５内に、自己テストユニット８０（例えば、ＢＩＳＴユニット）を含んでいる。自己テストユニット８０は、フェイルビット検知回路５内の不良、例えば、検知ユニットＦＵの不良を検出する。

上述のように、記憶密度の向上やチップコストの低減のため、素子の微細化が推進されている。その微細化に伴って、配線幅や隣接する配線間のピッチも縮小されている。それに起因して、配線の断線や配線間の短絡などが生じる可能性が高くなる。

本実施形態のフラッシュメモリのように、自己テストユニット８０による自己テスト機能が付加されることによって、フェイルビット検知回路５内の検知ユニットＦＵの不良及びカラムの不良を検知できる。

これによって、本実施形態のフラッシュメモリは、フェイルビット検知回路５内及びカラムの不良によって、データの書き込み又は消去が不要に繰り返されてしまうことを、低減できる。

フェイルビット検知回路５内の不良によって、ベリファイ結果が誤判定される不良を低減できる。この結果として、フラッシュメモリの信頼性の低下が抑制される。

さらに、メモリの自己テストによって、テスト装置を用いたテストに比較して、テストに要する時間を短縮でき、コストを低減できる。また、不良カラムの検知によって、その不良カラムをリダンダンシによって救済でき、製造歩留まりの低下を抑制できる。

以上のように、第２の実施形態の半導体メモリは、第１の実施形態と同様の効果が得られるともに、自己テストによってメモリの信頼性を向上でき、テストに要する時間及びコストを低減できる。

したがって、第２の実施形態によれば、メモリの信頼性を向上できる。

（３） 第３の実施形態
図１７乃至図２０を用いて、第３の実施形態の半導体メモリについて、説明する。第３の実施形態の半導体メモリの全体構成は、第１の実施形態と同様であるため、ここでは、各実施形態の相違点について主に説明する。第３の実施形態において、第１及び第２の実施形態で述べた構成と実質的に同じ構成に関しては、共通の符号を付し、その構成及びその機能の説明は、必要に応じて行う。

（ａ） 回路構成
図１７乃至図１９を用いて、第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）の回路構成について、説明する。

図１７は、本実施形態のフラッシュメモリの構成を模式的に示すブロック図である。

本実施形態のフラッシュメモリは、第１又は第２の実施形態の構成に加えて、フェイルビットカウント回路（カウント回路）９０を、さらに含んでいる。

フェイルビットカウント回路９０は、フェイルビット検知回路５内の検知ユニットＦＵを経由して、センスアンプ回路４内の複数のカラムブロックＣＯＬ及び複数のセンスユニットＳＵに共通に接続される。フェイルビットカウント回路９０は、共通の検知線ＬＳＥＮを経由して、複数の検知ユニットＦＵに接続される。

図１８を用いて、フェイルビットカウント回路９０の内部構成について、説明する。尚上述のように、フェイルビットカウント回路９０は、検知線ＬＳＥＮを経由して、複数の検知ユニットＦＵに接続されるが、図１８において、図示の簡単化のため、１個の検知ユニットＦＵのみを示している。

図１８に示されるように、フェイルビットカウント回路９０は、オペアンプ１９０と電流源１９５とを、含んでいる。また、フェイルビット検知回路５は、カレントミラー回路１９９を、含む。カレントミラー回路１９９は、複数の検知ユニットＦＵに共通に接続されている。

カレントミラー回路１９９は、検知ユニット１９９内のＭＯＳトランジスタＴｒ１の電流経路の他端に、接続されている。

カレントミラー回路１９９は、１つの電流源１９１と２つの電界効果トランジスタ１９２，１９３とを含んでいる。電界効果トランジスタ１９２，１９３は、例えば、ｎチャネル型ＭＯＳトランジスタである。一方のＭＯＳトランジスタ１９２は、ダイオード接続されている。

電流源１９１の一端は、ダイオード接続されたＭＯＳトランジスタ１９２の電流経路及び信号線ＧＣＭＮに接続される。電流源１９１の他端は、電源Ｖｄｄに接続されている。電流源１９１は、ダイオード接続されたＭＯＳトランジスタ１９２の電流経路及び信号線ＧＣＭＮに、電流ＩＲＥＦを出力する。

ダイオード接続されたＭＯＳトランジスタ１９２のゲート及び電流経路の一端には、電流源１９１が接続されている。ＭＯＳトランジスタ１９２のゲート及びの電流経路の一端は、信号線ＧＣＭＮに接続されている。ＭＯＳトランジスタ１９２の電流経路の他端は、グランド端に接続されている。

ＭＯＳトランジスタ１９３のゲートは、信号線ＧＣＭＮに接続されている。ＭＯＳトランジスタ１９３の電流経路の一端は、ＭＯＳトランジスタＴｒ１の電流経路の他端に接続されている。ＭＯＳトランジスタ１９３の電流経路の他端は、グランド端に接続されている。

ＭＯＳトランジスタ１９３のゲートには、信号線ＧＣＭＮを流れる電流値ＩＲＥＦに応じた電圧が印加される。上記のように、カレントミラー回路１９９が形成されているので、ＭＯＳトランジスタ１９３の電流駆動力が、ダイオード接続されたＭＯＳトランジスタ１９２の電流駆動力と同程度であれば、ＭＯＳトランジスタ１９３の電流経路には、ＭＯＳトランジスタ１９２の電流経路を流れる電流（例えば、電流ＩＲＥＦ）と実質的に同じ大きさの電流が流れる。

カレントミラー回路１９９のＭＯＳトランジスタ１９３の電流経路の一端は、ＭＯＳトランジスタＴｒ１の電流経路に接続されている。そのため、カレントミラー回路１９９は、ＭＯＳトランジスタＴｒ１及び検知線ＬＳＥＮを経由して、フェイルビットカウント回路９０のオペアンプ１９０の一方の入力端子に接続される。これによって、ＭＯＳトランジスタＴｒ１がオンする場合、カレントミラー回路１９９の出力電流及びそれに応じた電位が、オペアンプ１９９に供給される。

例えば、全てのカラムブロックＣＯＬのＭＯＳトランジスタＴｒ１のうち、ｍ個のＭＯＳトランジスタＴｒ１がオンする、即ち、ｍ個のメモリセルトランジスタがベリファイフェイルである場合、“ｍ×ＩＲＥＦ”の大きさの電流が検知線ＬＳＥＮを流れ、その電流値に応じて、検知線ＬＳＥＮの電位が変動する。

尚、フェイルビットカウント回路９０の構成に応じて、１つのカレントミラー回路１９９が複数の検知ユニットＦＵに共通に接続されてもよい。また、カレントミラー回路１９９の構成は、図１８に示される構成に限定されない。

フェイルビットカウント回路９０において、オペアンプ１９０の一方の入力端子は、検知線ＬＳＥＮを経由して、検知ユニットＦＵ内のＭＯＳトランジスタＴｒ１の電流経路の一端に接続されている。オペアンプ１９０の他方の入力端子は、電流源１９５に接続される。

電流源１９５は、基準電流ＩＲＥＦ×（ｎ＋０．５）（ｎ≧０）を出力する。以下では、電流源１９５のことを、基準電流源１９５とよぶ。
基準電流源１９５は、制御信号ＤＡＣによって出力電流の大きさを切り替えることが可能である。基準電流源１９５の出力電流の大きさは、制御信号ＤＡＣによって、０．５×ＩＲＥＦからＩＲＥＦ×（ｎ＋０．５）の範囲内で、制御される。基準電流ＩＲＥＦ×（ｎ＋０．５）における“ｎ”の値は、制御信号ＤＡＣによって変化される。

オペアンプ１９０は、カレントミラー回路１９９の出力電流ＩＲＥＦ×ｍに起因する検知線ＬＳＥＮの電位と基準電流ＩＲＥＦ×（ｎ＋０．５）（ｎ≧０）に起因する電位とを比較する。オペアンプ１９０は、その比較結果を、信号ＨＲとして、出力する。

尚、図１９に示されるように、検知ユニットＦＵが自己テストユニット（例えば、ＢＩＳＴユニット）を含む場合において、カレントミラー回路１９０及びフェイルビットカウント回路９０が設けられてもよい。

尚、本実施形態において、図１８及び図１９に示されるカレントミラー回路１９９及びフェイルビットカウント回路９０の構成は一例であって、これに限定されるものではない。

このように、カレントミラー回路１９０及びフェイルビットカウント回路９０が、フラッシュメモリに設けられることによって、データの書き込みにおけるフェイルビット数をカウントできる。これによって、ＥＣＣ（Error Checking and Correcting）による誤り訂正の許容値を考慮して、動作シーケンスを実行できる。

したがって、第３の実施形態によれば、半導体メモリの信頼性を向上できる。

（ｂ） 動作
以下、図２０を用いて、第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について、説明する。尚、ここでは、図３も適宜用いて説明する。
ここでは、書き込み動作及び消去動作時におけるフェイルビットの個数をカウントする動作（以下、フェイルビットカウント動作とよぶ）について、説明する。本実施形態のフラッシュメモリのフェイルビットカウント動作によれば、第１の実施形態のフラッシュメモリにおけるフェイルビットの有無を検知することに加え、そのフェイルビットの個数をカウントすることができる。
尚、本実施形態において、第１の実施形態と同様の動作については、必要に応じて、説明する。また、本実施形態において、図１９に示されるフラッシュメモリの自己テスト動作は、第２の実施形態と実質的に同様であるので、説明は省略する。

図２０は、本実施形態のフラッシュメモリにおけるフェイルビットカウント動作のタイミングチャートを示している。

図２０に示されるように、リセット信号ＣＯＭＨが“Ｈ”レベルに設定され、信号線ＮＣＯＭの電位が“Ｌ”レベルにされる。これに伴って、各カラムブロックＣＯＬにおいて、共通線ＣＯＭの電位は、“Ｈ”レベルに変化する。

メモリセルアレイ１に対して設定された全てのカラムブロックＣＯＬにおいて、例えば、１つのセンスアンプユニットＳＵ０に対応する制御信号ＣＨＫ０が“Ｈ”レベルにされる。これによって、各カラムユニットＣＯＬにおいて、制御信号ＣＨＫ０が入力されるＭＯＳトランジスタ４１_０がオンする。

ここで、各カラムブロックにおいて、制御信号ＣＨＫ０に対応するセンスアンプ４０_０がベリファイフェイルを示すデータ（“Ｈ”レベル）を保持する場合、そのセンスアンプ４０_０にゲートが接続されたＭＯＳトランジスタ４２_０は、オンする。
そのため、共通線ＣＯＭは、センスユニットＳＵ０内の２つのＭＯＳトランジスタ（チェック回路）４１_０，４２_０の電流経路を経由して、放電される。

選択されたセンスユニットＳＵ０がベリファイフェイルを含むカラムブロックＣＯＬにおいて、共通線ＣＯＭの電位は“Ｌ”レベルに変化し、信号線ＮＣＯＭの電位は“Ｈ”レベルに変化する。

センスアンプ４０_０がベリファイパスを示すデータ（“Ｌ”レベル）を保持する場合、そのセンスアンプ４０_０にゲートが接続されたＭＯＳトランジスタ４２_０は、オンしない。そのため、共通線ＣＯＭは、充電状態が持続される。

選択されたセンスユニットＳＵ０がベリファイフェイルを含まないカラムブロックＣＯＬにおいて、共通線ＣＯＭの電位は“Ｈ”レベルに維持され、信号線ＮＣＯＭの電位も“Ｌ”レベルに維持される。

アイソレーションラッチ回路７０が“Ｌ”のヒューズデータを保持している場合、ＮＯＲゲート５１の出力は“Ｈ”レベルとなり、信号線ＮＣＯＭの電位は“Ｈ”レベルになる。尚、アイソレーションラッチ回路７０が“Ｈ”のヒューズデータを保持している場合、それに対応するカラムブロックＣＯＬは、不良である。この場合、ＮＯＲゲート５１の出力は共通線ＣＯＭの電位に依存せずに“Ｌ”レベルとなるので、共通線ＣＯＭが“Ｌ”レベルであっても“Ｈ”レベルであっても、信号線ＮＣＯＭは“Ｌ”レベルに維持される。

信号線ＮＣＯＭの電位が“Ｈ”レベルに変化すると、検知線ＬＳＥＮに接続されたＭＯＳトランジスタＴｒ１は、オンする。

また、本実施形態において、各カラムブロックのカレントミラー回路１９９が、駆動される。つまり、信号線ＧＣＭＮに電流ＩＲＥＦによって生じる電圧が印加され、カレントミラー回路１９９は、電流ＩＲＥＦを出力する。

カレントミラー回路１９９の出力電流ＩＲＥＦが、オン状態のＭＯＳトランジスタを経由して、検知線ＬＳＥＮに流れる。
一方、ＭＯＳトランジスタＴｒ１がオフであれば、そのカラムブロックＣＯＬにおけるカレントミラー回路１９９からの出力電流は、検知線ＬＳＥＮに供給されない。
このように、ベリファイフェイルのデータを保持するセンスユニットＳＵ０を含むカラムブロックＣＯＬからの出力電流が、検知線ＬＳＥＮに供給される。

検知線ＬＳＥＮは、複数のカラムブロックＣＯＬに共通に接続されている。それゆえ、検知線ＬＳＥＮに供給される電流の大きさは、ベリファイフェイルの個数に応じた大きさとなる。つまり、全カラムブロックＣＯＬのセンスユニットＳＵ０において、ベリファイフェイルの個数がｍ個である場合、検知線ＬＳＥＮを流れる電流の大きさは“ｍ×ＩＲＥＦ”となる。

このカレントミラー回路１９９からの電流の大きさに応じて、検知線ＬＳＥＮの電位は変動し、例えば、検知線ＬＳＥＮの電位は、基準電位（例えば、“Ｈ”レベル）より小さくなる。

尚、全てのカラムブロックＣＯＬ内において検知対象のセンスユニットＳＵ０がベリファイパスのデータを保持する場合、カレントミラー回路の出力電流は検知線ＬＳＥＮに供給されないので、検知線ＬＳＥＮの電位は変動しない。

ベリファイフェイルの個数ｍに応じて変動した検知線ＬＳＥＮの電位が、オペアンプ１９０の一方の入力端子に印加される。
オペアンプ１９０の他方の入力端子には、基準電流源１９５の出力電流ＩＲＥＦ×（ｎ＋０．５）によって生じる電位が印加される。

基準電流源１９５の基準電流ＩＲＥＦ×（ｎ＋０．５）は、基準電流源１９５に対する制御信号ＤＡＣによって、所定のタイミング（例えば、動作クロック）において徐々に増加される。

ｎ＜ｍの関係である場合、基準電流ＩＲＥＦ×（ｎ＋０．５）に起因する電位は、電流ＩＲＥＦ×ｍに起因する電位より小さい。この場合、オペアンプ１９０の出力信号ＨＲは、“Ｌ”レベルに維持される。

そして、制御信号ＤＡＣによって“ｎ”の値が増加され、ｎ＝ｍの関係になった場合、基準電流ＩＲＥＦ×（ｎ＋０．５）に起因する電位が、電流ＩＲＥＦ×ｍに起因する電位より大きくなり、オペアンプ１９０の出力信号ＨＲは、例えば、“Ｌ”レベルから“Ｈ”レベルに反転する。

制御部１０がオペアンプ１９０の出力信号ＨＲが反転したのを検知し、制御部１０は、出力信号ＨＲが反転した際の制御信号ＤＡＣの値“ｎ”を制御部１０内のキャッシュに取り込む。

制御部１０が、制御線号ＤＡＣの値ｎに基づいて、フェイルビットの個数ｍを算出する。これによって、全てのカラムブロックＣＯＬにおいて、ベリファイフェイルのデータを保持するセンスアンプユニットＳＵ０の個数、つまり、書き込みが未完了のメモリセルトランジスタＭＴの個数が、カウントされる。

これと同様の動作を、全てのカラムブロックに対して、カラムブロックＣＯＬのセンスユニットＳＵ１からセンスユニットＳＵ８まで繰り返すことによって、データの書き込み又は消去におけるフェイルビットの全個数がカウントされる。

このように、カラムブロックＣＯＬ内においてセンスユニットＳＵのベリファイ結果を、１つずつ共通線ＣＯＭに反映させることによって、カラムブロックＣＯＬが含むベリファイフェイルの個数が、フェイルビットカウント回路９０によってカウントされる。

例えば、制御部１０は、フェイルビットの個数がＥＣＣによって救済可能な許容値以下であれば、書き込み動作（又は消去動作）を終了し、フェイルビットの個数が許容値より大きければ、再度データの書き込みを行う。

以上のように、本実施形態のフラッシュメモリによれば、フェイルビットカウント回路９０をさらに備えることによって、動作シーケンスにおけるフェイルビット数をカウントすることができる。

（ｃ） まとめ
第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）は、第１又は第２の実施形態の構成に加え、フェイルビットカウント回路（カウント回路）９０を、さらに含んでいる。

フェイルビットカウント回路９０によって、書き込み又は消去時に生じるベリファイフェイルの個数、即ち、書き込み不良又は消去不良が生じるメモリセルトランジスタの個数（ビット数）を検出できる。

例えば、検出されたベリファイフェイルの個数が、ＥＣＣによる誤り訂正の許容範囲内であれば、ページＰＧ又はメモリセルトランジスタが書き込み不良を含んでいても、データ出力時に、ＥＣＣによるデータの訂正を実行できる。即ち、書き込み対象の全てのメモリセルトランジスタＭＴがベリファイパスするまで、データの書き込み消去を実行せずに良くなる。
その結果として、データの書き込みの繰り返しに起因する消費電力の増大やフラッシュメモリの動作速度の低下を、抑制できる。

また、ベリファイフェイルの個数を検出できることによって、リダンダンシによる置換など、メモリセルアレイの管理を効率化できる。

したがって、第３の実施形態の半導体メモリは、第１及び第２の実施形態と同様に、メモリの信頼性を向上できる。

（４） 第４の実施形態
図２１乃至図２３を用いて、第４の実施形態の半導体メモリについて、説明する。ここでは、第４の実施形態と他の実施形態との相違点について主に説明する。第４の実施形態において、第１乃至第３の実施形態で述べた構成と実質的に同じ構成に関しては、共通の符号を付し、その構成及びその機能の説明は、必要に応じて行う。

（ａ） 回路構成
図２１乃至図２３を用いて、第４の実施形態の半導体メモリ（例えば、フラッシュメモリ）の回路構成について、説明する。
図２１は、本実施形態のフラッシュメモリにおける検知ユニットＦＵの内部構成を模式的に示すブロック図である。図２２は、検知ユニットＦＵの内部構成をより具体的に示す等価回路図である。

第１乃至第３の実施形態において、ＮＯＲゲート及びインバータによって形成されたラッチ回路が、共通線ＣＯＭに対するキャッシュとして用いられていたが、そのラッチ回路の内部構成に限定されない。
例えば、図２１に示されるように、ＮＡＮＤゲート５５によって形成されたＣＯＭラッチ回路５０Ａが、共通線ＣＯＭに接続されてもよい。

図２１に示されるように、共通線ＣＯＭには、電界効果トランジスタＴｒ２Ａが接続されている。例えば、電界効果トランジスタＴｒ２Ａは、ｐチャネル型のＭＯＳトランジスタＴｒ２Ａである。ＭＯＳトランジスタＴｒ２Ａの電流経路の一端が、共通線ＣＯＭに接続され、ＭＯＳトランジスタＴｒ２Ａの電流経路の他端は、電源Ｖｄｄに接続されている。ＭＯＳトランジスタＴｒ２Ａのゲートには、制御信号ＣＯＭＨｎが入力され、制御信号ＣＯＭＨｎによって、ＭＯＳトランジスタＴｒ２Ａのオン及びオフが制御される。ＭＯＳトランジスタＴｒ２Ａが制御信号ＣＯＭＨｎによってオンされることによって、共通線ＣＯＭに電源電圧Ｖｄｄが印加され、共通線ＣＯＭが“Ｈ”レベルに充電される。

本実施形態において、検知ユニットＦＵ内のＣＯＭラッチ回路５０Ａは、ＮＡＮＤゲート５５とインバータ５６とを含んでいる。

ＣＯＭラッチ回路５０Ａにおいて、共通線ＣＯＭには、ＮＡＮＤゲート５５の出力端子が接続されている。ＮＡＮＤゲート５５の一方の入力端子には、制御信号ＣＯＭＨｎが入力される。ＮＡＮＤゲート５５の一方の入力端子は、例えば、ＭＯＳトランジスタＴｒ２Ａのゲートに、接続される。ＮＡＮＤゲート５５の他方の入力端子は、信号線ＮＣＯＭに接続されている。
また、ＣＯＭラッチ回路５０Ａにおいて、インバータ５６の入力ノードが共通線ＣＯＭに接続され、インバータ５６の出力ノードが信号線ＮＣＯＭに接続されている。インバータ５６は、ＮＡＮＤゲート５６の出力端子とＮＡＮＤゲート５６の他方の入力端子とを接続している。

図２２に示される例において、ＮＡＮＤゲート５５は、例えば、４つの電界効果トランジスタ（例えば、ＭＯＳトランジスタ）１３０，１３１，１３２，１３４によって形成されている。

制御信号ＣＯＭＨｎが“Ｈ”レベルである場合、ＮＡＮＤゲート５５は、ｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３２によって形成されるＣＭＯＳインバータ１０３として、実質的に機能する。

２つのＭＯＳトランジスタ１３１，１３２のゲートは互いに接続され、入力ノードを形成している。ＭＯＳトランジスタ１３１，１３２（インバータ１０３）の入力ノードは、信号線ＮＣＯＭに接続される。ＭＯＳトランジスタ１３１，１３２の入力ノードは、ＮＡＮＤゲート５５の他方の入力端子に対応する。

ＭＯＳトランジスタ１３１，１３２のドレインは、互いに接続され、出力ノードを形成している。ＭＯＳトランジスタ１３１のソースは電源Ｖｄｄに接続され、ＭＯＳトランジスタ１３２のソースはＭＯＳトランジスタ１３０の電流経路の一端に接続されている。

ｐチャネル型ＭＯＳトランジスタ１３１の電流駆動力は、例えば、センスユニットＳＵのｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力より小さい。これによって、上述の各実施形態と同様に、共通線ＣＯＭの電位（信号レベル）が、“Ｈ”レベルから“Ｌ”レベルへ、強制的に反転される。

ＭＯＳトランジスタ１３０は、例えば、ｎチャネル型ＭＯＳトランジスタである。
ＭＯＳトランジスタ１３０の電流経路の他端は、グランド端に接続される。ＭＯＳトランジスタ１３０のゲートには、制御信号ＣＯＭＨｎが入力され、この制御信号ＣＯＭＨｎによって、ＭＯＳトランジスタ１３０のオン／オフが制御される。ＭＯＳトランジスタ１３０のゲートは、例えば、ＭＯＳトランジスタＴｒ２Ａのゲートに接続される。

電界効果トランジスタ１３４は、ｐチャネル型ＭＯＳトランジスタである。
ＭＯＳトランジスタ１３４の電流経路の一端は、電源Ｖｄｄに接続され、ＭＯＳトランジスタ１３４の電流経路の他端は、ＮＡＮＤゲート５５のＭＯＳトランジスタ１３１，１３２の出力ノードに接続される。ＭＯＳトランジスタ１３４のゲートには、制御信号ＣＯＭＨｎが入力され、この制御信号ＣＯＭＨｎによって、ＭＯＳトランジスタ１３４のオン／オフが制御される。例えば、ＭＯＳトランジスタ１３４は、ｐチャネル型ＭＯＳトランジスタである。

ＭＯＳトランジスタ１３４のゲートは、ＭＯＳトランジスタ１３０のゲートとともに、ＮＡＮＤゲート５５の他方の入力端子として用いられる。

インバータ５６の入力ノードは、信号線ＣＯＭｉを経由して、共通線ＣＯＭに接続されている。インバータ５６の出力ノードは、信号線ＮＣＯＭ及びＮＡＮＤゲート５５の他方の入力端子（ＭＯＳトランジスタ１３１，１３２の入力ノード）に接続されている。ＮＡＮＤゲート５５の他方の入力端子には、信号線ＮＣＯＭを介して、インバータ５６の出力信号が入力される。

インバータ５６の入力ノード及びＭＯＳトランジスタ１３１，１３２の出力ノードは、２つの電界効果トランジスタ１５１，１５２の電流経路を経由して、共通線ＣＯＭに接続されている。

電界効果トランジスタ１５１，１５２は、ｎチャネル型ＭＯＳトランジスタである。
ＭＯＳトランジスタ１５１の電流経路の一端は共通線ＣＯＭに接続され、ＭＯＳトランジスタ１５１の電流経路の他端はＭＯＳトランジスタ１５２の電流経路の一端に接続されている。ＭＯＳトランジスタ１５１のゲートには、制御信号ＳＥＧが入力される。

制御信号ＳＥＧは、メモリの動作、ベリファイ判定、或いは、フェイルビットの検知の対象となる範囲（ブロックＢＬＫ又はカラムブロックＣＯＬ）を選択するための信号である。それゆえ、カラムブロックＣＯＬが動作の対象である場合、制御信号ＳＥＧによって、ＭＯＳトランジスタ１５１がオンされ、そのカラムブロックが選択される。

ＭＯＳトランジスタ１５２の電流経路の一端は、ＭＯＳトランジスタ１５１の電流経路を経由して、信号線ＣＯＭに接続される。ＭＯＳトランジスタ１５２の電流経路の他端は、信号線ＣＯＭｉによって、インバータ５６に接続される。また、ＭＯＳトランジスタ１５２の電流経路の他端は、ＭＯＳトランジスタ１３１，１３２の出力ノード（ＮＡＮＤゲート５５の出力端子）、及び、ＭＯＳトランジスタ１３４の電流経路の他端に接続されている。

ＭＯＳトランジスタ１５２のゲートは、アイソレーションラッチ回路７０の出力端子に接続されている。尚、本実施形態において、アイソレーションラッチ回路７０の出力端子は、フリップフロップＦＦを形成するインバータ１７５の入力ノード及びインバータ１７４の出力ノードによって、形成されている。

ＭＯＳトランジスタ１５２のオン／オフは、アイソレーションラッチ回路７０の出力信号（ヒューズデータ）の信号レベルに応じて、制御される。

本実施形態において、ラッチ回路７０が“Ｌ”レベルのヒューズデータを保持している場合、それに対応するカラムブロックＣＯＬは不良であるとして、動作の対象から除外（アイソレーション）され、電気的に分離される。ラッチ回路７０が“Ｈ”レベルのヒューズデータを保持している場合、それに対応するカラムブロックＣＯＬは正常であるとして、動作の対象として用いられる。

それゆえ、“Ｌ”レベルのヒューズデータが、アイソレーションラッチ回路７０に保持されているとき、ｎチャネル型ＭＯＳトランジスタ１５２はオフする。これによって、共通線ＣＯＭと信号線ＣＯＭｉとの間における信号（電位）の入出力はなくなる。
一方、“Ｈ”レベルのヒューズデータが、アイソレーションラッチ回路７０に保持されているとき、ｎチャネル型ＭＯＳトランジスタ１５２はオンする。ＭＯＳトランジスタ１５１がオンすることによって、共通線ＣＯＭと信号線ＣＯＭｉとが電気的に接続され、共通線ＣＯＭの信号（電位）が、インバータ５６の入力ノードに入力される。

本実施形態において、アイソレーションラッチ回路７０が保持するヒューズデータが“Ｈ”レベルである場合、共通線ＣＯＭの信号が、ＭＯＳトランジスタ１５１，１５２及びインバータ５６を経由して、ＮＡＮＤゲート５５の一方の入力端子（ＭＯＳトランジスタ１３１，１３２の入力ノード）に入力される。また、制御信号ＣＯＭＨｎが、ＮＡＮＤゲート５５の他方の入力端子（ＭＯＳトランジスタ１３０，１３４のゲート）に入力される。

ＮＡＮＤゲート５５は、共通線ＣＯＭの信号（電位）の反転信号と制御信号ＣＯＭＨｎとを演算処理（ＮＡＮＤ演算）し、その演算結果を共通線ＣＯＭに出力する。ＮＡＮＤゲート５５の演算結果はインバータ５６によって反転され、その反転された演算結果が、ＮＡＮＤゲート５５に再度入力される。このように、ＣＯＭラッチ回路５０Ａは、所定のデータを保持する。また、ＮＡＮＤゲート５５の演算結果の反転信号が、インバータ５６を経由して、信号線ＮＣＯＭに出力され、その反転信号に応じた電位が信号線ＮＣＯＭに印加される。

図２２の検知ユニットＦＵにおいて、例えば、ヒューズデータが“Ｈ”レベル、制御信号ＣＯＭＨｎが“Ｌ”レベルである場合、共有線ＣＯＭは“Ｈ”レベル、信号線ＮＣＯＭは、“Ｌ”レベルになる。

以上のように、上述の実施形態と同様に、共通線ＣＯＭに接続されるデータキャッシュとして、ＮＡＮＤゲート５５を含むＣＯＭラッチ回路５０Ａが用いられている。
そのＣＯＭラッチ回路５０Ａにおいて、ＮＡＮＤゲート５５におけるＭＯＳトランジスタ１３１，１３２のｐチャネル型ＭＯＳトランジスタ１３１の電流駆動力は、センスユニットＳＵのチェック回路のｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力より小さい。これによって、ベリファイフェイルが検知された場合において、共通線ＣＯＭの電位（信号レベル）が“Ｈ”レベルから“Ｌ”レベルへ強制的に反転される。

また、本構成例において、共通線ＣＯＭの電位を、“Ｌ”レベルから“Ｈ”レベルに反転させる動作は、ＮＡＮＤゲート５５による論理演算によって、実行される。

（ｂ） 動作
図２３を用いて、第４の実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について、説明する。ここでは、図２１及び図２２も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。尚、第１乃至第３の実施形態と共通する動作に関しては、必要に応じて説明する。

図２３を用いて、本実施形態のフラッシュメモリのフェイルビット検知動作について、説明する。

図２３に示されるように、制御信号ＳＥＧが“Ｈ”レベルにされ、ＭＯＳトランジスタ１５１がオンされ、制御信号ＣＯＭＨｎが“Ｈ”レベルから“Ｌ”レベルに遷移される。

“Ｌ”レベルの制御信号ＣＯＭＨｎによって、ｐチャネル型ＭＯＳトランジスタＴｒ２Ａがオンし、電源電圧Ｖｄｄが共通線ＣＯＭに供給される。
また、“Ｌ”レベルの制御信号ＣＯＭＨｎが、ＮＡＮＤゲート５５内のｎチャネル型ＭＯＳトランジスタ１３０のゲート及びｐチャネル型ＭＯＳトランジスタ１３４のゲートに入力され、ＭＯＳトランジスタ１３０がオフし、ＭＯＳトランジスタ１３４はオンする。

そして、アイソレーションラッチ回路７０のヒューズデータがＭＯＳトランジスタ１５２のゲートに出力される。ヒューズデータが“Ｈ”レベルであれば、ＭＯＳトランジスタ１５２はオンする。“Ｈ”レベルのヒューズデータは、カラムブロックＣＯＬが動作対象であることを示している。

このように、ヒューズデータが“Ｈ”レベルである場合において、共通線ＣＯＭ及び信号線ＣＯＭｉが充電状態（“Ｈ”レベル）になり、信号線ＮＣＯＭが放電状態（“Ｌ”レベル）になる。ＮＡＮＤゲート５５は、“Ｌ”レベルの信号が各入力端子にそれぞれ入力されるので、“Ｈ”レベルの信号を出力する。

制御信号ＣＯＭＨｎは“Ｌ”レベルから“Ｈ”レベルにされる。この際、ＮＡＮＤゲート５５に対して“Ｈ”レベルの信号と“Ｌ”レベルの信号とが入力されるので、ＮＡＮＤゲートの出力によって、共通線ＣＯＭは“Ｈ”レベルにおける充電状態が持続する。

尚、“Ｌ”レベルのヒューズデータは、カラムブロックＣＯＬが不良であることを示している。この場合、カラムブロックＣＯＬが動作対象から分離されるとともに、ＭＯＳトランジスタ１５２がオフする。共通線ＣＯＭと信号線ＣＯＭｉとは、電気的に分離される。

制御信号ＣＯＭＨｎが“Ｈ”レベルにされた後、ヒューズデータが“Ｈ”レベルである場合において、チェック信号ＣＨＫ０〜ＣＨＫ７が“Ｌ”レベルから“Ｈ”レベルにされ、センスユニットＣＵ０〜ＣＵ７内のｎチャネル型ＭＯＳトランジスタ４１_０〜４１_７がオンする。
そして、各センスアンプ４０_０〜４０_７の保持するベリファイ結果のうち、１つでもベリファイフェイル（“Ｈ”レベル）が存在した場合、そのベリファイフェイルの信号がゲートに入力されたＭＯＳトランジスタ４２は、オンする。

上記のように、ＭＯＳトランジスタ１３１，１３２のｐチャネル型ＭＯＳトランジスタ１３１の電流駆動力は、センスユニットＳＵ内のｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力より小さいので、共通線ＣＯＭの電位は放電され、共通線ＣＯＭの電位が“Ｈ”レベルから“Ｌ”レベルへ遷移する。

これに伴って、共通線ＣＯＭの“Ｌ”レベルの電位がインバータ５６によって反転されて信号線ＮＣＯＭに出力されるので、信号線ＮＣＯＭの電位は“Ｈ”レベルになる。

この際、ＮＡＮＤゲート５５に対する２つの入力は、“Ｈ”レベルの制御信号ＣＯＭＨｎと“Ｈ”レベルの信号線ＮＣＯＭの電位である。それゆえ、ＮＡＮＤゲート５５の出力は“Ｌ”レベルとなり、その出力が共通線ＣＯＭに供給される。
このように、カラムブロックＣＯＬがベリファイフェイルである場合、共通線ＣＯＭの電位は“Ｌ”レベル、信号線ＮＣＯＭの電位は“Ｈ”レベルになる。

一方、カラムブロックＣＯＬがベリファイフェイルを含まない場合、カラムブロックＣＯＬ内の全てのＭＯＳトランジスタ４２はオフ状態となるので、共通線ＣＯＭの電位は“Ｈ”レベルに維持される。“Ｈ”レベルの電位が、インバータ５６によって反転され、“Ｌ”レベルの電位が信号線ＮＣＯＭに印加される。ＮＡＮＤゲート５５には、“Ｈ”レベルの制御信号ＣＯＭＨｎと“Ｌ”レベルの信号線ＮＣＯＭの電位が入力されるので、ＮＡＮＤゲート５５の出力は“Ｈ”レベルとなる。
このように、カラムブロックＣＯＬがベリファイパスである場合、共通線ＣＯＭの電位は“Ｈ”レベル、信号線ＮＣＯＭの電位は“Ｌ”レベルになる。

ここで、上述の各実施形態と同様に、信号線ＮＣＯＭの電位が“Ｈ”レベルである場合、信号線ＮＣＯＭにゲートが接続されたｎチャネル型ＭＯＳトランジスタＴｒ１は、オンする。これによって、検知線ＬＳＥＮは放電され、検知線ＬＳＥＮの電位は、“Ｈ”レベルから“Ｌ”レベルになる。これによって、カラムブロックＣＯＬが含むベリファイフェイルが検知され、データの書き込みが未完了であると、判定される。

一方、信号線ＮＣＯＭの電位が“Ｌ”レベルである場合、ＭＯＳトランジスタＴｒ１はオンしない。それゆえ、検知線ＬＳＥＮの電位は“Ｈ”レベルに維持される。これによって、データの書き込みが完了していると、判定される。

尚、ヒューズデータが“Ｌ”レベルである場合、ＭＯＳトランジスタ１５２がオフしている。そのため、共通線ＣＯＭの信号レベルが“Ｌ”レベルであっても、その“Ｌ”レベルの信号が、信号線ＣＯＭｉに与えられることはない。それゆえ、“Ｈ”レベルの信号線ＮＣＯＭから“Ｌ”レベルの共通線ＣＯＭへ電流が流れることはない。

以上のように、カラムブロックＣＯＬの複数のセンスユニットＳＵが保持するベリファイ結果に基づいて、書き込み動作及び消去動作が完了したか否か判定される。

尚、本実施形態のフラッシュメモリにおいて、ＣＯＭラッチ回路５０Ａ及びアイソレーションラッチ回路７０に対する自己テストも、図２１及び図２２に示される構成によって、第２の実施形態で述べた例と実質的に同様に、データキャッシュＤＴ＿ｃａｃｈｅのデータを読み出すことによって、実行できる。但し、本実施形態において、自己テスト時に、共通線ＣＯＭの電位を“Ｌ”レベルにする場合、センスユニットＳＵのＭＯＳトランジスタ４１，４２をオンすることによって、共通線ＣＯＭが放電状態（“Ｌ”レベル）にされる。尚、アイソレーションラッチ回路７０のデータは、上述の例と同様に、制御信号ＣＳＬ，ＦＣＥＮ，ＦＣＲＳＴによるノードの放電によって、書き換えられる。

また、本実施形態のフラッシュメモリにおいて、第３の実施形態と同様に、カレントミラー回路を形成するトランジスタ１９３及びフェイルビットカウント回路（図示せず）がさらに設けられることによって、各カラムブロックＣＯＬに含まれるフェイルビットの個数をカウントすることもできる。

（ｃ） まとめ
第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）において、図２１乃至図２３を用いて説明したように、第１の実施形態に用いられたラッチ回路５０と異なる構成のラッチ回路５０Ａが、共通線ＣＯＭに接続されている。本実施形態において、ＣＯＭラッチ回路５０Ａは、例えば、ＮＡＮＤゲート５５及びインバータ５６を含む。

ＮＡＮＤゲート５５内のインバータ接続されたＭＯＳトランジスタ１３１，１３２のｐチャネル型ＭＯＳトランジスタ１３１の電流駆動力は、センスユニットＳＵ内のｎチャネル型ＭＯＳトランジスタ４１，４２の電流駆動力より小さい。これによって、共通線ＣＯＭの電位は、上述の各実施形態と同様に、“Ｈ”レベルから“Ｌ”レベルへ強制的に反転される（放電される）。

また、本実施形態において、共通線ＣＯＭは、ＮＡＮＤゲート５５の論理演算によって、“Ｌ”レベルから“Ｈ”レベルに遷移される（充電される）。それゆえ、ラッチ回路５０Ａ及び共通線ＣＯＭの信号レベルの変化に起因するスイッチング電流を、低減できる。これによって、本実施形態のフラッシュメモリにおいて、ノイズ及び消費電力を低減できる。

また、本実施形態によれば、検知ユニットＦＵ及び複数の検知ユニットＦＵを含むフェイルビット検知回路５の素子数を、削減できる。これによって、フラッシュメモリの製造コストを低減できる。

以上のように、本実施形態のフラッシュメモリは、上述の各実施形態と同様に、フラッシュメモリの不良率の抑制、消費電力の低減、或いは、回路設計の余裕度の向上を図ることができる。

したがって、本実施形態において、第１乃至第３の実施形態と同様の効果が得られ、メモリの信頼性を向上できる。

［その他］
本実施形態において、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例示したが、ＮＯＲ型など他のフラッシュメモリ、ＤＲＡＭ、或いは、ＳＲＡＭに、本実施形態が適用されてもよい。また、ＭＲＡＭ、ＲｅＲＡＭ又はＰＣＲＡＭなどの抵抗変化型メモリに、本実施形態が適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：メモリセルアレイ、４：センスアンプ回路、５：フェイルビット検知回路、９０フェイルビットカウント回路、ＳＵ：センスユニット、ＦＵ：検知ユニット、５０，５０Ａ，７０：ラッチ回路、５１：ＮＯＲゲート、５５：ＮＡＮＤゲート、５２，５６：インバータ、８０：自己テストユニット。

Claims (8)

1. ロウ及びカラムに沿って配列された複数のメモリセルトランジスタを含むメモリセルアレイと、
   前記メモリセルトランジスタに対するベリファイ結果をそれぞれ保持し、且つ、カラムブロックごとに第１の信号線に共通に接続される複数のセンスユニットを含んでいるセンスアンプ回路と、
   前記メモリセルアレイにおける不良情報を保持する第１のラッチ回路と、前記第１の信号線に接続される第１の入力端子と前記第１のラッチ回路に接続される第２の入力端子と第２の信号線に接続される第１の出力端子とを有する第２のラッチ回路と、を有する検知ユニットを含む検知回路と、
   を具備し、
   前記第２のラッチ回路は、前記第１の信号線に出力された信号と前記不良情報との演算結果を前記第２の信号線に出力する、
   ことを特徴とする半導体メモリ。
2. 前記第２のラッチ回路は、
   前記第１及び第２の入力端子と前記第１の出力端子を有するＮＯＲゲートと、
   ｐチャネル型の第１の電界効果トランジスタとｎチャネル型の第２の電界効果トランジスタとを含み、前記第１の出力端子に接続される第１の入力ノードと、前記第１の入力端子に接続される第１の出力ノードとを有する第１のインバータと、
   を含むことを特徴とする請求項１に記載の半導体メモリ。
3. ロウ及びカラムに沿って配列された複数のメモリセルトランジスタを含むメモリセルア
   レイと、
   前記メモリセルトランジスタに対するベリファイ結果をそれぞれ保持し、且つ、カラム
   ブロックごとに第１の信号線に共通に接続される複数のセンスユニットを含んでいるセンスアンプ回路と、
   前記メモリセルアレイにおける不良情報を保持する第１のラッチ回路と、ゲートが前記第１のラッチ回路に接続され電流経路の一端が前記第１の信号線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタの前記電流経路の他端及び第１インバータの第１の入力ノードに接続される第１の出力端子と、第１の制御信号が入力される第１の入力端子と、前記第１のインバータの第１の出力ノードに接続される第２の入力端子とを有する第２のラッチ回路と、を有する検知ユニットを含む検知回路と、
   を具備し、
   前記第２のラッチ回路は、前記第１の制御信号と前記第２の入力端子に入力された信号との演算結果を、前記第１の信号線に出力する、
   ことを特徴とする半導体メモリ。
4. 前記第２のラッチ回路は、
   前記第１の電界効果トランジスタの前記電流経路の他端及び前記第１インバータの第１の入力ノードに接続される第１の出力端子と、前記第１の制御信号が入力される前記第１の入力端子と、前記第１のインバータの第１の出力ノードに接続される第２の入力端子とを有するＮＡＮＤゲートと、
   前記第１の電界効果トランジスタの前記電流経路の他端及び前記第１の出力端子に接続される前記第１の入力ノードと、前記第２の入力端子に接続される前記第１の出力ノードと、を有する前記第１のインバータと、
   を備え、
   前記ＮＡＮＤゲートは、ｐチャネル型の第１の電界効果トランジスタとｎチャネル型の
   第２の電界効果トランジスタとから形成され、前記第２の入力端子としての第２の入力ノ
   ードと、前記第１の出力端子としての第２の出力ノードを有する第２のインバータを、
   含んでいる
   ことを特徴とする請求項３に記載の半導体メモリ。
5. 前記センスアンプユニットは、
   前記ベリファイ結果及び前記メモリセルアレイからのデータを保持するセンスアンプ
   と、
   前記第１の信号線に接続される第１の電流経路を有するｎチャネル型の第３の電界効果トランジスタと、
   を含み、
   前記第３の電界効果トランジスタの電流駆動力は、前記第１の電界効果トランジスタの
   電流駆動力より大きい、
   ことを特徴とする請求項２に記載の半導体メモリ。
6. 前記検知ユニットは、前記第１及び第２のラッチ回路が不良を含むか否かを判定する自
   己テストユニットを含み、
   前記自己テストユニットは、
   前記不良情報が入力されるゲートと、前記第１の電界効果トランジスタと前記第２の
   トランジスタとの間に接続された電流経路を有する第４の電界効果トランジスタと、
   第１の制御信号が入力されるゲートと、前記第１の信号線に一端が接続された電流経
   路を有する第５の電界効果トランジスタと、
   第２の制御信号が入力されるゲートと、前記第２の信号線に一端が接続された電流経
   路を有する第６の電界効果トランジスタと、
   前記第２の信号線に接続されたゲートと、キャッシュに一端が接続された電流経路を
   有する第７の電界効果トランジスタと、
   第３の制御信号が入力されるゲートと、前記第７の電界効果トランジスタの電流経路
   の他端に接続された電流経路とを有する第８の電界効果トランジスタと、
   を含む、
   ことを特徴とする請求項１、２及び５のいずれか１項に記載の半導体メモリ。
7. 前記第２の信号線にゲートが接続された第９の電界効果トランジスタと、
   前記第９の電界効果トランジスタの電流経路の一端に接続され、前記第９の電界効果ト
   ランジスタのオン又はオフに応じて電位が変化する第３の信号線と、
   をさらに具備し、
   前記カラムブロックに含まれる複数のセンスユニットのベリファイ結果が一括に前記第
   １の信号線の信号に反映され、
   前記第３の信号線の電位が、前記第２の信号線に出力された前記演算結果によって変化
   するか否かに基づいて、前記カラムブロックがベリファイフェイルを含むか否か検知する
   、
   ことを特徴とする請求項１、２、５、６のいずれか１項に記載の半導体メモリ。
8. 前記第２の信号線にゲートが接続された第９の電界効果トランジスタと、
   前記第９の電界効果トランジスタの電流経路の一端に接続され、前記第９の電界効果ト
   ランジスタのオン又はオフに応じて電位が変化する第３の信号線と、
   前記第３の信号線に接続され、前記カラムブロックが含むベリファイフェイルの個数を
   カウントするカウント回路と、
   をさらに具備し、
   前記カラムブロックに含まれる複数のセンスユニットのベリファイ結果が１つずつ前記
   第１の信号線の信号レベルに反映され、
   前記カウント回路は、前記第３の信号線の電位が前記第２の信号線に出力された前記演
   算結果によって変化するか否かに基づいて、前記カラムブロックが含むベリファイフェイ
   ルの個数をカウントする、
   ことを特徴とする請求項１、２、５、６，７のいずれか１項に記載の半導体メモリ。

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