WO2020095148A1 - 半導体装置、及び電子機器 - Google Patents

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WO2020095148A1
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transistor
insulator
memory cell
oxide
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大貫達也
松嵜隆徳
熱海知昭
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Definitions

  • One embodiment of the present invention relates to a semiconductor device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, more specifically, as technical fields of one embodiment of the present invention disclosed in this specification, a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a power storage device, an imaging device, a storage device, a signal processing device, and a processor.
  • Electronic devices, systems, driving methods thereof, manufacturing methods thereof, or inspection methods thereof can be given as examples.
  • Electronic components such as a central processing unit (CPU), a graphics processing unit (GPU), a storage device, and a sensor are used in various electronic devices such as personal computers, smartphones, and digital cameras.
  • the electronic components are miniaturized, And improvements are being made in various aspects such as low power consumption.
  • Patent Document 1 discloses a memory system in which a mechanism for managing a defective block is simplified and a memory can be efficiently used.
  • a memory device having a NAND structure (hereinafter referred to as a NAND memory device), which is one of the storage devices, has low rewriting resistance. Therefore, the NAND memory device may write and read data by using an error correction technique. Further, as one of the error correction techniques, there is a method of using a redundant cell instead of a cell in which a defective bit is stored when a defective bit is found during writing or reading of a NAND memory device.
  • One object of one embodiment of the present invention is to provide a novel semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device having a small circuit area. Another object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. Another object of one embodiment of the present invention is to provide a novel electronic device including a semiconductor device.
  • the problem of one embodiment of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are the ones not mentioned in this item, which will be described below.
  • Problems that are not mentioned in this item can be derived from descriptions in the specification, drawings, and the like by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the problems listed above and other problems. Note that according to one embodiment of the present invention, it is not necessary to solve all the problems listed above and other problems.
  • One embodiment of the present invention includes a first circuit and a second circuit over the first circuit, the first circuit is electrically connected to the second circuit, and the first circuit is the first circuit.
  • a memory cell and a second memory cell the second circuit has a third circuit and a fourth circuit, and the first memory cell is electrically connected to the third circuit;
  • the two memory cells are electrically connected to the third circuit, the third circuit is electrically connected to the fourth circuit, and the fourth circuit writes data for writing to the first memory cell or the second memory cell.
  • the third circuit has a function of transmitting to the third circuit, and when the first memory cell is a defective cell, the third circuit brings the first memory cell and the fourth circuit into a non-conducting state and the second memory cell and the fourth circuit.
  • the semiconductor device has a function of transmitting data to the second memory cell by making the four circuits conductive.
  • the third circuit has a first switch and a second switch, and the first memory cell is electrically connected to a first terminal of the first switch. Connected, the second terminal of the first switch is electrically connected to the fourth circuit, the second memory cell is electrically connected to the first terminal of the second switch, and the second terminal of the second switch is , A semiconductor device electrically connected to the fourth circuit.
  • the third circuit has a fifth circuit
  • the fifth circuit has a control terminal of the first switch and a control terminal of the second switch.
  • the fifth circuit receives a signal including information that the first memory cell is a defective cell, and the fifth circuit applies a voltage to the control terminal of the first switch to make the first switch non-conductive.
  • a semiconductor device having a function of inputting and inputting a voltage for turning on the first switch to a control terminal of the second switch.
  • the first switch has a first transistor and the second switch has a second transistor.
  • Each of the second transistors is a semiconductor device having a metal oxide in a channel formation region.
  • the third circuit has a third switch, and the third switch has a first terminal, a second terminal, a third terminal, and a control terminal.
  • a first terminal of the third switch is electrically connected to the fourth circuit, and a second terminal of the third switch is electrically connected to the first memory cell.
  • the third terminal is electrically connected to the second memory cell, and the third switch, depending on the voltage input to the control terminal, the first terminal of the third switch and the second terminal of the third switch or the second terminal of the third switch.
  • a semiconductor device having a function of bringing one of the three terminals into conduction with a first terminal of the third switch and the other of the second terminal or the third terminal of the third switch into non-conduction. Is.
  • the third circuit has a fifth circuit, the fifth circuit is electrically connected to a control terminal of the third switch, and the fifth circuit is Receives a signal including information that the first memory cell is a defective cell, and thereby causes the control terminal of the third switch to be in a non-conducting state between the first terminal and the second terminal of the third switch, and It is a semiconductor device which inputs the voltage which makes a 1st terminal and a 3rd terminal of a 3rd switch a conduction state.
  • the third switch has a third transistor, and the third transistor has a metal oxide in a channel formation region.
  • the second circuit is a semiconductor device including a unipolar circuit.
  • the first circuit has a NAND memory
  • the NAND memory has a first memory cell and a second memory cell.
  • a semiconductor device having:
  • one embodiment of the present invention is an electronic device including a semiconductor device having any one of the above structures (1) to (9) and a housing.
  • a semiconductor device is a device utilizing semiconductor characteristics, and means a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like.
  • a semiconductor element a transistor, a diode, a photodiode, or the like
  • it refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices.
  • a memory device, a display device, a light-emitting device, a lighting device, an electronic device, or the like is a semiconductor device in its own right and may have a semiconductor device.
  • X and Y are connected, a case where X and Y are electrically connected and a case where X and Y are functionally connected are described. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not to pass a current.
  • Examples of the case where X and Y are functionally connected include a circuit (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.)) that enables functional connection between X and Y, and signal conversion.
  • Circuits digital-analog conversion circuits, analog-digital conversion circuits, gamma correction circuits, etc.), potential level conversion circuits (power supply circuits (step-up circuits, step-down circuits, etc.), level shifter circuits that change the potential level of signals), voltage sources, current sources , Switching circuits, amplifier circuits (circuits that can increase the signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, memory circuits, control circuits, etc. It is possible to connect more than one between and. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functional
  • X and Y, the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are electrically connected to each other, and X, the source of the transistor (or 1 terminal), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal or the like) is electrically connected to X
  • the drain of the transistor (or the second terminal or the like) is electrically connected to Y
  • X, the source of the transistor ( Alternatively, the first terminal or the like), the drain of the transistor (or the second terminal, or the like), and Y are electrically connected in this order ”.
  • X is electrically connected to Y through a source (or a first terminal or the like) and a drain (or a second terminal or the like) of the transistor, and X, a source (or a first terminal) of the transistor, or the like. Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order ”.
  • the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are separated from each other by defining the order of connection in the circuit structure by using the expression method similar to these examples. Apart from this, the technical scope can be determined. Note that these expression methods are examples, and the present invention is not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals functioning as a source or a drain are input / output terminals of the transistor.
  • One of the two input / output terminals serves as a source and the other serves as a drain depending on the conductivity type (n-channel type, p-channel type) of the transistor and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain can be rephrased.
  • a transistor may have a back gate in addition to the above-described three terminals depending on the structure of the transistor.
  • one of the gate and the back gate of the transistor is referred to as a first gate
  • the other of the gate and the back gate of the transistor is referred to as a second gate.
  • the terms "gate” and “back gate” may be interchangeable with each other. In the case where the transistor has three or more gates, each gate is referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on a circuit configuration, a device structure, or the like. Further, terminals, wirings, etc. can be paraphrased as nodes.
  • Voltage refers to a potential difference from a reference potential, and for example, when the reference potential is a ground potential (ground potential), “voltage” can be paraphrased to “potential”. The ground potential does not always mean 0V. Note that the potentials are relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description "the electrical conduction of a positively charged body is occurring” means “the electrical conduction of a negatively charged body in the opposite direction.” Is happening. " Therefore, in this specification and the like, the term “current” refers to a charge transfer phenomenon (electric conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier as used herein include electrons, holes, anions, cations, complex ions, and the like, and the carriers are different depending on the system in which current flows (for example, semiconductor, metal, electrolytic solution, in vacuum, etc.). Further, the “direction of current” in the wiring or the like is the direction in which positive carriers move, and is described as the amount of positive current.
  • the direction in which the negative carriers move is opposite to the direction of the current, and is expressed by the negative current amount. Therefore, in this specification and the like, unless otherwise specified as to whether the current is positive or negative (or the direction of the current), a description such as “a current flows from the element A to the element B" is "a current flows from the element B to the element A” or the like. Can be paraphrased into. Further, the description such as “current is input to the element A” can be translated into “current is output from the element A” and the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion among constituent elements. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, a component referred to as “first” in one of the embodiments of the present specification and the like is a component referred to as “second” in another embodiment or in the claims. There is also a possibility. Further, for example, the component referred to as “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “upper” and “lower” do not necessarily mean that the positional relationship of the constituent elements is directly above or below and is in direct contact with each other.
  • the expression “electrode B on insulating layer A” it is not necessary that the electrode B is directly formed on the insulating layer A, and another structure is provided between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • terms such as “film” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term “insulator”.
  • electrode and “wiring” do not limit the functional elements.
  • electrode may be used as part of “wiring” and vice versa.
  • electrode and wiring also include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other depending on the case or circumstances. For example, it may be possible to change the term “wiring” to the term “signal line”. Further, for example, it may be possible to change the term “wiring” to a term such as “power line”. The reverse is also true, and in some cases, terms such as “signal line” and “power line” can be changed to "wiring”. In some cases, terms such as “power line” can be changed to terms such as “signal line”. Also, the reverse is also true, and in some cases, the term “signal line” or the like can be changed to the term “power line” or the like. In addition, the term “potential” applied to the wiring can be changed to the term “signal” or the like depending on the case or circumstances. Also, the reverse is also true, and in some cases, terms such as “signal” can be changed to the term “potential”.
  • the semiconductor impurities mean, for example, components other than the main components constituting the semiconductor layer.
  • an element whose concentration is less than 0.1 atomic% is an impurity. Due to the inclusion of impurities, for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • the impurities that change the characteristics of the semiconductor include, for example, a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and a component other than the main component.
  • transition metals and the like in particular hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 elements other than oxygen and hydrogen, group 2 elements, group 13 elements, group 15 elements, and the like. There is.
  • a switch refers to a switch which is in a conductive state (on state) or a non-conductive state (off state) and has a function of controlling whether or not to flow a current.
  • a switch has a function of selecting and switching a path through which current flows.
  • an electrical switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a particular one as long as it can control the current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, or the like, or a logic circuit in which these are combined. Note that when a transistor is used as a switch, the “conductive state” of the transistor means a state where the source and drain electrodes of the transistor can be regarded as being electrically short-circuited.
  • non-conduction state of a transistor refers to a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch there is a switch using MEMS (micro electro mechanical system) technology.
  • the switch has a mechanically movable electrode, and the movement of the electrode controls conduction and non-conduction.
  • a novel semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device with a small circuit area can be provided. According to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. According to one embodiment of the present invention, a novel electronic device including a semiconductor device can be provided.
  • the effects of one aspect of the present invention are not limited to the effects listed above.
  • the effects listed above do not prevent the existence of other effects.
  • the other effects are the effects which are not mentioned in this item, which will be described below.
  • the effects not mentioned in this item can be derived from the description such as the specification or the drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
  • FIGS. 1A, 1B, and 1C are schematic diagrams illustrating the structure of a semiconductor device.
  • 2A, 2B, and 2C are a block diagram and a schematic diagram for explaining the configuration of the semiconductor device.
  • FIG. 3 is a block diagram illustrating the configuration of the semiconductor device.
  • FIG. 4 is a block diagram illustrating the configuration of the semiconductor device.
  • FIG. 5 is a block diagram illustrating a circuit included in the semiconductor device.
  • 6A, 6B, 6C, and 6D are block diagrams illustrating circuits included in a semiconductor device.
  • FIG. 7 is a block diagram illustrating a circuit included in the semiconductor device.
  • 8A and 8B are flowcharts illustrating an operation example of the semiconductor device.
  • 9A, 9B, 9C, 9D, and 9E are circuit diagrams illustrating circuits included in a semiconductor device.
  • 10A, 10B, and 10C are circuit diagrams illustrating circuits included in a semiconductor device.
  • FIG. 11 is a schematic sectional view illustrating the configuration of the semiconductor device.
  • FIG. 12 is a schematic sectional view illustrating the configuration of the semiconductor device.
  • FIG. 13 is a schematic sectional view illustrating the configuration of the semiconductor device.
  • 14A, 14B, and 14C are schematic cross-sectional views illustrating the structure of the semiconductor device.
  • 15A, 15B, 15C, and 15D are perspective views showing an example of a semiconductor wafer and electronic components.
  • 16A, 16B, 16C, 16D, 16E, 16F, 16G, 16H, 16I, and 16J are perspective views illustrating an example of a product.
  • 17A, 17B, 17C, 17D, and 17E are perspective views illustrating an example of a product.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide is referred to as a metal oxide semiconductor. You can In addition, the term “OS transistor” can be rephrased as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides having nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the contents described in one embodiment are different from the contents described in the embodiment (may be a part of the contents) and one or more different embodiments. It is possible to apply, combine, replace, or the like with respect to at least one of the contents described in the form (or a part of the contents).
  • a diagram (or part of it) described in one embodiment is different from another portion of the diagram, another diagram (or part) described in the embodiment, and one or a plurality of different views. More drawings can be configured by combining at least one drawing with the drawings (which may be a part) described in the embodiments.
  • the semiconductor device shown in FIG. 1A has a configuration in which the peripheral circuit OSC is superposed on the memory cell unit MCL.
  • the memory cell unit MCL a plurality of memory cells are formed on the substrate, and writing and reading are performed by the peripheral circuit OSC.
  • the substrate is not shown in FIG. 1A.
  • the substrate applicable to the semiconductor device can be, for example, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, or the like.
  • the substrate may be, for example, an SOI substrate or a semiconductor substrate provided with a semiconductor element such as a strain transistor or a FIN type transistor.
  • a glass substrate of barium borosilicate glass, aluminoborosilicate glass, or the like, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used.
  • a flexible substrate flexible substrate (flexible substrate) may be used as the substrate.
  • the substrate is preferably a silicon substrate.
  • the memory cell unit MCL and the peripheral circuit OSC are electrically connected by the wiring EW.
  • the wiring EW functions as a wiring that electrically connects the memory cell included in the memory cell unit MCL and the peripheral circuit OSC.
  • the wiring EW can be one or more wirings selected from a bit line (a write bit line, a read bit line, or the like), a word line, a voltage line that supplies a constant voltage, and the like. The number and the number are determined according to the circuit configuration of the memory cell.
  • the memory cell unit MCL and the peripheral circuit OSC can be manufactured by different processes.
  • the transistors included in each of the memory cell unit MCL and the peripheral circuit OSC can have different configurations.
  • a transistor hereinafter referred to as Si transistor
  • Si transistor a transistor in which silicon is included in the channel formation region
  • a peripheral circuit OSC that controls the NAND memory device can be an OS transistor in which a metal oxide is included in a channel formation region.
  • the OS transistor since the OS transistor has a lower formation temperature than the Si transistor, by configuring the peripheral circuit OSC as a unipolar circuit including the OS transistor, the influence of heat given to the Si transistor included in the memory cell portion MCL is reduced. Can be reduced. Moreover, since the peripheral circuit OSC is superposed above the memory cell portion MCL, it is possible to suppress an increase in the circuit area of the semiconductor device. Further, since the data movement distance between the memory cell unit MCL and the peripheral circuit OSC becomes short, it is possible to suppress an increase in power consumption.
  • the semiconductor device of one embodiment of the present invention may have a structure in which the memory cell portion MCL overlaps with the peripheral circuit OSC as illustrated in FIG. 1B.
  • the semiconductor device of one embodiment of the present invention has a structure in which the memory cell portion MCL and the peripheral circuit OSC are included in the same layer, or the memory cell portion MCL and the peripheral circuit OSC have a high structure. It is also possible to have a configuration in which the edges are aligned with each other.
  • FIG. 2A shows an example of the memory cell unit MCL and the peripheral circuit OSC included in the semiconductor device shown in FIG. 1A.
  • the memory cell unit MCL has a memory cell array MCA.
  • the memory cell array MCA has a plurality of memory cells MC and a plurality of redundant memory cells MCJ, and the plurality of memory cells MC are arranged in a matrix.
  • the memory cell array MCA of FIG. 2A has m in one column and n in one row, that is, m ⁇ n memory cells MC. Further, in FIG. 2A, the memory cell MC located in the i-th row and the j-th column (where i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less) is MC [i, j]. However, in FIG.
  • FIG. 2A shows the configuration in which the redundant memory cells MCJ are arranged for one column, the redundant memory cells MCJ may be arranged for two or more columns.
  • Each of the wiring WL, the wiring BL, the wiring BLJ, and the wiring CL shown in FIG. 2A corresponds to the wiring EW shown in FIG. 1A.
  • the wiring WL is a plurality of word lines, and each wiring WL is electrically connected to the memory cell MC and the redundant memory cell MCJ for each row of the matrix.
  • the wiring BL is a plurality of bit lines, and each wiring BL is electrically connected to the memory cell MC in each column of the matrix.
  • the wiring BLJ is a bit line in the redundant memory cell MCJ and is electrically connected to the plurality of redundant memory cells MCJ in one column. Note that when the redundant memory cells MCJ are arranged in two or more columns, the wiring BLJ may be a plurality of wirings.
  • the wiring CL is a plurality of voltage lines, and each wiring CL is electrically connected to the memory cell MC and the redundant memory cell MCJ for each row of the matrix.
  • the wirings WL, the wirings BL, the wirings BLJ, and the wirings CL shown in the semiconductor device of FIG. 2A are examples, and the wiring types are different depending on the configurations of the memory cell MC and the redundant memory cell MCJ. Is decided.
  • the wiring BL is illustrated as a bit line in FIG. 2A, but the bit line may be two write bit lines and read bit lines. If the memory cell MC and the redundant memory cell MCJ each have an SRAM (Static Random Access Memory) configuration, a digital signal for writing data and an inverted signal thereof are transferred. It may be a book wiring. The case where each of the memory cell MC and the redundant memory cell MCJ is an SRAM will be described in the second embodiment.
  • FIG. 2A illustrates a configuration in which one wiring WL is electrically connected to one memory cell MC (one redundant memory cell MCJ), but one memory cell MC Two or more wirings WL may be electrically connected to (one redundant memory cell MCJ).
  • FIG. 2A illustrates a configuration in which one wiring CL is electrically connected to one memory cell MC (one redundant memory cell MCJ), but one memory cell MC Two or more wirings CL may be electrically connected to (one redundant memory cell MCJ).
  • the peripheral circuit OSC has, for example, a circuit WLD, a circuit BLD, and a circuit CVC.
  • the circuit WLD functions as a word line driver circuit and is electrically connected to the wiring WL.
  • the circuit BLD functions as a bit line driver circuit and is electrically connected to the wiring BL and the wiring BLJ.
  • the circuit CVC functions as a voltage source that generates a constant voltage and outputs the constant voltage, and is connected to the wiring CL.
  • the circuit CVC does not have to be included in the peripheral circuit OSC, and may be provided outside the semiconductor device, for example. In this case, the semiconductor device has a configuration in which a constant voltage is externally applied to the memory cell unit MCL.
  • the constant voltage applied from the wiring CL may not be required depending on the circuit configuration of the memory cell MC.
  • the semiconductor device of one embodiment of the present invention may have a structure without the wiring CL. That is, the peripheral circuit OSC may be configured without the circuit CVC.
  • FIG. 2A illustrates a structure in which the memory cell unit MCL includes one memory cell array MCA, but one embodiment of the present invention is not limited to this.
  • the memory cell unit MCL may have a configuration in which a plurality of memory cell arrays MCA are formed in a row on the substrate.
  • the memory cell unit MCL may have a configuration in which a plurality of memory cell arrays MCA are stacked on a substrate.
  • FIG. 3 shows a configuration example in which the memory cell unit MCL of FIG. 1A has a NAND memory device.
  • the memory cell array MCA has a plurality of strings SRG and strings SRGJ.
  • the string SRG is electrically connected to the wiring BL
  • the string SRGJ is electrically connected to the wiring BLJ.
  • Each string has a plurality of transistors CTr electrically connected in series, and a transistor BTr and a transistor STr that are selection transistors. Note that one transistor CTr functions as a cell transistor and is included in the memory cell MC included in the string SRG or the redundant memory cell MCJ included in the string SRGJ.
  • a cell transistor is a transistor that operates with normally-on characteristics, and has a control gate and a charge storage layer.
  • the charge storage layer is provided in a region overlapping with the channel formation region via the tunnel insulating film
  • the control gate is provided in a region overlapping with the charge storage layer via the blocking film.
  • a write current is applied to the control gate and a predetermined potential is applied to one of the first terminal and the second terminal of the cell transistor, whereby a tunnel current is generated, and a tunnel current is generated from the channel formation region of the cell transistor. Electrons are injected into the charge storage layer. As a result, the threshold voltage of the cell transistor in which electrons are injected into the charge storage layer becomes high.
  • a floating gate may be used instead of the charge storage layer.
  • the channel formation region of each of the transistor BTr, the transistor CTr, and the transistor STr is selected from, for example, any one of silicon, germanium, gallium arsenide, silicon carbide (SiC), the metal oxide described in Embodiment 3, or the like. It is preferable to have a plurality of materials.
  • the channel formation region contains a metal oxide selected from one or more of indium, element M (the element M is, for example, aluminum, gallium, yttrium, tin, etc.) and zinc, the metal oxide
  • the object sometimes functions as a wide-gap semiconductor, and the transistor BTr, the transistor CTr, and the transistor STr including the metal oxide in the channel formation region have characteristics of extremely low off-state current. In other words, the leakage current in the transistor BTr, the transistor CTr, and the transistor STr in the off state can be reduced, so that power consumption of the semiconductor device can be reduced in some cases.
  • the first terminal of the transistor BTr is electrically connected to the wiring BL, and the first terminal of the transistor STr is electrically connected to the wiring CL.
  • the second terminal of the transistor BTr is electrically connected to one end of the plurality of transistors CTr electrically connected in series, and the other end of the plurality of transistors CTr electrically connected in series is The second terminal of the transistor STr is electrically connected.
  • the string SRGJ electrically connected to the wiring BLJ is, like the string electrically connected to the wiring BL, a plurality of transistors CTr electrically connected in series and a selection transistor. It has a transistor BTr and a transistor STr.
  • the wiring BSL and the wiring SSL function as wirings for selecting a string to be subjected to an operation such as writing, reading, and erasing.
  • the wiring BSL is electrically connected to the gate of the transistor BTr included in the memory cell portion MCL
  • the wiring SSL is electrically connected to the gate of the transistor STr included in the memory cell portion MCL.
  • the memory cell portion MCL has a structure in which one string SRG is electrically connected to one wiring BL and one string SRGJ is electrically connected to the wiring BLJ; however, one embodiment of the present invention Is not limited to this.
  • a plurality of strings SRG is electrically connected to one wiring BL
  • a plurality of strings SRGJ is electrically connected to the wiring BLJ. It may be configured.
  • FIG. 5 illustrates an example of a circuit BLD included in the semiconductor device of one embodiment of the present invention.
  • the circuit BLD includes a circuit BLDa and a circuit ESC.
  • the circuit BLDa has a function of transmitting a data signal WDATA for writing to the memory cell MC or the redundant memory cell MCJ to the wiring BL and the wiring BLJ and appropriately reading data read from the memory cell MC or the redundant memory cell MCJ. It has a function of processing and outputting to the outside as a data signal RDATA.
  • the circuit BLDa can be configured to include a write circuit WC, a precharge circuit PRC, a sense amplifier SA, a column decoder CD, and an output circuit OPC.
  • the column decoder CD has a function of selecting the wiring BL including the memory cell MC to be written or read according to the address signal ADDR acquired from the outside.
  • the column decoder CD may have a function of selecting the wiring BLJ including the redundant memory cell MCJ.
  • the writing circuit WC has a function of transmitting the data signal WDATA to the wiring BL (the wiring BLJ in some cases) selected by the column decoder CD.
  • the precharge circuit PRC has a function of precharging the wiring BL and the wiring BLJ with a constant voltage.
  • the sense amplifier SA has a function of amplifying a data signal read from the wiring BL and the wiring BLJ. The amplified data signal is output to the outside as the data signal RDATA via the output circuit OPC.
  • the circuit ESC stops the write operation and the read operation on the column including the defective cell and writes the redundant memory cell MCJ instead of the defective cell. , And has a function of performing a read operation.
  • the circuit ESC receives, for example, a signal ERC having address information in which a defective cell is arranged from the outside, and according to the signal ERC, between the wiring BL and the circuit BLDa and between the wiring BLJ and the circuit BLDa. , Or non-conductive state is switched.
  • the wiring BL and the circuit BLDa are brought into conduction and the wiring BLJ and the circuit BLDa are connected. It suffices to make the non-conducting state between and.
  • the signal INI may be transmitted to the circuit ESC as its command signal.
  • FIG. 6A A specific circuit configuration of the circuit ESC is shown in FIG. 6A. Note that in FIG. 6A, in addition to the circuit ESC, the circuit BLDa is also shown in order to show the configuration of electrical connection with the circuit ESC.
  • the circuit ESC has a circuit ESCa and a circuit ESCb.
  • the circuit ESCb includes switches SW [1] to SW [n] and a switch SWJ.
  • n is an integer greater than or equal to 1 and is the number of columns of the memory cells MC included in the memory cell array MCA and arranged in a matrix.
  • the switch SW [j] is illustrated in FIG. 6A, and j is an integer of 1 or more and n or less.
  • switches SW [1] to SW [n] and the switch SWJ for example, electrical switches or mechanical switches can be used. That is, the switch is not limited to a particular one as long as it can control the current.
  • electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, or the like, or a logic circuit (for example, an analog switch) in which these are combined.
  • a mechanical switch there is a switch using a MEMS (micro electro mechanical system) technology, such as a digital micromirror device (DMD).
  • MEMS micro electro mechanical system
  • DMD digital micromirror device
  • the switch has a mechanically movable electrode, and the movement of the electrode controls conduction and non-conduction.
  • each of the switches SW [1] to SW [n] and the switch SWJ is an n-channel transistor TR as shown in FIG. 6C, for example.
  • the first terminal of the transistor TR is electrically connected to the first terminal of the switch SW [j]
  • the second terminal of the transistor TR is electrically connected to the second terminal of the switch SW [j].
  • the gate of is electrically connected to the control terminal of the switch SW [j]. Therefore, each of the switches SW [1] to SW [n] and the switch SWJ is turned on when a high level potential is applied to the control terminal and turned off when a low level potential is applied to the control terminal. Shall be in a state.
  • the transistor preferably includes the metal oxide described in Embodiment 3 in a channel formation region. Since the off-state current of the transistor can be extremely reduced by including the metal oxide in the channel formation region of the transistor, power consumption due to leakage current generated when the transistor is off can be reduced.
  • a circuit ESCa is electrically connected to the respective control terminals of the switches SW [1] to SW [n] and the switch SWJ.
  • the first terminals of the switches SW [1] to SW [n] and the first terminal of the switch SWJ are electrically connected to the circuit BLDa.
  • the second terminals of the switches SW [1] to SW [n] are electrically connected to the plurality of wirings BL, and the second terminals of the switch SWJ are electrically connected to the wiring BLJ.
  • the circuit ESCa has a function of giving a high-level potential or a low-level potential to the control terminals of the switches SW [1] to SW [n] and the switch SWJ. Specifically, when a defective cell is found in the memory cell MC, the circuit ESCa switches between the wiring BL in the column including the memory cell MC and the circuit BLDa in a non-conducting state. A low-level potential is applied to the control terminals of the corresponding switches of SW [1] to switch SW [n]. Then, the circuit ESCa applies a high-level potential to the control terminal of the switch SWJ in order to make the wiring BLJ in the column including the redundant memory cell MCJ instead of the defective cell and the circuit BLDa conductive. To do.
  • FIG. 8A shows an example of the method of data write operation of the semiconductor device having the circuit BLD shown in FIG. 6A.
  • the flowchart in FIG. 8A illustrates “START” indicating the start of the operation and “END” indicating the end of the operation.
  • Step ST1-0 First, the signal INI is input to the circuit ESC. Upon receiving the signal INI, the circuit ESC turns on the switches SW [1] to SW [n] and turns off the switch SWJ. Specifically, when the signal INI is sent to the circuit ESCa, the circuit ESCa applies a high-level potential to the control terminals of the switches SW [1] to SW [n] and the control terminals of the switch SWJ are applied. Apply low level potential.
  • Step ST1-1 The data signal WDATA and the address signal ADDR are input to the circuit BLD included in the peripheral circuit OSC of the semiconductor device.
  • the column decoder CD included in the circuit BLD selects the wiring BL in the column including the memory cell MC to which the data signal WDATA is written, based on the address signal ADDR. At this time, the circuit WLD selects the wiring WL electrically connected to the memory cell MC to which the data signal WDATA is written.
  • the circuit BLDa transmits the data signal WDATA to the selected wiring BL and writes data in the memory cell MC based on the address signal ADDR.
  • the circuit BLDa may be provided with an amplifier circuit, a potential level conversion circuit, or the like to appropriately adjust the potential of the data signal WDATA transmitted to the wiring BL.
  • Step ST1-4 After the data signal WDATA is written in the memory cell MC, the written data is read from the memory cell MC, and it is determined whether the written data and the read data match. Specifically, the data read from the memory cell MC is transmitted to the circuit BLD as a data signal RDATA, and an error check is performed. At this time, if the read data is different from the written data, the memory cell MC is determined as a defective cell.
  • the error check for example, a parity check, checksum, cyclic code, etc. can be used.
  • the determination may be made by simply comparing the data of the data signal WDATA used for writing with the data of the data signal RDATA used for reading. In that case, in addition to the memory cell unit MCL, the data signal WDATA is written to another storage device, and then the data written from the memory cell MC is read as the data signal RDATA to obtain the data written to the storage device. Just compare.
  • step ST1-4 of FIG. 8A if the data written in the memory cell MC and the read data match (YES in step ST1-4 of FIG. 8A), the write operation ends.
  • the operation proceeds to step ST1-5.
  • step ST1-5 the memory cell MC in which the data signal WDATA has been written is determined to be a defective cell, and thus in step ST1-5, the signal ERC including the determination result is input to the circuit ESCa.
  • the signal ERC includes the address of the memory cell MC that is a defective cell, and the circuit ESCa outputs a high-level potential to the control terminals of the switches SW [1] to SW [n] according to the signal ERC.
  • the wiring BL in the column including no defective cell and the circuit BLDa are brought into conduction, and the wiring BL in the column including defective cells and the circuit BLDa are brought out of conduction.
  • the circuit ESCa applies a high-level potential to the control terminal of the switch SWJ to bring the wiring BLJ and the circuit BLDa into a conductive state.
  • Step ST1-6 After that, the column decoder CD selects the wiring BLJ in the column including the memory cell MCJ to which the data signal WDATA is written, based on the address signal ADDR. Since the write destination of the data signal WDATA is different from that in step ST1-2, the address signal ADDR sent to the circuit BLDa in step ST1-6 is different from the address signal ADDR sent in step ST1-2. different.
  • the circuit WLD selects the wiring WL to which the memory cell MC to which the data signal WDATA is written is electrically connected.
  • the wiring WL selected in step ST1-6 may be the same wiring as the wiring WL selected in step ST1-2, or may be different.
  • Step ST1-7 The circuit BLDa transmits the data signal WDATA to the selected wiring BLJ and writes data in the redundant memory cell MCJ. With the above, the write operation is completed.
  • a plurality of switches SWJ may be provided according to the number of wirings BLJ (the number of columns of redundant memory cells MCJ).
  • FIG. 6B a specific circuit configuration of the circuit ESC is shown in FIG. 6B. Note that in FIG. 6B, similarly to FIG. 6A, in addition to the circuit ESC, the circuit BLDa is also shown in order to show the configuration of the electrical connection with the circuit ESC.
  • the circuit ESC includes a circuit ESCa and a circuit ESCb, and the circuit ESCb includes switches SX [1] to SX [n].
  • the switches SX [1] to SX [n] each have a first terminal to a third terminal and a control terminal, and depending on the voltage input to the control terminal, the first terminal, the second terminal, or the second terminal. It has a function of bringing one of the three terminals into a conductive state or a state of bringing the first terminal and the other of the second terminal or the third terminal into a non-conductive state.
  • the switches SX [1] to SX [n] are provided between the first terminal and the second terminal by applying a high level potential to the control terminals of the switches SX [1] to SX [n]. Becomes conductive, and the first terminal and the third terminal become non-conductive. Further, for example, the switches SX [1] to SX [n] have the first terminal and the third terminal by applying a low-level potential to the control terminals of the switches SX [1] to SX [n]. The second terminal and the first terminal are in a non-conductive state.
  • Each of the switches SX [1] to SX [n] can be configured as shown in FIG. 6D, for example.
  • the switch SX [j] has a transistor TR1, a transistor TR2, and a logic circuit INV3.
  • the logic circuit INV3 has a function of outputting an inverted signal of a signal input to the input terminal to the output terminal, that is, a function as an inverter circuit.
  • the first terminal of the switch SX [j] is electrically connected to the first terminal of the transistor TR1 and the first terminal of the transistor TR2, and the second terminal of the switch SX [j] is the second terminal of the transistor TR1.
  • the switch SX [j] is electrically connected to the terminal, and the third terminal of the switch SX [j] is electrically connected to the second terminal of the transistor TR2.
  • the control terminal of the switch SX [j] is electrically connected to the gate of the transistor TR1 and the input terminal of the logic circuit INV3, and the output terminal of the logic circuit INV3 is electrically connected to the gate of the transistor TR2.
  • the transistors TR1 and TR2 each preferably include an oxide semiconductor in a channel formation region, like the transistor TR.
  • the configuration of the switch SX [j] shown in FIG. 6D is an example, and the configuration of the switch SX [j] may be changed according to the configuration of peripheral circuits.
  • First terminals of the switches SX [1] to SX [n] are electrically connected to the circuit BLDa, and second terminals of the switches SX [1] to SX [n] are connected to the wiring BL.
  • the switches SX [1] to SX [n] are electrically connected to each other, and the third terminals of the switches SX [1] to SX [n] are electrically connected to the wiring BLJ.
  • the circuit ESC shown in FIG. 6B receives the result of the determination of the defective cell of the memory cell MC as the signal ERC, so that the switches SX [1] to SX [1] to A high level potential or a low level potential is applied to each control terminal of SX [n].
  • the circuit ESC brings the wiring BL in the j-th column and the circuit BLD into a non-conducting state, and therefore the control terminal of the switch SX [j].
  • a low level potential is applied to.
  • the circuit BLDa and the wiring BLJ are brought into conduction.
  • the wiring BL and the circuit BLDa are brought into conduction and the wiring BLJ and the circuit BLDa are connected. It suffices to make the non-conducting state between and.
  • the signal INI may be transmitted to the circuit ESC as its command signal.
  • circuit ESC of FIG. 6B is suitable when the memory cell MC in one column among the columns 1 to n is a defective cell.
  • FIG. 8B shows an example of a method of data writing operation of the semiconductor device having the circuit BLD shown in FIG. 6B. Note that the description of the circuit BLD of FIG. 6A and the portion of the flowchart of FIG. 8A that overlaps the operation example may be omitted.
  • step ST2-0 similarly to step ST1-0 in FIG. 8A, the signal INI is input to the circuit ESC. Specifically, in the case of the circuit BLD in FIG. 6B, the circuit ESC receives the signal INI to apply a high-level potential to the control terminals of the switches SX [1] to SX [n] from the circuit ESCa. , The switches SX [1] to SX [n] operate so that the wiring BL and the circuit BLDa are electrically connected to each other.
  • Step ST2-1 to Step ST2-4 Since steps ST2-1 to ST2-4 are the same operations as steps ST1-1 to ST1-4, the description of steps ST1-1 to ST1-4 will be referred to.
  • step ST2-4 of FIG. 8B when the data written in the memory cell MC and the read data match (YES in step ST2-4 of FIG. 8B), the write operation ends.
  • the operation proceeds to step ST2-5.
  • step ST2-4 the memory cell MC in which the data signal WDATA has been written is determined to be a defective cell, and thus in step ST2-5, the signal ERC including the determination result is input to the circuit ESCa.
  • the signal ERC includes the address of the memory cell MC that is a defective cell, and the circuit ESCa outputs a high-level potential to the control terminals of the switches SX [1] to SX [n] according to the signal ERC.
  • the wiring BL in the column including the defective cell and the circuit BLDa are brought out of conduction, and the wiring BLJ and the circuit BLDa are brought into conduction instead of the wiring BL in the column. ..
  • the memory cell MC in the j-th column of the memory cell unit MCL is determined to be a defective cell, a low-level potential is applied to the control terminal of the switch SX [j], and It is assumed that the first terminal and the third terminal are electrically connected.
  • Step ST2-6 Before step ST2-5, the column decoder CD selects the wiring BL in the column including the memory cell MC to which the data signal WDATA is written, based on the address signal ADDR transmitted in step ST2-2. There is. In step ST2-6, the circuit BLDa transmits the data signal WDATA while the wiring BL is selected by the column decoder CD.
  • step ST2-5 since the first terminal and the third terminal of the switch SX [j] are brought into conduction, the data signal WDATA sent from the circuit BLDa is not the wiring BL of the j-th column, It is transmitted to the wiring BLJ electrically connected to the redundant memory cell MCJ. This completes the write operation by the circuit BLD in FIG. 6B.
  • the write destination of the data signal WDATA is changed from the defective cell to the redundant memory cell MCJ, so that the content of the address signal ADDR needs to be changed.
  • the write destination is changed from the wiring BL to the wiring BLJ by the signal ERC and one of the switches SX [1] to SX [n]. Therefore, it is not necessary to change the content of the address signal ADDR.
  • the operation method of the configuration example shown in this embodiment is not limited to steps ST1-0 to ST1-7 and steps ST2-0 to ST2-6 shown in FIGS. 8A and 8B.
  • the processes shown in the flowcharts are classified by function and shown as independent steps.
  • it is difficult to divide the processing shown in the flowchart for each function and it is possible that one step involves a plurality of steps or that a plurality of steps involve one step. Therefore, the process shown in the flowchart is not limited to each step described in the specification, and can be appropriately replaced depending on the situation. Specifically, it is possible to change the order of steps, add steps, and delete steps, depending on the situation.
  • the semiconductor device of one embodiment of the present invention is not limited to the semiconductor devices illustrated in FIGS. 2A to 2C, 3 and 4, and the semiconductor devices including the circuits illustrated in FIGS. 5, 6A, and 6B. ..
  • the structure of the semiconductor device illustrated in FIGS. 2A to 2C, 3, and 4 and the semiconductor device including the circuits illustrated in FIGS. 5, 6A, and 6B is changed as appropriate. It may be done.
  • the configuration of the circuit BLD shown in FIG. 6A or 6B may be changed to the configuration of the circuit BLD shown in FIG. 7.
  • the circuit BLD in FIG. 7 has a structure in which the circuit OSM is electrically connected to the circuit BLD in FIG.
  • the circuit OSM is a circuit that can be provided in the peripheral circuit OSC, for example, and has a memory cell that stores data. That is, the circuit BLD of FIG. 7 is configured to write data to a memory cell included in the circuit OSM instead of the defective cell when there is a defective cell in the memory cell unit MCL.
  • the circuit OSM can be manufactured in the same process as the transistor included in the circuit BLD or the like.
  • the circuit OSM may be included in the circuit BLD. Further, since the circuit BLD in FIG. 7 is configured without electrical connection to the wiring BLJ, the memory cell portion MCL electrically connected to the circuit BLD in FIG. 7 has a redundant memory cell MCJ. Does not have to have.
  • FIG. 9A shows a configuration example in which a DRAM (Dynamic Random Access Memory) is applied as the memory cell array MCA.
  • DRAM Dynamic Random Access Memory
  • each of the memory cell MC and the redundant memory cell MCJ has a transistor M1 and a capacitive element C1.
  • the first terminal of the transistor M1 is electrically connected to the wiring BL
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the capacitor C1
  • the gate of the transistor M1 is It is electrically connected to one of the plurality of wirings WL.
  • the second terminal of the capacitive element C1 is electrically connected to the wiring CL.
  • the first terminal of the transistor M1 is electrically connected to the wiring BLJ
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the capacitor C1
  • the gate of the transistor M1 is , And is electrically connected to one of the plurality of wirings WL.
  • the second terminal of the capacitive element C1 is electrically connected to the wiring CL.
  • the constant potential input to the wiring CL may be, for example, a low level potential or a ground potential.
  • the transistor M1 is illustrated as an n-channel type transistor, but the transistor M1 may be a p-channel type transistor.
  • the n-channel transistor illustrated in this specification and the like can be replaced with a p-channel transistor in some cases.
  • the p-channel transistor illustrated in this specification and the like can be replaced with an n-channel transistor in some cases.
  • the transistors described in this specification and the like, including the transistor M1 included in the memory cell array MCA in FIG. 9A, can be Si transistors each including silicon in a channel formation region.
  • the silicon for example, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like can be used.
  • the transistors described in this specification and the like can be OS transistors.
  • the OS transistor will be described later in Embodiment 3.
  • a transistor using a semiconductor such as Ge as an active layer a transistor using a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe as an active layer, a carbon nanotube is activated.
  • a transistor including a layer, a transistor including an organic semiconductor as an active layer, or the like can be used.
  • the metal oxide contained in the channel formation region is an oxide containing at least one of indium, element M (such as aluminum, gallium, yttrium, and tin) and zinc. More preferably.
  • the off-state current of an OS transistor in which the metal oxide is included in the channel formation region is 10 aA (1 ⁇ 10 ⁇ 17 A) or less per 1 ⁇ m channel width, preferably 1 aA (1 ⁇ 10 ⁇ 18 A) per 1 ⁇ m channel width.
  • the OS transistor has a low carrier concentration of metal oxide, the off-state current remains low even when the temperature of the OS transistor changes. For example, even when the temperature of the OS transistor is 150 ° C., the off-state current can be 100 zA per 1 ⁇ m of the channel width.
  • a DRAM using an OS transistor as the transistor M1 may be referred to as DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the memory cell array MCA is not limited to the circuit diagram shown in FIG. 9A, and may have a configuration in which the circuit diagram in FIG. 9A is appropriately changed.
  • the transistor M1 may be provided with a back gate.
  • the connection destination of the back gate of the transistor M1 can be determined according to the desired operation or characteristics of the transistor M1.
  • the back gate of the transistor M1 can be electrically connected to the gate of the transistor M1.
  • a current flowing when the transistor M1 is on can be increased.
  • a wiring for electrically connecting to an external circuit may be provided in the back gate of the transistor M1, and a potential may be applied to the back gate of the transistor M1 by the external circuit to increase the threshold voltage. ..
  • the off-state current of the transistor M1 can be reduced by an external circuit.
  • the transistor M1 having a back gate for example, the OS transistor described above can be used.
  • the back gate is provided in the transistor M1 of the memory cell array MCA in FIG. 9A
  • a back gate may be provided in a transistor included in another configuration. That is, the transistor described in this specification and the like can be a transistor including a back gate.
  • FIG. 9C shows a configuration example in which ReRAM (Resistive Random Access Memory) is applied as the memory cell array MCA.
  • ReRAM Resistive Random Access Memory
  • each of the memory cell MC and the redundant memory cell MCJ has a transistor M1 and a resistance change element VR.
  • the memory cell unit MCL shown in FIG. 9C uses the resistance change element VR instead of the capacitive element C1 in the memory cell unit MCL of FIG. 9A.
  • FIG. 9D shows a configuration example in which an MRAM (Magnetoresistive Random Access Memory) is applied as the memory cell array MCA.
  • MRAM Magneticoresistive Random Access Memory
  • each of the memory cell MC and the redundant memory cell MCJ has a transistor M1 and an MTJ (Magnetic Tunnel Junction) element MR.
  • the memory cell unit MCL shown in FIG. 9D uses the MTJ element MR instead of the capacitive element C1 in the memory cell unit MCL of FIG. 9A.
  • FIG. 9E shows a configuration example in which a phase change memory (a storage device including the phase change memory is sometimes called PRAM) is applied as the memory cell array MCA.
  • PRAM phase change memory
  • each of the memory cell MC and the redundant memory cell MCJ has a transistor M1 and a phase change memory PCM.
  • the memory cell unit MCL shown in FIG. 9C uses the phase change memory PCM instead of the capacitive element C1 in the memory cell unit MCL of FIG. 9A.
  • the phase change memory PCM included in the PRAM can be manufactured by replacing the dielectric material of the capacitive element C1 used in the DRAM with the phase change material. That is, the PRAM can be manufactured by using the DRAM manufacturing apparatus.
  • FIG. 10A shows an example of a memory cell array MCA including memory cells each having a structure of two transistors and one capacitor.
  • the memory cell MC redundant memory cell MCJ
  • the memory cell MC has a transistor M2, a transistor M3, and a capacitor C2.
  • the first terminal of the transistor M2 is electrically connected to the first terminal of the capacitive element C2, the second terminal of the transistor M2 is electrically connected to the wiring WBL, and the transistor M2 is connected. Is electrically connected to the wiring WL [i].
  • the second terminal of the capacitor C2 is electrically connected to the wiring WRL [i].
  • a first terminal of the transistor M3 is electrically connected to the wiring RBL, a second terminal of the transistor M3 is electrically connected to the wiring SL, and a gate of the transistor M3 is electrically connected to the first terminal of the capacitor C2. It is connected to the. Note that in FIG. 10A, the wiring WL [i] and the wiring WRL [i] are not illustrated, but the wiring WL [1], the wiring WL [m], the wiring WL [1], and the wiring WL [m] are illustrated. ..
  • the first terminal of the transistor M2 is electrically connected to the first terminal of the capacitive element C2, and the second terminal of the transistor M2 is electrically connected to the wiring WBLJ.
  • the gate of M2 is electrically connected to the wiring WL [i].
  • the second terminal of the capacitive element C2 is electrically connected to the wiring CL.
  • a first terminal of the transistor M3 is electrically connected to the wiring RBLJ, a second terminal of the transistor M3 is electrically connected to the wiring SLJ, and a gate of the transistor M3 is electrically connected to the first terminal of the capacitor C2. It is connected to the.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • each of the wiring WBL and the wiring RBL corresponds to the wiring BL described in Embodiment 1.
  • the wiring WL functions as a write word line
  • the wiring WRL functions as a read word line.
  • a high-level potential be applied to the wiring CL when data is written or read and a low-level potential, a ground potential, or the like be applied to the wiring WRL during data retention. ..
  • the wiring SL functions as a wiring which gives a predetermined potential when being read from the memory cell MC (redundant memory cell MCJ). Note that the wiring SL (wiring SLJ) described here corresponds to the wiring CL described in Embodiment 1.
  • a high-level potential is applied to the wiring WL [i] to turn on the transistor M2, that is, the wiring WBL (wiring WBLJ) and the capacitor. This is performed by bringing the first terminal of the element C2 into conduction. Specifically, when the transistor M2 is on, a potential corresponding to information to be recorded in the wiring WBL (wiring WBLJ) is applied, and the potential is written to the first terminal of the capacitor C2 and the gate of the transistor M3. .. After that, a low-level potential is applied to the wiring WL [i] to turn off the transistor M2, so that the potential of the first terminal of the capacitor C2 and the potential of the gate of the transistor M3 are held.
  • a predetermined potential is applied to the wiring SL (wiring SLJ). Since the current flowing between the source and drain of the transistor M3 and the potential of the first terminal of the transistor M3 are determined by the potential of the gate of the transistor M3 and the potential of the second terminal of the transistor M3, they are connected to the first terminal of the transistor M3.
  • the potential of the wiring RBL (wiring RBLJ) provided the potential held in the first terminal of the capacitor C2 (or the gate of the transistor M3) can be read. That is, the information written in this memory cell can be read from the potential held in the first terminal of the capacitor C2 (or the gate of the transistor M3).
  • the memory cell MC (redundant memory cell MCJ) described in the first embodiment is not limited to the memory cell MC (redundant memory cell MCJ) shown in FIG. 10A.
  • circuits can be discarded or connections of circuits can be changed depending on the situation. For example, a transistor provided with a back gate may be applied to the transistors M2 and M3.
  • the semiconductor device having the memory cell MC (redundant memory cell MCJ) shown in FIG. 10A can be referred to as a NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory).
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • FIG. 10B is a memory cell MC (redundant memory cell MCJ) showing an example of an SRAM (Static Random Access Memory).
  • the memory cell MC includes a transistor M4, a transistor M4r, a logic circuit INV1 and a logic circuit INV2.
  • the logic circuit INV1 and the logic circuit INV2 have a function of generating and outputting an inverted signal with respect to a signal input to the circuit.
  • an inverter circuit can be applied as the logic circuit INV1 and the logic circuit INV2, for example.
  • a NAND circuit, a NOR circuit, an XOR circuit, or a logic circuit combining these can be used as the logic circuit INV1 and the logic circuit INV2.
  • a first terminal of the transistor M4 is electrically connected to the wiring BL, a second terminal of the transistor M4 is electrically connected to an input terminal of the logic circuit INV1 and an output terminal of the logic circuit INV2, and a gate of the transistor M4 is wiring. It is electrically connected to WL.
  • a first terminal of the transistor M4r is electrically connected to the wiring BLB, a second terminal of the transistor M4r is electrically connected to an output terminal of the logic circuit INV1 and an input terminal of the logic circuit INV2, and a gate of the transistor M4r is a wiring. It is electrically connected to WL.
  • the high power supply input terminals of the logic circuit INV1 and the logic circuit INV2 are electrically connected to the wiring C1L, and the low power supply input terminals of the logic circuit INV1 and the logic circuit INV2 are electrically connected to the wiring C2L.
  • the wiring C1L functions as a wiring which gives a high-level potential
  • the wiring C2L functions as a wiring which gives a low-level potential
  • the wirings C1L and C2L correspond to the wiring CL described in Embodiment 1.
  • Data is written by applying a high-level potential to the wiring WL, turning on the transistor M4, and electrically connecting the wiring BL with the input terminal of the logic circuit INV1 and the output terminal of the logic circuit INV2. Done. At this time, the transistor M4r is also turned on, so that the wiring BLB and the output terminal of the logic circuit INV1 and the input terminal of the logic circuit INV2 are brought into conduction. Therefore, when writing data to the memory cell MC (redundant memory cell MCJ), a data signal for writing can be transmitted from each of the wiring BL and the wiring BLB. Note that the data signal for writing input to the wiring BL is preferably an inverted signal of the signal input to the wiring BLB.
  • the memory cell MC (redundant memory cell MCJ) described in the first embodiment is not limited to the memory cell MC (redundant memory cell MCJ) shown in FIG. 10B.
  • circuits can be omitted or connections of circuits can be changed depending on the situation.
  • the memory cell MC (redundant memory cell MCJ) of FIG. 10B may be provided with the transistors M5 and M5r, the capacitive element C3, and the capacitive element C3r.
  • the first terminal of the transistor M5 is electrically connected to the second terminal of the transistor M4, the input terminal of the logic circuit INV1 and the output terminal of the logic circuit INV2, and the second terminal of the transistor M5 is connected to the capacitive element C3.
  • the gate of the transistor M5 is electrically connected to the wiring W2L.
  • the first terminal of the transistor M5r is electrically connected to the second terminal of the transistor M4r, the output terminal of the logic circuit INV1 and the input terminal of the logic circuit INV2, and the second terminal of the transistor M5r is connected to the capacitive element C3r.
  • the gate of the transistor M5r is electrically connected to the wiring W2L.
  • the second terminals of the capacitive element C3 and the capacitive element C3r are electrically connected to the wiring CL.
  • the wiring W1L illustrated in the memory cell MC (redundant memory cell MCJ) in FIG. 10C corresponds to the wiring WL in FIG. 10B.
  • the wiring W2L functions as a second word line and switches the transistor M5 and the transistor M5r between a conductive state and a non-conductive state.
  • the wiring W1L and the wiring W2L correspond to the wiring WL described in Embodiment 1.
  • the wiring CL functions as a wiring for applying a predetermined potential to the second terminals of the capacitive element C3 and the capacitive element C3r.
  • the wiring CL corresponds to the wiring CL described in Embodiment 1 together with the wiring C1L and the wiring C2L.
  • the first terminals of the capacitor C3 and the capacitor C3r can be set to a floating state, and the capacitor C3 and the capacitor C3r can be respectively turned on.
  • the potential written in the first terminal of can be held.
  • the transistors M5, M5r, the capacitor C3, and the capacitor C3r are connected. Data can be retained by.
  • the semiconductor device shown in FIG. 11 includes, for example, a storage unit 100 and a control unit 200.
  • the control unit 200 is provided so as to overlap the storage unit 100.
  • the semiconductor device shown in FIG. 11 can be an example of the semiconductor device shown in FIGS. 2A, 3, and 4, for example.
  • the storage unit 100 corresponds to the memory cell unit MCL or the memory cell array MCA in any of FIGS. 2A, 3 and 4, and the control unit 200 controls the peripherals in FIGS. 2A, 3 and 4. It corresponds to the circuit OSC.
  • transistors included in the memory portion 100 and the control portion 200 can have different structures from each other.
  • the transistor included in the storage unit 100 can be a Si transistor
  • the transistor included in the control unit 200 can be an OS transistor. That is, by configuring the storage unit 100 and the control unit 200 to overlap with each other, transistors with different performances, configurations, and the like can be used in the same semiconductor device.
  • the semiconductor device illustrated in FIG. 11 includes a transistor 300 and a transistor 500.
  • 14A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 14B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 14C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the off-state current of the transistor 500 is small, the transistor 500 can hold a written data voltage or charge for a long time by using it as an OS transistor included in a semiconductor device. That is, the frequency of refresh operation is low or the refresh operation is not necessary, so that power consumption of the semiconductor device can be reduced.
  • OS transistor transistor having a metal oxide in a channel formation region. Since the off-state current of the transistor 500 is small, the transistor 500 can hold a written data voltage or charge for a long time by using it as an OS transistor included in a semiconductor device. That is, the frequency of refresh operation is low or the refresh operation is not necessary, so that power consumption of the semiconductor device can be reduced.
  • the semiconductor device described in this embodiment includes a transistor 300 and a transistor 500 as shown in FIG.
  • the transistor 500 is provided above the transistor 300.
  • the transistor 300 is provided over the substrate 311, and includes a conductor 316, an insulator 315, a semiconductor region 313 which is part of the substrate 311, a low-resistance region 314a which functions as a source region or a drain region, and a low-resistance region 314b. .. Note that the transistor 300 can be applied to, for example, a transistor included in the string SRG, the memory cell MC, the redundant memory cell MCJ, or the like in the above embodiment.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 311 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 311.
  • the transistor 300 As shown in FIG. 14C, in the transistor 300, the upper surface and the side surface in the channel width direction of the semiconductor region 313 are covered with the conductor 316 through the insulator 315. As described above, when the transistor 300 is a Fin type, the effective channel width is increased, so that the on-state characteristics of the transistor 300 can be improved. Further, since the electric field contribution of the gate electrode can be increased, the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a region of the semiconductor region 313 in which a channel is formed, a region in the vicinity thereof, a low-resistance region 314a serving as a source region or a drain region, a low-resistance region 314b, or the like preferably contains a semiconductor such as a silicon-based semiconductor. It preferably includes crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A configuration may be used in which silicon is used, in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 illustrated in FIGS. 11 and 14C is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the semiconductor device is a unipolar circuit including only OS transistors (meaning a transistor having the same polarity as only n-channel transistors or the like)
  • the transistor 300 is formed using an oxide semiconductor as shown in FIG.
  • the transistor 500 may have a structure similar to that of the transistor 500. Note that details of the transistor 500 will be described later.
  • the type of substrate on which the semiconductor device of FIG. 12 is formed is not limited to a particular type.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a stainless steel foil.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of the flexible substrate, the laminated film, the base film and the like include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • a synthetic resin such as acrylic resin.
  • polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, or the like can be used.
  • polyamide, polyimide, aramid, epoxy, inorganic vapor deposition film, paper, or the like can be given.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. Good.
  • silicon oxynitride refers to a material whose content of oxygen is higher than that of nitrogen
  • silicon oxynitride is a material whose content of nitrogen is higher than that of oxygen.
  • aluminum oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • aluminum oxynitride as a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the transistor 300 and the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311, the transistor 300, or the like to a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element might be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses hydrogen diffusion is a film in which the amount of released hydrogen is small.
  • the desorption amount of hydrogen can be analyzed using, for example, a thermal desorption gas analysis method (TDS).
  • TDS thermal desorption gas analysis method
  • the desorption amount of hydrogen in the insulator 324 is calculated by converting the desorption amount converted into hydrogen atoms into the area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C to 500 ° C. Therefore, it may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably 0.7 times or less, and more preferably 0.6 times or less that of the insulator 324.
  • a conductor 328 which is connected to the transistor 500, a conductor 330, and the like are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. In this specification and the like, the wiring and the plug connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a laminated layer. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in an opening portion of the insulator 350 having a hydrogen barrier property.
  • tantalum nitride or the like may be used as the conductor having a barrier property against hydrogen.
  • tantalum nitride and tungsten having high conductivity diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring.
  • the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked and provided.
  • a conductor 366 is formed over the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 360 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 360 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked and provided.
  • a conductor 376 is formed over the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 370 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked and provided.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening portion of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device has been described above, the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked on the insulator 384. Any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 is preferably formed using a substance having a barrier property against oxygen and hydrogen.
  • insulator 510 and the insulator 514 for example, a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or a region where the transistor 300 is provided to a region where the transistor 500 is provided is used. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element might be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses hydrogen diffusion is a film in which the amount of released hydrogen is small.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the film to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • the same material as that of the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (eg, a conductor 503) included in the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug connected to the transistor 300 or a wiring.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the conductor 510 in a region which is in contact with the insulator 510 and the insulator 514 be a conductor having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • the transistor 500 is provided above the insulator 516.
  • a transistor 500 includes a conductor 503 arranged so as to be embedded in an insulator 514 and an insulator 516, and an insulator 520 arranged over the insulator 516 and the conductor 503.
  • the oxide 530b arranged, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged between the conductor 542a and the conductor 542b.
  • An insulator 580 having an opening formed so as to overlap with each other, an oxide 530c provided on the bottom and side surfaces of the opening, and an insulator 550 provided on a surface where the oxide 530c is formed. Having a conductor 560 disposed on the forming surface of the insulator 550, a.
  • an insulator 544 is preferably provided between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the transistor 500 has a structure in which three layers of the oxide 530a, the oxide 530b, and the oxide 530c are stacked in the region where the channel is formed and in the vicinity thereof, the present invention is not limited to this. Not a thing. For example, a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided. Further, in the transistor 500, the conductor 560 is shown as a stacked structure of two layers, but the present invention is not limited to this. For example, the conductor 560 may have a single-layer structure or a stacked structure including three or more layers. Further, the transistor 500 illustrated in FIGS. 11, 14A, and 14B is an example, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductors 542a and 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged between the source electrode and the drain electrode in a self-aligned manner. Therefore, the conductor 560 can be formed without providing a positioning margin, so that the area occupied by the transistor 500 can be reduced. As a result, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and high frequency characteristics can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 and without changing the potential. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be higher than 0 V and the off-state current can be reduced. Therefore, applying a negative potential to the conductor 503 can reduce the drain current when the potential applied to the conductor 560 is 0 V, as compared to the case where no potential is applied.
  • the conductor 503 is arranged so as to overlap with the oxide 530 and the conductor 560. Thus, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover a channel formation region formed in the oxide 530.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is formed further inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductor 503a is preferably made of a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are less likely to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms
  • the function of suppressing the diffusion of impurities or oxygen means the function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and being reduced in conductivity.
  • the conductor 503 also has a function of wiring
  • the conductor 503b be formed using a conductive material having high conductivity, which contains tungsten, copper, or aluminum as its main component.
  • the conductor 503b is illustrated as a single layer, it may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 which is in contact with the oxide 530, it is preferable to use an insulator containing more oxygen than that satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 be formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material in which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 or more by TDS (Thermal Desorption Spectroscopy) analysis. It is an oxide film having a concentration of 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • any one or more of heat treatment, microwave treatment, and RF treatment may be performed by contacting the oxide 530 with the insulator having the excess oxygen region.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur that binding of V O H is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • Part of the hydrogen generated at this time may be combined with oxygen and converted into H 2 O, which is removed from the oxide 530 or the insulator in the vicinity of the oxide 530.
  • part of hydrogen may be diffused or captured (also referred to as gettering) in the conductors 542a and 542b.
  • a device having a power source for generating high-density plasma or a device having a power source for applying RF to the substrate side for the microwave treatment.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be generated.
  • the pressure may be 133 Pa or higher, preferably 200 Pa or higher, more preferably 400 Pa or higher.
  • oxygen and argon are used, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more 30 % Or less is recommended.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed at 100 ° C to 450 ° C inclusive, more preferably 350 ° C to 400 ° C inclusive, for example.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 530 to reduce oxygen vacancies (V 2 O 3 ).
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher in order to supplement desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more, and then continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 522 when the insulator 524 has an excess oxygen region, the insulator 522 preferably has a function of suppressing diffusion of oxygen (eg, oxygen atoms, oxygen molecules) (the oxygen is less likely to permeate).
  • oxygen eg, oxygen atoms, oxygen molecules
  • the insulator 522 has a function of suppressing diffusion of oxygen and impurities, oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, the conductor 503 can be prevented from reacting with the insulator 524 and the oxygen contained in the oxide 530.
  • the insulator 522 is, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or a laminated layer. As miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulating film. By using a high-k material for the insulator functioning as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and mixture of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator and used.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator of a high-k material by combining an insulator of a high-k material with silicon oxide or silicon oxynitride, an insulator 520 having a stacked structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 are illustrated as the second gate insulating film having a stacked-layer structure of three layers.
  • the insulating film may have a single layer, two layers, or a laminated structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 530 including the channel formation region is preferably a metal oxide functioning as an oxide semiconductor.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium).
  • the In-M-Zn oxide that can be used as the oxide 530 is preferably the CAAC-OS or the CAC-OS described in Embodiment 4.
  • an In—Ga oxide or an In—Zn oxide may be used.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to be water, which may cause oxygen vacancies in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the metal oxide easily moves due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the metal oxide, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • oxygenation treatment it is important to supply oxygen to the metal oxide to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • the metal oxide may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectroscopy is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide has a high bandgap, is an intrinsic (also referred to as I-type) semiconductor, or is a substantially intrinsic semiconductor and has a channel formation region.
  • the carrier concentration of the metal oxide is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 16 cm ⁇ 3. It is preferably less than 1 ⁇ 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the conductor 542a (the conductor 542b) and the oxide 530 are in contact with each other, so that oxygen in the oxide 530 diffuses into the conductor 542a (the conductor 542b),
  • the conductor 542a (conductor 542b) may be oxidized. Oxidation of the conductor 542a (conductor 542b) is likely to reduce the conductivity of the conductor 542a (conductor 542b). Note that diffusion of oxygen in the oxide 530 to the conductor 542a (conductor 542b) can be restated as absorption of oxygen in the oxide 530 by the conductor 542a (conductor 542b).
  • the oxide 530 diffuses into the conductors 542a and 542b, so that different layers are formed between the conductor 542a and the oxide 530b and between the conductor 542b and the oxide 530b. May be done. Since the different layer contains more oxygen than the conductor 542a and the conductor 542b, it is estimated that the different layer has an insulating property.
  • the three-layer structure of the conductor 542a and the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure including metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be called a "Semiconductor structure" or a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a (conductor 542b) and the oxide 530b; for example, the different layer may include the conductor 542a (conductor 542b) and the oxide 530c. May be formed between the conductor 542a (conductor 542b) and the oxide 530b, and between the conductor 542a (conductor 542b) and the oxide 530c.
  • a metal oxide having a bandgap of 2 eV or more, preferably 2.5 eV or more as a metal oxide which functions as a channel formation region in the oxide 530.
  • the oxide 530 has the oxide 530a below the oxide 530b, diffusion of impurities into the oxide 530b from a structure formed below the oxide 530a can be suppressed. Further, by including the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c into the oxide 530b can be suppressed.
  • the oxide 530 preferably has a stacked structure due to oxides in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent elements is higher than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 530b.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the bottom of the conduction band of the oxide 530a and the oxide 530c be higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c be smaller than the electron affinity of the oxide 530b.
  • the energy level at the bottom of the conduction band changes gently at the junction of the oxide 530a, the oxide 530b, and the oxide 530c.
  • the energy levels at the bottoms of the conduction bands at the junctions of the oxide 530a, the oxide 530b, and the oxide 530c are continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c may be low.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element other than oxygen (as a main component), so that a mixed layer with low density of defect states is formed.
  • the oxide 530b is an In—Ga—Zn oxide, In—Ga—Zn oxide, Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main carrier path is the oxide 530b.
  • the oxide 530a and the oxide 530c have the above structure, the density of defect states in the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced and the transistor 500 can obtain high on-state current.
  • the conductor 542a and the conductor 542b which function as a source electrode and a drain electrode are provided over the oxide 530b.
  • Examples of the conductor 542a and the conductor 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from iridium, strontium, and lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even when absorbing oxygen. Further, a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single layer structure, but may be a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked over a tungsten film a two-layer structure in which a copper film is stacked over a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked over a titanium film, and a tungsten film is formed over the tungsten film.
  • a two-layer structure in which copper films are laminated may be used.
  • a titanium film or a titanium nitride film a three-layer structure in which an aluminum film or a copper film is stacked over the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film is further formed thereover, a molybdenum film, or
  • a molybdenum nitride film and an aluminum film or a copper film are stacked over the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereover.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • regions 543a and 543b may be formed as low resistance regions at the interface between the oxide 530 and the conductor 542a (conductor 542b) and in the vicinity thereof.
  • the region 543a functions as one of the source region and the drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal contained in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductors 542a and 542b and suppresses oxidation of the conductors 542a and 542b. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and be in contact with the insulator 524.
  • the insulator 544 one or two or more kinds of metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, and the like are included. Can be used. Alternatively, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum, or oxide containing hafnium (hafnium aluminate), which is an insulator containing oxide of one or both of aluminum and hafnium, as the insulator 544. ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, crystallization is less likely to occur in heat treatment in a later step, which is preferable.
  • the insulator 544 is not an essential component when the conductors 542a and 542b are materials having oxidation resistance or when the conductivity does not significantly decrease even when oxygen is absorbed. It may be appropriately designed depending on the desired transistor characteristics.
  • impurities such as water and hydrogen contained in the insulator 580 can be suppressed from diffusing into the oxide 530b through the oxide 530c and the insulator 550.
  • oxidation of the conductor 560 due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (top surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator which contains excess oxygen and releases oxygen by heating.
  • silicon oxide containing excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon oxide added with carbon, and nitrogen are added.
  • the silicon oxide which it has can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • oxygen is effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied. Further, like the insulator 524, the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply the excess oxygen included in the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a stacked structure like the second gate insulating film.
  • an insulator functioning as a gate insulating film is formed using a high-k material and a thermal insulator.
  • a layered structure of a stable material it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Further, it is possible to obtain a laminated structure that is thermally stable and has a high relative dielectric constant.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 14A and 14B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used. Since the conductor 560a has a function of suppressing diffusion of oxygen, oxygen contained in the insulator 550 can prevent oxidation of the conductor 560b and decrease in conductivity.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used. Since the
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • an oxide semiconductor which can be used for the oxide 530 can be used as the conductor 560a. In that case, by forming a film of the conductor 560b by a sputtering method, the electric resistance value of the conductor 560a can be reduced to be a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Since the conductor 560b also functions as a wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used.
  • the conductor 560b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b through the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and nitrogen-added silicon oxide a voided oxide
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with a region between the conductor 542a and the conductor 542b. Accordingly, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is necessary to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio. In this embodiment mode, the conductor 560 is provided so as to be embedded in the opening of the insulator 580; therefore, even if the conductor 560 has a high aspect ratio, the conductor 560 can be formed without being destroyed during the process. You can
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • insulator 574 a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. You can
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even if it is a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide film formed by a sputtering method can have a function as a barrier film against impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 functioning as an interlayer film over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductors 540a and 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductors 540a and 540b have the same structures as conductors 546 and 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, a material similar to that of the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that does not allow the film to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • a material similar to that of the insulator 320 can be used.
  • a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546, the conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or a wiring which is connected to the transistor 500 or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-described insulator having a high barrier property, moisture and hydrogen can be prevented from entering from the outside.
  • the plurality of transistors 500 may be collectively wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening reaching the insulator 514 or the insulator 522 is formed and the above-described insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the formation is preferable because it can serve as part of a manufacturing process of the transistor 500.
  • the insulator having a high barrier property against hydrogen or water a material similar to that of the insulator 522 may be used, for example.
  • a conductor 610 can be provided on the insulator 586.
  • the conductor 610 has a function as a plug or a wiring for electrically connecting the transistor 500 and the transistor 300.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 has a function of a plug connected to the transistor 500 or a wiring. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above element as a component (Tantalum nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, or silicon oxide is added.
  • a conductive material such as indium tin oxide described above can also be applied.
  • the conductor 612 and the conductor 610 have a single-layer structure in FIG. 11, the structure is not limited thereto and may have a stacked structure of two or more layers.
  • a conductor having a barrier property and a conductor having high adhesion to the conductor having a high conductivity may be formed between the conductor having a barrier property and the conductor having high conductivity.
  • An insulator 640 is provided on the insulator 630.
  • the insulator 640 can be provided using a material similar to that of the insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape below the insulator 640.
  • the storage unit 100 of the semiconductor device in FIG. 11 may have a configuration including a NAND memory device having a three-dimensional structure.
  • FIG. 13 shows an example of the configuration of the semiconductor device in which the storage unit 100 has a NAND memory device having a three-dimensional structure.
  • the storage unit 100 of the semiconductor device illustrated in FIG. 13 includes a transistor 700, a plurality of transistors 800, and a transistor 900 as components of a NAND memory device having a three-dimensional structure.
  • the transistor 700 corresponds to the transistor BTr in FIG. 3
  • the transistor 800 corresponds to the transistor CTr in FIG. 3
  • the storage unit 100 shown in FIG. 13 is provided on the substrate.
  • the substrate for example, the same substrate as the substrate applicable to the semiconductor device in FIG. 12 described above can be used in some cases.
  • the insulator 111 is provided above the substrate included in the semiconductor device.
  • the insulator 111 functions as a base film of the substrate, the insulator 111 is preferably formed by, for example, a film formation method with good flatness.
  • insulator 111 for example, a material containing silicon oxide or silicon oxynitride can be used.
  • the body can be used in a single layer or in layers.
  • the conductor 151 is laminated on the insulator 111.
  • the conductor 151 may function as the wiring CL in FIG.
  • the conductor 151 is selected from, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium and ruthenium. It is possible to use a material containing one or more kinds of metal elements. Alternatively, a semiconductor having high electric conductivity, which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used. Alternatively, the conductive material containing oxygen and the metal element contained in the metal oxide described in this embodiment may be used.
  • a conductive material containing a metal element such as titanium or tantalum and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium gallium zinc oxide containing nitrogen or the like may be used. By using such a material, hydrogen or water mixed in from a surrounding insulator or the like can be captured in some cases.
  • the method of forming the conductor 151 is not particularly limited.
  • a film is formed by a sputtering method, a CVD method (including a thermal CVD method, a MOCVD method, a PECVD method, etc.), an MBE (Molecular Beam Epitaxy) method, an ALD (Atomic Layer Deposition) method, a PLD (Pulsed Laser Deposition) method, or the like. be able to.
  • an insulator 112 On the conductor 151, an insulator 112, a conductor 152, an insulator 113, a conductor 153, and an insulator 114 are sequentially laminated and provided. Further, a conductor 154, an insulator 115, a conductor 155, an insulator 116, a conductor 156, and an insulator 117 are provided above the insulator 114.
  • the same material as the insulator 111 can be used.
  • a material having a low dielectric constant is preferably used.
  • the parasitic capacitance generated by the conductors 152 to 156 and the insulators 112 to 117 can be reduced. Therefore, the drive speed of the storage unit 100 can be improved.
  • the method for forming the insulator 112 to the insulator 117 is not particularly limited.
  • a film can be formed by a sputtering method, a CVD method (including a thermal CVD method, a MOCVD method, a PECVD method, or the like), an MBE method, an ALD method, a PLD method, or the like.
  • the conductor 152 functions as the gate of the transistor 900 (transistor STr in FIG. 3) and the wiring SSL in FIG.
  • the conductors 153 to 155 function as the gates of the plurality of transistors 800 (the transistor CTr in FIG. 3) and the wiring WL in FIG.
  • the conductor 156 functions as the gate of the transistor 700 (the transistor BTr in FIG. 3) and the wiring BSL in FIG.
  • the same material as the conductor 151 can be used.
  • a method for forming the conductors 152 to 156 a method similar to that of the conductor 151 can be used.
  • openings are provided in the insulators 112 to 117 and the conductors 152 to 156.
  • An insulator 121, an insulator 122, insulators 131 to 133, and semiconductors 141 to 143 are provided in the opening.
  • the semiconductor 141 is provided so as to be in contact with part of the side surface and the bottom surface of the opening. Specifically, the semiconductor 141 is provided over part of the conductor 151 and covers part of the insulator 112 on the side surface of the opening.
  • the semiconductor 141 is preferably, for example, silicon in which impurities are diffused.
  • An n-type impurity (donor) can be used as the impurity.
  • As the n-type impurity for example, phosphorus or arsenic can be used.
  • a p-type impurity (acceptor) can be used as the impurity.
  • As the p-type impurity for example, boron, aluminum, gallium, or the like can be used.
  • the silicon for example, single crystal silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • a metal oxide having a high carrier concentration may be applicable other than silicon.
  • a semiconductor such as Ge or a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe may be applicable in some cases.
  • the materials applied to the semiconductors 142 and 143 described later are preferably the same materials as the semiconductor 141, and the carrier concentration of the semiconductor 142 may be preferably lower than that of the semiconductors 141 and 143.
  • n-type impurities such as boron, aluminum, and gallium are added to the semiconductor 141 after the semiconductor 141 is formed over the conductor 151. Is preferred. As a result, a p-type region is formed in the semiconductor 141. Further, for example, when silicon in which n-type impurities are diffused is applied, it is preferable to add n-type impurities such as phosphorus and arsenic to the semiconductor 141 after forming the semiconductor 141 on the conductor 151. As a result, the n-type region is formed in the semiconductor 141.
  • a metal oxide is used as the semiconductor 141
  • a metal element or the like be added to the semiconductor 141 after the semiconductor 141 is formed over the conductor 151.
  • the carrier concentration in the semiconductor 141 can be increased.
  • an n-type region (n + region) is formed in the semiconductor 141.
  • heat treatment may be performed after adding water, hydrogen, or the like to generate oxygen vacancies in the semiconductor 141. Since the n-type region is formed in the region where oxygen deficiency occurs in the semiconductor 141, the carrier concentration of the semiconductor 141 is increased as a result.
  • the insulator 121 is provided so as to contact the bottom surface of part of the opening. Specifically, the insulator 121 is provided so as to cover part of the semiconductor 141 and the conductor 152 on the side surface of the opening.
  • the insulator 121 functions as a gate insulating film of the transistor 900.
  • the insulator 121 for example, silicon oxide, silicon oxynitride, or the like can be used.
  • the insulator 121 is preferably a material that releases oxygen by heating.
  • the method for forming the insulator 121 is not particularly limited; however, since the insulator 121 is formed on the side surfaces of the openings provided in the insulator 112, the conductor 152, and the insulator 113, the insulator 121 has a high film-forming property. Membrane methods are needed. Examples of the film forming method having high film forming property include the ALD method.
  • the insulator 131 is provided so as to contact a part of the side surface of the opening. Specifically, the insulator 131 is provided so as to cover the conductors 153 to 155 on the side surface of the opening. Therefore, the insulator 131 is provided so as to also cover the insulator 114 and the insulator 115 on the side surface of the opening.
  • the insulator 132 is provided so as to be in contact with the insulator 131.
  • the insulator 133 is provided so as to be in contact with the insulator 132. That is, the insulators 131 to 133 are sequentially stacked from the side surface of the opening toward the center.
  • the insulator 131 functions as a gate insulating film of the transistor 800. Further, the insulator 132 functions as a charge storage layer of the transistor 800. The insulator 133 also functions as a tunnel insulating film of the transistor 800.
  • the insulator 131 for example, it is preferable to use silicon oxide or silicon oxynitride.
  • silicon oxide or silicon oxynitride for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium, or the like can be used. Further, the insulator 131 may be an insulator in which these are stacked. By making the insulator 131 thicker than the insulator 133, charge can be transferred from the semiconductor 142 to be described later to the insulator 132 through the insulator 133.
  • the insulator 132 for example, silicon nitride or silicon nitride oxide can be used. However, the material applicable to the insulator 132 is not limited to these.
  • the insulator 133 for example, it is preferable to use silicon oxide or silicon oxynitride.
  • silicon oxide or silicon oxynitride for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium, or the like may be used. Further, the insulator 133 may be an insulator in which these are stacked.
  • silicon oxynitride refers to a material whose content of oxygen is higher than that of nitrogen
  • silicon oxynitride is a material whose content of nitrogen is higher than that of oxygen.
  • aluminum oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • aluminum oxynitride as a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 122 is provided so as to contact a part of the side surface of the opening. Specifically, it is provided so as to cover the conductor 156 on the side surface of the opening.
  • the insulator 122 functions as a gate insulating film of the transistor 700.
  • the same material as the insulator 121 can be used.
  • the insulator 122 can be formed by a method similar to that of the insulator 121.
  • the semiconductor 142 is provided so as to be in contact with the side surfaces of the insulator 121, the insulator 133, and the insulator 122 formed in the opening.
  • the semiconductor 142 functions as a wiring for electrically connecting the transistor 700, the transistor 800, a channel formation region of the transistor 900, and the transistors 700, 800, and 900 in series.
  • silicon for example.
  • silicon for example, single crystal silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • a metal oxide other than silicon may be applicable in some cases.
  • a semiconductor such as Ge or a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe may be applicable in some cases.
  • the semiconductor 142 is preferably a semiconductor containing no impurities.
  • the semiconductor 142 is preferably an intrinsic semiconductor.
  • impurities here refer to hydrogen, water, and the like
  • the semiconductor 143 is provided so as to fill the opening after the semiconductor 141, the semiconductor 142, the insulator 121, the insulator 122, the insulator 131, the insulator 132, and the insulator 133 are formed in the opening. Specifically, the semiconductor 143 is provided so as to be in contact with the insulator 122 and the semiconductor 142 and a side surface of the insulator 117.
  • the semiconductor 143 is preferably made of the same material as the semiconductor 141, for example. Therefore, it is preferable that the semiconductor 141 and the semiconductor 143 have the same polarity.
  • the semiconductor device of one embodiment of the present invention is not limited to the structure of the NAND memory device included in the memory portion 100 illustrated in FIG.
  • the NAND memory device applied to the semiconductor device of one embodiment of the present invention may have a different structure from the NAND memory device illustrated in FIG.
  • control unit 200 the content of the description of FIGS. 11, 12, 14A, and 14B is referred to.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAAC-OS c-axis Aligned Crystalline
  • the configuration of the Oxide Semiconductor will be described. Note that in this specification and the like, CAC represents an example of a function or a structure of a material, and CAAC represents an example of a crystal structure.
  • the CAC-OS or the CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • a conductive function is a function of flowing electrons (or holes) serving as carriers
  • an insulating function is an electron serving as carriers. It is a function that does not flow.
  • the CAC-OS or the CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as a cloudy connection at the periphery and connected in a cloud shape.
  • the conductive region and the insulating region are each dispersed in the material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • the CAC-OS or the CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • a carrier when flowing a carrier, a carrier mainly flows in the component which has a narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field-effect mobility can be obtained in the on-state of the transistor.
  • the CAC-OS or the CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, a nc-OS (nanocrystal oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide).
  • OS amorphous-like oxide semiconductor (OS) and amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation, and a plurality of nanocrystals are connected in the ab plane direction to have a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the distortion of the lattice arrangement suppresses the formation of crystal grain boundaries. This is because the CAAC-OS can tolerate strain due to a non-dense arrangement of oxygen atoms in the ab plane direction, a change in bond distance between atoms due to substitution with a metal element, or the like. It is thought to be because.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as an (In, M, Zn) layer.
  • the indium of the In layer is replaced with the element M, it can be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS a clear crystal grain boundary cannot be confirmed, so that it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of an oxide semiconductor might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, it can be said that the CAAC-OS is an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable. Further, the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when the CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor having a low carrier concentration is preferably used for the transistor.
  • the concentration of impurities in the oxide semiconductor film may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the oxide semiconductor preferably has a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3, and less than 1 ⁇ 10 16 cm ⁇ 3. Is more preferable, it is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the density of trap states may be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor (the concentration obtained by secondary ion mass spectrometry (SIMS) are 2) It is set to be not more than ⁇ 10 18 atoms / cm 3 , preferably not more than 2 ⁇ 10 17 atoms / cm 3 .
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level might be formed and a carrier might be generated. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in the oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the oxide semiconductor when nitrogen is contained, electrons that are carriers are generated, the carrier concentration is increased, and n-type is easily generated. As a result, a transistor including an oxide semiconductor containing nitrogen as a semiconductor is likely to have normally-on characteristics. Therefore, in the oxide semiconductor, nitrogen is preferably reduced as much as possible.
  • the concentration of nitrogen in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. Atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and further preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen which is bonded to a metal atom to be water, which might cause oxygen deficiency.
  • oxygen When hydrogen enters the oxygen vacancies, electrons that are carriers may be generated. Further, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm 3. It is less than 3 , and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment mode shows an example of a semiconductor wafer in which the semiconductor device or the like shown in the above embodiment mode is formed and an electronic component in which the semiconductor device is incorporated.
  • a semiconductor wafer 4800 illustrated in FIG. 15A includes a wafer 4801 and a plurality of circuit portions 4802 provided on the top surface of the wafer 4801. A portion without the circuit portion 4802 on the upper surface of the wafer 4801 is a spacing 4803, which is a dicing area.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous process. After that, the surface of the wafer 4801 opposite to the surface where the plurality of circuit portions 4802 are formed may be ground to thin the wafer 4801. Through this step, warpage of the wafer 4801 can be reduced and the size of the component can be reduced.
  • the next step is the dicing process.
  • the dicing is performed along the scribe line SCL1 and the scribe line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by the one-dot chain line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to easily perform the dicing process, and the scribe lines SCL1 and SCL2 are It is preferable that they are provided vertically.
  • a chip 4800a as shown in FIG. 15B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a includes a wafer 4801a, a circuit portion 4802, and a spacing 4803a. Note that it is preferable that the spacing 4803a be as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially equal to the cut margin of the scribe line SCL1 or the cut margin of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 15A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be changed as appropriate depending on a manufacturing process of the element and an apparatus for manufacturing the element.
  • FIG. 15C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • the electronic component 4700 illustrated in FIG. 15C includes the lead 4701 and the chip 4800a described above, and functions as an IC chip or the like.
  • the electronic component 4700 includes, for example, a wire bonding step of electrically connecting the lead 4701 of the lead frame and the electrode on the chip 4800a with a thin metal wire, a molding step of sealing with an epoxy resin, and a lead frame. It can be manufactured by performing a plating process on the lead 4701 and a printing process on the surface of the package. Further, in the wire bonding process, for example, ball bonding, wedge bonding or the like can be used. Further, in FIG. 15C, QFP (Quad Flat Package) is applied to the package of the electronic component 4700, but the form of the package is not limited to this.
  • QFP Quad Flat Package
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702.
  • a plurality of such IC chips are combined and electrically connected to each other on the printed board 4702, whereby the mounting board 4704 is completed.
  • FIG. 15D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed substrate), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 for example, the semiconductor device described in the above embodiment, a wide band memory (HBM: High Bandwidth Memory), or the like can be used.
  • the semiconductor device 4735 an integrated circuit (semiconductor device) such as a CPU, a GPU, an FPGA, or a memory device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 4731 has a function of electrically connecting an integrated circuit provided over the interposer 4731 to an electrode provided over the package substrate 4732.
  • an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • a silicon interposer As the interposer 4731. Since a silicon interposer does not need to have an active element, it can be manufactured at lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • a heat sink may be provided so as to overlap with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • An electrode 4733 may be provided on the bottom of the package substrate 4732 in order to mount the electronic component 4730 on another substrate.
  • FIG. 15D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-Flag
  • FIGS. 16A to 16J and FIGS. 17A to 17E illustrate a state in which an electronic component 4700 including the semiconductor device is included in each electronic device.
  • the information terminal 5500 illustrated in FIG. 16A is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510 as an input interface.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when an application is executed.
  • a temporary file for example, a cache when using a web browser
  • [Wearable device] 16B shows a smart watch 5900 as an example of a wearable terminal.
  • the smartwatch 5900 includes a housing 5901, a display portion 5902, operation buttons 5903, operators 5904, a band 5905, and the like.
  • the wearable terminal can hold the temporary file generated when the application is executed by applying the semiconductor device described in the above embodiments.
  • FIG. 16C shows a desktop information terminal 5300.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold the temporary file generated when the application is executed by applying the semiconductor device described in the above embodiment.
  • the smartphone and the desktop information terminal are illustrated as the electronic devices in FIGS. 16A and 16C, respectively, information terminals other than the smartphone and the desktop information terminal can be applied.
  • information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • [Electronics] 16D illustrates an electric refrigerator / freezer 5800 as an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 can be used as, for example, IoT (Internet of Things).
  • IoT Internet of Things
  • the electric refrigerator-freezer 5800 can transmit and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and expiration dates of the foodstuffs to the above-described information terminal or the like through the Internet or the like. it can. Further, the electric refrigerator-freezer 5800 can hold the information in the semiconductor device as a temporary file when transmitting the information.
  • an electric refrigerator / freezer is described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner including an air conditioner. Examples include appliances, washing machines, dryers and audiovisual equipment.
  • [game machine] 16E illustrates a portable game machine 5200 which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 16F shows a stationary game machine 7500 which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel or a stick that serves as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 16F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a trigger can be used as a button and a controller simulating a gun can be used.
  • a controller having a shape imitating a musical instrument, a musical instrument, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, etc. instead of using the controller, and may be operated by the game player's gesture and / or voice.
  • the video image of the game machine described above can be output by a display device such as a television device, a display for personal computer, a display for game, or a head mounted display.
  • a display device such as a television device, a display for personal computer, a display for game, or a head mounted display.
  • the portable game machine 5200 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced by the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 16E illustrates a portable game machine as an example of a game machine
  • FIG. 16F illustrates a home-use stationary game machine as an example of a game machine
  • the electronic device of one embodiment of the present invention is not limited to this. Not limited.
  • Examples of the electronic device according to one embodiment of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.) and a batting practice pitching machine installed in a sports facility.
  • the semiconductor device described in any of the above embodiments can be applied to an automobile which is a moving object and the periphery of a driver's seat of the automobile.
  • FIG. 16G shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc.
  • a display device showing the information may be provided around the driver's seat.
  • the visibility blocked by pillars, the blind spot of the driver's seat, and the like can be compensated for, and safety can be improved. it can.
  • the semiconductor device described in the above embodiment can temporarily store information, for example, the computer is used in an automatic driving system of the automobile 5700 or a system for performing road guidance, risk prediction, or the like of the computer. It can be used to hold necessary temporary information.
  • the display device may be configured to display temporary information such as road guidance and risk prediction. Further, it may be configured to hold an image of a driving recorder installed in the automobile 5700.
  • the moving body is not limited to a car.
  • the moving body may be a train, a monorail, a ship, a flying body (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like.
  • FIG. 16H illustrates a digital camera 6240 which is an example of an image pickup device.
  • the digital camera 6240 includes a housing 6241, a display portion 6242, operation buttons 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured such that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured such that a strobe device, a viewfinder, etc. can be separately mounted.
  • the digital camera 6240 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced by the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in any of the above embodiments can be applied to a video camera.
  • FIG. 161 illustrates a video camera 6300 that is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation keys 6304, a lens 6305, a connecting portion 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display portion 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display portion 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 in the connection portion 6306.
  • the video camera 6300 can hold a temporary file generated at the time of encoding.
  • ICD implantable defibrillator
  • FIG. 16 (J) is a schematic sectional view showing an example of ICD.
  • the ICD main body 5400 includes at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is placed in the body by surgery, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker, and performs pacing for the heart when the heart rate is out of the specified range. If pacing does not improve heart rate (eg, fast ventricular tachycardia or ventricular fibrillation), treatment with electric shock is given.
  • heart rate eg, fast ventricular tachycardia or ventricular fibrillation
  • the ICD main body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store in the electronic component 4700 data of the heart rate acquired by the sensor or the like, the number of times of pacing treatment, the time, and the like.
  • the antenna 5404 can receive electric power, and the electric power is charged in the battery 5401. Further, since the ICD main body 5400 has a plurality of batteries, safety can be improved. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can be made to function, so that it also functions as an auxiliary power source.
  • an antenna capable of transmitting a physiological signal may be provided, and for example, a physiological signal such as pulse rate, respiration rate, heart rate, body temperature, etc. can be confirmed by an external monitor device.
  • a system for monitoring active heart activity may be configured.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) or an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) or an expansion device for an information terminal.
  • FIG. 17A shows, as an example of the expansion device, an expansion device 6100 externally attached to the PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to the PC with a USB (Universal Serial Bus) or the like, for example.
  • FIG. 17A illustrates the portable expansion device 6100; however, the expansion device according to one embodiment of the present invention is not limited to this; It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • a circuit for driving the semiconductor device and the like described in the above embodiment is provided on the substrate 6104.
  • an electronic component 4700 and a controller chip 6106 are attached to the board 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 17B is a schematic diagram of the external appearance of the SD card
  • FIG. 17C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a memory device and a circuit which drives the memory device.
  • the electronic component 4700 and the controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be changed as appropriate according to the situation. For example, a writing circuit, a row driver, a reading circuit, and the like included in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased by providing the electronic component 4700 also on the back side of the substrate 5113.
  • a wireless chip having a wireless communication function may be provided over the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and data in the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 17D is a schematic diagram of the external appearance of the SSD
  • FIG. 17E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the substrate 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a memory device and a circuit which drives the memory device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the board 5153. By providing the electronic component 4700 also on the back surface side of the substrate 5153, the capacity of the SSD 5150 can be increased.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used as the memory chip 5155.
  • a controller, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory functioning as a work memory.
  • MCL memory cell part
  • OSC peripheral circuit
  • OSM circuit
  • WLD circuit
  • BLD circuit
  • BLDa circuit
  • OPC output circuit
  • CD column decoder
  • SA sense amplifier
  • PRC precharge circuit
  • WC Write circuit
  • CVC circuit
  • ESC circuit
  • ESCa circuit
  • ESCb circuit
  • MCA memory cell array
  • SRG string
  • SRGJ string
  • MC memory cell
  • MC [1,1] memory cell
  • MC [i , 1] memory cell
  • MC [m, 1] memory cell
  • MC [1, j] memory cell
  • MC [i, j] memory cell
  • MC [m, j] memory cell
  • MCJ redundant.
  • MCJ [1] redundant memory cell
  • MCJ [i] redundant memory cell
  • MCJ [m] redundant memory cell
  • BTr transistor
  • STr transistor Transistor
  • CTr transistor
  • SW [j] switch
  • SW [n] switch
  • SWJ switch
  • SX [1] switch
  • SX [j] switch
  • TR transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

要約書 不良のメモリセルの代わりに、別のメモリセルにデータを書き込む半導体装置を提供する。 第１回路と、第１回路上に位置する第２回路と、有する半導体装置であって、第１回路は、記憶部 に相当し、メモリセルと、冗長メモリセルと、を有し、第２回路は、制御部に相当し、第３回路と、 第４回路と、を有する。メモリセルは、第３回路に電気的に接続され、冗長メモリセルは、第３回 路に電気的に接続され、第３回路は、第４回路に電気的に接続されている。第４回路は、メモリセ ル又は冗長メモリセルに書き込むためのデータを第３回路に送信する機能を有し、第３回路は、メ モリセルが不良セルであった場合に、メモリセルと第４回路とを非導通状態にし、冗長メモリセル と前記第４回路と導通状態にして、当該データを冗長メモリセルに送信する機能を有する。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニット（ＧＰＵ）、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進んでいる。
　特に、近年、上述した電子機器などにおいて扱われているデータ量は増加している。データが増加するほど、データのエラー（不良ビット）が多くなるため、エラー訂正技術についても改良が進められている。例えば、特許文献１には、不良のブロックを管理する仕組みを簡略化して、効率的にメモリを使用することができるメモリシステムについて開示されている。
特開２０１６−２２４９３２号公報
　一般的に、記憶装置の一であるＮＡＮＤ構造のメモリデバイス（以後、ＮＡＮＤメモリデバイスと呼称する。）は、書き換え耐性が低いことが知られている。そのため、ＮＡＮＤメモリデバイスは、エラー訂正技術を用いて、データの書き込み、読み出しを行うことがある。また、当該エラー訂正技術の一として、ＮＡＮＤメモリデバイスの書き込み又は読み出しの際に不良ビットを発見した場合、不良ビットが記憶されているセルの代わりに冗長セルを用いる方法がある。
　但し、不良ビットを含むセルの代わりに冗長セルを設けるには、新たにワード線、ビット線、更にはメモリセルアレイが別途必要となるため、記憶装置全体の回路面積が大きくなることがある。
　本発明の一態様は、新規な半導体装置を提供することを課題の一とする。また、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一態様は、半導体装置を有する新規な電子機器を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１回路と、第１回路上に位置する第２回路と、を有し、第１回路は、第２回路に電気的に接続され、第１回路は、第１メモリセルと、第２メモリセルと、を有し、第２回路は、第３回路と、第４回路と、を有し、第１メモリセルは、第３回路に電気的に接続され、第２メモリセルは、第３回路に電気的に接続され、第３回路は、第４回路に電気的に接続され、第４回路は、第１メモリセル又は第２メモリセルに書き込むためのデータを第３回路に送信する機能を有し、第３回路は、第１メモリセルが不良セルであった場合に、第１メモリセルと第４回路とを非導通状態にし、第２メモリセルと第４回路とを導通状態にして、データを第２メモリセルに送信する機能を有する半導体装置である。
（２）
　又は、本発明の一態様は、上記（１）の構成において、第３回路は、第１スイッチ、第２スイッチを有し、第１メモリセルは、第１スイッチの第１端子に電気的に接続され、第１スイッチの第２端子は、第４回路に電気的に接続され、第２メモリセルは、第２スイッチの第１端子に電気的に接続され、第２スイッチの第２端子は、第４回路に電気的に接続されている半導体装置である。
（３）
　又は、本発明の一態様は、上記（２）の構成において、第３回路は、第５回路を有し、第５回路は、第１スイッチの制御端子と、第２スイッチの制御端子と、に電気的に接続され、第５回路は、第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、第１スイッチの制御端子に、第１スイッチを非導通状態にする電圧を入力し、かつ第２スイッチの制御端子に、第１スイッチを導通状態にする電圧を入力する機能を有する半導体装置である。
（４）
　又は、本発明の一態様は、上記（２）、又は（３）の構成において、第１スイッチは、第１トランジスタを有し、第２スイッチは、第２トランジスタを有し、第１トランジスタ及び第２トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する半導体装置である。
（５）
　又は、本発明の一態様は、上記（１）の構成において、第３回路は、第３スイッチを有し、第３スイッチは、第１端子と、第２端子と、第３端子と、制御端子と、を有し、第３スイッチの第１端子は、第４回路に電気的に接続され、第３スイッチの第２端子は、第１メモリセルに電気的に接続され、第３スイッチの第３端子は、第２メモリセルに電気的に接続され、第３スイッチは、制御端子に入力された電圧に応じて、第３スイッチの第１端子と、第３スイッチの第２端子又は第３端子の一方と、の間を導通状態にし、第３スイッチの第１端子と、第３スイッチの第２端子又は第３端子の他方と、の間を非導通状態にする機能を有する半導体装置である。
（６）
　又は、本発明の一態様は、上記（５）の構成において、第３回路は、第５回路を有し、第５回路は、第３スイッチの制御端子に電気的に接続され、第５回路は、第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、第３スイッチの制御端子に、第３スイッチの第１端子と第２端子との間を非導通状態にし、かつ第３スイッチの第１端子と第３端子との間を導通状態にする電圧を入力する半導体装置である。
（７）
　又は、本発明の一態様は、上記（６）の構成において、第３スイッチは、第３トランジスタを有し、第３トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置である。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成において、第２回路は、単極性回路により構成されている半導体装置である。
（９）
　又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の構成において、第１回路は、ＮＡＮＤメモリを有し、ＮＡＮＤメモリは、第１メモリセルと、第２メモリセルと、を有する半導体装置である。
（１０）
　又は、本発明の一態様は、上記（１）乃至（９）のいずれか一の構成の半導体装置と、筐体と、を有する電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本発明の一態様によって、新規な半導体装置を提供することができる。また、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。また、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。また、本発明の一態様によって、半導体装置を有する新規な電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂ、図１Ｃは半導体装置の構成を説明する模式図である。
図２Ａ、図２Ｂ、図２Ｃは半導体装置の構成を説明するブロック図、模式図である。
図３は半導体装置の構成を説明するブロック図である。
図４は半導体装置の構成を説明するブロック図である。
図５は半導体装置に含まれている回路を説明するブロック図である。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄは半導体装置に含まれている回路を説明するブロック図である。
図７は半導体装置に含まれている回路を説明するブロック図である。
図８Ａ、図８Ｂは半導体装置の動作例を説明するフローチャートである。
図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｅは半導体装置に含まれている回路を説明する回路図である。
図１０Ａ、図１０Ｂ、図１０Ｃは半導体装置に含まれている回路を説明する回路図である。
図１１は半導体装置の構成を説明する断面模式図である。
図１２は半導体装置の構成を説明する断面模式図である。
図１３は半導体装置の構成を説明する断面模式図である。
図１４Ａ、図１４Ｂ、図１４Ｃは半導体装置の構成を説明する断面模式図である。
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄは半導体ウェハと電子部品の一例を示す斜視図である。
図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄ、図１６Ｅ、図１６Ｆ、図１６Ｇ、図１６Ｈ、図１６Ｉ、図１６Ｊは製品の一例を説明する斜視図である。
図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄ、図１７Ｅは製品の一例を説明する斜視図である。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、メモリセル部ＭＣＬと、周辺回路ＯＳＣと、を有する半導体装置について説明する。
　図１Ａに示す半導体装置は、周辺回路ＯＳＣがメモリセル部ＭＣＬに重畳する構成を有する。メモリセル部ＭＣＬは、基板上に複数のメモリセルが構成され、周辺回路ＯＳＣによって書き込み、読み出しが行われる。なお、図１Ａに基板を図示していない。
　当該半導体装置に適用できる基板は、例えば、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等とすることができる。また、基板としては、例えば、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどとすることもできる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。更に、基板としては、例えば、可撓性基板（フレキシブル基板）を用いてもよい。
　当該基板は、メモリセル部ＭＣＬに含まれているメモリセルの構成に応じて選択することが好ましい。例えば、メモリセル部ＭＣＬとして、３次元構造のＮＡＮＤメモリデバイスを適用する場合、当該基板としては、シリコン基板とするのが好ましい。
　メモリセル部ＭＣＬと周辺回路ＯＳＣとは配線ＥＷによって、電気的に接続されている。配線ＥＷは、メモリセル部ＭＣＬに含まれているメモリセルと、周辺回路ＯＳＣと、を電気的に接続する配線として機能する。なお、配線ＥＷは、ビット線（書き込みビット線、読み出しビット線など）、ワード線、定電圧を供給する電圧線などから選ばれた一種以上の配線とすることができ、選ばれた配線の種類及び本数は、当該メモリセルの回路構成に応じて決められる。
　周辺回路ＯＳＣは、メモリセル部ＭＣＬの上方に重畳しているため、メモリセル部ＭＣＬと周辺回路ＯＳＣはそれぞれ異なるプロセスで作製することができる。具体的には、メモリセル部ＭＣＬと周辺回路ＯＳＣとのそれぞれに含まれるトランジスタを互いに異なる構成にすることができる。例えば、メモリセル部ＭＣＬとして３次元構造のＮＡＮＤメモリデバイスを適用する場合、ＮＡＮＤメモリデバイスには、シリコンがチャネル形成領域に含まれているトランジスタ（以後、Ｓｉトランジスタと呼称する。）を適用し、ＮＡＮＤメモリデバイスを制御する周辺回路ＯＳＣは、金属酸化物がチャネル形成領域に含まれているＯＳトランジスタを適用することができる。特に、ＯＳトランジスタは、Ｓｉトランジスタよりも形成温度が低いため、周辺回路ＯＳＣをＯＳトランジスタによる単極性回路として構成することで、メモリセル部ＭＣＬに含まれているＳｉトランジスタに与えられる熱の影響を少なくすることができる。また、メモリセル部ＭＣＬの上方に周辺回路ＯＳＣが重畳するため、半導体装置の回路面積の増加を抑えることができる。また、メモリセル部ＭＣＬと周辺回路ＯＳＣとの間のデータ移動距離が短くなるため、消費電力の増加を抑えることができる。
　また、本発明の一態様の半導体装置は、図１Ｂに示すとおり、メモリセル部ＭＣＬは、周辺回路ＯＳＣに重畳している構成としてもよい。
　また、本発明の一態様の半導体装置は、図１Ｃに示すとおり、メモリセル部ＭＣＬと周辺回路ＯＳＣとが同一の層に含まれている構成、又はメモリセル部ＭＣＬと周辺回路ＯＳＣとの高さが互いに揃っている構成としてもよい。
　次に、メモリセル部ＭＣＬと周辺回路ＯＳＣの構成について説明する。
　図２Ａは、図１Ａに示した半導体装置に含まれるメモリセル部ＭＣＬと周辺回路ＯＳＣとの一例を示している。
　メモリセル部ＭＣＬは、メモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、複数のメモリセルＭＣと、複数の冗長メモリセルＭＣＪと、を有し、複数のメモリセルＭＣは、マトリクス状に配置されている。なお、図２ＡのメモリセルアレイＭＣＡは、１列にｍ個、１行にｎ個、つまりｍ×ｎ個のメモリセルＭＣを有する。また、図２Ａでは、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置するメモリセルＭＣを、ＭＣ［ｉ，ｊ］と表記している。但し、図２Ａでは、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｉ，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｊ］、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｍ，ｊ］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｊ，ｎ］、メモリセルＭＣ［ｍ，ｎ］のみ図示しており、それ以外のメモリセルＭＣについては図示を省略している。また、図２Ａでは、冗長メモリセルＭＣＪは、当該マトリクスにおいて、更に１列分配置されている。そのため、図２Ａにおいて、メモリセルアレイＭＣＡは、ｍ個の冗長メモリセルＭＣＪを有しており、図２Ａでは、冗長メモリセルＭＣＪ［１］、冗長メモリセルＭＣＪ［ｉ］、冗長メモリセルＭＣＪ［ｍ］のみ図示している。なお、図２Ａでは、冗長メモリセルＭＣＪが１列分配置されている構成を示しているが、２列以上配置されている構成としてもよい。
　図２Ａに示す配線ＷＬ、配線ＢＬ、配線ＢＬＪ、配線ＣＬのそれぞれは、図１Ａに示す配線ＥＷに相当する。配線ＷＬは、複数のワード線であって、配線ＷＬのそれぞれは、マトリクスの行毎に、メモリセルＭＣと冗長メモリセルＭＣＪとに電気的に接続されている。また、配線ＢＬは、複数のビット線であって、配線ＢＬのそれぞれは、マトリクスの列毎に、メモリセルＭＣに電気的にされている。また、配線ＢＬＪは、冗長メモリセルＭＣＪにおけるビット線であって、１列に有する複数の冗長メモリセルＭＣＪに電気的に接続されている。なお、冗長メモリセルＭＣＪが２列以上配置されている場合、配線ＢＬＪは複数の配線としてもよい。また、配線ＣＬは、複数の電圧線であって、配線ＣＬのそれぞれは、マトリクスの行毎に、メモリセルＭＣと冗長メモリセルＭＣＪとに電気的に接続されている。
　なお、図２Ａの半導体装置に示している配線ＷＬ、配線ＢＬ、配線ＢＬＪ、配線ＣＬは、一例であって、メモリセルＭＣと、冗長メモリセルＭＣＪとのそれぞれの構成に応じて、配線の種類が決まる。例えば、配線ＢＬは、図２Ａでは、ビット線として図示しているが、当該ビット線を書き込みビット線と読み出しビット線の２本としてもよい。また、メモリセルＭＣと、冗長メモリセルＭＣＪとのそれぞれの構成がＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である場合、データを書き込むデジタルの信号と、その反転信号のそれぞれを転送するため、配線ＢＬは２本の配線としてもよい。なお、メモリセルＭＣと、冗長メモリセルＭＣＪとのそれぞれの構成がＳＲＡＭである場合については、実施の形態２で説明する。また、例えば、図２Ａでは、１つのメモリセルＭＣ（１つの冗長メモリセルＭＣＪ）に対して１本の配線ＷＬが電気的に接続されている構成を図示しているが、１つのメモリセルＭＣ（１つの冗長メモリセルＭＣＪ）に対して２本以上の配線ＷＬが電気的に接続されていてもよい。また、例えば、図２Ａでは、１つのメモリセルＭＣ（１つの冗長メモリセルＭＣＪ）に対して１本の配線ＣＬが電気的に接続されている構成を図示しているが、１つのメモリセルＭＣ（１つの冗長メモリセルＭＣＪ）に対して２本以上の配線ＣＬが電気的に接続されていてもよい。
　周辺回路ＯＳＣは、一例として、回路ＷＬＤと、回路ＢＬＤと、回路ＣＶＣと、を有する。回路ＷＬＤは、ワード線ドライバ回路として機能し、配線ＷＬに電気的に接続されている。回路ＢＬＤは、ビット線ドライバ回路として機能し、配線ＢＬと配線ＢＬＪとに電気的に接続されている。回路ＣＶＣは、定電圧を生成し、かつ当該定電圧を出力する電圧源として機能し、配線ＣＬに接続されている。なお、回路ＣＶＣは、周辺回路ＯＳＣに含まれていなくてもよく、例えば、半導体装置の外部に設けられていてもよい。この場合、半導体装置は、外部からメモリセル部ＭＣＬに定電圧が与えられる構成となる。
　なお、メモリセルＭＣの回路構成によっては、配線ＣＬから印加される定電圧を必要としなくてもよい場合がある。その場合、本発明の一態様の半導体装置は、配線ＣＬを有さない構成としてもよい。つまり、周辺回路ＯＳＣは、回路ＣＶＣを有さない構成としてよい。
　なお、図２Ａでは、メモリセル部ＭＣＬは、１つのメモリセルアレイＭＣＡを有する構成を図示しているが、本発明の一態様は、これに限定されない。例えば、図２Ｂに示すとおり、メモリセル部ＭＣＬは、メモリセルアレイＭＣＡが複数個、基板上に列を成すように形成された構成としてもよい。また、例えば、図２Ｃに示すとおり、メモリセル部ＭＣＬは、メモリセルアレイＭＣＡが複数、基板上に積層された構成としてもよい。
　次に、図２Ａに示す半導体装置とは異なる、メモリセル部ＭＣＬと周辺回路ＯＳＣの構成について説明する。
　図３には、図１Ａのメモリセル部ＭＣＬが、ＮＡＮＤメモリデバイスを有する構成例を示している。
　メモリセルアレイＭＣＡは、複数本のストリングＳＲＧと、ストリングＳＲＧＪと、を有する。ストリングＳＲＧは、配線ＢＬに電気的に接続され、ストリングＳＲＧＪは、配線ＢＬＪに電気的に接続されている。それぞれのストリングは、直列に電気的に接続された複数のトランジスタＣＴｒと、選択用トランジスタであるトランジスタＢＴｒ及びトランジスタＳＴｒと、を有する。なお、１個のトランジスタＣＴｒは、セルトランジスタとして機能し、ストリングＳＲＧが有するメモリセルＭＣ、又はストリングＳＲＧＪが有する冗長メモリセルＭＣＪに含まれる。
　一般的に、セルトランジスタは、ノーマリーオン特性で動作するトランジスタであり、制御ゲートと、電荷蓄積層と、を有する。電荷蓄積層は、トンネル絶縁膜を介して、チャネル形成領域と重畳する領域に設けられ、制御ゲートは、ブロッキング膜を介して、電荷蓄積層と重畳する領域に設けられる。セルトランジスタは、制御ゲートに書き込み電位を印加し、かつセルトランジスタの第１端子、又は第２端子の一方に所定の電位を与えることによってトンネル電流が発生して、当該セルトランジスタのチャネル形成領域から電荷蓄積層に電子が注入される。これにより、電荷蓄積層に電子が注入されたセルトランジスタでは、しきい値電圧が高くなる。なお、電荷蓄積層の代わりとして、浮遊ゲートを用いてもよい。
　トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域は、例えば、シリコン、ゲルマニウム、ガリウムヒ素、シリコンカーバイド（ＳｉＣ）、実施の形態３で説明する金属酸化物などのいずれか一、又は上記から選ばれた複数の材料を有することが好ましい。特に、当該チャネル形成領域において、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた金属酸化物が含まれる場合、当該金属酸化物は、ワイドギャップ半導体として機能することがあり、当該金属酸化物がチャネル形成領域に含まれているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒは、オフ電流が非常に低い特性を有する。つまり、オフ状態となっているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒにおけるリーク電流を低くすることができるため、半導体装置の消費電力を低減することができる場合がある。
　次に、配線ＢＬに電気的に接続されているストリングＳＲＧの接続構成を説明する。トランジスタＢＴｒの第１端子は配線ＢＬに電気的に接続され、トランジスタＳＴｒの第１端子は、配線ＣＬに電気的に接続されている。直列に電気的に接続されている複数のトランジスタＣＴｒの一端には、トランジスタＢＴｒの第２端子が電気的に接続され、直列に電気的に接続されている複数のトランジスタＣＴｒの他端には、トランジスタＳＴｒの第２端子が電気的に接続されている。
　また、配線ＢＬＪに電気的に接続されているストリングＳＲＧＪは、配線ＢＬに電気的に接続されているストリングと同様に、直列に電気的に接続された複数のトランジスタＣＴｒと、選択用トランジスタであるトランジスタＢＴｒ及びトランジスタＳＴｒと、を有する。
　配線ＢＳＬ、配線ＳＳＬは、書き込み、読み出し、消去などの動作を行うときに、当該動作を施されるストリングを選択するための配線として機能する。配線ＢＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＢＴｒのゲートに電気的に接続され、配線ＳＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＳＴｒのゲートに電気的に接続されている。
　なお、図３において、メモリセル部ＭＣＬは、１本の配線ＢＬにつき１本のストリングＳＲＧ、配線ＢＬＪに１本のストリングＳＲＧＪが電気的に接続されている構成としているが、本発明の一態様は、これに限定されない。例えば、図４に示すとおり、メモリセル部ＭＣＬは、１本の配線ＢＬにつき複数本のストリングＳＲＧが電気的に接続された構成、及び配線ＢＬＪに複数本のストリングＳＲＧＪが電気的に接続された構成としてもよい。
　ここで、図２乃至図４に示す回路ＢＬＤの詳細について説明する。図５は、本発明の一態様の半導体装置に含まれる回路ＢＬＤの一例を示しており、回路ＢＬＤは、回路ＢＬＤａと、回路ＥＳＣと、を有する。
　回路ＢＬＤａは、メモリセルＭＣ、又は冗長メモリセルＭＣＪに書き込むためのデータ信号ＷＤＡＴＡを配線ＢＬ、配線ＢＬＪに送信する機能と、メモリセルＭＣ、又は冗長メモリセルＭＣＪから読み出されたデータを適切に処理して、データ信号ＲＤＡＴＡとして外部に出力する機能と、有する。
　例えば、回路ＢＬＤａは、書き込み回路ＷＣ、プリチャージ回路ＰＲＣ、センスアンプＳＡ、カラムデコーダＣＤ、出力回路ＯＰＣを有する構成とすることができる。
　カラムデコーダＣＤは、外部から取得したアドレス信号ＡＤＤＲに応じて、書き込み、又は読み出しの対象となるメモリセルＭＣを有する配線ＢＬを選択する機能を有する。また、メモリセルＭＣが不良セルであった場合、カラムデコーダＣＤは、冗長メモリセルＭＣＪを有する配線ＢＬＪを選択する機能を有してもよい。また、書き込み回路ＷＣは、カラムデコーダＣＤによって選択された配線ＢＬ（配線ＢＬＪの場合もある。）にデータ信号ＷＤＡＴＡを送信する機能を有する。
　プリチャージ回路ＰＲＣは、配線ＢＬ、配線ＢＬＪに定電圧をプリチャージする機能を有する。また、センスアンプＳＡは、配線ＢＬ、配線ＢＬＪから読み出されたデータ信号を増幅する機能を有する。なお、増幅されたデータ信号は、データ信号ＲＤＡＴＡとして、出力回路ＯＰＣを介して、外部に出力される。
　回路ＥＳＣは、メモリセル部ＭＣＬに不良セルが見つかった場合に、不良セルが含まれる列に対して書き込み動作、及び読み出し動作を停止し、不良セルの代わりに冗長メモリセルＭＣＪに対して書き込み動作、読み出し動作を行う機能を有する。回路ＥＳＣは、例えば、外部から、不良セルが配置されているアドレス情報を有する信号ＥＲＣを受け取って、信号ＥＲＣに応じて、配線ＢＬと回路ＢＬＤａとの間、及び配線ＢＬＪと回路ＢＬＤａとの間、の導通状態、又は非導通状態の切り替えを行う。
　なお、冗長メモリセルＭＣＪに対して書き込みを行わない場合（メモリセル部ＭＣＬに不良セルが見つかっていない場合）には、配線ＢＬと回路ＢＬＤａとの間を導通状態にし、かつ配線ＢＬＪと回路ＢＬＤａとの間を非導通状態にすればよい。このように回路ＥＳＣを動作させるには、例えば、回路ＥＳＣに、その命令信号として、信号ＩＮＩを送信すればよい。
＜回路ＥＳＣの構成例１＞
　回路ＥＳＣの具体例な回路構成を図６Ａに示す。なお、図６Ａでは、回路ＥＳＣの他に、回路ＥＳＣとの電気的な接続の構成を示すため回路ＢＬＤａも図示している。
　回路ＥＳＣは、回路ＥＳＣａと、回路ＥＳＣｂと、を有する。回路ＥＳＣｂは、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］と、スイッチＳＷＪと、を有する。ここでのｎは、１以上の整数であって、メモリセルアレイＭＣＡに含まれるマトリクス状に配置されたメモリセルＭＣの列数とする。なお、図６Ａには、スイッチＳＷ［ｊ］を図示しており、ｊは１以上ｎ以下の整数とする。
　スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］、スイッチＳＷＪとしては、例えば、電気的なスイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路（例えば、アナログスイッチなど）などがある。また、機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本実施の形態では、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］、スイッチＳＷＪのそれぞれは、一例として、図６Ｃに示すとおり、ｎチャネル型のトランジスタＴＲとする。トランジスタＴＲの第１端子は、スイッチＳＷ［ｊ］の第１端子に電気的に接続され、トランジスタＴＲの第２端子は、スイッチＳＷ［ｊ］の第２端子に電気的に接続され、トランジスタＴＲのゲートは、スイッチＳＷ［ｊ］の制御端子に電気的に接続されている。このため、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］、スイッチＳＷＪのそれぞれは、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態となるものとする。また、当該トランジスタは、チャネル形成領域に、実施の形態３で説明する金属酸化物を有することが好ましい。トランジスタのチャネル形成領域に金属酸化物を有することで、トランジスタのオフ電流を極めて低くすることができるため、トランジスタがオフ状態のときに発生するリーク電流による消費電力を低くすることができる。
　スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］と、スイッチＳＷＪと、のそれぞれの制御端子には、回路ＥＳＣａが電気的に接続されている。また、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］のそれぞれの第１端子と、スイッチＳＷＪの第１端子と、は、回路ＢＬＤａに電気的に接続されている。加えて、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］のそれぞれの第２端子は、複数の配線ＢＬに電気的に接続され、スイッチＳＷＪの第２端子は、配線ＢＬＪに電気的に接続されている。
　回路ＥＳＣａは、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］と、スイッチＳＷＪと、の制御端子に対して高レベル電位、又は低レベル電位を与える機能を有する。具体的には、回路ＥＳＣａは、メモリセルＭＣに不良セルが見つかったとき、そのメモリセルＭＣが含まれている列の配線ＢＬと、回路ＢＬＤａと、の間を非導通状態にするため、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］の該当するスイッチの制御端子に低レベル電位を印加する。そして、回路ＥＳＣａは、不良セルの代わりとして冗長メモリセルＭＣＪが含まれている列の配線ＢＬＪと、回路ＢＬＤａと、の間を導通状態にするため、スイッチＳＷＪの制御端子に高レベル電位を印加する。
＜動作方法１＞
　ここで、図６Ａに示す回路ＢＬＤを有する半導体装置の動作方法の一例について説明する。図８Ａに示すフローチャートは、図６Ａに示す回路ＢＬＤを有する半導体装置のデータの書き込み動作の方法の例を示したものである。なお、図８Ａのフローチャートには、動作の開始を示す“ＳＴＡＲＴ”と、動作の終了を示す“ＥＮＤ”とを図示している。
〔ステップＳＴ１−０〕
　初めに、回路ＥＳＣに信号ＩＮＩが入力される。回路ＥＳＣは、信号ＩＮＩを受け取ることで、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］をオン状態にし、スイッチＳＷＪをオフ状態にする。具体的には、信号ＩＮＩが回路ＥＳＣａに送られることで、回路ＥＳＣａは、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］のそれぞれの制御端子に高レベル電位を印加し、スイッチＳＷＪの制御端子に低レベル電位を印加する。
〔ステップＳＴ１−１〕
　半導体装置の周辺回路ＯＳＣに含まれる回路ＢＬＤにデータ信号ＷＤＡＴＡとアドレス信号ＡＤＤＲが入力される。
〔ステップＳＴ１−２〕
　次に、回路ＢＬＤに含まれるカラムデコーダＣＤは、アドレス信号ＡＤＤＲを基に、データ信号ＷＤＡＴＡの書き込み先となるメモリセルＭＣが含まれる列の配線ＢＬを選択する。また、この際、回路ＷＬＤによって、データ信号ＷＤＡＴＡの書き込み先となるメモリセルＭＣが電気的に接続されている配線ＷＬが選択される。
〔ステップＳＴ１−３〕
　回路ＢＬＤａは、選択された配線ＢＬにデータ信号ＷＤＡＴＡを送信して、アドレス信号ＡＤＤＲに基づくメモリセルＭＣにデータを書き込む。なお、回路ＢＬＤａに増幅回路、電位レベル変換回路などを設けて、配線ＢＬに送信するデータ信号ＷＤＡＴＡの電位を適切に調整してもよい。
〔ステップＳＴ１−４〕
　データ信号ＷＤＡＴＡがメモリセルＭＣに書き込まれた後、そのメモリセルＭＣから書き込まれたデータの読み出しが行われ、書き込まれたデータと読み出されたデータとが一致するかどうかの判定が行われる。具体的には、メモリセルＭＣから読み出されたデータは、データ信号ＲＤＡＴＡとして回路ＢＬＤに送信されて、エラーチェックが行われる。このとき、読み出されたデータが書き込まれたデータと異なる場合、そのメモリセルＭＣを不良セルとして判定する。
　なお、エラーチェックとしては、例えば、パリティチェック、チェックサム、巡回符号などを用いることができる。また、単に、書き込みに用いたデータ信号ＷＤＡＴＡのデータと、読み出しに用いたデータ信号ＲＤＡＴＡのデータと、を比較して判定してもよい。その場合、メモリセル部ＭＣＬの他に、別の記憶装置にデータ信号ＷＤＡＴＡを書き込み、次に、メモリセルＭＣから書き込まれたデータをデータ信号ＲＤＡＴＡとして読み出して、当該記憶装置に書き込まれたデータと比較すればよい。
　エラーチェックで、メモリセルＭＣに書き込まれたデータと読み出されたデータとが一致する場合（図８ＡのステップＳＴ１−４のＹＥＳ）、書き込み動作は終了する。また、メモリセルＭＣに書き込まれたデータと読み出されたデータとが一致しない場合（図８ＡのステップＳＴ１−４のＮＯ）、動作はステップＳＴ１−５に移行する。
〔ステップＳＴ１−５〕
　ステップＳＴ１−４において、データ信号ＷＤＡＴＡが書き込まれたメモリセルＭＣが不良セルと判定されることで、ステップＳＴ１−５では、その判定の結果を含む信号ＥＲＣが回路ＥＳＣａに入力される。信号ＥＲＣは、不良セルであるメモリセルＭＣのアドレスが含まれており、回路ＥＳＣａは、信号ＥＲＣに応じて、スイッチＳＷ［１］乃至スイッチＳＷ［ｎ］のそれぞれの制御端子に高レベル電位、又は低レベル電位の一方を印加し、不良セルが含まれない列の配線ＢＬと回路ＢＬＤａとの間を導通状態にし、不良セルが含まれる列の配線ＢＬと回路ＢＬＤａとの間を非導通状態にする。そして、メモリセルアレイＭＣＡに不良セルが含まれる場合、回路ＥＳＣａは、スイッチＳＷＪの制御端子に高レベル電位を印加して、配線ＢＬＪと回路ＢＬＤａとの間を導通状態にする。
〔ステップＳＴ１−６〕
　その後、カラムデコーダＣＤによって、アドレス信号ＡＤＤＲを基に、データ信号ＷＤＡＴＡの書き込み先となるメモリセルＭＣＪが含まれる列の配線ＢＬＪが選択される。なお、ステップＳＴ１−２のときと、データ信号ＷＤＡＴＡの書き込み先と異なるため、ステップＳＴ１−６において回路ＢＬＤａに送られたアドレス信号ＡＤＤＲは、ステップＳＴ１−２のときに送られたアドレス信号ＡＤＤＲと異なる。
　また、この際、回路ＷＬＤによって、データ信号ＷＤＡＴＡの書き込み先となるメモリセルＭＣが電気的に接続されている配線ＷＬが選択される。なお、ステップＳＴ１−６で選択された配線ＷＬは、ステップＳＴ１−２で選択された配線ＷＬと同一の配線としてもよいし、異なっていてもよい。
〔ステップＳＴ１−７〕
　回路ＢＬＤａは、選択された配線ＢＬＪにデータ信号ＷＤＡＴＡを送信して、冗長メモリセルＭＣＪにデータを書き込む。以上によって、書き込み動作が終了する。
　なお、図２の半導体装置のメモリセル部ＭＣＬでは、冗長メモリセルＭＣＪを１列しか図示していないが、上述した通り、状況に応じて２列以上としてもよい。そのため、図６Ａの回路ＥＳＣでは、配線ＢＬＪの本数（冗長メモリセルＭＣＪの列数）に応じて、スイッチＳＷＪを複数個設けてもよい。
＜回路ＥＳＣの構成例２＞
　次に、図６Ａの別の例として、回路ＥＳＣの具体例な回路構成を図６Ｂに示す。なお、図６Ｂでは、図６Ａと同様に、回路ＥＳＣの他に、回路ＥＳＣとの電気的な接続の構成を示すため回路ＢＬＤａも図示している。
　回路ＥＳＣは、回路ＥＳＣａと、回路ＥＳＣｂと、を有し、回路ＥＳＣｂは、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］を有する。スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］は、第１端子乃至第３端子と、制御端子と、を有し、制御端子に入力される電圧に応じて、第１端子と第２端子又は第３端子の一方との間を導通状態にし、又は第１端子と第２端子又は第３端子の他方との間を非導通状態にする機能を有する。例えば、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］は、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］の制御端子に高レベル電位が印加されることで、第１端子と第２端子との間が導通状態となり、第１端子と第３端子との間が非導通状態となる。また、例えば、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］は、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］の制御端子に低レベル電位が印加されることで、第１端子と第３端子との間が導通状態となり、第１端子と第２端子との間が非導通状態となる。
　スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれは、一例として、図６Ｄに示す構成とすることができる。図６Ｄにおいて、スイッチＳＸ［ｊ］は、トランジスタＴＲ１と、トランジスタＴＲ２と、論理回路ＩＮＶ３と、を有する。論理回路ＩＮＶ３は、入力端子に入力された信号における反転信号を出力端子に出力する機能、つまりインバータ回路としての機能を有する。スイッチＳＸ［ｊ］の第１端子は、トランジスタＴＲ１の第１端子と、トランジスタＴＲ２の第１端子と、に電気的に接続され、スイッチＳＸ［ｊ］の第２端子は、トランジスタＴＲ１の第２端子に電気的に接続され、スイッチＳＸ［ｊ］の第３端子は、トランジスタＴＲ２の第２端子に電気的に接続されている。スイッチＳＸ［ｊ］の制御端子は、トランジスタＴＲ１のゲートと、論理回路ＩＮＶ３の入力端子に電気的に接続され、論理回路ＩＮＶ３の出力端子はトランジスタＴＲ２のゲートに電気的に接続されている。この構成により、制御端子に入力される電圧に応じて、第１端子と第２端子又は第３端子の一方との間を導通状態にし、又は第１端子と第２端子又は第３端子の他方との間を非導通状態にすることができる。また、トランジスタＴＲ１、トランジスタＴＲ２は、トランジスタＴＲと同様に、チャネル形成領域に酸化物半導体を有することが好ましい。また、図６Ｄに示すスイッチＳＸ［ｊ］の構成は一例であって、周辺の回路の構成などに応じて、スイッチＳＸ［ｊ］の構成を変更してもよい。
　スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの第１端子は、回路ＢＬＤａに電気的に接続され、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの第２端子は、配線ＢＬに電気的に接続され、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの第３端子は、配線ＢＬＪに電気的に接続されている。
　図６Ｂに示す回路ＥＳＣは、図６Ａの回路ＥＳＣと同様に、メモリセルＭＣの不良セルの判定の結果を信号ＥＲＣとして入力されることによって、信号ＥＲＣに応じて、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの制御端子に高レベル電位、又は低レベル電位を印加する。例えば、ｊ列目のメモリセルＭＣが不良セルであった場合、回路ＥＳＣは、ｊ列の配線ＢＬと、回路ＢＬＤと、の間を非導通状態にするため、スイッチＳＸ［ｊ］の制御端子に低レベル電位を印加する。一方、スイッチＳＸ［ｊ］の第１端子と第３端子との間が導通状態になるため、回路ＢＬＤａと配線ＢＬＪとの間は、導通状態になる。
　なお、冗長メモリセルＭＣＪに対して書き込みを行わない場合（メモリセル部ＭＣＬに不良セルが見つかっていない場合）には、配線ＢＬと回路ＢＬＤａとの間を導通状態にし、かつ配線ＢＬＪと回路ＢＬＤａとの間を非導通状態にすればよい。このように回路ＥＳＣを動作させるには、例えば、回路ＥＳＣに、その命令信号として、信号ＩＮＩを送信すればよい。
　なお、図６Ｂの回路ＥＳＣは、１列乃至ｎ列のうち、ある１列のメモリセルＭＣが不良セルであった場合に好適である。
＜動作方法２＞
　次に、図６Ｂに示す回路ＢＬＤを有する半導体装置の動作方法について説明する。図８Ｂに示すフローチャートは、図６Ｂに示す回路ＢＬＤを有する半導体装置のデータの書き込み動作の方法の例を示したものである。なお、図６Ａの回路ＢＬＤ、及び図８Ａのフローチャートの動作例と内容が重複する部分については、説明を省略する場合がある。
〔ステップＳＴ２−０〕
　ステップＳＴ２−０では、図８ＡのステップＳＴ１−０と同様に、回路ＥＳＣに信号ＩＮＩが入力される。具体的には、図６Ｂの回路ＢＬＤの場合、回路ＥＳＣは、信号ＩＮＩを受け取ることで、回路ＥＳＣａからスイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの制御端子に高レベル電位を与えて、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれによって配線ＢＬと回路ＢＬＤａとが電気的に接続するように動作する。
〔ステップＳＴ２−１乃至ステップＳＴ２−４〕
　ステップＳＴ２−１乃至ステップＳＴ２−４については、ステップＳＴ１−１乃至ステップＳＴ１−４と同様の動作であるため、ステップＳＴ１−１乃至ステップＳＴ１−４の説明の記載を参酌する。
　なお、エラーチェックで、メモリセルＭＣに書き込まれたデータと読み出されたデータとが一致する場合（図８ＢのステップＳＴ２−４のＹＥＳ）、書き込み動作は終了する。また、メモリセルＭＣに書き込まれたデータと読み出されたデータとが一致しない場合（図８ＢのステップＳＴ２−４のＮＯ）、動作はステップＳＴ２−５に移行する。
〔ステップＳＴ２−５〕
　ステップＳＴ２−４において、データ信号ＷＤＡＴＡが書き込まれたメモリセルＭＣが不良セルと判定されることで、ステップＳＴ２−５では、その判定の結果を含む信号ＥＲＣが回路ＥＳＣａに入力される。信号ＥＲＣは、不良セルであるメモリセルＭＣのアドレスが含まれており、回路ＥＳＣａは、信号ＥＲＣに応じて、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のそれぞれの制御端子に高レベル電位、又は低レベル電位を印加し、不良セルが含まれる列の配線ＢＬと回路ＢＬＤａとの間を非導通状態にし、その列の配線ＢＬの代わりに配線ＢＬＪと回路ＢＬＤａとの間を導通状態にする。ここでは、例えば、メモリセル部ＭＣＬのｊ列目のメモリセルＭＣが不良セルと判定されたものとし、スイッチＳＸ［ｊ］の制御端子には低レベル電位が印加され、スイッチＳＸ［ｊ］の第１端子と第３端子との間が導通状態になったものとする。
〔ステップＳＴ２−６〕
　ステップＳＴ２−５より前において、カラムデコーダＣＤは、ステップＳＴ２−２に送信されたアドレス信号ＡＤＤＲを基に、データ信号ＷＤＡＴＡの書き込み先となるメモリセルＭＣが含まれる列の配線ＢＬを選択している。ステップＳＴ２−６では、カラムデコーダＣＤによって配線ＢＬが選択されている状態で、回路ＢＬＤａは、データ信号ＷＤＡＴＡの送信を行う。
　ところで、ステップＳＴ２−５において、スイッチＳＸ［ｊ］の第１端子と第３端子との間が導通状態になったため、回路ＢＬＤａから送られるデータ信号ＷＤＡＴＡは、ｊ列目の配線ＢＬでなく、冗長メモリセルＭＣＪに電気的に接続されている配線ＢＬＪに送信される。これにより、図６Ｂの回路ＢＬＤによる書き込み動作が完了する。
　なお、図６Ａの回路ＢＬＤでは、メモリセル部ＭＣＬに不良セルが見つかった後は、データ信号ＷＤＡＴＡの書き込み先を不良セルから冗長メモリセルＭＣＪに変更するため、アドレス信号ＡＤＤＲの内容を変更する必要があるが、図６Ｂの回路ＢＬＤに含まれる回路ＥＳＣは、上述のとおり、信号ＥＲＣと、スイッチＳＸ［１］乃至スイッチＳＸ［ｎ］のいずれか一とによって、書き込み先を配線ＢＬから配線ＢＬＪに切り替えることができるため、アドレス信号ＡＤＤＲの内容を変更する必要はない。
　なお、本実施の形態に示す構成例の動作方法は、図８Ａ、及び図８Ｂに示したステップＳＴ１−０乃至ステップＳＴ１−７、ステップＳＴ２−０乃至ステップＳＴ２−６に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。
　なお、本発明の一態様の半導体装置は、図２Ａ乃至図２Ｃ、図３、及び図４に示した半導体装置、図５、図６Ａ、及び図６Ｂに示した回路を有する半導体装置に限定されない。本発明の一態様の半導体装置は、図２Ａ乃至図２Ｃ、図３、及び図４に示した半導体装置、図５、図６Ａ、及び図６Ｂに示した回路を有する半導体装置の構成を適宜変更したものとしてもよい。例えば、図６Ａ又は図６Ｂに示した回路ＢＬＤの構成を図７に示す回路ＢＬＤの構成に変更してもよい。図７の回路ＢＬＤは、図６Ａ又は図６Ｂの回路ＢＬＤに回路ＯＳＭが電気的に接続され、配線ＢＬＪとの電気的な接続を除いた構成となっている。但し、図７において、周辺回路ＯＳＣに含まれている回路ＷＬＤ、回路ＣＶＣの図示を省略している。回路ＯＳＭは、例えば、周辺回路ＯＳＣに設けることができる回路であって、データを記憶するメモリセルを有する。つまり、図７の回路ＢＬＤは、メモリセル部ＭＣＬで不良セルがあった場合に、不良セルの代わりに回路ＯＳＭに含まれるメモリセルにデータを書き込む構成となっている。また、周辺回路ＯＳＣを単極性回路として構成する場合、回路ＯＳＭは、回路ＢＬＤなどに含まれるトランジスタと同じプロセスで作製することができる。なお、図７では、回路ＢＬＤの外部に回路ＯＳＭを設けた構成を示しているが、回路ＯＳＭは、回路ＢＬＤに含まれた構成としてもよい。また、図７の回路ＢＬＤは、配線ＢＬＪとの電気的な接続を除いた構成となっているため、図７の回路ＢＬＤに電気的に接続されているメモリセル部ＭＣＬは、冗長メモリセルＭＣＪを有さなくてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、実施の形態１で説明したメモリセル部ＭＣＬに含まれるメモリセルＭＣ、冗長メモリセルＭＣＪの構成例について説明する。
＜構成例１＞
　図９Ａは、メモリセルアレイＭＣＡとしてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。
　図９ＡのメモリセルアレイＭＣＡにおいて、メモリセルＭＣ、冗長メモリセルＭＣＪのそれぞれは、トランジスタＭ１と、容量素子Ｃ１と、を有する。
　メモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＢＬに電気的に接続され、トランジスタＭ１の第２端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＭ１のゲートは、複数の配線ＷＬの一に電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬに電気的に接続されている。
　冗長メモリセルＭＣＪにおいて、トランジスタＭ１の第１端子は、配線ＢＬＪに電気的に接続され、トランジスタＭ１の第２端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＭ１のゲートは、複数の配線ＷＬの一に電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬに電気的に接続されている。
　配線ＣＬに入力される定電位としては、例えば、低レベル電位、接地電位などとすることができる。
　なお、図９ＡのメモリセルアレイＭＣＡにおいて、トランジスタＭ１は、ｎチャネル型トランジスタとして図示しているが、トランジスタＭ１は、ｐチャネル型トランジスタとしてもよい。また、図９ＡのメモリセルアレイＭＣＡだけでなく、本明細書等に図示しているｎチャネル型トランジスタは、ｐチャネル型トランジスタに置き換えることができる場合がある。また、逆に、本明細書等に図示しているｐチャネル型トランジスタは、ｎチャネル型トランジスタに置き換えることができる場合がある。
　また、図９ＡのメモリセルアレイＭＣＡに含まれるトランジスタＭ１を初めとして、本明細書等に記載しているトランジスタは、シリコンがチャネル形成領域に含まれているＳｉトランジスタとすることができる。また、シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。また、本明細書等に記載しているトランジスタは、ＯＳトランジスタとすることができる。また、ＯＳトランジスタについては、実施の形態３で後述する。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、Ｇｅなどの半導体を活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
　特に、ＯＳトランジスタにおいて、チャネル形成領域に含まれる金属酸化物は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
　特に、トランジスタＭ１としてＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称する場合がある。
＜構成例２＞
　メモリセルアレイＭＣＡは、図９Ａに示す回路図に限定されず、図９Ａの回路図を適宜変更した構成としてもよい。例えば、図９Ｂに示すとおり、図９ＡのメモリセルアレイＭＣＡにおいて、トランジスタＭ１にバックゲートを設けた構成としてもよい。
　図９Ｂでは、トランジスタＭ１のバックゲートの電気的な接続を図示していないが、所望するトランジスタＭ１の動作又は特性に応じて、トランジスタＭ１のバックゲートの接続先を決めることができる。例えば、トランジスタＭ１のバックゲートの電気的な接続先としては、トランジスタＭ１のゲートとすることができる。トランジスタＭ１のゲートとバックゲートを電気的に接続することによって、トランジスタＭ１のオン状態のときに流れる電流を大きくすることができる。また、例えば、トランジスタＭ１のバックゲートに、外部回路と電気的に接続するための配線を設けて、当該外部回路によってトランジスタＭ１のバックゲートに電位を与えて、しきい値電圧を上げてもよい。このような構成にすることにより、外部回路によってトランジスタＭ１のオフ電流を小さくすることができる。
　図９ＢのメモリセルアレイＭＣＡにおいて、バックゲートを有するトランジスタＭ１としては、例えば、上述したＯＳトランジスタを用いることができる。
　なお、本構成例では、図９ＡのメモリセルアレイＭＣＡのトランジスタＭ１にバックゲートを設けた構成を説明したが、別の構成に含まれているトランジスタにバックゲートを設けてもよい。つまり、本明細書等に記載しているトランジスタを、バックゲートを有するトランジスタとすることができる。
＜構成例３＞
　図９Ｃは、メモリセルアレイＭＣＡとしてＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。
　図９Ｃのメモリセル部ＭＣＬにおいて、メモリセルＭＣ、冗長メモリセルＭＣＪのそれぞれは、トランジスタＭ１と、抵抗変化素子ＶＲと、を有する。図９Ｃに示すメモリセル部ＭＣＬは、図９Ａのメモリセル部ＭＣＬにおいて、容量素子Ｃ１の代わりに抵抗変化素子ＶＲを用いている。
＜構成例４＞
　図９Ｄは、メモリセルアレイＭＣＡとしてＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用した構成例を示している。
　図９Ｄのメモリセル部ＭＣＬにおいて、メモリセルＭＣ、冗長メモリセルＭＣＪのそれぞれは、トランジスタＭ１と、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ＭＲと、を有する。図９Ｄに示すメモリセル部ＭＣＬは、図９Ａのメモリセル部ＭＣＬにおいて、容量素子Ｃ１の代わりにＭＴＪ素子ＭＲを用いている。
＜構成例５＞
　図９Ｅは、メモリセルアレイＭＣＡとして相変化メモリ（相変化メモリを含む記憶装置をＰＲＡＭと呼ぶ場合がある。）を適用した構成例を示している。
　図９Ｅのメモリセル部ＭＣＬにおいて、メモリセルＭＣ、冗長メモリセルＭＣＪのそれぞれは、トランジスタＭ１と、相変化メモリＰＣＭと、を有する。図９Ｃに示すメモリセル部ＭＣＬは、図９Ａのメモリセル部ＭＣＬにおいて、容量素子Ｃ１の代わりに相変化メモリＰＣＭを用いている。
　製造工程において、ＰＲＡＭに含まれる相変化メモリＰＣＭは、ＤＲＡＭに用いられる容量素子Ｃ１の誘電体材料を相変化材料に置き換えることによって、作製することができる。つまり、ＤＲＡＭの製造装置を利用することによって、ＰＲＡＭを作製することができる。
＜構成例６＞
　図１０Ａは、２トランジスタ１容量素子の構成となっているメモリセルを含むメモリセルアレイＭＣＡの例を示している。メモリセルＭＣ（冗長メモリセルＭＣＪ）は、トランジスタＭ２、トランジスタＭ３と、容量素子Ｃ２と、を有する。
　ｉ行目のメモリセルＭＣにおいて、トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＭ２のゲートは、配線ＷＬ［ｉ］と電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＷＲＬ［ｉ］と電気的に接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬと電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子と電気的に接続されている。なお、図１０Ａでは、配線ＷＬ［ｉ］、配線ＷＲＬ［ｉ］を図示せず、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＷＬ［１］、配線ＷＬ［ｍ］を図示している。
　ｉ行目の冗長メモリセルＭＣＪにおいて、トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬＪと電気的に接続され、トランジスタＭ２のゲートは、配線ＷＬ［ｉ］と電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＣＬと電気的に接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬＪと電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬＪと電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子と電気的に接続されている。
　配線ＷＢＬ（配線ＷＢＬＪ）は、書き込みビット線として機能し、配線ＲＢＬ（配線ＲＢＬＪ）は、読み出しビット線として機能し、配線ＷＢＬ及び配線ＲＢＬのそれぞれは、実施の形態１で説明した配線ＢＬに相当する。また、配線ＷＬは、書き込みワード線として機能する。配線ＷＲＬは、読み出しワード線として機能する。例えば、データの書き込み時、データの読み出し時には、配線ＣＬには高レベル電位を印加しておき、データ保持の最中には、配線ＷＲＬには低レベル電位、接地電位などを印加することが好ましい。配線ＳＬ（配線ＳＬＪ）は、メモリセルＭＣ（冗長メモリセルＭＣＪ）から読み出すときに、所定の電位を与える配線として機能する。なお、ここで述べた配線ＳＬ（配線ＳＬＪ）は、実施の形態１で説明した配線ＣＬに相当する。
　ｉ行目のメモリセルＭＣ（冗長メモリセルＭＣＪ）にデータの書き込みを行う場合、配線ＷＬ［ｉ］に高レベル電位を印加し、トランジスタＭ２をオン状態、つまり、配線ＷＢＬ（配線ＷＢＬＪ）と容量素子Ｃ２の第１端子との間を導通状態にすることによって行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬ（配線ＷＢＬＪ）に記録する情報に対応する電位を印加し、容量素子Ｃ２の第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬ［ｉ］に低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子Ｃ２の第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。
　ｉ行目のメモリセルＭＣ（冗長メモリセルＭＣＪ）からデータの読み出しを行う場合、配線ＳＬ（配線ＳＬＪ）に所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬ（配線ＲＢＬＪ）の電位を読み出すことによって、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
　また、実施の形態１で説明したメモリセルＭＣ（冗長メモリセルＭＣＪ）は、図１０Ａに示すメモリセルＭＣ（冗長メモリセルＭＣＪ）に限定されない。図１０Ａに示すメモリセルＭＣ（冗長メモリセルＭＣＪ）は、状況に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、トランジスタＭ２、トランジスタＭ３に、バックゲートが設けられたトランジスタを適用してもよい。
　特に、トランジスタＭ２としてＯＳトランジスタを適用した場合、図１０Ａに示すメモリセルＭＣ（冗長メモリセルＭＣＪ）を有する半導体装置をＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称することができる。
＜構成例７＞
　図１０Ｂは、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の一例を示したメモリセルＭＣ（冗長メモリセルＭＣＪ）である。メモリセルＭＣは、トランジスタＭ４、トランジスタＭ４ｒと、論理回路ＩＮＶ１、論理回路ＩＮＶ２と、を有する。
　論理回路ＩＮＶ１、論理回路ＩＮＶ２は、その回路に入力された信号に対する反転信号を生成して出力する機能を有する。論理回路ＩＮＶ１、論理回路ＩＮＶ２としては、例えば、インバータ回路を適用することができる。また、インバータ回路以外では、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた論理回路などとすることができる。
　トランジスタＭ４の第１端子は配線ＢＬに電気的に接続され、トランジスタＭ４の第２端子は論理回路ＩＮＶ１の入力端子と論理回路ＩＮＶ２の出力端子とに電気的に接続され、トランジスタＭ４のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ４ｒの第１端子は配線ＢＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は論理回路ＩＮＶ１の出力端子と論理回路ＩＮＶ２の入力端子とに電気的に接続され、トランジスタＭ４ｒのゲートは配線ＷＬに電気的に接続されている。
　論理回路ＩＮＶ１、論理回路ＩＮＶ２のそれぞれの高電源入力端子は配線Ｃ１Ｌに電気的に接続され、論理回路ＩＮＶ１、論理回路ＩＮＶ２のそれぞれの低電源入力端子は配線Ｃ２Ｌに電気的に接続されている。配線Ｃ１Ｌは高レベル電位を与える配線として機能し、配線Ｃ２Ｌは低レベル電位を与える配線として機能し、また、配線Ｃ１Ｌ、配線Ｃ２Ｌは、実施の形態１で説明した配線ＣＬに相当する。
　データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＬと、論理回路ＩＮＶ１の入力端子及び論理回路ＩＮＶ２の出力端子と、の間を導通状態にすることによって行われる。また、このとき、トランジスタＭ４ｒもオン状態となり、配線ＢＬＢと、論理回路ＩＮＶ１の出力端子及び論理回路ＩＮＶ２の入力端子と、の間が導通状態になる。そのため、メモリセルＭＣ（冗長メモリセルＭＣＪ）にデータを書き込む際、配線ＢＬ、配線ＢＬＢのそれぞれから書き込み用のデータ信号を送信することができる。なお、配線ＢＬに入力される書き込み用のデータ信号は、配線ＢＬＢに入力される信号の反転信号とするのが好ましい。
　また、実施の形態１で説明したメモリセルＭＣ（冗長メモリセルＭＣＪ）は、図１０Ｂに示すメモリセルＭＣ（冗長メモリセルＭＣＪ）に限定されない。図１０Ｂに示すメモリセルＭＣ（冗長メモリセルＭＣＪ）は、状況に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、図１０Ｃに示すとおり、図１０ＢのメモリセルＭＣ（冗長メモリセルＭＣＪ）にトランジスタＭ５、トランジスタＭ５ｒと、容量素子Ｃ３、容量素子Ｃ３ｒと、を設けた構成としてもよい。
　トランジスタＭ５の第１端子は、トランジスタＭ４の第２端子と、論理回路ＩＮＶ１の入力端子と、論理回路ＩＮＶ２の出力端子と、に電気的に接続され、トランジスタＭ５の第２端子は、容量素子Ｃ３の第１端子に電気的に接続され、トランジスタＭ５のゲートは配線Ｗ２Ｌに電気的に接続されている。トランジスタＭ５ｒの第１端子は、トランジスタＭ４ｒの第２端子と、論理回路ＩＮＶ１の出力端子と、論理回路ＩＮＶ２の入力端子と、に電気的に接続され、トランジスタＭ５ｒの第２端子は、容量素子Ｃ３ｒの第１端子に電気的に接続され、トランジスタＭ５ｒのゲートは配線Ｗ２Ｌに電気的に接続されている。容量素子Ｃ３、容量素子Ｃ３ｒのそれぞれの第２端子は、配線ＣＬに電気的に接続されている。
　なお、図１０ＣのメモリセルＭＣ（冗長メモリセルＭＣＪ）に図示している配線Ｗ１Ｌは、図１０Ｂにおける配線ＷＬに相当する。配線Ｗ２Ｌは、第２のワード線として機能し、トランジスタＭ５、トランジスタＭ５ｒの導通状態、非導通状態の切り替えを行う。また、配線Ｗ１Ｌ、配線Ｗ２Ｌは、実施の形態１で説明した配線ＷＬに相当する。
　配線ＣＬは、容量素子Ｃ３、容量素子Ｃ３ｒのそれぞれの第２端子に所定の電位を印加するための配線として機能する。なお、配線ＣＬは、配線Ｃ１Ｌ、配線Ｃ２Ｌと共に、実施の形態１で説明した配線ＣＬに相当する。
　配線Ｗ２Ｌによって、トランジスタＭ５、トランジスタＭ５ｒをオン状態にすることによって、トランジスタＭ４の第２端子と、容量素子Ｃ３の第１端子と、の間が導通状態になり、トランジスタＭ４ｒの第２端子と、容量素子Ｃ３ｒの第１端子と、の間が導通状態になる。これによって、容量素子Ｃ３の第１端子に、論理回路ＩＮＶ１の入力端子、及び論理回路ＩＮＶ２の出力端子の電位が書き込まれ、容量素子Ｃ３ｒの第１端子に、論理回路ＩＮＶ１の出力端子、及び論理回路ＩＮＶ２の入力端子の電位が書き込まれる。その後、配線Ｗ２Ｌによって、トランジスタＭ５、トランジスタＭ５ｒをオフ状態にすることによって、容量素子Ｃ３、容量素子Ｃ３ｒのそれぞれの第１端子をフローティング状態にすることができ、容量素子Ｃ３、容量素子Ｃ３ｒのそれぞれの第１端子に書き込まれた電位を保持することができる。このとき、配線Ｃ１Ｌ、配線Ｃ２Ｌからの電圧の供給を一時的に停止して、論理回路ＩＮＶ１、論理回路ＩＮＶ２の駆動を停止しても、トランジスタＭ５、トランジスタＭ５ｒと容量素子Ｃ３、容量素子Ｃ３ｒとによってデータの保持を行うことができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び当該半導体装置に適用可能なトランジスタの構成例について説明する。
　図１１に示す半導体装置は、一例として、記憶部１００と、制御部２００と、を有する。図１１において、制御部２００は、記憶部１００の上方に重畳するように設けられている。図１１に示す半導体装置は、例えば、図２Ａ、図３、図４に示す半導体装置の一例とすることができる。具体的には、記憶部１００は、図２Ａ、図３、図４のいずれかにおけるメモリセル部ＭＣＬ、又はメモリセルアレイＭＣＡに相当し、制御部２００は、図２Ａ、図３、図４における周辺回路ＯＳＣに相当する。
　本発明の一態様の半導体装置を図１１に示す構成にすることによって、記憶部１００と、制御部２００と、のそれぞれに含まれるトランジスタを互いに異なる構成にすることができる。具体的には、例えば、記憶部１００に含まれるトランジスタをＳｉトランジスタとし、制御部２００に含まれるトランジスタをＯＳトランジスタとすることができる。つまり、記憶部１００と、制御部２００と、を互いに重畳した構成にすることによって、性能、構成などが異なるトランジスタを同一の半導体装置に用いることができる。
　図１１に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、を有している。図１４Ａはトランジスタ５００のチャネル長方向の断面図であり、図１４Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１４Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置が有するＯＳトランジスタに用いることにより、長期にわたり書き込んだデータ電圧あるいは電荷を保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　本実施の形態で説明する半導体装置は、図１１に示すようにトランジスタ３００、トランジスタ５００を有する。トランジスタ５００はトランジスタ３００の上方に設けられている。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるストリングＳＲＧ、メモリセルＭＣ、冗長メモリセルＭＣＪなどが有するトランジスタ等に適用することができる。
　また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
　トランジスタ３００は、図１４Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１１及び図１４Ｃに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、図１２に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　また、図１２の半導体装置が形成される基板の種類としては、特定のものに限定されることはない。例えば、その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６にはトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１４Ａ、図１４Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図１４Ａ、図１４Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１４Ａ、図１４Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１４Ａ、図１４Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１１、図１４Ａ、図１４Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶＯＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図１４Ａ、図１４Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度が、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ（導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ（導電体５４２ｂ）へ拡散し、導電体５４２ａ（導電体５４２ｂ）が酸化する場合がある。導電体５４２ａ（導電体５４２ｂ）が酸化することで、導電体５４２ａ（導電体５４２ｂ）の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ（導電体５４２ｂ）へ拡散することを、導電体５４２ａ（導電体５４２ｂ）が酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ及び導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体５４２ａ（導電体５４２ｂ）と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ（導電体５４２ｂ）と酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ（導電体５４２ｂ）と酸化物５３０ｂとの間、および導電体５４２ａ（導電体５４２ｂ）と酸化物５３０ｃとの間に形成される場合がある。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図１４Ａ、図１４Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１４Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１４Ａ、図１４Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　絶縁体５８６上に、導電体６１０を設けることができる。導電体６１０は、トランジスタ５００とトランジスタ３００とを電気的に接続するプラグ、又は配線としての機能を有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１１では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　なお、本発明の一態様は、図１１に示す半導体装置の構成に限定されない。例えば、図１１の半導体装置の記憶部１００は、３次元構造のＮＡＮＤメモリデバイスを有する構成としてもよい。
　図１３は、半導体装置の構成として、記憶部１００が３次元構造のＮＡＮＤメモリデバイスを有する例を示している。図１３に示す半導体装置の記憶部１００は、３次元構造のＮＡＮＤメモリデバイスの構成要素として、トランジスタ７００と、複数のトランジスタ８００と、トランジスタ９００と、を有する。なお、トランジスタ７００は、図３におけるトランジスタＢＴｒに相当し、トランジスタ８００は、図３におけるトランジスタＣＴｒに相当し、図３におけるトランジスタＳＴｒに相当する。
　図１３に示す記憶部１００は、基板上に設けられている。また、記憶部１００は、当該基板の上方において、絶縁体１１１乃至絶縁体１１７、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３、導電体１５１乃至導電体１５６、半導体１４１乃至半導体１４３を有する。
　なお、当該基板としては、例えば、上述した、図１２の半導体装置に適用できる基板と同じものを用いることができる場合がある。
　絶縁体１１１は、半導体装置が備える基板の上方に設けられている。絶縁体１１１が当該基板の下地膜として機能する場合、絶縁体１１１としては、例えば、平坦性のよい成膜方法によって、形成されるのが好ましい。
　絶縁体１１１としては、例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることができる。また、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、タンタルなどから選ばれた材料を含む絶縁体を、単層で、又は積層で用いることができる。
　導電体１５１は、絶縁体１１１に積層して設けられている。導電体１５１は、図３における配線ＣＬとして機能する場合がある。
　導電体１５１としては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、本実施の形態で説明した金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、チタン、タンタルなどの金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例えば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合がある。
　導電体１５１の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することができる。
　導電体１５１上には、絶縁体１１２、導電体１５２、絶縁体１１３、導電体１５３、及び絶縁体１１４が順に積層して設けられている。また、絶縁体１１４の上方には、導電体１５４、絶縁体１１５、導電体１５５、絶縁体１１６、導電体１５６、絶縁体１１７が設けられている。
　絶縁体１１２乃至絶縁体１１７としては、例えば、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１２乃至絶縁体１１７としては、例えば、誘電率の低い材料を用いることが好ましい。絶縁体１１２乃至絶縁体１１７として、誘電率の低い材料を用いることで、導電体１５２乃至導電体１５６と、絶縁体１１２乃至絶縁体１１７によって生じる寄生容量の値を低くすることができる。そのため、記憶部１００の駆動速度を向上することができる。
　絶縁体１１２乃至絶縁体１１７の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
　導電体１５２は、トランジスタ９００（図３におけるトランジスタＳＴｒ）のゲート、及び図３における配線ＳＳＬとして機能する。また、導電体１５３乃至導電体１５５は、複数のトランジスタ８００（図３におけるトランジスタＣＴｒ）のゲート、及び図３における配線ＷＬとして機能する。また、導電体１５６は、トランジスタ７００（図３におけるトランジスタＢＴｒ）のゲート、及び図３における配線ＢＳＬとして機能する。
　導電体１５２乃至導電体１５６としては、例えば、導電体１５１と同様の材料を用いることができる。また、導電体１５２乃至導電体１５６の形成方法としては、導電体１５１と同様の方法を用いることができる。
　また、絶縁体１１２乃至絶縁体１１７、導電体１５２乃至導電体１５６には、開口部が設けられている。当該開口部には、絶縁体１２１、絶縁体１２２、絶縁体１３１乃至絶縁体１３３、半導体１４１乃至半導体１４３が設けられている。
　半導体１４１は、当該開口部の一部の側面、及び底面に接するように設けられている。具体的には、半導体１４１は、一部の導電体１５１上に設けられ、かつ開口部の側面の絶縁体１１２の一部を覆うように設けられている。
　半導体１４１としては、例えば、不純物が拡散されたシリコンとするのが好ましい。当該不純物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、例えば、リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを用いることができる。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４１としては、シリコン以外では、キャリア濃度の高い金属酸化物を適用できる場合がある。また、Ｇｅなどの半導体、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
　なお、後述する半導体１４２、半導体１４３に適用する材料は、半導体１４１と同じ材料であることが好ましく、半導体１４２のキャリア濃度は、半導体１４１、半導体１４３よりも低いことが好ましい場合がある。
　例えば、半導体１４１として、ｐ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、ボロン、アルミニウム、ガリウムなどのｐ型不純物を添加するのが好ましい。これにより、半導体１４１にはｐ型領域が形成される。また、例えば、ｎ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、リン、ヒ素などのｎ型不純物を添加するのが好ましい。これにより、半導体１４１にはｎ型領域が形成される。
　また、半導体１４１として、一例として、金属酸化物を適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、金属元素などを添加するのが好ましい。これにより、半導体１４１においてキャリア濃度を増やすことができる。特に、半導体１４１として実施の形態３で説明する金属酸化物を適用する場合、半導体１４１にはｎ型領域（ｎ＋領域）が形成される。また、半導体１４１に対して、金属元素などを添加するのではなく、水、水素などを添加後に熱処理を行って、半導体１４１に酸素欠損を生じさせてもよい。半導体１４１において酸素欠損が生じた領域にはｎ型領域が形成されるため、結果的に半導体１４１のキャリア濃度が増えることになる。
　絶縁体１２１は、当該開口部の一部の底面に接するように設けられている。具体的には、絶縁体１２１は、半導体１４１上の一部と、開口部の側面の導電体１５２を覆うように設けられている。
　絶縁体１２１は、トランジスタ９００のゲート絶縁膜として機能する。
　絶縁体１２１としては、例えば、酸化シリコン、酸化窒化シリコンなどを用いることができる。特に、後述する半導体１４２として金属酸化物を用いる場合、絶縁体１２１は、加熱によって酸素を離脱する材料であることが好ましい。酸素を含む絶縁体１２１を半導体１４２として適用している金属酸化物に接して設けることにより、当該金属酸化物中の酸素欠損を低減し、トランジスタ９００の信頼性を向上させることができる。
　絶縁体１２１の成膜方法に特に限定は無いが、絶縁体１２１は、絶縁体１１２、導電体１５２、及び絶縁体１１３に設けられた開口部の側面に形成されるため、被膜性の高い成膜方法が求められる。被膜性の高い成膜方法としては、例えば、ＡＬＤ法などが挙げられる。
　絶縁体１３１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１３１は、当該開口部の側面の導電体１５３乃至導電体１５５を覆うように設けられている。そのため、絶縁体１３１は、開口部の側面の絶縁体１１４、絶縁体１１５も覆うように設けられている。
　絶縁体１３２は、絶縁体１３１に接するように設けられている。また、絶縁体１３３は、絶縁体１３２に接するように設けられている。つまり、絶縁体１３１乃至絶縁体１３３は、当該開口部の側面から中心に向かって、順に積層されている。
　絶縁体１３１は、トランジスタ８００のゲート絶縁膜として機能する。また、絶縁体１３２は、トランジスタ８００の電荷蓄積層として機能する。また、絶縁体１３３は、トランジスタ８００のトンネル絶縁膜として機能する。
　絶縁体１３１としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１３１としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体１３１としては、これらを積層した絶縁体としてもよい。そして、絶縁体１３１を絶縁体１３３よりも厚くすることで、後述する半導体１４２から、絶縁体１３３を介して、絶縁体１３２に電荷の移動を行わせることができる。
　絶縁体１３２としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることができる。ただし、絶縁体１３２に適用できる材料は、これらに限定されない。
　絶縁体１３３としては、例えば、酸化シリコン、又は酸化窒化シリコンを用いることが好ましい。また、絶縁体１３３としては、例えば、酸化アルミニウム、酸化ハフニウム、又は、アルミニウム及びハフニウムを有する酸化物などを用いてもよい。また、絶縁体１３３としては、これらを積層した絶縁体としてもよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体１２２は、当該開口部の一部の側面に接するように設けられている。具体的には、開口部の側面の導電体１５６を覆うように設けられている。
　絶縁体１２２は、トランジスタ７００のゲート絶縁膜として機能する。
　絶縁体１２２としては、例えば、絶縁体１２１と同様の材料を用いることができる。また、絶縁体１２２の形成方法としては、絶縁体１２１と同様の方法とすることができる。
　半導体１４２は、当該開口部において、形成された絶縁体１２１、絶縁体１３３、及び絶縁体１２２の側面に接するように、設けられている。
　半導体１４２は、トランジスタ７００、トランジスタ８００、トランジスタ９００のチャネル形成領域、及びトランジスタ７００、トランジスタ８００、トランジスタ９００を直列に電気的に接続するための配線として機能する。
　半導体１４２としては、例えば、シリコンを用いることが好ましい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４２としては、シリコン以外では、金属酸化物を適用できる場合がある。また、Ｇｅなどの半導体、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
　また、半導体１４２は、不純物を含まない半導体であることが好ましい。半導体１４２としてシリコンを適用する場合、半導体１４２は真性半導体であることが好ましい。また、半導体１４２として金属酸化物を用いる場合、不純物濃度（ここでの不純物とは、水素、水などを指す。）が低く、欠陥準位密度が低いことが好ましい。
　半導体１４３は、当該開口部に半導体１４１、半導体１４２、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３が形成された後に、当該開口部を埋めるように設けられる。具体的には、半導体１４３は、絶縁体１２２上、及び、半導体１４２上に接し、絶縁体１１７の側面に接するように、設けられる。
　半導体１４３としては、例えば、半導体１４１と同様の材料にすることが好ましい。そのため、半導体１４１と半導体１４３のそれぞれの極性は等しくすることが好ましい。
　なお、本発明の一態様の半導体装置は、図１１などに示した記憶部１００が有するＮＡＮＤメモリデバイスの構成に限定されない。本発明の一態様の半導体装置に適用するＮＡＮＤメモリデバイスは、図１１などに示したＮＡＮＤメモリデバイスとは異なる構成としてもよい。
　なお、制御部２００については、図１１、図１２、図１４Ａ、図１４Ｂの説明の内容を参酌する。
　なお、本実施の形態は、本明細書で示す他の実施の形態、実施例と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア濃度が１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図１５Ａを用いて説明する。
　図１５Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図１５Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図１５Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　次に、チップ４８００ａが組み込まれた電子部品の例を、図１５Ｃ、図１５Ｄを用いて説明を行う。
　図１５Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１５Ｃに示す電子部品４７００は、リード４７０１と、上述したチップ４８００ａと、を有し、ＩＣチップ等として機能する。
　電子部品４７００は、例えば、リードフレームのリード４７０１とチップ４８００ａ上の電極とを金属の細線（ワイヤー）で電気的に接続するワイヤーボンディング工程と、エポキシ樹脂等によって封止するモールド工程と、リードフレームのリード４７０１へのメッキ処理と、パッケージの表面への印字処理と、を行うことで作製することができる。また、ワイヤーボンディング工程は、例えば、ボールボンディングや、ウェッジボンディングなどを用いることができる。また、図１５Ｃでは、電子部品４７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　電子部品４７００は、例えばプリント基板４７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図１５Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１５Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図１６Ａ乃至図１６Ｊ、図１７Ａ乃至図１７Ｅには、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図１６Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図１６Ｂには、ウェアラブル端末の一例としてスマートウォッチ５９００が図示されている。スマートウォッチ５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図１６Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１６Ａ、図１６Ｃに図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図１６Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該半導体装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図１６Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図１６Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１６Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１６Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　図１６Ｅでは、ゲーム機の一例として携帯ゲーム機を図示し、図１６Ｆでは、ゲーム機の一例として家庭用の据え置き型ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図１６Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　自動車５７００に設けられた撮像装置（図示しない。）からの映像を当該表示装置に映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システムや当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図１６Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図１６１には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図１６（Ｊ）は、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図１７Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図１７Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した半導体装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図１７ＢはＳＤカードの外観の模式図であり、図１７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図１７ＤはＳＳＤの外観の模式図であり、図１７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＭＣＬ：メモリセル部、ＯＳＣ：周辺回路、ＯＳＭ：回路、ＷＬＤ：回路、ＢＬＤ：回路、ＢＬＤａ：回路、ＯＰＣ：出力回路、ＣＤ：カラムデコーダ、ＳＡ：センスアンプ、ＰＲＣ：プリチャージ回路、ＷＣ：書き込み回路、ＣＶＣ：回路、ＥＳＣ：回路、ＥＳＣａ：回路、ＥＳＣｂ：回路、ＭＣＡ：メモリセルアレイ、ＳＲＧ：ストリング、ＳＲＧＪ：ストリング、ＭＣ：メモリセル、ＭＣ［１，１］：メモリセル、ＭＣ［ｉ，１］：メモリセル、ＭＣ［ｍ，１］：メモリセル、ＭＣ［１，ｊ］：メモリセル、ＭＣ［ｉ，ｊ］：メモリセル、ＭＣ［ｍ，ｊ］：メモリセル、ＭＣＪ：冗長メモリセル、ＭＣＪ［１］：冗長メモリセル、ＭＣＪ［ｉ］：冗長メモリセル、ＭＣＪ［ｍ］：冗長メモリセル、ＢＴｒ：トランジスタ、ＳＴｒ：トランジスタ、ＣＴｒ：トランジスタ、ＳＷ［１］：スイッチ、ＳＷ［ｊ］：スイッチ、ＳＷ［ｎ］：スイッチ、ＳＷＪ：スイッチ、ＳＸ［１］：スイッチ、ＳＸ［ｊ］：スイッチ、ＴＲ：トランジスタ、ＴＲ１：トランジスタ、ＴＲ２：トランジスタ、ＳＸ［ｎ］：スイッチ、ＥＷ：配線、ＷＬ：配線、ＢＬ：配線、ＢＬＪ：配線、ＣＬ：配線、ＢＳＬ：配線、ＳＳＬ：配線、ＳＴ１−０：ステップ、ＳＴ１−１：ステップ、ＳＴ１−２：ステップ、ＳＴ１−３：ステップ、ＳＴ１−４：ステップ、ＳＴ１−５：ステップ、ＳＴ１−６：ステップ、ＳＴ１−７：ステップ、ＳＴ２−０：ステップ、ＳＴ２−１：ステップ、ＳＴ２−２：ステップ、ＳＴ２−３：ステップ、ＳＴ２−４：ステップ、ＳＴ２−５：ステップ、ＳＴ２−６：ステップ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ３ｒ：容量素子、ＶＲ：抵抗変化素子、ＭＲ：ＭＴＪ素子、ＰＣＭ：相変化メモリ、ＷＬ［１］：配線、ＷＬ［ｍ］：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、ＲＢＬ：配線、ＲＢＬＪ：配線、ＷＢＬ：配線、ＷＢＬＪ：配線、ＳＬ：配線、ＳＬＪ：配線、Ｃ１Ｌ：配線、Ｃ２Ｌ：配線、ＢＬＢ：配線、ＩＮＶ１：論理回路、ＩＮＶ２：論理回路、ＩＮＶ３：論理回路、１００：記憶部、１１１：絶縁体、１１２：絶縁体、１１３：絶縁体、１１４：絶縁体、１１５：絶縁体、１１６：絶縁体、１１７：絶縁体、１２１：絶縁体、１２２：絶縁体、１３１：絶縁体、１３２：絶縁体、１３３：絶縁体、１４１：半導体、１４２：半導体、１４３：半導体、１５１：導電体、１５２：導電体、１５３：導電体、１５４：導電体、１５５：導電体、１５６：導電体、２００：制御部、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５２６：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６１０：導電体、６１２：導電体、６３０：絶縁体、６４０：絶縁体、７００：トランジスタ、８００：トランジスタ、９００：トランジスタ、４７００：電子部品、４７０１：リード、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５２０：本体、７５２２：コントローラ

Claims (10)

  1. 　第１回路と、前記第１回路上に位置する第２回路と、を有し、
    　前記第１回路は、前記第２回路に電気的に接続され、
    　前記第１回路は、第１メモリセルと、第２メモリセルと、を有し、
    　前記第２回路は、第３回路と、第４回路と、を有し、
    　前記第１メモリセルは、前記第３回路に電気的に接続され、
    　前記第２メモリセルは、前記第３回路に電気的に接続され、
    　前記第３回路は、前記第４回路に電気的に接続され、
    　前記第４回路は、前記第１メモリセル又は前記第２メモリセルに書き込むためのデータを第３回路に送信する機能を有し、
    　前記第３回路は、前記第１メモリセルが不良セルであった場合に、前記第１メモリセルと前記第４回路とを非導通状態にし、前記第２メモリセルと前記第４回路と導通状態にして、前記データを前記第２メモリセルに送信する機能を有する半導体装置。
  2. 　請求項１において、
    　前記第３回路は、第１スイッチ、第２スイッチを有し、
    　前記第１メモリセルは、前記第１スイッチの第１端子に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第４回路に電気的に接続され、
    　前記第２メモリセルは、前記第２スイッチの第１端子に電気的に接続され、
    　前記第２スイッチの第２端子は、前記第４回路に電気的に接続されている半導体装置。
  3. 　請求項２において、
    　前記第３回路は、第５回路を有し、
    　前記第５回路は、前記第１スイッチの制御端子と、前記第２スイッチの制御端子と、に電気的に接続され、
    　前記第５回路は、前記第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第１スイッチの制御端子に、前記第１スイッチを非導通状態にする電圧を入力し、かつ前記第２スイッチの制御端子に、前記第２スイッチを導通状態にする電圧を入力する機能を有する半導体装置。
  4. 　請求項２、又は請求項３において、
    　前記第１スイッチは、第１トランジスタを有し、
    　前記第２スイッチは、第２トランジスタを有し、
    　前記第１トランジスタ及び第２トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する半導体装置
  5. 　請求項１において、
    　前記第３回路は、第３スイッチを有し、
    　前記第３スイッチは、第１端子と、第２端子と、第３端子と、制御端子と、を有し、
    　前記第３スイッチの第１端子は、前記第４回路に電気的に接続され、
    　前記第３スイッチの第２端子は、前記第１メモリセルに電気的に接続され、
    　前記第３スイッチの第３端子は、前記第２メモリセルに電気的に接続され、
    　前記第３スイッチは、制御端子に入力された電圧に応じて、前記第３スイッチの第１端子と、前記第３スイッチの第２端子又は第３端子の一方と、の間を導通状態にし、前記第３スイッチの第１端子と、前記第３スイッチの第２端子又は第３端子の他方と、の間を非導通状態にする機能を有する半導体装置。
  6. 　請求項５において、
    　前記第３回路は、第５回路を有し、
    　前記第５回路は、前記第３スイッチの制御端子に電気的に接続され、
    　前記第５回路は、前記第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第３スイッチの制御端子に、前記第３スイッチの第１端子と第２端子との間を非導通状態にし、かつ前記第３スイッチの第１端子と第３端子との間を導通状態にする電圧を入力する半導体装置。
  7. 　請求項６において、
    　前記第３スイッチは、第３トランジスタを有し、
    　前記第３トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第２回路は、単極性回路により構成されている半導体装置。
  9. 　請求項１乃至請求項８のいずれか一において、
    　前記第１回路は、ＮＡＮＤメモリデバイスを有し、
    　前記ＮＡＮＤメモリデバイスは、前記第１メモリセルと、前記第２メモリセルと、を有する半導体装置。
  10. 　請求項１乃至請求項９のいずれか一の半導体装置と、筐体と、を有する電子機器。
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