WO2021105811A1 - 記憶装置、および電子機器 - Google Patents

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WO2021105811A1
WO2021105811A1 PCT/IB2020/060677 IB2020060677W WO2021105811A1 WO 2021105811 A1 WO2021105811 A1 WO 2021105811A1 IB 2020060677 W IB2020060677 W IB 2020060677W WO 2021105811 A1 WO2021105811 A1 WO 2021105811A1
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insulator
transistor
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國武寛司
大下智
津田一樹
大貫達也
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株式会社半導体エネルギー研究所
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Definitions

  • the present invention relates to a storage device.
  • the present invention relates to a NAND flash memory having a three-dimensional structure.
  • One form of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one embodiment of the invention relates to a process, machine, manufacture, or composition of matter.
  • Solid state drive Solid State Drive: SSD
  • PC Personal Computer
  • Server Server
  • non-volatile used for USB (Universal Serial Bus) and SD cards.
  • a NAND flash memory is known as a storage device of the above.
  • NAND flash memory has a storage capacity due to the miniaturization of semiconductor processes, the multi-valued storage of data of 2 bits (4 values) or more in one memory cell, and the 3D stacking of multiple memory cell layers. The capacity is being increased.
  • a transistor having an oxide semiconductor or a metal oxide in the channel forming region of the transistor (also referred to as an oxide semiconductor transistor or an OS (Oxide Semiconductor) transistor) is known.
  • the OS transistor has a characteristic that the drain current (also referred to as an off current) when the transistor is in the off state is very small (see, for example, Non-Patent Documents 1 and 2), and is attracting attention.
  • the OS transistor can be formed by using a method such as a thin film method, the OS transistor can be provided by being laminated on, for example, another transistor formed on a semiconductor substrate.
  • Non-Patent Document 1 and Non-Patent Document 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • a NAND flash memory in which a plurality of memory cell layers are stacked also referred to as a three-dimensional structure NAND flash memory or 3D NAND in the present specification
  • the storage capacity is increased by increasing the number of layers of the stacked memory cell layers.
  • the capacity is being increased.
  • 96 layers have been put into practical use, and in recent years, more than 100 layers have been developed.
  • the number of layers of the memory cell layers stacked in the NAND flash memory having a three-dimensional structure increases, the number of wirings provided approximately perpendicular to the memory cell layer also increases in order to transmit information to each memory cell layer, and the chip area. There is a problem that the memory becomes large (the area efficiency of the chip becomes low).
  • One object of the present invention is to provide a NAND flash memory having a three-dimensional structure in which the number of wirings provided substantially perpendicular to the memory cell layer is small.
  • one embodiment of the present invention provides a NAND flash memory having a three-dimensional structure in which the number of wirings provided substantially perpendicular to the memory cell layer does not increase even if the number of layers of the memory cell layers to be stacked is increased. Is one of the issues.
  • Another object of one embodiment of the present invention is to provide a NAND flash memory having a three-dimensional structure with high chip area efficiency.
  • one embodiment of the present invention does not necessarily have to solve all of the above problems, but may solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are naturally clarified from the description of the specification, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • One embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • a decoder is provided in the first layer, a memory cell portion is provided in the second layer, and a circuit is provided in the third layer.
  • the circuit has a function of controlling the decoder and the memory cell portion, and the decoder has a function of selecting or not selecting a part of the memory cell portion.
  • At least a part of the second layer is laminated above the third layer, and at least a part of the first layer is laminated above the second layer.
  • one embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • a decoder is provided in the first layer, a memory cell portion is provided in the second layer, and a circuit is provided in the third layer.
  • the circuit has a function of controlling the decoder and the memory cell unit, and the circuit has a function of outputting a selection signal to the decoder.
  • the memory cell unit has a NAND type memory element having a three-dimensional structure, and the decoder has a function of outputting a signal for selecting or not selecting a part of the memory cell unit to the memory cell unit according to the selection signal.
  • Have. At least a part of the second layer is laminated above the third layer, and at least a part of the first layer is laminated above the second layer.
  • the third layer has a single crystal silicon substrate, and the circuit has a first transistor formed on the single crystal silicon substrate.
  • the decoder has a second transistor, the second transistor having a metal oxide in the channel forming region.
  • the third layer has an SOI substrate, and the circuit has a first transistor formed on the SOI substrate.
  • the decoder has a second transistor, the second transistor having a metal oxide in the channel forming region.
  • one embodiment of the present invention is an electronic device having the storage device of the above-described embodiment.
  • a NAND flash memory having a three-dimensional structure in which the number of wirings provided substantially perpendicular to the memory cell layer is small.
  • a NAND flash memory having a three-dimensional structure in which the number of wirings provided substantially perpendicular to the memory cell layer does not increase even if the number of layers of the memory cell layers to be stacked is increased. Can be done.
  • FIG. 1 is a schematic perspective view showing a configuration example of a storage device.
  • FIG. 2 is a block diagram showing a configuration example of the storage device.
  • FIG. 3 is a block diagram showing a configuration example of a part of the storage device.
  • FIG. 4 is a block diagram illustrating a configuration example of a circuit included in the storage device.
  • 5A to 5C are circuit diagrams illustrating a configuration example of a circuit included in the storage device.
  • FIG. 6 is a cross-sectional view showing a configuration example of the storage device.
  • FIG. 7 is a cross-sectional view showing a configuration example of the storage device.
  • 8A to 8C are cross-sectional views showing a structural example of the transistor.
  • FIG. 9A is a top view showing a structural example of the transistor.
  • FIG. 10A is a top view showing a structural example of the transistor.
  • 10B and 10C are cross-sectional views showing a structural example of the transistor.
  • 11A and 11B are cross-sectional views showing a structural example of the transistor.
  • 12A and 12B are cross-sectional views showing a structural example of the transistor.
  • FIG. 13A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 13B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 13C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 13A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 13B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 13C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 14A is a perspective view showing an example of a semiconductor wafer.
  • FIG. 14B is a perspective view showing an example of the chip.
  • 14C and 14D are perspective views showing an example of an electronic component.
  • 15A to 15J are perspective views or schematic views illustrating an example of an electronic device.
  • 16A to 16E are perspective views or schematic views illustrating an example of an electronic device.
  • 17A to 17C are diagrams for explaining an example of an electronic device.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • gate electrode on the gate insulating layer does not exclude those containing other components between the gate insulating layer and the gate electrode.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "_1", “_2", “[n]", “[m,”. It may be described with an identification code such as "n]".
  • the second wiring GL is described as wiring GL [2].
  • “electrically connected” includes a case where they are connected via "something having some kind of electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitive elements, and other elements having various functions. Further, even when it is expressed as “electrically connected”, there is a case where there is no physical connection part in the actual circuit and only the wiring is extended.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the “terminal” in the electric circuit means a portion where current or potential input (or output) and signal reception (or transmission) are performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • a “capacitive element” has a configuration in which two electrodes face each other via an insulator (dielectric). Further, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wires face each other via an insulator, or a structure in which the two wires face each other through an insulator. The case where two wirings are arranged via an insulator is included.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential). Therefore, the voltage and the potential difference can be rephrased.
  • a transistor is an element having at least three terminals including a source, a drain, and a gate. Then, a channel forming region is provided between the source (source terminal, source region, or source electrode) and the drain (drain terminal, drain region, or drain electrode), and the source and the source are via the channel forming region. A current can flow between the drain and the drain.
  • the channel forming region means a region in which a current mainly flows.
  • the functions of the source and the drain may be interchanged when transistors having different polarities are used or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain can be used interchangeably.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state is a state in which the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth in the n-channel type transistor, and the gate voltage Vgs with respect to the source is in the p-channel type transistor. A state higher than the threshold voltage Vth. That is, the off-current of the n-channel transistor may be the drain current when the voltage Vgs of the gate with respect to the source is lower than the threshold voltage Vth.
  • the drain may be read as the source. That is, the off current may refer to the source current when the transistor is in the off state. In addition, it may be called a leak current in the same meaning as an off current. Further, in the present specification and the like, the off current may refer to the current flowing between the source and the drain when the transistor is in the off state.
  • the on-current may refer to the current flowing between the source and the drain when the transistor is in the on state (also referred to as the conduction state).
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like.
  • the metal oxide when a metal oxide is used in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor. That is, a transistor having a metal oxide in the channel forming region can be called an "oxide semiconductor transistor" or an "OS transistor". Similarly, a "transistor using an oxide semiconductor” is also a transistor having a metal oxide in a channel forming region.
  • a metal oxide having nitrogen may also be referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • FIG. 1 is a schematic perspective view showing a configuration example of a storage device 100 according to an embodiment of the present invention.
  • the storage device 100 includes a circuit layer A1, a circuit layer A2, a wiring layer A3, a NAND flash layer NFL, and conductors M1 to M3.
  • the storage device 100 is provided with the NAND flash layer NFL laminated above the circuit layer A2, and the wiring layer A3 laminated above the NAND flash layer NFL. It has a structure in which a circuit layer A1 is laminated on the upper side.
  • the wiring layer A3 is included in the circuit layer A1, and the description thereof will be omitted unless necessary.
  • circuit layer A2 and the circuit layer A1 are electrically connected via the conductor M1, and the circuit layer A1 and the NAND flash layer NFL are electrically connected via the conductor M2 and the conductor M3.
  • the circuit layer A1, the NAND flash layer NFL, and the circuit layer A2 are each provided with a circuit capable of functioning by utilizing the semiconductor characteristics.
  • the circuit layer A1 has a decoder DEC
  • the NAND flash layer NFL has a memory.
  • the cell portion MCL is provided, and the circuit layer A2 is provided with a circuit OSC.
  • the decoder DEC is located in a region where it overlaps with a plurality of conductors M1 electrically connected to the circuit layer A2 and a plurality of conductors M2 electrically connected to the NAND flash layer NFL. There is.
  • the storage unit is composed of the circuit layer A2, the NAND flash layer NFL, and the wiring layer A3, and the storage unit can be, for example, a NAND flash memory having a three-dimensional structure.
  • the storage unit is not limited to the NAND flash memory having a three-dimensional structure, and may be a NAND flash memory having a two-dimensional structure or a NOR flash memory. Further, it may be a storage unit using a non-volatile storage element such as MRAM (Magnetoresistive RAM), PRAM (Phase change RAM), ReRAM (Resistive RAM), FeRAM (Ferroelectric RAM), or the storage unit. May be combined.
  • MRAM Magneticoresistive RAM
  • PRAM Phase change RAM
  • ReRAM Resistive RAM
  • FeRAM FeRAM
  • the circuit OSC has a function of controlling the memory cell unit MCL and the decoder DEC.
  • the memory cell unit MCL has a plurality of memory cells, and data is written and read by a write circuit, a read circuit, and the like included in the circuit OSC. Further, when the circuit OSC selects one of a plurality of pages included in the NAND flash layer NFL, the circuit OSC is a decoder via a plurality of conductors M1 electrically connected to the circuit layer A2.
  • the selection signal is output to the DEC.
  • the selection signal transmitted from the circuit layer A2 to the decoder DEC is a digital signal.
  • the decoder DEC has the function of selecting one page of the NAND flash layer NFL according to the selection signal.
  • the decoder DEC outputs a high level potential to selected pages of the NAND flash layer NFL via conductors M2 and M3, and to unselected pages of the NAND flash layer NFL.
  • the conductor M1 includes other wiring such as a wiring for transmitting a signal other than the above-mentioned selection signal and a power supply line for supplying a constant potential.
  • the circuit OSC is configured by using transistors formed on the substrate SUB.
  • the substrate SUB for example, a single crystal semiconductor substrate made of silicon, silicon carbide, or the like, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, or the like can be used.
  • the substrate SUB is provided with an SOI substrate or a semiconductor substrate on which semiconductor elements such as strain transistors and FIN type transistors are provided, glass substrates such as barium borosilicate glass and aluminoborosilicate glass, ceramic substrates, quartz substrates, and sapphire.
  • a substrate or the like may be used.
  • a flexible substrate (flexible substrate) may be used as the substrate SUB.
  • a transistor having silicon in the channel forming region is referred to as a Si transistor in the present specification and the like.
  • the decoder DEC can be configured by using, for example, an OS transistor.
  • the OS transistor can be formed by using a method such as a thin film method, so that the decoder DEC can be provided so as to be stacked above the circuit OSC and the memory cell portion MCL.
  • the circuit OSC and the memory cell portion MCL can be configured by using a Si transistor, and the decoder DEC can be configured by using an OS transistor above the circuit OSC.
  • the OS transistor is a transistor having a metal oxide in the channel forming region.
  • the decoder DEC can be manufactured by a process different from that of the circuit OSC and the memory cell unit MCL. Since the OS transistor can have a lower formation temperature than the Si transistor, the effect of heat on the Si transistor included in the circuit OSC and the memory cell MCL by configuring the decoder DEC using the OS transistor. Can be reduced. Further, since the decoder DEC is superimposed on the circuit OSC and the memory cell portion MCL, it is possible to suppress an increase in the circuit area of the storage device 100.
  • the circuit layer A1 is not provided with the decoder DEC (the storage device 100 does not have the decoder DEC)
  • the number of wirings for transmitting the selection signal from the circuit layer A2 to the NAND flash layer NFL via the circuit layer A1 is large. As many pages as the number of pages included in the NAND flash layer NFL are required.
  • the decoder DEC is provided in the circuit layer A1, the selection signal from the circuit layer A2 to the circuit layer A1 is a digital signal.
  • the selection signal from the circuit layer A2 to the circuit layer A1 is converted into a digital signal so that the number of wires from the circuit layer A2 to the circuit layer A1, that is, the number of conductors M1 can be determined without providing the decoder DEC in the circuit layer A1. Can be less than.
  • the circuit layer A1 when the number of pages of the NAND flash layer NFL is X (X is an integer satisfying 2 k and k is an integer of 1 or more), if the circuit layer A1 is not provided with the decoder DEC, the circuit layer A2 At least X wires are required from the wire to the circuit layer A1.
  • the decoder DEC when the decoder DEC is provided in the circuit layer A1, the number of wires from the circuit layer A2 to the circuit layer A1 can be set to "Y + log 2 X" (Y is an integer of 0 or more). Note that Y represents the number of wires other than the selection signal, such as the power supply of the decoder DEC.
  • the number of conductors M1 can be reduced by providing the decoder DEC in the circuit layer A1. That is, even if the number of layers of the NAND flash layer NFL is increased and the number of pages included in the NAND flash layer NFL is increased, the number of wires from the circuit layer A2 to the circuit layer A1 is increased by providing the decoder DEC in the circuit layer A1. Can be reduced, and the chip area can be prevented from becoming large (the area efficiency of the chip can be increased).
  • the influence of the parasitic resistance can be reduced, and for example, the increase in power consumption due to the parasitic resistance can be reduced.
  • the influence of the parasitic capacitance can be reduced, and for example, it is possible to prevent the drive frequency of the storage device from being lowered due to the parasitic capacitance.
  • the memory cell portion MCL has a memory cell array MCA.
  • the memory cell array MCA has a plurality of string SRGs.
  • the string SRG is electrically connected to the wiring BL.
  • the string SRG has a plurality of transistors CTr electrically connected in series, and a transistor BTr and a transistor STR for selection.
  • One transistor CTr functions as a cell transistor and is included in the memory cell MC of the string SRG.
  • a cell transistor is a transistor that operates with a normally-on characteristic, and has a control gate and a charge storage layer.
  • the charge storage layer is provided in a region that overlaps with the channel forming region via the tunnel insulating film, and the control gate is provided in the region that overlaps with the charge storage layer via the blocking film.
  • a tunnel current is generated by applying a write potential to the control gate and applying a predetermined potential to either the first terminal or the second terminal of the cell transistor, and the cell transistor is generated from the channel formation region of the cell transistor. Electrons are injected into the charge storage layer. As a result, the threshold voltage becomes high in the cell transistor in which electrons are injected into the charge storage layer.
  • a floating gate may be used instead of the charge storage layer.
  • the channel formation region of the transistor BTr, the transistor CTr, and the transistor STR is selected from, for example, any one of silicon, germanium, gallium arsenide, silicon carbide (SiC), the metal oxide described in the third embodiment, or the above. It is preferable to have a plurality of materials.
  • the channel forming region contains one or more metal oxides selected from indium
  • element M element M includes, for example, aluminum, gallium, yttrium, tin, etc.
  • the oxide may function as a wide-gap semiconductor, and the transistor BTr, transistor CTr, and transistor STR in which the metal oxide is contained in the channel forming region have a characteristic that the off-current is very small. That is, since the leakage current in the transistor BTr, the transistor CTr, and the transistor STR in the off state can be reduced, the power consumption of the storage device may be reduced.
  • FIG. 2 shows an example in which the transistor BTr and the transistor STR are formed in the memory cell portion MCL, the transistor BTr and the transistor STR may be formed in the circuit OSC.
  • the memory cell array MCA has a plurality of memory cells MC in the string SRG.
  • the plurality of memory cells MC are arranged in a matrix (also referred to as a matrix).
  • the memory cell array MCA in FIG. 2 has m in one column, n in one row, and a total of m ⁇ n memory cells MC (m and n are integers of 2 or more).
  • the memory cell MC located in the i-row and j-column i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less
  • MC [i, j]. ing is referred to as MC [i, j].
  • memory cell MC [1,1], memory cell MC [i, 1], memory cell MC [m, 1], memory cell MC [1, j], memory cell MC [i, j] , Memory cell MC [m, j], memory cell MC [1, n], memory cell MC [i, n], memory cell MC [m, n], and other memory cells MC are shown. The illustration is omitted.
  • the wiring DL, wiring WL, wiring BL, wiring CL, wiring BSL, and wiring SSL shown in FIG. 2 correspond to the conductors M1 to M3 shown in FIG.
  • the wiring DL is a wiring in which the circuit OSC outputs a selection signal to the decoder DEC and corresponds to the conductor M1
  • the wiring WL is a plurality of word lines and corresponds to the conductor M2 and the conductor M3.
  • Each of the wiring WLs is electrically connected to the memory cell MC row by row.
  • the wiring BL is a plurality of bit lines, each of the wiring BLs is electrically connected to the memory cell MC for each column
  • the wiring CL is a power supply line.
  • the wiring BL and the wiring CL are electrically connected to the memory cell array MCA via, for example, the conductor M1 and the wiring layer A3.
  • connection configuration of the string SRG electrically connected to the wiring BL will be described.
  • One of the source or drain of the transistor BTr is electrically connected to the wiring BL, and one of the source or drain of the transistor STR is electrically connected to the wiring CL.
  • the other end of the source or drain of the transistor BTr is electrically connected to one end of the plurality of transistors CTr electrically connected in series, and the other end of the plurality of transistors CTr electrically connected in series. Is electrically connected to the other of the source or drain of the transistor Str.
  • the wiring BSL and the wiring SSL function as wiring for selecting a string to be subjected to the operation when performing operations such as writing, reading, and erasing.
  • the wiring BSL is electrically connected to the gate of the transistor BTr included in the memory cell MCL
  • the wiring SSL is electrically connected to the gate of the transistor STR included in the memory cell MCL.
  • the memory cell portion MCL has a configuration in which one string SRG is electrically connected to one wiring BL, but one aspect of the present invention is not limited to this.
  • the memory cell portion MCL may have a configuration in which a plurality of string SRGs are electrically connected to one wiring BL.
  • the memory cell portion MCL and a part of the circuit OSC are shown.
  • the circuit OSC includes a control circuit CTR, a circuit PPPH, and an output circuit OUTP.
  • a control signal CS clock signal, chip enable signal, write enable signal, address signal, etc.
  • a data signal WDATA are input to the control circuit CTR from the outside of the storage device 100.
  • the control circuit CTR has a function of accessing the circuit PPPH and writing data to the memory cell unit MCL, and a function of reading data from the memory cell unit MCL.
  • the control circuit CTR when the write command by the control signal CS and the data signal WDATA are input from the outside of the storage device 100, the control circuit CTR writes the data signal WDATA to the memory cell unit MCL. Further, when a read command by the control signal CS is input from the outside of the storage device 100, the control circuit CTR reads data from the memory cell unit MCL and outputs the data to the output circuit OUTP. The output circuit OUTP outputs the data signal RDATA to the outside of the storage device 100. It is assumed that the write instruction and the read instruction include an address signal.
  • control circuit CTR may have a function (also referred to as ECC: Error Check and Select) for detecting and correcting an error when data is read from the memory cell unit MCL.
  • ECC Error Check and Select
  • the signal processed by the control circuit CTR and the function of the control circuit CTR are not limited to these, and other signals may be input (or output) as needed, or the control circuit CTR may be input (or output). May have other functions.
  • the circuit PPPH includes, for example, a circuit WLD, a circuit BLD, and a circuit CVC.
  • the circuit WLD functions as a word line driver circuit.
  • the circuit WLD is electrically connected to the wiring DL and outputs a selection signal to the decoder DEC.
  • the circuit BLD functions as a bit line driver circuit and is electrically connected to the wiring BL.
  • the circuit CVC functions as a power source that generates a constant potential and outputs the constant potential, and is electrically connected to the wiring CL.
  • the circuit CVC may not be included in the circuit PPPH, and may be provided outside the storage device 100, for example. In this case, the storage device 100 has a configuration in which a constant potential is applied to the memory cell portion MCL from the outside.
  • the circuit layer A1 is laminated above the NAND flash layer NFL, it can be manufactured by a process different from that of the circuit layer A2 and the NAND flash layer NFL. Further, the circuit included in the circuit layer A1 can be manufactured by the same process. For example, the same process can be a process of forming an OS transistor.
  • the n-type semiconductor is a metal oxide containing indium (for example, In oxide) or a metal oxide containing zinc (for example, Zn oxide).
  • the circuit layer A1 is configured by using an OS transistor, the circuit is preferably a unipolar circuit.
  • FIG. 4 shows a configuration example of the circuit of the decoder DEC included in the circuit layer A1 shown in FIG.
  • the circuit layer A2 is also shown in order to show the electrical connection with the decoder DEC.
  • the decoder DEC shown in FIG. 4 has a function of receiving a selection signal transmitted from the circuit layer A2 via the wiring DL and selecting one page of the NAND flash layer NFL according to the selection signal. Further, as an example, the decoder DEC outputs a high level potential to the selected pages of the NAND flash layer NFL via the wiring WL, and outputs the wiring WL to the unselected pages of the NAND flash layer NFL. It has a function to output a low level potential via.
  • the wiring DL corresponds to the wiring included in the conductor M1 in FIG. 1 as an example. Further, the wiring WL corresponds to the wiring included in the conductor M2 and the conductor M3 in FIG.
  • the number of pages of the NAND flash layer NFL here is X as an example. Therefore, the number of wiring WLs is X. Further, it is assumed that the digital signal transmitted from the circuit layer A2 is, for example, a "Y + log 2 X" bit. Therefore, the number of wiring DL becomes "Y + log 2 X" present.
  • circuit layer A2 here has a function of generating a signal of "Y + log 2 X" bits indicating the address of one page included in the NAND flash layer NFL.
  • the decoder DEC includes an inverter circuit INV [1] to an inverter circuit INV [Y + log 2 X], an inverter circuit OIV [1] to an inverter circuit OIV [X], and a NAND circuit NA [1] to a NAND circuit NA [ X] and.
  • the wiring DL [t] (t is an integer of 1 or more and Y + log 2 X or less) is electrically connected to the input terminal of the inverter circuit INV [t]. Further, the wiring DL [t] is electrically connected to one or more selected from the first input terminals of the NAND circuit NA [1] to the NAND circuit NA [X]. Further, the output terminal of the inverter circuit INV [t] is electrically connected to one or more selected from the second input terminals of the NAND circuit NA [1] to the NAND circuit NA [X]. ..
  • the circuit configuration of the decoder DEC differs depending on the values of X and Y. Therefore, in the above description of the decoder DEC, the description of the detailed electrical connection of the circuit included in the decoder DEC is omitted. Further, in FIG. 4, the detailed circuit configuration of the decoder DEC is not shown.
  • the output terminal of the NAND circuit NA [s] (s is an integer of 1 or more and X or less) is electrically connected to the input terminal of the inverter circuit OIV [1] to the inverter circuit OIV [X], and the inverter circuit OIV [ 1]
  • the output terminals of the inverter circuit OIV [X] are electrically connected to the wiring WL [s].
  • the wiring DL [t], the inverter circuit INV [t], the NAND circuit NA [s], the inverter circuit OIV [s], and the wiring WL [s] are not shown in FIG.
  • the inverter circuit INV [1] to the inverter circuit INV [Y + log 2 X] and the inverter circuit OIV [1] to the inverter circuit OIV included in the decoder DEC are included.
  • the NAND circuit NA [1] to the NAND circuit NA [X] is preferably a unipolar circuit using an OS transistor.
  • FIG. 5A shows a configuration example of an inverter circuit which is a unipolar circuit and can be applied to an inverter circuit INV [1] to an inverter circuit INV [Y + log 2 X], an inverter circuit OIV [1] to an inverter circuit OIV [X], and the like. is there.
  • the terminal IT shown in FIG. 5A corresponds to the input terminal of the inverter circuit, and the terminal OT corresponds to the output terminal of the inverter circuit.
  • the inverter circuit has a transistor TrA1 to a transistor TrA4 and a capacitance CA1.
  • the transistors TrA1 to TrA4 are preferably transistors that can be manufactured by the same process as other circuits included in the circuit layer A1. Further, it is preferable that the material contained in each channel forming region of the transistors TrA1 to TrA4 is the same as the material contained in the channel forming region of other transistors contained in the circuit layer A1. For example, each of the transistors TrA1 to TrA4 is preferably an OS transistor.
  • the first terminal of the transistor TrA1 is electrically connected to the gate of the transistor TrA1 and the wiring VHL, and the second terminal of the transistor TrA1 is the first terminal of the transistor Tra2, the gate of the transistor Tra3, and the capacitance CA1. It is electrically connected to the first terminal, and the second terminal of the transistor TrA2 is electrically connected to the wiring VLL.
  • the terminal IT is electrically connected to the gate of the transistor TrA2 and the gate of the transistor TrA4.
  • the first terminal of the transistor TrA3 is electrically connected to the wiring VHL, and the second terminal of the transistor TrA3 is electrically connected to the first terminal of the transistor TrA4, the second terminal of the capacitance CA1, and the terminal OT. Has been done.
  • the second terminal of the transistor TrA4 is electrically connected to the wiring VLL.
  • Each of the wiring VHL and the wiring VLL functions as a wiring that gives a constant potential.
  • the potential given by the wiring VHL is preferably a high level potential (hereinafter referred to as VDD), and the potential given by the wiring VLL is preferably a low level potential (hereinafter referred to as VSS).
  • the transistor TrA2 and the transistor TrA4 are turned off. Further, since the transistor TrA1 is connected by a diode, the potential of the first terminal (gate of the transistor TrA3) of the capacitance CA1 rises.
  • the threshold voltage of the transistor TrA1 is V thA1 and the potential of the first terminal (gate of the transistor TrA3) of the capacitance CA1 reaches VDD ⁇ V thA1 , the transistor TrA1 is turned off. That is, the first terminal (gate of the transistor TrA3) of the capacitance CA1 is electrically suspended.
  • the gate voltage with respect to the source of the transistor TrA3 is assumed to be higher than the threshold voltage of the transistor TrA3, and the transistor TrA3 is turned on.
  • the potential of the terminal OT is increased by the current flowing from the wiring VHL. Since the first terminal of the capacitance CA1 (gate of the transistor TrA3) is electrically suspended, when the potential of the terminal OT becomes high, the first terminal of the capacitance CA1 (gate of the transistor TrA3) is coupled by the capacitance of the capacitance CA1. ) Also increases. As a result, the transistor TrA3 can be maintained in the ON state, and finally, the potential of the terminal OT becomes VDD.
  • the transistor TrA2 and the transistor TrA4 are turned on.
  • the potential of the first terminal (gate of the transistor TrA3) of the capacitance CA1 becomes a potential of VSS or more and VDD or less.
  • the gate voltage with respect to the source of the transistor TrA3 is assumed to be lower than the threshold voltage of the transistor TrA3, and the transistor TrA3 is turned off.
  • the transistor TrA4 since the transistor TrA4 is in the ON state, a current flows from the terminal OT to the wiring VLL, and finally the potential of the terminal OT becomes VSS.
  • the inverter circuit of FIG. 5A is electrically connected between the second terminal of the transistor TrA3 and the gate when the first terminal (gate of the transistor TrA3) of the capacitance CA1 is electrically suspended.
  • the capacitance CA1 is capable of holding the gate voltage with respect to the source of the transistor TrA3. Therefore, when the VSS potential is input to the terminal IT, the potential of the terminal OT can be increased to VDD.
  • the configuration of the inverter circuit shown in FIG. 5A can be changed to the inverter circuit shown in FIG. 5B.
  • the inverter circuit of FIG. 5B has a configuration in which a back gate is provided in the transistors TrA1 to TrA4 of the inverter circuit shown in FIG. 5A.
  • back gates are provided in all of the transistors TrA1 to TrA4, but for one or a plurality of transistors selected from the transistors TrA1 to TrA4 shown in FIG. 5A.
  • a back gate may be provided.
  • the connection configuration of the back gate is not shown in FIG. 5B, the electrical connection destination of the back gate can be determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor.
  • a wiring electrically connected to an external circuit or the like is provided, and the back gate of the transistor is provided by the external circuit or the like. A potential may be given.
  • FIG. 5B not only FIG. 5B but also the transistors described in other parts of the specification or the transistors shown in other drawings may be similarly provided with a back gate.
  • FIG. 5C is a configuration example of a NAND circuit which is a unipolar circuit and can be applied to the NAND circuit NA [1] to the NAND circuit NA [X].
  • the terminal IT1 and the terminal IT2 correspond to the input terminal of the NAND circuit
  • the terminal OT corresponds to the output terminal of the NAND circuit.
  • the NAND circuit has transistors TrB1 to TrB6 and a capacitance CB1.
  • the transistors TrB1 to TrB6 are preferably transistors that can be manufactured by the same process as other circuits included in the circuit layer A1, like the transistors TrA1 to TrA4. Further, it is preferable that the material contained in each of the channel forming regions of the transistors TrB1 to TrB6 is the same as the material contained in the channel forming region of the other transistors contained in the circuit layer A1.
  • each of the transistors TrB1 to TrB6 is preferably an OS transistor.
  • the first terminal of the transistor TrB1 is electrically connected to the gate of the transistor TrB1 and the wiring VHL
  • the second terminal of the transistor TrB1 is the first terminal of the transistor TrB2, the gate of the transistor TrB4, and the first of the capacitance CB1. It is electrically connected to one terminal
  • the second terminal of the transistor TrB2 is electrically connected to the first terminal of the transistor TrB3
  • the second terminal of the transistor TrB3 is electrically connected to the wiring VLL.
  • the terminal IT1 is electrically connected to the gate of the transistor TrB2 and the gate of the transistor TrB5, and the terminal IT2 is electrically connected to the gate of the transistor TrB3 and the gate of the transistor TrB6.
  • the first terminal of the transistor TrB4 is electrically connected to the wiring VHL, and the second terminal of the transistor TrB4 is electrically connected to the second terminal of the capacitance CB1, the first terminal of the transistor TrB5, and the terminal OT. ing.
  • the second terminal of the transistor TrB5 is electrically connected to the first terminal of the transistor TrB6, and the second terminal of the transistor TrB6 is electrically connected to the wiring VLL.
  • the NAND circuit of FIG. 5C for example, when the VSS potential is input to at least one of the terminal IT1 or the terminal IT2, at least one of the transistor TrB5 or the transistor TrB6 is turned off, so that the wiring VLL and the terminal OT are not between the wiring VLL and the terminal OT. It becomes a conductive state. Further, in the NAND circuit, similarly to the operation example of the inverter circuit of FIG. 5A, when the first terminal of the capacitance CB1 (gate of the transistor TrB4) is electrically suspended, the second terminal of the transistor TrB4 and the gate are connected to each other.
  • the capacitance CB1 electrically connected between them can hold the voltage of the gate with respect to the source of the transistor TrB4. Therefore, when the VSS potential is input to the terminal IT1 and / or the terminal IT2, the potential of the terminal OT can be increased to VDD.
  • the transistor TrB5 and the transistor TrB6 are turned on, so that the wiring VLL and the terminal OT are in a conductive state.
  • the potential of the first terminal (gate of the transistor TrB4) of the capacitance CB1 is a potential of VSS or more and VDD or less.
  • the gate voltage with respect to the source of the transistor TrB4 is assumed to be lower than the threshold voltage of the transistor TrB4, and the transistor TrB4 is turned off. Therefore, when the potential of VDD is input to each of the terminal IT1 and the terminal IT2, the potential of the terminal OT becomes VSS.
  • FIG. 6 shows a cross-sectional configuration example of the circuit layer A2 and the NAND flash layer NFL
  • FIG. 7 shows a cross-sectional configuration example of the NAND flash layer NFL and the circuit layer A1.
  • a NAND flash layer NFL has a NAND type memory element having a three-dimensional structure, and an OS transistor is formed on the circuit layer A1 will be described.
  • a transistor 300 is formed in the circuit layer A2
  • a transistor 700, a plurality of transistors 800, and a transistor 900 are formed in the NAND flash layer NFL
  • a transistor 500 is formed in the circuit layer A1. ..
  • the transistor 700 corresponds to the transistor BTr in FIG. 2
  • the transistor 800 corresponds to the transistor CTr in FIG. 2
  • the transistor 900 corresponds to the transistor STR in FIG.
  • the transistor 300 is one of the transistors constituting the circuit OSC
  • the transistor 500 is one of the transistors constituting the decoder DEC
  • the capacitive element 600 corresponds to, for example, the capacitive CA1.
  • the transistor 500 has a second gate (also referred to as a bottom gate, a back gate) in addition to the first gate (also referred to as a top gate, front gate, or simply gate).
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region. Since the transistor 500 can be formed by using a method such as a thin film method, in the above embodiment, by configuring the decoder DEC using this, the decoder DEC is laminated on the circuit OSC and the memory cell portion MCL. Can be provided.
  • FIG. 8A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 8B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 8C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the NAND flash layer NFL is provided above the circuit layer A2
  • the circuit layer A1 is the circuit layer A2 and the NAND flash layer NFL. It is provided above.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaN (gallium nitride), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 6 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis (TDS (Thermal Desorption Spectroscopy) analysis) method or the like.
  • TDS heated desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is the amount desorbed in terms of hydrogen atoms when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • a conductor 328, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the transistor 300 and the transistor 500 can be separated by a barrier layer, and the transistor 300 and the transistor can be separated from each other. The diffusion of hydrogen to 500 can be suppressed.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with an insulator having a barrier property against hydrogen. In FIG. 6, an insulator 350 having a barrier property against hydrogen is provided on the insulator 326 and the conductor 330.
  • NAND flash layer NFL shown in FIG. 6 is provided above the circuit layer A2. Further, in the NAND flash layer NFL, above the circuit layer A2, the insulator 111 to the insulator 117, the insulator 121, the insulator 122, the insulator 131, the insulator 132, the insulator 133, the conductor 151 to the conductor 156 , Semiconductors 141 to 143.
  • the insulator 111 is preferably formed by, for example, a film forming method having good flatness.
  • the insulator 111 for example, a material containing silicon oxide or silicon oxide nitride can be used. Also, for example, insulation including materials selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lantern, neodymium, hafnium, tantalum and the like.
  • the body can be used in single layers or in layers.
  • the conductor 151 is provided so as to be laminated on the insulator 111.
  • the conductor 151 may function as the wiring CL in FIG.
  • the conductor 151 is selected from, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium and the like.
  • a material containing one or more of the above-mentioned metal elements can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
  • a conductive material containing a metal element and oxygen contained in the metal oxide described in the third embodiment may be used.
  • a conductive material containing a metal element such as titanium or tantalum and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • the added indium tin oxide or the like may be used.
  • indium gallium zinc oxide containing nitrogen may be used. By using such a material, it may be possible to capture hydrogen or water mixed in from a surrounding insulator or the like.
  • the method for forming the conductor 151 is not particularly limited.
  • a sputtering method including a thermal CVD method, a MOCVD method, a PECVD method, etc.
  • an MBE Molecular Beam Epitaxy
  • an ALD Atomic Layer Deposition
  • a PLD Pulsed Laser Deposition
  • An insulator 112 a conductor 152, an insulator 113, a conductor 153, and an insulator 114 are provided in this order on the conductor 151. Further, above the insulator 114, a conductor 154, an insulator 115, a conductor 155, an insulator 116, a conductor 156, and an insulator 117 are provided.
  • the same material as the insulator 111 can be used.
  • the insulator 112 to the insulator 117 for example, it is preferable to use a material having a low dielectric constant. By using a material having a low dielectric constant as the insulator 112 to the insulator 117, it is possible to reduce the capacitance value of the parasitic capacitance generated by the conductor 152 to the conductor 156 and the insulator 112 to the insulator 117. Therefore, the drive speed of the memory cell unit MCL can be improved.
  • the method for forming the insulator 112 to the insulator 117 is not particularly limited.
  • the film can be formed by a sputtering method, a CVD method (including a thermal CVD method, a MOCVD method, a PECVD method, etc.), an MBE method, an ALD method, a PLD method, or the like.
  • the conductor 152 functions as a gate of the transistor 900 (transistor STR in FIG. 2) and a wiring SSL in FIG. Further, the conductors 153 to 155 function as gates for a plurality of transistors 800 (transistors CTr in FIG. 2) and wiring WLs in FIG. Further, the conductor 156 functions as a gate of the transistor 700 (transistor BTr in FIG. 2) and a wiring BSL in FIG.
  • the same material as the conductor 151 can be used. Further, as a method for forming the conductor 152 to the conductor 156, the same method as that for the conductor 151 can be used.
  • the insulator 112 to the insulator 117 and the conductor 152 to the conductor 156 are provided with openings.
  • Insulator 121, insulator 122, insulator 131 to insulator 133, and semiconductor 141 to semiconductor 143 are provided in the opening.
  • the semiconductor 141 is provided so as to be in contact with a part of the side surface and the bottom surface of the opening. Specifically, the semiconductor 141 is provided on a part of the conductor 151 and is provided so as to cover a part of the insulator 112 on the side surface of the opening.
  • the semiconductor 141 for example, silicon in which impurities are diffused is preferable.
  • an n-type impurity (donor) can be used.
  • the n-type impurity for example, phosphorus, arsenic and the like can be used.
  • a p-type impurity (acceptor) can be used as the impurity.
  • the p-type impurity for example, boron, aluminum, gallium and the like can be used.
  • the silicon for example, single crystal silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon and the like can be used.
  • a metal oxide having a high carrier density may be applied other than silicon. In some cases, compound semiconductors such as Ge, ZnSe, CdS, GaAs, InP, GaN, and SiGe can be applied.
  • the material applied to the semiconductor 142 and the semiconductor 143 which will be described later, is preferably the same material as the semiconductor 141, and the carrier density of the semiconductor 142 is preferably lower than that of the semiconductor 141 and the semiconductor 143.
  • n-type impurities such as boron, aluminum, and gallium are added to the semiconductor 141 after the semiconductor 141 is formed on the conductor 151. Is preferable. As a result, a p-type region is formed in the semiconductor 141. Further, for example, when applying silicon in which n-type impurities are diffused, it is preferable to add n-type impurities such as phosphorus and arsenic to the semiconductor 141 after forming the semiconductor 141 on the conductor 151. As a result, an n-type region is formed in the semiconductor 141.
  • a metal oxide when a metal oxide is applied as the semiconductor 141, it is preferable to add a metal element or the like to the semiconductor 141 after forming the semiconductor 141 on the conductor 151. This makes it possible to increase the carrier density in the semiconductor 141.
  • an n-type region (n + region) is formed in the semiconductor 141.
  • heat treatment instead of adding a metal element or the like to the semiconductor 141, heat treatment may be performed after adding water, hydrogen or the like to cause oxygen deficiency in the semiconductor 141. Since an n-type region is formed in the region where oxygen deficiency occurs in the semiconductor 141, the carrier density of the semiconductor 141 increases as a result.
  • the insulator 121 is provided so as to be in contact with a part of the side surface of the opening. Specifically, the insulator 121 is provided so as to cover a part of the semiconductor 141 and the conductor 152 on the side surface of the opening.
  • the insulator 121 functions as a gate insulating film of the transistor 900.
  • the insulator 121 for example, silicon oxide, silicon oxide nitride, or the like can be used.
  • the insulator 121 is preferably a material that releases oxygen by heating.
  • the method for forming the insulator 121 is not particularly limited, but the insulator 121 is formed on the side surfaces of the openings provided in the insulator 112, the conductor 152, and the insulator 113, and thus has a high film property.
  • a membrane method is required.
  • Examples of the film forming method having a high film property include the ALD method.
  • the insulator 131 is provided so as to be in contact with a part of the side surface of the opening. Specifically, the insulator 131 is provided so as to cover the conductors 153 to 155 on the side surface of the opening. Therefore, the insulator 131 is provided so as to cover the insulator 114 and the insulator 115 on the side surface of the opening.
  • the insulator 132 is provided so as to be in contact with the insulator 131. Further, the insulator 133 is provided so as to be in contact with the insulator 132. That is, the insulator 131 to the insulator 133 are laminated in order from the side surface to the center of the opening.
  • the insulator 131 functions as a gate insulating film of the transistor 800. Further, the insulator 132 functions as a charge storage layer of the transistor 800. Further, the insulator 133 functions as a tunnel insulating film of the transistor 800.
  • the insulator 131 for example, silicon oxide or silicon oxide nitride is preferably used. Further, as the insulator 131, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium can be used. Further, the insulator 131 may be an insulator in which these are laminated. Then, by making the insulator 131 thicker than the insulator 133, it is possible to transfer the electric charge from the semiconductor 142, which will be described later, to the insulator 132 via the insulator 133.
  • the insulator 132 for example, silicon nitride or silicon nitride oxide can be used. However, the materials applicable to the insulator 132 are not limited to these.
  • the insulator 133 for example, silicon oxide or silicon oxide nitride is preferably used. Further, as the insulator 133, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium may be used. Further, the insulator 133 may be an insulator in which these are laminated.
  • silicon oxide refers to a material whose composition has a higher oxygen content than nitrogen
  • silicon nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 122 is provided so as to be in contact with a part of the side surface of the opening. Specifically, it is provided so as to cover the conductor 156 on the side surface of the opening.
  • the insulator 122 functions as a gate insulating film of the transistor 700.
  • the same material as the insulator 121 can be used. Further, the method for forming the insulator 122 can be the same as that for the insulator 121.
  • the semiconductor 142 is provided at the opening so as to be in contact with the side surfaces of the formed insulator 121, insulator 133, and insulator 122.
  • the semiconductor 142 functions as a wiring for electrically connecting the transistor 700, the transistor 800, and the channel forming region of the transistor 900, and the transistor 700, the transistor 800, and the transistor 900 in series.
  • the semiconductor 142 for example, it is preferable to use silicon. Further, as the silicon, for example, single crystal silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon and the like can be used. Further, as the semiconductor 142, a metal oxide may be applied other than silicon. In some cases, compound semiconductors such as Ge, ZnSe, CdS, GaAs, InP, GaN, and SiGe can be applied.
  • the semiconductor 143 is provided so as to fill the opening after the semiconductor 141, the semiconductor 142, the insulator 121, the insulator 122, the insulator 131, the insulator 132, and the insulator 133 are formed in the opening. Specifically, the semiconductor 143 is provided so as to be in contact with the insulator 122 and the semiconductor 142, and to be in contact with the side surface of the insulator 117.
  • the semiconductor 143 for example, it is preferable to use the same material as the semiconductor 141. Therefore, it is preferable that the polarities of the semiconductor 141 and the semiconductor 143 are the same.
  • the storage device 100 is not limited to the configuration of the NAND type memory element included in the memory cell unit MCL shown in FIG.
  • the NAND type memory element applied to the storage device 100 may have a configuration different from that of the NAND type memory element shown in FIG.
  • circuit layer A1 ⁇ Configuration example of circuit layer A1>
  • the insulator 382 and the insulator 384 are sequentially laminated and provided (see FIG. 6 or 7). Further, a conductor 386 is formed on the insulator 382 and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are laminated in this order on the insulator 384.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from the area where the substrate 311 or the transistor 300 is provided to the area where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the film having a barrier property against hydrogen for example, it is preferable to use metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by using a material having a relatively low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (conductor 503) constituting the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the insulator 503.
  • the insulator 522 placed on the insulator 520 the insulator 524 placed on the insulator 522, the oxide 530a placed on the insulator 524, and the oxide 530a.
  • the arranged oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • An insulator 580 having an opening formed by superimposing between them, a conductor 560 arranged in the opening, an oxide 530b, a conductor 542a, a conductor 542b, an insulator 580, and a conductor 560. It has an insulator 550 arranged between the insulators 550, an oxide 530b, a conductor 542a, a conductor 542b, and an insulator 580, and an oxide 530c arranged between the insulator 550.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof, but the present invention is limited to this. It's not a thing. For example, a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided. Further, in the transistor 500, the conductor 560 is shown as a two-layer laminated structure, but the present invention is not limited to this. For example, the conductor 560 may have a single-layer structure or a laminated structure of three or more layers. Further, the transistor 500 shown in FIGS. 7 and 8A and 8B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the storage device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate electrode. Further, the conductor 503 may function as a second gate electrode. In that case, the Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, it is possible to make the Vth of the transistor 500 larger than 0V and reduce the off-current. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. it can.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b functioning as the source electrode and the drain electrode are said to be type I as in the channel formation region. It has characteristics. Further, since the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b are in contact with the insulator 544, it can be type I as in the channel forming region. In addition, in this specification and the like, type I can be treated as the same as high-purity authenticity, which will be described later. Further, the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure. By adopting the S-channel structure, it is possible to increase the resistance to the short-channel effect, in other words, to make a transistor in which the short-channel effect is unlikely to occur.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the insulator 520, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating have an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 in terms of oxygen atoms in TDS analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) and the like. It is preferable to use the body in a single layer or in a laminated manner. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above-mentioned oxygen is difficult to permeate).
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • by combining the insulator of the high-k material with silicon oxide or silicon oxide nitride it is possible to obtain an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity.
  • the insulator 520, the insulator 522, and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 containing the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, tin, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium).
  • Neodymium, hafnium, tantalum, tungsten, gallium, etc. (one or more) and the like may be used.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method, an atomic layer deposition (ALD) method, or a metalorganic chemical vapor deposition (ALD) method. It may be carried out by a chemical vapor deposition (CVD) method such as the MOCVD: Metalorganic Chemical Vapor Deposition) method.
  • CVD chemical vapor deposition
  • MOCVD Metalorganic Chemical Vapor Deposition
  • a metal oxide having a low carrier density for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen deficiency, the transistor may have normally-on characteristics.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for metal oxides. However, it is difficult to quantitatively evaluate the defect. Therefore, in the case of metal oxides, the carrier density may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as the parameter of the metal oxide, the carrier density assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier density" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier density of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, and preferably less than 1 ⁇ 10 17 cm -3. Is more preferably less than 1 ⁇ 10 16 cm -3 , even more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier density of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542 when the conductor 542 (conductor 542a and the conductor 542b) and the oxide 530 come into contact with each other.
  • the conductor 542 may oxidize. It is highly probable that the conductivity of the conductor 542 will decrease due to the oxidation of the conductor 542.
  • the diffusion of oxygen in the oxide 530 into the conductor 542 can be rephrased as the conductor 542 absorbing the oxygen in the oxide 530.
  • oxygen in the oxide 530 diffuses into the conductor 542 (conductor 542a and the conductor 542b), so that the oxygen in the oxide 530 diffuses between the conductor 542a and the oxide 530b, and the conductor 542b and the oxide 530b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 542, it is presumed that the different layer has insulating properties.
  • the three-layer structure of the conductor 542, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. Alternatively, it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542 and the oxide 530b.
  • the different layer is formed between the conductor 542 and the oxide 530c, or when the different layer is conductive. It may be formed between the body 542 and the oxide 530b, and between the conductor 542 and the oxide 530c.
  • the metal oxide that functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the semiconductor material that can be used for the oxide 530 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered materials include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 530 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 530 include molybdenum sulfide (typically MoS 2 ), molybdenum disulfide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • the oxide 530 can suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is the oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542 (conductor 542a and conductor 542b) that functions as a source electrode and a drain electrode is provided on the oxide 530b.
  • the conductors 542 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from tantalum, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a region 543 may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542 and its vicinity thereof.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced.
  • a metal compound layer containing the metal contained in the conductor 542 and the component of the oxide 530 may be formed in the region 543. In such a case, the carrier density of the region 543 increases, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542 and suppresses the oxidation of the conductor 542. At this time, the insulator 544 is provided so as to cover the side surface of the oxide 530 and the side surface of the insulator 524 so as to be in contact with the insulator 522. Alternatively, the insulator 544 may not be in contact with the insulator 522, and the insulator 524 may be provided between the insulator 522 and the insulator 544. In that case, the insulator 544 is provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used. it can. Further, silicon nitride may be used as the insulator 544.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductor 542 is a material having oxidation resistance or a material whose conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an indispensable configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that releases oxygen by heating.
  • the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower.
  • silicon oxide having excess oxygen, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and vacancies.
  • Silicon oxide can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 8A and 8B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542 via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having pores. , Or a resin or the like is preferable.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 may have a shape having a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water and hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used.
  • a material having a relatively low dielectric constant as an interlayer film it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548, etc. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitive element 600 and the transistor 500.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 are shown as a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. When it is formed at the same time as other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • an OS transistor having a large on-current can be provided.
  • an OS transistor having a small off-current can be provided.
  • miniaturization or high integration can be achieved.
  • the transistor 500 shown in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 9A is a top view of the transistor 510A.
  • FIG. 9B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 9A.
  • FIG. 9C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 9A.
  • some elements are omitted for the sake of clarity.
  • FIGS. 9A, 9B and 9C show the transistor 510A and the insulator 511, insulator 512, insulator 514, insulator 516, insulator 580, insulator 582, and insulator 584 that function as interlayer films. There is. Further, a conductor 546 (conductor 546a and conductor 546b) that is electrically connected to the transistor 510A and functions as a contact plug, and a conductor 503 that functions as wiring are shown.
  • the transistor 510A includes a conductor 560 (conductor 560a and a conductor 560b) that functions as a first gate electrode, a conductor 505 (conductor 505a, and a conductor 505b) that functions as a second gate electrode, and the conductor 505b.
  • An insulator 550 that functions as a first gate insulating film, an insulator 521 that functions as a second gate insulating film, an insulator 522, and an insulator 524, and an oxide 530 (oxidation) having a region in which a channel is formed.
  • It has an object 530a, an oxide 530b, and an oxide 530c), a conductor 542a that functions as one of the source or drain, a conductor 542b that functions as the other of the source or drain, and an insulator 574.
  • the oxide 530c, the insulator 550, and the conductor 560 are arranged in the opening provided in the insulator 580 via the insulator 574. Further, the oxide 530c, the insulator 550, and the conductor 560 are arranged between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate) for the insulator 511. Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the oxygen is difficult to permeate). Further, for example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 511.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 503 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 503 and the height of the upper surface of the insulator 512 can be made about the same.
  • the conductor 503 is shown to have a single layer structure, the present invention is not limited to this.
  • the conductor 503 may have a multilayer structure of two or more layers.
  • the conductor 560 may function as a first gate electrode. Further, the conductor 505 may function as a second gate electrode.
  • the threshold voltage of the transistor 510A can be controlled by changing the potential applied to the conductor 505 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 505, the threshold voltage of the transistor 510A can be made larger than 0V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the electric field generated from the conductor 560 and the electric field generated from the conductor 505 are generated. Can cover the channel-forming region formed in the oxide 530.
  • the channel forming region can be electrically surrounded by the electric field of the conductor 560 having the function as the first gate electrode and the electric field of the conductor 505 having the function as the second gate electrode. That is, it has a surroundd channel (S-channel) structure, similar to the transistor 500 described above.
  • the insulator 514 and the insulator 516 function as an interlayer film in the same manner as the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 514.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 505 that functions as the second gate
  • the conductor 505a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 505b is further formed inside.
  • the height of the upper surface of the conductor 505a and the conductor 505b can be made the same as the height of the upper surface of the insulator 516.
  • the transistor 510A shows a configuration in which the conductor 505a and the conductor 505b are laminated, the present invention is not limited to this.
  • the conductor 505 may be provided as a single layer or a laminated structure having three or more layers.
  • the conductor 505a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule (the oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 505a since the conductor 505a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 505b from being oxidized and the conductivity from being lowered.
  • the conductor 505 also functions as a wiring
  • a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • the conductor 503 does not necessarily have to be provided.
  • the conductor 505b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 521, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 522 preferably has a barrier property. Since the insulator 522 has a barrier property, it functions as a layer for suppressing the mixing of impurities such as hydrogen from the peripheral portion of the transistor 510A into the transistor 510A.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), nitride oxides containing aluminum and hafnium, tantalum oxide, zirconium oxide, lead strontium titanate (PZT), and the like. It is preferable to use an insulator containing strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated manner. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • an insulator 521 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • FIGS. 9B and 9C show a three-layer laminated structure as the second gate insulating film, a laminated structure of two or less layers or four or more layers may be used. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel forming region has an oxide 530a, an oxide 530b on the oxide 530a, and an oxide 530c on the oxide 530b.
  • the oxide 530a under the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a.
  • the oxide 530c on the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 an oxide semiconductor which is a kind of the above-mentioned metal oxide can be used.
  • the oxide 530c is preferably provided in the opening provided in the insulator 580 via the insulator 574.
  • the insulator 574 has a barrier property, it is possible to prevent impurities from the insulator 580 from diffusing into the oxide 530.
  • One of the conductors 542 functions as a source electrode and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component can be used. ..
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a barrier layer may be provided on the conductor 542.
  • the barrier layer it is preferable to use a substance having a barrier property against oxygen or hydrogen. With this configuration, it is possible to prevent the conductor 542 from being oxidized when the insulator 574 is formed.
  • a metal oxide can be used for the barrier layer.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide.
  • silicon nitride formed by the CVD method may be used.
  • the range of material selection of the conductor 542 can be widened.
  • a material such as tungsten or aluminum, which has low oxidation resistance but high conductivity, can be used.
  • a conductor that is easy to form a film or process can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 via the oxide 530c and the insulator 574.
  • the insulator 550 may have a laminated structure like the second gate insulating film.
  • an insulator that functions as a gate insulating film in a laminated structure of a high-k material and a thermally stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. It becomes.
  • a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductor 505a.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be reduced to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560 functions as wiring, it is preferable to use a conductor having high conductivity for the conductor 560b. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, and may be, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • Insulator 574 is arranged between the insulator 580 and the transistor 510A.
  • the insulator 574 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • the insulator 574 By having the insulator 574, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 580, the insulator 582, and the insulator 584 function as an interlayer film.
  • the insulator 582 preferably functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the transistor 510A from the outside.
  • the insulator 580 and the insulator 584 like the insulator 516, preferably have a lower dielectric constant than the insulator 582.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the transistor 510A may be electrically connected to another structure via a plug or wiring such as an insulator 580, an insulator 582, and a conductor 546 embedded in the insulator 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or laminated. ..
  • a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity as the conductor 546, the conductivity as a wiring is maintained. , It is possible to suppress the diffusion of impurities from the outside.
  • an OS transistor having a large on-current it is possible to provide an OS transistor having a large on-current.
  • an OS transistor having a small off-current can be provided.
  • fluctuations in electrical characteristics can be suppressed and reliability can be improved.
  • FIG. 10A is a top view of the transistor 510B.
  • FIG. 10B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 10A.
  • FIG. 10C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 10A.
  • some elements are omitted for the sake of clarity.
  • Transistor 510B is a modification of transistor 510A. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • a part of the insulator 574 is provided in the opening provided in the insulator 580 and is provided so as to cover the side surface of the conductor 560.
  • an opening is formed by removing a part of the insulator 580 and the insulator 574.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • the oxide 530 When an oxide semiconductor is used as the oxide 530, it is preferable to have a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the oxides 530a, 530b, and 530c are preferably crystalline, and it is particularly preferable to use CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, the extraction of oxygen from the oxide 530b can be reduced even if the heat treatment is performed, so that the transistor 510B is stable against a high temperature (or thermal budget) in the manufacturing process.
  • oxide 530a and oxide 530c may be omitted.
  • Oxide 530 may be a single layer of oxide 530b.
  • the oxide 530 is a laminate of the oxide 530a, the oxide 530b, and the oxide 530c
  • the energy of the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy of the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530c.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the oxide 530c may have a laminated structure.
  • a laminated structure with gallium oxide can be used.
  • a laminated structure of an In-Ga-Zn oxide and an oxide containing no In may be used as the oxide 530c.
  • the oxide 530c has a laminated structure
  • the main path of the carrier is the oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 510B can obtain high on-current and high frequency characteristics.
  • the oxide 530c has a laminated structure, in addition to the effect of lowering the defect level density at the interface between the oxide 530b and the oxide 530c, the constituent elements of the oxide 530c are on the insulator 550 side. It is expected to suppress the spread to.
  • the oxide 530c has a laminated structure and the oxide containing no In is positioned above the laminated structure, In that can be diffused to the insulator 550 side can be suppressed. Since the insulator 550 functions as a gate insulator, if In is diffused, the characteristics of the transistor become poor. Therefore, by forming the oxide 530c in a laminated structure, it is possible to provide a highly reliable storage device.
  • the oxide 530 it is preferable to use a metal oxide that functions as an oxide semiconductor.
  • the metal oxide serving as the channel forming region of the oxide 530 it is preferable to use an oxide having a band gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-current of the transistor can be reduced. By using such a transistor, it is possible to provide a storage device having low power consumption.
  • Transistor structure example 3 A structural example of the transistor 510C will be described with reference to FIGS. 11A and 11B.
  • Transistor 510C is a modification of transistor 500. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • the configuration shown in FIGS. 11A and 11B can also be applied to other transistors included in the storage device according to one embodiment of the present invention, such as the transistor 300.
  • FIG. 11A is a cross-sectional view of the transistor 510C in the channel length direction
  • FIG. 11B is a cross-sectional view of the transistor 510C in the channel width direction.
  • the transistor 510C shown in FIGS. 11A and 11B has an insulator 402 and an insulator 404, and the insulator 550 is composed of the insulator 550a and the insulator 550b. Is different. Further, the insulator 551 is provided in contact with the side surface of the conductor 540a, the insulator 551 is provided in contact with the side surface of the conductor 540b, and the conductor 572a is provided in contact with the upper surface of the conductor 542a.
  • 8A and 8B are provided with the conductor 532a in contact with the upper surface, the conductor 572b in contact with the upper surface of the conductor 542b, and the conductor 532b in contact with the upper surface of the region 543b. Different from 500. Further, it differs from the transistor 500 shown in FIGS. 8A and 8B in that it does not have the insulator 520 and the oxide 530c.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 covers them. It has become. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 522, a side surface of the insulator 516, a side surface of the insulator 514, and an insulator. It is in contact with the upper surface of the body 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • Silicon oxide, silicon oxide nitride, or the like can be used for the insulator 550a, and for example, hafnium oxide or the like can be used for the insulator 550b. Thereby, the oxidation of the conductor 560 can be suppressed.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like can be used for the conductor 572a and the conductor 572b, and for the conductor 532a and the conductor 532b, for example, an oxide.
  • the metal oxide used for 530a can be used. Thereby, the oxidation of the conductor 542a and the conductor 542b can be suppressed.
  • the insulator 551 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 551 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 551.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to prevent the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the storage device having the OS transistor can be improved.
  • Transistor structure example 4 A structural example of the transistor 510D will be described with reference to FIGS. 12A and 12B.
  • Transistor 510D is a modification of transistor 500. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • the configuration shown in FIGS. 12A and 12B can also be applied to other transistors included in the storage device according to one embodiment of the present invention, such as the transistor 300.
  • FIGS. 12A and 12B are modified examples of the transistors shown in FIGS. 8A and 8B.
  • FIG. 12A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 12B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 12A and 12B differ from the transistors 500 shown in FIGS. 8A and 8B in that they have an insulator 402 and an insulator 404. Further, it is different from the transistor 500 shown in FIGS. 8A and 8B in that the insulator 551 is provided in contact with the side surface of the conductor 540a and the insulator 551 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 shown in FIGS.
  • the oxide 530c has a two-layer structure of the oxide 530c1 and the oxide 530c2, which is different from the transistors shown in FIGS. 8A and 8B.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 is these. It has a structure that covers. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 522, a side surface of the insulator 516, a side surface of the insulator 514, and an insulator. It is in contact with the upper surface of the body 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 551 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 551 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 551.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to prevent the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the storage device having the OS transistor can be improved.
  • Oxide 530c1 is the upper surface of the insulator 522, the side surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the insulator. It touches the side surface of 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • an In—Zn oxide can be used.
  • the oxide 530c2 the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By forming the oxide 530c into a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be, for example, a power MOS transistor.
  • the oxide 530c of the transistors shown in FIGS. 8A and 8B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors shown in FIGS. 12A and 12B can be applied to, for example, the transistor 500, the transistor 300, or both.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. Further, in addition to them, it is preferable that one kind or a plurality of kinds selected from aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 13A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 13A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 13B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 13B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is the intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 13C.
  • FIG. 13C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 13A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (or thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is generated. Observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on the spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). ). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • an oxide semiconductor having a low carrier density for the transistor (more specifically, see Embodiment 2).
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier density may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ . 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible (more specifically, see Embodiment 2).
  • the semiconductor wafer 4800 shown in FIG. 14A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous step. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 14B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 14A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 14C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 14C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 14D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on the package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of storage devices 4710 are provided on the interposer 4731.
  • the storage device 4710 may be, for example, a chip 4800a, a storage device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • the semiconductor device 4735 integrated circuits such as a CPU, GPU, FPGA, and storage device can be used. In the present specification and the like, the semiconductor device is a general device that can function by utilizing the semiconductor characteristics.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the storage device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 14D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land-GPU
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the storage device is, for example, the storage of various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital still cameras, video cameras, recording / playback devices, navigation systems, game machines, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things) terminal devices, health care, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • 15A to 15J and 16A to 16E show how each electronic device includes an electronic component 4700 or an electronic component 4730 having the storage device.
  • the information terminal 5500 shown in FIG. 15A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 15B shows an information terminal 5900 which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • FIG. 15C shows a desktop information terminal 5300.
  • the desktop type information terminal 5300 includes a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples of electronic devices, which are shown in FIGS. 15A to 15C, respectively.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. It can.
  • Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 15D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the storage device can be applied to the electric refrigerator-freezer 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator-freezer 5800 can hold a temporary file generated when transmitting the information in the storage device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Equipment, washing machines, dryers, audiovisual equipment, etc. can be mentioned.
  • FIG. 15E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 15F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel or stick as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 15F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used, and instead, a camera, a depth sensor, a microphone, and the like are provided and operated by the gesture and / or voice of the game player.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500 can be realized. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 15E As an example of the game machine, a portable game machine is shown in FIG. 15E and a stationary game machine is shown in FIG. 15F, but the electronic device according to one aspect of the present invention is not limited thereto.
  • the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the storage device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 15G shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device for displaying such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information, it is necessary for, for example, in an automatic driving system of an automobile 5700, a road guidance, a system for predicting danger, and the like. It can be used to temporarily retain information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be held.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like.
  • FIG. 15H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • the digital camera 6240 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 15I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the storage device described above, the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 15J is a schematic cross-sectional view showing an example of ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and performs pacing to the heart when the heart rate deviates from a specified range. Also, if pacing does not improve heart rate (such as fast ventricular tachycardia or ventricular fibrillation), electric shock treatment is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the storage device described in the above embodiment can be applied to a computer such as a PC and an expansion device for an information terminal.
  • FIG. 16A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC via, for example, USB.
  • FIG. 16A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 16B is a schematic view of the appearance of the SD card
  • FIG. 16C is a schematic view of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the writing circuit, the low driver, the reading circuit, and the like provided in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD The storage device described in the above embodiment can be applied to an SSD that can be attached to an electronic device such as an information terminal.
  • FIG. 16D is a schematic view of the appearance of the SSD
  • FIG. 16E is a schematic view of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used as the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5156 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 17A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5600 may be referred to as a supercomputer.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 17B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 17C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 17C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, interfaces for supplying power to the PC card 5621, inputting signals, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB, SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and by inserting the terminal into a socket (not shown) included in the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. Can be connected to.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected to the wiring provided by the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, for example, large-scale calculations necessary for learning artificial intelligence and inference can be performed.
  • the storage device of one aspect of the present invention By using the storage device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size, speed, or power consumption of the electronic devices. Further, since the storage device of one aspect of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, peripheral circuits, and the module. Further, by using the storage device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.

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Abstract

メモリセル層の積層数が多い３次元構造のＮＡＮＤ型フラッシュメモリにおいて、配線の数が少ない記憶装置を提供する。 ＯＳトランジスタを用いてデコーダを構成する。ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、前記デコーダは、３次元構造のＮＡＮＤ型フラッシュメモリの上方に積層して設けることができる。これにより、メモリセル層と概略垂直に設けられる配線の数を少なくすることができる。

Description

記憶装置、および電子機器
本発明は、記憶装置に関する。特に、３次元構造のＮＡＮＤ型フラッシュメモリに関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ：ＰＣ）やサーバー（Ｓｅｒｖｅｒ）などの情報処理装置に使用されるソリッドステートドライブ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ：ＳＳＤ）、またＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＳＤカードなどに使用される不揮発性の記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、半導体プロセスの微細化、一つのメモリセルに２ビット（４値）以上のデータを記憶する多値化、メモリセル層を複数積層する３次元化等により、近年、記憶容量の大容量化が進められている。
一方、トランジスタのチャネル形成領域に酸化物半導体または金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ともいう）が知られている。ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）特性を有し、注目を集めている。また、ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、ＯＳトランジスタは、例えば、半導体基板に形成された他のトランジスタ上などに積層して設けることができる。
また、酸化物半導体において、単結晶でも非晶質でもないＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献３、参照）。非特許文献１および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６
メモリセル層を複数積層したＮＡＮＤ型フラッシュメモリ（本明細書等では、３次元構造のＮＡＮＤ型フラッシュメモリ、３Ｄ　ＮＡＮＤ、ともいう）において、積層するメモリセル層の層数を増やすことで、記憶容量の大容量化が進められている。積層するメモリセル層の層数は９６層が実用化され、近年、１００層以上の開発が進められている。
しかし、３次元構造のＮＡＮＤ型フラッシュメモリにおいて積層するメモリセル層の層数が増えると、各メモリセル層に情報を伝えるため、メモリセル層と概略垂直に設けられる配線の数も増え、チップ面積が大きくなる（チップの面積効率が低くなる）という課題があった。
本発明の一形態は、メモリセル層と概略垂直に設けられる配線の数が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。または、本発明の一形態は、積層するメモリセル層の層数を増やしても、メモリセル層と概略垂直に設けられる配線数の増加が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。または、本発明の一形態は、チップの面積効率が高い、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層にはデコーダが設けられ、第二の層にはメモリセル部が設けられ、第三の層には回路が設けられる。回路は、デコーダおよびメモリセル部を、制御する機能を有し、デコーダは、メモリセル部の一部を、選択または非選択とする機能を有する。第二の層の少なくとも一部は、第三の層の上方に積層して設けられ、第一の層の少なくとも一部は、第二の層の上方に積層して設けられる。
また、本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層にはデコーダが設けられ、第二の層にはメモリセル部が設けられ、第三の層には回路が設けられる。回路は、デコーダおよびメモリセル部を、制御する機能を有し、回路は、デコーダに、選択信号を出力する機能を有する。メモリセル部は、３次元構造のＮＡＮＤ型メモリ素子を有し、デコーダは、選択信号に応じて、メモリセル部の一部を選択または非選択とする信号を、メモリセル部に出力する機能を有する。第二の層の少なくとも一部は、第三の層の上方に積層して設けられ、第一の層の少なくとも一部は、第二の層の上方に積層して設けられる。
また、上記形態において、第三の層は単結晶シリコン基板を有し、回路は、単結晶シリコン基板に形成された第一のトランジスタを有する。デコーダは第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第三の層はＳＯＩ基板を有し、回路は、ＳＯＩ基板に形成された第一のトランジスタを有する。デコーダは第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、上記形態の記憶装置を有する、電子機器である。
本発明の一形態により、メモリセル層と概略垂直に設けられる配線の数が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することができる。または、本発明の一形態により、積層するメモリセル層の層数を増やしても、メモリセル層と概略垂直に設けられる配線数の増加が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することができる。または、本発明の一形態により、チップの面積効率が高い、３次元構造のＮＡＮＤ型フラッシュメモリを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１は、記憶装置の構成例を示す斜視概略図である。
図２は、記憶装置の構成例を示すブロック図である。
図３は、記憶装置の一部の構成例を示すブロック図である。
図４は、記憶装置に含まれている回路の構成例を説明するブロック図である。
図５Ａ乃至図５Ｃは、記憶装置に含まれている回路の構成例を説明する回路図である。
図６は、記憶装置の構成例を示す断面図である。
図７は、記憶装置の構成例を示す断面図である。
図８Ａ乃至図８Ｃは、トランジスタの構造例を示す断面図である。
図９Ａは、トランジスタの構造例を示す上面図である。図９Ｂ、図９Ｃは、トランジスタの構造例を示す断面図である。
図１０Ａは、トランジスタの構造例を示す上面図である。図１０Ｂ、図１０Ｃは、トランジスタの構造例を示す断面図である。
図１１Ａ、図１１Ｂは、トランジスタの構造例を示す断面図である。
図１２Ａ、図１２Ｂは、トランジスタの構造例を示す断面図である。
図１３Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図１３Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１３Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１４Ａは、半導体ウェハの一例を示す斜視図である。図１４Ｂは、チップの一例を示す斜視図である。図１４Ｃ、図１４Ｄは、電子部品の一例を示す斜視図である。
図１５Ａ乃至図１５Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図１６Ａ乃至図１６Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図１７Ａ乃至図１７Ｃは、電子機器の一例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
一般に、「容量素子」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。また、本明細書等において、「容量素子」は、２つの電極が絶縁体を介して向かい合う構成を有したもの以外に、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ソースと、ドレインと、ゲートとを含む、少なくとも三つの端子を有する素子である。そして、ソース（ソース端子、ソース領域、または、ソース電極）とドレイン（ドレイン端子、ドレイン領域、または、ドレイン電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを用いる場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体、を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。
＜記憶装置の構成例＞
図１は、本発明の一形態に係わる記憶装置１００の構成例を示す斜視概略図である。記憶装置１００は、回路層Ａ１、回路層Ａ２、配線層Ａ３、ＮＡＮＤフラッシュ層ＮＦＬ、および導電体Ｍ１乃至導電体Ｍ３を有する。
図１に示すように、記憶装置１００は、回路層Ａ２の上方にＮＡＮＤフラッシュ層ＮＦＬが積層して設けられ、ＮＡＮＤフラッシュ層ＮＦＬの上方に配線層Ａ３が積層して設けられ、配線層Ａ３の上方に回路層Ａ１が積層して設けられた構造を有する。なお、配線層Ａ３は、回路層Ａ１に含まれるものとし、以後、必要がある場合を除いて説明を省略する。
回路層Ａ２と回路層Ａ１とは、導電体Ｍ１を介して電気的に接続され、回路層Ａ１とＮＡＮＤフラッシュ層ＮＦＬとは、導電体Ｍ２および導電体Ｍ３を介して電気的に接続される。
回路層Ａ１、ＮＡＮＤフラッシュ層ＮＦＬ、および回路層Ａ２には、それぞれ半導体特性を利用することで機能しうる回路が設けられており、回路層Ａ１にはデコーダＤＥＣが、ＮＡＮＤフラッシュ層ＮＦＬにはメモリセル部ＭＣＬが、回路層Ａ２には回路ＯＳＣが設けられている。また、一例として、デコーダＤＥＣは、回路層Ａ２と電気的に接続された複数の導電体Ｍ１、およびＮＡＮＤフラッシュ層ＮＦＬと電気的に接続された複数の導電体Ｍ２と重畳する領域に位置している。
また、記憶装置１００において、回路層Ａ２、ＮＡＮＤフラッシュ層ＮＦＬ、および配線層Ａ３によって記憶部が構成され、記憶部は、例えば、３次元構造のＮＡＮＤ型フラッシュメモリとすることができる。
なお、記憶部は、３次元構造のＮＡＮＤ型フラッシュメモリに限定されず、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、ＮＯＲ型フラッシュメモリであってもよい。また、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）などの不揮発性の記憶素子を用いた記憶部であってもよいし、または、前記記憶部を組み合わせてもよい。
回路ＯＳＣは、メモリセル部ＭＣＬおよびデコーダＤＥＣを制御する機能を有する。メモリセル部ＭＣＬは複数のメモリセルを有し、回路ＯＳＣに含まれる書き込み回路、読み出し回路などによってデータの書き込み、および読み出しが行われる。また、回路ＯＳＣが、ＮＡＮＤフラッシュ層ＮＦＬに含まれている複数のページのうち１ページを選択するとき、回路ＯＳＣは、回路層Ａ２と電気的に接続された複数の導電体Ｍ１を介してデコーダＤＥＣに選択信号を出力する。なお、本構成例において、回路層Ａ２からデコーダＤＥＣに送信される選択信号は、デジタル信号とする。
デコーダＤＥＣは、当該選択信号に応じて、ＮＡＮＤフラッシュ層ＮＦＬの１つのページを選択する機能を有する。デコーダＤＥＣは、一例として、ＮＡＮＤフラッシュ層ＮＦＬの選択されたページに対して、導電体Ｍ２および導電体Ｍ３を介して高レベル電位を出力し、ＮＡＮＤフラッシュ層ＮＦＬの選択されなかったページに対して、導電体Ｍ２および導電体Ｍ３を介して低レベル電位を出力する機能を有する。なお、導電体Ｍ１には、上述した選択信号以外の信号を伝える配線、定電位を供給する電源線など、他の配線が含まれるものとする。
回路ＯＳＣは、基板ＳＵＢに形成されたトランジスタを用いて構成される。基板ＳＵＢには、例えば、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、基板ＳＵＢに、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子を設けたもの、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板等を用いてもよい。更に、基板ＳＵＢに、可撓性基板（フレキシブル基板）を用いてもよい。
本実施の形態においては、基板ＳＵＢに、単結晶シリコン基板を用いた場合について説明する。なお、チャネル形成領域にシリコンを有するトランジスタを、本明細書等ではＳｉトランジスタと呼ぶ。
デコーダＤＥＣは、例えば、ＯＳトランジスタを用いて構成することができる。デコーダＤＥＣをＯＳトランジスタを用いて構成した場合、ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、デコーダＤＥＣは、回路ＯＳＣおよびメモリセル部ＭＣＬの上方に積層して設けることができる。具体的には、例えば、回路ＯＳＣおよびメモリセル部ＭＣＬをＳｉトランジスタを用いて構成し、その上方にデコーダＤＥＣを、ＯＳトランジスタを用いて構成することができる。なお、ＯＳトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである。
また、デコーダＤＥＣは、回路ＯＳＣおよびメモリセル部ＭＣＬとは異なるプロセスで作製することができる。ＯＳトランジスタは、Ｓｉトランジスタよりも形成温度を低くすることができるため、デコーダＤＥＣをＯＳトランジスタを用いて構成することで、回路ＯＳＣおよびメモリセル部ＭＣＬに含まれているＳｉトランジスタに与える熱の影響を少なくすることができる。また、回路ＯＳＣおよびメモリセル部ＭＣＬの上方にデコーダＤＥＣが重畳するため、記憶装置１００の回路面積の増加を抑えることができる。
ところで、回路層Ａ１にデコーダＤＥＣを設けない（記憶装置１００はデコーダＤＥＣを有さない）場合、回路層Ａ２から回路層Ａ１を介してＮＡＮＤフラッシュ層ＮＦＬに選択信号を送信する配線の数は、ＮＡＮＤフラッシュ層ＮＦＬに含まれるページ数の数だけ必要となる。一方、回路層Ａ１にデコーダＤＥＣを設ける場合、回路層Ａ２から回路層Ａ１への選択信号はデジタル信号である。回路層Ａ２から回路層Ａ１への選択信号をデジタル信号にすることによって、回路層Ａ２から回路層Ａ１への配線の数、つまり導電体Ｍ１の数を、回路層Ａ１にデコーダＤＥＣを設けない場合よりも少なくすることができる。
例えば、ＮＡＮＤフラッシュ層ＮＦＬのページ数をＸ（Ｘは２ｋを満たす整数であり、ｋは１以上の整数である）としたとき、回路層Ａ１にデコーダＤＥＣを設けない場合は、回路層Ａ２から回路層Ａ１への配線数は少なくともＸ本必要となる。一方、回路層Ａ１にデコーダＤＥＣを設けた場合、回路層Ａ２から回路層Ａ１への配線数を、“Ｙ＋ｌｏｇ２Ｘ”本（Ｙは０以上の整数である）とすることができる。なお、ＹはデコーダＤＥＣの電源など、選択信号以外の配線数を表している。
これにより、回路層Ａ１にデコーダＤＥＣを設けることで、導電体Ｍ１の数を少なくすることができる。すなわち、ＮＡＮＤフラッシュ層ＮＦＬの積層数を増加し、ＮＡＮＤフラッシュ層ＮＦＬに含まれるページ数が増えても、回路層Ａ１にデコーダＤＥＣを設けることで、回路層Ａ２から回路層Ａ１への配線の数を少なくすることでき、チップ面積が大きくならないようにすることができる（チップの面積効率を高めることができる）。
また、回路層Ａ２から回路層Ａ１への配線の数が少なくなるため、寄生抵抗の影響を小さくすることができ、例えば、寄生抵抗による消費電力の増加を小さくすることができる。また、回路層Ａ２から回路層Ａ１への配線の数が少なくなるため、寄生容量の影響を小さくすることができ、例えば、寄生容量によって記憶装置の駆動周波数が低下することを防ぐことができる。
次に、記憶装置１００の構成例について、図２に示すブロック図を用いて説明する。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
＜メモリセル部ＭＣＬ＞
メモリセル部ＭＣＬは、メモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、複数本のストリングＳＲＧを有する。ストリングＳＲＧは、配線ＢＬに電気的に接続されている。ストリングＳＲＧは、直列に電気的に接続された複数のトランジスタＣＴｒと、選択用のトランジスタＢＴｒおよびトランジスタＳＴｒとを有する。なお、１個のトランジスタＣＴｒは、セルトランジスタとして機能し、ストリングＳＲＧが有するメモリセルＭＣに含まれる。
一般的に、セルトランジスタは、ノーマリーオン特性で動作するトランジスタであり、制御ゲートと、電荷蓄積層とを有する。電荷蓄積層は、トンネル絶縁膜を介して、チャネル形成領域と重畳する領域に設けられ、制御ゲートは、ブロッキング膜を介して、電荷蓄積層と重畳する領域に設けられる。セルトランジスタは、制御ゲートに書き込み電位を印加し、かつセルトランジスタの第１端子、又は第２端子の一方に所定の電位を与えることによってトンネル電流が発生して、当該セルトランジスタのチャネル形成領域から電荷蓄積層に電子が注入される。これにより、電荷蓄積層に電子が注入されたセルトランジスタでは、しきい値電圧が高くなる。なお、電荷蓄積層の代わりとして、浮遊ゲートを用いてもよい。
トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域は、例えば、シリコン、ゲルマニウム、ガリウムヒ素、シリコンカーバイド（ＳｉＣ）、実施の形態３で説明する金属酸化物などのいずれか一つ、又は上記から選ばれた複数の材料を有することが好ましい。
特に、当該チャネル形成領域において、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一つ、又は複数選ばれた金属酸化物が含まれる場合、当該金属酸化物は、ワイドギャップ半導体として機能することがあり、当該金属酸化物がチャネル形成領域に含まれているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒは、オフ電流が非常に小さい特性を有する。つまり、オフ状態となっているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒにおけるリーク電流を小さくすることができるため、記憶装置の消費電力を低減することができる場合がある。
なお、図２では、トランジスタＢＴｒおよびトランジスタＳＴｒが、メモリセル部ＭＣＬに形成される例を示したが、トランジスタＢＴｒおよびトランジスタＳＴｒは、回路ＯＳＣに形成されてもよい。
また、メモリセルアレイＭＣＡは、ストリングＳＲＧ内に、複数のメモリセルＭＣを有する。複数のメモリセルＭＣは、行列状（マトリクス状、ともいう）に配置されている。なお、図２のメモリセルアレイＭＣＡは、１列にｍ個、１行にｎ個、合計ｍ×ｎ個のメモリセルＭＣを有する（ｍ、ｎは２以上の整数である）。また、図２では、ｉ行ｊ列（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣを、ＭＣ［ｉ，ｊ］と表記している。但し、図２では、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｉ，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｊ］、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｍ，ｊ］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｉ，ｎ］、メモリセルＭＣ［ｍ，ｎ］のみ図示しており、それ以外のメモリセルＭＣについては図示を省略している。
図２に示す配線ＤＬ、配線ＷＬ、配線ＢＬ、配線ＣＬ、配線ＢＳＬ、配線ＳＳＬは、図１に示す導電体Ｍ１乃至導電体Ｍ３に相当する。例えば、配線ＤＬは、回路ＯＳＣがデコーダＤＥＣに選択信号を出力する配線であって、導電体Ｍ１に相当し、配線ＷＬは、複数のワード線であって、導電体Ｍ２および導電体Ｍ３に相当する。配線ＷＬのそれぞれは、行毎にメモリセルＭＣと電気的に接続されている。また、配線ＢＬは、複数のビット線であって、配線ＢＬのそれぞれは、列毎にメモリセルＭＣと電気的に接続され、配線ＣＬは電源線である。配線ＢＬおよび配線ＣＬは、例えば、導電体Ｍ１および配線層Ａ３を介して、メモリセルアレイＭＣＡと電気的に接続される。
次に、配線ＢＬに電気的に接続されているストリングＳＲＧの接続構成を説明する。トランジスタＢＴｒのソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタＳＴｒのソースまたはドレインの一方は、配線ＣＬに電気的に接続されている。直列に電気的に接続されている複数のトランジスタＣＴｒの一端には、トランジスタＢＴｒのソースまたはドレインの他方が電気的に接続され、直列に電気的に接続されている複数のトランジスタＣＴｒの他端には、トランジスタＳＴｒのソースまたはドレインの他方が電気的に接続されている。
配線ＢＳＬ、配線ＳＳＬは、書き込み、読み出し、消去などの動作を行うときに、当該動作を施されるストリングを選択するための配線として機能する。配線ＢＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＢＴｒのゲートに電気的に接続され、配線ＳＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＳＴｒのゲートに電気的に接続されている。
なお、図２において、メモリセル部ＭＣＬは、１本の配線ＢＬにつき１本のストリングＳＲＧが電気的に接続されている構成としているが、本発明の一態様は、これに限定されない。例えば、図３に示すとおり、メモリセル部ＭＣＬは、１本の配線ＢＬにつき複数本のストリングＳＲＧが電気的に接続された構成としてもよい。なお、図３のブロック図では、メモリセル部ＭＣＬと、回路ＯＳＣの一部について図示している。
＜回路ＯＳＣ＞
回路ＯＳＣは、制御回路ＣＴＲと、回路ＰＲＰＨと、出力回路ＯＵＴＰとを有する。制御回路ＣＴＲには、例えば、記憶装置１００の外部から制御信号ＣＳ（クロック信号、チップイネーブル信号、書き込みイネーブル信号、アドレス信号など）およびデータ信号ＷＤＡＴＡが入力される。
制御回路ＣＴＲは、回路ＰＲＰＨにアクセスして、メモリセル部ＭＣＬへのデータの書き込みを行う機能、およびメモリセル部ＭＣＬからデータの読み出しを行う機能を有する。
すなわち、制御回路ＣＴＲは、記憶装置１００の外部から制御信号ＣＳによる書き込み命令とデータ信号ＷＤＡＴＡが入力された場合、データ信号ＷＤＡＴＡをメモリセル部ＭＣＬへ書き込む。また、制御回路ＣＴＲは、記憶装置１００の外部から制御信号ＣＳによる読み出し命令が入力された場合、メモリセル部ＭＣＬからデータを読み出し、出力回路ＯＵＴＰに出力する。出力回路ＯＵＴＰは、データ信号ＲＤＡＴＡとして、記憶装置１００の外部へ出力する。なお、書き込み命令、読み出し命令には、アドレス信号が含まれるものとする。
また、制御回路ＣＴＲは、メモリセル部ＭＣＬからデータを読み出した際、エラー検出および訂正を行う機能（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、ともいう）を有していてもよい。なお、制御回路ＣＴＲが処理する信号、および制御回路ＣＴＲの機能は、これらに限定されるものではなく、必要に応じて他の信号を入力（または、出力）してもよいし、制御回路ＣＴＲは他の機能を有していてもよい。
回路ＰＲＰＨは、例えば、回路ＷＬＤと、回路ＢＬＤと、回路ＣＶＣとを有する。回路ＷＬＤは、ワード線ドライバ回路として機能する。なお、本実施の形態において、回路ＷＬＤは、配線ＤＬと電気的に接続され、デコーダＤＥＣに選択信号を出力する。回路ＢＬＤは、ビット線ドライバ回路として機能し、配線ＢＬと電気的に接続されている。回路ＣＶＣは、定電位を生成し、かつ当該定電位を出力する電源として機能し、配線ＣＬと電気的に接続されている。なお、回路ＣＶＣは、回路ＰＲＰＨに含まれていなくてもよく、例えば、記憶装置１００の外部に設けられていてもよい。この場合、記憶装置１００は、外部からメモリセル部ＭＣＬに定電位が与えられる構成となる。
＜デコーダＤＥＣ＞
次に、回路層Ａ１に含まれるデコーダＤＥＣについて説明する。
回路層Ａ１は、ＮＡＮＤフラッシュ層ＮＦＬより上方に積層して設けられるため、回路層Ａ２およびＮＡＮＤフラッシュ層ＮＦＬとは異なるプロセスで作製することができる。また、回路層Ａ１に含まれている回路は、同一のプロセスによって作製することができる。例えば、同一のプロセスとして、ＯＳトランジスタを形成するプロセスとすることができる。
ところで、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合がある。そのため、回路層Ａ１を、ＯＳトランジスタを用いて回路を構成する場合、当該回路は、単極性回路とすることが好ましい。
図４は、図１に示した回路層Ａ１に含まれているデコーダＤＥＣの回路の構成例を示している。なお、デコーダＤＥＣとの電気的な接続を示すため、回路層Ａ２も図示している。
図４に示すデコーダＤＥＣは、回路層Ａ２から、配線ＤＬを介して送信される選択信号を受け取って、当該選択信号に応じて、ＮＡＮＤフラッシュ層ＮＦＬの１つのページを選択する機能を有する。また、デコーダＤＥＣは、一例として、ＮＡＮＤフラッシュ層ＮＦＬの選択されたページに対して、配線ＷＬを介して高レベル電位を出力し、ＮＡＮＤフラッシュ層ＮＦＬの選択されなかったページに対して、配線ＷＬを介して低レベル電位を出力する機能を有する。
配線ＤＬは、一例として、図１における導電体Ｍ１に含まれる配線に相当する。また、配線ＷＬは、図１における導電体Ｍ２および導電体Ｍ３に含まれる配線に相当する。
なお、ここでのＮＡＮＤフラッシュ層ＮＦＬのページ数は、一例として、Ｘとする。そのため、配線ＷＬの本数はＸ本となる。また、回路層Ａ２から送信されるデジタル信号は、一例として、“Ｙ＋ｌｏｇ２Ｘ”ビットであるとする。そのため、配線ＤＬの本数は“Ｙ＋ｌｏｇ２Ｘ”本となる。
また、上記より、ここでの回路層Ａ２は、ＮＡＮＤフラッシュ層ＮＦＬに含まれる１ページのアドレスを示す“Ｙ＋ｌｏｇ２Ｘ”ビットの信号を生成する機能を有するものとする。
デコーダＤＥＣは、一例として、インバータ回路ＩＮＶ［１］乃至インバータ回路ＩＮＶ［Ｙ＋ｌｏｇ２Ｘ］と、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］と、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］とを有する。
配線ＤＬ［ｔ］（ｔは１以上Ｙ＋ｌｏｇ２Ｘ以下の整数である）は、インバータ回路ＩＮＶ［ｔ］の入力端子に電気的に接続されている。また、配線ＤＬ［ｔ］は、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］のそれぞれの第１入力端子から選ばれた一つ、または複数と電気的に接続されている。また、インバータ回路ＩＮＶ［ｔ］の出力端子は、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］のそれぞれの第２入力端子から選ばれた一つ、または複数と電気的に接続されている。
なお、デコーダＤＥＣは、ＸおよびＹの値によって、回路構成が異なる。そのため、上記のデコーダＤＥＣの記載では、デコーダＤＥＣに含まれている回路の詳細な電気的な接続の説明を省略している。また、図４では、デコーダＤＥＣの詳細な回路構成の図示を省略している。
ＮＡＮＤ回路ＮＡ［ｓ］（ｓは１以上Ｘ以下の整数である）の出力端子は、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］の入力端子と電気的に接続され、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］の出力端子は、配線ＷＬ［ｓ］と電気的に接続されている。
なお、配線ＤＬ［ｔ］、インバータ回路ＩＮＶ［ｔ］、ＮＡＮＤ回路ＮＡ［ｓ］、インバータ回路ＯＩＶ［ｓ］、配線ＷＬ［ｓ］は、図４に図示していない。
＜単極性回路＞
次に、デコーダＤＥＣに含まれている、インバータ回路ＩＮＶ［１］乃至インバータ回路ＩＮＶ［Ｙ＋ｌｏｇ２Ｘ］、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］のそれぞれの構成例について説明する。
上述した通り、デコーダＤＥＣは回路層Ａ１に含まれているため、デコーダＤＥＣに含まれているインバータ回路ＩＮＶ［１］乃至インバータ回路ＩＮＶ［Ｙ＋ｌｏｇ２Ｘ］、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］は、ＯＳトランジスタを用いた単極性回路とすることが好ましい。
図５Ａは単極性回路であって、インバータ回路ＩＮＶ［１］乃至インバータ回路ＩＮＶ［Ｙ＋ｌｏｇ２Ｘ］、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］などに適用できる、インバータ回路の構成例である。
図５Ａに示している端子ＩＴは、当該インバータ回路の入力端子に相当し、端子ＯＴは、当該インバータ回路の出力端子に相当する。
当該インバータ回路は、一例として、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４と、容量ＣＡ１とを有する。
なお、本明細書等において、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４は、回路層Ａ１に含まれている他の回路と同様のプロセスで作製できるトランジスタであることが好ましい。また、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４のそれぞれのチャネル形成領域に含まれる材料は、回路層Ａ１に含まれている他のトランジスタのチャネル形成領域に含まれる材料と同じであることが好ましい。例えば、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４のそれぞれは、ＯＳトランジスタであることが好ましい。
トランジスタＴｒＡ１の第１端子は、トランジスタＴｒＡ１のゲートと、配線ＶＨＬと、に電気的に接続され、トランジスタＴｒＡ１の第２端子は、トランジスタＴｒＡ２の第１端子と、トランジスタＴｒＡ３のゲートと、容量ＣＡ１の第１端子と、に電気的に接続され、トランジスタＴｒＡ２の第２端子は、配線ＶＬＬに電気的に接続されている。端子ＩＴは、トランジスタＴｒＡ２のゲートと、トランジスタＴｒＡ４のゲートと、に電気的に接続されている。トランジスタＴｒＡ３の第１端子は、配線ＶＨＬに電気的に接続され、トランジスタＴｒＡ３の第２端子は、トランジスタＴｒＡ４の第１端子と、容量ＣＡ１の第２端子と、端子ＯＴと、に電気的に接続されている。トランジスタＴｒＡ４の第２端子は、配線ＶＬＬに電気的に接続されている。
配線ＶＨＬ、配線ＶＬＬのそれぞれは、定電位を与える配線として機能する。特に、配線ＶＨＬが与える電位は、高レベル電位（以下、ＶＤＤと呼称する）であるのが好ましく、配線ＶＬＬが与える電位は、低レベル電位（以下、ＶＳＳと呼称する）であるのが好ましい。
次に、当該インバータ回路の動作について説明する。例えば、端子ＩＴにＶＳＳが入力されたとき、トランジスタＴｒＡ２およびトランジスタＴｒＡ４は、オフ状態となる。また、トランジスタＴｒＡ１は、ダイオード接続となっているため、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）の電位は上昇する。トランジスタＴｒＡ１のしきい値電圧をＶｔｈＡ１としたとき、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）の電位がＶＤＤ−ＶｔｈＡ１に達すると、トランジスタＴｒＡ１はオフ状態となる。つまり、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）は電気的に浮遊状態となる。また、このとき、トランジスタＴｒＡ３のソースに対するゲートの電圧がトランジスタＴｒＡ３のしきい値電圧よりも高くなるものとし、トランジスタＴｒＡ３がオン状態となる。ここで、端子ＯＴが定電位を与える配線などに接続されていない場合、端子ＯＴの電位は、配線ＶＨＬから流れる電流によって高くなる。容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）は電気的に浮遊状態となっているため、端子ＯＴの電位が高くなると、容量ＣＡ１の容量結合によって、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）の電位も高くなる。これによって、トランジスタＴｒＡ３はオン状態を維持することができ、最終的に、端子ＯＴの電位はＶＤＤとなる。
また、例えば、端子ＩＴにＶＤＤが入力されたとき、トランジスタＴｒＡ２およびトランジスタＴｒＡ４は、オン状態となる。このとき、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）の電位は、ＶＳＳ以上ＶＤＤ以下の電位となる。また、このとき、トランジスタＴｒＡ３のソースに対するゲートの電圧がトランジスタＴｒＡ３のしきい値電圧よりも低くなるものとし、トランジスタＴｒＡ３がオフ状態となる。また、トランジスタＴｒＡ４がオン状態となっているため、端子ＯＴから配線ＶＬＬに電流が流れ、最終的に、端子ＯＴの電位はＶＳＳとなる。
図５Ａのインバータ回路は、上述のとおり、容量ＣＡ１の第１端子（トランジスタＴｒＡ３のゲート）が電気的に浮遊状態のとき、トランジスタＴｒＡ３の第２端子とゲートとの間に電気的に接続されている容量ＣＡ１によって、トランジスタＴｒＡ３のソースに対するゲートの電圧を保持することができる。このため、端子ＩＴにＶＳＳの電位が入力されたとき、端子ＯＴの電位をＶＤＤまで高くすることができる。
なお、図５Ａに示すインバータ回路は、図５Ｂに示すインバータ回路に構成を変更することができる。図５Ｂのインバータ回路は、図５Ａに示すインバータ回路のトランジスタＴｒＡ１乃至トランジスタＴｒＡ４にバックゲートを設けた構成となっている。なお、図５Ｂのインバータ回路では、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４の全てにバックゲートを設けた構成としているが、図５Ａに示すトランジスタＴｒＡ１乃至トランジスタＴｒＡ４から選ばれた一つ、または複数のトランジスタに対してバックゲートを設けた構成としてもよい。また、図５Ｂには、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、図５Ｂだけでなく、明細書の他の箇所に記載されているトランジスタ、または他の図面に図示されているトランジスタについても同様に、バックゲートを設けてもよい。
図５Ｃは、単極性回路であって、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］に適用できる、ＮＡＮＤ回路の構成例である。
図５Ｃは、端子ＩＴ１、端子ＩＴ２は当該ＮＡＮＤ回路の入力端子に相当し、端子ＯＴは当該ＮＡＮＤ回路の出力端子に相当する。
当該ＮＡＮＤ回路は、トランジスタＴｒＢ１乃至トランジスタＴｒＢ６と、容量ＣＢ１とを有する。
なお、本明細書等において、トランジスタＴｒＢ１乃至トランジスタＴｒＢ６は、トランジスタＴｒＡ１乃至トランジスタＴｒＡ４と同様に、回路層Ａ１に含まれている他の回路と同様のプロセスで作製できるトランジスタであることが好ましい。また、トランジスタＴｒＢ１乃至トランジスタＴｒＢ６のそれぞれのチャネル形成領域に含まれる材料は、回路層Ａ１に含まれている他のトランジスタのチャネル形成領域に含まれる材料と同じであることが好ましい。例えば、トランジスタＴｒＢ１乃至トランジスタＴｒＢ６のそれぞれは、ＯＳトランジスタであることが好ましい。
トランジスタＴｒＢ１の第１端子は、トランジスタＴｒＢ１のゲートと、配線ＶＨＬとに電気的に接続され、トランジスタＴｒＢ１の第２端子は、トランジスタＴｒＢ２の第１端子と、トランジスタＴｒＢ４のゲートと、容量ＣＢ１の第１端子とに電気的に接続され、トランジスタＴｒＢ２の第２端子は、トランジスタＴｒＢ３の第１端子と電気的に接続され、トランジスタＴｒＢ３の第２端子は、配線ＶＬＬと電気的に接続されている。端子ＩＴ１は、トランジスタＴｒＢ２のゲートと、トランジスタＴｒＢ５のゲートとに電気的に接続され、端子ＩＴ２は、トランジスタＴｒＢ３のゲートと、トランジスタＴｒＢ６のゲートとに電気的に接続されている。トランジスタＴｒＢ４の第１端子は、配線ＶＨＬと電気的に接続され、トランジスタＴｒＢ４の第２端子は、容量ＣＢ１の第２端子と、トランジスタＴｒＢ５の第１端子と、端子ＯＴとに電気的に接続されている。トランジスタＴｒＢ５の第２端子は、トランジスタＴｒＢ６の第１端子と電気的に接続され、トランジスタＴｒＢ６の第２端子は、配線ＶＬＬと電気的に接続されている。
配線ＶＨＬ、配線ＶＬＬのそれぞれについては、図５Ａの配線ＶＨＬ、配線ＶＬＬのそれぞれの説明を参酌する。
次に、図５ＣのＮＡＮＤ回路の動作例について説明する。当該ＮＡＮＤ回路において、例えば、端子ＩＴ１または端子ＩＴ２の少なくとも一方にＶＳＳの電位が入力されたとき、トランジスタＴｒＢ５またはトランジスタＴｒＢ６の少なくとも一方がオフ状態となるため、配線ＶＬＬと端子ＯＴとの間が非導通状態となる。また、当該ＮＡＮＤ回路は、図５Ａのインバータ回路の動作例と同様に、容量ＣＢ１の第１端子（トランジスタＴｒＢ４のゲート）が電気的に浮遊状態のとき、トランジスタＴｒＢ４の第２端子とゲートとの間に電気的に接続されている容量ＣＢ１によって、トランジスタＴｒＢ４のソースに対するゲートの電圧を保持することができる。このため、端子ＩＴ１及び／又は端子ＩＴ２にＶＳＳの電位が入力されたとき、端子ＯＴの電位をＶＤＤまで高くすることができる。
また、例えば、当該ＮＡＮＤ回路において、端子ＩＴ１および端子ＩＴ２のそれぞれにＶＤＤの電位が入力されたとき、トランジスタＴｒＢ５およびトランジスタＴｒＢ６がオン状態となるため、配線ＶＬＬと端子ＯＴとの間が導通状態となる。また、容量ＣＢ１の第１端子（トランジスタＴｒＢ４のゲート）の電位は、ＶＳＳ以上ＶＤＤ以下の電位となる。このとき、トランジスタＴｒＢ４のソースに対するゲートの電圧がトランジスタＴｒＢ４のしきい値電圧よりも低くなるものとし、トランジスタＴｒＢ４がオフ状態となる。そのため、端子ＩＴ１および端子ＩＴ２のそれぞれにＶＤＤの電位が入力されたとき、端子ＯＴの電位はＶＳＳとなる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した、記憶装置１００を構成するトランジスタの構造例について説明する。図６は、回路層Ａ２およびＮＡＮＤフラッシュ層ＮＦＬの断面構成例を示し、図７は、ＮＡＮＤフラッシュ層ＮＦＬおよび回路層Ａ１の断面構成例を示す。なお、本実施の形態では、基板ＳＵＢに単結晶シリコン基板を用い、ＮＡＮＤフラッシュ層ＮＦＬに３次元構造のＮＡＮＤ型メモリ素子を有し、回路層Ａ１にＯＳトランジスタを形成した場合について説明する。
図６および図７において、回路層Ａ２にはトランジスタ３００が形成され、ＮＡＮＤフラッシュ層ＮＦＬにはトランジスタ７００、複数のトランジスタ８００、およびトランジスタ９００が形成され、回路層Ａ１にはトランジスタ５００が形成される。
なお、トランジスタ７００は図２におけるトランジスタＢＴｒに相当し、トランジスタ８００は図２におけるトランジスタＣＴｒに相当し、トランジスタ９００は図２におけるトランジスタＳＴｒに相当する。また、トランジスタ３００は回路ＯＳＣを構成するトランジスタの一つであり、トランジスタ５００はデコーダＤＥＣを構成するトランジスタの一つであり、容量素子６００は、例えば容量ＣＡ１に相当する。
トランジスタ５００は第１のゲート（トップゲート、フロントゲート、または単に、ゲート、ともいう）に加えて、第２のゲート（ボトムゲート、バックゲート、ともいう）を有する。トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は薄膜法などの手法を用いて形成できるため、上記実施の形態では、これを用いてデコーダＤＥＣを構成することにより、デコーダＤＥＣは、回路ＯＳＣおよびメモリセル部ＭＣＬの上方に積層して設けることができる。
また、図８Ａはトランジスタ５００のチャネル長方向の断面図であり、図８Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図８Ｃはトランジスタ３００のチャネル幅方向の断面図である。図６および図７に示すように、本実施の形態で説明する記憶装置１００において、ＮＡＮＤフラッシュ層ＮＦＬは回路層Ａ２の上方に設けられ、回路層Ａ１は、回路層Ａ２およびＮＡＮＤフラッシュ層ＮＦＬの上方に設けられている。
＜回路層Ａ２の構成例＞
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図８Ｃに示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、導電体３２８および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
図６においては省略するが、絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、絶縁体３２６および導電体３３０上に、絶縁体３２４と同様に水素に対するバリア性を有する絶縁体を設け、当該絶縁体に水素に対するバリア性を有する導電体を形成することが好ましい。水素に対するバリア性を有する絶縁体が有する開口部に、水素に対するバリア性を有する導電体が形成されることで、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体と接する構造であることが好ましい。なお、図６においては、絶縁体３２６および導電体３３０上に、水素に対するバリア性を有する絶縁体３５０が設けられている。
＜ＮＡＮＤフラッシュ層ＮＦＬの構成例＞
図６に示すＮＡＮＤフラッシュ層ＮＦＬは、回路層Ａ２の上方に設けられている。また、ＮＡＮＤフラッシュ層ＮＦＬは、回路層Ａ２の上方において、絶縁体１１１乃至絶縁体１１７、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３、導電体１５１乃至導電体１５６、半導体１４１乃至半導体１４３を有する。
絶縁体１１１は、回路層Ａ２の上方に設けられ、絶縁体１１１が下地膜としての機能を有する場合、絶縁体１１１は、例えば、平坦性のよい成膜方法によって形成されることが好ましい。
絶縁体１１１としては、例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることができる。また、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、タンタルなどから選ばれた材料を含む絶縁体を、単層または積層で用いることができる。
導電体１５１は、絶縁体１１１に積層して設けられている。導電体１５１は、図２における配線ＣＬとして機能する場合がある。
導電体１５１としては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、実施の形態３で説明する金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、チタン、タンタルなどの金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例えば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合がある。
導電体１５１の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することができる。
導電体１５１上には、絶縁体１１２、導電体１５２、絶縁体１１３、導電体１５３、及び絶縁体１１４が順に積層して設けられている。また、絶縁体１１４の上方には、導電体１５４、絶縁体１１５、導電体１５５、絶縁体１１６、導電体１５６、絶縁体１１７が設けられている。
絶縁体１１２乃至絶縁体１１７としては、例えば、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１２乃至絶縁体１１７としては、例えば、誘電率の低い材料を用いることが好ましい。絶縁体１１２乃至絶縁体１１７として、誘電率の低い材料を用いることで、導電体１５２乃至導電体１５６と、絶縁体１１２乃至絶縁体１１７によって生じる寄生容量の容量値を低くすることができる。そのため、メモリセル部ＭＣＬの駆動速度を向上することができる。
絶縁体１１２乃至絶縁体１１７の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
導電体１５２は、トランジスタ９００（図２におけるトランジスタＳＴｒ）のゲート、及び図２における配線ＳＳＬとして機能する。また、導電体１５３乃至導電体１５５は、複数のトランジスタ８００（図２におけるトランジスタＣＴｒ）のゲート、及び図２における配線ＷＬとして機能する。また、導電体１５６は、トランジスタ７００（図２におけるトランジスタＢＴｒ）のゲート、及び図２における配線ＢＳＬとして機能する。
導電体１５２乃至導電体１５６としては、例えば、導電体１５１と同様の材料を用いることができる。また、導電体１５２乃至導電体１５６の形成方法としては、導電体１５１と同様の方法を用いることができる。
また、絶縁体１１２乃至絶縁体１１７、導電体１５２乃至導電体１５６には、開口部が設けられている。当該開口部には、絶縁体１２１、絶縁体１２２、絶縁体１３１乃至絶縁体１３３、半導体１４１乃至半導体１４３が設けられている。
半導体１４１は、当該開口部の一部の側面、及び底面に接するように設けられている。具体的には、半導体１４１は、一部の導電体１５１上に設けられ、かつ開口部の側面の絶縁体１１２の一部を覆うように設けられている。
半導体１４１としては、例えば、不純物が拡散されたシリコンとするのが好ましい。当該不純物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、例えば、リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを用いることができる。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４１としては、シリコン以外では、キャリア密度の高い金属酸化物を適用できる場合がある。また、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
なお、後述する半導体１４２、半導体１４３に適用する材料は、半導体１４１と同じ材料であることが好ましく、半導体１４２のキャリア密度は、半導体１４１、半導体１４３よりも低いことが好ましい場合がある。
例えば、半導体１４１として、ｐ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、ボロン、アルミニウム、ガリウムなどのｐ型不純物を添加するのが好ましい。これにより、半導体１４１にはｐ型領域が形成される。また、例えば、ｎ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、リン、ヒ素などのｎ型不純物を添加するのが好ましい。これにより、半導体１４１にはｎ型領域が形成される。
また、半導体１４１として、一例として、金属酸化物を適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、金属元素などを添加するのが好ましい。これにより、半導体１４１においてキャリア密度を増やすことができる。特に、半導体１４１として実施の形態３で説明する金属酸化物を適用する場合、半導体１４１にはｎ型領域（ｎ＋領域）が形成される。また、半導体１４１に対して、金属元素などを添加するのではなく、水、水素などを添加後に熱処理を行って、半導体１４１に酸素欠損を生じさせてもよい。半導体１４１において酸素欠損が生じた領域にはｎ型領域が形成されるため、結果的に半導体１４１のキャリア密度が増えることになる。
絶縁体１２１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１２１は、半導体１４１上の一部と、開口部の側面の導電体１５２を覆うように設けられている。
絶縁体１２１は、トランジスタ９００のゲート絶縁膜として機能する。
絶縁体１２１としては、例えば、酸化シリコン、酸化窒化シリコンなどを用いることができる。特に、後述する半導体１４２として金属酸化物を用いる場合、絶縁体１２１は、加熱によって酸素を離脱する材料であることが好ましい。酸素を含む絶縁体１２１を半導体１４２として適用している金属酸化物に接して設けることにより、当該金属酸化物中の酸素欠損を低減し、トランジスタ９００の信頼性を向上させることができる。
絶縁体１２１の成膜方法に特に限定は無いが、絶縁体１２１は、絶縁体１１２、導電体１５２、及び絶縁体１１３に設けられた開口部の側面に形成されるため、被膜性の高い成膜方法が求められる。被膜性の高い成膜方法としては、例えば、ＡＬＤ法などが挙げられる。
絶縁体１３１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１３１は、当該開口部の側面の導電体１５３乃至導電体１５５を覆うように設けられている。そのため、絶縁体１３１は、開口部の側面の絶縁体１１４、絶縁体１１５も覆うように設けられている。
絶縁体１３２は、絶縁体１３１に接するように設けられている。また、絶縁体１３３は、絶縁体１３２に接するように設けられている。つまり、絶縁体１３１乃至絶縁体１３３は、当該開口部の側面から中心に向かって、順に積層されている。
絶縁体１３１は、トランジスタ８００のゲート絶縁膜として機能する。また、絶縁体１３２は、トランジスタ８００の電荷蓄積層として機能する。また、絶縁体１３３は、トランジスタ８００のトンネル絶縁膜として機能する。
絶縁体１３１としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１３１としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体１３１としては、これらを積層した絶縁体としてもよい。そして、絶縁体１３１を絶縁体１３３よりも厚くすることで、後述する半導体１４２から、絶縁体１３３を介して、絶縁体１３２に電荷の移動を行わせることができる。
絶縁体１３２としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることができる。ただし、絶縁体１３２に適用できる材料は、これらに限定されない。
絶縁体１３３としては、例えば、酸化シリコン、又は酸化窒化シリコンを用いることが好ましい。また、絶縁体１３３としては、例えば、酸化アルミニウム、酸化ハフニウム、又は、アルミニウム及びハフニウムを有する酸化物などを用いてもよい。また、絶縁体１３３としては、これらを積層した絶縁体としてもよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体１２２は、当該開口部の一部の側面に接するように設けられている。具体的には、開口部の側面の導電体１５６を覆うように設けられている。
絶縁体１２２は、トランジスタ７００のゲート絶縁膜として機能する。
絶縁体１２２としては、例えば、絶縁体１２１と同様の材料を用いることができる。また、絶縁体１２２の形成方法としては、絶縁体１２１と同様の方法とすることができる。
半導体１４２は、当該開口部において、形成された絶縁体１２１、絶縁体１３３、及び絶縁体１２２の側面に接するように、設けられている。
半導体１４２は、トランジスタ７００、トランジスタ８００、トランジスタ９００のチャネル形成領域、及びトランジスタ７００、トランジスタ８００、トランジスタ９００を直列に電気的に接続するための配線として機能する。
半導体１４２としては、例えば、シリコンを用いることが好ましい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４２としては、シリコン以外では、金属酸化物を適用できる場合がある。また、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
半導体１４３は、当該開口部に半導体１４１、半導体１４２、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３が形成された後に、当該開口部を埋めるように設けられる。具体的には、半導体１４３は、絶縁体１２２上、及び、半導体１４２上に接し、絶縁体１１７の側面に接するように、設けられる。
半導体１４３としては、例えば、半導体１４１と同様の材料にすることが好ましい。そのため、半導体１４１と半導体１４３のそれぞれの極性は等しくすることが好ましい。
なお、本発明の一形態に係わる記憶装置１００は、図６に示したメモリセル部ＭＣＬが有するＮＡＮＤ型メモリ素子の構成に限定されない。記憶装置１００に適用するＮＡＮＤ型メモリ素子は、図６に示したＮＡＮＤ型メモリ素子とは異なる構成としてもよい。
＜回路層Ａ１の構成例＞
絶縁体１１７の上方において、絶縁体３８２、および絶縁体３８４が順に積層して設けられている（図６または図７、参照）。また、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図８Ａ、図８Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図８Ａ、図８Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図８Ａ、図８Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図８Ａ、図８Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図７、及び図８Ａ、図８Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、記憶装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界とがつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５４４と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、スズ、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
なお、酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよいし、また有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。酸化物半導体として機能する金属酸化物については、他の実施の形態で説明する。
また、トランジスタ５００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア密度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア密度を用いる場合がある。つまり、本明細書等に記載の「キャリア密度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア密度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア密度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
その他、酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ガリウムヒ素などの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図８Ａに示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面、および絶縁体５２４の側面を覆い、絶縁体５２２と接するように設けられる。または、絶縁体５４４は絶縁体５２２と接していなくてもよく、絶縁体５２２と絶縁体５４４の間に絶縁体５２４が設けられていてもよい。その場合、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられる。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化シリコンを用いてもよい。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図８Ａ、図８Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
記憶装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、およびトランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図７では、導電体６１２、および導電体６１０は単層構造として示しているが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、ＯＳトランジスタを有する記憶装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、ＯＳトランジスタを有する記憶装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示すトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図９Ａ、図９Ｂおよび図９Ｃを用いてトランジスタ５１０Ａの構造例を説明する。図９Ａはトランジスタ５１０Ａの上面図である。図９Ｂは、図９Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図９Ｃは、図９Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９Ａ、図９Ｂおよび図９Ｃでは、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図９Ｂに示すように、トランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０５は、第２のゲート電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界とがつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。すなわち、先に記載のトランジスタ５００と同様に、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造である。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書等において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、アルミニウムおよびハフニウムを含む酸化窒化物、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図９Ｂ、図９Ｃには、第２のゲート絶縁膜として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図９Ｂでは単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電体５６０ｂに導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６として、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、ＯＳトランジスタを有する記憶装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。
＜トランジスタの構造例２＞
図１０Ａ、図１０Ｂおよび図１０Ｃを用いてトランジスタ５１０Ｂの構造例を説明する。図１０Ａはトランジスタ５１０Ｂの上面図である。図１０Ｂは、図１０Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１０Ｃは、図１０Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ａでは、絶縁体５７４の一部が絶縁体５８０に設けられた開口部内に設けられ、導電体５６０の側面を覆うように設けられている。一方で、トランジスタ５１０Ｂでは絶縁体５８０と絶縁体５７４の一部を除去して開口が形成されている。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５１０Ｂは、製造工程における高い温度（またはサーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５１０Ｂは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁体５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い記憶装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の記憶装置を提供することができる。
＜トランジスタの構造例３＞
図１１Ａ、図１１Ｂを用いてトランジスタ５１０Ｃの構造例を説明する。トランジスタ５１０Ｃはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１１Ａ、図１１Ｂに示す構成は、トランジスタ３００等、本発明の一形態に係わる記憶装置が有する他のトランジスタにも適用することができる。
図１１Ａは、トランジスタ５１０Ｃのチャネル長方向の断面図であり、図１１Ｂは、トランジスタ５１０Ｃのチャネル幅方向の断面図である。図１１Ａ、図１１Ｂに示すトランジスタ５１０Ｃは、絶縁体４０２及び絶縁体４０４を有する点、並びに絶縁体５５０が絶縁体５５０ａと絶縁体５５０ｂから構成される点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられ、導電体５４２ａの上面に接して導電体５７２ａが設けられ、領域５４３ａの上面に接して導電体５３２ａが設けられ、導電体５４２ｂの上面に接して導電体５７２ｂが設けられ、領域５４３ｂの上面に接して導電体５３２ｂが設けられる点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０および酸化物５３０ｃを有さない点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。
図１１Ａ、図１１Ｂに示すトランジスタ５１０Ｃは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１１Ａ、図１１Ｂに示すトランジスタ５１０Ｃでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｃの特性が低下することを抑制することができる。よって、ＯＳトランジスタを有する記憶装置において、信頼性を高めることができる。
絶縁体５５０ａには、酸化シリコンや酸化窒化シリコンなどを用いることができ、絶縁体５５０ｂには、例えば、酸化ハフニウムなどを用いることができる。これにより、導電体５６０の酸化を抑制することができる。また、導電体５７２ａおよび導電体５７２ｂには、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることでき、導電体５３２ａおよび導電体５３２ｂには、例えば、酸化物５３０ａに用いる金属酸化物を用いることができる。これにより、導電体５４２ａおよび導電体５４２ｂの酸化を抑制することができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、ＯＳトランジスタを有する記憶装置の信頼性を高めることができる。
＜トランジスタの構造例４＞
図１２Ａ、図１２Ｂを用いてトランジスタ５１０Ｄの構造例を説明する。トランジスタ５１０Ｄはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１２Ａ、図１２Ｂに示す構成は、トランジスタ３００等、本発明の一形態に係わる記憶装置が有する他のトランジスタにも適用することができる。
図１２Ａ、図１２Ｂは、図８Ａ、図８Ｂに示すトランジスタの変形例である。図１２Ａはトランジスタのチャネル長方向の断面図であり、図１２Ｂはトランジスタのチャネル幅方向の断面図である。図１２Ａ、図１２Ｂに示すトランジスタは、絶縁体４０２及び絶縁体４０４を有する点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられる点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図８Ａ、図８Ｂに示すトランジスタ５００と異なる。さらに、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図８Ａ、図８Ｂに示すトランジスタと異なる。
図１２Ａ、図１２Ｂに示すトランジスタ５１０Ｄは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１２Ａ、図１２Ｂに示すトランジスタ５１０Ｄでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｄの特性が低下することを抑制することができる。よって、ＯＳトランジスタを有する記憶装置において、信頼性を高めることができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、ＯＳトランジスタを有する記憶装置の信頼性を高めることができる。
酸化物５３０ｃ１は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えば、Ｉｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。よって、トランジスタを、例えば、パワーＭＯＳトランジスタとすることができる。なお、図８Ａ、図８Ｂに示すトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図１２Ａ、図１２Ｂに示すトランジスタは、例えば、トランジスタ５００、トランジスタ３００、または、その双方に適用することができる。
なお、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、金属酸化物の一種である酸化物半導体について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどから選ばれた一種、または複数種が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１３Ａを用いて説明を行う。図１３Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１３Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１３Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１３Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１３Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１３Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１３Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１３Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図１３Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１３Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１３Ｃに示す。図１３Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１３Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１３Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１３Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（またはサーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい（より具体的には、実施の形態２、参照）。なお、酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア密度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい（より具体的には、実施の形態２、参照）。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、および当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、記憶装置などが形成された半導体ウェハの例を、図１４Ａを用いて説明する。
図１４Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２とを有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図１４Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａとを有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図１４Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図１４Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１４Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置などを用いることができる。
図１４Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図１４Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の記憶装置４７１０が設けられている。
記憶装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路を用いることができる。なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能し得る装置全般のことである。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、記憶装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１４Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）端末機器、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図１５Ａ乃至図１５Ｊ、図１６Ａ乃至図１６Ｅには、当該記憶装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図１５Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図１５Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図１５Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図１５Ａ乃至図１５Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図１５Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該記憶装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図１５Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図１５Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１５Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１５Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図１５Ｅに携帯ゲーム機、図１５Ｆに据え置き型ゲーム機を示したが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図１５Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システムや道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した記憶装置は、カメラに適用することができる。
図１５Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
図１５Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図１５Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣなどの計算機、情報端末用の拡張デバイスに適用することができる。
図１６Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢなどでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図１６Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した記憶装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図１６ＢはＳＤカードの外観の模式図であり、図１６Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤに適用することができる。
図１６ＤはＳＳＤの外観の模式図であり、図１６Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図１７Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、計算機５６００を、スーパーコンピュータと呼称してもよい。
計算機５６２０は、例えば、図１７Ｂに示す斜視図の構成とすることができる。図１７Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図１７Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１７Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の記憶装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の記憶装置は消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
Ａ１：回路層、Ａ２：回路層、Ａ３：配線層、ＢＬ：配線、ＢＬＤ：回路、ＢＳＬ：配線、ＢＴｒ：トランジスタ、ＣＡ１：容量、ＣＢ１：容量、ＣＬ：配線、ＣＳ：制御信号、ＣＴｒ：トランジスタ、ＣＴＲ：制御回路、ＣＶＣ：回路、ＤＥＣ：デコーダ、ＤＬ：配線、ＩＮＶ：インバータ回路、ＩＴ：端子、ＩＴ１：端子、ＩＴ２：端子、Ｍ１：導電体、Ｍ２：導電体、Ｍ３：導電体、ＭＣ：メモリセル、ＭＣＡ：メモリセルアレイ、ＭＣＬ：メモリセル部、ＮＡ：ＮＡＮＤ回路、ＮＦＬ：ＮＡＮＤフラッシュ層、ＯＩＶ：インバータ回路、ＯＳＣ：回路、ＯＴ：端子、ＯＵＴＰ：出力回路、ＰＲＰＨ：回路、ＲＤＡＴＡ：データ信号、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、ＳＲＧ：ストリング、ＳＳＬ：配線、ＳＴｒ：トランジスタ、ＳＵＢ：基板、ＴｒＡ１：トランジスタ、ＴｒＡ２：トランジスタ、ＴｒＡ３：トランジスタ、ＴｒＡ４：トランジスタ、ＴｒＢ１：トランジスタ、ＴｒＢ２：トランジスタ、ＴｒＢ３：トランジスタ、ＴｒＢ４：トランジスタ、ＴｒＢ５：トランジスタ、ＴｒＢ６：トランジスタ、ＶＨＬ：配線、ＶＬＬ：配線、ＷＤＡＴＡ：データ信号、ＷＬ：配線、ＷＬＤ：回路、１００：記憶装置、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、５００：トランジスタ、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４３：領域、５４３ａ：領域、５４３ｂ：領域、６００：容量素子、７００：トランジスタ、８００：トランジスタ、９００：トランジスタ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：記憶装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (5)

  1. 　第一の層と、
    　第二の層と、
    　第三の層と、を有し、
    　前記第一の層には、デコーダが設けられ、
    　前記第二の層には、メモリセル部が設けられ、
    　前記第三の層には、回路が設けられ、
    　前記回路は、前記デコーダおよび前記メモリセル部を、制御する機能を有し、
    　前記デコーダは、前記メモリセル部の一部を、選択または非選択とする機能を有し、
    　前記第二の層の少なくとも一部は、前記第三の層の上方に積層して設けられ、
    　前記第一の層の少なくとも一部は、前記第二の層の上方に積層して設けられる、記憶装置。
  2. 　第一の層と、
    　第二の層と、
    　第三の層と、を有し、
    　前記第一の層には、デコーダが設けられ、
    　前記第二の層には、メモリセル部が設けられ、
    　前記第三の層には、回路が設けられ、
    　前記回路は、前記デコーダおよび前記メモリセル部を、制御する機能を有し、
    　前記回路は、前記デコーダに、選択信号を出力する機能を有し、
    　前記メモリセル部は、３次元構造のＮＡＮＤ型メモリ素子を有し、
    　前記デコーダは、前記選択信号に応じて、前記メモリセル部の一部を、選択または非選択とする信号を、前記メモリセル部に出力する機能を有し、
    　前記第二の層の少なくとも一部は、前記第三の層の上方に積層して設けられ、
    　前記第一の層の少なくとも一部は、前記第二の層の上方に積層して設けられる、記憶装置。
  3. 　請求項１または請求項２において、
    　前記第三の層は、単結晶シリコン基板を有し、
    　前記回路は、前記単結晶シリコン基板に形成された第一のトランジスタを有し、
    　前記デコーダは、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  4. 　請求項１または請求項２において、
    　前記第三の層は、ＳＯＩ基板を有し、
    　前記回路は、前記ＳＯＩ基板に形成された第一のトランジスタを有し、
    　前記デコーダは、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項に記載の記憶装置を有する、電子機器。
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