WO2021090092A1 - 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器 - Google Patents

記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器 Download PDF

Info

Publication number
WO2021090092A1
WO2021090092A1 PCT/IB2020/059740 IB2020059740W WO2021090092A1 WO 2021090092 A1 WO2021090092 A1 WO 2021090092A1 IB 2020059740 W IB2020059740 W IB 2020059740W WO 2021090092 A1 WO2021090092 A1 WO 2021090092A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
layer
insulator
oxide
memory cell
Prior art date
Application number
PCT/IB2020/059740
Other languages
English (en)
French (fr)
Inventor
山崎舜平
池田隆之
國武寛司
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US17/772,740 priority Critical patent/US20220375529A1/en
Priority to JP2021554420A priority patent/JPWO2021090092A5/ja
Publication of WO2021090092A1 publication Critical patent/WO2021090092A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices

Definitions

  • the present invention relates to a storage device.
  • the present invention relates to a storage device (also referred to as a semiconductor storage device or a memory) that utilizes semiconductor characteristics.
  • Hard disk drives have been used for many years as non-volatile storage devices used in information processing devices such as personal computers (Personal Computers: PCs), servers (Servers), and data centers (Data Centers).
  • PCs Personal Computers
  • Server servers
  • Data Centers data centers
  • SSDs solid state drives
  • SSDs solid State Drives
  • Most SSDs are configured using NAND flash memory and a controller, which is a non-volatile storage device that electrically stores data.
  • the SSD may have a cache memory (also referred to as a buffer memory), which further speeds up the operation of writing data in particular.
  • DRAM Dynamic Random Access Memory
  • SRAM Static RAM
  • a transistor having an oxide semiconductor or a metal oxide in the channel forming region of the transistor (also referred to as an oxide semiconductor transistor or an OS (Oxide Semiconductor) transistor) is known.
  • the OS transistor has a characteristic that the drain current (also referred to as an off current) when the transistor is in the off state is very small (see, for example, Non-Patent Documents 1 and 2), and is attracting attention.
  • a DRAM is a storage device in which a memory cell is composed of one transistor and one capacitive element, and data is stored by accumulating electric charges in the capacitive element. Therefore, by using the OS transistor in the memory cell of the DRAM, the stored data can be held for a long time.
  • Non-Patent Document 1 and Non-Patent Document 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • the SSD is manufactured by soldering, for example, a NAND flash memory, a controller, and a cache memory to a printed circuit board as electronic components. That is, the NAND flash memory, the controller, and the cache memory are separate chips, and they are electrically connected by wiring provided on the printed circuit board.
  • the wiring provided on the printed circuit board is longer than the wiring provided in each chip, and the signal transmission by the wiring provided on the printed circuit board has problems such as a large delay and a large power consumption due to parasitic capacitance. there were.
  • the NAND flash memory and the controller there was a great influence between the NAND flash memory and the controller, and the controller and the cache memory, in which a large amount of data flows at high speed.
  • the NAND flash memory requires a high voltage for writing and erasing and the thickness of the insulator is different, it is difficult to manufacture the NAND flash memory and the cache memory on the same chip.
  • One object of the present invention is to provide a storage device in which a NAND flash memory and a controller, and a controller and a cache memory are connected by a short wiring.
  • one of the problems of the present invention is to provide a storage device in which a NAND flash memory and a cache memory are manufactured on the same chip.
  • one of the problems of the present invention is to connect a NAND flash memory and a controller, and a controller and a cache memory with short wiring to provide an SSD having low power consumption.
  • one embodiment of the present invention does not necessarily have to solve all of the above problems, but may solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are naturally clarified from the description of the specification, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • One embodiment of the present invention is an information processing device having a first layer and a second layer.
  • the first layer is provided with an arithmetic processing unit
  • the second layer is provided with a memory cell unit
  • the arithmetic processing unit has a function of performing arithmetic processing and a function of driving or controlling the memory cell unit.
  • the memory cell section has a function of holding stored data in a state where power is not supplied, the memory cell section has a function of random access, and at least a part of the second layer is of the first layer. It is provided by stacking on the upper side.
  • the first layer has a single crystal silicon substrate
  • the arithmetic processing unit has a first transistor formed on the single crystal silicon substrate.
  • the memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • the first layer has an SOI substrate
  • the arithmetic processing unit has a first transistor formed on the SOI substrate.
  • the memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • one embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • a circuit is provided in the first layer, a first memory cell portion is provided in the second layer, and a second memory cell portion is provided in the third layer.
  • the circuit has a function of driving or controlling the first memory cell section and the second memory cell section, and the first memory cell section stores stored data more than the second memory cell section in a state where power is not supplied. It has a function of holding for a long time, and the second memory cell unit has a function of writing data and reading data at a speed faster than that of the first memory cell unit.
  • At least a part of the second layer is laminated above the first layer, and at least a part of the third layer is laminated above the second layer.
  • the first layer has a single crystal silicon substrate, and the circuit has a first transistor formed on the single crystal silicon substrate.
  • the second memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • the first layer has an SOI substrate, and the circuit has a first transistor formed on the SOI substrate.
  • the second memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • one embodiment of the present invention is a method of operating the storage device in the above embodiment.
  • the circuit performs a write operation of storing the data input to the storage device in the second memory cell unit, and reads out the data stored in the second memory cell unit by the write operation and stores it in the first memory cell unit.
  • one embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • a circuit is provided in the first layer, a first memory cell portion is provided in the second layer, and a second memory cell portion is provided in the third layer.
  • the circuit has a function of driving or controlling the first memory cell section and the second memory cell section, and the first memory cell section stores stored data more than the second memory cell section in a state where power is not supplied. It has a function of holding for a long time, and the second memory cell unit has a function of writing data and reading data at a speed faster than that of the first memory cell unit.
  • At least a part of the second layer is laminated above the first layer, and at least a part of the third layer is laminated above the second layer.
  • the circuit has a function of performing the first operation of storing the data input to the storage device in the second memory cell unit, and reads out the data stored in the second memory cell unit by the first operation to read the first memory. It has a function to perform a second operation stored in the cell unit.
  • one embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • the first layer is provided with the first circuit
  • the second layer is provided with the first memory cell portion
  • the third layer is provided with the second memory cell portion.
  • the second memory cell unit has a second circuit and a memory cell array
  • the first circuit has a function of driving or controlling the first memory cell unit and the second circuit
  • the second circuit has a memory cell array. It has a function of writing data to the memory cell and a function of reading data from the memory cell array.
  • the first memory cell section has a function of holding stored data for a longer time than the second memory cell section when power is not supplied, and the second memory cell section has a faster speed than the first memory cell section. It has a function of writing data and reading data.
  • At least a part of the second layer is laminated above the first layer
  • at least a part of the third layer is laminated above the second layer.
  • the first layer has a single crystal silicon substrate, and the circuit has a first transistor formed on the single crystal silicon substrate.
  • the second memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • the first layer has an SOI substrate, and the circuit has a first transistor formed on the SOI substrate.
  • the second memory cell portion has a second transistor, and the second transistor has a metal oxide in the channel forming region.
  • one embodiment of the present invention is a storage device having a first layer, a second layer, and a third layer.
  • a circuit is provided in the first layer, a memory cell portion is provided in the second layer, and a first RF block circuit is provided in the third layer.
  • the circuit has a function of driving or controlling the memory cell section and the first RF block circuit, and the memory cell section has a function of holding stored data in a state where power is not supplied, and has a function of holding stored data in the second layer.
  • At least a part is laminated above the first layer, and at least a part of the third layer is laminated above the second layer.
  • one embodiment of the present invention is an information processing system having a storage device and a central management unit according to the above embodiment.
  • the central management unit has a central processing unit and a second RF block circuit, and the storage device is electrically connected to the central processing unit via the first RF block circuit and the second RF block circuit.
  • one embodiment of the present invention is an electronic device having the storage device of the above-described embodiment.
  • the electronic device is a computer, a supercomputer, a smartphone, or an IoT terminal device.
  • a storage device in which a NAND flash memory and a controller, and a controller and a cache memory are connected by a short wiring.
  • a storage device in which a NAND flash memory and a cache memory are manufactured on the same chip.
  • the NAND flash memory and the controller, and the controller and the cache memory can be connected by short wiring to provide an SSD with low power consumption.
  • FIG. 1A and 1B are schematic perspective views showing a configuration example of a storage device.
  • FIG. 2 is a block diagram showing a configuration example of the circuit OSC and the memory cell unit MCL.
  • FIG. 3 is a block diagram showing a configuration example of a part of the circuit OSC and the memory cell portion MCL.
  • FIG. 4 is a block diagram showing a configuration example of the memory cell unit OMCL.
  • 5A to 5C are circuit diagrams showing a configuration example of the memory cell OMC.
  • FIG. 6 is a block diagram showing a partial configuration example of the circuit OSC.
  • 7A and 7B are schematic perspective views showing a configuration example of the storage device.
  • FIG. 8 is a diagram illustrating an example in which an information processing system is constructed using a plurality of storage devices.
  • FIG. 9A and 9B are schematic perspective views showing a configuration example of the storage device.
  • FIG. 10A is a block diagram showing a configuration example of the storage device
  • FIG. 10B is a block diagram showing a configuration example of the central management unit.
  • FIG. 11 is a schematic perspective view showing a configuration example of the central management unit.
  • 12A and 12B are schematic perspective views showing a configuration example of the information processing device.
  • FIG. 13 is a cross-sectional view showing a configuration example of the storage device.
  • FIG. 14 is a cross-sectional view showing a configuration example of the storage device.
  • 15A to 15C are cross-sectional views showing structural examples of transistors.
  • FIG. 16A is a top view showing a structural example of the transistor.
  • FIG. 16B and 16C are cross-sectional views showing a structural example of the transistor.
  • FIG. 17A is a top view showing a structural example of the transistor.
  • 17B and 17C are cross-sectional views showing a structural example of the transistor.
  • 18A and 18B are cross-sectional views showing a structural example of the transistor.
  • 19A and 19B are cross-sectional views showing a structural example of the transistor.
  • FIG. 20A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 20B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 20C is a diagram illustrating an ultrafine electron beam diffraction pattern of the CAAC-IGZO film.
  • FIG. 20A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 20B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 20C is a diagram illustrating an ultra
  • FIG. 21 is a cross-sectional view showing a configuration example of the storage device.
  • FIG. 22A is a circuit diagram showing a configuration example of the storage device.
  • 22B to 22D are circuit diagrams showing a configuration example of the storage element.
  • FIG. 23A is a timing chart illustrating a writing operation.
  • FIG. 23B is a timing chart illustrating the reading operation.
  • 24A and 24B are circuit diagrams for explaining the writing operation.
  • 25A and 25B are circuit diagrams for explaining the writing operation.
  • FIG. 26 is a circuit diagram illustrating a writing operation.
  • 27A and 27B are circuit diagrams illustrating a read operation.
  • 28A and 28B are circuit diagrams illustrating a read operation.
  • FIG. 29A is a perspective view showing an example of a semiconductor wafer.
  • FIG. 29A is a perspective view showing an example of a semiconductor wafer.
  • 29B is a perspective view showing an example of the chip.
  • 29C and 29D are perspective views showing an example of an electronic component.
  • 30A and 30B are diagrams showing various storage devices for each layer.
  • 31A to 31J are perspective views or schematic views illustrating an example of an electronic device.
  • 32A to 32E are perspective views or schematic views illustrating an example of an electronic device.
  • 33A to 33C are diagrams illustrating an example of an electronic device.
  • FIG. 34 is a diagram illustrating an example of an electronic device.
  • FIG. 35 is an image diagram of factory automation.
  • 36A to 36D are circuit diagrams showing a configuration example of a storage element.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • gate electrode on the gate insulating layer does not exclude those containing other components between the gate insulating layer and the gate electrode.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "_1", “_2", “[n]", “[m,”. It may be described with an identification code such as "n]".
  • the second wiring GL is described as wiring GL [2].
  • “electrically connected” includes a case where they are connected via "something having some kind of electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitive elements, and other elements having various functions. Further, even when it is expressed as “electrically connected”, there is a case where there is no physical connection part in the actual circuit and only the wiring is extended.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the “terminal” in the electric circuit means a portion where current or potential input (or output) and signal reception (or transmission) are performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • a “capacitive element” has a configuration in which two electrodes face each other via an insulator (dielectric). Further, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wires face each other via an insulator, or a structure in which the two wires face each other through an insulator. The case where two wirings are arranged via an insulator is included.
  • the “voltage” often refers to the potential difference between a certain potential and the potential of the base (for example, the ground potential). Therefore, the voltage and the potential difference can be rephrased.
  • a transistor is an element having at least three terminals including a source, a drain, and a gate. Then, a channel forming region is provided between the source (source terminal, source region, or source electrode) and the drain (drain terminal, drain region, or drain electrode), and the source and the source are via the channel forming region. A current can flow between the drain and the drain.
  • the channel forming region means a region in which a current mainly flows.
  • the functions of the source and the drain may be interchanged when transistors having different polarities are used or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain can be used interchangeably.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state is a state in which the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth in the n-channel type transistor, and the gate voltage Vgs with respect to the source is in the p-channel type transistor. A state higher than the threshold voltage Vth. That is, the off-current of the n-channel transistor may be the drain current when the voltage Vgs of the gate with respect to the source is lower than the threshold voltage Vth.
  • the drain may be read as the source. That is, the off current may refer to the source current when the transistor is in the off state. In addition, it may be called a leak current in the same meaning as an off current. Further, in the present specification and the like, the off current may refer to the current flowing between the source and the drain when the transistor is in the off state.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like.
  • the metal oxide when a metal oxide is used in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor. That is, a transistor having a metal oxide in the channel forming region can be called an "oxide semiconductor transistor" or an "OS transistor". Similarly, a "transistor using an oxide semiconductor” is also a transistor having a metal oxide in a channel forming region.
  • a metal oxide having nitrogen may also be referred to as a metal oxide.
  • a metal oxide having nitrogen may be referred to as a metal oxide nitride. Details of the metal oxide will be described later.
  • FIG. 1A is a schematic perspective view showing a configuration example of a storage device 100 according to an embodiment of the present invention.
  • the storage device 100 includes a layer 10, a layer 20_1 to a layer 20_l (l is an integer of 2 or more), a layer 30, a layer 40, and a wiring EW.
  • a code such as "_1" or [_2] is used to distinguish a plurality of elements having the same function. That is, when referring to an arbitrary layer among the layers 20_1 to 20_l, the reference code of the layer 20 is used, and when it is necessary to specify one, the reference numerals such as the layer 20_1 and the layer 20_2 are used. explain.
  • the storage device 100 is provided with the layer 20_1 laminated above the layer 10, and the layer 20_k + 1 (k is an integer of 1 or more and l-1 or less) is laminated above the layer 20_k. It has a structure in which the layer 30 is laminated and provided above the layer 20_l, and the layer 40 is laminated and provided above the layer 30.
  • the first storage device is composed of the layer 10, the layer 20_1 to the layer 20_l, and the layer 30, and the second storage device is composed of the layer 10, the layer 30, and the layer 40.
  • the first storage device can be, for example, a NAND flash memory having a three-dimensional structure.
  • an OS transistor can be used in the memory cell portion described later.
  • the first storage device is not limited to the NAND flash memory having a three-dimensional structure, and may be a NAND flash memory having a two-dimensional structure or a NOR flash memory. Further, a storage device using a non-volatile storage element such as MRAM (Magnetoresistive RAM), PRAM (Phase change RAM), ReRAM (Resistive RAM), FeRAM (Ferroelectric RAM), or a combination of the above storage devices may be used.
  • MRAM Magneticoresistive RAM
  • PRAM Phase change RAM
  • ReRAM Resistive RAM
  • FeRAM Feroelectric RAM
  • the layer 10, the layer 20_1 to the layer 20_l, and the layer 40 are each provided with a circuit capable of functioning by utilizing the semiconductor characteristics, the circuit OSC is provided in the layer 10, and the memory cell is provided in the layer 20_1 to the layer 20_1.
  • a part MCL is provided, and a memory cell part OMCL is provided on the layer 40.
  • the layer 30 is a wiring layer on which wiring is formed. That is, the first storage device has a memory cell unit MCL, and the second storage device has a memory cell unit OMCL.
  • FIG. 1B is a schematic perspective view of the layers 20_1 to 20_l and the wiring EW related to the layer 20 omitted from FIG. 1A, and shows the positional relationship between the circuit OSC, the memory cell portion MCL, and the memory cell portion OMCL.
  • the main signal flow is indicated by arrows or lines, and the power supply line and the like may be omitted.
  • the circuit OSC has a function as a drive circuit or a control circuit of the memory cell unit MCL and the memory cell unit OMCL.
  • the memory cell unit MCL has a plurality of memory cells in layers 20_1 to 20_1, and data is written and read by a write circuit, a read circuit, and the like included in the circuit OSC.
  • the memory cell unit OMCL has a plurality of memory cells in the layer 40, and data is written and read by a write circuit, a read circuit, and the like included in the circuit OSC.
  • the circuit OSC is configured by using transistors formed on the substrate SUB.
  • the substrate SUB for example, a single crystal semiconductor substrate made of silicon, silicon carbide, or the like, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, or the like can be used.
  • the substrate SUB is provided with an SOI substrate or a semiconductor substrate on which a semiconductor element such as a strain transistor or a FIN type transistor is provided, a glass substrate such as barium borosilicate glass or aluminoborosilicate glass, a ceramic substrate, a quartz substrate, or a sapphire.
  • a substrate or the like may be used.
  • a flexible substrate (flexible substrate) may be used as the substrate SUB. In the present embodiment, a case where a single crystal silicon substrate is used as the substrate SUB will be described.
  • a transistor having silicon in the channel forming region is called a Si transistor.
  • the circuit OSC and the memory cell portion MCL are electrically connected by the wiring EW and the layer 30.
  • the wiring EW has a function of electrically connecting the circuit OSC and the layer 30 and a function of electrically connecting the memory cell included in the memory cell unit MCL and the layer 30.
  • the wiring EW may be one or more types of wiring selected from a signal line, a power supply line for supplying a constant potential, a bit line (write bit line, read bit line, etc.), a word line, and the like.
  • the circuit OSC and the memory cell unit OMCL are also electrically connected by the wiring EW and the layer 30.
  • the OS transistor can be formed by using a method such as a thin film method. Therefore, the memory cell portion OMCL can be provided so as to be stacked above the circuit OSC and the memory cell portion MCL. .. Specifically, the circuit OSC and the memory cell portion MCL can be configured by using a Si transistor, and the memory cell portion OMCL can be configured by using an OS transistor above the circuit OSC.
  • the OS transistor is a transistor having a metal oxide in the channel forming region.
  • the memory cell portion OMCL can be manufactured by a process different from that of the circuit OSC and the memory cell portion MCL. Since the OS transistor has a lower formation temperature than the Si transistor, by configuring the memory cell OMCL using the OS transistor, the influence of heat on the circuit OSC and the Si transistor contained in the memory cell MCL is reduced. can do. Further, since the memory cell portion OMCL is superimposed on the circuit OSC and the memory cell portion MCL, it is possible to suppress an increase in the circuit area of the storage device 100.
  • FIG. 2 is a block diagram showing a configuration example of the circuit OSC and the memory cell unit MCL.
  • the memory cell portion MCL has a memory cell array MCA.
  • the memory cell array MCA has a plurality of string SRGs.
  • the string SRG is electrically connected to the wiring BL.
  • the string SRG has a plurality of transistors CTr electrically connected in series, and a transistor BTr and a transistor STR for selection.
  • One transistor CTr functions as a cell transistor and is included in the memory cell MC of the string SRG.
  • a cell transistor is a transistor that operates with a normally-on characteristic, and has a control gate and a charge storage layer.
  • the charge storage layer is provided in a region that overlaps with the channel forming region via the tunnel insulating film, and the control gate is provided in the region that overlaps with the charge storage layer via the blocking film.
  • a tunnel current is generated by applying a write potential to the control gate and applying a predetermined potential to either the first terminal or the second terminal of the cell transistor, and the cell transistor is generated from the channel formation region of the cell transistor. Electrons are injected into the charge storage layer. As a result, the threshold voltage becomes high in the cell transistor in which electrons are injected into the charge storage layer.
  • a floating gate may be used instead of the charge storage layer.
  • the channel formation region of the transistor BTr, the transistor CTr, and the transistor STR is selected from, for example, any one of silicon, germanium, gallium arsenide, silicon carbide (SiC), the metal oxide described in the fifth embodiment, or the above. It is preferable to have a plurality of materials.
  • the channel forming region contains one or more metal oxides selected from indium
  • element M element M includes, for example, aluminum, gallium, yttrium, tin, etc.
  • the oxide may function as a wide-gap semiconductor, and the transistor BTr, transistor CTr, and transistor STR in which the metal oxide is contained in the channel forming region have a characteristic that the off-current is very small. That is, since the leakage current in the transistor BTr, the transistor CTr, and the transistor STR in the off state can be reduced, the power consumption of the storage device may be reduced.
  • memory cell MC [1,1], memory cell MC [i, 1], memory cell MC [m, 1], memory cell MC [1, j], memory cell MC [i, j] , Memory cell MC [m, j], memory cell MC [1, n], memory cell MC [i, n], memory cell MC [m, n], and other memory cells MC are shown. The illustration is omitted.
  • the wiring WL, wiring BL, wiring CL, wiring BSL, and wiring SSL shown in FIG. 2 correspond to the wiring EW shown in FIG.
  • the wiring WL is a plurality of word lines, and each of the wiring WLs is electrically connected to the memory cell MC line by row.
  • the wiring BL is a plurality of bit lines, and each of the wiring BLs is electrically connected to the memory cell MC for each column.
  • the wiring CL is a power supply line.
  • connection configuration of the string SRG electrically connected to the wiring BL will be described.
  • One of the source or drain of the transistor BTr is electrically connected to the wiring BL, and one of the source or drain of the transistor STR is electrically connected to the wiring CL.
  • the other end of the source or drain of the transistor BTr is electrically connected to one end of the plurality of transistors CTr electrically connected in series, and the other end of the plurality of transistors CTr electrically connected in series. Is electrically connected to the other of the source or drain of the transistor Str.
  • the wiring BSL and the wiring SSL function as wiring for selecting a string to be subjected to the operation when performing operations such as writing, reading, and erasing.
  • the wiring BSL is electrically connected to the gate of the transistor BTr included in the memory cell MCL
  • the wiring SSL is electrically connected to the gate of the transistor STR included in the memory cell MCL.
  • the memory cell portion MCL has a configuration in which one string SRG is electrically connected to one wiring BL, but one aspect of the present invention is not limited to this.
  • the memory cell portion MCL may have a configuration in which a plurality of string SRGs are electrically connected to one wiring BL.
  • the memory cell portion MCL and a part of the circuit OSC are shown.
  • the circuit OSC includes a control circuit CTR, a circuit PPPH, a circuit ORPH, and an output circuit OUTP.
  • a control signal CS clock signal, chip enable signal, write enable signal, address signal, etc.
  • a data signal WDATA are input from the outside of the storage device 100.
  • the control circuit CTR has a function of accessing the circuit PPPH and writing data to the memory cell unit MCL and a function of reading data from the memory cell unit MCL. Further, the control circuit CTR has a function of accessing the circuit ORPH and writing data to the memory cell unit OMCL, and a function of reading data from the memory cell unit OMCL.
  • the control circuit CTR When the write command by the control signal CS and the data signal WDATA are input from the outside of the storage device 100, the control circuit CTR first writes the data signal WDATA to the memory cell unit OMCL. Next, the written data is read from the memory cell unit OMCL, and the read data is written to the memory cell unit MCL. That is, the memory cell unit OMCL has a function as a cache memory of the memory cell unit MCL.
  • the control circuit CTR may have a function of directly writing to the memory cell unit MCL without going through the memory cell unit OMCL, such as when the amount of data in the data signal WDATA is small.
  • the control circuit CTR reads data from the memory cell section MCL when a read command by the control signal CS is input from the outside of the storage device 100 (if the data exists in the memory cell section OMCL, the control circuit CTR is read from the memory cell section OMCL. It may be read out), and it is output to the output circuit OUTP.
  • the output circuit OUTP outputs the data signal RDATA to the outside of the storage device 100. It is assumed that the write instruction and the read instruction include an address signal.
  • control circuit CTR may have a function (also referred to as ECC: Error Check and Select) for detecting and correcting an error when data is read from the memory cell unit MCL.
  • the memory cell unit OMCL can also function as a cache memory when the control circuit CTR performs error detection and correction.
  • the signal processed by the control circuit CTR and the function of the control circuit CTR are not limited to these, and other signals may be input (or output) as needed, or the control circuit CTR may be input (or output). May have other functions.
  • the circuit PPPH includes, for example, a circuit WLD, a circuit BLD, and a circuit CVC.
  • the circuit WLD functions as a word line driver circuit and is electrically connected to the wiring WL.
  • the circuit BLD functions as a bit line driver circuit and is electrically connected to the wiring BL.
  • the circuit CVC functions as a power source that generates a constant potential and outputs the constant potential, and is electrically connected to the wiring CL.
  • the circuit CVC may not be included in the circuit PPPH, and may be provided outside the storage device 100, for example. In this case, the storage device 100 has a configuration in which a constant potential is applied to the memory cell portion MCL from the outside.
  • the memory cell unit OMCL has s in one column, t in one row, and a total of s ⁇ t memory cells OMC (s and t are integers of 2 or more).
  • the memory cells OMC are arranged in a matrix.
  • the memory cell OMC located in the p row and r column (p is an integer of 1 or more and s or less, and r is an integer of 1 or more and t or less) is referred to as OMC [p, r]. ..
  • FIG. 4 the memory cell OMC located in the p row and r column (p is an integer of 1 or more and s or less, and r is an integer of 1 or more and t or less) is referred to as OMC [p, r]. .
  • FIG. the memory cell OMC located in the p row and r column (p is an integer of 1 or more and s or less, and r is an integer of 1 or more and t or less) is referred to as OMC [p,
  • memory cell OMC [1,1], memory cell OMC [p, 1], memory cell OMC [s, 1], memory cell OMC [1, r], memory cell OMC [p, r] , Memory cell OMC [s, r], memory cell OMC [1, t], memory cell OMC [p, t], memory cell OMC [s, t], and other memory cells OMC are shown. The illustration is omitted.
  • the wiring wwl and the wiring rwl correspond to the wiring EW shown in FIG. 1, and each of the wiring wwl and the wiring rwl is electrically connected to the memory cell OMC line by row. That is, each of the memory cells OMC [p, 1] to the memory cells OMC [p, t] is electrically connected to the circuit OWLD via the wiring wwl (p) and the wiring rwl (p). Further, the wiring wbl and the wiring rbl correspond to the wiring EW shown in FIG. 1, and each of the wiring wbl and the wiring rbl is electrically connected to the memory cell OMC for each row. That is, each of the memory cells OMC [1, r] to the memory cells OMC [s, r] is electrically connected to the circuit OBLD via the wiring wbl (r) and the wiring rbl (r).
  • FIG. 5A is a circuit diagram showing a configuration example of the memory cell OMC.
  • the memory cell OMC has a transistor M11, a transistor M12, and a capacitance element C11.
  • One of the source or drain of the transistor M11 is electrically connected to one terminal of the gate and the capacitive element C11 of the transistor M12, and the other of the source or drain of the transistor M11 is electrically connected to the wiring wbl.
  • the gate of is electrically connected to the wiring www.
  • One of the source or drain of the transistor M12 is electrically connected to the wiring rbl, and the other of the source or drain of the transistor M12 is electrically connected to the wiring rwl.
  • the other terminal of the capacitive element C11 is electrically connected to the wiring CAL.
  • the wiring CAL functions as wiring for applying a predetermined potential to the other terminal of the capacitance element C11. Further, a connection portion in which one of the source and drain of the transistor M11, the gate of the transistor M12, and one terminal of the capacitive element C11 are electrically connected is referred to as a node N11.
  • the wiring wbl functions as a write bit line
  • the wiring rbl functions as a read bit line
  • the wiring wwl functions as a write word line
  • the wiring rwl functions as a read word line.
  • the transistor M11 has a function as a switch that makes the node N11 and the wiring wbl conductive or non-conducting.
  • Data is written by applying a high-level potential to the wiring wwl to bring the transistor M11 into a conductive state and electrically connecting the node N11 and the wiring wbl. Specifically, when the transistor M11 is in a conductive state, a potential corresponding to the data to be written to the wiring wbl is applied, and the potential is written to the node N11. After that, a low-level potential is applied to the wiring www to bring the transistor M11 into a non-conducting state, thereby maintaining the potential of the node N11.
  • Data is read out by applying a predetermined potential to the wiring rbl, then electrically floating the wiring rbl, and applying a low level potential to the wiring rwl.
  • applying a predetermined potential to the wiring rbl and then putting the wiring rbl in a floating state is expressed as precharging the wiring rbl.
  • the transistor M12 has a potential difference between the source and the drain, and the current flowing between the source and the drain of the transistor M12 is held by the node N11. Determined by potential. Therefore, the potential held in the node N11 can be read out by reading out the potential change of the wiring rbl when the wiring rbl is in the floating state.
  • the row in which the memory cell OMC for writing data is arranged is selected by applying a high level potential to the wiring wwl, and the row in which the memory cell OMC for reading data is arranged is selected by applying a low level potential to the wiring rwl. Is selected by applying. Conversely, in the row where the memory cell OMC that does not write data is placed, a low-level potential is applied to the wiring www, and in the row where the memory cell OMC that does not read data is placed, the wiring rbl is placed in the wiring rwl. It can be deselected by applying the same potential as the precharging potential.
  • An OS transistor can be used for the transistor M11 and the transistor M12. Since the OS transistor has a very small off current, the potential written to the node N11 can be held for a long time by using the OS transistor for the transistor M11. That is, the data written in the memory cell OMC can be retained for a long time.
  • the memory cell OMC may reduce the capacitance of the capacitance element C11.
  • the memory cell OMC may have a configuration that does not have the capacitance element C11 as shown in FIG. 5B. When the memory cell OMC does not have the capacitance element C11, the potential written in the node N11 is held by the gate capacitance of the transistor M12 or the like.
  • the transistor M11 and the transistor M12 may have a back gate (also referred to as a second gate or a bottom gate).
  • a back gate also referred to as a second gate or a bottom gate
  • the threshold voltage of the transistor M11 can be increased or decreased by applying a predetermined potential to the back gate of the transistor M11.
  • the back gate of the transistor M11 also referred to as a first gate, a top gate, or a front gate with respect to the back gate
  • the on-current of the transistor M11 can be increased. can do.
  • the threshold voltage shifts to minus, and by lowering the potential applied to the back gates of the transistors M11 and M12.
  • the threshold voltage shifts to positive.
  • the on-current of the transistor can be increased, and the memory cell OMC can operate at high speed.
  • the off-current of the transistor can be reduced, and the memory cell OMC can hold the data for a long time.
  • different potentials may be applied to the back gates of the transistor M11 and the transistor M12. For example, the potential applied to the back gate of the transistor M11 may be lowered, and the potential applied to the back gate of the transistor M12 may be increased.
  • a transistor other than the OS transistor may be used for the transistor M11 and the transistor M12.
  • a transistor having a small off-current is preferable, and for example, a transistor having a semiconductor having a large bandgap in the channel formation region can be used.
  • a semiconductor having a large bandgap may refer to a semiconductor having a bandgap of 2.2 eV or more, and examples thereof include silicon carbide, gallium nitride, and diamond.
  • the memory cell OMC is a gain cell type memory cell composed of a two-transistor one-capacity element or two transistors.
  • the gain cell type memory cell can operate as a memory by amplifying the stored charge with the nearest transistor even when the capacity for storing the charge is small. Further, the gain cell type memory cell can read the retained data without destroying it (non-destructive read).
  • the memory cell OMC may be composed of one transistor and one capacitive element.
  • the memory cell OMC shown in FIG. 5C has a transistor M13 and a capacitance element C12.
  • One of the source or drain of the transistor M13 is electrically connected to one terminal of the capacitive element C12, the other of the source or drain of the transistor M13 is electrically connected to the wiring abl, and the gate of the transistor M13 is wired. It is electrically connected to the awl.
  • the other terminal of the capacitive element C12 is electrically connected to the wiring CAL.
  • the connection portion to which one of the source or drain of the transistor M13 and one of the terminals of the capacitive element C12 are electrically connected is referred to as a node N12.
  • an OS transistor can be used as in the case of the transistor M11 and the transistor M12. Further, in the memory cell OMC shown in FIG. 5C, the wiring abl functions as a bit line, and the wiring awl functions as a word line.
  • the arrangement density of the memory cell OMC can be improved, while the data read is destructive read. Further, regardless of whether the memory cell OMC included in the memory cell unit OMCL is any of the memory cell OMCs shown in FIGS. 5A, 5B, and 5C, the memory cell unit OMCL can randomly access the memory cell OMC. ..
  • the circuit BLD can be configured to include, for example, a column decoder CD, a writing circuit WC, a sense amplifier SA, and an output circuit OPC.
  • the column decoder CD has a function of selecting the wiring BL to which the memory cell MC to be written or read is electrically connected according to the address signal AD acquired from the control circuit CTR.
  • the address signal AD is an internal signal of the circuit OSC, and is a signal corresponding to the address signal included in the control signal CS.
  • the address signal AD is also sent to the circuit WLD.
  • the circuit WLD has a function of driving the wiring BSL, the wiring WL, and the wiring SSL, and has a function of selecting the wiring WL to which the memory cell MC to be written or read is electrically connected according to the address signal AD. Have.
  • the writing circuit WC has a function of supplying a potential corresponding to the data signal WD supplied from the control circuit CTR to the wiring BL selected by the column decoder CD.
  • the data signal WD is an internal signal of the circuit OSC, and is a signal corresponding to the data signal ORD or the data signal WDATA.
  • the sense amplifier SA has a function of amplifying the data signal read from the wiring BL.
  • the amplified data signal is output to the control circuit CTR as a data signal RD via the output circuit OPC.
  • the control circuit CTR outputs a signal corresponding to the data signal RD to the output circuit OUTP.
  • the circuit OBLD can be configured to include, for example, a column decoder OCD, a write circuit OWC, a precharge circuit OPR, a sense amplifier OSA, and an output circuit OOPC.
  • the column decoder OCD has a function of selecting the wiring wbl and the wiring rbl to which the memory cell OMC to be written or read is electrically connected according to the address signal OAD acquired from the control circuit CTR.
  • the address signal OAD is an internal signal of the circuit OSC.
  • the address signal OAD is also sent to the circuit OWLD.
  • the circuit OWLD has a function of driving the wiring wwl and the wiring rwl, and has a function of selecting the wiring wwl and the wiring rwl to which the memory cell OMC to be written or read is electrically connected according to the address signal OAD. Have.
  • the writing circuit OWC has a function of supplying a potential corresponding to the data signal OWD supplied from the control circuit CTR to the wiring wbl selected by the column decoder OCD.
  • the data signal OWD is an internal signal of the circuit OSC and is a signal corresponding to the data signal WDATA.
  • the precharge circuit OPR has a function of precharging the wiring rbl
  • the sense amplifier OSA has a function of amplifying the data signal read from the wiring rbl.
  • the amplified data signal is output to the control circuit CTR as a data signal ORD via the output circuit OOPC.
  • the control circuit CTR outputs a signal corresponding to the data signal ORD to the writing circuit WC or the output circuit OUTP.
  • the components of the circuit BLD and the circuit OBLD are not limited to these, and other components may be added or unnecessary components may be reduced as needed. Further, the functions of the circuit BLD and the circuit OBLD are not limited to these, and may have other functions or may reduce unnecessary functions.
  • the circuit OSC has a control circuit CTR, a circuit PPPH, a circuit ORPH, and an output circuit OUTP (see FIG. 2), and the circuit OSC is provided in layer 10, but the circuit OSC The circuit ORPH of the above may be provided in the layer 40.
  • FIG. 7A is a schematic perspective view showing a configuration example of the storage device 100 when the circuit ORPH is provided on the layer 40. Note that, as in FIG. 1B, FIG. 7A omits the wiring EW related to the layers 20_1 to 20_l and the layer 20 from FIG. 1A.
  • the circuit OSC has a control circuit CTR, a circuit PRPH, and an output circuit OUTP
  • the circuit ORPH has a circuit OWLD and a circuit OBLD
  • the circuit ORPH is provided on the layer 40 together with the memory cell portion OMCL. Has been done.
  • the circuit ORPH can also be configured by using the OS transistor.
  • the OS transistor an n-channel type transistor has been put into practical use, and when the circuit ORPH is configured by using the OS transistor, the circuit ORPH can be a unipolar circuit using the n-channel type transistor.
  • Non-Patent Document 4 can be referred to.
  • the control circuit CTR When the circuit ORPH is provided on the layer 40, the control circuit CTR writes the data signal WDATA input from the outside of the storage device 100 to the memory cell unit OMCL via the wiring EW, and reads the data read from the memory cell unit OMCL. , The layer 30 and the wiring EW can be written to the memory cell unit MCL. That is, since the number of times the data is moved via the wiring EW can be reduced, the moving distance of the data can be further shortened as compared with the storage device 100 shown in FIG. 1B.
  • FIG. 7B is a schematic perspective view showing a configuration example of the storage device 110.
  • the storage device 110 shown in FIG. 7B has no layer 40 as compared with the storage device 100 shown in FIG. 1A.
  • the storage device 110 does not have the layer 40, it does not have the memory cell unit OMCL. Further, the storage device 110 has a metal oxide in the channel forming region of the transistor BTr, the transistor CTr, and the transistor STR in the memory cell unit MCL. By having the metal oxide in the channel forming region of the transistor BTr, the transistor CTr, and the transistor STR, a part of the first storage device can be used as a cache memory. Therefore, the storage device 110 does not require a second storage device having a function as a cache memory, and the storage device 110 can be configured not to have the layer 40. Similarly, the storage device 110 may have a configuration that does not have a circuit ORPH.
  • a NAND flash memory having a three-dimensional structure having a metal oxide in the channel forming region of the transistor BTr, the transistor CTr, and the transistor STR is referred to as "3D OS NAND”.
  • a NAND flash memory having a three-dimensional structure in which a Si transistor is used for a transistor BTr, a transistor CTr, and a transistor STR is called "3D NAND”.
  • the storage device 100 described above is a 3D NAND
  • the storage device 110 is a 3D OS NAND.
  • 3D OS NAND An example of the circuit configuration of the 3D OS NAND will be described later, but since the 3D OS NAND is capable of random access and has the characteristic that the off current of the OS transistor is very small, the 3D OS NAND can be used even if the power supply is stopped. It is possible to retain the information written for a period of one year or more, and even ten years or more. Therefore, 3D OS NAND can be regarded as a non-volatile memory.
  • the 3D OS NAND can hold not only binary information (1 bit) but also multi-value (multi-bit) information.
  • 3D OS NAND is a method of writing an electric charge to a node via an OS transistor, a high voltage required for a conventional flash memory is not required, and a high-speed writing operation can be realized.
  • the erasing operation before data rewriting performed in the flash memory is unnecessary in 3D OS NAND.
  • the 3D OS NAND can write and read data substantially unlimited times. 3D OS NAND has less deterioration than conventional flash memory, and high reliability can be obtained.
  • 3D OS NAND does not involve structural changes at the atomic level like magnetoresistive memory (MRAM) or resistance change type memory (ReRAM). Therefore, 3D OS NAND is superior in rewrite resistance to magnetoresistive memory and resistance change type memory.
  • MRAM magnetoresistive memory
  • ReRAM resistance change type memory
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained. Further, the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as a transistor constituting a semiconductor device, operation is stable even in a high temperature environment, and a semiconductor device with good reliability can be realized.
  • Table 1 shows a comparison table of the 3D NAND type storage device and the 3D OS NAND type storage device.
  • the storage device 110 can be a flash memory having an arithmetic processing function by using an arithmetic processing unit such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) in the control circuit CTR of the circuit OSC. it can.
  • the storage device 110 shown in FIG. 8 is a 3D OS NAND having a function as a CPU, a NAND flash memory, and a cache memory (also referred to as an information processing device). That is, the CPU, the NAND flash memory, and the function as the cache memory can be manufactured on the same chip.
  • FIG. 8 shows a state in which a host 150 manages a plurality of storage devices 110 having a plurality of storage devices 110 (3D OS NAND).
  • Each storage device 110 has an arithmetic processing function, and can perform parallel writing and reading to the flash memory and the cache memory. That is, as shown in FIG. 8, the host 150 manages a plurality of storage devices 110 to construct an information processing system that realizes non-Von Neumann computing.
  • FIG. 9A is a schematic perspective view showing a configuration example of the storage device 100A according to one embodiment of the present invention.
  • the storage device 100A includes a layer 10, a layer 20_1 to a layer 20_l (l is an integer of 2 or more), a layer 30, a layer 40A, and a wiring EW.
  • the storage device 100A is provided with the layer 20_1 laminated above the layer 10, and the layer 20_k + 1 (k is an integer of 1 or more and l-1 or less) is laminated above the layer 20_k. It has a structure in which the layer 30 is laminated and provided above the layer 20_l, and the layer 40A is laminated and provided above the layer 30.
  • the configurations of the layer 10, the layer 20_1 to the layer 20_1, the layer 30, and the wiring EW are the same as those in the first embodiment, and detailed description thereof will be omitted.
  • an OS transistor can be used for the layer 40A.
  • a transistor having a compound semiconductor such as GaN can be used as the transistor included in the layer 40A.
  • a circuit capable of functioning by utilizing semiconductor characteristics is provided in each of the layer 10 and the layers 20_1 to 20_1, a circuit OSC is provided in the layer 10, and a memory cell portion MCL is provided in the layers 20_1 to 20_1.
  • the layer 30 is a wiring layer on which wiring is formed. That is, the first storage device has a memory cell unit MCL.
  • the layer 40A is provided with a circuit capable of functioning by utilizing the semiconductor characteristics, and the layer 40A is provided with an RF (Radio Frequency) block circuit RFBL and a coil (also referred to as an inductor) COIL.
  • RF Radio Frequency
  • the coil COIL has a function of performing high-frequency wireless communication by near-field magnetic field coupling.
  • the coil COIL for example, a spiral coil or the like can be used.
  • the RF block circuit RFBL is a circuit having a function of transmitting and receiving data to and from another circuit block via a coil COIL.
  • the RF block circuit RFBL may include a coil COIL.
  • FIG. 9B is a schematic perspective view in which the wiring EW related to the layers 20_1 to 20_l and the layer 20 is omitted from FIG. 9A, and shows the positional relationship between the circuit OSC, the memory cell portion MCL, the RF block circuit RFBL, and the coil COIL. ing.
  • the configuration of the circuit OSC and the memory cell MCL is the same as that of the first embodiment, and detailed description thereof will be omitted.
  • the RF block circuit RFBL and the coil COIL are electrically connected to the circuit OSC and the memory cell portion MCL by the wiring EW and the layer 30.
  • the OS transistor When an OS transistor is used in the RF block circuit RFBL, the OS transistor is a thin film transistor.
  • the coil COIL is a conductor that can be used for wiring and the like. Therefore, the RF block circuit RFBL and the coil COIL can be provided so as to be stacked above the circuit OSC and the memory cell portion MCL.
  • the circuit OSC and the memory cell portion MCL can be configured by using a Si transistor, and the RF block circuit RFBL can be configured by using an OS transistor above the Si transistor.
  • the OS transistor is a transistor having a metal oxide in the channel forming region.
  • the RF block circuit RFBL can be manufactured by a process different from that of the circuit OSC and the memory cell portion MCL. Since the OS transistor has a lower formation temperature than the Si transistor, by configuring the RF block circuit RFBL using the OS transistor, the influence of heat on the Si transistor contained in the circuit OSC and the memory cell MCL is reduced. can do. Further, since the RF block circuit RFBL and the coil COIL can be superimposed on the circuit OSC and the memory cell portion MCL, it is possible to suppress an increase in the circuit area of the storage device 100A.
  • FIG. 10A is a block diagram showing a configuration example of the storage device 100A.
  • the storage device 100A includes an RF block circuit RFBL, a circuit OSC, and a memory cell unit MCL.
  • the circuit OSC has a function of arithmetically processing the data written in the memory cell unit MCL or the data read from the memory cell unit MCL.
  • the circuit OSC has the function of driving or controlling the RF block circuit RFBL. Therefore, in FIG. 10A, the arithmetic unit PU is shown in the circuit OSC.
  • the arithmetic unit PU has a circuit corresponding to an FTL (Flash Translation Layer) or a circuit that performs a function of detecting and correcting an error (also referred to as ECC: Error Check and Select).
  • FTL Flash Translation Layer
  • ECC Error Check and Select
  • the circuit block of the storage device 100A illustrated in FIG. 10A can transmit and receive to and from the central processing unit CPU provided with the RF block circuit RFBL via the RF block circuit RFBL and the coil COIL (not shown). ..
  • the storage device 100A has a function of writing and reading data of the memory cell unit MCL, a data calculation operation of the memory cell unit MCL, and a wireless communication operation of data between external devices.
  • the storage device 100A of the present embodiment is used in combination with the central management unit 200A provided with the central processing unit CPU and the RF block circuit RFBL shown in FIG. 10B to reduce the power consumption of the information processing system 300A.
  • the central management unit 200A has a function of controlling a plurality of storage devices 100A to perform memory operations such as reading and writing data in a distributed manner.
  • the information processing system 300A illustrated in FIG. 10B can transmit and receive data between the central management unit 200A and the plurality of storage devices 100A.
  • the storage device 100A having the memory cell unit MCL and the calculation unit PU is distributed and arranged, an electrical connection is achieved between the distributed storage device 100A and the central management unit 200A by a near-field magnetic field using a coil. be able to.
  • memory operations such as reading and writing data can be distributed.
  • the distance between the central processing unit CPU and the storage device 100A can be reduced.
  • the central processing unit CPU can be electrically connected to a plurality of storage devices 100A, and data can be exchanged. Since the serial bus can be eliminated between the central processing unit CPU and the plurality of storage devices 100A, the power consumption can be reduced as a whole. Since electrical connection is possible between the central processing unit CPU and the storage device 100A using magnetic field coupling due to a near-field magnetic field, alignment accuracy is not required as in the case of connection between metal electrodes using microbumps. can do.
  • FIG. 11 is a schematic perspective view showing a configuration example of the central management unit 200A.
  • the central management unit 200A has a layer 10B, a layer 30B, and a layer 40B.
  • the central management unit 200A has a structure in which the layer 30B is laminated above the layer 10B and the layer 40B is laminated above the layer 30B.
  • an OS transistor can be used for the layer 40B.
  • the OS transistor By using the OS transistor, it is possible to provide a memory cell unit that functions as a cache memory or a storage memory, similarly to the storage device 100A.
  • the layer 40B can form an RF block circuit RFBL by using an OS transistor.
  • the RF block circuit RFBL may be configured by using a transistor having a compound semiconductor such as GaN.
  • the layer 10B and the layer 30B are each provided with a circuit capable of functioning by utilizing the semiconductor characteristics, and the layer 10B is provided with a circuit functioning as a central processing unit CPU.
  • Layer 10B is provided with a CPU composed of Si transistors.
  • the layer 30B is a wiring layer on which wiring is formed.
  • the layer 40B is provided with the RF block circuit RFBL and the coil COIL in the same manner as the layer 40A described above.
  • FIG. 12A and 12B are schematic perspective views showing a configuration example of the information processing system 300A.
  • the information processing system 300A is configured by laminating the layer 40A of the storage device 100A and the layer 40B of the central management unit 200A so as to face each other and integrating them as shown in FIG. 12B.
  • the central management unit 200A and the storage device 100A can be electrically connected by using magnetic field coupling due to a near-field magnetic field, alignment as in the case of connection between metal electrodes by micro bumps is possible. Precision can be eliminated.
  • FIG. 22A shows a circuit diagram of the memory cell portion MCL of the storage device 110 according to the embodiment of the present invention.
  • the memory cell unit MCL has a configuration including a plurality of storage elements 410 between the transistor 431 and the transistor 432.
  • FIG. 22B shows a circuit diagram of the storage element 410.
  • the storage element 410 has a transistor 411 and a transistor 412.
  • the first storage element 410 is referred to as a storage element 410 [1]
  • the nth storage element 410 (n is an integer of 3 or more) is referred to as a storage element 410 [n].
  • the i-th storage element 410 (i is an integer of 2 or more and less than n) is referred to as a storage element 410 [i].
  • memory element 410 when the matter common to the memory element 410 [1] to the memory element 410 [n] is described, it may be simply referred to as "memory element 410".
  • the transistor 411 included in the first storage element 410 is referred to as a transistor 411 [1]
  • the transistor 411 included in the i-th storage element 410 is referred to as a transistor 411 [i].
  • the transistor 411 included in the second storage element 410 is referred to as a transistor 411 [n].
  • transistor 411 When the matters common to the transistors 411 [1] to 411 [n] are described, they may be simply referred to as "transistors 411".
  • the transistor 412 and the node 413 described later are also shown in the same manner as the transistor 411.
  • one of the source or drain of the transistor 431 is electrically connected to the wiring RBL, and the other is electrically connected to one of the source or drain of the transistor 412 [1].
  • the gate of transistor 431 is electrically connected to terminal 433.
  • the wiring WBL and the wiring RBL correspond to the wiring BL shown in FIG. 2, the wiring WBL is used when writing data, and the wiring RBL is used when reading data.
  • One of the source or drain of the transistor 411 [2] included in the storage element 410 [2] is electrically connected to the node 413 [1], and the other is electrically connected to the node 413 [2].
  • the gate of transistor 411 [2] is electrically connected to terminal 421 [2].
  • One of the source or drain of transistor 412 [2] is electrically connected to the other of the source or drain of transistor 412 [1], and the gate is electrically connected to node 413 [2].
  • the back gate of transistor 412 [2] is electrically connected to terminal 422 [2].
  • One of the source or drain of the transistor 411 [i] contained in the storage element 410 [i] is electrically connected to the node 413 [i-1] (not shown), and the other is electrically connected to the node 413 [i]. Connected to.
  • the gate of transistor 411 [i] is electrically connected to terminal 421 [i].
  • One of the source or drain of transistor 412 [i] is electrically connected to one or the other of source or drain of transistor 412 [i-1] (not shown).
  • the gate of the transistor 412 [i] is electrically connected to the node 413 [i], and the back gate of the transistor 412 [i] is electrically connected to the terminal 422 [i].
  • One of the source and drain of the transistor 411 [n] included in the storage element 410 [n] is electrically connected to the node 413 [n-1] (not shown).
  • the other of the source or drain of transistor 411 [n] is electrically connected to node 413 [n].
  • the gate of transistor 411 [n] is electrically connected to terminal 421 [n].
  • the memory cell portion MCL of the storage device 110 shown in FIG. 22A has n storage elements 410 between the transistor 431 and the transistor 432, and the transistors 411 [1] to 411 [n] are sources between adjacent transistors. And drain are shared and connected in series. Further, the transistors 412 [1] to 412 [n] are also connected in series while sharing the source and drain between adjacent transistors.
  • the storage element 410 has a function of holding the potential (charge) written in the node 413. Specifically, a voltage for turning on the transistor 411 is supplied to the gate of the transistor 411, and an electric charge for bringing the node 413 to a predetermined voltage is supplied to the node 413 via the source and drain of the transistor 411. .. After that, a voltage for turning off the transistor 411 is supplied to the gate of the transistor 411. By turning off the transistor 411, the electric charge written to the node 413 can be retained.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystal semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium, or the like can be used. Further, compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used. The same applies to the transistor 431 and the transistor 432.
  • the semiconductor layers used for the transistor may be laminated.
  • semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor 411 is preferably an OS transistor. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small. When an OS transistor is used for the transistor 411, the electric charge written to the node 413 can be retained for a long period of time. When an OS transistor is used for the transistor 411, the storage element 410 can be called an "OS memory".
  • the OS memory can retain the written information for a period of one year or more, or even ten years or more, even if the power supply is stopped. Therefore, the OS memory can be regarded as a non-volatile memory.
  • the OS memory can hold not only binary information (1 bit) but also multi-value (multi-bit) information.
  • the OS memory is a method of writing an electric charge to a node via an OS transistor, a high voltage required for a conventional flash memory is not required, and a high-speed writing operation can be realized. Further, the erasing operation before data rewriting performed in the flash memory is unnecessary in the OS memory. Also, since no charge is injected or withdrawn into the floating gate or charge capture layer, the OS memory can write and read data virtually unlimited times. The OS memory has less deterioration than the conventional flash memory, and high reliability can be obtained.
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained. Further, the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as a transistor constituting a semiconductor device, operation is stable even in a high temperature environment, and a semiconductor device with good reliability can be realized.
  • FIG. 22C shows an example of electrically connecting the gate and the back gate of the transistor 411.
  • a capacitance 425 may be provided between the node 413 and the terminal 423.
  • the capacitance 425 it is preferable to supply a fixed potential to the terminal 423.
  • the capacity 425 it is possible to suppress the potential fluctuation of the node 413 and improve the reliability of the memory cell unit MCL.
  • FIG. 36B shows an example in which an OS transistor is used for the transistor 411 and a Si transistor is used for the transistor 412.
  • the storage element 410 shown in FIGS. 36A and 36B uses an OS transistor for the transistor 411 to retain the written information for a long period of time even when the power supply is stopped, as described above, and is limited to two values. It is possible to retain multi-valued information and obtain high reliability even in a high temperature environment. Further, in the storage element 410 shown in FIG. 36B, the reading speed can be improved by using a Si transistor for the transistor 412.
  • a Si transistor may be used for the transistor 411 and an OS transistor may be used for the transistor 412 depending on the purpose or application. Further, as shown in FIG. 36D, a Si transistor may be used for both the transistor 411 and the transistor 412 depending on the purpose or application.
  • FIG. 23A is a timing chart illustrating a writing operation.
  • 24A, 24B, 25A, 25B, and 26 are circuit diagrams for explaining the writing operation.
  • the L potential is written in the storage element 410 [1] to the storage element 410 [4]. Further, it is assumed that the L potential is supplied to the wiring WL [1] to the wiring WL [4], the wiring CL [1] to the wiring CL [4], the terminal 433, the terminal 434, the wiring SL, and the wiring RBL.
  • Period T2 the L potential is supplied to the wiring WL [4] (see FIG. 24B). Then, the transistor 411 [4] is turned off, and the electric charge written to the node 413 [4] is retained. Here, the charge corresponding to the H potential is retained. Further, the L potential is supplied to the wiring WBL. Then, the potentials of the nodes 413 [1] to 413 [3] become the L potentials. Therefore, the transistor 412 [1] to the transistor 412 [3] are turned off.
  • Period T3 During period T3, the L potential is supplied to the wiring WL [3] (see FIG. 25A). Then, the transistor 411 [3] is turned off, and the electric charge written to the node 413 [3] is retained. Here, the charge corresponding to the L potential is retained. Further, the H potential is supplied to the wiring WBL. Then, the potentials of the nodes 413 [1] and the nodes 413 [2] become the H potentials. Therefore, the transistor 412 [1] and the transistor 412 [2] are turned on.
  • Period T4 During period T4, the L potential is supplied to the wiring WL [2] (see FIG. 25B). Then, the transistor 411 [2] is turned off, and the electric charge written to the node 413 [2] is retained. Here, the charge corresponding to the H potential is retained.
  • Period T5 During the period T5, the L potential is supplied to the wiring WL [1] (see FIG. 26). Then, the transistor 411 [1] is turned off, and the electric charge written to the node 413 [1] is retained. Here, the charge corresponding to the H potential is retained. In this way, information can be written to the storage element 410 [1] to the storage element 410 [4].
  • FIG. 23B is a timing chart illustrating the reading operation.
  • 27A, 27B, 28A, and 28B are circuit diagrams for explaining the read operation.
  • the H potential is supplied to the wiring CL [1] to the wiring CL [4] and the terminal 433, and the transistors 412 [1] to 412 [4] and the transistor 431 are turned on (see FIG. 27A). Further, the wiring RBL is precharged with the H potential to bring the wiring RBL into a floating state.
  • Period T8 During period T8, the H potential is supplied to the terminal 434 to turn on the transistor 432 (see FIG. 28A). Since all the transistors 412 [1] to 412 [4] are in the ON state, the wiring RBL and the wiring SL are electrically connected, and the potential of the wiring RBL changes to the L potential.
  • the transistor 412 [2] When the potential of the node 413 [2] is the L potential, the transistor 412 [2] is turned off when the L potential is supplied to the wiring CL [2]. In this case, the potential of the wiring RBL remains the H potential even when the transistor 432 is turned on. By knowing the potential change of the wiring RBL, it is possible to know the information held in the storage element 410.
  • the information held in the storage element 410 can be read by setting the potential of the wiring CL corresponding to the storage element 410 to be read to the L potential.
  • the memory cell unit MCL shown in the present embodiment and the like functions as a NAND type storage device.
  • the 3D OS NAND can be operated like a RAM.
  • FIG. 13 shows a cross-sectional configuration example of the layer 10 and the layer 20
  • FIG. 14 shows a cross-sectional configuration example of the layer 20 and the layer 40.
  • a case where a single crystal silicon substrate is used for the substrate SUB, a NAND type memory element having a three-dimensional structure is provided on the layer 20, and an OS transistor is formed on the layer 40 will be described.
  • a transistor 300 is formed on the layer 10
  • a transistor 700, a plurality of transistors 800, and a transistor 900 are formed on the layer 20
  • a transistor 500 is formed on the layer 40.
  • the transistor 700 corresponds to the transistor BTr in FIG. 2
  • the transistor 800 corresponds to the transistor CTr in FIG. 2
  • the transistor 900 corresponds to the transistor STR in FIG.
  • the transistor 300 is one of the transistors constituting the circuit OSC
  • the transistor 500 corresponds to the transistor M11
  • the capacitive element 600 corresponds to the capacitive element C11.
  • the transistor 500 has a second gate (also referred to as a bottom gate, a back gate) in addition to the first gate (also referred to as a top gate, front gate, or simply gate).
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region. Since the transistor 500 has a characteristic that the off-current is very small, in the above embodiment, by using the transistor 500 for the transistor M11, the data written in the memory cell OMC can be held for a long time.
  • FIG. 15A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 15B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 15C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the layer 20 is provided above the layer 10
  • the layer 40 is provided above the layers 20 and 10.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaN (gallium nitride), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 13 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a chemical vapor deposition (CVD) method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis (TDS (Thermal Desorption Spectroscopy) analysis) method or the like.
  • TDS heated desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • a conductor 328, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the transistor 300 and the transistor 500 can be separated by a barrier layer, and the transistor 300 and the transistor can be separated from each other. The diffusion of hydrogen to 500 can be suppressed.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with an insulator having a barrier property against hydrogen. In FIG. 13, an insulator 350 having a barrier property against hydrogen is provided on the insulator 326 and the conductor 330.
  • the insulator 111 is preferably formed by, for example, a film forming method having good flatness.
  • insulator 111 for example, a material containing silicon oxide or silicon oxide nitride can be used. Also, for example, insulation containing materials selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lantern, neodymium, hafnium, tantalum and the like.
  • the body can be used in single layers or in layers.
  • the conductor 151 is provided so as to be laminated on the insulator 111.
  • the conductor 151 may function as the wiring CL in FIG.
  • the conductor 151 is selected from, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium and the like.
  • a material containing one or more of the above-mentioned metal elements can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and SiO such as nickel silicide may be used.
  • a conductive material containing a metal element and oxygen contained in the metal oxide described in the fifth embodiment may be used.
  • a conductive material containing a metal element such as titanium or tantalum and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • the added indium tin oxide or the like may be used.
  • indium gallium zinc oxide containing nitrogen may be used. By using such a material, it may be possible to capture hydrogen or water mixed in from a surrounding insulator or the like.
  • the method for forming the conductor 151 is not particularly limited.
  • CVD method including thermal CVD method, metalorganic chemical vapor deposition (MOCVD) method, PECVD method, etc.
  • MBE Molecular Beam Epitaxy
  • a film can be formed by a Deposition (ALD) method, a PLD (Pulsed Laser Deposition) method, or the like.
  • An insulator 112 a conductor 152, an insulator 113, a conductor 153, and an insulator 114 are provided in this order on the conductor 151. Further, above the insulator 114, a conductor 154, an insulator 115, a conductor 155, an insulator 116, a conductor 156, and an insulator 117 are provided.
  • the same material as the insulator 111 can be used.
  • the insulator 112 to the insulator 117 for example, it is preferable to use a material having a low dielectric constant. By using a material having a low dielectric constant as the insulator 112 to the insulator 117, it is possible to reduce the capacitance value of the parasitic capacitance generated by the conductor 152 to the conductor 156 and the insulator 112 to the insulator 117. Therefore, the driving speed of the memory cell unit MCL can be improved.
  • the method for forming the insulator 112 to the insulator 117 is not particularly limited.
  • the film can be formed by a sputtering method, a CVD method (including a thermal CVD method, a MOCVD method, a PECVD method, etc.), an MBE method, an ALD method, a PLD method, or the like.
  • the conductor 152 functions as a gate of the transistor 900 (transistor STR in FIG. 2) and a wiring SSL in FIG. Further, the conductors 153 to 155 function as gates for a plurality of transistors 800 (transistors CTr in FIG. 2) and wiring WLs in FIG. Further, the conductor 156 functions as a gate of the transistor 700 (transistor BTr in FIG. 2) and a wiring BSL in FIG.
  • the same material as the conductor 151 can be used. Further, as a method for forming the conductor 152 to the conductor 156, the same method as that for the conductor 151 can be used.
  • the insulator 112 to the insulator 117 and the conductor 152 to the conductor 156 are provided with openings.
  • Insulator 121, insulator 122, insulator 131 to insulator 133, and semiconductor 141 to semiconductor 143 are provided in the opening.
  • the semiconductor 141 is provided so as to be in contact with a part of the side surface and the bottom surface of the opening. Specifically, the semiconductor 141 is provided on a part of the conductor 151 and is provided so as to cover a part of the insulator 112 on the side surface of the opening.
  • the semiconductor 141 for example, silicon in which impurities are diffused is preferable.
  • an n-type impurity (donor) can be used.
  • the n-type impurity for example, phosphorus, arsenic and the like can be used.
  • a p-type impurity (acceptor) can be used as the impurity.
  • the p-type impurity for example, boron, aluminum, gallium and the like can be used.
  • the silicon for example, single crystal silicon, hydride amorphous silicon, microcrystalline silicon, polycrystalline silicon and the like can be used.
  • a metal oxide having a high carrier density may be applied other than silicon. In some cases, compound semiconductors such as Ge, ZnSe, CdS, GaAs, InP, GaN, and SiGe can be applied.
  • the material applied to the semiconductor 142 and the semiconductor 143 which will be described later, is preferably the same material as the semiconductor 141, and the carrier density of the semiconductor 142 is preferably lower than that of the semiconductor 141 and the semiconductor 143.
  • n-type impurities such as boron, aluminum, and gallium are added to the semiconductor 141 after the semiconductor 141 is formed on the conductor 151. Is preferable. As a result, a p-type region is formed in the semiconductor 141. Further, for example, when applying silicon in which n-type impurities are diffused, it is preferable to add n-type impurities such as phosphorus and arsenic to the semiconductor 141 after forming the semiconductor 141 on the conductor 151. As a result, an n-type region is formed in the semiconductor 141.
  • a metal oxide when a metal oxide is applied as the semiconductor 141, it is preferable to add a metal element or the like to the semiconductor 141 after forming the semiconductor 141 on the conductor 151. This makes it possible to increase the carrier density in the semiconductor 141.
  • an n-type region (n + region) is formed in the semiconductor 141.
  • heat treatment instead of adding a metal element or the like to the semiconductor 141, heat treatment may be performed after adding water, hydrogen or the like to cause oxygen deficiency in the semiconductor 141. Since an n-type region is formed in the region where oxygen deficiency occurs in the semiconductor 141, the carrier density of the semiconductor 141 increases as a result.
  • the insulator 121 is provided so as to be in contact with a part of the side surface of the opening. Specifically, the insulator 121 is provided so as to cover a part of the semiconductor 141 and the conductor 152 on the side surface of the opening.
  • the insulator 121 functions as a gate insulating film of the transistor 900.
  • the insulator 121 for example, silicon oxide, silicon oxide nitride, or the like can be used.
  • the insulator 121 is preferably a material that releases oxygen by heating.
  • the method for forming the insulator 121 is not particularly limited, but the insulator 121 is formed on the side surfaces of the openings provided in the insulator 112, the conductor 152, and the insulator 113, and thus has a high film property.
  • a membrane method is required.
  • Examples of the film forming method having a high film property include the ALD method.
  • the insulator 131 is provided so as to be in contact with a part of the side surface of the opening. Specifically, the insulator 131 is provided so as to cover the conductors 153 to 155 on the side surface of the opening. Therefore, the insulator 131 is provided so as to cover the insulator 114 and the insulator 115 on the side surface of the opening.
  • the insulator 132 is provided so as to be in contact with the insulator 131. Further, the insulator 133 is provided so as to be in contact with the insulator 132. That is, the insulator 131 to the insulator 133 are laminated in order from the side surface to the center of the opening.
  • the insulator 131 functions as a gate insulating film of the transistor 800. Further, the insulator 132 functions as a charge storage layer of the transistor 800. Further, the insulator 133 functions as a tunnel insulating film of the transistor 800.
  • the insulator 131 for example, silicon oxide or silicon oxide nitride is preferably used. Further, as the insulator 131, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium can be used. Further, the insulator 131 may be an insulator in which these are laminated. Then, by making the insulator 131 thicker than the insulator 133, it is possible to transfer the electric charge from the semiconductor 142, which will be described later, to the insulator 132 via the insulator 133.
  • the insulator 132 for example, silicon nitride or silicon nitride oxide can be used. However, the materials applicable to the insulator 132 are not limited to these.
  • the insulator 133 for example, silicon oxide or silicon oxide nitride is preferably used. Further, as the insulator 133, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium may be used. Further, the insulator 133 may be an insulator in which these are laminated.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 122 is provided so as to be in contact with a part of the side surface of the opening. Specifically, it is provided so as to cover the conductor 156 on the side surface of the opening.
  • the insulator 122 functions as a gate insulating film of the transistor 700.
  • the same material as the insulator 121 can be used. Further, the method for forming the insulator 122 can be the same as that for the insulator 121.
  • the semiconductor 142 is provided at the opening so as to be in contact with the side surfaces of the formed insulator 121, insulator 133, and insulator 122.
  • the semiconductor 142 functions as a wiring for electrically connecting the transistor 700, the transistor 800, and the channel forming region of the transistor 900, and the transistor 700, the transistor 800, and the transistor 900 in series.
  • the semiconductor 142 for example, it is preferable to use silicon. Further, as the silicon, for example, single crystal silicon, hydride amorphous silicon, microcrystalline silicon, polycrystalline silicon and the like can be used. Further, as the semiconductor 142, a metal oxide may be applied other than silicon. In some cases, compound semiconductors such as Ge, ZnSe, CdS, GaAs, InP, GaN, and SiGe can be applied.
  • the semiconductor 143 for example, it is preferable to use the same material as the semiconductor 141. Therefore, it is preferable that the respective polarities of the semiconductor 141 and the semiconductor 143 are equal.
  • the storage device 100 is not limited to the configuration of the NAND type memory element included in the memory cell unit MCL shown in FIG.
  • the NAND type memory element applied to the storage device 100 may have a configuration different from that of the NAND type memory element shown in FIG.
  • the memory cell MC included in the NAND type memory element having a three-dimensional structure has, for example, a transistor RTr, a transistor WTr, and a capacitance CS.
  • the layer 20 shown in FIG. 21 is provided above the layer 10 as in the layer 20 of FIG. Further, in the layer 20, above the layer 10, the insulators 211 to 216, the insulators 240 to the insulators 242, the conductors 221 and the conductors 222, the conductors 250 to the conductors 252, the semiconductors 231 and the semiconductors 232 are formed. Have.
  • the insulator 240 is provided above the layer 10. Therefore, the insulator 350 located below the insulator 240 is preferably formed by a film forming method having good flatness. Further, it is preferable that the insulator 350 is subjected to CMP treatment.
  • insulator 240 for example, a material applicable to the insulator 111 can be used.
  • the conductor 250 is embedded in the insulator 240, and the conductor 251 is embedded in the insulator 241.
  • the conductor 250 and the conductor 251 have a function as a plug or a wiring.
  • the conductor having a function as a plug or wiring shown in FIG. 21 may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • conductor 250 and the conductor 251 for example, materials applicable to the conductor 328 and the conductor 330 can be used.
  • the insulator 211 is provided on the insulator 241. Further, the conductor 221 is provided on the insulator 211. Further, the insulator 212 is provided on the conductor 221. Further, the conductor 222 is provided on the insulator 212. That is, the insulator 211, the conductor 221 and the insulator 212, and the conductor 222 are laminated in this order (these are referred to as laminates). Further, the layer 20 shown in FIG. 21 has as many layers as the number of memory cells MC included in one string.
  • openings are provided in the insulator 211, the conductor 221, the insulator 212, and the conductor 222 by forming a resist mask, etching, or the like. Further, at this time, the conductor 221 is selectively removed so that the insulator 211, the conductor 221 and the insulator 212 form a recess.
  • the conductor 221 is preferably made of a material having a higher etching rate than the insulator 211, the insulator 212, and the conductor 222.
  • the resist mask can be formed by appropriately using, for example, a lithography method, a printing method, an inkjet method, or the like.
  • the etching process may be a dry etching method or a wet etching method, or both may be used.
  • an insulator 213, a semiconductor 231 and an insulator 214, an insulator 215, a semiconductor 232, and a conductor 223 are formed in this order in the opening formed by the etching process.
  • the insulator 211 and the insulator 212 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse. Therefore, as the insulator 211 and the insulator 212, for example, the same material as the insulator 111 can be used.
  • the conductor 221 and the conductor 222 for example, it is preferable to use a material applicable to the conductor 151.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen.
  • the insulator 213 for example, silicon oxide or silicon oxide nitride can be used. Further, as the insulator 213, for example, aluminum oxide, hafnium oxide, or an oxide having aluminum and hafnium can be used. Further, the insulator 213 may be an insulator in which these are laminated.
  • the semiconductor 231 it is preferable to use the metal oxide described in the fifth embodiment. In the present embodiment, it is assumed that the metal oxide is subsequently applied as the semiconductor 231.
  • the metal oxide of the semiconductor 231 is supplied with impurities and the like to reduce the resistance of the exposed region of the semiconductor 231. That is, the region of the semiconductor 231 in contact with the insulator 214 is a high resistance region, and the region of the semiconductor 231 not in contact with the insulator 214 is a low resistance region.
  • the insulator 214 is not a component that forms a compound with a component contained in the semiconductor 231 at the interface with the previously formed semiconductor 231 and in the vicinity of the interface.
  • silicon oxide or the like can be used as the insulator 214.
  • the insulator 215, the semiconductor 232, the insulator 216, and the conductor 223 are formed in this order on the forming surfaces of the insulator 213 and the insulator 214. It is assumed that the opening provided in the laminated body is filled by the formation of the conductor 223.
  • the insulator 215 and the insulator 216 for example, it is preferable to use a material applicable to the insulator 213.
  • the semiconductor 232 for example, it is preferable to use the metal oxide described in the fifth embodiment as in the semiconductor 231.
  • the metal oxide it is preferable to use CAAC-OS, which will be described later.
  • CAAC-OS since polycrystalline silicon is used for the semiconductor 231 and the semiconductor 232, the electron trap density may increase due to the grain boundaries that can be formed in the polycrystalline silicon, and the transistor characteristics may vary greatly.
  • CAAC-OS since a clear grain boundary is not confirmed, it is possible to suppress variations in transistor characteristics.
  • the conductor 223 for example, it is preferable to use a material applicable to the conductor 151.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen.
  • An insulator 242 is provided on the upper part of the formed string.
  • a material applicable to the insulator 111 can be used.
  • the layer 20 of the storage device 110 described in the first embodiment can be produced.
  • the wiring WL shown in FIG. 2 corresponds to the conductor 221 and the conductor 222, the conductor 221 is used when writing data, and the conductor 222 is used when reading data.
  • a capacitive CS is configured in which the conductor 222 is used as one electrode, the region of the insulator 213 in contact with the conductor 222 is used as a dielectric, and the region of the semiconductor 231 that overlaps with the conductor 222 is used as the other electrode. .. Further, the region of the semiconductor 231 that overlaps with the conductor 222 is used as a gate, the region of the insulator 215 that overlaps with the conductor 222 is used as a gate insulating film, and the region of the semiconductor 232 that overlaps with the conductor 222 is used as a channel forming region.
  • a transistor RTr is configured in which the region of the insulator 216 that overlaps the body 222 is the gate insulating film, and the region of the conductor 223 that overlaps the conductor 222 is the back gate. Further, a transistor WTr is configured in which the conductor 221 is used as a gate, the insulator 213 superimposing on the conductor 221 is used as a gate insulating film, and the region of the semiconductor 231 superimposing on the conductor 221 is used as a channel forming region.
  • the thermal CVD method is a film forming method that does not use plasma, it has an advantage that defects are not generated due to plasma damage.
  • the raw material gas and the oxidizing agent may be sent into the chamber at the same time, the inside of the chamber is set to atmospheric pressure or reduced pressure, and the film may be reacted by reacting in the vicinity of the substrate or on the substrate to deposit on the substrate. ..
  • the inside of the chamber may be under atmospheric pressure or reduced pressure
  • the raw material gas for the reaction is introduced into the chamber in order
  • the film formation may be performed by repeating the order of introducing the gas.
  • each switching valve also called a high-speed valve
  • the first raw material gas is not mixed at the same time or after that so that the multiple kinds of raw materials gas are not mixed.
  • An active gas argon, nitrogen, etc. or the like is introduced, and a second raw material gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • Thermal CVD methods such as the MOCVD method and the ALD method can form various films such as metal films, semiconductor films, and inorganic insulating films disclosed in the embodiments described so far, and for example, In-Ga-Zn.
  • trimethylindium (In (CH 3 ) 3 ), trimethylgallium (Ga (CH 3 ) 3 ), and dimethylzinc (Zn (CH 3 ) 2 ) are used.
  • the combination is not limited to these, and triethylgallium (Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn (C 2 H 5 ) 2 ) can be used instead of dimethylzinc. Can also be used.
  • hafnium oxide film is formed by a film forming apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide or tetrakisdimethylamide hafnium (TDHA, Hf [N (CH 3 ) 2 ]]. 4) a raw material gas hafnium amide) was vaporized, such as, using the two kinds of gases ozone (O 3) as an oxidizing agent.
  • other materials include tetrakis (ethylmethylamide) hafnium and the like.
  • a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al (CH 3 ) 3), etc.).
  • TMA trimethylaluminum
  • Al Al (CH 3 ) 3
  • H 2 O gases
  • Other materials include tris (dimethylamide) aluminum, triisobutylaluminum, and aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate).
  • hexachlorodisilane is adsorbed on the surface to be formed , and radicals of an oxidizing gas (O 2 , nitrous oxide) are supplied and adsorbed. React with things.
  • tungsten film when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 are formed. The gas is sequentially and repeatedly introduced to form a tungsten film.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film for example, an In-Ga-Zn-O film is formed by a film forming apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
  • a ⁇ O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • ZnO layer ZnO layer.
  • these gases may be used to form a mixed oxide layer such as an In—Ga—O layer, an In—Zn—O layer, and a Ga—Zn—O layer.
  • O 3 may be used of H 2 O gas obtained by bubbling water with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (CH 3 ) 2 gas may be used.
  • insulator 382 and the insulator 384 are sequentially laminated and provided (see FIG. 13 or FIG. 14). Further, a conductor 386 is formed on the insulator 382 and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are laminated in this order on the insulator 384.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from the area where the substrate 311 or the transistor 300 is provided to the area where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the film having a barrier property against hydrogen for example, it is preferable to use metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by using a material having a relatively low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (conductor 503) constituting the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the insulator 503.
  • the insulator 524 placed on the insulator 522
  • the oxide 530a placed on the insulator 524
  • the oxide 530a placed on the insulator 524
  • the arranged oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • An insulator 580 having an opening formed by superimposing between them, a conductor 560 arranged in the opening, an oxide 530b, a conductor 542a, a conductor 542b, an insulator 580, and a conductor 560. It has an insulator 550 arranged between the insulators 550, an oxide 530b, a conductor 542a, a conductor 542b, and an insulator 580, and an oxide 530c arranged between the insulator 550.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof, but the present invention is limited to this. It's not a thing. For example, a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided. Further, in the transistor 500, the conductor 560 is shown as a two-layer laminated structure, but the present invention is not limited to this. For example, the conductor 560 may have a single-layer structure or a laminated structure of three or more layers. Further, the transistor 500 shown in FIGS. 14 and 15A and 15B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the storage device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate electrode. Further, the conductor 503 may function as a second gate electrode. In that case, the Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, it is possible to make the Vth of the transistor 500 larger than 0V and reduce the off-current. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b functioning as the source electrode and the drain electrode are said to be type I as in the channel formation region. It has characteristics. Further, since the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b are in contact with the insulator 544, it can be type I as in the channel forming region. In addition, in this specification and the like, type I can be treated as the same as high-purity authenticity, which will be described later. Further, the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure. By adopting the S-channel structure, it is possible to increase the resistance to the short-channel effect, in other words, to make a transistor in which the short-channel effect is unlikely to occur.
  • the insulator 520, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating have an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 in terms of oxygen atoms in TDS analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above-mentioned oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • by combining the insulator of the high-k material with silicon oxide or silicon oxide nitride it is possible to obtain an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 containing the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, tin, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium).
  • Neodymium, hafnium, tantalum, tungsten, gallium, etc. (one or more) and the like may be used.
  • a metal oxide having a low carrier density for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to form water, which may form an oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen deficiency, the transistor may have normally-on characteristics.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for metal oxides. However, it is difficult to quantitatively evaluate the defect. Therefore, in the case of metal oxides, the carrier density may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as the parameter of the metal oxide, the carrier density assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier density" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier density of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, and preferably less than 1 ⁇ 10 17 cm -3. Is more preferably less than 1 ⁇ 10 16 cm -3 , even more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier density of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542 when the conductor 542 (conductor 542a and the conductor 542b) and the oxide 530 come into contact with each other.
  • the conductor 542 may oxidize. It is highly probable that the conductivity of the conductor 542 will decrease due to the oxidation of the conductor 542.
  • the diffusion of oxygen in the oxide 530 into the conductor 542 can be rephrased as the conductor 542 absorbing the oxygen in the oxide 530.
  • oxygen in the oxide 530 diffuses into the conductor 542 (conductor 542a and the conductor 542b), so that the oxygen in the oxide 530 diffuses between the conductor 542a and the oxide 530b, and the conductor 542b and the oxide 530b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 542, it is presumed that the different layer has insulating properties.
  • the three-layer structure of the conductor 542, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. Alternatively, it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542 and the oxide 530b.
  • the different layer is formed between the conductor 542 and the oxide 530c, or when the different layer is conductive. It may be formed between the body 542 and the oxide 530b, and between the conductor 542 and the oxide 530c.
  • the metal oxide that functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered materials include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 530 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 530 include molybdenum sulfide (typically MoS 2 ), molybdenum disulfide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is the oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a region 543 may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542 and its vicinity thereof.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that releases oxygen by heating.
  • the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower.
  • silicon oxide having excess oxygen, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and vacancies.
  • Silicon oxide can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 15A and 15B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542 via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having pores. , Or a resin or the like is preferable.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 may have a shape having a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water and hydrogen in the film.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used.
  • a material having a relatively low dielectric constant as an interlayer film it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • a conductor 546, a conductor 548, etc. are embedded in the insulator 520, the insulator 522, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586. There is.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitive element 600 and the transistor 500.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 are shown as a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • an OS transistor having a large on-current can be provided.
  • an OS transistor having a small off-current can be provided.
  • miniaturization or high integration can be achieved.
  • the transistor 500 shown in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 16A is a top view of the transistor 510A.
  • FIG. 16B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 16A.
  • FIG. 16C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 16A.
  • some elements are omitted for the sake of clarity.
  • the transistor 510A includes a conductor 560 (conductor 560a and a conductor 560b) that functions as a first gate electrode, a conductor 505 (conductor 505a, and a conductor 505b) that functions as a second gate electrode, and the conductor 505b.
  • An insulator 550 that functions as a first gate insulating film, an insulator 521 that functions as a second gate insulating film, an insulator 522, and an insulator 524, and an oxide 530 (oxidation) having a region in which a channel is formed.
  • It has an object 530a, an oxide 530b, and an oxide 530c), a conductor 542a that functions as one of the source or drain, a conductor 542b that functions as the other of the source or drain, and an insulator 545.
  • the oxide 530c, the insulator 550, and the conductor 560 are arranged in the opening provided in the insulator 580 via the insulator 545. Further, the oxide 530c, the insulator 550, and the conductor 560 are arranged between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate) for the insulator 511. Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the oxygen is difficult to permeate). Further, for example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 511.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 503 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 503 and the height of the upper surface of the insulator 512 can be made about the same.
  • the conductor 503 is shown to have a single layer structure, the present invention is not limited to this.
  • the conductor 503 may have a multilayer structure of two or more layers.
  • the electric field generated from the conductor 560 and the electric field generated from the conductor 505 are generated. Can cover the channel-forming region formed in the oxide 530.
  • the insulator 514 and the insulator 516 function as an interlayer film in the same manner as the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 514.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 505 that functions as the second gate
  • the conductor 505a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 505b is further formed inside.
  • the height of the upper surface of the conductor 505a and the conductor 505b can be made the same as the height of the upper surface of the insulator 516.
  • the transistor 510A shows a configuration in which the conductor 505a and the conductor 505b are laminated, the present invention is not limited to this.
  • the conductor 505 may be provided as a single layer or a laminated structure having three or more layers.
  • the conductor 505a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule (the oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 505a since the conductor 505a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 505b from being oxidized and the conductivity from being lowered.
  • the conductor 505 also functions as a wiring
  • a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • the conductor 503 does not necessarily have to be provided.
  • the conductor 505b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 521, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), nitride oxides containing aluminum and hafnium, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), and the like. It is preferable to use an insulator containing strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated manner. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • an insulator 521 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a barrier layer may be provided on the conductor 542.
  • the barrier layer it is preferable to use a substance having a barrier property against oxygen or hydrogen. With this configuration, it is possible to prevent the conductor 542 from being oxidized when the insulator 545 is formed.
  • the insulator 550 may have a laminated structure like the second gate insulating film.
  • an insulator that functions as a gate insulating film in a laminated structure of a high-k material and a thermally stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. It becomes.
  • a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560 functions as wiring, it is preferable to use a conductor having high conductivity for the conductor 560b. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, and may be, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the transistor 510A may be electrically connected to another structure via a plug or wiring such as an insulator 580, an insulator 582, and a conductor 546 embedded in the insulator 584.
  • tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity as the conductor 546, the conductivity as a wiring is maintained. , It is possible to suppress the diffusion of impurities from the outside.
  • FIG. 17A is a top view of the transistor 510B.
  • FIG. 17B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 17A.
  • FIG. 17C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 17A.
  • some elements are omitted for the sake of clarity.
  • Transistor 510B is a modification of transistor 510A. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • a part of the insulator 545 is provided in the opening provided in the insulator 580, and is provided so as to cover the side surface of the conductor 560.
  • an opening is formed by removing a part of the insulator 580 and the insulator 545.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • the oxide 530 When an oxide semiconductor is used as the oxide 530, it is preferable to have a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • oxide 530a and oxide 530c may be omitted.
  • Oxide 530 may be a single layer of oxide 530b.
  • the oxide 530 is a laminate of the oxide 530a, the oxide 530b, and the oxide 530c
  • the energy of the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy of the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the oxide 530c may have a laminated structure.
  • a laminated structure with gallium oxide can be used.
  • a laminated structure of an In-Ga-Zn oxide and an oxide containing no In may be used as the oxide 530c.
  • the oxide 530 it is preferable to use a metal oxide that functions as an oxide semiconductor.
  • the metal oxide serving as the channel forming region of the oxide 530 it is preferable to use an oxide having a band gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-current of the transistor can be reduced. By using such a transistor, it is possible to provide a storage device having low power consumption.
  • FIG. 18A is a cross-sectional view of the transistor 510C in the channel length direction
  • FIG. 18B is a cross-sectional view of the transistor 510C in the channel width direction.
  • the transistor 510C shown in FIGS. 18A and 18B has an insulator 402 and an insulator 404
  • the insulator 550 is composed of an insulator 550a and an insulator 550b, that is, the transistor 500 shown in FIGS. 15A and 15B. Is different.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 covers them. It has become. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 522, a side surface of the insulator 516, a side surface of the insulator 514, and an insulator. It is in contact with the upper surface of the body 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the storage device having the OS transistor can be improved.
  • Transistor structure example 4 A structural example of the transistor 510D will be described with reference to FIGS. 19A and 19B.
  • Transistor 510D is a modification of transistor 500. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • the configuration shown in FIGS. 19A and 19B can also be applied to other transistors included in the storage device according to one embodiment of the present invention, such as the transistor 300.
  • FIGS. 19A and 19B are modified examples of the transistors shown in FIGS. 15A and 15B.
  • FIG. 19A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 19B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 19A and 19B differ from the transistors 500 shown in FIGS. 15A and 15B in that they have an insulator 402 and an insulator 404. Further, it is different from the transistor 500 shown in FIGS. 15A and 15B in that the insulator 551 is provided in contact with the side surface of the conductor 540a and the insulator 551 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 shown in FIGS.
  • the oxide 530c has a two-layer structure of the oxide 530c1 and the oxide 530c2, which is different from the transistors shown in FIGS. 15A and 15B.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 is these. It has a structure that covers. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 522, a side surface of the insulator 516, a side surface of the insulator 514, and an insulator. It is in contact with the upper surface of the body 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 551 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 551 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 551.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the storage device having the OS transistor can be improved.
  • Oxide 530c1 is the upper surface of the insulator 522, the side surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the insulator. It touches the side surface of 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • an In—Zn oxide can be used.
  • the oxide 530c2 the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By forming the oxide 530c into a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be, for example, a power MOS transistor.
  • the oxide 530c of the transistors shown in FIGS. 15A and 15B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors shown in FIGS. 19A and 19B can be applied to, for example, the transistor 500, the transistor 300, or both.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. Further, in addition to them, it is preferable that one kind or a plurality of kinds selected from aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 20A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • Crystalline includes CAAC, nc, and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 20A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • the GIXD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 20B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 20B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 20B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is the intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 20C.
  • FIG. 20C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 20A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (or thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is generated. Observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on the spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). ). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • an oxide semiconductor having a low carrier density for the transistor (more specifically, see Embodiment 4).
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier density may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ . 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible (more specifically, see Embodiment 4).
  • the semiconductor wafer 4800 shown in FIG. 29A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous step. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other so that the dicing process can be easily performed. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 29B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 29A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 29C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 29C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 29D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on the package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of storage devices 4710 are provided on the interposer 4731.
  • the storage device 4710 may be, for example, a chip 4800a, a storage device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • the semiconductor device 4735 integrated circuits such as a CPU, GPU, FPGA, and storage device can be used. In the present specification and the like, the semiconductor device is a general device that can function by utilizing the semiconductor characteristics.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the storage device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 29D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFNeged
  • FIG. 30A shows various storage devices used in semiconductor devices for each layer.
  • a storage device located in the upper layer is required to have a faster operating speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • FIG. 30A shows, in order from the top layer, a memory, an SRAM, a DRAM, a 3D NAND memory, which are mixedly mounted as registers in an arithmetic processing unit such as a CPU.
  • a memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used, for example, as a cache.
  • the cache has a function of duplicating and holding a part of the data held in the main memory (main memory). By duplicating frequently used data and keeping it in the cache, the access speed to the data can be increased.
  • the storage capacity required for the cache is smaller than that of the main memory, but the operating speed is required to be faster than that of the main memory.
  • the data rewritten in the cache is duplicated and supplied to the main memory.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time and various programs used in the arithmetic processing unit. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the storage device is, for example, the storage of various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital still cameras, video cameras, recording / playback devices, navigation systems, game machines, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things) terminal devices, health care, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • FIG. 31E As an example of the game machine, a portable game machine is shown in FIG. 31E, and a stationary game machine is shown in FIG. 31F, but the electronic device according to one aspect of the present invention is not limited thereto.
  • Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • FIG. 31G shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device for displaying such information may be provided around the driver's seat.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like.
  • FIG. 31H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • the digital camera 6240 with low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 31I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the storage device described above, the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 31J is a schematic cross-sectional view showing an example of ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and performs pacing to the heart when the heart rate deviates from a specified range. Also, if pacing does not improve heart rate (such as fast ventricular tachycardia or ventricular fibrillation), electric shock treatment is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • FIG. 32A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 32A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 33B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 33C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 33C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, interfaces for supplying power to the PC card 5621, inputting signals, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards for the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB, SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and by inserting the terminal into a socket (not shown) included in the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. Can be connected to.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the software that constitutes the computer system 7000 includes an operating system including a device driver, middleware, various development environments, an application program related to AI (AI Application), an application program unrelated to AI (Application), and the like.
  • the storage device according to one aspect of the present invention is preferable to use as the first storage device and the second storage device.
  • a 3D OS NAND type storage device can function as a cache, main memory, and storage. Further, by using a 3D OS NAND type storage device, it becomes easy to realize a non-Von Neumann type computer system.
  • the 3D OS NAND type storage device consumes less power than the 3D NAND type storage device using a Si transistor.
  • the power consumption of the computer system 7000 can be reduced.
  • the 3D OS NAND type storage device can function as a universal memory, the number of parts for forming the computer system 7000 can be reduced.
  • the storage device can be suitably used for a small-scale system such as an IoT terminal device (also referred to as an endpoint microcomputer) in the field of IoT (Internet of Things).
  • IoT terminal device also referred to as an endpoint microcomputer
  • IoT Internet of Things
  • FIG. 35 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • a storage device according to one aspect of the present invention is used as a communication device in accordance with communication standards such as a 4th generation mobile communication system (4G) and a 5th generation mobile communication system (5G). All you have to do is perform wireless communication.
  • the factory 884 may be connected to the factory 885 and the factory 886 via an internet line.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operating status and the like. In addition, it is possible to check for incorrect or missing items, indicate the location, and measure the tact time.

Abstract

ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを短い配線で接続し、信号伝達遅延が小さく、消費電力が小さい記憶装置を提供する。 例えば、単結晶シリコン基板を用いてＳｉトランジスタを形成し、前記Ｓｉトランジスタを用いてＮＡＮＤ型フラッシュメモリを構成する。ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、ＯＳトランジスタを用いてキャッシュメモリを構成すると、前記キャッシュメモリはＮＡＮＤ型フラッシュメモリの上方に積層して設けることができる。ＮＡＮＤ型フラッシュメモリとキャッシュメモリを同一のチップに作製することで、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを短い配線で接続することができる。

Description

記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器
本発明は、記憶装置に関する。特に、半導体特性を利用した記憶装置（半導体記憶装置、メモリ、ともいう）に関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ：ＰＣ）やサーバー（Ｓｅｒｖｅｒ）、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ）などの情報処理装置に使用される不揮発性の記憶装置として、主にハードディスクドライブ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ：ＨＤＤ）が長年使用されてきたが、近年、軽量で物理的な動作部分がなくデータの読み込み、書き込みが高速であるソリッドステートドライブ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ：ＳＳＤ）の普及が進んでいる。
ＳＳＤの多くはＮＡＮＤ型フラッシュメモリとコントローラを用いて構成され、フラッシュメモリはデータを電気的に記憶する、不揮発性の記憶装置である。また、ＳＳＤは、キャッシュメモリ（バッファメモリ、ともいう）を有する場合があり、データの特に書き込み動作をさらに高速なものとしている。ＳＳＤのキャッシュメモリには、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などが用いられ、ＤＲＡＭおよびＳＲＡＭは揮発性の記憶装置である。なお、ＤＲＡＭやＳＲＡＭ、またフラッシュメモリなど、半導体特性を利用した記憶装置を、本明細書等では半導体記憶装置（メモリ、ともいう）と呼ぶ。
一方、トランジスタのチャネル形成領域に酸化物半導体または金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ともいう）が知られている。ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）特性を有し、注目を集めている。また、ＤＲＡＭは、メモリセルが１個のトランジスタと１個の容量素子で構成され、容量素子に電荷を蓄積することでデータを記憶する記憶装置である。そのため、ＤＲＡＭのメモリセルにＯＳトランジスタを用いることで、記憶したデータを長時間保持することができる。
また、酸化物半導体において、単結晶でも非晶質でもないＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献３、参照）。非特許文献１および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，Ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｍａｅｄａ　ｅｔ　ａｌ．，"Ａ　２０ｎｓ−Ｗｒｉｔｅ　４５ｎｓ−Ｒｅａｄ　ａｎｄ　１０１４−Ｃｙｃｌｅ　Ｅｎｄｕｒａｎｃｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ　Ｃｏｍｐｏｓｅｄ　ｏｆ　６０ｎｍ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｔｒａｎｓｉｓｔｏｒｓ"，ＩＳＳＣＣ　２０１８，ＳＥＳＳＩＯＮ　３０，ＥＭＥＲＧＩＮＧ　ＭＥＭＯＲＩＥＳ，３０．４，ｐ．４８４−４８６
ＳＳＤは、例えば、ＮＡＮＤ型フラッシュメモリと、コントローラと、キャッシュメモリのそれぞれが電子部品としてプリント基板にはんだ付けされ、作製される。すなわち、ＮＡＮＤ型フラッシュメモリと、コントローラと、キャッシュメモリは別のチップであり、それらがプリント基板に設けられた配線によって電気的に接続される。
しかし、プリント基板に設けられた配線は、個々のチップ内の配線に比べて長く、プリント基板に設けられた配線による信号伝達は、遅延が大きい、寄生容量などによる消費電力が大きい等の問題があった。特に、大量のデータが高速に行きかう、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリとの間において大きな影響があった。また、ＮＡＮＤ型フラッシュメモリは、書き込みと消去に高い電圧が必要であり、絶縁体の厚さ等が異なるため、ＮＡＮＤ型フラッシュメモリとキャッシュメモリを同一のチップに作製することは困難であった。
本発明の一形態は、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを、短い配線で接続した記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ＮＡＮＤ型フラッシュメモリとキャッシュメモリを、同一のチップに作製した記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを短い配線で接続し、消費電力が小さいＳＳＤを提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、第一の層と、第二の層とを有する情報処理装置である。第一の層には演算処理装置が設けられ、第二の層にはメモリセル部が設けられ、演算処理装置は、演算処理を行う機能と、メモリセル部を駆動または制御する機能とを有する。メモリセル部は、電源が供給されない状態で、記憶したデータを保持する機能を有し、メモリセル部はランダムアクセスの機能を有し、第二の層の少なくとも一部は、第一の層の上方に積層して設けられる。
また、上記形態において、第一の層は単結晶シリコン基板を有し、演算処理装置は、単結晶シリコン基板に形成された第一のトランジスタを有する。メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第一の層はＳＯＩ基板を有し、演算処理装置は、ＳＯＩ基板に形成された第一のトランジスタを有する。メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層には回路が設けられ、第二の層には第一メモリセル部が設けられ、第三の層には第二メモリセル部が設けられる。回路は、第一メモリセル部および第二メモリセル部を、駆動または制御する機能を有し、第一メモリセル部は、電源が供給されない状態で、記憶したデータを第二メモリセル部よりも長時間保持する機能を有し、第二メモリセル部は、第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有する。第二の層の少なくとも一部は、第一の層の上方に積層して設けられ、第三の層の少なくとも一部は、第二の層の上方に積層して設けられる。
また、上記形態において、第一の層は単結晶シリコン基板を有し、回路は、単結晶シリコン基板に形成された第一のトランジスタを有する。第二メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第一の層はＳＯＩ基板を有し、回路は、ＳＯＩ基板に形成された第一のトランジスタを有する。第二メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、上記形態における、記憶装置の動作方法である。回路は、記憶装置に入力されたデータを、第二メモリセル部に記憶する書き込み動作を行い、書き込み動作によって第二メモリセル部に記憶したデータを、読み出して第一メモリセル部に記憶する。
また、本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層には回路が設けられ、第二の層には第一メモリセル部が設けられ、第三の層には第二メモリセル部が設けられる。回路は、第一メモリセル部および第二メモリセル部を、駆動または制御する機能を有し、第一メモリセル部は、電源が供給されない状態で、記憶したデータを第二メモリセル部よりも長時間保持する機能を有し、第二メモリセル部は、第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有する。第二の層の少なくとも一部は、第一の層の上方に積層して設けられ、第三の層の少なくとも一部は、第二の層の上方に積層して設けられる。回路は、記憶装置に入力されたデータを、第二メモリセル部に記憶する第一動作を行う機能を有し、第一動作によって第二メモリセル部に記憶したデータを、読み出して第一メモリセル部に記憶する第二動作を行う機能を有する。
また、本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層には第一回路が設けられ、第二の層には第一メモリセル部が設けられ、第三の層には第二メモリセル部が設けられる。第二メモリセル部は、第二回路とメモリセルアレイとを有し、第一回路は、第一メモリセル部および第二回路を、駆動または制御する機能を有し、第二回路は、メモリセルアレイにデータを書き込む機能、およびメモリセルアレイからデータを読み出す機能を有する。第一メモリセル部は、電源が供給されない状態で、記憶したデータを第二メモリセル部よりも長時間保持する機能を有し、第二メモリセル部は、第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有する。第二の層の少なくとも一部は、第一の層の上方に積層して設けられ、第三の層の少なくとも一部は、第二の層の上方に積層して設けられる。
また、上記形態において、第一の層は単結晶シリコン基板を有し、回路は、単結晶シリコン基板に形成された第一のトランジスタを有する。第二メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第一の層はＳＯＩ基板を有し、回路は、ＳＯＩ基板に形成された第一のトランジスタを有する。第二メモリセル部は第二のトランジスタを有し、第二のトランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第一の層と、第二の層と、第三の層とを有する記憶装置である。第一の層には回路が設けられ、第二の層にはメモリセル部が設けられ、第三の層には第１ＲＦブロック回路が設けられる。回路は、メモリセル部および第１ＲＦブロック回路を、駆動または制御する機能を有し、メモリセル部は、電源が供給されない状態で、記憶したデータを保持する機能を有し、第二の層の少なくとも一部は、第一の層の上方に積層して設けられ、第三の層の少なくとも一部は、第二の層の上方に積層して設けられる。
また、本発明の一形態は、上記形態における記憶装置と、中央管理ユニットとを有する情報処理システムである。中央管理ユニットは、中央演算装置と第２ＲＦブロック回路とを有し、記憶装置は、第１ＲＦブロック回路および第２ＲＦブロック回路を介して、中央演算装置と電気的に接続される。
また、本発明の一形態は、上記形態の情報処理装置を有する、電子機器である。
また、本発明の一形態は、上記形態の記憶装置を有する、電子機器である。
また、上記形態において、電子機器は、コンピュータ、スーパーコンピュータ、スマートフォン、またはＩｏＴ端末機器である。
本発明の一形態により、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを、短い配線で接続した記憶装置を提供することができる。または、本発明の一形態により、ＮＡＮＤ型フラッシュメモリとキャッシュメモリを、同一のチップに作製した記憶装置を提供することができる。または、本発明の一形態により、ＮＡＮＤ型フラッシュメモリとコントローラ、およびコントローラとキャッシュメモリを短い配線で接続し、消費電力が小さいＳＳＤを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂは、記憶装置の構成例を示す斜視概略図である。
図２は、回路ＯＳＣおよびメモリセル部ＭＣＬの構成例を示すブロック図である。
図３は、回路ＯＳＣの一部およびメモリセル部ＭＣＬの構成例を示すブロック図である。
図４は、メモリセル部ＯＭＣＬの構成例を示すブロック図である。
図５Ａ乃至図５Ｃは、メモリセルＯＭＣの構成例を示す回路図である。
図６は、回路ＯＳＣの一部の構成例を示すブロック図である。
図７Ａ、図７Ｂは、記憶装置の構成例を示す斜視概略図である。
図８は、複数の記憶装置を用いて情報処理システムを構築した例を説明する図である。
図９Ａ、図９Ｂは、記憶装置の構成例を示す斜視概略図である。
図１０Ａは、記憶装置の構成例を示すブロック図であり、図１０Ｂは、中央管理ユニットの構成例を示すブロック図である。
図１１は、中央管理ユニットの構成例を示す斜視概略図である。
図１２Ａ、図１２Ｂは、情報処理装置の構成例を示す斜視概略図である。
図１３は、記憶装置の構成例を示す断面図である。
図１４は、記憶装置の構成例を示す断面図である。
図１５Ａ乃至図１５Ｃは、トランジスタの構造例を示す断面図である。
図１６Ａは、トランジスタの構造例を示す上面図である。図１６Ｂ、図１６Ｃは、トランジスタの構造例を示す断面図である。
図１７Ａは、トランジスタの構造例を示す上面図である。図１７Ｂ、図１７Ｃは、トランジスタの構造例を示す断面図である。
図１８Ａ、図１８Ｂは、トランジスタの構造例を示す断面図である。
図１９Ａ、図１９Ｂは、トランジスタの構造例を示す断面図である。
図２０Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図２０Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図２０Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図２１は、記憶装置の構成例を示す断面図である。
図２２Ａは、記憶装置の構成例を示す回路図である。図２２Ｂ乃至図２２Ｄは、記憶素子の構成例を示す回路図である。
図２３Ａは、書き込み動作を説明するタイミングチャートである。図２３Ｂは、読み出し動作を説明するタイミングチャートである。
図２４Ａ、図２４Ｂは、書き込み動作を説明する回路図である。
図２５Ａ、図２５Ｂは、書き込み動作を説明する回路図である。
図２６は、書き込み動作を説明する回路図である。
図２７Ａ、図２７Ｂは、読み出し動作を説明する回路図である。
図２８Ａ、図２８Ｂは、読み出し動作を説明する回路図である。
図２９Ａは、半導体ウェハの一例を示す斜視図である。図２９Ｂは、チップの一例を示す斜視図である。図２９Ｃ、図２９Ｄは、電子部品の一例を示す斜視図である。
図３０Ａ、図３０Ｂは、各種の記憶装置を階層ごとに示す図である。
図３１Ａ乃至図３１Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図３２Ａ乃至図３２Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図３３Ａ乃至図３３Ｃは、電子機器の一例を説明する図である。
図３４は、電子機器の一例を説明する図である。
図３５は、ファクトリーオートメーションのイメージ図である。
図３６Ａ乃至図３６Ｄは、記憶素子の構成例を示す回路図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
一般に、「容量素子」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。また、本明細書等において、「容量素子」は、２つの電極が絶縁体を介して向かい合う構成を有したもの以外に、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基凖の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ソースと、ドレインと、ゲートとを含む、少なくとも三つの端子を有する素子である。そして、ソース（ソース端子、ソース領域、または、ソース電極）とドレイン（ドレイン端子、ドレイン領域、または、ドレイン電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを用いる場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体、を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸化窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。
＜記憶装置の構成例＞
図１Ａは、本発明の一形態に係わる記憶装置１００の構成例を示す斜視概略図である。記憶装置１００は、層１０、層２０＿１乃至層２０＿ｌ（ｌは２以上の整数である）、層３０、層４０、および配線ＥＷを有する。
なお、本明細書等において、同様の機能を有する複数の要素を区別するために、「＿１」あるいは［＿２］などの符号が用いられる。すなわち、層２０＿１乃至層２０＿ｌのうち、任意の層を指すときは、層２０の符号を用いて説明し、１つを特定する必要があるときは、層２０＿１、層２０＿２などの符号を用いて説明する。
図１Ａに示すように、記憶装置１００は、層１０の上方に層２０＿１が積層して設けられ、層２０＿ｋの上方に層２０＿ｋ＋１（ｋは１以上ｌ−１以下の整数である）が積層して設けられ、層２０＿ｌの上方に層３０が積層して設けられ、層３０の上方に層４０が積層して設けられた構造を有する。
また、記憶装置１００において、層１０、層２０＿１乃至層２０＿ｌ、および層３０によって第１の記憶装置が構成され、層１０、層３０、および層４０によって第２の記憶装置が構成される。ここで、第１の記憶装置は、例えば、３次元構造のＮＡＮＤ型フラッシュメモリとすることができる。第２の記憶装置は、例えば、後ほど説明するメモリセル部にＯＳトランジスタを用いることができる。
なお、第１の記憶装置は、３次元構造のＮＡＮＤ型フラッシュメモリに限定されず、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、ＮＯＲ型フラッシュメモリであってもよい。また、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）などの不揮発性の記憶素子を用いた記憶装置、または、前記記憶装置を組み合わせてもよい。
層１０、層２０＿１乃至層２０＿ｌ、および層４０には、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０には回路ＯＳＣが、層２０＿１乃至層２０＿ｌにはメモリセル部ＭＣＬが、層４０にはメモリセル部ＯＭＣＬが設けられている。層３０は、配線が形成された配線層である。すなわち、第１の記憶装置はメモリセル部ＭＣＬを有し、第２の記憶装置はメモリセル部ＯＭＣＬを有する。
図１Ｂは、図１Ａから層２０＿１乃至層２０＿ｌ、および層２０に係る配線ＥＷを省略した斜視概略図であり、回路ＯＳＣ、メモリセル部ＭＣＬ、およびメモリセル部ＯＭＣＬの位置関係を示している。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
回路ＯＳＣは、メモリセル部ＭＣＬおよびメモリセル部ＯＭＣＬの駆動回路または制御回路としての機能を有する。メモリセル部ＭＣＬは、層２０＿１乃至層２０＿ｌに複数のメモリセルを有し、回路ＯＳＣに含まれる書き込み回路、読み出し回路などによってデータの書き込み、および読み出しが行われる。同様に、メモリセル部ＯＭＣＬは、層４０に複数のメモリセルを有し、回路ＯＳＣに含まれる書き込み回路、読み出し回路などによってデータの書き込み、および読み出しが行われる。
回路ＯＳＣは、基板ＳＵＢに形成されたトランジスタを用いて構成される。基板ＳＵＢには、例えば、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、基板ＳＵＢに、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子を設けたもの、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板等を用いてもよい。更に、基板ＳＵＢに、可撓性基板（フレキシブル基板）を用いてもよい。本実施の形態においては、基板ＳＵＢに、単結晶シリコン基板を用いた場合について説明する。なお、チャネル形成領域にシリコンを有するトランジスタを、Ｓｉトランジスタと呼ぶ。
回路ＯＳＣとメモリセル部ＭＣＬとは、配線ＥＷおよび層３０によって電気的に接続される。配線ＥＷは、回路ＯＳＣと層３０とを電気的に接続する機能、およびメモリセル部ＭＣＬに含まれているメモリセルと層３０とを電気的に接続する機能を有する。なお、配線ＥＷは、信号線、定電位を供給する電源線、ビット線（書き込みビット線、読み出しビット線など）、およびワード線などから選ばれた一種以上の配線とすることができる。同様に、回路ＯＳＣとメモリセル部ＯＭＣＬも、配線ＥＷおよび層３０によって電気的に接続される。
メモリセル部ＯＭＣＬにＯＳトランジスタを用いた場合、ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、メモリセル部ＯＭＣＬは、回路ＯＳＣおよびメモリセル部ＭＣＬの上方に積層して設けることができる。具体的には、回路ＯＳＣおよびメモリセル部ＭＣＬを、Ｓｉトランジスタを用いて構成し、その上方にメモリセル部ＯＭＣＬを、ＯＳトランジスタを用いて構成することができる。なお、ＯＳトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである。
また、メモリセル部ＯＭＣＬは、回路ＯＳＣおよびメモリセル部ＭＣＬとは異なるプロセスで作製することができる。ＯＳトランジスタは、Ｓｉトランジスタよりも形成温度が低いため、メモリセル部ＯＭＣＬをＯＳトランジスタを用いて構成することで、回路ＯＳＣおよびメモリセル部ＭＣＬに含まれているＳｉトランジスタに与える熱の影響を少なくすることができる。また、回路ＯＳＣおよびメモリセル部ＭＣＬの上方にメモリセル部ＯＭＣＬが重畳するため、記憶装置１００の回路面積の増加を抑えることができる。
次に、回路ＯＳＣおよびメモリセル部ＭＣＬの構成例について説明する。図２は、回路ＯＳＣおよびメモリセル部ＭＣＬの構成例を示すブロック図である。
＜メモリセル部ＭＣＬ＞
メモリセル部ＭＣＬは、メモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、複数本のストリングＳＲＧを有する。ストリングＳＲＧは、配線ＢＬに電気的に接続されている。ストリングＳＲＧは、直列に電気的に接続された複数のトランジスタＣＴｒと、選択用のトランジスタＢＴｒおよびトランジスタＳＴｒとを有する。なお、１個のトランジスタＣＴｒは、セルトランジスタとして機能し、ストリングＳＲＧが有するメモリセルＭＣに含まれる。
一般的に、セルトランジスタは、ノーマリーオン特性で動作するトランジスタであり、制御ゲートと、電荷蓄積層とを有する。電荷蓄積層は、トンネル絶縁膜を介して、チャネル形成領域と重畳する領域に設けられ、制御ゲートは、ブロッキング膜を介して、電荷蓄積層と重畳する領域に設けられる。セルトランジスタは、制御ゲートに書き込み電位を印加し、かつセルトランジスタの第１端子、又は第２端子の一方に所定の電位を与えることによってトンネル電流が発生して、当該セルトランジスタのチャネル形成領域から電荷蓄積層に電子が注入される。これにより、電荷蓄積層に電子が注入されたセルトランジスタでは、しきい値電圧が高くなる。なお、電荷蓄積層の代わりとして、浮遊ゲートを用いてもよい。
トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域は、例えば、シリコン、ゲルマニウム、ガリウムヒ素、シリコンカーバイド（ＳｉＣ）、実施の形態５で説明する金属酸化物などのいずれか一つ、又は上記から選ばれた複数の材料を有することが好ましい。
特に、当該チャネル形成領域において、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一つ、又は複数選ばれた金属酸化物が含まれる場合、当該金属酸化物は、ワイドギャップ半導体として機能することがあり、当該金属酸化物がチャネル形成領域に含まれているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒは、オフ電流が非常に小さい特性を有する。つまり、オフ状態となっているトランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒにおけるリーク電流を小さくすることができるため、記憶装置の消費電力を低減することができる場合がある。
なお、図２では、トランジスタＢＴｒおよびトランジスタＳＴｒが、メモリセル部ＭＣＬに形成される例を示したが、トランジスタＢＴｒおよびトランジスタＳＴｒは、回路ＯＳＣに形成してもよい。
また、メモリセルアレイＭＣＡは、ストリングＳＲＧ内に、複数のメモリセルＭＣを有する。複数のメモリセルＭＣは、行列状（マトリクス状、ともいう）に配置されている。なお、図２のメモリセルアレイＭＣＡは、１列にｍ個、１行にｎ個、合計ｍ×ｎ個のメモリセルＭＣを有する（ｍ、ｎは２以上の整数である）。また、図２では、ｉ行ｊ列（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣを、ＭＣ［ｉ，ｊ］と表記している。但し、図２では、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｉ，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｊ］、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｍ，ｊ］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｉ，ｎ］、メモリセルＭＣ［ｍ，ｎ］のみ図示しており、それ以外のメモリセルＭＣについては図示を省略している。
図２に示す配線ＷＬ、配線ＢＬ、配線ＣＬ、配線ＢＳＬ、配線ＳＳＬは、図１に示す配線ＥＷに相当する。配線ＷＬは、複数のワード線であって、配線ＷＬのそれぞれは、行毎にメモリセルＭＣと電気的に接続されている。また、配線ＢＬは、複数のビット線であって、配線ＢＬのそれぞれは、列毎にメモリセルＭＣと電気的に接続されている。また、配線ＣＬは、電源線である。
次に、配線ＢＬに電気的に接続されているストリングＳＲＧの接続構成を説明する。トランジスタＢＴｒのソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタＳＴｒのソースまたはドレインの一方は、配線ＣＬに電気的に接続されている。直列に電気的に接続されている複数のトランジスタＣＴｒの一端には、トランジスタＢＴｒのソースまたはドレインの他方が電気的に接続され、直列に電気的に接続されている複数のトランジスタＣＴｒの他端には、トランジスタＳＴｒのソースまたはドレインの他方が電気的に接続されている。
配線ＢＳＬ、配線ＳＳＬは、書き込み、読み出し、消去などの動作を行うときに、当該動作を施されるストリングを選択するための配線として機能する。配線ＢＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＢＴｒのゲートに電気的に接続され、配線ＳＳＬは、メモリセル部ＭＣＬに含まれるトランジスタＳＴｒのゲートに電気的に接続されている。
なお、図２において、メモリセル部ＭＣＬは、１本の配線ＢＬにつき１本のストリングＳＲＧが電気的に接続されている構成としているが、本発明の一態様は、これに限定されない。例えば、図３に示すとおり、メモリセル部ＭＣＬは、１本の配線ＢＬにつき複数本のストリングＳＲＧが電気的に接続された構成としてもよい。なお、図３のブロック図では、メモリセル部ＭＣＬと、回路ＯＳＣの一部について図示している。
＜回路ＯＳＣ＞
回路ＯＳＣは、制御回路ＣＴＲと、回路ＰＲＰＨと、回路ＯＲＰＨと、出力回路ＯＵＴＰとを有する。制御回路ＣＴＲは、例えば、記憶装置１００の外部から制御信号ＣＳ（クロック信号、チップイネーブル信号、書き込みイネーブル信号、アドレス信号など）およびデータ信号ＷＤＡＴＡが入力される。
制御回路ＣＴＲは、回路ＰＲＰＨにアクセスして、メモリセル部ＭＣＬへのデータの書き込みを行う機能、およびメモリセル部ＭＣＬからのデータの読み出しを行う機能を有する。また、制御回路ＣＴＲは、回路ＯＲＰＨにアクセスして、メモリセル部ＯＭＣＬへのデータの書き込みを行う機能、およびメモリセル部ＯＭＣＬからのデータの読み出しを行う機能を有する。
制御回路ＣＴＲは、記憶装置１００の外部から制御信号ＣＳによる書き込み命令とデータ信号ＷＤＡＴＡが入力された場合、最初に、データ信号ＷＤＡＴＡをメモリセル部ＯＭＣＬへ書き込む。次に、メモリセル部ＯＭＣＬから書き込んだデータを読み出し、読み出したデータをメモリセル部ＭＣＬへ書き込む。すなわち、メモリセル部ＯＭＣＬは、メモリセル部ＭＣＬのキャッシュメモリとしての機能を有する。なお、制御回路ＣＴＲは、データ信号ＷＤＡＴＡのデータ量が少ない場合など、メモリセル部ＯＭＣＬを介さず、メモリセル部ＭＣＬへ直接書き込む機能を有していてもよい。
制御回路ＣＴＲは、記憶装置１００の外部から制御信号ＣＳによる読み出し命令が入力された場合、メモリセル部ＭＣＬからデータを読み出し（メモリセル部ＯＭＣＬに当該データが存在する場合は、メモリセル部ＯＭＣＬから読み出してもよい）、出力回路ＯＵＴＰに出力する。出力回路ＯＵＴＰは、記憶装置１００の外部へデータ信号ＲＤＡＴＡを出力する。なお、書き込み命令、読み出し命令には、アドレス信号が含まれるものとする。
また、制御回路ＣＴＲは、メモリセル部ＭＣＬからデータを読み出した際、エラー検出および訂正を行う機能（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、ともいう）を有していてもよい。メモリセル部ＯＭＣＬは、制御回路ＣＴＲがエラー検出および訂正を行う際のキャッシュメモリとしても機能することができる。なお、制御回路ＣＴＲが処理する信号、および制御回路ＣＴＲの機能は、これらに限定されるものではなく、必要に応じて他の信号を入力（または、出力）してもよいし、制御回路ＣＴＲは他の機能を有していてもよい。
すなわち、制御回路ＣＴＲは、記憶装置１００の外部から入力されたデータ信号ＷＤＡＴＡを、配線ＥＷを介してメモリセル部ＯＭＣＬへ書き込み、書き込んだデータをメモリセル部ＯＭＣＬから配線ＥＷを介して読み出し、読み出したデータを、再度配線ＥＷを介してメモリセル部ＭＣＬへ書き込む。記憶装置１００の外部から入力されたデータ信号ＷＤＡＴＡは、記憶装置１００内の配線ＥＷを介して移動するため、データの移動距離が短い。
記憶装置１００は、キャッシュメモリとして使用できるメモリセル部ＯＭＣＬを有し、データの移動距離が短いため、信号の伝達遅延が小さく高速動作が可能、寄生容量などによる消費電力の増加を抑えることができる等の特徴を有する。
また、回路ＰＲＰＨは、例えば、回路ＷＬＤと、回路ＢＬＤと、回路ＣＶＣとを有する。回路ＷＬＤは、ワード線ドライバ回路として機能し、配線ＷＬに電気的に接続されている。回路ＢＬＤは、ビット線ドライバ回路として機能し、配線ＢＬに電気的に接続されている。回路ＣＶＣは、定電位を生成し、かつ当該定電位を出力する電源として機能し、配線ＣＬに電気的に接続されている。なお、回路ＣＶＣは、回路ＰＲＰＨに含まれていなくてもよく、例えば、記憶装置１００の外部に設けられていてもよい。この場合、記憶装置１００は、外部からメモリセル部ＭＣＬに定電位が与えられる構成となる。
回路ＯＲＰＨは、例えば、回路ＯＷＬＤと、回路ＯＢＬＤとを有する。回路ＯＷＬＤは、ワード線ドライバ回路として機能し、配線ｗｗｌおよび配線ｒｗｌに電気的に接続されている。回路ＯＢＬＤは、ビット線ドライバ回路として機能し、配線ｗｂｌおよび配線ｒｂｌに電気的に接続されている。
＜メモリセル部ＯＭＣＬ＞
次に、メモリセル部ＯＭＣＬの構成例について説明する。図４は、メモリセル部ＯＭＣＬの構成例を示すブロック図である。
メモリセル部ＯＭＣＬは、１列にｓ個、１行にｔ個、合計ｓ×ｔ個のメモリセルＯＭＣを有する（ｓ、ｔは２以上の整数である）。メモリセルＯＭＣは行列状に配置されている。図４では、ｐ行ｒ列（ｐは１以上ｓ以下の整数であり、ｒは１以上ｔ以下の整数である）に位置するメモリセルＯＭＣを、ＯＭＣ［ｐ，ｒ］と表記している。但し、図４では、メモリセルＯＭＣ［１，１］、メモリセルＯＭＣ［ｐ，１］、メモリセルＯＭＣ［ｓ，１］、メモリセルＯＭＣ［１，ｒ］、メモリセルＯＭＣ［ｐ，ｒ］、メモリセルＯＭＣ［ｓ，ｒ］、メモリセルＯＭＣ［１，ｔ］、メモリセルＯＭＣ［ｐ，ｔ］、メモリセルＯＭＣ［ｓ，ｔ］のみ図示しており、それ以外のメモリセルＯＭＣについては図示を省略している。
配線ｗｗｌおよび配線ｒｗｌは、図１に示す配線ＥＷに相当し、配線ｗｗｌおよび配線ｒｗｌのそれぞれは、行毎にメモリセルＯＭＣと電気的に接続されている。すなわち、メモリセルＯＭＣ［ｐ，１］乃至メモリセルＯＭＣ［ｐ，ｔ］のそれぞれは、配線ｗｗｌ（ｐ）および配線ｒｗｌ（ｐ）を介して回路ＯＷＬＤと電気的に接続される。また、配線ｗｂｌおよび配線ｒｂｌは、図１に示す配線ＥＷに相当し、配線ｗｂｌおよび配線ｒｂｌのそれぞれは、列毎にメモリセルＯＭＣと電気的に接続されている。すなわち、メモリセルＯＭＣ［１，ｒ］乃至メモリセルＯＭＣ［ｓ，ｒ］のそれぞれは、配線ｗｂｌ（ｒ）および配線ｒｂｌ（ｒ）を介して回路ＯＢＬＤと電気的に接続される。
図５Ａは、メモリセルＯＭＣの構成例を示す回路図である。メモリセルＯＭＣは、トランジスタＭ１１と、トランジスタＭ１２と、容量素子Ｃ１１とを有する。
トランジスタＭ１１のソースまたはドレインの一方は、トランジスタＭ１２のゲートおよび容量素子Ｃ１１の一方の端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、配線ｗｂｌと電気的に接続され、トランジスタＭ１１のゲートは、配線ｗｗｌと電気的に接続される。トランジスタＭ１２のソースまたはドレインの一方は、配線ｒｂｌと電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、配線ｒｗｌと電気的に接続される。容量素子Ｃ１１の他方の端子は、配線ＣＡＬと電気的に接続される。配線ＣＡＬは、容量素子Ｃ１１の他方の端子に所定の電位を印加するための配線として機能する。また、トランジスタＭ１１のソースまたはドレインの一方、トランジスタＭ１２のゲート、および容量素子Ｃ１１の一方の端子が電気的に接続された接続部を、ノードＮ１１と呼称する。
なお、本明細書等において、構成要素間の信号や電位の入出力を説明するために、「端子」といった表現を用いているが、実際の回路において「端子」といった物理的な接続部分は存在せず、配線または電極等によって電気的に接続されているだけの場合がある。
メモリセルＯＭＣにおいて、配線ｗｂｌは書き込みビット線として機能し、配線ｒｂｌは読み出しビット線として機能し、配線ｗｗｌは書き込みワード線として機能し、配線ｒｗｌは読み出しワード線として機能する。トランジスタＭ１１は、ノードＮ１１と配線ｗｂｌとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、配線ｗｗｌにハイレベルの電位を印加してトランジスタＭ１１を導通状態とし、ノードＮ１１と配線ｗｂｌとを電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のとき、配線ｗｂｌに書き込むデータに対応する電位を印加し、ノードＮ１１に該電位を書き込む。その後、配線ｗｗｌにローレベルの電位を印加し、トランジスタＭ１１を非導通状態とすることによって、ノードＮ１１の電位を保持する。
データの読み出しは、配線ｒｂｌに所定の電位を印加し、その後、配線ｒｂｌを電気的に浮遊（フローティング）状態とし、かつ配線ｒｗｌにローレベルの電位を印加することによって行われる。以後、配線ｒｂｌに所定の電位を印加し、その後、配線ｒｂｌをフローティング状態とすることを、配線ｒｂｌをプリチャージする、と表現する。
例えば、配線ｒｂｌに電位Ｖｄｄをプリチャージすることで、トランジスタＭ１２はソースとドレインとの間に電位差を有し、トランジスタＭ１２のソースとドレインとの間に流れる電流は、ノードＮ１１に保持されている電位によって決められる。そのため、配線ｒｂｌがフローティング状態のときの、配線ｒｂｌの電位変化を読み出すことによって、ノードＮ１１に保持されている電位を読み出すことができる。
データを書き込むメモリセルＯＭＣが配置されている行は、配線ｗｗｌにハイレベルの電位を印加することによって選択され、データを読み出すメモリセルＯＭＣが配置されている行は、配線ｒｗｌにローレベルの電位を印加することによって選択される。逆に、データを書き込まないメモリセルＯＭＣが配置されている行は、配線ｗｗｌにローレベルの電位を印加し、データを読み出さないメモリセルＯＭＣが配置されている行は、配線ｒｗｌに配線ｒｂｌをプリチャージする電位と同じ電位を印加することで、非選択とすることができる。
トランジスタＭ１１およびトランジスタＭ１２には、ＯＳトランジスタを用いることができる。ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、ノードＮ１１に書き込んだ電位を長時間保持することができる。つまり、メモリセルＯＭＣに書き込んだデータを長時間保持することができる。または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセルＯＭＣは、容量素子Ｃ１１の容量を小さくしてもよい。または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセルＯＭＣは、図５Ｂに示すように、容量素子Ｃ１１を有さない構成としてもよい。メモリセルＯＭＣが容量素子Ｃ１１を有さない場合、ノードＮ１１に書き込まれた電位は、トランジスタＭ１２のゲート容量等によって保持される。
トランジスタＭ１１およびトランジスタＭ１２は、バックゲート（第２のゲート、ボトムゲート、ともいう）を有していてもよい。例えば、トランジスタＭ１１がバックゲートを有する場合、トランジスタＭ１１のバックゲートに所定の電位を印加することで、トランジスタＭ１１のしきい値電圧を増減することができる。または、トランジスタＭ１１のバックゲートを、トランジスタＭ１１のゲート（バックゲートに対して、第１のゲート、トップゲート、フロントゲート、ともいう）と電気的に接続することで、トランジスタＭ１１のオン電流を大きくすることができる。
具体的には、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。しきい値電圧をマイナスにシフトすることで、トランジスタのオン電流を増加することができ、メモリセルＯＭＣは高速動作を行うことができる。しきい値電圧をプラスにシフトすることで、トランジスタのオフ電流を低減することができ、メモリセルＯＭＣはデータを長時間保持することができる。または、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに異なる電位を印加してもよい。例えば、トランジスタＭ１１のバックゲートに印加する電位を低くし、トランジスタＭ１２のバックゲートに印加する電位を高くしてもよい。
もしくは、トランジスタＭ１１およびトランジスタＭ１２に、ＯＳトランジスタ以外のトランジスタを用いてもよい。トランジスタＭ１１およびトランジスタＭ１２には、オフ電流が小さなトランジスタが好ましく、例えば、チャネル形成領域にバンドギャップが大きい半導体を有するトランジスタを用いることができる。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があり、例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
メモリセルＯＭＣは、２トランジスタ１容量素子または２トランジスタで構成される、ゲインセル型のメモリセルである。ゲインセル型のメモリセルは、電荷を蓄積する容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。また、ゲインセル型のメモリセルは、保持しているデータを破壊することなく読み出すこと（非破壊読み出し）が可能である。
または、メモリセルＯＭＣは、１個のトランジスタと１個の容量素子とで構成してもよい。図５Ｃに示すメモリセルＯＭＣは、トランジスタＭ１３と、容量素子Ｃ１２とを有する。
トランジスタＭ１３のソースまたはドレインの一方は、容量素子Ｃ１２の一方の端子と電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、配線ａｂｌと電気的に接続され、トランジスタＭ１３のゲートは、配線ａｗｌと電気的に接続される。容量素子Ｃ１２の他方の端子は、配線ＣＡＬと電気的に接続される。トランジスタＭ１３のソースまたはドレインの一方、および容量素子Ｃ１２の一方の端子が電気的に接続された接続部を、ノードＮ１２と呼称する。
トランジスタＭ１３には、トランジスタＭ１１およびトランジスタＭ１２と同様、ＯＳトランジスタを用いることができる。また、図５Ｃに示すメモリセルＯＭＣにおいて、配線ａｂｌはビット線として機能し、配線ａｗｌはワード線として機能する。
メモリセルＯＭＣを、図５Ｃに示す構成とすることで、メモリセルＯＭＣの配置密度を向上させることができる一方、データの読み出しは破壊読み出しとなる。また、メモリセル部ＯＭＣＬが有するメモリセルＯＭＣが、図５Ａ、図５Ｂ、および図５Ｃに示すメモリセルＯＭＣのいずれであっても、メモリセル部ＯＭＣＬは、メモリセルＯＭＣにランダムアクセスすることができる。
＜回路ＢＬＤと回路ＯＢＬＤ＞
回路ＯＳＣが有する、回路ＢＬＤおよび回路ＯＢＬＤについて、より具体的に説明する。図６は、回路ＯＳＣの一部について構成例を示すブロック図である。図６は、図２で示した回路ＯＳＣから、出力回路ＯＵＴＰ、回路ＣＶＣ等を省略し、回路ＢＬＤの構成例、回路ＯＢＬＤの構成例、および回路ＯＳＣ内の信号の流れについて、より具体的に示している。
回路ＢＬＤは、例えば、カラムデコーダＣＤ、書き込み回路ＷＣ、センスアンプＳＡ、および出力回路ＯＰＣを有する構成とすることができる。
カラムデコーダＣＤは、制御回路ＣＴＲから取得したアドレス信号ＡＤに応じて、書き込みまたは読み出し対象となるメモリセルＭＣが電気的に接続された配線ＢＬを選択する機能を有する。ここで、アドレス信号ＡＤは、回路ＯＳＣの内部信号であり、制御信号ＣＳに含まれるアドレス信号に対応する信号である。また、アドレス信号ＡＤは、回路ＷＬＤにも送られる。回路ＷＬＤは、配線ＢＳＬ、配線ＷＬ、配線ＳＳＬを駆動する機能を有し、アドレス信号ＡＤに応じて、書き込みまたは読み出し対象となるメモリセルＭＣが電気的に接続された配線ＷＬを選択する機能を有する。
書き込み回路ＷＣは、カラムデコーダＣＤによって選択された配線ＢＬに、制御回路ＣＴＲから供給されたデータ信号ＷＤに対応した電位を供給する機能を有する。ここで、データ信号ＷＤは、回路ＯＳＣの内部信号であり、データ信号ＯＲＤまたはデータ信号ＷＤＡＴＡに対応する信号である。
また、センスアンプＳＡは、配線ＢＬから読み出したデータ信号を増幅する機能を有する。なお、増幅されたデータ信号は、出力回路ＯＰＣを介して、データ信号ＲＤとして制御回路ＣＴＲに出力される。制御回路ＣＴＲは、データ信号ＲＤに対応する信号を出力回路ＯＵＴＰに出力する。
回路ＯＢＬＤは、例えば、カラムデコーダＯＣＤ、書き込み回路ＯＷＣ、プリチャージ回路ＯＰＲ、センスアンプＯＳＡ、および出力回路ＯＯＰＣを有する構成とすることができる。
カラムデコーダＯＣＤは、制御回路ＣＴＲから取得したアドレス信号ＯＡＤに応じて、書き込みまたは読み出し対象となるメモリセルＯＭＣが電気的に接続された配線ｗｂｌおよび配線ｒｂｌを選択する機能を有する。ここで、アドレス信号ＯＡＤは、回路ＯＳＣの内部信号である。また、アドレス信号ＯＡＤは、回路ＯＷＬＤにも送られる。回路ＯＷＬＤは、配線ｗｗｌおよび配線ｒｗｌを駆動する機能を有し、アドレス信号ＯＡＤに応じて、書き込みまたは読み出し対象となるメモリセルＯＭＣが電気的に接続された配線ｗｗｌおよび配線ｒｗｌを選択する機能を有する。
書き込み回路ＯＷＣは、カラムデコーダＯＣＤによって選択された配線ｗｂｌに、制御回路ＣＴＲから供給されたデータ信号ＯＷＤに対応した電位を供給する機能を有する。ここで、データ信号ＯＷＤは、回路ＯＳＣの内部信号であり、データ信号ＷＤＡＴＡに対応する信号である。
また、プリチャージ回路ＯＰＲは、配線ｒｂｌをプリチャージする機能を有し、センスアンプＯＳＡは、配線ｒｂｌから読み出したデータ信号を増幅する機能を有する。なお、増幅されたデータ信号は、出力回路ＯＯＰＣを介して、データ信号ＯＲＤとして制御回路ＣＴＲに出力される。制御回路ＣＴＲは、データ信号ＯＲＤに対応する信号を、書き込み回路ＷＣまたは出力回路ＯＵＴＰに出力する。
なお、回路ＢＬＤおよび回路ＯＢＬＤの構成要素はこれらに限定されるものではなく、必要に応じて他の構成要素を追加してもよいし、不必要な構成要素を削減してもよい。また、回路ＢＬＤおよび回路ＯＢＬＤの機能もこれらに限定されるものではなく、他の機能を有していてもよいし、不必要な機能は削減してもよい。
＜記憶装置の構成例２＞
上述した記憶装置１００において、回路ＯＳＣは、制御回路ＣＴＲ、回路ＰＲＰＨ、回路ＯＲＰＨ、および出力回路ＯＵＴＰを有し（図２、参照）、回路ＯＳＣは層１０に設けられると説明したが、回路ＯＳＣが有する回路ＯＲＰＨを層４０に設けてもよい。
図７Ａは、回路ＯＲＰＨを層４０に設けた場合における、記憶装置１００の構成例を示す斜視概略図である。なお、図７Ａは、図１Ｂと同様、図１Ａから層２０＿１乃至層２０＿ｌ、および層２０に係る配線ＥＷを省略している。
図７Ａにおいて、回路ＯＳＣは、制御回路ＣＴＲと回路ＰＲＰＨと出力回路ＯＵＴＰとを有し、回路ＯＲＰＨは、回路ＯＷＬＤと回路ＯＢＬＤとを有し、回路ＯＲＰＨは、メモリセル部ＯＭＣＬと共に層４０に設けられている。
層４０に設けられているメモリセル部ＯＭＣＬがＯＳトランジスタを用いて構成される場合、回路ＯＲＰＨもＯＳトランジスタを用いて構成することができる。ＯＳトランジスタは、ｎチャネル型のトランジスタが実用化されており、回路ＯＲＰＨをＯＳトランジスタを用いて構成する場合、回路ＯＲＰＨはｎチャネル型のトランジスタを用いた単極性回路とすることができる。なお、回路ＯＲＰＨを、ｎチャネル型のトランジスタを用いた単極性回路とした場合の構成例は、例えば、非特許文献４を参照できる。
回路ＯＲＰＨを層４０に設けた場合、制御回路ＣＴＲは、記憶装置１００の外部から入力されたデータ信号ＷＤＡＴＡを、配線ＥＷを介してメモリセル部ＯＭＣＬへ書き込み、メモリセル部ＯＭＣＬから読み出したデータを、層３０および配線ＥＷを介してメモリセル部ＭＣＬへ書き込むことができる。すなわち、配線ＥＷを介してデータが移動する回数を減らすことができるため、図１Ｂに示す記憶装置１００よりもさらに、データの移動距離を短くすることができる。
＜記憶装置の構成例３＞
上述した記憶装置１００において、層４０を有さない構成としてもよい。図７Ｂは、記憶装置１１０の構成例を示す斜視概略図である。図７Ｂに示す記憶装置１１０は、図１Ａに示す記憶装置１００と比べて、層４０を有さない構成である。
記憶装置１１０は、層４０を有さないため、メモリセル部ＯＭＣＬを有さない構成である。また、記憶装置１１０は、メモリセル部ＭＣＬにおいて、トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域に金属酸化物を有する。トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域に金属酸化物を有することで、第１の記憶装置の一部をキャッシュメモリとして利用することができる。そのため、記憶装置１１０は、キャッシュメモリとしての機能を有する第２の記憶装置を必要とせず、記憶装置１１０は、層４０を有さない構成とすることができる。また、同様に、記憶装置１１０は、回路ＯＲＰＨを有さない構成とすることができる。
なお、本明細書等において、トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒのチャネル形成領域に金属酸化物を有する３次元構造のＮＡＮＤ型フラッシュメモリを、「３Ｄ　ＯＳ　ＮＡＮＤ」と呼ぶ。また、トランジスタＢＴｒ、トランジスタＣＴｒ、トランジスタＳＴｒに、Ｓｉトランジスタを用いた３次元構造のＮＡＮＤ型フラッシュメモリを、「３Ｄ　ＮＡＮＤ」と呼ぶ。例えば、上述した記憶装置１００は、３Ｄ　ＮＡＮＤであり、記憶装置１１０は、３Ｄ　ＯＳ　ＮＡＮＤである。
３Ｄ　ＯＳ　ＮＡＮＤの回路構成例は後述するが、３Ｄ　ＯＳ　ＮＡＮＤはランダムアクセスが可能であり、ＯＳトランジスタのオフ電流が非常に小さい特性を有するため、３Ｄ　ＯＳ　ＮＡＮＤは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、３Ｄ　ＯＳ　ＮＡＮＤを不揮発性メモリと見なすこともできる。
また、３Ｄ　ＯＳ　ＮＡＮＤは書き込まれた電荷量が長期間変化しにくいため、３Ｄ　ＯＳ　ＮＡＮＤは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
また、３Ｄ　ＯＳ　ＮＡＮＤはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、３Ｄ　ＯＳ　ＮＡＮＤでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、３Ｄ　ＯＳ　ＮＡＮＤは実質的に無制限回のデータの書き込みおよび読み出しが可能である。３Ｄ　ＯＳ　ＮＡＮＤは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
また、３Ｄ　ＯＳ　ＮＡＮＤは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、３Ｄ　ＯＳ　ＮＡＮＤは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
表１に、３Ｄ　ＮＡＮＤ型の記憶装置と、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置の比較表を示す。
Figure JPOXMLDOC01-appb-T000001
また、記憶装置１１０は、回路ＯＳＣが有する制御回路ＣＴＲに、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算処理装置を用いることで、演算処理機能を有するフラッシュメモリとすることができる。図８に示す記憶装置１１０は、ＣＰＵと、ＮＡＮＤ型フラッシュメモリと、キャッシュメモリとしての機能を有する３Ｄ　ＯＳ　ＮＡＮＤである（情報処理装置、ともいう）。すなわち、ＣＰＵと、ＮＡＮＤ型フラッシュメモリと、キャッシュメモリとしての機能とを同一のチップに作製することができる。
図８には、複数の記憶装置１１０（３Ｄ　ＯＳ　ＮＡＮＤ）を有し、ホスト１５０が複数の記憶装置１１０を管理する様子が示されている。個々の記憶装置１１０は演算処理機能を有し、フラッシュメモリおよびキャッシュメモリへの、書き込みおよび読み出しの並列化を行うことができる。すなわち、図８に示すように、ホスト１５０が複数の記憶装置１１０を管理することで、非ノイマンコンピューティングを実現する情報処理システムを構築することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例、および当該記憶装置を含む情報処理システムの構成例について説明する。
図９Ａは、本発明の一形態に係わる記憶装置１００Ａの構成例を示す斜視概略図である。記憶装置１００Ａは、層１０、層２０＿１乃至層２０＿ｌ（ｌは２以上の整数である）、層３０、層４０Ａ、および配線ＥＷを有する。
図９Ａに示すように、記憶装置１００Ａは、層１０の上方に層２０＿１が積層して設けられ、層２０＿ｋの上方に層２０＿ｋ＋１（ｋは１以上ｌ−１以下の整数である）が積層して設けられ、層２０＿ｌの上方に層３０が積層して設けられ、層３０の上方に層４０Ａが積層して設けられた構造を有する。
　層１０、層２０＿１乃至層２０＿ｌ、層３０および配線ＥＷの構成については、実施の形態１と同様であり、詳細な説明については省略する。
また、記憶装置１００Ａにおいて、層４０ＡはＯＳトランジスタを用いることができる。また層４０Ａが有するトランジスタには、ＧａＮなどの化合物半導体を有するトランジスタを用いることができる。
層１０、層２０＿１乃至層２０＿ｌには、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０には回路ＯＳＣが、層２０＿１乃至層２０＿ｌにはメモリセル部ＭＣＬが設けられている。層３０は、配線が形成された配線層である。すなわち、第１の記憶装置はメモリセル部ＭＣＬを有する。
層４０Ａには、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層４０ＡにはＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）ブロック回路ＲＦＢＬおよびコイル（インダクタともいう）ＣＯＩＬが設けられる。
コイルＣＯＩＬは、近接場磁界結合による高周波の無線通信を行う機能を有する。コイルＣＯＩＬは、例えばスパイラルコイルなどを用いることができる。ＲＦブロック回路ＲＦＢＬは、別の回路ブロックとの間でコイルＣＯＩＬを介したデータの送受信を行う機能を有する回路である。なお本実施の形態の説明においてＲＦブロック回路ＲＦＢＬは、コイルＣＯＩＬを含む場合がある。
図９Ｂは、図９Ａから層２０＿１乃至層２０＿ｌ、および層２０に係る配線ＥＷを省略した斜視概略図であり、回路ＯＳＣ、メモリセル部ＭＣＬ、およびＲＦブロック回路ＲＦＢＬおよびコイルＣＯＩＬの位置関係を示している。
　回路ＯＳＣ、メモリセル部ＭＣＬの構成については、実施の形態１と同様であり、詳細な説明については省略する。
ＲＦブロック回路ＲＦＢＬとコイルＣＯＩＬとは、配線ＥＷおよび層３０によって回路ＯＳＣ、メモリセル部ＭＣＬと電気的に接続される。
ＲＦブロック回路ＲＦＢＬにＯＳトランジスタを用いた場合、ＯＳトランジスタは薄膜トランジスタである。コイルＣＯＩＬは、配線等に用いることができる導電体である。そのため、ＲＦブロック回路ＲＦＢＬおよびコイルＣＯＩＬは、回路ＯＳＣおよびメモリセル部ＭＣＬの上方に積層して設けることができる。具体的には、回路ＯＳＣおよびメモリセル部ＭＣＬを、Ｓｉトランジスタを用いて構成し、その上方にＲＦブロック回路ＲＦＢＬを、ＯＳトランジスタを用いて構成することができる。なお、ＯＳトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである。
また、ＲＦブロック回路ＲＦＢＬは、回路ＯＳＣおよびメモリセル部ＭＣＬとは異なるプロセスで作製することができる。ＯＳトランジスタは、Ｓｉトランジスタよりも形成温度が低いため、ＲＦブロック回路ＲＦＢＬをＯＳトランジスタを用いて構成することで、回路ＯＳＣおよびメモリセル部ＭＣＬに含まれているＳｉトランジスタに与える熱の影響を少なくすることができる。また、回路ＯＳＣおよびメモリセル部ＭＣＬの上方にＲＦブロック回路ＲＦＢＬおよびコイルＣＯＩＬが重畳させることができるため、記憶装置１００Ａの回路面積の増加を抑えることができる。
次に、ＲＦブロック回路ＲＦＢＬを含む記憶装置１００Ａの構成例について説明する。図１０Ａは、記憶装置１００Ａの構成例を示すブロック図である。
図１０Ａに示すブロック図において記憶装置１００Ａは、ＲＦブロック回路ＲＦＢＬ、回路ＯＳＣ、およびメモリセル部ＭＣＬを有する。回路ＯＳＣは実施の形態１で説明したように、メモリセル部ＭＣＬに書き込まれるデータあるいはメモリセル部ＭＣＬから読み出されるデータを演算処理する機能を備える。加えて回路ＯＳＣはＲＦブロック回路ＲＦＢＬを、駆動または制御する機能を有する。そのため、図１０Ａでは、回路ＯＳＣ内に演算部ＰＵを図示している。演算部ＰＵは、ＦＴＬ（Ｆｌａｓｈ　Ｔｒａｎｓｌａｔｉｏｎ　Ｌａｙｅｒ）に相当する回路、あるいはエラー検出および訂正を行う機能（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、ともいう）を行う回路、を有する。
図１０Ａに図示する記憶装置１００Ａの回路ブロックは、ＲＦブロック回路ＲＦＢＬおよびコイルＣＯＩＬ（図示せず）を介して、ＲＦブロック回路ＲＦＢＬを備えた中央演算装置ＣＰＵとの間で送受信を行うことができる。記憶装置１００Ａは、メモリセル部ＭＣＬのデータの書き込みおよび読出しの動作、メモリセル部ＭＣＬのデータの演算動作、および外部装置の間でのデータの無線通信動作、を行う機能を有する。
本実施の形態の記憶装置１００Ａは、図１０Ｂに図示する中央演算装置ＣＰＵおよびＲＦブロック回路ＲＦＢＬを備えた中央管理ユニット２００Ａと組み合わせて用いることで、低消費電力化が図られた情報処理システム３００Ａとすることができる。中央管理ユニット２００Ａは、複数の記憶装置１００Ａにおいて、データの読み出し、書き込みといったメモリ動作を分散して行うよう制御する機能を有する。
図１０Ｂに図示する情報処理システム３００Ａは、中央管理ユニット２００Ａと複数の記憶装置１００Ａとの間でデータの送受信を行うことができる。メモリセル部ＭＣＬおよび演算部ＰＵを備えた記憶装置１００Ａを分散配置させた場合、分散配置した記憶装置１００Ａと中央管理ユニット２００Ａとの間で、コイルを用いた近接場磁場による電気的接続を図ることができる。分散配置した記憶装置１００Ａでは、データの読み出し、書き込みといったメモリ動作を分散して行うことができる。
図１０Ｂの構成では、中央演算装置ＣＰＵと記憶装置１００Ａとの距離を近づけることができる。中央演算装置ＣＰＵは、複数の記憶装置１００Ａと電気的に接続することができ、データの授受を図ることができる。中央演算装置ＣＰＵと複数の記憶装置１００Ａとの間では、シリアルバスを不要とすることができるため、全体として消費電力を下げることができる。中央演算装置ＣＰＵと記憶装置１００Ａとの間では、近接場磁場による磁界結合を利用した電気的な接続が可能であるため、マイクロバンプによる金属電極間の接続の場合のようなアライメント精度を不要にすることができる。
図１１は、中央管理ユニット２００Ａの構成例を示す斜視概略図である。中央管理ユニット２００Ａは、層１０Ｂ、層３０Ｂ、層４０Ｂを有する。
図１１に示すように、中央管理ユニット２００Ａは、層１０Ｂの上方に層３０Ｂが積層して設けられ、層３０Ｂの上方に層４０Ｂが積層して設けられた構造を有する。
中央管理ユニット２００Ａにおいて、層４０ＢはＯＳトランジスタを用いることができる。ＯＳトランジスタを用いる構成とすることで、記憶装置１００Ａと同様に、キャッシュメモリまたはストレージメモリとして機能するメモリセル部を備える構成とすることができる。また、層４０ＢはＯＳトランジスタを用いる構成とすることで、ＲＦブロック回路ＲＦＢＬを構成することができる。なおＲＦブロック回路ＲＦＢＬは、ＧａＮなどの化合物半導体を有するトランジスタを用いて構成してもよい。
層１０Ｂ、層３０Ｂには、それぞれ半導体特性を利用することで機能しうる回路が設けられており、層１０Ｂには中央演算装置ＣＰＵとして機能する回路が設けられている。層１０Ｂは、Ｓｉトランジスタで構成されるＣＰＵが設けられている。層３０Ｂは、配線が形成された配線層である。
層４０Ｂには、上述した層４０Ａと同様に、ＲＦブロック回路ＲＦＢＬおよびコイルＣＯＩＬが設けられる。
図１２Ａ、図１２Ｂは、情報処理システム３００Ａの構成例を示す斜視概略図である。図１２Ａに図示するように、情報処理システム３００Ａでは、記憶装置１００Ａの層４０Ａと、中央管理ユニット２００Ａの層４０Ｂと、が向かい合うように貼り合わせ、図１２Ｂのように一体化することで構成される。上述したように中央管理ユニット２００Ａと記憶装置１００Ａとの間では、近接場磁場による磁界結合を利用した電気的な接続が可能であるため、マイクロバンプによる金属電極間の接続の場合のようなアライメント精度を不要にすることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一形態に係わる記憶装置１１０のメモリセル部ＭＣＬについて、回路構成例を説明する。
図２２Ａに、本発明の一形態に係る記憶装置１１０のメモリセル部ＭＣＬについて、回路図を示す。メモリセル部ＭＣＬは、トランジスタ４３１とトランジスタ４３２の間に、複数の記憶素子４１０を含む構成を有する。図２２Ｂに、記憶素子４１０の回路図を示す。記憶素子４１０は、トランジスタ４１１およびトランジスタ４１２を有する。
本実施の形態などでは、１番目の記憶素子４１０を記憶素子４１０［１］と示し、ｎ番目（ｎは３以上の整数）の記憶素子４１０を記憶素子４１０［ｎ］と示す。また、ｉ番目（ｉは２以上ｎ未満の整数）の記憶素子４１０を記憶素子４１０［ｉ］と示す。なお、記憶素子４１０［１］乃至記憶素子４１０［ｎ］に共通の事柄について説明する場合は、単に「記憶素子４１０」と示す場合がある。
また、本実施の形態などでは、１番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［１］と示し、ｉ番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［ｉ］と示し、ｎ番目の記憶素子４１０に含まれるトランジスタ４１１をトランジスタ４１１［ｎ］と示す。なお、トランジスタ４１１［１］乃至トランジスタ４１１［ｎ］に共通の事柄について説明する場合は、単に「トランジスタ４１１」と示す場合がある。トランジスタ４１２および後述するノード４１３なども、トランジスタ４１１と同様に示す。
＜記憶装置の構成例＞
図２２Ａに示すメモリセル部ＭＣＬの回路構成例について詳細に説明する。記憶素子４１０［１］に含まれるトランジスタ４１１［１］のソースまたはドレインの一方は、配線ＷＢＬと電気的に接続され、他方はノード４１３［１］と電気的に接続される。トランジスタ４１１［１］のゲートは、端子４２１［１］と電気的に接続される。トランジスタ４１２［１］のソースまたはドレインの一方は、トランジスタ４３１と電気的に接続され、他方はトランジスタ４１２［２］のソースまたは、ドレインの一方と電気的に接続される。トランジスタ４１２［１］のゲートは、ノード４１３［１］と電気的に接続される。トランジスタ４１２［１］のバックゲートは、端子４２２［１］と電気的に接続される。
また、トランジスタ４３１のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続され、他方はトランジスタ４１２［１］のソースまたはドレインの一方と電気的に接続される。トランジスタ４３１のゲートは端子４３３と電気的に接続される。なお、配線ＷＢＬと配線ＲＢＬは、図２に示す配線ＢＬに相当し、配線ＷＢＬはデータの書き込み時に使用され、配線ＲＢＬはデータの読み出し時に使用される。
記憶素子４１０［２］に含まれるトランジスタ４１１［２］のソースまたはドレインの一方は、ノード４１３［１］と電気的に接続され、他方はノード４１３［２］と電気的に接続される。トランジスタ４１１［２］のゲートは、端子４２１［２］と電気的に接続される。トランジスタ４１２［２］のソースまたはドレインの一方は、トランジスタ４１２［１］のソースまたはドレインの他方と電気的に接続され、ゲートは、ノード４１３［２］と電気的に接続される。トランジスタ４１２［２］のバックゲートは、端子４２２［２］と電気的に接続される。
記憶素子４１０［ｉ］に含まれるトランジスタ４１１［ｉ］のソースまたはドレインの一方はノード４１３［ｉ−１］（図示せず）と電気的に接続され、他方はノード４１３［ｉ］と電気的に接続される。トランジスタ４１１［ｉ］のゲートは端子４２１［ｉ］と電気的に接続される。トランジスタ４１２［ｉ］のソースまたはドレインの一方は、トランジスタ４１２［ｉ−１］（図示せず）のソースまたはドレインの一方もしくは他方と電気的に接続される。トランジスタ４１２［ｉ］のゲートはノード４１３［ｉ］と電気的に接続され、トランジスタ４１２［ｉ］のバックゲートは、端子４２２［ｉ］と電気的に接続される。
記憶素子４１０［ｎ］に含まれるトランジスタ４１１［ｎ］のソースまたはドレインの一方は、ノード４１３［ｎ−１］（図示せず）と電気的に接続される。トランジスタ４１１［ｎ］のソースまたはドレインの他方は、ノード４１３［ｎ］と電気的に接続される。トランジスタ４１１［ｎ］のゲートは端子４２１［ｎ］と電気的に接続される。
また、トランジスタ４１２［ｎ］のソースまたはドレインの一方は、トランジスタ４１２［ｎ−１］（図示せず）のソースまたはドレインのいずれかと電気的に接続される。トランジスタ４１２［ｎ］のソースまたはドレインの他方は、トランジスタ４３２と電気的に接続される。トランジスタ４１２［ｎ］のゲートはノード４１３［ｎ］と電気的に接続され、トランジスタ４１２［ｎ］のバックゲートは、端子４２２［ｎ］と電気的に接続される。
また、トランジスタ４３２のソースまたはドレインの一方は、トランジスタ４１２［ｎ］のソースまたはドレインの他方と電気的に接続される。トランジスタ４３２のソースまたはドレインの他方は配線ＳＬと電気的に接続される。トランジスタ４３２のゲートは端子４３４と電気的に接続される。
図２２Ａに示す記憶装置１１０のメモリセル部ＭＣＬは、トランジスタ４３１とトランジスタ４３２の間にｎ個の記憶素子４１０を有し、トランジスタ４１１［１］乃至トランジスタ４１１［ｎ］が、隣接トランジスタ間でソースとドレインを共用しながら直列に接続している。また、トランジスタ４１２［１］乃至トランジスタ４１２［ｎ］も、隣接トランジスタ間でソースとドレインを共用しながら直列に接続している。
このように、隣接トランジスタ間でソースとドレインを共用しながら記憶素子４１０が連なる構造を「ストリング」、「セルストリング」、または「メモリセルストリング」と呼ぶ場合がある。例えば、１つのメモリセル部ＭＣＬを「１つのストリング」、または単に「ストリング」と言う場合がある。なお、「ストリング」、「セルストリング」、および「メモリセルストリング」を単位として呼称する場合もある。
〔記憶素子〕
記憶素子４１０（図２２Ｂ、参照）は、ノード４１３に書き込まれた電位（電荷）を保持する機能を有する。具体的には、トランジスタ４１１のゲートにトランジスタ４１１をオン状態にする電圧を供給し、トランジスタ４１１のソースおよびドレインを介して、ノード４１３に、ノード４１３を所定の電圧にするための電荷を供給する。その後、トランジスタ４１１のゲートにトランジスタ４１１をオフ状態にする電圧を供給する。トランジスタ４１１をオフ状態にすることで、ノード４１３に書き込まれた電荷を保持できる。
トランジスタ４１１およびトランジスタ４１２の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタ４３１およびトランジスタ４３２も同様である。
なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
特に、トランジスタ４１１は、ＯＳトランジスタであることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタ４１１にＯＳトランジスタを用いると、ノード４１３に書き込まれた電荷を長期間保持することができる。トランジスタ４１１にＯＳトランジスタを用いた場合、記憶素子４１０を「ＯＳメモリ」と呼ぶことができる。
ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
また、ＯＳメモリはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
また、図２２Ｃに示すように、記憶素子４１０に含まれるトランジスタ４１１にバックゲートを有するトランジスタを用いてもよい。図２２Ｃでは、トランジスタ４１１のゲートとバックゲートを電気的に接続する例を示している。
また、図２２Ｄに示すように、ノード４１３と端子４２３の間に容量４２５を設けてもよい。容量４２５を設ける場合は、端子４２３に固定電位を供給することが好ましい。容量４２５を設けることで、ノード４１３の電位変動を抑制し、メモリセル部ＭＣＬの信頼性を高めることができる。特に、記憶素子４１０に多値の情報を記憶させる場合は、記憶素子４１０に容量４２５を設けることが好ましい。
また、図２２Ｂに示す記憶素子４１０において、トランジスタ４１１およびトランジスタ４１２には、ＯＳトランジスタおよびＳｉトランジスタを組み合わせて用いることができる。図３６Ａでは、トランジスタ４１１およびトランジスタ４１２にＯＳトランジスタを用いた例を示している。なお、図３６Ａ乃至図３６Ｄにおいて、トランジスタがＯＳトランジスタであることを明示するために、トランジスタの回路記号に「ＯＳ」を付記し、トランジスタがＳｉトランジスタであることを明示するために、トランジスタの回路記号に「Ｓｉ」を付記する。
図３６Ｂでは、トランジスタ４１１にＯＳトランジスタ、トランジスタ４１２にＳｉトランジスタを用いた例を示している。図３６Ａおよび図３６Ｂに示す記憶素子４１０は、トランジスタ４１１にＯＳトランジスタを用いることで、上述したように、書き込まれた情報を電力の供給を停止しても長期間保持すること、２値に限らず多値の情報を保持すること、また高温環境下においても高い信頼性を得ること等ができる。また、図３６Ｂに示す記憶素子４１０は、トランジスタ４１２にＳｉトランジスタを用いることで、読み出し速度を向上させることができる。
なお、図３６Ｃに示すように、目的または用途などによっては、トランジスタ４１１にＳｉトランジスタを用い、トランジスタ４１２にＯＳトランジスタを用いてもよい。また、図３６Ｄに示すように、目的または用途などによっては、トランジスタ４１１およびトランジスタ４１２の双方にＳｉトランジスタを用いてもよい。
＜記憶装置の動作例＞
メモリセル部ＭＣＬの動作例について図面を用いて説明する。本実施の形態では、４つの記憶素子４１０を備えるメモリセル部ＭＣＬを例示して説明する。
〔書き込み動作〕
本実施の形態では、記憶素子４１０［１］、記憶素子４１０［２］、および記憶素子４１０［４］にＨ電位を書き込み、記憶素子４１０［３］にＬ電位を書き込む場合の動作例を説明する。図２３Ａは書き込み動作を説明するタイミングチャートである。図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂ、および図２６は書き込み動作を説明するための回路図である。
初期状態として、記憶素子４１０［１］乃至記憶素子４１０［４］にＬ電位が書き込まれているものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、端子４３３、端子４３４、配線ＳＬ、および配線ＲＢＬにＬ電位が供給されているものとする。
［期間Ｔ１］
期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する（図２４Ａ、参照）。すると、ノード４１３［１］乃至ノード４１３［４］の電位がＨ電位になる。よって、トランジスタ４１２［１］乃至トランジスタ４１２［４］がオン状態になる。
［期間Ｔ２］
期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する（図２４Ｂ、参照）。すると、トランジスタ４１１［４］がオフ状態になり、ノード４１３［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬにＬ電位を供給する。すると、ノード４１３［１］乃至ノード４１３［３］の電位がＬ電位になる。よって、トランジスタ４１２［１］乃至トランジスタ４１２［３］がオフ状態になる。
［期間Ｔ３］
期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する（図２５Ａ、参照）。すると、トランジスタ４１１［３］がオフ状態になり、ノード４１３［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、配線ＷＢＬにＨ電位を供給する。すると、ノード４１３［１］およびノード４１３［２］の電位がＨ電位になる。よって、トランジスタ４１２［１］およびトランジスタ４１２［２］がオン状態になる。
［期間Ｔ４］
期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する（図２５Ｂ、参照）。すると、トランジスタ４１１［２］がオフ状態になり、ノード４１３［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
［期間Ｔ５］
期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する（図２６、参照）。すると、トランジスタ４１１［１］がオフ状態になり、ノード４１３［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、記憶素子４１０［１］乃至記憶素子４１０［４］に情報を書き込むことができる。
〔読み出し動作〕
本実施の形態では、記憶素子４１０［１］乃至記憶素子４１０［４］に保持されている情報のうち、記憶素子４１０［２］に保持されている情報の読み出し動作例について説明する。記憶素子４１０［２］にはＨ電位が保持されているものとする。図２３Ｂは読み出し動作を説明するタイミングチャートである。図２７Ａ、図２７Ｂ、図２８Ａ、および図２８Ｂは読み出し動作を説明するための回路図である。
［期間Ｔ６］
期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および端子４３３にＨ電位を供給し、トランジスタ４１２［１］乃至トランジスタ４１２［４］、およびトランジスタ４３１をオン状態にする（図２７Ａ、参照）。また、配線ＲＢＬにＨ電位をプリチャージし、配線ＲＢＬをフローティング状態にする。
［期間Ｔ７］
期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する（図２７Ｂ、参照）。ノード４１３［２］にはＨ電位が保持されているため、トランジスタ４１２［２］はオン状態のままである。
［期間Ｔ８］
期間Ｔ８において、端子４３４にＨ電位を供給し、トランジスタ４３２をオン状態にする（図２８Ａ、参照）。トランジスタ４１２［１］乃至トランジスタ４１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが電気的に接続され、配線ＲＢＬの電位がＬ電位に変化する。
なお、ノード４１３［２］の電位がＬ電位だった場合は、配線ＣＬ［２］にＬ電位を供給するとトランジスタ４１２［２］はオフ状態になる。この場合、トランジスタ４３２がオン状態になっても配線ＲＢＬの電位はＨ電位のままである。配線ＲＢＬの電位変化を知ることで、記憶素子４１０に保持されている情報を知ることができる。
すなわち、期間Ｔ８において、読み出したい記憶素子４１０に対応する配線ＣＬの電位をＬ電位にすることで、当該記憶素子４１０に保持されている情報を読み出すことができる。
［期間Ｔ９］
期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、端子４３３、および端子４３４にＬ電位を供給する（図２８Ｂ、参照）。すると、トランジスタ４１２［１］、トランジスタ４１２［２］、トランジスタ４１２［４］、トランジスタ４３１、およびトランジスタ４３２がオフ状態になる。
本実施の形態などに示すメモリセル部ＭＣＬは、ＮＡＮＤ型の記憶装置として機能する。
なお、書き換え頻度の高いデータは、配線ＷＢＬに近い記憶素子４１０に記憶することで、データの書き込み（書き換え）に必要な時間を短縮することができる。すなわち、データの書き込み（書き換え）速度を高めることができる。このように動作させることで、３Ｄ　ＯＳ　ＮＡＮＤをＲＡＭのように動作させることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した、記憶装置１００を構成するトランジスタの構成例について説明する。図１３は、層１０および層２０の断面構成例を示し、図１４は、層２０および層４０の断面構成例を示す。なお、本実施の形態では、基板ＳＵＢに単結晶シリコン基板を用い、層２０に３次元構造のＮＡＮＤ型メモリ素子を有し、層４０にＯＳトランジスタを形成した場合について説明する。
図１３および図１４において、層１０にはトランジスタ３００が形成され、層２０にはトランジスタ７００、複数のトランジスタ８００、およびトランジスタ９００が形成され、層４０にはトランジスタ５００が形成される。
なお、トランジスタ７００は図２におけるトランジスタＢＴｒに相当し、トランジスタ８００は図２におけるトランジスタＣＴｒに相当し、トランジスタ９００は図２におけるトランジスタＳＴｒに相当する。また、トランジスタ３００は回路ＯＳＣを構成するトランジスタの一つであり、トランジスタ５００はトランジスタＭ１１に相当し、容量素子６００は容量素子Ｃ１１に相当する。
トランジスタ５００は第１のゲート（トップゲート、フロントゲート、または単に、ゲート、ともいう）に加えて、第２のゲート（ボトムゲート、バックゲート、ともいう）を有する。トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が非常に小さい特性を有するため、上記実施の形態では、これをトランジスタＭ１１に用いることにより、メモリセルＯＭＣに書き込んだデータを長時間保持することができる。
また、図１５Ａはトランジスタ５００のチャネル長方向の断面図であり、図１５Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１５Ｃはトランジスタ３００のチャネル幅方向の断面図である。図１３および図１４に示すように、本実施の形態で説明する記憶装置１００において、層２０は層１０の上方に設けられ、層４０は、層２０および層１０の上方に設けられている。
＜層１０の構成例＞
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１５Ｃに示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ））法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、化学気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、導電体３２８および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
図１３においては省略するが、絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、絶縁体３２６および導電体３３０上に、絶縁体３２４と同様に水素に対するバリア性を有する絶縁体を設け、当該絶縁体に水素に対するバリア性を有する導電体を形成することが好ましい。水素に対するバリア性を有する絶縁体が有する開口部に、水素に対するバリア性を有する導電体が形成されることで、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体と接する構造であることが好ましい。なお、図１３においては、絶縁体３２６および導電体３３０上に、水素に対するバリア性を有する絶縁体３５０が設けられている。
＜層２０の構成例＞
図１３に示す層２０は、層１０の上方に設けられている。また、層２０は、層１０の上方において、絶縁体１１１乃至絶縁体１１７、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３、導電体１５１乃至導電体１５６、半導体１４１乃至半導体１４３を有する。
絶縁体１１１は、層１０の上方に設けられ、絶縁体１１１が下地膜としての機能を有する場合、絶縁体１１１は、例えば、平坦性のよい成膜方法によって形成されることが好ましい。
絶縁体１１１としては、例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることができる。また、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、タンタルなどから選ばれた材料を含む絶縁体を、単層または積層で用いることができる。
導電体１５１は、絶縁体１１１に積層して設けられている。導電体１５１は、図２における配線ＣＬとして機能する場合がある。
導電体１５１としては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、実施の形態５で説明する金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、チタン、タンタルなどの金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例えば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合がある。
導電体１５１の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、有機金属化学気相成長（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、原子層堆積（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することができる。
導電体１５１上には、絶縁体１１２、導電体１５２、絶縁体１１３、導電体１５３、及び絶縁体１１４が順に積層して設けられている。また、絶縁体１１４の上方には、導電体１５４、絶縁体１１５、導電体１５５、絶縁体１１６、導電体１５６、絶縁体１１７が設けられている。
絶縁体１１２乃至絶縁体１１７としては、例えば、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１２乃至絶縁体１１７としては、例えば、誘電率の低い材料を用いることが好ましい。絶縁体１１２乃至絶縁体１１７として、誘電率の低い材料を用いることで、導電体１５２乃至導電体１５６と、絶縁体１１２乃至絶縁体１１７によって生じる寄生容量の容量値を低くすることができる。そのため、メモリセル部ＭＣＬの駆動速度を向上することができる。
絶縁体１１２乃至絶縁体１１７の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
導電体１５２は、トランジスタ９００（図２におけるトランジスタＳＴｒ）のゲート、及び図２における配線ＳＳＬとして機能する。また、導電体１５３乃至導電体１５５は、複数のトランジスタ８００（図２におけるトランジスタＣＴｒ）のゲート、及び図２における配線ＷＬとして機能する。また、導電体１５６は、トランジスタ７００（図２におけるトランジスタＢＴｒ）のゲート、及び図２における配線ＢＳＬとして機能する。
導電体１５２乃至導電体１５６としては、例えば、導電体１５１と同様の材料を用いることができる。また、導電体１５２乃至導電体１５６の形成方法としては、導電体１５１と同様の方法を用いることができる。
また、絶縁体１１２乃至絶縁体１１７、導電体１５２乃至導電体１５６には、開口部が設けられている。当該開口部には、絶縁体１２１、絶縁体１２２、絶縁体１３１乃至絶縁体１３３、半導体１４１乃至半導体１４３が設けられている。
半導体１４１は、当該開口部の一部の側面、及び底面に接するように設けられている。具体的には、半導体１４１は、一部の導電体１５１上に設けられ、かつ開口部の側面の絶縁体１１２の一部を覆うように設けられている。
半導体１４１としては、例えば、不純物が拡散されたシリコンとするのが好ましい。当該不純物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、例えば、リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを用いることができる。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４１としては、シリコン以外では、キャリア密度の高い金属酸化物を適用できる場合がある。また、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
なお、後述する半導体１４２、半導体１４３に適用する材料は、半導体１４１と同じ材料であることが好ましく、半導体１４２のキャリア密度は、半導体１４１、半導体１４３よりも低いことが好ましい場合がある。
例えば、半導体１４１として、ｐ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、ボロン、アルミニウム、ガリウムなどのｐ型不純物を添加するのが好ましい。これにより、半導体１４１にはｐ型領域が形成される。また、例えば、ｎ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、リン、ヒ素などのｎ型不純物を添加するのが好ましい。これにより、半導体１４１にはｎ型領域が形成される。
また、半導体１４１として、一例として、金属酸化物を適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、金属元素などを添加するのが好ましい。これにより、半導体１４１においてキャリア密度を増やすことができる。特に、半導体１４１として実施の形態５で説明する金属酸化物を適用する場合、半導体１４１にはｎ型領域（ｎ＋領域）が形成される。また、半導体１４１に対して、金属元素などを添加するのではなく、水、水素などを添加後に熱処理を行って、半導体１４１に酸素欠損を生じさせてもよい。半導体１４１において酸素欠損が生じた領域にはｎ型領域が形成されるため、結果的に半導体１４１のキャリア密度が増えることになる。
絶縁体１２１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１２１は、半導体１４１上の一部と、開口部の側面の導電体１５２を覆うように設けられている。
絶縁体１２１は、トランジスタ９００のゲート絶縁膜として機能する。
絶縁体１２１としては、例えば、酸化シリコン、酸化窒化シリコンなどを用いることができる。特に、後述する半導体１４２として金属酸化物を用いる場合、絶縁体１２１は、加熱によって酸素を離脱する材料であることが好ましい。酸素を含む絶縁体１２１を半導体１４２として適用している金属酸化物に接して設けることにより、当該金属酸化物中の酸素欠損を低減し、トランジスタ９００の信頼性を向上させることができる。
絶縁体１２１の成膜方法に特に限定は無いが、絶縁体１２１は、絶縁体１１２、導電体１５２、及び絶縁体１１３に設けられた開口部の側面に形成されるため、被膜性の高い成膜方法が求められる。被膜性の高い成膜方法としては、例えば、ＡＬＤ法などが挙げられる。
絶縁体１３１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１３１は、当該開口部の側面の導電体１５３乃至導電体１５５を覆うように設けられている。そのため、絶縁体１３１は、開口部の側面の絶縁体１１４、絶縁体１１５も覆うように設けられている。
絶縁体１３２は、絶縁体１３１に接するように設けられている。また、絶縁体１３３は、絶縁体１３２に接するように設けられている。つまり、絶縁体１３１乃至絶縁体１３３は、当該開口部の側面から中心に向かって、順に積層されている。
絶縁体１３１は、トランジスタ８００のゲート絶縁膜として機能する。また、絶縁体１３２は、トランジスタ８００の電荷蓄積層として機能する。また、絶縁体１３３は、トランジスタ８００のトンネル絶縁膜として機能する。
絶縁体１３１としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１３１としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体１３１としては、これらを積層した絶縁体としてもよい。そして、絶縁体１３１を絶縁体１３３よりも厚くすることで、後述する半導体１４２から、絶縁体１３３を介して、絶縁体１３２に電荷の移動を行わせることができる。
絶縁体１３２としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることができる。ただし、絶縁体１３２に適用できる材料は、これらに限定されない。
絶縁体１３３としては、例えば、酸化シリコン、又は酸化窒化シリコンを用いることが好ましい。また、絶縁体１３３としては、例えば、酸化アルミニウム、酸化ハフニウム、又は、アルミニウム及びハフニウムを有する酸化物などを用いてもよい。また、絶縁体１３３としては、これらを積層した絶縁体としてもよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体１２２は、当該開口部の一部の側面に接するように設けられている。具体的には、開口部の側面の導電体１５６を覆うように設けられている。
絶縁体１２２は、トランジスタ７００のゲート絶縁膜として機能する。
絶縁体１２２としては、例えば、絶縁体１２１と同様の材料を用いることができる。また、絶縁体１２２の形成方法としては、絶縁体１２１と同様の方法とすることができる。
半導体１４２は、当該開口部において、形成された絶縁体１２１、絶縁体１３３、及び絶縁体１２２の側面に接するように、設けられている。
半導体１４２は、トランジスタ７００、トランジスタ８００、トランジスタ９００のチャネル形成領域、及びトランジスタ７００、トランジスタ８００、トランジスタ９００を直列に電気的に接続するための配線として機能する。
半導体１４２としては、例えば、シリコンを用いることが好ましい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４２としては、シリコン以外では、金属酸化物を適用できる場合がある。また、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
半導体１４３は、当該開口部に半導体１４１、半導体１４２、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３が形成された後に、当該開口部を埋めるように設けられる。具体的には、半導体１４３は、絶縁体１２２上、及び、半導体１４２上に接し、絶縁体１１７の側面に接するように、設けられる。
半導体１４３としては、例えば、半導体１４１と同様の材料にすることが好ましい。そのため、半導体１４１と半導体１４３のそれぞれの極性は等しくすることが好ましい。
なお、本発明の一形態に係わる記憶装置１００は、図１３に示したメモリセル部ＭＣＬが有するＮＡＮＤ型メモリ素子の構成に限定されない。記憶装置１００に適用するＮＡＮＤ型メモリ素子は、図１３に示したＮＡＮＤ型メモリ素子とは異なる構成としてもよい。
＜層２０の構成例２＞
図２１に示す層１０および層２０の断面構成例は、図１３の層２０を変更した構成例である。具体的には、図２１に示す層２０は、実施の形態１で説明した記憶装置１１０（３Ｄ　ＯＳ　ＮＡＮＤ）の構成例である。
図２１に示す層２０において、３次元構造のＮＡＮＤ型メモリ素子に含まれているメモリセルＭＣは、一例として、トランジスタＲＴｒと、トランジスタＷＴｒと、容量ＣＳとを有するものとする。
また、図２１に示す層２０は、図１３の層２０と同様に、層１０の上方に設けられている。また、層２０は、層１０の上方において、絶縁体２１１乃至絶縁体２１６、絶縁体２４０乃至絶縁体２４２、導電体２２１、導電体２２２、導電体２５０乃至導電体２５２、半導体２３１、半導体２３２を有する。
絶縁体２４０は、層１０の上方に設けられている。このため、絶縁体２４０の下部に位置する絶縁体３５０は、平坦性のよい成膜方法によって、形成されることが好ましい。また、絶縁体３５０に対してＣＭＰ処理が行われていることが好ましい。
絶縁体２４０としては、例えば、絶縁体１１１に適用できる材料を用いることができる。
絶縁体２４１は、絶縁体２４０に積層して設けられている。絶縁体２４１としては、例えば、絶縁体２４０と同様に、絶縁体１１１に適用できる材料を用いることができる。
また、絶縁体２４０には導電体２５０が埋め込まれており、絶縁体２４１には導電体２５１が埋め込まれている。導電体２５０、及び導電体２５１は、プラグ又は配線としての機能を有する。また、図１３と同様に、図２１に示すプラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
導電体２５０、及び導電体２５１としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
絶縁体２１１は、絶縁体２４１上に設けられている。また、導電体２２１は、絶縁体２１１上に設けられている。また、絶縁体２１２は、導電体２２１上に設けられている。また、導電体２２２は、絶縁体２１２上に設けられている。つまり、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２は、この順に積層されている（これらを積層体と呼称する）。また、図２１に示す層２０は、１つのストリングに含まれているメモリセルＭＣの数だけ積層体を有する。
また、図２１の記憶装置の作製工程上、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２には、レジストマスク形成とエッチング処理などによって開口部が設けられる。また、このとき、導電体２２１が選択的に除去されて、絶縁体２１１、導電体２２１、絶縁体２１２によって凹部が形成されるようにする。この場合、導電体２２１としては、絶縁体２１１、絶縁体２１２、及び導電体２２２よりもエッチングレートが高くなるような材料とすることが好ましい。
なお、レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
また、詳しくは後述するが、エッチング処理によって形成された開口部には、絶縁体２１３、半導体２３１、絶縁体２１４、絶縁体２１５、半導体２３２、導電体２２３が順に形成される。
絶縁体２１１、絶縁体２１２としては、一例として、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。そのため、絶縁体２１１、絶縁体２１２としては、例えば、絶縁体１１１と同様の材料を用いることができる。
導電体２２１、導電体２２２としては、例えば、導電体１５１に適用できる材料を用いることが好ましい。特に、導電体２２１、導電体２２２としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
前述したエッチング処理によって形成された開口部の側面には、絶縁体２１３、半導体２３１が順に形成される。また、当該開口部の凹部を埋めるように、絶縁体２１４が形成される。
絶縁体２１４の形成方法としては、例えば、初めに当該開口部の凹部が埋まる程度に、当該開口部の側面に絶縁体２１４を形成し、その後に、当該凹部に絶縁体２１４を残し、かつ半導体２３１が露出するように、絶縁体２１４の一部をエッチング処理によって除去すればよい。
絶縁体２１３としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることができる。また、絶縁体２１３としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体２１３としては、これらを積層した絶縁体としてもよい。
半導体２３１としては、実施の形態５で説明する金属酸化物を用いることが好ましい。本実施の形態では、以後、半導体２３１として金属酸化物が適用されたものとする。
また、絶縁体２１４を形成する前において、形成された半導体２３１に対して、酸素雰囲気で熱処理を行うことで、半導体２３１の金属酸化物に酸素を供給することができる。その後、絶縁体２１４を形成した後に、半導体２３１の金属酸化物に不純物などの供給処理を行うことで、半導体２３１の露出した領域の抵抗を下げることができる。つまり、半導体２３１の絶縁体２１４に接する領域は高抵抗領域となり、半導体２３１の絶縁体２１４に接しない領域は低抵抗領域となる。
また、半導体２３１の金属酸化物への不純物などの供給処理としては、例えば、開口部の凹部に絶縁体２１４を埋めた後での、開口部の側面への導電体の形成、及び当該導電体の除去が挙げられる。半導体２３１の金属酸化物に当該導電膜が接することによって、当該導電膜に含まれている金属元素が、半導体２３１に拡散して、半導体２３１の構成元素と、金属化合物が形成される場合がある。この金属化合物によって、半導体２３１に低抵抗領域が形成される。
絶縁体２１４としては、先に形成した半導体２３１との界面、及び界面近傍において、半導体２３１に含まれる成分と化合物を形成する成分でないことが好ましい。具体的には、例えば、絶縁体２１４として、酸化シリコンなどを用いることができる。
その後、絶縁体２１３、絶縁体２１４の形成面上に、絶縁体２１５、半導体２３２、絶縁体２１６、導電体２２３が順に形成される。なお、導電体２２３の形成によって、積層体に設けられた開口部が埋まるものとする。
絶縁体２１５、及び絶縁体２１６としては、例えば、絶縁体２１３に適用できる材料を用いることが好ましい。
半導体２３２としては、例えば、半導体２３１と同様に、実施の形態５で説明する金属酸化物を用いることが好ましい。特に金属酸化物としては、後述するＣＡＡＣ−ＯＳを用いると好適である。例えば、半導体２３１、及び半導体２３２に多結晶シリコンを用いる場合、当該多結晶シリコン中に形成されうるグレインバウンダリーによって、電子トラップ密度が上昇し、トランジスタ特性が大きくばらつく可能性がある。一方でＣＡＡＣ−ＯＳは、明確な結晶粒界が確認されないため、トランジスタ特性のばらつきを抑制することができる。
導電体２２３としては、例えば、導電体１５１に適用できる材料を用いることが好ましい。特に、導電体２２３としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
形成されたストリングの上部には、絶縁体２４２が設けられている。絶縁体２４２としては、例えば、絶縁体１１１に適用できる材料を用いることができる。
また、絶縁体２４２には導電体２５２が埋め込まれている。導電体２５２は、プラグ又は配線としての機能を有する。導電体２５２としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
上述した工程を行うことにより、実施の形態１で説明した記憶装置１１０の層２０を作製することができる。
なお、図２に示す配線ＷＬは、導電体２２１、導電体２２２に対応し、導電体２２１はデータの書き込み時に使用され、導電体２２２はデータの読み出し時に使用される。
このため、導電体２２２を一方の電極とし、導電体２２２に接する絶縁体２１３の領域を誘電体とし、導電体２２２と重畳する半導体２３１の領域を他方の電極とする、容量ＣＳが構成される。また、導電体２２２と重畳する半導体２３１の領域をゲートとし、導電体２２２と重畳する絶縁体２１５の領域をゲート絶縁膜とし、導電体２２２と重畳する半導体２３２の領域をチャネル形成領域とし、導電体２２２と重畳する絶縁体２１６の領域をゲート絶縁膜とし、導電体２２２と重畳する導電体２２３の領域をバックゲートとする、トランジスタＲＴｒが構成される。また、導電体２２１をゲートとし、導電体２２１と重畳する絶縁体２１３をゲート絶縁膜とし、導電体２２１と重畳する半導体２３１の領域をチャネル形成領域とする、トランジスタＷＴｒが構成される。
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ法などが挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ法やＡＬＤ法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜層４０の構成例＞
絶縁体１１７の上方において、絶縁体３８２、および絶縁体３８４が順に積層して設けられている（図１３または図１４、参照）。また、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１５Ａ、図１５Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１５Ａ、図１５Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１５Ａ、図１５Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１５Ａ、図１５Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１４、及び図１５Ａ、図１５Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、記憶装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界とがつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５４４と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、スズ、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
なお、酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ法で行なってもよいし、またＭＯＣＶＤ法などのＣＶＤ法で行なってもよい。酸化物半導体として機能する金属酸化物については、他の実施の形態で説明する。
また、トランジスタ５００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア密度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア密度を用いる場合がある。つまり、本明細書等に記載の「キャリア密度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア密度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア密度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
その他、酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ガリウムヒ素などの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１５Ａに示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面、および絶縁体５２４の側面を覆い、絶縁体５２２と接するように設けられる。または、絶縁体５４４は絶縁体５２２と接していなくてもよく、絶縁体５２２と絶縁体５４４の間に絶縁体５２４が設けられていてもよい。その場合、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられる。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化シリコンを用いてもよい。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１５Ａ、図１５Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
記憶装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、およびトランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１４では、導電体６１２、および導電体６１０は単層構造として示しているが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、ＯＳトランジスタを有する記憶装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、ＯＳトランジスタを有する記憶装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示すトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１６Ａ、図１６Ｂおよび図１６Ｃを用いてトランジスタ５１０Ａの構造例を説明する。図１６Ａはトランジスタ５１０Ａの上面図である。図１６Ｂは、図１６Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１６Ｃは、図１６Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１６Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６Ａ、図１６Ｂおよび図１６Ｃでは、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５４５とを有する。
また、図１６Ｂに示すように、トランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４５を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０５は、第２のゲート電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界とがつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。すなわち、先に記載のトランジスタ５００と同様に、Ｓ−ｃｈａｎｎｅｌ構造である。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書等において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、アルミニウムおよびハフニウムを含む酸化窒化物、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図１６Ｂ、図１６Ｃには、第２のゲート絶縁膜として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４５を介して設けられることが好ましい。絶縁体５４５がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１６Ｂでは単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４５を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５４５を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電体５６０ｂに導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５４５を配置する。絶縁体５４５は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５４５を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６として、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、ＯＳトランジスタを有する記憶装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。
＜トランジスタの構造例２＞
図１７Ａ、図１７Ｂおよび図１７Ｃを用いてトランジスタ５１０Ｂの構造例を説明する。図１７Ａはトランジスタ５１０Ｂの上面図である。図１７Ｂは、図１７Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１７Ｃは、図１７Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１７Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ａでは、絶縁体５４５の一部が絶縁体５８０に設けられた開口部内に設けられ、導電体５６０の側面を覆うように設けられている。一方で、トランジスタ５１０Ｂでは絶縁体５８０と絶縁体５４５の一部を除去して開口が形成されている。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５１０Ｂは、製造工程における高い温度（またはサーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５１０Ｂは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁体５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い記憶装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の記憶装置を提供することができる。
＜トランジスタの構造例３＞
図１８Ａ、図１８Ｂを用いてトランジスタ５１０Ｃの構造例を説明する。トランジスタ５１０Ｃはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１８Ａ、図１８Ｂに示す構成は、トランジスタ３００等、本発明の一形態に係わる記憶装置が有する他のトランジスタにも適用することができる。
図１８Ａは、トランジスタ５１０Ｃのチャネル長方向の断面図であり、図１８Ｂは、トランジスタ５１０Ｃのチャネル幅方向の断面図である。図１８Ａ、図１８Ｂに示すトランジスタ５１０Ｃは、絶縁体４０２及び絶縁体４０４を有する点、並びに絶縁体５５０が絶縁体５５０ａと絶縁体５５０ｂから構成される点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられ、導電体５４２ａの上面に接して導電体５７２ａが設けられ、領域５４３ａの上面に接して導電体５３２ａが設けられ、導電体５４２ｂの上面に接して導電体５７２ｂが設けられ、領域５４３ｂの上面に接して導電体５３２ｂが設けられる点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０および酸化物５３０ｃを有さない点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。
図１８Ａ、図１８Ｂに示すトランジスタ５１０Ｃは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１８Ａ、図１８Ｂに示すトランジスタ５１０Ｃでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｃの特性が低下することを抑制することができる。よって、ＯＳトランジスタを有する記憶装置において、信頼性を高めることができる。
絶縁体５５０ａには、酸化シリコンや酸化窒化シリコンなどを用いることができ、絶縁体５５０ｂには、例えば、酸化ハフニウムなどを用いることができる。これにより、導電体５６０の酸化を抑制することができる。また、導電体５７２ａおよび導電体５７２ｂには、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることでき、導電体５３２ａおよび導電体５３２ｂには、例えば、酸化物５３０ａに用いる金属酸化物を用いることができる。これにより、導電体５４２ａおよび導電体５４２ｂの酸化を抑制することができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、ＯＳトランジスタを有する記憶装置の信頼性を高めることができる。
＜トランジスタの構造例４＞
図１９Ａ、図１９Ｂを用いてトランジスタ５１０Ｄの構造例を説明する。トランジスタ５１０Ｄはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１９Ａ、図１９Ｂに示す構成は、トランジスタ３００等、本発明の一形態に係わる記憶装置が有する他のトランジスタにも適用することができる。
図１９Ａ、図１９Ｂは、図１５Ａ、図１５Ｂに示すトランジスタの変形例である。図１９Ａはトランジスタのチャネル長方向の断面図であり、図１９Ｂはトランジスタのチャネル幅方向の断面図である。図１９Ａ、図１９Ｂに示すトランジスタは、絶縁体４０２及び絶縁体４０４を有する点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられる点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１５Ａ、図１５Ｂに示すトランジスタ５００と異なる。さらに、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図１５Ａ、図１５Ｂに示すトランジスタと異なる。
図１９Ａ、図１９Ｂに示すトランジスタ５１０Ｄは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１９Ａ、図１９Ｂに示すトランジスタ５１０Ｄでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｄの特性が低下することを抑制することができる。よって、ＯＳトランジスタを有する記憶装置において、信頼性を高めることができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、ＯＳトランジスタを有する記憶装置の信頼性を高めることができる。
酸化物５３０ｃ１は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えば、Ｉｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。よって、トランジスタを、例えば、パワーＭＯＳトランジスタとすることができる。なお、図１５Ａ、図１５Ｂに示すトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図１９Ａ、図１９Ｂに示すトランジスタは、例えば、トランジスタ５００、トランジスタ３００、または、その双方に適用することができる。
なお、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、金属酸化物の一種である酸化物半導体について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどから選ばれた一種、または複数種が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２０Ａを用いて説明を行う。図２０Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２０Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ、ｎｃ、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図２０Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図２０Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図２０Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２０Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図２０Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２０Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図２０Ｃに示す。図２０Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２０Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２０Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２０Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（またはサーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい（より具体的には、実施の形態４、参照）。なお、酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア密度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい（より具体的には、実施の形態４、参照）。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、および当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、記憶装置などが形成された半導体ウェハの例を、図２９Ａを用いて説明する。
図２９Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２とを有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図２９Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａとを有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図２９Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図２９Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２９Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置などを用いることができる。
図２９Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２９Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の記憶装置４７１０が設けられている。
記憶装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路を用いることができる。なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能し得る装置全般のことである。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、記憶装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２９Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図３０Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３０Ａでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、ＳＲＡＭ、ＤＲＡＭ、３Ｄ　ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュ（ｃａｃｈｅ）に用いられる。キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様に係る記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様に係る記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
また、本発明の一態様に係る記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る記憶装置は、キャッシュが位置する階層に好適に用いることができる。図３０Ｂに、図３０Ａとは異なる各種の記憶装置の階層を示す。
図３０Ｂでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、キャッシュとして用いられるＳＲＡＭ、３Ｄ　ＯＳ　ＮＡＮＤメモリを示している。キャッシュ、メインメモリ、およびストレージに本発明の一態様に係る記憶装置を用いることができる。なお、キャッシュとして１ＧＨｚ以上の高速なメモリが求められる場合は、当該キャッシュはＣＰＵなどの演算処理装置に混載される。
また、本発明の一態様に係る記憶装置は、ＮＡＮＤ型に限らずＮＯＲ型であってもよい。また、ＮＡＮＤ型とＮＯＲ型を組み合わせて使用してもよい。
本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）端末機器、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図３１Ａ乃至図３１Ｊ、図３２Ａ乃至図３２Ｅには、当該記憶装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図３１Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図３１Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図３１Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図３１Ａ、乃至図３１Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図３１Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該記憶装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図３１Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図３１Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図３１Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図３１Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図３１Ｅに携帯ゲーム機、図３１Ｆに据え置き型ゲーム機を示したが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図３１Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システムや道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した記憶装置は、カメラに適用することができる。
図３１Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
図３１Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図３１Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣなどの計算機、情報端末用の拡張デバイスに適用することができる。
図３２Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した記憶装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図３２ＢはＳＤカードの外観の模式図であり、図３２Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤに適用することができる。
図３２ＤはＳＳＤの外観の模式図であり、図３２Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図３３Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、計算機５６００を、スーパーコンピュータと呼称してもよい。
計算機５６２０は、例えば、図３３Ｂに示す斜視図の構成とすることができる。図３３Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３３Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３３Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
続いて、計算機５６００に適用可能なコンピュータシステムの構成例について説明する。図３４は、コンピュータシステム７０００の構成例を説明する図である。コンピュータシステム７０００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
コンピュータシステム７０００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ　Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラム（Ａｐｐｌｉｃａｔｉｏｎ）などがある。
デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
コンピュータシステム７０００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
第１演算処理装置としては、例えば、Ｎｏｆｆ　ＯＳ　ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ　ＯＳ　ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ　ＯＳ　ＣＰＵを用いることで、コンピュータシステム７０００の消費電力を低減できる。
第２演算処理装置としては、例えば、ＧＰＵやＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ　ＯＳ　ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム７０００の消費電力を低減できる。
第１記憶装置および第２記憶装置として本発明の一態様に係る記憶装置を用いることが好ましい。例えば、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることが好ましい。３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、Ｓｉトランジスタを用いた３Ｄ　ＮＡＮＤ型の記憶装置よりも消費電力が少ない。記憶装置として３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで、コンピュータシステム７０００の消費電力を低減できる。加えて、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、ユニバーサルメモリとして機能できるため、コンピュータシステム７０００を構成するための部品点数を低減できる。
ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
［ＩｏＴ］
本発明の一態様に係る記憶装置は、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）分野のＩｏＴ端末機器（エンドポイントマイコン、ともいう）などの小規模システムに好適に用いることができる。
図３５にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る記憶装置を用いて、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ端末機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェイス８３２を介して接続される。Ｍ２Ｍインターフェイス８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）や、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、記憶装置による待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、本発明の一態様に係る記憶装置を用いることで待機動作時からの高速復帰が実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ａｂｌ：配線、ａｗｌ：配線、ＡＤ：アドレス信号、ＢＬ：配線、ＢＬＤ：回路、ＢＳＬ：配線、ＢＴｒ：トランジスタ、ＣＡＬ：配線、ＣＤ：カラムデコーダ、ＣＬ：配線、ＣＯＩＬ：コイル、ＣＰＵ：中央演算装置、ＣＴｒ：トランジスタ、ＣＴＲ：制御回路、Ｃ１１：容量素子、Ｃ１２：容量素子、ＣＳ：制御信号、ＣＶＣ：回路、ＥＷ：配線、ＭＣ：メモリセル、ＭＣＡ：メモリセルアレイ、ＭＣＬ：メモリセル部、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｎ１１：ノード、Ｎ１２：ノード、ＯＢＬＤ：回路、ＯＡＤ：アドレス信号、ＯＣＤ：カラムデコーダ、ＯＭＣ：メモリセル、ＯＭＣＬ：メモリセル部、ＯＯＰＣ：出力回路、ＯＰＣ：出力回路、ＯＰＲ：プリチャージ回路、ＯＲＤ：データ信号、ＯＲＰＨ：回路、ＯＳＡ：センスアンプ、ＯＳＣ：回路、ＯＵＴＰ：出力回路、ＯＷＣ：書き込み回路、ＯＷＤ：データ信号、ＯＷＬＤ：回路、ＰＲＰＨ：回路、ＰＵ：演算部、ｒｂｌ：配線、ｒｗｌ：配線、ＲＤ：データ信号、ＲＤＡＴＡ：データ信号、ＲＦＢＬ：ＲＦブロック回路、ＳＡ：センスアンプ、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、ＳＲＧ：ストリング、ＳＳＬ：配線、ＳＴｒ：トランジスタ、ＳＵＢ：基板、ｗｂｌ：配線、ｗｗｌ：配線、ＷＣ：書き込み回路、ＷＤ：データ信号、Ｖｄｄ：電位、ＷＤＡＴＡ：データ信号、ＷＬ：配線、ＷＬＤ：回路、１０：層、１０Ｂ：層、２０：層、３０：層、３０Ｂ：層、４０：層、４０Ａ：層、４０Ｂ：層、１００：記憶装置、１００Ａ：記憶装置、１１０：記憶装置、１１１：絶縁体、１１２：絶縁体、１１３：絶縁体、１１４：絶縁体、１１５：絶縁体、１１６：絶縁体、１１７：絶縁体、１２１：絶縁体、１２２：絶縁体、１３１：絶縁体、１３２：絶縁体、１３３：絶縁体、１４１：半導体、１４２：半導体、１４３：半導体、１５０：ホスト、１５１：導電体、１５２：導電体、１５３：導電体、１５４：導電体、１５５：導電体、１５６：導電体、２００Ａ：中央管理ユニット、２１１：絶縁体、２１２：絶縁体、２１３：絶縁体、２１４：絶縁体、２１５：絶縁体、２１６：絶縁体、２２１：導電体、２２２：導電体、２２３：導電体、２３１：半導体、２３２：半導体、２４０：絶縁体、２４１：絶縁体、２４２：絶縁体、２５０：導電体、２５１：導電体、２５２：導電体、３００：トランジスタ、３００Ａ：情報処理システム、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、４１０：記憶素子、４１１：トランジスタ、４１２：トランジスタ、４１３：ノード、４２１：端子、４２２：端子、４２３：端子、４２５：容量、４３１：トランジスタ、４３２：トランジスタ、４３３：端子、４３４：端子、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１０：絶縁体、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２１：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５３２ａ：導電体、５３２ｂ：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：領域、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４８：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５１：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７２ａ：導電体、５７２ｂ：導電体、５７４：絶縁体、５７６：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８４：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体、７００：トランジスタ、８００：トランジスタ、８３１：マスタデバイス、８３２：Ｍ２Ｍインターフェイス、８４１：ＩｏＴ端末機器、８４２：産業用ロボット、８８１：ホーム、８８２：オフィス、８８３：クラウド、８８４：工場、８８５：工場、８８６：工場、９００：トランジスタ、９０１：境界領域、９０２：境界領域、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：記憶装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、７０００：コンピュータシステム、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (17)

  1. 　第一の層と、
    　第二の層と、を有し、
    　前記第一の層には、演算処理装置が設けられ、
    　前記第二の層には、メモリセル部が設けられ、
    　前記演算処理装置は、演算処理を行う機能と、前記メモリセル部を駆動または制御する機能とを有し、
    　前記メモリセル部は、電源が供給されない状態で、記憶したデータを保持する機能を有し、
    　前記メモリセル部は、ランダムアクセスの機能を有し、
    　前記第二の層の少なくとも一部は、前記第一の層の上方に積層して設けられる、情報処理装置。
  2. 　請求項１において、
    　前記第一の層は、単結晶シリコン基板を有し、
    　前記演算処理装置は、前記単結晶シリコン基板に形成された第一のトランジスタを有し、
    　前記メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置。
  3. 　請求項１において、
    　前記第一の層は、ＳＯＩ基板を有し、
    　前記演算処理装置は、前記ＳＯＩ基板に形成された第一のトランジスタを有し、
    　前記メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、情報処理装置。
  4. 　第一の層と、
    　第二の層と、
    　第三の層と、を有し、
    　前記第一の層には、回路が設けられ、
    　前記第二の層には、第一メモリセル部が設けられ、
    　前記第三の層には、第二メモリセル部が設けられ、
    　前記回路は、前記第一メモリセル部および前記第二メモリセル部を、駆動または制御する機能を有し、
    　前記第一メモリセル部は、電源が供給されない状態で、記憶したデータを、前記第二メモリセル部よりも長時間保持する機能を有し、
    　前記第二メモリセル部は、前記第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有し、
    　前記第二の層の少なくとも一部は、前記第一の層の上方に積層して設けられ、
    　前記第三の層の少なくとも一部は、前記第二の層の上方に積層して設けられる、記憶装置。
  5. 　請求項４において、
    　前記第一の層は、単結晶シリコン基板を有し、
    　前記回路は、前記単結晶シリコン基板に形成された第一のトランジスタを有し、
    　前記第二メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  6. 　請求項４において、
    　前記第一の層は、ＳＯＩ基板を有し、
    　前記回路は、前記ＳＯＩ基板に形成された第一のトランジスタを有し、
    　前記第二メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  7. 　請求項４乃至請求項６のいずれか一項において、
    　前記回路は、前記記憶装置に入力されたデータを、前記第二メモリセル部に記憶する、書き込み動作を行い、
    　前記回路は、前記書き込み動作によって前記第二メモリセル部に記憶したデータを、読み出して前記第一メモリセル部に記憶する、記憶装置の動作方法。
  8. 　第一の層と、
    　第二の層と、
    　第三の層と、を有する記憶装置であって、
    　前記第一の層には、回路が設けられ、
    　前記第二の層には、第一メモリセル部が設けられ、
    　前記第三の層には、第二メモリセル部が設けられ、
    　前記回路は、前記第一メモリセル部および前記第二メモリセル部を、駆動または制御する機能を有し、
    　前記第一メモリセル部は、電源が供給されない状態で、記憶したデータを、前記第二メモリセル部よりも長時間保持する機能を有し、
    　前記第二メモリセル部は、前記第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有し、
    　前記第二の層の少なくとも一部は、前記第一の層の上方に積層して設けられ、
    　前記第三の層の少なくとも一部は、前記第二の層の上方に積層して設けられ、
    　前記回路は、前記記憶装置に入力されたデータを、前記第二メモリセル部に記憶する、第一動作を行う機能を有し、
    　前記回路は、前記第一動作によって前記第二メモリセル部に記憶したデータを、読み出して前記第一メモリセル部に記憶する、第二動作を行う機能を有する、記憶装置。
  9. 　第一の層と、
    　第二の層と、
    　第三の層と、を有し、
    　前記第一の層には、第一回路が設けられ、
    　前記第二の層には、第一メモリセル部が設けられ、
    　前記第三の層には、第二メモリセル部が設けられ、
    　前記第二メモリセル部は、第二回路と、メモリセルアレイとを有し、
    　前記第一回路は、前記第一メモリセル部および前記第二回路を、駆動または制御する機能を有し、
    　前記第二回路は、前記メモリセルアレイにデータを書き込む機能、および前記メモリセルアレイからデータを読み出す機能を有し、
    　前記第一メモリセル部は、電源が供給されない状態で、記憶したデータを、前記第二メモリセル部よりも長時間保持する機能を有し、
    　前記第二メモリセル部は、前記第一メモリセル部よりも速い速度で、データの書き込みおよびデータの読み出しを行う機能を有し、
    　前記第二の層の少なくとも一部は、前記第一の層の上方に積層して設けられ、
    　前記第三の層の少なくとも一部は、前記第二の層の上方に積層して設けられる、記憶装置。
  10. 　請求項８または請求項９において、
    　前記第一の層は、単結晶シリコン基板を有し、
    　前記回路は、前記単結晶シリコン基板に形成された第一のトランジスタを有し、
    　前記第二メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  11. 　請求項８または請求項９において、
    　前記第一の層は、ＳＯＩ基板を有し、
    　前記回路は、前記ＳＯＩ基板に形成された第一のトランジスタを有し、
    　前記第二メモリセル部は、第二のトランジスタを有し、
    　前記第二のトランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  12. 　第一の層と、
    　第二の層と、
    　第三の層と、を有し、
    　前記第一の層には、回路が設けられ、
    　前記第二の層には、メモリセル部が設けられ、
    　前記第三の層には、第１ＲＦブロック回路が設けられ、
    　前記回路は、前記メモリセル部および前記第１ＲＦブロック回路を、駆動または制御する機能を有し、
    　前記メモリセル部は、電源が供給されない状態で、記憶したデータを保持する機能を有し、
    　前記第二の層の少なくとも一部は、前記第一の層の上方に積層して設けられ、
    　前記第三の層の少なくとも一部は、前記第二の層の上方に積層して設けられる、記憶装置。
  13. 　請求項１２に記載の記憶装置と、
    　中央管理ユニットと、を有し、
    　前記中央管理ユニットは、中央演算装置と、第２ＲＦブロック回路とを有し、
    　前記記憶装置は、前記第１ＲＦブロック回路および前記第２ＲＦブロック回路を介して、前記中央演算装置と電気的に接続される、情報処理システム。
  14. 　請求項１乃至請求項３のいずれか一項に記載の情報処理装置を有する、電子機器。
  15. 　請求項４乃至請求項６のいずれか一項に記載の記憶装置を有する、電子機器。
  16. 　請求項８乃至請求項１２のいずれか一項に記載の記憶装置を有する、電子機器。
  17. 　請求項１４乃至請求項１６のいずれか一項に記載の電子機器は、
    　コンピュータ、スーパーコンピュータ、スマートフォン、またはＩｏＴ端末機器である、電子機器。
PCT/IB2020/059740 2019-11-10 2020-10-16 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器 WO2021090092A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/772,740 US20220375529A1 (en) 2019-11-10 2020-10-16 Memory Device, Operation Method of Memory Device, Data Processing Device, Data Processing System, and Electronic Device
JP2021554420A JPWO2021090092A5 (ja) 2020-10-16 記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2019-203617 2019-11-10
JP2019203617 2019-11-10
JP2019-220233 2019-12-05
JP2019220233 2019-12-05

Publications (1)

Publication Number Publication Date
WO2021090092A1 true WO2021090092A1 (ja) 2021-05-14

Family

ID=75849808

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2020/059740 WO2021090092A1 (ja) 2019-11-10 2020-10-16 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器

Country Status (2)

Country Link
US (1) US20220375529A1 (ja)
WO (1) WO2021090092A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023156882A1 (ja) * 2022-02-17 2023-08-24 株式会社半導体エネルギー研究所 記憶装置、記憶装置の動作方法、およびプログラム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230062750A1 (en) * 2021-08-26 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Memory chiplet having multiple arrays of memory devices and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146075A (ja) * 2002-11-28 2011-07-28 Renesas Electronics Corp メモリモジュール、メモリシステム、及び情報機器
JP2011249362A (ja) * 2010-05-21 2011-12-08 Univ Of Tokyo 集積回路装置
JP2013025806A (ja) * 2011-07-20 2013-02-04 Samsung Electronics Co Ltd モノランクとマルチランクとに互換可能なメモリ装置
JP2014197444A (ja) * 2013-03-08 2014-10-16 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US8379458B1 (en) * 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US9634097B2 (en) * 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US20190057959A1 (en) * 2015-06-06 2019-02-21 Monolithic 3D Inc. Semiconductor device and structure with thermal isolation
KR20170088108A (ko) * 2016-01-22 2017-08-01 삼성전자주식회사 반도체 메모리 장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146075A (ja) * 2002-11-28 2011-07-28 Renesas Electronics Corp メモリモジュール、メモリシステム、及び情報機器
JP2011249362A (ja) * 2010-05-21 2011-12-08 Univ Of Tokyo 集積回路装置
JP2013025806A (ja) * 2011-07-20 2013-02-04 Samsung Electronics Co Ltd モノランクとマルチランクとに互換可能なメモリ装置
JP2014197444A (ja) * 2013-03-08 2014-10-16 株式会社半導体エネルギー研究所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023156882A1 (ja) * 2022-02-17 2023-08-24 株式会社半導体エネルギー研究所 記憶装置、記憶装置の動作方法、およびプログラム

Also Published As

Publication number Publication date
US20220375529A1 (en) 2022-11-24
JPWO2021090092A1 (ja) 2021-05-14

Similar Documents

Publication Publication Date Title
US11843059B2 (en) Semiconductor device and electronic device
CN113330554A (zh) 存储装置
WO2021090092A1 (ja) 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器
JP7391874B2 (ja) 半導体装置
WO2021111250A1 (ja) 情報処理装置
WO2021144661A1 (ja) 半導体装置、半導体装置の駆動方法、および電子機器
WO2022069986A1 (ja) 半導体装置
WO2021069998A1 (ja) 記憶装置
WO2021059074A1 (ja) 記憶装置
WO2021105811A1 (ja) 記憶装置、および電子機器
WO2021099885A1 (ja) 半導体装置および電子機器
WO2022064318A1 (ja) 半導体装置、半導体装置の駆動方法、および電子機器
WO2021111243A1 (ja) 半導体装置および電子機器
US11985827B2 (en) Semiconductor device, driving method of semiconductor device, and electronic device
WO2023047229A1 (ja) 半導体装置、記憶装置、及び電子機器
WO2021094844A1 (ja) 情報処理装置、および情報処理装置の動作方法
WO2024042404A1 (ja) 半導体装置
WO2021099879A1 (ja) コンピュータシステム、及び情報処理装置の動作方法
WO2024047487A1 (ja) 記憶装置
WO2022029534A1 (ja) 半導体装置の駆動方法
WO2021144648A1 (ja) 記憶装置およびその作製方法
KR20240052666A (ko) 반도체 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20885039

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021554420

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20885039

Country of ref document: EP

Kind code of ref document: A1