WO2022069986A1 - 半導体装置 - Google Patents

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WO2022069986A1
WO2022069986A1 PCT/IB2021/058437 IB2021058437W WO2022069986A1 WO 2022069986 A1 WO2022069986 A1 WO 2022069986A1 IB 2021058437 W IB2021058437 W IB 2021058437W WO 2022069986 A1 WO2022069986 A1 WO 2022069986A1
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layer
insulating layer
semiconductor
conductive layer
oxide
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PCT/IB2021/058437
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山崎舜平
池田隆之
大貫達也
國武寛司
神保安弘
Original Assignee
株式会社半導体エネルギー研究所
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Priority to US18/024,823 priority patent/US20230320100A1/en
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    • H—ELECTRICITY
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, display devices, light emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices, input / output devices, and driving methods thereof. , Or their manufacturing method, can be mentioned as an example.
  • Semiconductor devices refer to all devices that can function by utilizing semiconductor characteristics.
  • CPUs central processing units
  • GPUs graphics processing units
  • storage devices and sensors
  • sensors have been used in various electronic devices such as personal computers, smartphones, and digital cameras. Improvements are progressing in various aspects such as miniaturization and low power consumption.
  • Patent Document 1 and Patent Document 2 disclose a NAND memory element having a three-dimensional structure using a metal oxide as a channel forming region.
  • One aspect of the present invention is to provide a new storage device.
  • One aspect of the present invention is to provide a highly reliable storage device.
  • One aspect of the present invention is to provide a storage device having a large storage capacity.
  • One aspect of the present invention is to alleviate at least one of the problems of the prior art.
  • One aspect of the present invention is a first conductive layer extending in a first direction, a structure extending in a second direction intersecting the first direction, a first insulating layer and a second insulation.
  • a semiconductor device having a layer.
  • the structure has a functional layer, a semiconductor layer, a third insulating layer, and a second conductive layer.
  • the third insulating layer, the semiconductor layer, and the functional layer are arranged concentrically in this order with the second conductive layer as the center.
  • the first insulating layer and the second insulating layer are laminated in the second direction.
  • the functional layer and the first conductive layer are arranged between the first insulating layer and the second insulating layer.
  • the second conductive layer, the third insulating layer, and the semiconductor layer are a portion located inside the first opening provided in the first insulating layer and a second insulating layer provided in the second insulating layer. It has a portion located inside the opening.
  • Another aspect of the present invention is a first conductive layer extending in a first direction, a structure extending in a second direction intersecting the first direction, a first insulating layer and a first. It is a semiconductor device having 2 insulating layers.
  • the structure has a functional layer, a third conductive layer, and a fourth insulating layer. At the intersection of the first conductive layer and the structure, the third conductive layer and the functional layer are arranged concentrically in this order with the fourth insulating layer as the center.
  • the first insulating layer and the second insulating layer are laminated in the second direction.
  • the functional layer and the first conductive layer are arranged between the first insulating layer and the second insulating layer.
  • the third conductive layer and the fourth insulating layer are a portion of a portion located inside the first opening provided in the first insulating layer and a second opening provided in the second insulating layer. It has a portion located inside.
  • Another aspect of the present invention includes a first conductive layer and a fourth conductive layer extending in a first direction, a structure extending in a second direction intersecting the first direction, and a second.
  • a semiconductor device having one insulating layer, a second insulating layer, and a fifth insulating layer.
  • the structure has a first portion and a second portion.
  • the first portion has a functional layer, a semiconductor layer, a third insulating layer, and a second conductive layer.
  • the second portion has a sixth insulating layer, a semiconductor layer, a third insulating layer, and a second conductive layer.
  • the first portion includes the second conductive layer as the center, and the third insulating layer, the semiconductor layer, and the functional layer. They are arranged concentrically in this order. Further, at the intersection, in the second portion, the third insulating layer, the semiconductor layer, and the sixth insulating layer are arranged concentrically in this order with the second conductive layer as the center.
  • the functional layer and the first conductive layer are arranged between the first insulating layer and the second insulating layer.
  • the fourth conductive layer is arranged between the second insulating layer and the fifth insulating layer.
  • the second conductive layer, the third insulating layer, and the semiconductor layer are a portion located inside the first opening provided in the first insulating layer and a second insulating layer provided in the second insulating layer. It has a portion located inside the opening and a portion located inside the third opening provided in the fifth insulating layer.
  • the seventh insulating layer is arranged between the first insulating layer and the second insulating layer. Further, it is preferable that the seventh insulating layer is provided in contact with the upper surface, the lower surface and one side surface of the functional layer.
  • the eighth insulating layer is arranged between the semiconductor layer and the functional layer. Further, the eighth insulating layer preferably contains silicon and nitrogen. Further, it is preferable that the eighth insulating layer is arranged concentrically around the second conductive layer or the fourth insulating layer.
  • the first direction is preferably a direction orthogonal to the second direction.
  • intersection functions as a memory cell.
  • the semiconductor layer preferably contains at least one of indium and zinc.
  • the functional layer exhibits ferroelectricity or antiferroelectricity.
  • the functional layer preferably contains either one or both of hafnium oxide and zirconium oxide.
  • a new storage device can be provided.
  • a highly reliable storage device can be provided.
  • at least one of the problems of the prior art can be alleviated.
  • FIG. 1A is a cross-sectional view of a memory string.
  • FIG. 1B is a circuit diagram of a memory string.
  • 2A and 2B are cross-sectional views of the memory string.
  • FIG. 3 is a graph showing an example of hysteresis characteristics.
  • 4A and 4B are cross-sectional views of the memory string.
  • 5A to 5C are cross-sectional views of the memory string.
  • FIG. 6A is a cross-sectional view of the memory string.
  • FIG. 6B is a circuit diagram of a memory string.
  • 7A to 7C are cross-sectional views of the memory string.
  • 8A and 8B are cross-sectional views illustrating a method of manufacturing a memory string.
  • FIG. 9A and 9B are cross-sectional views illustrating a method of manufacturing a memory string.
  • 10A and 10B are cross-sectional views illustrating a method for producing a memory string.
  • 11A and 11B are cross-sectional views illustrating a method of manufacturing a memory string.
  • 12A and 12B are cross-sectional views illustrating a method for producing a memory string.
  • FIG. 13 is a cross-sectional view illustrating a method for producing a memory string.
  • FIG. 14A is a cross-sectional view of the memory string.
  • FIG. 14B is a circuit diagram of the memory string.
  • FIG. 15A is a cross-sectional view of the memory string.
  • FIG. 15B is a circuit diagram of the memory string.
  • FIG. 16A is a cross-sectional view of the memory string.
  • FIG. 16B is a circuit diagram of the memory string.
  • FIG. 17A is a diagram illustrating the classification of crystal structures.
  • FIG. 17B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 17C is a diagram illustrating a microelectron diffraction pattern of a CAAC-IGZO film.
  • 18A and 18C are diagrams showing a film formation sequence of a metal oxide film.
  • FIG. 18B is a cross-sectional view of a metal oxide film manufacturing apparatus.
  • FIG. 19 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 20 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 20 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 21 is a diagram illustrating an example in which an information processing system is constructed using a plurality of storage devices.
  • 22A and 22B are perspective views of the semiconductor device.
  • FIG. 23 is a block diagram illustrating a CPU.
  • 24A and 24B are perspective views of the semiconductor device.
  • 25A and 25B are perspective views of the semiconductor device.
  • 26A is a perspective view showing an example of a semiconductor wafer
  • FIG. 26B is a perspective view showing an example of a chip
  • FIGS. 26C and 26D are perspective views showing an example of an electronic component.
  • 27A to 27J are perspective views or schematic views illustrating an example of an electronic device.
  • 28A to 28E are perspective views or schematic views illustrating an example of an electronic device.
  • 29A to 29C are diagrams illustrating an example of an electronic device.
  • FIG. 30 is a diagram illustrating a configuration example of a computer system.
  • FIG. 31 is a diagram showing the hierarchical structure of the IoT network and the tendency
  • a transistor is a type of semiconductor element, and can realize current or voltage amplification and switching operation to control conduction or non-conduction.
  • the transistor in the present specification includes an IGFET (Insulated Gate Field Transistor) or a thin film transistor (TFT: Thin Film Transistor) and the like.
  • source and drain functions may be interchanged when transistors with different polarities are used, or when the direction of current changes during circuit operation. Therefore, in the present specification, the terms “source” and “drain” may be used interchangeably.
  • “electrically connected” includes the case of being connected via "something having some kind of electrical action”.
  • the “thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, coils, capacitive elements, and other elements having various functions.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film”.
  • the storage device of one aspect of the present invention includes a memory string extending in the normal direction with respect to the surface to be formed.
  • the memory string has a configuration in which a plurality of storage elements (also referred to as memory cells or memory elements) are connected in the normal direction.
  • the storage device of the present invention has a configuration in which a plurality of storage elements are stacked in the normal direction. Therefore, the amount of data per unit area can be increased, and the capacity can be increased.
  • the memory string 100 is a semiconductor device that functions as a 3D-NAND type storage device.
  • arrows indicating the X direction, the Y direction, and the Z direction may be added.
  • the X, Y, and Z directions are directions that intersect each other. More specifically, the X, Y, and Z directions are directions orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a "first direction”.
  • the other one may be referred to as a "second direction” or a "second direction”.
  • the remaining one may be referred to as a "third direction” or a "third direction”.
  • the direction perpendicular to the upper surface of the conductive layer 101 is the Z direction.
  • FIG. 1A is a cross-sectional view of the memory string 100 as seen from the Y direction. Note that FIG. 1A shows the central axis 131 of the memory string 100 extending in the Z direction. Further, FIG. 1B is an equivalent circuit diagram of the memory string 100. The memory string 100 has a configuration in which a plurality of transistors Tr are connected in series. Further, FIG. 2A is a cross-sectional view of the portions A1-A2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction. FIG. 2B is a cross-sectional view of the portions B1-B2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction.
  • the memory string 100 is composed of a conductive layer 101, an insulating layer 102 of an m layer (m is an integer of 2 or more), and an n layer (n is an integer of 2 or more) arranged above a substrate (not shown). It has a conductive layer 103 and. The insulating layer 102 and the conductive layer 103 are alternately laminated on the upper side of the substrate.
  • the first insulating layer 102 is referred to as an insulating layer 102_1
  • the mth insulating layer 102 is referred to as an insulating layer 102_m.
  • the first conductive layer 103 is referred to as a conductive layer 103_1
  • the nth conductive layer 103 is referred to as a conductive layer 103_n.
  • insulating layer 102 when an arbitrary insulating layer 102 is shown, it is simply referred to as “insulating layer 102”.
  • conductive layer 103 when an arbitrary conductive layer 103 is indicated, it is simply referred to as "conductive layer 103".
  • the insulating layer 102 and the conductive layer 103 extend in the Y direction.
  • the memory string 100 has a structure in which insulating layers 102 and conductive layers 103 are alternately laminated.
  • the insulating layer 102_1 is provided on the conductive layer 101
  • the conductive layer 103_1 is provided on the insulating layer 102_1
  • the insulating layer 102_1 is provided on the conductive layer 103_1
  • the insulating layer 102_1 is provided.
  • the conductive layer 103_2 is provided, the insulating layer 102_3 is provided on the conductive layer 103_2, the conductive layer 103_3 is provided on the insulating layer 102_3, and the insulating layer 102_4 is provided on the conductive layer 103_3. Further, an insulating layer 102_m is provided on the conductive layer 103_n.
  • the memory string 100 has a conductive layer 104, an insulating layer 105, a structure 110, and an insulating layer 121.
  • the structure 110 extends along the Z direction. Further, the structure 110 is provided between the conductive layer 101 and the conductive layer 104 so as to penetrate the insulating layer 102_1 to the insulating layer 102_m and the conductive layer 103_1 to the conductive layer 103_n. That is, the structure 110 has a portion located inside the openings provided in each of the insulating layer 102_1 to the insulating layer 102_m.
  • the structure 110 has a columnar structure including a conductive layer 106, an insulating layer 111, a semiconductor layer 112, a functional layer 114, and an insulating layer 115.
  • the conductive layer 106 extends along the central axis 131, and the insulating layer 111 is provided adjacent to the side surface of the conductive layer 106.
  • the semiconductor layer 112 is provided adjacent to the side surface of the insulating layer 111.
  • the functional layer 114 is provided adjacent to the semiconductor layer 112.
  • the insulating layer 115 is provided adjacent to the functional layer 114.
  • the insulating layer 111, the semiconductor layer 112, the functional layer 114, and the insulating layer 115 are each provided concentrically on the outside of the conductive layer 106.
  • the insulating layer 115 is provided along the upper surface, the lower surface, and the side surface on the conductive layer 103 side of the functional layer 114.
  • the upper surface and the lower surface of the functional layer 114 refer to a pair of surfaces perpendicular to the Z direction.
  • the side surface of the functional layer 114 refers to one or more of the planes parallel to the Z direction.
  • the cross-sectional shape of the structure 110 may be an ellipse, a triangle, a rectangle, or a polygon having a pentagon or more.
  • the contour of the cross-sectional shape of the structure 110 may be a curved line or a combination of a straight line and a curved line.
  • the insulating layer 121 is provided so as to cover the side surfaces of the insulating layer 102_1 to the insulating layer 102_m and the conductive layer 103_1 to the conductive layer 103_n.
  • the conductive layer 104 is provided on the insulating layer 102_m.
  • the conductive layer 101 and the conductive layer 104 are electrically connected to the semiconductor layer 112.
  • the conductive layer 101 is electrically connected to the conductive layer 106. Therefore, the conductive layer 106 and the semiconductor layer 112 are electrically connected.
  • the insulating layer 105 is provided on the insulating layer 102_m, the insulating layer 121, and the conductive layer 104.
  • the region (intersection) where the structure 110 and the conductive layer 103 overlap in the direction perpendicular to the Z direction functions as a transistor Tr. Therefore, the region (intersection portion) where the structure 110 and the conductive layer 103 overlap in the direction perpendicular to the Z direction functions as a memory cell (also referred to as a “memory element”).
  • the conductive layer 103 functions as a gate of the transistor Tr.
  • the memory string 100 shown in FIG. 1A has n regions (intersections) where the structure 110 and the conductive layer 103 overlap. Therefore, the memory string 100 shown in FIG. 1A has n transistors Tr. Therefore, the memory string 100 shown in FIG. 1A has n memory cells.
  • the conductive layer 106 can function as a back gate of the transistor Tr. The conductive layer 106 may not be provided if it is unnecessary. In that case, the central axis 131 may be formed so as to be located inside the insulating layer 111.
  • FIG. 2A corresponds to a cross-sectional view of the transistor Tr in the memory string 100 when viewed from the Z direction.
  • the first transistor Tr is shown as a transistor Tr_1, and the nth transistor Tr is shown as a transistor Tr_n.
  • transistor Tr when an arbitrary transistor Tr is indicated, it is simply referred to as "transistor Tr".
  • a memory cell that stores data by holding a charge in a charge storage layer has a laminated structure of a block layer, a charge storage layer, a tunnel layer, and a semiconductor layer.
  • Such memory cells may be referred to by various names depending on the laminated structure from the control gate to the semiconductor layer.
  • the control gate, block layer, charge storage layer, tunnel layer, and semiconductor layer are composed of metal, oxide, nitride, oxide, and semiconductor, a MONOS (Metal Oxide Nitride Oxide Semiconductor) type memory cell is used. Is called.
  • the transistor Tr functions as a memory cell.
  • the memory string 100 functions as a NAND type storage device having n memory cells.
  • the memory cell shown in FIG. 1A and the like is an example in the case where the tunnel layer is not provided.
  • the conductive layer 103 functions as a memory cell control gate.
  • the functional layer 114 functions as a charge storage layer, and the insulating layer 115 functions as a block layer. That is, the memory cell has a configuration in which a block layer is provided on the control gate side.
  • the gate of the transistor Tr is electrically connected to the wiring CG.
  • the wiring CG electrically connected to the gate of the transistor Tr_1 is referred to as wiring CG_1.
  • a part or all of the conductive layer 103 may function as wiring CG.
  • the wiring CG is also referred to as "control gate” or "control gate wiring”.
  • the source of one transistor Tr and the drain of the other transistor Tr are electrically connected.
  • one of the source or drain of the transistor Tr_1 is electrically connected to the wiring SL, and the other is electrically connected to one of the source or drain of the transistor Tr_1.
  • One of the source or drain of the transistor Tr_n is electrically connected to the wiring BL, and the other is electrically connected to one of the source or drain of the transistor Tr_n-1.
  • the conductive layer 101 is electrically connected to the wiring SL, and the conductive layer 104 is electrically connected to the wiring BL.
  • the conductive layer 101 may function as the wiring SL, or the conductive layer 104 may function as the wiring BL.
  • the back gate of the transistor Tr (transistor Tr_1 to transistor Tr_n) is electrically connected to the wiring SL via the wiring BGL.
  • the conductive layer 106 can function as a wiring BGL.
  • the functional layer 114 preferably exhibits ferroelectricity, antiferroelectricity, or ferridielectricity.
  • the functional layer 114 preferably exhibits ferroelectricity or ferri-dielectricity that exhibits spontaneous polarization.
  • a dielectric that causes spontaneous polarization is broadly referred to as a ferroelectric substance. Therefore, in the present specification and the like, unless otherwise specified, a dielectric exhibiting ferri-dielectricity (ferri-dielectric) is also broadly included in the ferroelectric substance.
  • a material capable of exhibiting ferroelectricity is used as the functional layer 114.
  • Materials that can exhibit strong dielectric properties include hafnium oxide, zirconium oxide, or hafnium oxide and element J1 (element J1 is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y). ), Lantern (La), Strontium (Sr), etc.).
  • PbTiO X (X is a real number larger than 0), barium titanate strontium (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismus ferrite.
  • BST barium titanate strontium
  • PZT lead zirconate titanate
  • SBT strontium bismuthate tantanate
  • Piezoelectric ceramics having a perovskite structure, such as (BFO) and barium titanate, may be used.
  • PVDF polyvinylidene fluoride
  • VDF copolymer of vinylidene fluoride
  • TrFE trifluoroethylene
  • An organic ferroelectric substance may be used.
  • the material capable of exhibiting ferroelectricity for example, a mixture or compound composed of a plurality of materials selected from the materials listed above can be used.
  • the functional layer 114 may have a laminated structure composed of a plurality of materials selected from the materials listed above.
  • hafnium oxide also referred to as “HfO X ” or “HO”
  • HfZrO X hafnium oxide and zirconium oxide
  • the film thickness of the functional layer 114 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and further preferably 10 nm or less.
  • HfZrOX When used as a material capable of exhibiting ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of exhibiting ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (hydrocarbon, also referred to as HC) as a precursor. When one or both of hydrogen and carbon are contained in the material capable of exhibiting ferroelectricity, crystallization of the material capable of exhibiting ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly removing at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film.
  • impurities here hydrogen, hydrocarbon, and carbon in the film.
  • a film having ferroelectricity can be formed. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • the impurity concentration of the material capable of exhibiting ferroelectricity is low.
  • the hydrogen concentration of the material capable of exhibiting ferroelectricity is preferably 5 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the carbon concentration of the material capable of exhibiting ferroelectricity is preferably 5 ⁇ 10 19 atoms / cm 3 or less, and more preferably 1 ⁇ 10 19 atoms / cm 3 or less.
  • a dopant typically silicon, carbon, etc.
  • a dopant for controlling the polarization state may be added to the material capable of exhibiting ferroelectricity.
  • a forming method using a material containing a hydrocarbon in the precursor may be used as one of the means for adding carbon as a dopant.
  • HfZrOX is used as a material capable of exhibiting ferroelectricity
  • the crystal structure of the material that can exhibit ferroelectricity is not particularly limited.
  • the crystal structure of the material capable of exhibiting ferroelectricity may be one or more selected from a tetragonal system, an orthorhombic system, and a monoclinic system.
  • a material capable of exhibiting ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of exhibiting ferroelectricity.
  • the crystal structure of the material capable of exhibiting ferroelectricity may be any crystal structure that does not have centrosymmetry and can exhibit polarity. Therefore, the crystal system is not limited to the orthorhombic system, and a crystal system other than the cubic system can be adopted.
  • a layer formed of a material capable of exhibiting ferroelectricity is also referred to as a "ferroelectric layer".
  • the ferroelectric layer has a hysteresis characteristic.
  • FIG. 3 is a graph showing an example of hysteresis characteristics. The hysteresis characteristic can be measured by a capacitive element using a ferroelectric layer as a dielectric.
  • the horizontal axis indicates the voltage (electric field) applied to the ferroelectric layer.
  • the voltage is the potential difference between one electrode and the other electrode of a capacitive element using a ferroelectric layer as a dielectric.
  • the electric field strength can be obtained by dividing the potential difference by the thickness of the ferroelectric layer.
  • the vertical axis shows the polarization of the ferroelectric layer.
  • the polarization is positive, it indicates that the positive charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the negative charge is biased to the other electrode side of the capacitive element.
  • the polarization is negative, it indicates that the negative charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element.
  • the polarization shown on the vertical axis of the graph of FIG. 3 is positive when the negative charge is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element, and the positive charge is capacitive. It may be negative when it is biased toward one electrode side of the element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the hysteresis characteristic of the ferroelectric layer can be represented by the curve 51 and the curve 52.
  • the respective voltages at the two intersections of the curve 51 and the curve 52 are referred to as a saturated polarization voltage VSP and a saturation polarization voltage ⁇ VSP.
  • the polarization of the ferroelectric layer increases according to the curve 51.
  • the voltage applied to the ferroelectric layer is lowered after applying a voltage equal to or higher than VSP to the ferroelectric layer, the polarization of the ferroelectric layer decreases according to the curve 52.
  • the VSP may be referred to as a "positive saturated polarization voltage” or a "first saturated polarization voltage”
  • the -VSP may be referred to as a "negative saturation polarization voltage” or a "second saturation polarization voltage”.
  • the absolute value of the first saturated polarization voltage and the absolute value of the second saturation polarization voltage may be the same or different.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 51 is called a coercive voltage Vc.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 52 is called a coercive voltage ⁇ Vc.
  • the value of Vc and the value of -Vc are values between -VSP and VSP.
  • Vc may be referred to as "positive coercive voltage” or "first coercive voltage”
  • -Vc may be referred to as "negative coercive voltage” or "second coercive voltage”.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage may be the same or different.
  • ferroelectric transistor Ferroelectric FET
  • Vg gate voltage
  • the difference between the threshold voltage VthD of the normally-on type transistor using polarization inversion and the threshold voltage VthE of the normally-off type transistor is -Vc or more and Vc or less.
  • the maximum value of polarization is called “residual polarization Pr”, and the minimum value is called “residual polarization-Pr”.
  • the absolute value of the difference between the residual polarization Pr and the residual polarization-Pr is called “residual polarization 2Pr”. The larger the residual polarization 2Pr, the larger the fluctuation range of the threshold voltage due to the reversal of the polarization. Therefore, the larger the residual polarization 2Pr, the more preferable.
  • the transistor Tr constituting the memory string 100 functions as a ferroelectric transistor.
  • the ferroelectric transistor is a transistor in which a ferroelectric substance is used for an insulating layer that functions as a gate insulating layer.
  • the ferroelectric transistor can change the threshold voltage by applying a voltage above a certain level to the gate.
  • a ferroelectric transistor for the transistor Tr constituting the memory string 100 By using a ferroelectric transistor for the transistor Tr constituting the memory string 100, a NAND type ferroelectric memory can be realized. Further, in the memory string 100, the conductive layer 106 may be omitted.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium, or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the semiconductor layer 112 may be a semiconductor whose crystallinity is enhanced by using a catalyst element.
  • the catalyst element include nickel (Ni), iron (Fe), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), platinum (Pt), and the like.
  • An element selected from metal elements such as copper (Cu), gold (Au), and germanium (Ge) may be used.
  • amorphous silicon may be formed as the semiconductor layer 112
  • nickel may be added as a catalyst element, and heat treatment may be performed to enhance crystallinity.
  • the catalytic element combines with silicon to form silicide.
  • the catalytic element tends to bind to a portion having many defects such as an amorphous state. Therefore, the catalytic element contained in silicide reacts with silicon in an amorphous state to form a new silicide. In this way, crystallization proceeds while the silicide moves.
  • an impurity element such as a group 15 element or a group 13 element
  • a concentration gradient of the nickel element may occur in the semiconductor layer 112.
  • the nickel concentration may be lower than in other regions (eg, source region and drain region).
  • the source and drain regions may have higher nickel concentrations than the regions that function as channels.
  • the semiconductor layer 112 functions as a semiconductor layer on which the channel of the transistor Tr is formed.
  • the semiconductor layer used for the transistor Tr may be laminated. When the semiconductor layers are laminated, semiconductor materials having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor Tr is preferably a transistor (also referred to as an "OS transistor") in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory string 100 can be reduced. Therefore, the power consumption of the semiconductor device including the memory string 100 can be reduced.
  • OS transistor also referred to as an "OS transistor” in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory string 100 can be reduced. Therefore, the power consumption of the semiconductor device including the memory string 100 can be reduced.
  • a memory cell containing an OS transistor can be called an "OS memory”.
  • the memory string 100 including the memory cell can also be called "OS memory”.
  • the OS transistor can have a smaller on-resistance than a transistor using polycrystalline silicon in the semiconductor layer on which the channel is formed. That is, the conductivity of the body portion can be enhanced.
  • the operating speed of the memory string 100 can be increased.
  • the body portion referred to here refers to a channel of a transistor constituting a memory string or a semiconductor layer (for example, a semiconductor layer 112) that functions as a source / drain.
  • the transistor using polycrystalline silicon has a variation in the threshold voltage due to the grain boundaries, but the OS transistor is less affected by the grain boundaries and the variation in the threshold voltage is small. Therefore, by using the OS transistor for the transistor Tr, the memory string 100 can suppress the malfunction caused by the variation in the threshold voltage.
  • the OS transistor has stable operation even in a high temperature environment, and there is little fluctuation in characteristics.
  • the off-current hardly increases even in a high temperature environment.
  • the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower.
  • the on-current does not easily decrease even in a high temperature environment. Therefore, the memory string 100 including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as the transistor constituting the memory string 100, the operation is stable even in a high temperature environment, and the memory string 100 with good reliability can be realized. Therefore, the reliability of the semiconductor device including the memory string 100 can be improved.
  • a NAND type storage device including an OS memory can also be referred to as an "OS NAND type” or an "OS NAND type storage device”. Further, the 3D-NAND type storage device including the OS memory can also be referred to as "3D OS NAND type” or "3D OS NAND type storage device”. Therefore, the memory string 100 according to one aspect of the present invention can be said to be a 3D OS NAND type storage device.
  • a plurality of memory strings 100 may be provided in a grid pattern (see FIG. 4A) or in a houndstooth pattern (see FIG. 4B).
  • 4A and 4B are cross-sectional views corresponding to FIG. 2A.
  • FIG. 5A shows a cross-sectional view of a part of the memory string.
  • the configuration shown in FIG. 5A is mainly different from the configuration exemplified in FIG. 1A in that it has an insulating layer 116.
  • the insulating layer 116 is provided between the functional layer 114 and the semiconductor layer 112. Further, the insulating layer 116 is arranged concentrically around the conductive layer 106.
  • a nitride As the insulating layer 116, it is preferable to use, for example, a nitride.
  • a nitride such as silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride, hafnium nitride, or hafnium nitride.
  • silicon nitride or silicon nitride oxide which is a nitride of silicon.
  • the insulating layer 116 is not limited to the nitride, and an insulating material other than the nitride can also be used.
  • oxides such as silicon oxide, silicon nitride nitride, aluminum oxide, and aluminum nitride may be used.
  • the leakage current flowing from the conductive layer 103 to the semiconductor layer 112 can be reduced. This makes it possible to reduce the power consumption when driving the memory cell.
  • FIG. 5B The configuration shown in FIG. 5B is mainly different from the configuration illustrated in FIG. 1A in that it does not have the insulating layer 115.
  • the upper surface and the lower surface of the functional layer 114 are provided in contact with the insulating layer 102, respectively. Further, the side surface of the functional layer 114 is provided in contact with the conductive layer 103.
  • FIG. 5C is a configuration in which the insulating layer 116 exemplified in FIG. 5A is added to the configuration exemplified in FIG. 5B. With such a configuration, the leakage current of the memory cell can be reduced.
  • FIG. 6A shows a cross-sectional view of the memory string 100A. Further, FIG. 6B is an equivalent circuit diagram of the memory string 100A.
  • the memory string 100A has a structure 110A instead of the structure 110.
  • the structure 110A has a conductive layer 141 and an insulating layer 142 in place of the conductive layer 106, the insulating layer 111, and the semiconductor layer 112 that the structure 110 has. Further, the central shaft 131 passes through the insulating layer 142.
  • the conductive layer 141 is provided adjacent to the side surface of the insulating layer 142.
  • the conductive layer 141 is provided concentrically on the outside of the insulating layer 142.
  • the region (intersection) where the structure 110A and the conductive layer 103 overlap in the direction perpendicular to the Z direction functions as the storage element FTJ.
  • the memory string 100A is laminated with n storage elements FTJ.
  • the functional layer 114 has a structure sandwiched between the conductive layer 141 and the conductive layer 103. Further, an insulating layer 115 is provided between the functional layer 114 and the conductive layer 103. Therefore, it can be said that the storage element FTJ has an MFIM (Metal Ferroelectrics Insulator Metal) structure.
  • MFIM Metal Ferroelectrics Insulator Metal
  • a conductive film such as a metal film, an alloy film, a conductive oxide film, and a conductive nitride film can be used as a single layer or laminated.
  • Examples of the conductive oxide film include In-Sn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Zn oxide, and In-.
  • Metal oxides such as Sn-Si oxide and In-Ga-Zn oxide can also be applied.
  • an oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes a conductor.
  • a metal oxide that has been made into a conductor can be called an oxide conductor.
  • the storage element FTJ functions as a ferroelectric tunnel junction (FTJ (Ferroelectric Tunnel Junction) memory.
  • the FTJ memory is a tunnel junction manufactured by using a capacitive element (ferroelectric capacitor) having at least a ferroelectric layer. It is a non-volatile storage element (ferroelectric memory) used.
  • the FTJ memory has features such as a small occupied area, high-speed operation, and non-destructive reading. Uses a tunnel junction and has an element configuration having a function as a capacitance and a function as a diode, and high density is possible. Thereby, a storage device having a large storage capacity can be realized. It can be said that the FTJ memory has a tunnel junction element having a ferroelectric layer.
  • the FTJ memory is a storage element that utilizes the fact that the current flowing between a pair of electrodes differs depending on the direction of spontaneous polarization of the ferroelectric substance. Therefore, the FTJ memory can also be referred to as a resistance change type memory.
  • FIG. 7A shows a cross-sectional view of a part of the memory string.
  • the configuration shown in FIG. 7A is an example in which the insulating layer 116 is applied to the configuration exemplified in FIG. 6A.
  • the above-mentioned modification 1-1 can be used.
  • the leakage current flowing from the conductive layer 103 to the conductive layer 141 can be reduced. This makes it possible to reduce the power consumption when driving the memory cell.
  • FIG. 7B The configuration shown in FIG. 7B is mainly different from the configuration illustrated in FIG. 6A in that it does not have the insulating layer 115.
  • the manufacturing process can be simplified, the manufacturing cost can be reduced, and the manufacturing yield can be improved.
  • FIG. 7C is a configuration in which the insulating layer 116 exemplified in FIG. 7A is added to the configuration exemplified in FIG. 7B. With such a configuration, the leakage current of the memory cell can be reduced.
  • Example of manufacturing method of memory string Hereinafter, an example of a method for producing a memory string according to one aspect of the present invention will be described.
  • the memory string 100 illustrated in FIG. 1A will be described as an example.
  • a laminate in which the insulating layer 102 and the conductive layer 103 are laminated is produced.
  • the insulating layer 102_i of the i-th layer (i is an integer of 1 or more) is arranged above the substrate (not shown), and the conductive layer 103_i is laminated above the substrate (not shown).
  • the insulating layer 102 is preferably a material having a reduced concentration of impurities such as water or hydrogen.
  • the amount of desorption of hydrogen molecules in the insulating layer 102 per unit area is 2 ⁇ 10 15 in the range of 50 ° C. or higher and 500 ° C. or lower in the temperature desorption gas analysis method (TDS (Thermal Desorption Spectroscopy)). It may be moles / cm 2 or less, preferably 1 ⁇ 10 15 molecules / cm 2 or less, and more preferably 5 ⁇ 10 14 molecules / cm 2 or less.
  • TDS Temperaturetroscopy
  • an insulating layer in which oxygen is released by heating may be used as the insulating layer 102.
  • the material applicable to the insulating layer 102 is not limited to the above description.
  • the insulating layer 102 may have a laminated structure of a plurality of insulating layers.
  • the insulating layer 102 may be a laminate of hafnium oxide and silicon oxide.
  • silicon oxide and silicon nitride may be laminated.
  • a resist mask is formed on the laminate, and an opening 145 is formed in the insulating layer 102 and the conductive layer 103 by an etching process using the resist mask as a mask (see FIG. 8B).
  • the resist mask can be formed by appropriately using, for example, a lithography method, a printing method, an inkjet method, or the like. If the resist mask is formed by the inkjet method, the photomask is not used, so that the manufacturing cost may be reduced. Further, as the etching process, either a dry etching method or a wet etching method may be used, or both may be used. Processing by the dry etching method is suitable for microfabrication.
  • the resist mask In the formation of the resist mask by the lithography method, first, the resist is formed, and then the resist is exposed via the photomask. Next, the exposed area is removed or left with a developer to form a resist mask.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • a beam such as an electron beam or an ion beam may be used. When a beam such as an electron beam or an ion beam is used, a photomask is not required.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film to be a hard mask material is formed on the conductive film, a resist mask is formed on the insulating film or a conductive film, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having a parallel plate type electrode can be used as a dry etching apparatus for performing the etching process by the dry etching method.
  • CCP Capacitively Coupled Plasma
  • the capacitive coupling type plasma etching apparatus having a parallel plate type electrode may be configured to apply a high frequency power supply to one of the parallel plate type electrodes.
  • a plurality of different high frequency power supplies may be applied to one of the parallel plate type electrodes.
  • a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes.
  • a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source for example, an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • ICP Inductively Coupled Plasma
  • Etching of the conductive layer 103 may be performed under conditions where a selection ratio with that of the insulating layer 102 can be obtained.
  • An isotropic etching method can be used for etching the conductive layer 103.
  • a wet etching process or an isotropic plasma etching process can be used.
  • the insulating layer 115 is formed along the side surface of the opening 145 (see FIG. 9B).
  • the surfaces of the insulating layer 102 and the conductive layer 103 exposed in the opening 145 are covered with the insulating layer 115.
  • the insulating layer 115 the above-mentioned insulating material can be used, but for example, an insulating material such as silicon nitride or silicon oxide can be used. In particular, it is preferable to use silicon nitride.
  • the insulating layer 115 may have a laminated structure of a plurality of insulating layers.
  • the functional layer 114 is formed along the surface of the insulating layer 115 (see FIG. 10A).
  • the functional layer 114 is formed so as to fill a recess on the upper surface of the insulating layer 115.
  • the insulating layer 115 and the functional layer 114 are preferably formed by using a film forming method having high covering properties. For example, it is preferably formed by using the ALD method. In particular, by forming a film using the thermal ALD method, not only the insulating layer 115 and the functional layer 114 can be formed with high coverage, but also impurities contained in the insulating layer 115 and the functional layer 114 can be effectively reduced. can.
  • a part of the insulating layer 115 and the functional layer 114 in the opening 145 is etched.
  • the insulating layer 115 and the functional layer 114 are etched except for the portion overlapping the insulating layer 102 when viewed from the Z direction (see FIG. 10B).
  • the inner wall of the opening 145 is composed of the respective side surfaces of the insulating layer 102, the insulating layer 115, and the functional layer 114.
  • etching is performed so that no step is generated between the surfaces of the insulating layer 102, the insulating layer 115, and the functional layer 114.
  • the formed surface of the semiconductor layer 112 or the like to be formed later can be flattened, so that the generation of defects in the film of the semiconductor layer 112 or the like can be suppressed.
  • the semiconductor layer 112 is formed along the inner wall of the opening 145 (see FIG. 11A).
  • an oxide semiconductor is used as the semiconductor layer 112.
  • the semiconductor layer 112 may have a laminated structure of a plurality of layers.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the semiconductor layer 112 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the semiconductor layer 112 is repaired by the supplied oxygen , in other words, “VO”.
  • the reaction of "+ O ⁇ null” can be promoted.
  • the oxygen supplied to the hydrogen remaining in the semiconductor layer 112 reacts with the hydrogen, so that the hydrogen can be removed (dehydrated) as H2O .
  • H2O the hydrogen deficiency
  • the oxygenation treatment can be performed by performing the microwave treatment in an atmosphere containing oxygen.
  • the semiconductor layer 112 is irradiated with microwaves, high frequencies such as RF, oxygen plasma, oxygen radicals, and the like.
  • microwave processing for example, it is preferable to use a microwave processing apparatus having a power source for generating high-density plasma using microwaves.
  • the microwave processing device may have a power supply for applying RF to the substrate side.
  • high-density plasma high-density oxygen radicals can be generated.
  • RF radio frequency
  • the microwave treatment is preferably performed under reduced pressure, and the pressure may be 60 Pa or more, preferably 133 Pa or more, more preferably 200 Pa or more, still more preferably 400 Pa or more.
  • the oxygen flow rate ratio O 2 / (O 2 + Ar) is 50% or less, preferably 10% or more and 30% or less.
  • the treatment temperature may be 750 ° C. or lower, preferably 500 ° C. or lower, for example, about 400 ° C.
  • the heat treatment may be continuously performed without exposing to the outside air.
  • the VOH contained in the semiconductor layer 112 can be divided and hydrogen H can be removed from the semiconductor layer 112 by the action of plasma, microwaves, or the like. That is, in the semiconductor layer 112, a reaction of “ VO H ⁇ H + VO)” and further “ VO + O ⁇ null” occurs, and the hydrogen concentration of the semiconductor layer 112 can be reduced. Therefore, oxygen deficiency and VOH in the semiconductor layer 112 can be reduced, and the carrier concentration can be lowered.
  • the insulating layer 111 is formed along the side surface of the semiconductor layer 112 (see FIG. 11B).
  • the insulating layer 111 for example, silicon oxide, silicon oxynitride, or the like may be appropriately used.
  • oxygen deficiency in the semiconductor layer 112 can be reduced and the reliability of the transistor can be improved.
  • the oxygenation treatment may be performed after the insulating layer 111 is formed.
  • the conductive layer 106 is formed along the side surface of the insulating layer 111 (see FIG. 12A).
  • the conductive layer 106 is preferably formed so as to fill the opening 145.
  • the semiconductor layer 112, the insulating layer 111, and the conductive layer 106 of the structure 110 can be embedded in the opening 145.
  • a part of the laminated body is removed in a region that does not overlap with the structure 110 when viewed from the Z direction to form a region 132 (see FIG. 12B).
  • the region 132 can be formed in the same manner as the opening 145.
  • the side surfaces of the insulating layer 102 and the conductive layer 103 are exposed.
  • the region 132 preferably has a band shape extending in the X direction or the Y direction when viewed from the Z direction. Alternatively, it may have a grid-like shape extending in the X direction and the Y direction.
  • the insulating layer 121 is formed so as to fill the region 132 (see FIG. 13).
  • the insulating layer 121 for example, it is preferable to use an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen.
  • an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen for example, aluminum oxide or the like may be used as the insulating layer 121.
  • the insulating layer 121 may have a laminated structure of a plurality of insulating layers.
  • the insulating layer 121 may be a laminate of hafnium oxide and silicon oxide.
  • the memory string 100 can be produced.
  • FIG. 14A shows a cross-sectional view of a part of the memory string 100B illustrated below. Further, FIG. 14B shows an equivalent circuit diagram corresponding to FIG. 14A.
  • the memory string 100B has a plurality of memory cells 150 stacked in the Z direction via the insulating layer 102.
  • the memory cell 150 has a transistor 151 and a capacity 152.
  • the memory cell 150 has a configuration (also referred to as 1Tr1C) having one transistor 151 and one capacity 152.
  • a ferroelectric capacitor using a ferroelectric substance is used for the capacitance 152.
  • One memory cell 150 can also be referred to as a FeRAM (Ferroelectric Random Access Memory).
  • the memory string 100B has a conductive layer 106, an insulating layer 111, a semiconductor layer 112, a conductive layer 103a, a conductive layer 103b, a functional layer 114, an insulating layer 116, an insulating layer 117, and the like.
  • the transistor 151 has a conductive layer 103a, an insulating layer 117, a semiconductor layer 112, an insulating layer 111, and a conductive layer 106.
  • the transistor 151 has a configuration in which a pair of gates are provided so as to sandwich the semiconductor layer 112.
  • the conductive layer 103a functions as one gate, and the conductive layer 106 functions as the other gate.
  • the insulating layer 117 functions as one gate insulating layer, and the insulating layer 111 functions as the other gate insulating layer.
  • the capacity 152 has a conductive layer 103b, a functional layer 114, and a semiconductor layer 112.
  • the capacity 152 has a configuration in which the functional layer 114 is sandwiched between the conductive layer 103b and the semiconductor layer 112.
  • the conductive layer 103b functions as one electrode
  • the semiconductor layer 112 functions as the other electrode.
  • the region of the semiconductor layer 112 in contact with the insulating layer 117 functions as a channel forming region (denoted as I) of the transistor 151. Further, the portion of the semiconductor layer 112 different from the channel forming region is preferably a low resistance region (denoted as N + ) having a lower resistance than the channel forming region.
  • an oxide insulating film preferably a silicon oxide film
  • oxygen is generated from the insulating layer 117 to the semiconductor layer 112 due to heat during the manufacturing process. Is supplied to compensate for the oxygen deficiency in the semiconductor layer 112, so that a high resistance channel forming region can be selectively formed in the semiconductor layer 112.
  • the conductive layer 103a and the insulating layer 117 are sandwiched between a pair of insulating layers 116. Further, the conductive layer 103b and the functional layer 114 are sandwiched between a pair of insulating layers 116. Further, an insulating layer 102 is provided between the two adjacent insulating layers 116.
  • Each insulating layer 102 and each insulating layer 116 are provided with openings, respectively. Inside these openings, a semiconductor layer 112, an insulating layer 111, and a conductive layer 106 are provided.
  • insulating film containing different materials for the insulating layer 116 and the insulating layer 102.
  • a nitride insulating film for the insulating layer 116 and an oxidized insulating film for the insulating layer 102 it is preferable to use a nitride insulating film for the insulating layer 116 and an oxidized insulating film for the insulating layer 102.
  • FIG. 14A shows an example in which the conductive layer 103a and the conductive layer 103b extend in the Y direction, respectively.
  • a conductive film different from that of the conductive layer 103a and the conductive layer 103b it is preferable to use a conductive film different from that of the conductive layer 103a and the conductive layer 103b.
  • the transistor 151 and the capacity 152 can be made separately.
  • etching is performed to retract the side surface of the conductive layer 103a to form the insulating layer 117.
  • etching is performed to retract the side surface of the conductive layer 103b to form the functional layer 114.
  • the transistor 151 and the capacity 152 can be made separately. It should be noted that etching may be performed first to retract the side surface of the conductive layer 103b.
  • FIG. 15A shows a cross-sectional view of a part of the memory string 100C illustrated below. Further, FIG. 15B shows an equivalent circuit diagram corresponding to FIG. 15A.
  • the memory string 100C has a plurality of transistors 160 stacked in the Z direction via the insulating layer 116 and the insulating layer 118.
  • a ferroelectric substance is applied to the gate insulating layer of the transistor 160, and it can also be called a ferroelectric transistor (FeFET: Ferroelectric FET).
  • the memory string 100C has a conductive layer 106, an insulating layer 111, a semiconductor layer 112, a functional layer 114, a conductive layer 103, an insulating layer 116, an insulating layer 118, and the like.
  • the transistor 160 has a conductive layer 103, a functional layer 114, a semiconductor layer 112, an insulating layer 111, and a conductive layer 106.
  • the conductive layer 103 functions as one gate, and the conductive layer 106 functions as the other gate.
  • the functional layer 114 has ferroelectricity and functions as one of the gate insulating layers.
  • the insulating layer 111 functions as the other gate insulating layer.
  • the conductive layer 103 and the functional layer 114 have a structure sandwiched between a pair of insulating layers 116. Between the pair of conductive layers 103 adjacent to each other in the Z direction and between the pair of functional layers 114, there is a region in which the insulating layers 116 and the insulating layers 118 are alternately laminated.
  • a part of the semiconductor layer 112 is provided in contact with the side surface of the insulating layer 116 and the insulating layer 118 in the region where the insulating layers 116 are alternately laminated.
  • materials having different linear thermal expansion coefficients for the insulating layer 116 and the insulating layer 118 are preferable to use materials having different linear thermal expansion coefficients for the insulating layer 116 and the insulating layer 118.
  • the heat applied during the manufacturing process typically, heat of 200 ° C. or higher and 500 ° C. or lower
  • Different stresses are applied to the semiconductor layer 112 at the portion in contact with the insulating layer 116 and the portion in contact with the insulating layer 118.
  • a low resistance region 161 (denoted as N + ) may be formed in a region of the semiconductor layer 112 in contact with the alternately laminated insulating layers 116 and the insulating layer 118.
  • a nitride insulating film for the insulating layer 116 and an oxide insulating film for the insulating layer 118 For example, silicon nitride can be used for the insulating layer 116, and silicon oxide can be used for the insulating layer 118.
  • the stacking order of the insulating layer 116 and the insulating layer 118 is not limited to this, and these may be interchanged. Further, three or more insulating layers having different coefficients of linear thermal expansion may be laminated.
  • a portion (denoted as I) that functions as a channel forming region of the transistor 160 is sandwiched between the functional layer 114 and the insulating layer 111.
  • an oxide insulating film preferably a silicon oxide film
  • oxygen is supplied from the insulating layer 111 to the semiconductor layer 112 by the heat during the manufacturing process.
  • a high resistance channel forming region can be selectively formed in the semiconductor layer 112.
  • Each insulating layer 116 and each insulating layer 118 are provided with openings, respectively. Inside these openings, a semiconductor layer 112, an insulating layer 111, and a conductive layer 106 are provided.
  • FIG. 16A shows a cross-sectional view of a part of the memory string 100D illustrated below. Further, FIG. 16B shows an equivalent circuit diagram corresponding to FIG. 15A.
  • the memory string 100D has a plurality of storage elements 170 stacked in the Z direction via the insulating layer 102.
  • the storage element 170 has a structure in which a ferroelectric substance and an insulating layer 116 are sandwiched between a pair of electrodes.
  • the storage element 170 can also be referred to as a ferroelectric tunnel junction (FTJ) memory.
  • FJ ferroelectric tunnel junction
  • the memory string 100D has a conductive layer 103, a functional layer 114, an insulating layer 116, a conductive layer 141, an insulating layer 142, and the like.
  • the insulating layer 142 may not be provided if it is not necessary. In that case, the central axis 131 may be formed so as to be located inside the conductive layer 141.
  • the storage element 170 has a conductive layer 103, a functional layer 114, an insulating layer 116, and a conductive layer 141.
  • the conductive layer 103 functions as one electrode, and the conductive layer 141 functions as the other electrode.
  • the conductive layer 103 corresponds to a part of the wiring ME1 in FIG. 16B, and the conductive layer 141 corresponds to a part of the wiring ME2.
  • the same conductive material can be used for the conductive layer 103 and the conductive layer 141.
  • different conductive materials may be used for these.
  • the description of the above modification 1-1 can be incorporated.
  • the conductive layer 103 and the functional layer 114 have a structure sandwiched between a pair of insulating layers 102.
  • One or more insulating layers 102 are provided between the pair of adjacent conductive layers 103 and between the adjacent functional layers 114.
  • the insulating layer 102 may be a single layer or a laminated film.
  • Each insulating layer 102 is provided with an opening. Inside the openings, an insulating layer 116, a conductive layer 141, and an insulating layer 142 are provided.
  • the memory string 100 can be provided on the substrate.
  • the substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate may be, for example, a semiconductor substrate made of silicon or germanium, or a compound semiconductor made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, gallium nitride (GaN), or the like.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductive layer or an insulating layer is provided in a semiconductor substrate, a substrate in which a semiconductor layer or an insulating layer is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • the insulating layer examples include an oxide having an insulating property, a nitride, an oxide nitride, a nitride oxide, a metal oxide, a metal oxide nitride, and a metal nitride oxide.
  • the material may be selected according to the function of the insulating layer.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the OS transistor can stabilize the electrical characteristics of the transistor by surrounding it with an insulating layer having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulating layer having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, gallium, germanium, yttrium, zirconium, and lanthanum.
  • An insulating film containing neodymium, hafnium, or tantalum may be used in a single layer or in a laminated manner.
  • an insulating layer having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride, and silicon nitride can be used.
  • silicon oxynitride refers to a silicon compound having a higher oxygen content than nitrogen
  • silicon nitride oxide refers to a silicon compound having a higher nitrogen content than oxygen
  • aluminum nitride refers to an aluminum compound having a higher oxygen content than nitrogen
  • aluminum nitride refers to an aluminum compound having a higher nitrogen content than oxygen.
  • the insulating layer adjacent to the semiconductor layer 112 is preferably an insulating layer having a region containing oxygen desorbed by heating.
  • the silicon oxide or silicon oxide nitride having a region containing oxygen desorbed by heating in contact with the semiconductor layer 112 it is possible to compensate for the oxygen deficiency of the semiconductor layer 112.
  • the insulating film formed of the above material may be used as a single layer as the insulating layer, but a plurality of insulating layers formed of the above material may be laminated and used.
  • an insulating layer having a function of suppressing oxygen permeation may be used as the insulating layer in order to prevent oxidation of the conductive layer.
  • the insulating layer for example, hafnium oxide, aluminum oxide, silicon nitride, or the like may be used.
  • the insulating layer when the insulating layer is laminated adjacent to the conductive layer, it is preferable to use an insulating layer having a function of suppressing oxygen permeation as the insulating layer in contact with the conductive layer.
  • an insulating layer having a function of suppressing oxygen permeation For example, hafnium oxide may be used to form an insulating layer in contact with the conductive layer, and silicon oxide may be used to form an insulating layer in contact with the insulating layer.
  • Conductive layers include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • the conductive layer formed of the above material may be used as a single layer, but a plurality of conductive layers formed of the above material may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • oxide semiconductor As the semiconductor layer 112, it is preferable to use an oxide semiconductor which is a kind of metal oxide. Hereinafter, oxide semiconductors applicable to OS transistors will be described.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the oxide semiconductor is an In-M-Zn oxide having indium, element M, and zinc.
  • the element M may be one or more selected from aluminum, gallium, yttrium, and tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • Typical examples of the In-M-Zn oxide include In-Ga-Zn oxide (also referred to as IGZO), In-Sn-Zn oxide, and In-Al-Zn oxide (also referred to as IAZO). can give.
  • FIG. 17A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • “Amorphous” includes “completable amorphous”.
  • the “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (excluding single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 17A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 17B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 17B is 500 nm.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 17C.
  • FIG. 17C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors When focusing on the crystal structure, oxide semiconductors may be classified differently from FIG. 17A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) and nc-OS (nanocrystalline Oxide Semiconductor).
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, or that the bond distance between the atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities or defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS or amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3 . It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • high-purity intrinsic or substantially high-purity intrinsic may be referred to as i-type or substantially i-type.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the channel forming region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel forming region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the semiconductor layer 112 may be a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) as the semiconductor layer 112 that is not limited to the oxide semiconductor described above.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor may be used as a semiconductor material.
  • a layered substance that functions as a semiconductor as a semiconductor material it is preferable to use.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via bonds that are weaker than covalent or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide functioning as a semiconductor may be used.
  • molybdenum sulfide typically MoS 2
  • molybdenum selenium typically MoSe 2
  • molybdenum tellurium typically MoTe 2
  • tungsten sulfide typically WS 2
  • Tungsten diselinated typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium serenelated typically HfSe 2
  • zirconium sulfide representative
  • ZrS 2 zirconium selenium
  • ZrSe 2 zirconium selenium
  • the formation of the conductive layer, the insulating layer, and the semiconductor layer is performed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an atomic layer deposition (ALD). It can be performed by using the Deposition) method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (PhotoCVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metall CVD) method and an organic metal CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • PhotoCVD PhotoCVD
  • MCVD Metal CVD
  • MOCVD Metalorganic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • the ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • the inside of the chamber may be under atmospheric pressure or reduced pressure
  • the raw material gas for the reaction is sequentially introduced into the chamber
  • the film formation may be performed by repeating the order of gas introduction.
  • each switching valve also called a high-speed valve
  • An active gas argon, nitrogen, etc.
  • a second raw material gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the first raw material gas may be discharged by vacuum exhaust, and then the second raw material gas may be introduced.
  • the first raw material gas is adsorbed on the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later, so that the second thin layer is on the first thin layer.
  • a thin film is formed by being laminated on.
  • Thermal CVD methods such as the MOCVD method and the ALD method can form various films such as a metal film, a semiconductor film, and an inorganic insulating film.
  • a metal film such as a metal film, a semiconductor film, and an inorganic insulating film.
  • Trimethylindium (In (CH 3 ) 3 ), trimethylgallium (Ga (CH 3 ) 3 ), and dimethylzinc (Zn (CH 3 ) 2) 2 ) May be used.
  • the combination is not limited to these, and triethylgallium (Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn (C 2 H 5 ) 2 ) can be used instead of dimethylzinc.
  • diethylzinc Zn (C 2 H 5 ) 2
  • dimethylzinc can also be used.
  • hafnium oxide film when a hafnium oxide film is formed by a film forming apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide, or tetrakis (dimethylamide) hafnium (TDMAH, Hf [N (CH 3 )). 2 ]
  • hafnium precursor compound hafnium alkoxide, or tetrakis (dimethylamide) hafnium (TDMAH, Hf [N (CH 3 )
  • TDMAH, Hf [N (CH 3 ) hafnium alkoxide, or tetrakis (dimethylamide) hafnium
  • a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al (CH 3 ) 3 ), etc.).
  • TMA trimethylaluminum
  • H2O trimethylaluminum
  • Other materials include tris (dimethylamide) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate) and the like.
  • hexachlorodisilane is adsorbed on the surface to be deposited, and radicals of an oxidizing gas ( O2 , dinitrogen monoxide) are supplied and adsorbed. React with things.
  • tungsten film when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 are formed. The gas is sequentially and repeatedly introduced to form a tungsten film.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film for example, an In-Ga-Zn-O film is formed by a film forming apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
  • the ⁇ O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • ZnO layer ZnO layer.
  • these gases may be used to form a mixed oxide layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer.
  • the H 2 O gas obtained by bubbling water with an inert gas such as Ar may be used instead of the O 3 gas, but it is preferable to use the O 3 gas containing no H.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (C 2 H 5 ) 2 gas may be used instead of Zn (CH 3 ) 2 gas.
  • the ALD method utilizes the self-regulating properties of atoms and allows atoms to be deposited layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature.
  • the ALD method is carried out by alternately introducing a first raw material gas (also called a precursor) and a second raw material gas (also called an oxidizing gas) for the reaction into the chamber and repeating the introduction of these raw material gases. Make a membrane. Further, when introducing the precursor or the oxidizing gas, N2 , Ar or the like may be introduced into the reaction chamber together with the precursor or the oxidizing gas as a carrier purge gas. By using the carrier purge gas, it is possible to suppress the adsorption of the precursor or oxidizing gas inside the pipe and the inside of the valve, and to introduce the precursor or oxidizing gas into the reaction chamber (also called carrier gas). ).
  • the precursor or oxidizing gas remaining in the reaction chamber can be quickly exhausted (also called purge gas). Since it has two roles of introduction (carrier) and exhaust (purge) in this way, it is sometimes called a carrier purge gas. Further, it is preferable to use the carrier purge gas because the uniformity of the formed film is improved.
  • FIG. 18A shows a film formation sequence of a film of a material capable of exhibiting ferroelectricity (hereinafter referred to as a ferroelectric layer) using the ALD method.
  • a ferroelectric layer a material capable of exhibiting ferroelectricity (hereinafter referred to as a ferroelectric layer) using the ALD method.
  • the film formation of the ferroelectric layer having hafnium oxide and zirconium oxide is shown as an example.
  • a precursor containing hafnium and further containing one or more selected from chlorine, fluorine, bromine, iodine, and hydrogen can be used.
  • a precursor containing zirconium and further containing one or more selected from chlorine, fluorine, bromine, iodine, and hydrogen can be used.
  • HfCl 4 is used as the precursor 501 containing hafnium
  • ZrCl 4 is used as the precursor 502 containing zirconium.
  • the precursor 501 and the precursor 502 are formed by heating and gasifying a liquid raw material or a solid raw material.
  • the precursor 501 is formed from a solid raw material of HfCl 4
  • the precursor 502 is formed from a solid raw material of ZrCl 4 .
  • Impurities are preferably reduced in the precursor 501 and the precursor 502, and it is preferable that these solid raw materials also have reduced impurities.
  • examples of the impurities include Ba, Cd, Co, Cr, Cu, Fe, Ga, Li, Mg, Mn, Na, Ni, Sr, V, Zn and the like.
  • the above impurities are preferably less than 1000 wppb.
  • wppb is a unit in which the concentration of impurities converted by mass is expressed in parts per billion.
  • any one or a plurality selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 can be used.
  • a gas containing H2O is used as the oxidizing gas 503.
  • the carrier purge gas 504 any one or a plurality selected from N2 , He, Ar, Kr, and Xe can be used.
  • N 2 is used as the carrier purge gas 504.
  • the oxidizing gas 503 is introduced into the reaction chamber (step S01).
  • the introduction of the oxidizing gas 503 is stopped, only the carrier purge gas 504 is used, and the oxidizing gas 503 remaining in the reaction chamber is purged (step S02).
  • a precursor 501 and a carrier purge gas 504 are introduced into the reaction chamber to keep the pressure in the reaction chamber constant (step S03). In this way, the precursor 501 is adsorbed on the surface to be formed.
  • the introduction of the precursor 501 is stopped, only the carrier purge gas 504 is used, and the precursor 501 remaining in the reaction chamber is purged (step S04).
  • the oxidizing gas 503 is introduced into the reaction chamber.
  • the precursor 501 is oxidized to form hafnium oxide (step S05).
  • the introduction of the oxidizing gas 503 is stopped, only the carrier purge gas 504 is used, and the oxidizing gas 503 remaining in the reaction chamber is purged (step S06).
  • a precursor 502 and a carrier purge gas 504 are introduced into the reaction chamber to keep the pressure in the reaction chamber constant (step S07). In this way, the precursor 502 is adsorbed on the oxygen layer of the hafnium oxide.
  • the introduction of the precursor 502 is stopped, only the carrier purge gas 504 is used, and the precursor 502 remaining in the reaction chamber is purged (step S08).
  • the oxidizing gas 503 is introduced into the reaction chamber. By introducing the oxidizing gas 503, the precursor 502 is oxidized and zirconium oxide is formed on hafnium oxide.
  • steps S01 to S08 are set as one cycle, and the cycle is repeated until a desired film thickness is reached. It should be noted that steps S01 to S08 may be performed in a temperature range of 250 ° C. or higher and 450 ° C. or lower, and preferably in a temperature range of 350 ° C. or higher and 400 ° C. or lower.
  • a film using the ALD method it is possible to form a layered crystal structure in which a hafnium layer, an oxygen layer, a zirconium layer, and an oxygen layer are repeated. Further, as described above, by forming a film using a precursor having reduced impurities, it is possible to prevent impurities from being mixed in during the film formation and hindering the formation of the layered crystal structure. As described above, by forming a layered crystal structure having high crystallinity, high ferroelectricity can be imparted.
  • FIG. 18B is a schematic view of the manufacturing apparatus 900 by the ALD method.
  • the manufacturing apparatus 900 has a reaction chamber 901, a gas introduction port 903, a reaction chamber inlet 904, an exhaust port 905, a wafer stage 907, and a shaft 908.
  • the wafer 950 is arranged on the wafer stage 907.
  • the reaction chamber 901 may be provided with a heater system for heating the inside of the reaction chamber 901, the precursor 501, the precursor 502, the oxidizing gas 503, and the carrier purge gas 504.
  • the wafer stage 907 may be provided with a heater system for heating the wafer 950.
  • the wafer stage 907 may be provided with a rotation mechanism that rotates horizontally about the shaft 908 as a rotation axis.
  • the precursor 501, the precursor 502, the oxidizing gas 503, and the carrier purge gas 504 are introduced into the gas inlet 903 at an appropriate timing and at an appropriate flow rate in front of the gas inlet.
  • Gas supply system is installed.
  • an exhaust system having a vacuum pump is installed at the end of the exhaust port 905.
  • the manufacturing device 900 shown in FIG. 18B is an ALD device called a cross-flow method.
  • the flow of the precursor 501, the precursor 502, the oxidizing gas 503, and the carrier purge gas 504 in the cross-flow method will be described below.
  • the precursor 501, the precursor 502, the oxidizing gas 503, and the carrier purge gas 504 flow from the gas inlet 903 to the reaction chamber 901 via the reaction chamber inlet 904, reach the wafer 950, and are exhausted through the exhaust port 905. .
  • the arrow shown in FIG. 8 schematically indicates the direction in which the gas flows.
  • step S05 for introducing the oxidizing gas 503 into the reaction chamber 901 as shown in FIG. 18A the precursor 501 adsorbed on the wafer 950 is oxidized by the oxidizing gas 503 to form hafnium oxide. Due to the structure of the manufacturing apparatus 900 of the cross-flow method, the oxidizing gas 503 reaches the wafer 950 after being in contact with the heated reaction chamber member for a long time. Therefore, for example , when O3 is used as the oxidizing gas 503, the oxidizing gas 503 is decomposed by the reaction between the high temperature solid surface and the oxidizing gas 503 before reaching the state, and the oxidizing power is reduced.
  • the film formation rate of hafnium oxide depends on the reach of the oxidizing gas from the reaction chamber inlet 904 to the wafer 950.
  • the peripheral portion of the wafer 950 reaches the oxidizing gas 503 first, so that the film thickness of hafnium oxide becomes thicker toward the peripheral portion of the wafer 950 and the central portion. Is thinner than the peripheral part.
  • the heating temperature of the reaction chamber it is necessary to set the heating temperature of the reaction chamber to an appropriate temperature in order to suppress the decomposition of the oxidizing gas 503 and the decrease in the oxidizing power.
  • the oxidation of the precursor 501 has been described as an example, but the same applies to the oxidation of the precursor 502.
  • hafnium oxide having excellent film thickness uniformity in the substrate surface can be formed.
  • the uniformity in the substrate surface is preferably ⁇ 1.5% or less, more preferably ⁇ 1.0% or less.
  • the inside of the substrate surface means the range of a square in which the length of one side of the size of the substrate is 5 inches.
  • RANGE maximum film thickness in the substrate surface-the minimum film thickness in the substrate surface
  • ⁇ PNU Percent Non Uniformity
  • a layer of oxygen having excellent uniformity by the oxidizing gas 503 by forming a layer of oxygen having excellent uniformity by the oxidizing gas 503, a more regular layered crystal structure can be formed, and high ferroelectricity can be imparted.
  • the In—M—Zn oxide film forming method will be described with reference to FIG. 18C.
  • FIG. 18C shows an example of a film forming sequence using the precursors 511 to 513 and the oxidizing gas 514 to form a film.
  • the film formation sequence includes steps S11 to S13.
  • a precursor containing indium can be used.
  • a precursor containing the element M can be used.
  • a precursor containing zinc can be used.
  • a precursor formed of an inorganic substance (sometimes referred to as an inorganic precursor) may be used, or a precursor formed of an organic substance (sometimes referred to as an organic precursor). May be used.
  • a gas applicable to the oxidizing gas 503 described in the previous embodiment can be used.
  • step S11 a step of introducing the precursor 511 and adsorbing the precursor having indium to the surface to be formed, a step of stopping the introduction of the precursor 511 and purging the excess precursor 511 in the chamber, and an oxidizing gas 514 are introduced.
  • the step of oxidizing the precursor 511 to form the In layer, the step of stopping the introduction of the oxidizing gas 514, and the step of purging the excess oxidizing gas 514 in the chamber are performed in this order.
  • step S12 is performed.
  • step S12 a step of introducing the precursor 512 and adsorbing the precursor having the element M on the surface of the In layer, a step of stopping the introduction of the precursor 512 and purging the excess precursor 512 in the chamber, and introducing an oxidizing gas 514. Then, the steps of oxidizing the precursor 512 to form the M layer, stopping the oxidizing gas 514, and purging the excess oxidizing gas in the chamber are performed in this order.
  • step S13 is performed.
  • a step of introducing the precursor 513 to adsorb the zinc-containing precursor to the surface of the M layer, a step of stopping the introduction of the precursor 513, and a step of purging the excess precursor 513 in the chamber, and introducing an oxidizing gas 514 are introduced.
  • the step of oxidizing the precursor 513 to form a Zn layer, the step of stopping the introduction of the oxidizing gas 514, and the step of purging the excess oxidizing gas 514 in the chamber are performed in this order.
  • an In—M—Zn oxide having a desired film thickness can be formed.
  • the element M or Zn may be mixed in the In layer during the film formation or due to the heat treatment after the film formation.
  • In or Zn may be mixed in the M layer.
  • In or M may be mixed in the Zn layer.
  • steps S11 to S13 are performed in one cycle is not limited to one.
  • the number of steps S11 to S13 performed in one cycle may be set so as to obtain an In—M—Zn oxide having a desired composition.
  • the cycle is set to step S11, step S13, step S12, and step S13 as one cycle. It is good to repeat.
  • the In—Zn oxide can be formed by repeating the cycle composed of steps S11 and S12.
  • the step of introducing the precursor 512 in step S12 the (M, Zn) layer may be formed in step S12 by also introducing the precursor 513.
  • the precursor 512 or the precursor 513 may also be introduced to form an In layer containing the element M or Zn in step S11. By appropriately combining these, a desired oxide can be formed.
  • two or more manufacturing devices used for film formation by the ALD method may be incorporated in the multi-chamber type film forming device.
  • the In-M-Zn oxide and the ferroelectric layer can be formed in different manufacturing apparatus, the In-M-Zn oxide and the In-M-Zn oxide can be obtained without switching between the precursor and the oxidizing gas.
  • a ferroelectric layer can be continuously formed.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 19 shows a block diagram showing a configuration example of the semiconductor device 400.
  • the semiconductor device 400 shown in FIG. 19 has a drive circuit 410 and a memory array 420.
  • the memory array 420 has one or more memory strings 100.
  • FIG. 19 shows an example in which the memory array 420 has a plurality of memory strings 100 arranged in a matrix.
  • the drive circuit 410 has a PSW241 (power switch), a PSW242, and a peripheral circuit 415.
  • the peripheral circuit 415 includes a peripheral circuit 411, a control circuit 412 (Control Circuit), and a voltage generation circuit 428.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1 and PON2 are input signals from the outside, and the signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signals BW, CE, and signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 412.
  • the control circuit 412 is a logic circuit having a function of controlling the overall operation of the semiconductor device 400. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 400. Alternatively, the control circuit 412 generates a control signal of the peripheral circuit 411 so that this operation mode is executed.
  • the voltage generation circuit 428 has a function of generating a negative voltage.
  • WAKE has a function of controlling the input of CLK to the voltage generation circuit 428. For example, when an H level signal is given to WAKE, the signal CLK is input to the voltage generation circuit 428, and the voltage generation circuit 428 generates a negative voltage.
  • the peripheral circuit 411 is a circuit for writing and reading data to the memory string 100.
  • the peripheral circuit 411 includes a row decoder 441 (Low Recorder), a column decoder 442 (Column Decoder), a row driver 423 (Low Driver), a column driver 424 (Column Driver), an input circuit 425 (Input Cir.), And an output circuit 426 (Output Circuit 426). It has an Input Cir.) And a sense amplifier 427 (sense amplifier).
  • the row decoder 441 and the column decoder 442 have a function of decoding the signal ADDR.
  • the row decoder 441 is a circuit for designating the row to be accessed
  • the column decoder 442 is a circuit for designating the column to be accessed.
  • the row driver 423 has a function of selecting the wiring CG specified by the row decoder 441.
  • the column driver 424 has a function of writing data to the memory string 100, a function of reading data from the memory string 100, a function of holding the read data, and the like.
  • the input circuit 425 has a function of holding the signal WDA.
  • the data held by the input circuit 425 is output to the column driver 424.
  • the output data of the input circuit 425 is the data (Din) to be written to the memory string 100.
  • the data (Dout) read from the memory string 100 by the column driver 424 is output to the output circuit 426.
  • the output circuit 426 has a function of holding Dout. Further, the output circuit 426 has a function of outputting the Dout to the outside of the semiconductor device 400.
  • the data output from the output circuit 426 is the signal RDA.
  • the PSW241 has a function of controlling the supply of VDD to the peripheral circuit 415.
  • the PSW242 has a function of controlling the supply of VHM to the row driver 423.
  • the high power supply voltage of the semiconductor device 400 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD .
  • the signal PON1 controls the on / off of the PSW241, and the signal PON2 controls the on / off of the PSW242.
  • the number of power supply domains to which VDD is supplied is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 410 and the memory array 420 included in the semiconductor device 400 may be provided on the same plane. Further, as shown in FIG. 20, the drive circuit 410 and the memory array 420 may be provided in an overlapping manner. By providing the drive circuit 410 and the memory array 420 in an overlapping manner, the signal propagation distance can be shortened. Further, in FIG. 20, an enlarged perspective view of a part of the semiconductor device 400 is added.
  • an arithmetic processing unit such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) may be used for the control circuit 412 included in the drive circuit 410.
  • a CPU and / or GPU a semiconductor device 400 having an arithmetic processing function can be realized.
  • a part of the memory array 420 can be made to function as a main memory, a cache memory, or the like. Further, the memory string 100 can function like a flash memory. Therefore, a part of the memory array 420 can be made to function like a flash memory.
  • the semiconductor device 400 according to one aspect of the present invention can function as a universal memory.
  • the functions as a CPU, a cache memory, and a storage can be realized on the same chip.
  • the semiconductor device 400 shown in FIG. 20 has a drive circuit 410 including a CPU, and a memory array 420 includes a 3D OS NAND type storage device according to one aspect of the present invention.
  • the 3D OS NAND type storage device according to one aspect of the present invention has a function as a cache memory and a function as a storage.
  • FIG. 21 shows how the host 450 manages a plurality of semiconductor devices 400.
  • Each semiconductor device 400 has an arithmetic processing function, and can perform parallel writing and reading to a cache memory and storage.
  • the host 450 it is possible to construct an information processing system that realizes non-Neuman computing.
  • FIG. 23 shows a block diagram of the arithmetic processing unit 1100.
  • FIG. 23 shows a CPU configuration example as a configuration example that can be used in the arithmetic processing device 1100.
  • the arithmetic processing unit 1100 shown in FIG. 23 has an ALU 1191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, and a register controller 1197 on a substrate 1190. It has a bus interface 1198), a cache 1199, and a cache interface 1189.
  • ALU 1191 Arithmetic logic unit, arithmetic circuit
  • ALU controller 1192 Arithmetic logic unit, arithmetic circuit
  • an instruction decoder 1193 an instruction decoder 1193
  • an interrupt controller 1194 a timing controller 1195, a register 1196, and a register controller 1197 on a substrate 1190.
  • a bus interface 1198 As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. It may have a rewritable ROM and a ROM interface.
  • the cache 1199 is connected to the main memory provided on another chip via the cache interface 1189.
  • the cache interface 1189 has a function of supplying a part of the data held in the main memory to the cache 1199.
  • the cache 1199 has a function of holding the data.
  • the arithmetic processing unit 1100 shown in FIG. 23 is only an example showing a simplified configuration thereof, and the actual arithmetic processing unit 1100 has a wide variety of configurations depending on its use.
  • a configuration including the arithmetic processing unit 1100 shown in FIG. 23 or an arithmetic circuit may be used as one core, and a plurality of the cores may be included so that the cores operate in parallel, that is, a configuration such as a GPU.
  • the number of bits that the arithmetic processing apparatus 1100 can handle in the internal arithmetic circuit or the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • the instruction input to the arithmetic processing unit 1100 via the bus interface 1198 is input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit based on its priority, mask state, etc. during program execution of the arithmetic processing unit 1100. The register controller 1197 generates the address of the register 1196, and reads or writes the register 1196 according to the state of the arithmetic processing unit 1100.
  • the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197.
  • the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the above-mentioned various circuits.
  • a storage device is provided in the register 1196 and the cache 1199.
  • the storage device for example, the storage device shown in the previous embodiment can be used.
  • the register controller 1197 selects the holding operation in the register 1196 according to the instruction from the ALU 1191. That is, in the memory cell of the register 1196, it is selected whether to hold the data by the flip-flop or the data by the capacitive element. When data retention by flip-flop is selected, the power supply voltage is supplied to the memory cells in the register 1196. When the retention of data in the capacitive element is selected, the data is rewritten to the capacitive element, and the supply of the power supply voltage to the memory cell in the register 1196 can be stopped.
  • the arithmetic processing unit 1100 is not limited to the CPU, and may be a GPU, a DSP (Digital Signal Processor), an FPGA (Field-Programmable Gate Array), or the like.
  • the semiconductor device 400 and the arithmetic processing unit 1100 shown in the above embodiment can be provided on top of each other.
  • 22 (A) and 22 (B) show perspective views of the semiconductor device 1150A.
  • the semiconductor device 1150A has a semiconductor device 400 that functions as a storage device on the arithmetic processing unit 1100.
  • the arithmetic processing unit 1100 and the semiconductor device 400 have regions that overlap each other.
  • the arithmetic processing unit 1100 and the semiconductor device 400 are shown separately in FIG. 23 (B).
  • connection distance between the two can be shortened. Therefore, the communication speed between the two can be increased. Moreover, since the connection distance is short, power consumption can be reduced.
  • a plurality of semiconductor devices 400 may be provided on top of the arithmetic processing unit 1100.
  • 24A and 24B show perspective views of the semiconductor device 1150B.
  • the semiconductor device 1150B has a semiconductor device 400a and a semiconductor device 400b on the arithmetic processing unit 1100.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b are shown separately in FIG. 24B.
  • the semiconductor device 400a and the semiconductor device 400b function as a storage device.
  • a NOR type storage device may be used for one of the semiconductor device 400a or the semiconductor device 400b, and a NAND type storage device may be used for the other.
  • Both the semiconductor device 400a and the semiconductor device 400b may be NAND type storage devices.
  • the NOR type storage device includes DRAM, SRAM, and the like. Since the NOR type storage device can operate at a higher speed than the NAND type storage device, for example, a part of the semiconductor device 400a can be used as the main memory and / or the cache 1199.
  • the stacking order of the semiconductor device 400a and the semiconductor device 400b may be reversed.
  • the semiconductor device 1150C has a configuration in which the arithmetic processing unit 1100 is sandwiched between the semiconductor device 400a and the semiconductor device 400b.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b are shown separately in FIG. 25B.
  • both the communication speed between the semiconductor device 400a and the arithmetic processing device 1100 and the communication speed between the semiconductor device 400b and the arithmetic processing device 1100 can be increased. Further, the power consumption can be reduced as compared with the semiconductor device 1150B.
  • the semiconductor wafer 4800 shown in FIG. 26A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the opposite surface on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by the alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 26B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 26A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 26C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 26C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 26D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 can be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, or storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, or storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 26D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the storage device is, for example, a storage device for various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare and the like.
  • the computer includes a tablet-type computer, a notebook-type computer, a desktop-type computer, and a large-scale computer such as a server system.
  • 27A to 27J and 28A to 28E show how each electronic device includes an electronic component 4700 or an electronic component 4730 having the storage device.
  • the information terminal 5500 shown in FIG. 27A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 27B illustrates an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • FIG. 27C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples of electronic devices, respectively, as shown in FIGS. 27A and 27C, but information terminals other than smartphones, wearable terminals, and desktop information terminals are applied. Can be done. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 27D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the storage device can be applied to the electric freezer / refrigerator 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric freezer / refrigerator 5800 can hold a temporary file generated when transmitting the information in the storage device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 27E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 27F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel as an input interface other than buttons, a stick, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 27F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, and the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the above-mentioned game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the storage device described in the above embodiment By applying the storage device described in the above embodiment to the portable game machine 5200 or the stationary game machine 7500, it is possible to realize the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 27E shows a portable game machine.
  • FIG. 27F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the storage device described in the above embodiment can be applied to a moving vehicle and the vicinity of the driver's seat of the vehicle.
  • FIG. 27G shows an automobile 5700, which is an example of a moving body.
  • an instrument panel that provides various information by displaying the speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device showing such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information, for example, in an automatic driving system of an automobile 5700, or a system for performing road guidance, danger prediction, etc., the computer. , Can be used to retain necessary temporary information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 27H illustrates a digital camera 6240, which is an example of an image pickup device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 27I illustrates a video camera 6300, which is an example of an image pickup device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 can retain a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 27J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from the specified range. Also, if pacing does not improve heart rate (such as rapid ventricular tachycardia or ventricular fibrillation), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the storage device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 28A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 28A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 28B is a schematic diagram of the appearance of the SD card
  • FIG. 28C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 28D is a schematic diagram of the appearance of the SSD
  • FIG. 28E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152 and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 29A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 29B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 29C is an example of a processing board equipped with a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 29C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power to the PC card 5621, inputting a signal, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the semiconductor device of one aspect of the present invention By using the semiconductor device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size, speed, or power consumption of the electronic devices. Further, since the semiconductor device of one aspect of the present invention has low power consumption, it is possible to reduce heat generation from the circuit. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuit, and the module. Further, by using the semiconductor device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.
  • FIG. 30 is a diagram illustrating a configuration example of the computer system 700.
  • the computer system 700 includes software (Software) and hardware (Hardware).
  • the hardware included in the computer system may be referred to as an information processing device.
  • the software that constitutes the computer system 700 includes an operating system including a device driver, middleware, various development environments, an application program related to AI (AI Application), an application program unrelated to AI, and the like.
  • the device driver includes an auxiliary storage device, a display device, and an application program for controlling an externally connected device such as a printer.
  • the hardware constituting the computer system 700 includes a first arithmetic processing unit, a second arithmetic processing unit, a first storage apparatus, and the like. Further, the second arithmetic processing unit has a second storage device.
  • a central processing unit such as a Noff OS CPU may be used.
  • the Noff OS CPU has a storage means using an OS transistor (for example, a non-volatile memory), and when operation is not required, the necessary information is held in the storage means and power is supplied to the central arithmetic processing unit. Has a function to stop.
  • the Noff OS CPU as the first arithmetic processing unit, the power consumption of the computer system 700 can be reduced.
  • the second arithmetic processing unit for example, GPU or FPGA can be used. It is preferable to use AI OS Accelerator as the second arithmetic processing unit.
  • the AI OS Accelerator is configured by using an OS transistor and has a calculation means such as a product-sum calculation circuit. AI OS Accelerator consumes less power than general GPUs. By using the AI OS Accelerator as the second arithmetic processing unit, the power consumption of the computer system 700 can be reduced.
  • the storage device it is preferable to use the storage device according to one aspect of the present invention as the first storage device and the second storage device.
  • a 3D OS NAND type storage device it is preferable to use a 3D OS NAND type storage device.
  • the 3D OS NAND storage device can function as a cache, main memory, and storage. Further, by using a 3D OS NAND type storage device, it becomes easy to realize a non-Von Neumann type computer system.
  • the 3D OS NAND type storage device consumes less power than the 3D NAND type storage device using a Si transistor.
  • the power consumption of the computer system 700 can be reduced.
  • the 3D OS NAND type storage device can function as a universal memory, the number of parts for constituting the computer system 700 can be reduced.
  • the semiconductor device constituting the hardware By configuring the semiconductor device constituting the hardware with the semiconductor device including the OS transistor, it becomes easy to monolithize the hardware including the central processing unit, the arithmetic processing unit, and the storage device. By making the hardware monolithic, it will be easier not only to make it smaller, lighter, and thinner, but also to further reduce power consumption.
  • a normally-off CPU (also referred to as “Noff-CPU”) can be realized by using the OS memory shown in the present specification and the like.
  • the Nonf-CPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the Noff-CPU can stop the power supply to the unnecessary circuit in the Noff-CPU and put the circuit in the standby state. No power is consumed in the circuit where the power supply is stopped and the circuit is in the standby state. Therefore, the Nonf-CPU can minimize the amount of power used. Further, the Nonf-CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, high-speed recovery from the standby state is possible. In this way, the Nonf-CPU can reduce the power consumption without significantly reducing the operating speed.
  • the Noff-CPU can be suitably used for a small-scale system such as an IoT terminal device (also referred to as an "endpoint microcomputer") 803 in the field of IoT (Internet of Things).
  • IoT terminal device also referred to as an "endpoint microcomputer” 803 in the field of IoT (Internet of Things).
  • FIG. 31 shows the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 31 shows power consumption 804 and processing performance 805 as required specifications.
  • the hierarchical structure of the IoT network is roughly divided into a cloud field 801 which is an upper layer and an embedded field 802 which is a lower layer.
  • the cloud field 801 includes, for example, a server.
  • the embedded field 802 includes, for example, machines, industrial robots, in-vehicle devices, home appliances, and the like.
  • the semiconductor device according to one aspect of the present invention can be suitably used for a communication device of an IoT terminal device that requires low power consumption.
  • endpoint indicates the terminal region of the embedded field 802.
  • devices used for endpoints include microcomputers used in factories, home appliances, infrastructure, agriculture, and the like.
  • FIG. 32 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • the semiconductor device according to one aspect of the present invention is used as the communication device, and the communication standard is in accordance with a communication standard such as a 4th generation mobile communication system (4G) or a 5th generation mobile communication system (5G). All you have to do is perform wireless communication.
  • the factory 884 may be connected to the factory 885 and the factory 886 via the Internet line.
  • the Factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and exchanging information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT terminal device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, Industrial Ethernet (“Ethernet” is a registered trademark) which is a kind of wired communication method, local 5G which is a kind of wireless communication method, or the like may be used.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operating status and the like. In addition, it is possible to check for incorrect / missing items, specify the location, and measure the tact time.

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Abstract

記憶容量の大きい記憶装置を提供する。信頼性の高い記憶装置を提供する。 半導体装置は、第１の方向に延在する第１の導電層と、第１の方向と交差する第２の方向に延在する構造体と、第１の絶縁層及び第２の絶縁層と、を有する。構造体は、機能層と、半導体層と、第３の絶縁層と、第２の導電層と、を有する。第１の導電層と、構造体との交差部において、第２の導電層を中心に、第３の絶縁層、半導体層、及び機能層が、この順で同心円状に配置される。また、第１の絶縁層と、第２の絶縁層は、第２の方向に積層される。機能層と、第１の導電層とは、第１の絶縁層と第２の絶縁層との間に配置される。第２の導電層、第３の絶縁層、及び半導体層は、第１の絶縁層に設けられた第１の開口の内側に位置する部分と、第２の絶縁層に設けられた第２の開口の内側に位置する部分と、を有する。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニット（ＧＰＵ）、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、および低消費電力など様々な面で改良が進んでいる。
　特に、上述した電子機器などにおいて扱われているデータ量は増加しており、記憶容量の大きい記憶装置が求められている。記憶容量を大きくする手段として、例えば、特許文献１および特許文献２では、チャネル形成領域として金属酸化物を用いた三次元構造のＮＡＮＤメモリ素子が開示されている。
国際公開第２０１９／３０６０号パンフレット 特開２０１８−２０７０３８
　本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を少なくとも軽減することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は第１の方向に延在する第１の導電層と、第１の方向と交差する第２の方向に延在する構造体と、第１の絶縁層及び第２の絶縁層と、を有する半導体装置である。構造体は、機能層と、半導体層と、第３の絶縁層と、第２の導電層と、を有する。第１の導電層と、構造体との交差部において、第２の導電層を中心に、第３の絶縁層、半導体層、及び機能層が、この順で同心円状に配置される。また、第１の絶縁層と、第２の絶縁層は、第２の方向に積層される。機能層と、第１の導電層とは、第１の絶縁層と第２の絶縁層との間に配置される。第２の導電層、第３の絶縁層、及び半導体層は、第１の絶縁層に設けられた第１の開口の内側に位置する部分と、第２の絶縁層に設けられた第２の開口の内側に位置する部分と、を有する。
　本発明の他の一態様は、第１の方向に延在する第１の導電層と、第１の方向と交差する第２の方向に延在する構造体と、第１の絶縁層及び第２の絶縁層と、を有する半導体装置である。構造体は、機能層と、第３の導電層と、第４の絶縁層と、を有する。第１の導電層と、構造体との交差部において、第４の絶縁層を中心に、第３の導電層、及び機能層が、この順で同心円状に配置される。第１の絶縁層と、第２の絶縁層は、第２の方向に積層される。機能層と、第１の導電層とは、第１の絶縁層と第２の絶縁層との間に配置される。第３の導電層と、第４の絶縁層とは、第１の絶縁層に設けられた第１の開口の内側に位置する部分と、第２の絶縁層に設けられた第２の開口の内側に位置する部分と、を有する。
　本発明の他の一態様は、第１の方向に延在する第１の導電層及び第４の導電層と、第１の方向と交差する第２の方向に延在する構造体と、第１の絶縁層、第２の絶縁層、及び第５の絶縁層を有する半導体装置である。構造体は、第１の部分と、第２の部分と、を有する。第１の部分は、機能層と、半導体層と、第３の絶縁層と、第２の導電層と、を有する。第２の部分は、第６の絶縁層と、半導体層と、第３の絶縁層と、第２の導電層と、を有する。第１の導電層及び第４の導電層と、構造体との交差部において、第１の部分は、第２の導電層を中心に、第３の絶縁層、半導体層、及び機能層が、この順で同心円状に配置される。さらに当該交差部において、第２の部分は、第２の導電層を中心に、第３の絶縁層、半導体層、及び第６の絶縁層が、この順で同心円状に配置される。機能層及び第１の導電層は、第１の絶縁層と第２の絶縁層との間に配置される。第４の導電層は、第２の絶縁層と第５の絶縁層との間に配置される。第２の導電層、第３の絶縁層、及び半導体層は、第１の絶縁層に設けられた第１の開口の内側に位置する部分と、第２の絶縁層に設けられた第２の開口の内側に位置する部分と、第５の絶縁層に設けられた第３の開口の内側に位置する部分と、を有する。
　また、上記いずれかにおいて、第７の絶縁層を有することが好ましい。このとき、第７の絶縁層は、第１の絶縁層と第２の絶縁層との間に配置されることが好ましい。さらに第７の絶縁層は、機能層の上面、下面及び一方の側面と接して設けられることが好ましい。
　また、上記いずれかにおいて、第８の絶縁層を有することが好ましい。このとき、第８の絶縁層は、半導体層と機能層との間に配置されることが好ましい。また、第８の絶縁層は、シリコンと、窒素と、を含むことが好ましい。また、第８の絶縁層は、第２の導電層または第４の絶縁層を中心に同心円状に配置されることが好ましい。
　また、上記いずれかにおいて、第１の方向は、第２の方向と直交する方向であることが好ましい。
　また、上記いずれかにおいて、交差部は、メモリセルとして機能することが好ましい。
　また、上記いずれかにおいて、半導体層は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。
　また、上記いずれかにおいて、機能層は、強誘電性または反強誘電性を示すことが好ましい。
　また、上記いずれかにおいて、機能層は、酸化ハフニウム、酸化ジルコニウムのいずれか一方、または双方を含むことが好ましい。
　本発明の一態様によれば、新規な記憶装置を提供できる。本発明の一態様によれば、信頼性の高い記憶装置を提供できる。本発明の一態様によれば、記憶容量の大きい記憶装置を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を少なくとも軽減することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａは、メモリストリングの断面図である。図１Ｂは、メモリストリングの回路図である。
図２Ａ及び図２Ｂは、メモリストリングの断面図である。
図３は、ヒステリシス特性の一例を示すグラフである。
図４Ａ及び図４Ｂは、メモリストリングの断面図である。
図５Ａ乃至図５Ｃは、メモリストリングの断面図である。
図６Ａは、メモリストリングの断面図である。図６Ｂは、メモリストリングの回路図である。
図７Ａ乃至図７Ｃは、メモリストリングの断面図である。
図８Ａ及び図８Ｂは、メモリストリングの作製方法を説明する断面図である。
図９Ａ及び図９Ｂは、メモリストリングの作製方法を説明する断面図である。
図１０Ａ及び図１０Ｂは、メモリストリングの作製方法を説明する断面図である。
図１１Ａ及び図１１Ｂは、メモリストリングの作製方法を説明する断面図である。
図１２Ａ及び図１２Ｂは、メモリストリングの作製方法を説明する断面図である。
図１３は、メモリストリングの作製方法を説明する断面図である。
図１４Ａは、メモリストリングの断面図である。図１４Ｂは、メモリストリングの回路図である。
図１５Ａは、メモリストリングの断面図である。図１５Ｂは、メモリストリングの回路図である。
図１６Ａは、メモリストリングの断面図である。図１６Ｂは、メモリストリングの回路図である。
図１７Ａは結晶構造の分類を説明する図である。図１７ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１７ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１８Ａ及び図１８Ｃは、金属酸化物膜の成膜シーケンスを示す図である。図１８Ｂは、金属酸化物膜の製造装置の断面図である。
図１９は、半導体装置の構成例を説明するブロック図である。
図２０は、半導体装置の構成例を説明する図である。
図２１は、複数の記憶装置を用いて情報処理システムを構築した例を説明する図である。
図２２Ａ及び図２２Ｂは、半導体装置の斜視図である。
図２３は、ＣＰＵを説明するブロック図である。
図２４Ａおよび図２４Ｂは、半導体装置の斜視図である。
図２５Ａおよび図２５Ｂは、半導体装置の斜視図である。
図２６Ａは半導体ウェハの一例を示す斜視図であり、図２６Ｂはチップの一例を示す斜視図であり、図２６Ｃ、および図２６Ｄは電子部品の一例を示す斜視図である。
図２７Ａ乃至図２７Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図２８Ａ乃至図２８Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図２９Ａ乃至図２９Ｃは、電子機器の一例を説明する図である。
図３０は、コンピュータシステムの構成例を説明する図である。
図３１は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。
図３２は、ファクトリーオートメーションのイメージ図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
　トランジスタは半導体素子の一種であり、電流または電圧の増幅、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）または薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）などを含む。
　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極及び配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
　なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」、「絶縁層」という用語は、「導電膜」、「絶縁膜」という用語に相互に交換することが可能な場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の記憶装置について説明する。本発明の一態様の記憶装置は、被形成面に対して法線方向に伸びるメモリストリングを備える。メモリストリングは、複数の記憶素子（メモリセル、またはメモリ素子ともいう）が、当該法線方向に連なった構成を有する。言い換えると、本発明の記憶装置は、複数の記憶素子が法線方向に積層された構成を有する、ともいうことができる。そのため、単位面積当たりのデータ量を大きくでき、大容量化を実現することができる。
　本発明の一態様に係るメモリストリング１００について図面を用いて説明する。メモリストリング１００は、３Ｄ−ＮＡＮＤ型の記憶装置として機能する半導体装置である。なお、図面において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。本実施の形態では、導電層１０１の上面と垂直な方向をＺ方向とする。
［メモリストリングの構成例１］
　図１Ａは、Ｙ方向から見たメモリストリング１００の断面図である。なお、図１Ａには、Ｚ方向に延在するメモリストリング１００の中心軸１３１を記している。また、図１Ｂは、メモリストリング１００の等価回路図である。メモリストリング１００は、複数のトランジスタＴｒが直列に接続された構成を有する。また、図２Ａは、図１Ａに一点鎖線で示した部位Ａ１−Ａ２をＺ方向から見た断面図である。図２Ｂは、図１Ａに一点鎖線で示した部位Ｂ１−Ｂ２をＺ方向から見た断面図である。
　メモリストリング１００は、基板（図示せず）の上方に配置された、導電層１０１と、ｍ層（ｍは２以上の整数）の絶縁層１０２と、ｎ層（ｎは２以上の整数）の導電層１０３と、を有する。絶縁層１０２と導電層１０３は、基板の上方に交互に積層される。図１Ａなどでは１層目の絶縁層１０２を絶縁層１０２＿１と示し、ｍ層目の絶縁層１０２を絶縁層１０２＿ｍと示す。同様に、１層目の導電層１０３を導電層１０３＿１と示し、ｎ層目の導電層１０３を導電層１０３＿ｎと示す。なお、本実施の形態などでは、任意の絶縁層１０２を示す場合は、単に「絶縁層１０２」と示す。同様に、任意の導電層１０３を示す場合は、単に「導電層１０３」と示す。
　絶縁層１０２と導電層１０３は、Ｙ方向に延在する。メモリストリング１００は、絶縁層１０２と導電層１０３が交互に積層された構造を有する。例えば、図１Ａでは、導電層１０１の上に絶縁層１０２＿１が設けられ、絶縁層１０２＿１の上に導電層１０３＿１が設けられ、導電層１０３＿１の上に絶縁層１０２＿２が設けられ、絶縁層１０２＿２の上に導電層１０３＿２が設けられ、導電層１０３＿２の上に絶縁層１０２＿３が設けられ、絶縁層１０２＿３の上に導電層１０３＿３が設けられ、導電層１０３＿３の上に絶縁層１０２＿４が設けられている。また、導電層１０３＿ｎの上に絶縁層１０２＿ｍが設けられている。
　また、メモリストリング１００は、導電層１０４、絶縁層１０５、構造体１１０、および絶縁層１２１を有する。構造体１１０は、Ｚ方向に沿って延在する。また、構造体１１０は、絶縁層１０２＿１乃至絶縁層１０２＿ｍ、および導電層１０３＿１乃至導電層１０３＿ｎを貫くように、導電層１０１と導電層１０４の間に設けられている。すなわち、構造体１１０は、絶縁層１０２＿１乃至絶縁層１０２＿ｍのそれぞれに設けられた開口の内側に位置する部分を有する。
　構造体１１０は、導電層１０６、絶縁層１１１、半導体層１１２、機能層１１４、および絶縁層１１５を含む柱状の構造を有する。具体的には、導電層１０６が中心軸１３１に沿って延在し、絶縁層１１１が導電層１０６の側面に隣接して設けられている。また、半導体層１１２が絶縁層１１１の側面に隣接して設けられている。また、機能層１１４が半導体層１１２に隣接して設けられている。また、絶縁層１１５が機能層１１４に隣接して設けられている。図２Ａおよび図２Ｂに示すように、絶縁層１１１、半導体層１１２、機能層１１４、及び絶縁層１１５は、導電層１０６の外側にそれぞれが同心円状に設けられている。
　絶縁層１１５は、機能層１１４の上面、下面、及び導電層１０３側の側面に沿って設けられている。ここで機能層１１４の上面及び下面は、Ｚ方向に垂直な一対の面を指す。また、機能層１１４の側面は、Ｚ方向に平行な面のうちの一つまたは複数を指す。
　図２Ａ及び図２Ｂでは構造体１１０の断面形状が円形である場合を示しているが、構造体１１０の断面形状は円形に限定されない。構造体１１０の断面形状は、楕円形でもよいし、三角形でもよいし、矩形でもよいし、五角形以上の多角形でもよい。また、構造体１１０の断面形状の輪郭は曲線でもよいし、直線と曲線の組み合わせでもよい。
　絶縁層１２１は、絶縁層１０２＿１乃至絶縁層１０２＿ｍと、導電層１０３＿１乃至導電層１０３＿ｎの側面を覆って設けられている。導電層１０４は、絶縁層１０２＿ｍ上に設けられている。導電層１０１および導電層１０４は、半導体層１１２と電気的に接続する。また、導電層１０１は導電層１０６と電気的に接続する。よって、導電層１０６と半導体層１１２は電気的に接続する。また、絶縁層１０５は、絶縁層１０２＿ｍ、絶縁層１２１、および導電層１０４上に設けられている。
　Ｚ方向に垂直な方向において、構造体１１０と導電層１０３が重なる領域（交差部）が、トランジスタＴｒとして機能する。よって、Ｚ方向に垂直な方向において、構造体１１０と導電層１０３が重なる領域（交差部）が、メモリセル（「記憶素子」ともいう。）として機能する。
　導電層１０３はトランジスタＴｒのゲートとして機能する。図１Ａに示すメモリストリング１００は、構造体１１０と導電層１０３が重なる領域（交差部）をｎ箇所有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のトランジスタＴｒを有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のメモリセルを有する。また、導電層１０６はトランジスタＴｒのバックゲートとして機能できる。なお、導電層１０６は不要であれば設けなくてもよい。その場合には、絶縁層１１１の内側に中心軸１３１が位置するように形成すればよい。
　図２Ａは、Ｚ方向から見たときの、メモリストリング１００におけるトランジスタＴｒの断面図に相当する。
　図１Ａでは１番目のトランジスタＴｒをトランジスタＴｒ＿１と示し、ｎ番目のトランジスタＴｒをトランジスタＴｒ＿ｎと示している。なお、本実施の形態などでは、任意のトランジスタＴｒを示す場合は、単に「トランジスタＴｒ」と示す。
　一般に、電荷蓄積層に電荷を保持することでデータの記憶を行なうメモリセルは、ブロック層、電荷蓄積層、トンネル層、半導体層の積層構成を有する。このようなメモリセルは、コントロールゲートから半導体層までの積層構成に応じて、様々な呼称で呼ばれる場合がある。例えば、コントロールゲート、ブロック層、電荷蓄積層、トンネル層、半導体層が、金属、酸化物、窒化物、酸化物、半導体で構成された場合は、ＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
　本発明の一態様に係るトランジスタＴｒは、メモリセルとして機能する。メモリストリング１００は、ｎ個のメモリセルを有するＮＡＮＤ型の記憶装置として機能する。
　図１Ａ等に示すメモリセルは、上記トンネル層を有さない場合の例である。導電層１０３はメモリセル制御ゲートとして機能する。また、機能層１１４は電荷蓄積層として機能し、絶縁層１１５はブロック層として機能する。すなわち、メモリセルは、制御ゲート側にブロック層が設けられた構成を有している。
　図１Ｂに示すように、トランジスタＴｒのゲートは配線ＣＧと電気的に接続される。図１Ｂでは、トランジスタＴｒ＿１のゲートと電気的に接続される配線ＣＧを、配線ＣＧ＿１と示している。なお、導電層１０３の一部または全部が配線ＣＧとして機能してもよい。なお、配線ＣＧは「コントロールゲート」または「コントロールゲート配線」ともいう。
　また、トランジスタＴｒ＿２乃至トランジスタＴｒ＿ｎ−１のうち、隣り合うトランジスタＴｒにおいて、一方のトランジスタＴｒのソースと、他方のトランジスタＴｒのドレインが電気的に接続する。
　また、トランジスタＴｒ＿１のソースまたはドレインの一方は配線ＳＬと電気的に接続し、他方はトランジスタＴｒ＿２のソースまたはドレインの一方と電気的に接続する。トランジスタＴｒ＿ｎのソースまたはドレインの一方は配線ＢＬと電気的に接続し、他方はトランジスタＴｒ＿ｎ−１のソースまたはドレインの一方と電気的に接続する。導電層１０１は配線ＳＬと電気的に接続され、導電層１０４は配線ＢＬと電気的に接続される。なお、導電層１０１が配線ＳＬとして機能してもよいし、導電層１０４が配線ＢＬとして機能してもよい。
　また、トランジスタＴｒ（トランジスタＴｒ＿１乃至トランジスタＴｒ＿ｎ）のバックゲートは、配線ＢＧＬを介して配線ＳＬと電気的に接続する。なお、導電層１０６は、配線ＢＧＬとして機能できる。
　機能層１１４は、強誘電性、反強誘電性、またはフェリ誘電性を示すことが好ましい。特に、機能層１１４は、自発分極を示す強誘電性またはフェリ誘電性を示すことが好ましい。
　誘電体に電界が加わると、誘電体内部に正の電荷を帯びた部分と負の電荷を帯びた部分が生じる。このような現象を「分極」という。電界が無くなると分極が消失する誘電体を「常誘電体」といい、電界が無くなっても分極が残る誘電体を「強誘電体」という。また、電界が無くなっても分極が残る性質を「強誘電性」という。また、電界がなくなっても残る分極のことを、自発分極と呼ぶ。
　なお、本明細書等においては、自発分極が生じる誘電体を、広義に強誘電体と呼ぶこととする。したがって、本明細書等においては、特に断りのない限り、フェリ誘電性を示す誘電体（フェリ誘電体）も、広義に強誘電体に含まれるものとする。
　機能層１１４として強誘電性を示しうる材料を用いる。強誘電性を示しうる材料としては、酸化ハフニウム、酸化ジルコニウム、または酸化ハフニウムに元素Ｊ１（元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料などがある。
　また、機能層１１４として、ＰｂＴｉＯＸ（Ｘは０より大きい実数）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。
　また、機能層１１４として、ポリフッ化ビニリデン（「ＰＶＤＦ」ともいう。）、またはフッ化ビニリデン（「ＶＤＦ」ともいう。）とトリフロロエチレン（「ＴｒＦＥ」ともいう。）の共重合体などの、有機強誘電体を用いてもよい。
　また、強誘電性を示しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、機能層１１４を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。
　中でも強誘電性を示しうる材料として、酸化ハフニウム（「ＨｆＯＸ」、または「ＨＯ」ともいう。）、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料（「ＨｆＺｒＯＸ」、または「ＨＺＯ」ともいう。）は、数ｎｍといった薄膜に加工しても強誘電性を示すことができるため、好ましい。ＨＯまたはＨＺＯを用いることで、機能層１１４の膜厚を、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。
　また、強誘電性を示しうる材料としてＨｆＺｒＯＸを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を示しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を示しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を示しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を示しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を示しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
　なお、強誘電性を示しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
　強誘電性を示しうる材料の不純物濃度は低い方が好ましい。特に、水素（Ｈ）および炭素（Ｃ）の濃度が低いほど好ましい。具体的には、強誘電性を示しうる材料の水素濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下がより好ましい。また、強誘電性を示しうる材料の炭素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましい。一方で、強誘電性を示しうる材料に、分極状態を制御するためのドーパント（代表的にはシリコン、炭素など）を添加してもよい。この場合、ドーパントとして炭素を添加する手段の一つとして、プリカーサに炭化水素を含む材料を用いた形成方法を用いてもよい。
　また、強誘電性を示しうる材料としてＨｆＺｒＯＸを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
　また、強誘電性を示しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を示しうる材料の結晶構造としては、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を示しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を示しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
　なお、強誘電性を示しうる材料の結晶構造は、中心対称性を持たず、且つ極性を示しうる結晶構造であればよい。そのため、直方晶系に限られず、立方晶系以外の晶系をとりうる。
　本実施の形態などでは、強誘電性を示しうる材料で形成した層を「強誘電体層」ともいう。強誘電体層はヒステリシス特性を有する。図３は、ヒステリシス特性の一例を示すグラフである。ヒステリシス特性は、強誘電体層を誘電体として用いた容量素子で測定できる。図３において、横軸は強誘電体層に印加する電圧（電界）を示す。当該電圧は、強誘電体層を誘電体として用いた容量素子の、一方の電極と他方の電極の電位差である。なお、該電位差を強誘電体層の厚さで除算すると電界強度が求められる。
　図３において、縦軸は強誘電体層の分極を示す。分極が正の場合は、強誘電体層中の正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っていることを示す。一方、分極が負の場合は、強誘電体層中の負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っていることを示す。
　また、図３のグラフの縦軸に示す分極を、負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っている場合に正とし、正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っている場合に負としてもよい。
　図３に示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の２つの交点におけるそれぞれの電圧を、飽和分極電圧ＶＳＰ、飽和分極電圧−ＶＳＰと呼ぶ。
　強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極は、曲線５２に従って減少する。なお、ＶＳＰを「正の飽和分極電圧」または「第１の飽和分極電圧」と呼び、−ＶＳＰを「負の飽和分極電圧」または「第２の飽和分極電圧」と呼ぶ場合がある。第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値は同じでもよいし異なっていてもよい。
　ここで、強誘電体層の分極が曲線５１に従って変化する際の、分極が０になる電圧を抗電圧Ｖｃと呼ぶ。また、強誘電体層の分極が曲線５２に従って変化する際の、分極が０になる電圧を抗電圧−Ｖｃと呼ぶ。Ｖｃの値および−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値である。なお、Ｖｃを「正の抗電圧」または「第１の抗電圧」と呼び、−Ｖｃを「負の抗電圧」または「第２の抗電圧」と呼ぶ場合がある。第１の抗電圧の絶対値と、第２の抗電圧の絶対値とは同じでもよいし異なっていてもよい。
　また、強誘電体層に抗電圧を超える電圧が印加されると、強誘電体層の分極が反転しやすくなる。強誘電体トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＦＥＴ）において、ゲート絶縁層として機能する強誘電体層の分極を反転させたくない場合は、ゲートとソース間に印加する電圧（「ゲート電圧」または「Ｖｇ」ともいう。）を−Ｖｃ以上Ｖｃ以下にすればよい。抗電圧の絶対値は大きい方が好ましい。
　よって、分極反転を利用してノーマリーオン型としたトランジスタのしきい値電圧ＶｔｈＤと、ノーマリーオフ型としたトランジスタのしきい値電圧ＶｔｈＥとの差は、−Ｖｃ以上Ｖｃ以下となる。
　また、強誘電体層に電圧が印加されていない時（電圧が０Ｖの時）の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差の絶対値を「残留分極２Ｐｒ」と呼ぶ。残留分極２Ｐｒが大きいほど、分極の反転によるしきい値電圧の変動幅が大きくなる。よって、残留分極２Ｐｒは大きいほど好ましい。
　メモリストリング１００を構成するトランジスタＴｒは強誘電体トランジスタとして機能する。強誘電体トランジスタは、ゲート絶縁層として機能する絶縁層に強誘電体を用いたトランジスタである。強誘電体トランジスタは、ゲートに一定以上の電圧を印加することによって、しきい値電圧を変化させることができる。
　メモリストリング１００を構成するトランジスタＴｒに強誘電体トランジスタを用いることで、ＮＡＮＤ型の強誘電体メモリを実現できる。また、メモリストリング１００では、導電層１０６を省略してもよい。
　トランジスタＴｒが有する半導体層１１２は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンまたは、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
　また、半導体層１１２は、触媒元素を用いて結晶性を高めた半導体であってもよい。触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）などの金属元素から選ばれた元素を用いればよい。
　例えば、半導体層１１２として非晶質シリコンを形成し、触媒元素としてニッケルを添加し、熱処理を行うことで、結晶性を高めてもよい。触媒元素はシリコンと結合してシリサイドを形成する。また、触媒元素は非晶質状態などの欠陥が多い部位と結合しやすい。このため、シリサイドに含まれる触媒元素は、非晶質状態のシリコンと反応して新たなシリサイドを形成する。このようにして、シリサイドが移動しながら結晶化が進行する。また、触媒元素を１５族元素または１３族元素などの不純物元素を含む半導体に到達させることにより、触媒元素の再拡散を抑制できる。
　また、半導体層１１２として、触媒元素としてニッケルを添加した場合、半導体層１１２内にニッケル元素の濃度勾配が生じる場合がある。例えば、トランジスタのチャネルとして機能する領域においては、他の領域（例えば、ソース領域、及びドレイン領域）よりもニッケル濃度が低いことがある。別言すると、ソース領域、及びドレイン領域は、チャネルとして機能する領域よりもニッケル濃度が高いことがある。
　半導体層１１２は、トランジスタＴｒのチャネルが形成される半導体層として機能する。トランジスタＴｒに用いる半導体層は、積層であってもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体材料を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
　トランジスタＴｒは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリストリング１００の消費電力を低減できる。よって、メモリストリング１００を含む半導体装置の消費電力を低減できる。
　また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含むメモリストリング１００も「ＯＳメモリ」と呼ぶことができる。
　また、ＯＳトランジスタは、チャネルが形成される半導体層に多結晶シリコンを用いたトランジスタよりも、オン抵抗を小さくすることができる。すなわち、ボディ部の導電性を高めることができる。トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００の動作速度を高めることができる。なお、ここでいうボディ部とは、メモリストリングを構成するトランジスタのチャネル、または、ソース／ドレインとして機能する半導体層（例えば半導体層１１２）を指す。
　また、多結晶シリコンを用いたトランジスタは、結晶粒界に起因するしきい値電圧のばらつきがみられるが、ＯＳトランジスタは結晶粒界の影響が少なく、しきい値電圧のばらつきは小さい。そのため、トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００はしきい値電圧ばらつきに起因する誤動作を抑えることができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリを含むメモリストリング１００は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。メモリストリング１００を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好なメモリストリング１００が実現できる。よって、メモリストリング１００を含む半導体装置の信頼性を高めることができる。
　ＯＳメモリを含むＮＡＮＤ型の記憶装置を「ＯＳ　ＮＡＮＤ型」または「ＯＳ　ＮＡＮＤ型の記憶装置」ともいうことができる。また、ＯＳメモリを含む３Ｄ−ＮＡＮＤ型の記憶装置を「３Ｄ　ＯＳ　ＮＡＮＤ型」または「３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置」ともいうことができる。よって、本発明の一態様に係るメモリストリング１００は、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と言える。
　また、メモリストリング１００を用いた半導体装置の記憶容量を増やしたい場合は、複数のメモリストリング１００を格子状（図４Ａ参照）、または千鳥格子状（図４Ｂ参照）に設ければよい。図４Ａ及び図４Ｂは、図２Ａに相当する断面図である。
［変形例１］
　以下では、上記とは構成の一部が異なるメモリストリングの構成例について説明する。
〔変形例１−１〕
　図５Ａは、メモリストリングの一部の断面図を示している。
　図５Ａに示す構成は、図１Ａで例示した構成と比較して、絶縁層１１６を有する点で主に相違している。
　絶縁層１１６は、機能層１１４と半導体層１１２との間に設けられる。また絶縁層１１６は、導電層１０６を中心に同心円状に配置されている。
　絶縁層１１６としては、例えば窒化物を用いることが好ましい。例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、窒化ハフニウム、または窒化酸化ハフニウムなどの窒化物を用いることが好ましい。特に、シリコンの窒化物である窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。
　なお、絶縁層１１６としては、窒化物に限られず、窒化物以外の絶縁性材料を用いることもできる。例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウムなどの酸化物を用いてもよい。
　絶縁層１１６を設けることにより、導電層１０３から半導体層１１２に流れるリーク電流を低減することができる。これにより、メモリセルを駆動させる際の消費電力を低減することができる。
〔変形例１−２〕
　図５Ｂに示す構成は、図１Ａで例示した構成と比較して、絶縁層１１５を有さない点で、主に相違している。
　図５Ｂでは、機能層１１４の上面及び下面が、それぞれ絶縁層１０２に接して設けられている。また、機能層１１４の側面が、導電層１０３に接して設けられている。
　絶縁層１１５を有さないことで、導電層１０３と半導体層１１２との間に電圧を印加したときに、機能層１１４にかかる電界強度を高めることができる。これにより、メモリセルを駆動するための電圧を低電圧化することができるため好ましい。
〔変形例１−３〕
　図５Ｃに示す構成は、図５Ｂに例示した構成に、図５Ａで例示した絶縁層１１６を追加した構成である。このような構成とすることで、メモリセルのリーク電流を低減することができる。
［メモリストリングの構成例２］
　図６Ａに、メモリストリング１００Ａの断面図を示す。また図６Ｂは、メモリストリング１００Ａの等価回路図である。
　メモリストリング１００Ａは、構造体１１０に換えて構造体１１０Ａを有する。構造体１１０Ａは、構造体１１０が有する導電層１０６、絶縁層１１１、及び半導体層１１２に換えて、導電層１４１及び絶縁層１４２を有する。また、中心軸１３１は、絶縁層１４２を通っている。
　導電層１４１は、絶縁層１４２の側面に隣接して設けられている。導電層１４１は、絶縁層１４２の外側に同心円状に設けられている。
　Ｚ方向に垂直な方向において、構造体１１０Ａと導電層１０３とが重なる領域（交差部）が、記憶素子ＦＴＪとして機能する。図６Ａ及び図６Ｂに示す例では、メモリストリング１００Ａは、ｎ個の記憶素子ＦＴＪが積層されている。
　機能層１１４は、導電層１４１と導電層１０３とに挟持された構成を有する。また機能層１１４と導電層１０３との間には、絶縁層１１５が設けられる。そのため、記憶素子ＦＴＪは、ＭＦＩＭ（Ｍｅｔａｌ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）構造を有する、ともいえる。
　導電層１４１としては、様々な導電性材料を用いることができる。例えば、金属膜、合金膜、導電性酸化物膜、及び導電性窒化物膜などの導電膜を、単層で、または積層して用いることができる。
　導電性酸化物膜としては、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の金属酸化物を適用することもできる。
　ここで、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　記憶素子ＦＴＪは、強誘電トンネル接合（ＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）メモリとして機能する。ＦＴＪメモリは、少なくとも強誘電体層を有する容量素子（強誘電キャパシタ）を用いることで作製される、トンネル接合を利用した不揮発性の記憶素子（強誘電体メモリ）である。ＦＴＪメモリは、占有面積が小さい、高速動作が可能である、非破壊読み出しが可能である、などの特長を有する。また、ＦＴＪメモリは、トンネル接合を利用しており、容量としての機能と、ダイオードとしての機能と、を有する素子構成であり、高密度化が可能である。これにより、記憶容量が大きな記憶装置を実現することができる。ＦＴＪメモリは、強誘電体層を有するトンネル接合素子を有する、ともいえる。
　ＦＴＪメモリは、強誘電体の自発分極の向きに応じて、一対の電極間に流れる電流に差が生じることを利用した記憶素子である。そのため、ＦＴＪメモリは、抵抗変化型のメモリともいうこともできる。
［変形例２］
　以下では、上記メモリストリング１００Ａとは構成の一部が異なる構成例について説明する。
〔変形例２−１〕
　図７Ａは、メモリストリングの一部の断面図を示している。
　図７Ａに示す構成は、図６Ａで例示した構成に、絶縁層１１６を適用した場合の例である。絶縁層１１６については、上記変形例１−１を援用できる。
　絶縁層１１６を設けることにより、導電層１０３から導電層１４１に流れるリーク電流を低減することができる。これにより、メモリセルを駆動させる際の消費電力を低減することができる。
〔変形例２−２〕
　図７Ｂに示す構成は、図６Ａで例示した構成と比較して、絶縁層１１５を有さない点で、主に相違している。
　絶縁層１１５を設けないことで、作製工程を簡略化でき、製造コストの削減、及び製造歩留まりを向上させることができる。
　なお、図７Ｂに示す構成とする場合、導電層１０３と、導電層１４１とには、しごと関数の異なる導電性材料を選択して用いることが好ましい。
〔変形例２−３〕
　図７Ｃに示す構成は、図７Ｂに例示した構成に、図７Ａで例示した絶縁層１１６を追加した構成である。このような構成とすることで、メモリセルのリーク電流を低減することができる。
［メモリストリングの作製方法例］
　以下では、本発明の一態様のメモリストリングの作製方法の一例について説明する。ここでは、図１Ａで例示したメモリストリング１００を例に挙げて説明する。
　まず、図８Ａに示すように、絶縁層１０２と導電層１０３とを積層した積層体を作製する。ｉ層目（ｉは１以上の整数）の絶縁層１０２＿ｉは、基板（図示しない）の上方に配置され、導電層１０３＿ｉは、その上方に積層されている。
　絶縁層１０２として、水、または水素などの不純物濃度が低減されている材料であることが好ましい。例えば、絶縁層１０２の水素分子の単位面積当たりの脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃以上５００℃以下までの範囲において、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁層１０２は、加熱により酸素が放出される絶縁層を用いてもよい。但し、絶縁層１０２に適用できる材料は、上述の記載に限定されない。
　なお、絶縁層１０２は複数の絶縁層の積層構造であってもよい。例えば、絶縁層１０２を酸化ハフニウムと酸化窒化シリコンの積層にしてもよい。または、酸化シリコンと窒化シリコンの積層にしてもよい。絶縁層１０２を構成する複数の絶縁層のうち、導電層１０３に接する絶縁層には酸素の透過を抑制する機能を有する絶縁層を用いることが好ましい。
　次に、積層体上にレジストマスクを形成し、レジストマスクをマスクとして用いたエッチング処理によって、絶縁層１０２及び導電層１０３に開口１４５を形成する（図８Ｂ参照）。
　レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる場合がある。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ドライエッチング法による加工は微細加工に適している。
　なお、リソグラフィ法によるレジストマスクの形成は、まず、レジストを形成し、次にフォトマスクを介して当該レジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。
　当該レジストマスクを介してエッチング処理することで導電層、半導体層または絶縁層などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームなどのビームを用いてもよい。なお、電子ビームまたはイオンビームなどのビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去できる。
　また、レジストマスクの代わりに絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
　ドライエッチング法によるエッチング処理を行うためのドライエッチング装置としては、例えば、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、開口１４５の側面に露出した導電層１０３の一部をエッチングして、開口１４５の側面から導電層１０３を後退させる（図９Ａ参照）。導電層１０３のエッチングは、絶縁層１０２と選択比が得られる条件で行なえばよい。
　導電層１０３のエッチングは、等方性のエッチング法を用いることができる。例えば、ウェットエッチング処理、または等方性のプラズマエッチング処理を用いることができる。特に、ウェットエッチング処理を用いることが好ましい。
　次に、開口１４５の側面に沿って絶縁層１１５を形成する（図９（Ｂ）参照）。開口１４５内に露出した絶縁層１０２、及び導電層１０３の表面は絶縁層１１５に覆われる。絶縁層１１５としては、上述した絶縁性材料を用いることができるが、例えば、窒化シリコンまたは酸化シリコンなどの絶縁性材料を用いることができる。特に、窒化シリコンを用いることが好ましい。なお、絶縁層１１５は複数の絶縁層の積層構造であってもよい。
　次に、絶縁層１１５の表面に沿って機能層１１４を形成する（図１０Ａ参照）。機能層１１４は、絶縁層１１５の上面の凹部を埋めるように形成する。
　絶縁層１１５及び機能層１１４は、被覆性の高い成膜方法を用いて形成することが好ましい。例えば、ＡＬＤ法を用いて形成することが好ましい。特に、熱ＡＬＤ法を用いて製膜することで、絶縁層１１５及び機能層１１４を被覆性高く成膜できるだけでなく、絶縁層１１５及び機能層１１４に含まれる不純物を効果的に低減することができる。
　次に、開口１４５内の絶縁層１１５および機能層１１４の一部をエッチングする。絶縁層１１５および機能層１１４は、Ｚ方向から見て絶縁層１０２と重なる部位以外をエッチングする（図１０Ｂ参照）。
　図１０Ｂに示すように、開口１４５の内壁は、絶縁層１０２、絶縁層１１５、及び機能層１１４のそれぞれの側面によって構成されている。このとき、絶縁層１０２、絶縁層１１５、及び機能層１１４のそれぞれの表面の間で、段差が生じないようにエッチングされることが好ましい。これにより、後に形成される半導体層１１２等の被形成面を平坦にできるため、半導体層１１２等の膜中の欠陥の生成を抑制できる。
　続いて、開口１４５の内壁に沿って、半導体層１１２を形成する（図１１Ａ参照。）。ここでは、半導体層１１２として、酸化物半導体を用いる。
　半導体層１１２に用いる半導体材料として、例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３の組成およびそれらの近傍の組成を有する金属酸化物を用いてもよい。また、半導体層１１２に用いる半導体材料として、Ｉｎ：Ｚｎ＝５：１、またはＩｎ：Ｚｎ＝１０：１の組成およびそれらの近傍の組成を有する金属酸化物を用いてもよい。また、半導体層１１２に酸化インジウムを用いてもよい。
　また、半導体層１１２を複数層の積層構造としてもよい。例えば、半導体層１１２はＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３の組成およびそれらの近傍の組成を有する金属酸化物の積層であってもよい。
　また、半導体層１１２は、２層のＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物の間に、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３の組成およびそれらの近傍の組成を有する金属酸化物を挟んだ３層構造であってもよい。
　また、メモリセルの作製工程中において、半導体層１１２の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、半導体層１１２に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、半導体層１１２に酸素を供給する処理（「加酸素化処理」ともいう。）を行うことで、半導体層１１２中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、半導体層１１２中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、半導体層１１２中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、酸素を含む雰囲気でマイクロ波処理を行うことにより加酸素化処理を行うことができる。この場合、半導体層１１２にマイクロ波、ＲＦなどの高周波、酸素プラズマ、酸素ラジカルなどが照射される。マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、基板（図示せず）側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく開口１４５内に導くことができる。また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力を６０Ｐａ以上、好ましくは１３３Ｐａ以上、より好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、酸素流量比Ｏ２／（Ｏ２＋Ａｒ）が５０％以下、好ましくは１０％以上３０％以下で行うとよい。また、処理温度は、７５０℃以下、好ましくは５００℃以下、例えば４００℃程度とすればよい。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。
　プラズマ、マイクロ波などの作用により、半導体層１１２に含まれるＶＯＨを分断し、水素Ｈを半導体層１１２から除去することができる。つまり、半導体層１１２において、「ＶＯＨ→Ｈ＋ＶＯ）」、さらに「ＶＯ＋Ｏ→ｎｕｌｌ」という反応が起きて、半導体層１１２の水素濃度を低減することができる。よって、半導体層１１２中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　続いて、半導体層１１２の側面に沿って、絶縁層１１１を形成する（図１１Ｂ参照）。絶縁層１１１としては、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁層を半導体層１１２に接して設けることにより、半導体層１１２中の酸素欠損を低減し、トランジスタの信頼性を向上できる。また、絶縁層１１１の形成後に加酸素化処理を行なってもよい。
　続いて、絶縁層１１１の側面に沿って、導電層１０６を形成する（図１２Ａ参照）。導電層１０６は、開口１４５を埋めるように形成することが好ましい。
　以上のようにして、開口１４５の内部に、構造体１１０が有する半導体層１１２、絶縁層１１１、及び導電層１０６を埋め込むことができる。
　続いて、Ｚ方向から見て構造体１１０と重ならない領域で積層体の一部を除去して、領域１３２を形成する（図１２Ｂ参照）。領域１３２は開口１４５と同様の方法で形成することができる。領域１３２において、絶縁層１０２、および導電層１０３の側面が露出する。領域１３２は、Ｚ方向から見た時に、Ｘ方向またはＹ方向に延在する帯状の形状とすることが好ましい。または、Ｘ方向及びＹ方向に延在する格子状の形状であってもよい。
　続いて、領域１３２を埋めるように、絶縁層１２１を形成する（図１３参照）。絶縁層１２１として、例えば、水、水素などの不純物などの透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁層１２１として、酸化アルミニウムなどを用いればよい。
　なお、絶縁層１２１は複数の絶縁層の積層構造であってもよい。例えば、絶縁層１２１を酸化ハフニウムと酸化窒化シリコンの積層にしてもよい。絶縁層１２１を構成する複数の絶縁層のうち、導電層１０３に接する絶縁層には酸素の透過を抑制する機能を有する絶縁層を用いることが好ましい。
　以上のようにして、メモリストリング１００を作製することができる。
［メモリストリングの構成例３］
　以下では、上記とは一部の構成が異なるメモリストリングの例について説明する。
〔構成例３−１〕
　図１４Ａに、以下で例示するメモリストリング１００Ｂの一部の構成における断面図を示す。また、図１４Ｂには、図１４Ａに対応する等価回路図を示している。
　メモリストリング１００Ｂは、絶縁層１０２を介してＺ方向に積層された複数のメモリセル１５０を有する。メモリセル１５０は、トランジスタ１５１と、容量１５２と、を有する。
　メモリセル１５０は、１つのトランジスタ１５１と１つの容量１５２を有する構成（１Ｔｒ１Ｃとも表記する）である。容量１５２には、強誘電体を用いた強誘電キャパシタを用いる。一つのメモリセル１５０は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とも呼ぶことができる。
　メモリストリング１００Ｂは、導電層１０６、絶縁層１１１、半導体層１１２、導電層１０３ａ、導電層１０３ｂ、機能層１１４、絶縁層１１６、絶縁層１１７等を有する。
　トランジスタ１５１は、導電層１０３ａ、絶縁層１１７、半導体層１１２、絶縁層１１１、及び導電層１０６を有する。
　トランジスタ１５１は、半導体層１１２を挟んで一対のゲートが設けられた構成を有する。導電層１０３ａは、一方のゲートとして機能し、導電層１０６は、他方のゲートとして機能する。また絶縁層１１７は一方のゲート絶縁層として機能し、絶縁層１１１は他方のゲート絶縁層として機能する。
　容量１５２は、導電層１０３ｂ、機能層１１４、及び半導体層１１２を有する。
　容量１５２は、導電層１０３ｂと半導体層１１２との間に機能層１１４が挟持された構成を有する。導電層１０３ｂは一方の電極として機能し、半導体層１１２は他方の電極として機能する。
　半導体層１１２は、絶縁層１１７と接する領域がトランジスタ１５１のチャネル形成領域（Ｉと表記）として機能する。また、半導体層１１２の、チャネル形成領域とは異なる部分は、チャネル形成領域よりも低抵抗な低抵抗領域（Ｎ＋と表記）であることが好ましい。
　例えば、半導体層１１２と接する絶縁層１１７として、加熱により酸素を放出する酸化絶縁膜（好適には酸化シリコン膜）を用いることで、作製工程中の熱により、絶縁層１１７から半導体層１１２に酸素が供給され、半導体層１１２中の酸素欠損が補填されることで、半導体層１１２中に、高抵抗なチャネル形成領域を選択的に形成することができる。
　導電層１０３ａ及び絶縁層１１７は、一対の絶縁層１１６に挟持されている。また導電層１０３ｂと機能層１１４とは、一対の絶縁層１１６に挟持されている。また、隣接する２つの絶縁層１１６の間には、絶縁層１０２が設けられている。
　各絶縁層１０２と、各絶縁層１１６には、それぞれ開口が設けられている。それら開口の内側に、半導体層１１２、絶縁層１１１、及び導電層１０６が設けられている。
　絶縁層１１６と、絶縁層１０２には、異なる材料を含む絶縁膜を用いることが好ましい。このとき、絶縁層１１６には窒化絶縁膜を、絶縁層１０２には、酸化絶縁膜を、それぞれ用いることが好ましい。
　図１４Ａでは、導電層１０３ａと、導電層１０３ｂとが、それぞれＹ方向に延在している例を示している。ここで、導電層１０３ａと導電層１０３ｂとは異なる導電膜を用いることが好ましい。これにより、トランジスタ１５１と、容量１５２を作り分けることができる。例えば、最初に導電層１０３ａの側面を後退させるエッチングを行い、絶縁層１１７を形成する。続いて導電層１０３ｂの側面を後退させるエッチングを行い、機能層１１４を形成する。その後、半導体層１１２、絶縁層１１１、及び導電層１０６を形成することで、トランジスタ１５１と容量１５２を作り分けることができる。なお、導電層１０３ｂの側面を後退させるエッチングを先に行ってもよい。
〔構成例３−２〕
　図１５Ａに、以下で例示するメモリストリング１００Ｃの一部の構成における断面図を示す。また、図１５Ｂには、図１５Ａに対応する等価回路図を示している。
　メモリストリング１００Ｃは、絶縁層１１６及び絶縁層１１８を介してＺ方向に積層された複数のトランジスタ１６０を有する。
　トランジスタ１６０は、ゲート絶縁層に強誘電体が適用され、強誘電トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＦＥＴ）とも呼ぶことができる。
　メモリストリング１００Ｃは、導電層１０６、絶縁層１１１、半導体層１１２、機能層１１４、導電層１０３、絶縁層１１６、絶縁層１１８等を有する。
　トランジスタ１６０は、導電層１０３、機能層１１４、半導体層１１２、絶縁層１１１、及び導電層１０６を有する。導電層１０３は一方のゲートとして機能し、導電層１０６は他方のゲートとして機能する。機能層１１４は、強誘電性を備え、一方のゲート絶縁層として機能する。絶縁層１１１は、他方のゲート絶縁層として機能する。
　導電層１０３と機能層１１４とは、一対の絶縁層１１６に挟持された構成を有する。Ｚ方向に隣接する一対の導電層１０３の間、及び一対の機能層１１４の間には、絶縁層１１６と絶縁層１１８が交互に積層された領域を有する。
　半導体層１１２の一部は、絶縁層１１６と絶縁層１１８が交互に積層された領域において、これらの側面と接して設けられている。ここで、絶縁層１１６と絶縁層１１８には、これらの線熱膨張係数が異なる材料を用いることが好ましい。このように、異なる線熱膨張係数を示す２種類の絶縁層に接して、半導体層１１２が設けられることで、作製工程中にかかる熱（代表的には２００℃以上５００℃以下の熱）によって、絶縁層１１６に接する部分と、絶縁層１１８に接する部分とで、異なる応力が半導体層１１２に与えられる。その結果、半導体層１１２には、その異なる応力に起因して歪エネルギーが与えられ、半導体層１１２中に歪が生じ、キャリア伝導性が高くなる。すなわち、半導体層１１２の、交互に積層された絶縁層１１６と絶縁層１１８とに接する領域には、低抵抗領域１６１（Ｎ＋と表記）が形成されうる。
　例えば、絶縁層１１６には窒化物絶縁膜を、絶縁層１１８には酸化物絶縁膜を、それぞれ用いることが好ましい。例えば、絶縁層１１６に窒化シリコンを用い、絶縁層１１８に酸化シリコンを用いることができる。なお、絶縁層１１６と絶縁層１１８の積層順はこれに限られず、これらを入れ替えてもよい。また、線熱膨張係数の異なる３つ以上の絶縁層を積層してもよい。
　一方、トランジスタ１６０のチャネル形成領域として機能する部分（Ｉと表記）は、機能層１１４と絶縁層１１１とに挟持されている。ここで、絶縁層１１１に、加熱により酸素を放出する酸化絶縁膜（好適には酸化シリコン膜）を用いることで、作製工程中の熱により、絶縁層１１１から半導体層１１２に酸素が供給され、半導体層１１２中の酸素欠損が補填されることで、半導体層１１２中に、高抵抗なチャネル形成領域を選択的に形成することができる。
　各絶縁層１１６と各絶縁層１１８には、それぞれ開口が設けられている。それら開口の内側に、半導体層１１２、絶縁層１１１、及び導電層１０６が設けられている。
〔構成例３−３〕
　図１６Ａに、以下で例示するメモリストリング１００Ｄの一部の構成における断面図を示す。また、図１６Ｂには、図１５Ａに対応する等価回路図を示している。
　メモリストリング１００Ｄは、絶縁層１０２を介してＺ方向に積層された複数の記憶素子１７０を有する。
　記憶素子１７０は、一対の電極間に強誘電体と絶縁層１１６が挟持された構成を有する。記憶素子１７０は、強誘電トンネル接合（ＦＴＪ）メモリとも呼ぶことができる。
　メモリストリング１００Ｄは、導電層１０３、機能層１１４、絶縁層１１６、導電層１４１、及び絶縁層１４２等を有する。なお、絶縁層１４２は、不要であれば設けなくてもよい。その場合は、導電層１４１の内側に中心軸１３１が位置するように形成すればよい。
　記憶素子１７０は、導電層１０３、機能層１１４、絶縁層１１６及び導電層１４１を有する。導電層１０３は一方の電極として機能し、導電層１４１は他方の電極として機能する。導電層１０３は、図１６Ｂにおける配線ＭＥ１の一部に相当し、導電層１４１は配線ＭＥ２の一部に相当する。
　記憶素子１７０において、導電層１０３と導電層１４１には、同じ導電性材料を用いることができる。なお、これらに異なる導電性材料を用いてもよい。
　絶縁層１１６は、上記変形例１−１の記載を援用することができる。例えば、絶縁層１１６として、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。
　導電層１０３と機能層１１４とは、一対の絶縁層１０２に挟持された構成を有する。隣接する一対の導電層１０３の間、及び隣接する機能層１１４の間には、一以上の絶縁層１０２が設けられる。なお、絶縁層１０２は、単層であってもよいし、積層膜であってもよい。
　各絶縁層１０２には、それぞれ開口が設けられている。それら開口の内側に、絶縁層１１６、導電層１４１、及び絶縁層１４２が設けられている。
　以上が、メモリストリングの構成例３についての説明である。
［メモリセルの構成材料］
　続いて、メモリストリング１００などに用いることができる構成材料について説明する。
〔基板〕
　メモリストリング１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウム（ＧａＮ）などからなる化合物半導体基板がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
〔絶縁層〕
　絶縁層としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　なお、本明細書中において、例えば酸化窒化シリコンとは、窒素よりも酸素の含有量が多いシリコン化合物を指し、窒化酸化シリコンとは、酸素よりも窒素の含有量が多いシリコン化合物を示す。また、本明細書中において、例えば酸化窒化アルミニウムとは、窒素よりも酸素の含有量が多いアルミニウム化合物を指し、窒化酸化アルミニウムとは、酸素よりも窒素の含有量が多いアルミニウム化合物を示す。
　また、半導体層１１２に酸化物半導体を用いる場合、半導体層１１２に隣接する絶縁層は、加熱により脱離する酸素を含む領域を有する絶縁層であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体層１１２と接する構造とすることで、半導体層１１２が有する酸素欠損を補償することができる。
　また、絶縁層として上記材料で形成される絶縁膜を単層で用いてもよいが、上記の材料で形成される絶縁層を複数積層して用いてもよい。
　例えば、導電層に接して絶縁層を設ける場合、導電層の酸化を防ぐため、当該絶縁層として酸素の透過を抑制する機能を有する絶縁層を用いてもよい。当該絶縁層として、例えば、酸化ハフニウム、酸化アルミニウム、または窒化シリコンなどを用いてもよい。
　また、導電層に隣接して絶縁層を積層して設ける場合、導電層に接する絶縁層として酸素の透過を抑制する機能を有する絶縁層を用いることが好ましい。例えば、酸化ハフニウムを用いて導電層に接する絶縁層を形成し、当該絶縁層に接して酸化窒化シリコンを用いた絶縁層を形成してもよい。
〔導電層〕
　導電層としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、導電層として上記の材料で形成される導電層を単層で用いてもよいが、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
〔酸化物半導体〕
　半導体層１１２として、金属酸化物の一種である酸化物半導体を用いることが好ましい。以下では、ＯＳトランジスタに適用可能な酸化物半導体について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、および錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。Ｉｎ−Ｍ−Ｚｎ酸化物としては、代表的には、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物（ＩＡＺＯともいう）などがあげられる。
〔結晶構造の分類〕
　まず、酸化物半導体における、結晶構造の分類について、図１７Ａを用いて説明を行う。図１７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、およびｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１７Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される（Ｉｎｔｅｎｓｉｔｙ）。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１７Ｃに示す。図１７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
〔酸化物半導体の構造〕
　なお、酸化物半導体は、結晶構造に着目した場合、図１７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）がある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　続いて、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、およびａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
〔ＣＡＡＣ−ＯＳ〕
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、または金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、およびＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入または欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物または欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
〔ｎｃ−ＯＳ〕
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体などと区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
〔ａ−ｌｉｋｅ　ＯＳ〕
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
〔酸化物半導体の構成〕
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性または実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンまたは炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
　半導体層１１２に用いることができる半導体材料は、上述の酸化物半導体に限られない半導体層１１２として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　本発明の一態様に係る半導体装置に用いる半導体材料として、例えば、半導体として機能する遷移金属カルコゲナイドを用いてもよい。具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
〔成膜方法について〕
　導電層、絶縁層、半導体層の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送及び圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
　ＭＯＣＶＤ法及びＡＬＤ法などの熱ＣＶＤ法は、金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いればよい。また、これらの組み合わせに限定されず、トリメチルガリウムにかえてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛にかえてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド、またはテトラキス（ジメチルアミド）ハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
　例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
　例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスにかえてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層、Ｉｎ−Ｚｎ−Ｏ層、またはＧａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスにかえてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
　以下では、ＡＬＤ法によるより具体的な成膜方法及び成膜装置について説明する。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。
　ＡＬＤ法は、反応のための第１の原料ガス（プリカーサとも呼ぶ）と第２の原料ガス（酸化性ガスとも呼ぶ）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う。また、プリカーサ、または酸化性ガス導入の際、Ｎ２、Ａｒなどをキャリア・パージガスとしてプリカーサ、または酸化性ガスと一緒に反応室に導入してもよい。キャリア・パージガスを用いることで、プリカーサ、または酸化性ガスが配管内部およびバルブ内部に吸着することを抑制し、プリカーサ、または酸化性ガスを反応室に導入することが可能になる（キャリアガスとも呼ぶ）。さらに反応室に残留するプリカーサ、または酸化性ガスを速やかに排気することが可能となる（パージガスとも呼ぶ）。このように導入（キャリア）と、排気（パージ）の２つの役割を有するため、キャリア・パージガスと呼ぶことがある。また、キャリア・パージガスを用いることで、形成される膜の均一性が向上し、好ましい。
　図１８ＡにＡＬＤ法を用いた、強誘電性を示しうる材料の膜（以下、強誘電体層と呼ぶ。）の成膜シーケンスを示す。以下では、酸化ハフニウム、および酸化ジルコニウムを有する強誘電体層の成膜を例として示す。
　プリカーサ５０１としては、ハフニウムを含み、さらに塩素、フッ素、臭素、ヨウ素、および水素の中から選ばれるいずれか１または複数を含むプリカーサを用いることができる。また、プリカーサ５０２としては、ジルコニウムを含み、さらに塩素、フッ素、臭素、ヨウ素、および水素の中から選ばれるいずれか１または複数を含むプリカーサを用いることができる。本項目では、ハフニウムを含むプリカーサ５０１として、ＨｆＣｌ４を用い、ジルコニウムを含むプリカーサ５０２として、ＺｒＣｌ４を用いる。
　なお、プリカーサ５０１およびプリカーサ５０２は、液体原料または固体原料を加熱してガス化することによって、形成される。プリカーサ５０１は、ＨｆＣｌ４の固体原料から形成され、プリカーサ５０２は、ＺｒＣｌ４の固体原料から形成される。プリカーサ５０１およびプリカーサ５０２は、不純物が低減されていることが好ましく、これらの固体原料も不純物が低減されていることが好ましい。例えば、当該不純物としては、Ｂａ、Ｃｄ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｇａ、Ｌｉ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｉ、Ｓｒ、Ｖ、Ｚｎなどがあげられる。ＨｆＣｌ４の固体原料、およびＺｒＣｌ４の固体原料において、上記の不純物は、１０００ｗｐｐｂ未満であることが好ましい。ここで、ｗｐｐｂとは、質量で換算した不純物の濃度を十億分率で表した単位である。
　また、酸化性ガス５０３として、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、およびＨ２Ｏ２中から選ばれるいずれか１または複数を用いることができる。本項目では、酸化性ガス５０３としてＨ２Ｏを含むガスを用いる。また、キャリア・パージガス５０４として、Ｎ２、Ｈｅ、Ａｒ、Ｋｒ、およびＸｅの中から選ばれるいずれか１または複数を用いることができる。本項目では、キャリア・パージガス５０４としてＮ２を用いる。
　まず、反応室に酸化性ガス５０３を導入する（ステップＳ０１）。次に、酸化性ガス５０３の導入を止めて、キャリア・パージガス５０４のみとし、反応室内に残留する酸化性ガス５０３のパージを行う（ステップＳ０２）。次に、反応室内にプリカーサ５０１およびキャリア・パージガス５０４を導入し、反応室内の圧力を一定に保つ（ステップＳ０３）。このようにして、被形成面にプリカーサ５０１を吸着させる。次に、プリカーサ５０１の導入を止めて、キャリア・パージガス５０４のみとし、反応室内に残留するプリカーサ５０１のパージを行う（ステップＳ０４）。次に、反応室に酸化性ガス５０３を導入する。酸化性ガス５０３を導入することで、プリカーサ５０１を酸化させて酸化ハフニウムを形成する（ステップＳ０５）。次に、酸化性ガス５０３の導入を止めて、キャリア・パージガス５０４のみとし、反応室内に残留する酸化性ガス５０３のパージを行う（ステップＳ０６）。
　次に、反応室内にプリカーサ５０２およびキャリア・パージガス５０４を導入し、反応室内の圧力を一定に保つ（ステップＳ０７）。このようにして、上記酸化ハフニウムの酸素の層上にプリカーサ５０２を吸着させる。次に、プリカーサ５０２の導入を止めて、キャリア・パージガス５０４のみとし、反応室内に残留するプリカーサ５０２のパージを行う（ステップＳ０８）。次に、ステップＳ０１に戻って、反応室に酸化性ガス５０３を導入する。酸化性ガス５０３を導入することで、プリカーサ５０２を酸化させ、酸化ハフニウム上に酸化ジルコニウムを形成する。
　上述のステップＳ０１乃至ステップＳ０８を１サイクルとして、所望の膜厚に達するまで当該サイクルを繰り返し行う。なお、ステップＳ０１乃至ステップＳ０８は、それぞれ２５０℃以上４５０℃以下の温度範囲で行えばよく、３５０℃以上４００℃以下の温度範囲で行うことが好ましい。
　以上のように、ＡＬＤ法を用いて成膜することで、ハフニウムの層、酸素の層、ジルコニウムの層、酸素の層を繰り返す層状の結晶構造を形成することができる。さらに、上記のように、不純物の低減されたプリカーサを用いて成膜することで、成膜中に不純物が混入して、当該層状の結晶構造の形成を妨げることを抑制できる。このように、結晶性の高い、層状の結晶構造にすることで、高い強誘電性を有せしめることができる。
　次に、上記ＡＬＤ法による成膜に用いられる、製造装置について図１８Ｂを用いて説明する。図１８Ｂは、ＡＬＤ法による製造装置９００の模式図である。
　図１８Ｂに示すように製造装置９００は、反応室９０１と、ガス導入口９０３と、反応室入り口９０４と、排気口９０５と、ウェハステージ９０７と、軸９０８と、を有する。図１８Ｂでは、ウェハステージ９０７上にウェハ９５０が配置されている。
　反応室９０１は、反応室９０１の内部、プリカーサ５０１、プリカーサ５０２、酸化性ガス５０３、およびキャリア・パージガス５０４を加熱するためのヒーターシステムが配置されていてもよい。また、ウェハステージ９０７は、ウェハ９５０を加熱するためのヒーターシステムが配置されていてもよい。また、ウェハステージ９０７は、軸９０８を回転軸として水平に回転する回転機構を備えていてもよい。また、図示しないが、ガス導入口の手前には、プリカーサ５０１、プリカーサ５０２、酸化性ガス５０３、およびキャリア・パージガス５０４を適切なタイミングで、適切な流量を適切な時間、ガス導入口９０３へ導入するガス供給システムが設置されている。また、図示しないが、排気口９０５の先には、真空ポンプを有する排気システムが設置されている。
　図１８Ｂに示す、製造装置９００は、クロスフロー方式と呼ばれるＡＬＤ装置である。クロスフロー方式におけるプリカーサ５０１、プリカーサ５０２、酸化性ガス５０３、およびキャリア・パージガス５０４の流れを以下に説明する。プリカーサ５０１、プリカーサ５０２、酸化性ガス５０３、およびキャリア・パージガス５０４は、ガス導入口９０３から反応室入り口９０４を介して反応室９０１へ流れ、ウェハ９５０に到達し、排気口９０５を通り排気される。図８に示す矢印は、ガスの流れる方向を模式的示している。
　上述のように、図１８Ａに示す、酸化性ガス５０３を反応室９０１に導入するステップＳ０５は、ウェハ９５０上に吸着しているプリカーサ５０１を酸化性ガス５０３によって酸化し、酸化ハフニウムを形成する。クロスフロー方式である製造装置９００の構造上、酸化性ガス５０３が加熱された反応室部材に長く触れてからウェハ９５０に到達する。このため、例えば、酸化性ガス５０３としてＯ３を用いる場合、到達するまでに高温の固体表面と酸化性ガス５０３が反応することで、酸化性ガス５０３が分解し、酸化力が低下する。従って、酸化ハフニウムの成膜速度は、酸化性ガスの、反応室入り口９０４からウェハ９５０への到達距離に依存する。ウェハステージ９０７が軸９０８を中心に水平に回転している場合、ウェハ９５０の周辺部が先に酸化性ガス５０３に到達するため、酸化ハフニウムの膜厚はウェハ９５０の周辺部ほど厚くなり中央部が周辺部より薄くなる。
　そこで、酸化性ガス５０３が分解し、酸化力が低下することを抑制させるため反応室の加熱温度を適切な温度に設定する必要がある。なお、上記においては、プリカーサ５０１の酸化を例に挙げて説明したが、プリカーサ５０２の酸化についても同様である。
　以上により、基板面内の膜厚均一性に優れた酸化ハフニウムを形成することができる。基板面内の均一性としては、好ましくは、±１．５％以下、より好ましくは、±１．０％以下である。ここで、基板面内とは、基板の大きさの１辺の長さが５インチの正方形の範囲内を言う。また、基板面内の最大膜厚−基板面内の最小膜厚をＲＡＮＧＥと定義し、基板面内の膜厚均一性を±ＰＮＵ（Ｐｅｒｃｅｎｔ　Ｎｏｎ　Ｕｎｉｆｏｒｍｉｔｙ）（％）と定義すると、±ＰＮＵ（％）＝（ＲＡＮＧＥ×１００）／（２×基板面内の膜厚の平均値）で求めることができる。
　また、酸化性ガス５０３により均一性に優れた酸素の層が形成されることで、より規則性の高い、層状の結晶構造を形成することができ、高い強誘電性を有せしめることができる。
　以下では、ＡＬＤ法を用いた酸化物の成膜方法の他の例として、Ｉｎ−Ｍ−Ｚｎ酸化物の成膜方法について、図１８Ｃを用いて説明する。
　図１８Ｃは、プリカーサ５１１乃至プリカーサ５１３、および酸化性ガス５１４を用いて成膜する成膜シーケンスの一例を示す。なお、当該成膜シーケンスは、ステップＳ１１乃至ステップＳ１３を有する。
　プリカーサ５１１としては、インジウムを含むプリカーサを用いることができる。また、プリカーサ５１２としては、元素Ｍを含むプリカーサを用いることができる。また、プリカーサ５１３としては、亜鉛を含むプリカーサを用いることができる。なお、プリカーサ５１１乃至プリカーサ５１３のそれぞれは、無機物で形成されるプリカーサ（無機プリカーサと呼ぶ場合がある。）を用いてもよいし、有機物で形成されるプリカーサ（有機プリカーサと呼ぶ場合がある。）を用いてもよい。酸化性ガス５１４としては、先の実施の形態で説明した酸化性ガス５０３に適用可能なガスを用いることができる。
　はじめに、ステップＳ１１を行う。ステップＳ１１では、プリカーサ５１１を導入し、インジウムを有するプリカーサを被形成面に吸着させる工程、プリカーサ５１１の導入を停止し、チャンバー内の余剰なプリカーサ５１１をパージする工程、酸化性ガス５１４を導入し、プリカーサ５１１を酸化させて、Ｉｎ層を形成する工程、酸化性ガス５１４の導入を停止し、チャンバー内の余剰な酸化性ガス５１４をパージする工程、を順に行う。
　次に、ステップＳ１２を行う。ステップＳ１２では、プリカーサ５１２を導入し、元素Ｍを有するプリカーサをＩｎ層表面に吸着させる工程、プリカーサ５１２の導入を停止し、チャンバー内の余剰なプリカーサ５１２をパージする工程、酸化性ガス５１４を導入し、プリカーサ５１２を酸化させて、Ｍ層を形成する工程、酸化性ガス５１４を停止し、チャンバー内の余剰な酸化性ガスをパージする工程、を順に行う。
　次に、ステップＳ１３を行う。ステップＳ１３では、プリカーサ５１３を導入し、亜鉛を有するプリカーサをＭ層表面に吸着させる工程、プリカーサ５１３の導入を停止し、チャンバー内の余剰なプリカーサ５１３をパージする工程、酸化性ガス５１４を導入し、プリカーサ５１３を酸化させて、Ｚｎ層を形成する工程、酸化性ガス５１４の導入を停止し、チャンバー内の余剰な酸化性ガス５１４をパージする工程、を順に行う。
　ステップＳ１１乃至ステップＳ１３を１サイクルとして、当該サイクルを繰り返すことで、所望の膜厚のＩｎ−Ｍ−Ｚｎ酸化物を形成することができる。なお、成膜途中、または成膜以降の加熱処理により、Ｉｎ層に元素ＭまたはＺｎが混入する場合がある。また、Ｍ層にＩｎまたはＺｎが混入する場合がある。また、Ｚｎ層にＩｎまたはＭが混入する場合がある。
　なお、１サイクル中のステップＳ１１乃至ステップＳ１３を行う回数は、１回ずつに限られない。１サイクル中のステップＳ１１乃至ステップＳ１３を行う回数は、所望の組成のＩｎ−Ｍ−Ｚｎ酸化物が得られるようにそれぞれ設定されるとよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物を成膜する場合、ステップＳ１１、ステップＳ１３、ステップＳ１２、ステップＳ１３を１サイクルとして、当該サイクルを繰り返すとよい。また、例えば、ステップＳ１１およびステップＳ１２で構成されるサイクルを繰り返すことで、Ｉｎ−Ｚｎ酸化物を成膜することができる。また、ステップＳ１２のプリカーサ５１２を導入する工程において、プリカーサ５１３も導入することで、ステップＳ１２にて（Ｍ，Ｚｎ）層を形成してもよい。また、ステップＳ１１のプリカーサ５１１を導入する工程において、プリカーサ５１２またはプリカーサ５１３も導入することで、ステップＳ１１にて元素ＭまたはＺｎを含むＩｎ層を形成してもよい。これらを適宜組み合わせることで、所望の酸化物を成膜することができる。
　また、ＡＬＤ法による成膜に用いられる製造装置の２以上が、マルチチャンバー方式の成膜装置に組み込まれていてもよい。このとき、Ｉｎ−Ｍ−Ｚｎ酸化物と、強誘電体層とを異なる製造装置で成膜するよう設定することで、プリカーサおよび酸化性ガスを切り替えることなく、Ｉｎ−Ｍ−Ｚｎ酸化物と、強誘電体層とを連続成膜することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係る記憶装置または半導体装置を有する半導体装置４００について説明する。
　図１９に、半導体装置４００の構成例を示すブロック図を示す。図１９に示す半導体装置４００は、駆動回路４１０と、メモリアレイ４２０と、を有する。メモリアレイ４２０は、１以上のメモリストリング１００を有する。図１９では、メモリアレイ４２０がマトリクス状に配置された複数のメモリストリング１００を有する例を示している。
　駆動回路４１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路４１５を有する。周辺回路４１５は、周辺回路４１１、コントロール回路４１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路４２８を有する。
　半導体装置４００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路４１２で生成してもよい。
　コントロール回路４１２は、半導体装置４００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置４００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４１２は、この動作モードが実行されるように、周辺回路４１１の制御信号を生成する。
　電圧生成回路４２８は負電圧を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路４２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４２８へ入力され、電圧生成回路４２８は負電圧を生成する。
　周辺回路４１１は、メモリストリング１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１１は、行デコーダ４４１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４２（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４２３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４２５（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４２６（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４２７（ｓｅｎｓｅ　ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４４１および列デコーダ４４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４１は、アクセスする行を指定するための回路であり、列デコーダ４４２は、アクセスする列を指定するための回路である。行ドライバ４２３は、行デコーダ４４１が指定する配線ＣＧを選択する機能を有する。列ドライバ４２４は、データをメモリストリング１００に書き込む機能、メモリストリング１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４２５は、信号ＷＤＡを保持する機能を有する。入力回路４２５が保持するデータは、列ドライバ４２４に出力される。入力回路４２５の出力データが、メモリストリング１００に書き込むデータ（Ｄｉｎ）である。列ドライバ４２４がメモリストリング１００から読み出したデータ（Ｄｏｕｔ）は、出力回路４２６に出力される。出力回路４２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路４２６は、Ｄｏｕｔを半導体装置４００の外部に出力する機能を有する。出力回路４２６から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２４１は周辺回路４１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ４２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置４００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図１９では、周辺回路４１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　半導体装置４００が有する駆動回路４１０とメモリアレイ４２０は同一平面上に設けてもよい。また、図２０に示すように、駆動回路４１０とメモリアレイ４２０を重ねて設けてもよい。駆動回路４１０とメモリアレイ４２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２０では半導体装置４００の一部を拡大した斜視図を付記している。
　また、半導体装置４００は、駆動回路４１０が有するコントロール回路４１２に、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算処理装置を用いてもよい。ＣＰＵおよび／またはＧＰＵなどを用いることで、演算処理機能を有する半導体装置４００が実現できる。
　本発明の一態様に係るメモリストリング１００を用いることで、メモリアレイ４２０の一部をメインメモリ、またはキャッシュメモリなどとして機能させることができる。また、メモリストリング１００はフラッシュメモリのように機能できる。よって、メモリアレイ４２０の一部をフラッシュメモリのように機能させることができる。本発明の一態様に係る半導体装置４００は、ユニバーサルメモリとして機能できる。
　また、本発明の一態様によれば、ＣＰＵ、キャッシュメモリ、およびストレージとしての機能を、同一のチップ上に実現することができる。
　図２０に示す半導体装置４００は、ＣＰＵを含む駆動回路４１０と、メモリアレイ４２０に本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と、を有する。本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、キャッシュメモリとしての機能と、ストレージとしての機能を有する。
　図２１には、ホスト４５０が複数の半導体装置４００を管理する様子が示されている。個々の半導体装置４００は演算処理機能を有し、キャッシュメモリおよびストレージへの、書き込みおよび読み出しの並列化を行うことができる。ホスト４５０が複数の半導体装置４００を管理することで、非ノイマンコンピューティングを実現する情報処理システムを構築できる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態に示した記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。
　図２３に、演算処理装置１１００のブロック図を示す。図２３では、演算処理装置１１００に用いることができる構成例としてＣＰＵの構成例を示している。
　図２３に示す演算処理装置１１００は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８）、キャッシュ１１９９、およびキャッシュインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭおよびＲＯＭインターフェースを有してもよい。また、キャッシュ１１９９およびキャッシュインターフェース１１８９は、別チップに設けてもよい。
　キャッシュ１１９９は、別チップに設けられたメインメモリとキャッシュインターフェース１１８９を介して接続される。キャッシュインターフェース１１８９は、メインメモリに保持されているデータの一部をキャッシュ１１９９に供給する機能を有する。キャッシュ１１９９は、当該データを保持する機能を有する。
　図２３に示す演算処理装置１１００は、その構成を簡略化して示した一例にすぎず、実際の演算処理装置１１００はその用途によって多種多様な構成を有している。例えば、図２３に示す演算処理装置１１００または演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、演算処理装置１１００が内部演算回路またはデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
　バスインターフェース１１９８を介して演算処理装置１１００に入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
　ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、演算処理装置１１００のプログラム実行中に、外部の入出力装置、または周辺回路からの割り込み要求を、その優先度、またはマスク状態などから判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、演算処理装置１１００の状態に応じてレジスタ１１９６の読み出し、または書き込みを行なう。
　また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図２３に示す演算処理装置１１００では、レジスタ１１９６およびキャッシュ１１９９に、記憶装置が設けられている。当該記憶装置として、例えば、先の実施の形態に示した記憶装置などを用いることができる。
　図２３に示す演算処理装置１１００において、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
　なお、演算処理装置１１００はＣＰＵに限定されず、ＧＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などであってもよい。
　上記実施の形態に示した半導体装置４００と演算処理装置１１００は、重ねて設けることができる。図２２（Ａ）および図２２（Ｂ）に半導体装置１１５０Ａの斜視図を示す。半導体装置１１５０Ａは、演算処理装置１１００上に、記憶装置として機能する半導体装置４００を有する。演算処理装置１１００と半導体装置４００は、互いに重なる領域を有する。半導体装置１１５０Ａの構成を分かりやすくするため、図２３（Ｂ）では演算処理装置１１００および半導体装置４００を分離して示している。
　半導体装置４００と演算処理装置１１００を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
　また、演算処理装置１１００と重ねて、複数の半導体装置４００を設けてもよい。図２４Ａおよび図２４Ｂに半導体装置１１５０Ｂの斜視図を示す。半導体装置１１５０Ｂは、演算処理装置１１００上に、半導体装置４００ａおよび半導体装置４００ｂを有する。演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｂの構成を分かりやすくするため、図２４Ｂでは演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
　半導体装置４００ａおよび半導体装置４００ｂは、記憶装置として機能する。例えば、半導体装置４００ａまたは半導体装置４００ｂの一方にＮＯＲ型の記憶装置を用い、他方にＮＡＮＤ型の記憶装置を用いてもよい。半導体装置４００ａおよび半導体装置４００ｂの双方がＮＡＮＤ型の記憶装置であってもよい。ＮＯＲ型の記憶装置としては、ＤＲＡＭまたはＳＲＡＭなどがある。ＮＯＲ型の記憶装置はＮＡＮＤ型の記憶装置よりも高速動作が可能なため、例えば、半導体装置４００ａの一部をメインメモリおよび／またはキャッシュ１１９９として用いることもできる。なお、半導体装置４００ａと半導体装置４００ｂの重ね順は逆でもよい。
　図２５Ａおよび図２５Ｂに半導体装置１１５０Ｃの斜視図を示す。半導体装置１１５０Ｃは、半導体装置４００ａと半導体装置４００ｂの間に演算処理装置１１００を挟む構成を有する。演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｃの構成を分かりやすくするため、図２５Ｂでは演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
　半導体装置１１５０Ｃの構成にすることで、半導体装置４００ａと演算処理装置１１００の間の通信速度と、半導体装置４００ｂと演算処理装置１１００の間の通信速度の双方を高めることができる。また、半導体装置１１５０Ｂよりも消費電力を低減できる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、および当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図２６Ａを用いて説明する。
　図２６Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図２６Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図２６Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図２６Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２６Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置などを用いることができる。
　図２６Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図２６Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２６Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
　本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、またはデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図２７Ａ乃至図２７Ｊ、図２８Ａ乃至図２８Ｅには、当該記憶装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図２７Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図２７Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図２７Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図２７Ａ、乃至図２７Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図２７Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図２７Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図２７Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２７Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２７Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　ゲーム機の一例として図２７Ｅに携帯ゲーム機を示す。また、図２７Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２７Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システム、または当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図２７Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、またはビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
　図２７Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図２７Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍または心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図２８Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２８Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した記憶装置は、情報端末またはデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図２８ＢはＳＤカードの外観の模式図であり、図２８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図２８ＤはＳＳＤの外観の模式図であり、図２８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図２９Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図２９Ｂに示す斜視図の構成とすることができる。図２９Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２９Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
　続いて、計算機５６００に適用可能なコンピュータシステムの構成例について説明する。図３０は、コンピュータシステム７００の構成例を説明する図である。コンピュータシステム７００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
　コンピュータシステム７００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ　Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラムなどがある。
　デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
　コンピュータシステム７００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
　第１演算処理装置としては、例えば、Ｎｏｆｆ　ＯＳ　ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ　ＯＳ　ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ　ＯＳ　ＣＰＵを用いることで、コンピュータシステム７００の消費電力を低減できる。
　第２演算処理装置としては、例えば、ＧＰＵまたはＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ　ＯＳ　ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム７００の消費電力を低減できる。
　第１記憶装置および第２記憶装置として本発明の一態様に係る記憶装置を用いることが好ましい。例えば、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることが好ましい。３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
　３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、Ｓｉトランジスタを用いた３Ｄ　ＮＡＮＤ型の記憶装置よりも消費電力が少ない。記憶装置として３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで、コンピュータシステム７００の消費電力を低減できる。加えて、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、ユニバーサルメモリとして機能できるため、コンピュータシステム７００を構成するための部品点数を低減できる。
　ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態６）
　本明細書などに示したＯＳメモリを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう。）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
　Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
　Ｎｏｆｆ−ＣＰＵは、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。
　図３１にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図３１では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
　上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。本発明の一態様に係る半導体装置は、低消費電力が求められるＩｏＴ末端機器の通信装置に好適に用いることができる。
　なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
　図３２にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る半導体装置を用いて、第４世代移動通信システム（４Ｇ）または第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
　工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェース８３２を介して接続される。Ｍ２Ｍインターフェース８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）、または無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
　工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
　近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知または異常予測なども行う事例が報告されている。
　エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、ＣＰＵが占める消費電力の割合が大きくなりやすい。このため、エンドポイントマイコンなどの小規模システムでは、Ｎｏｆｆ−ＣＰＵによる待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ−ＣＰＵを用いることで待機動作時からの高速復帰が実現できる。
　なお、本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
１００：メモリストリング、１００Ａ~１００Ｄ：メモリストリング、１０１：導電層、１０２：絶縁層、１０３：導電層、１０３ａ、１０３ｂ：導電層、１０４：導電層、１０５：絶縁層、１０６：導電層、１１０：構造体、１１０Ａ：構造体、１１１：絶縁層、１１２：半導体層、１１４：機能層、１１５：絶縁層、１１６：絶縁層、１１７：絶縁層、１１８：絶縁層、１２１：絶縁層、１３１：中心軸、１３２：領域、１４１：導電層、１４２：絶縁層、１４５：開口、１５０：メモリセル、１５１：トランジスタ、１５２：容量、１６０：トランジスタ、１７０：記憶素子

Claims (11)

  1. 　第１の方向に延在する第１の導電層と、
    　前記第１の方向と交差する第２の方向に延在する構造体と、
    　第１の絶縁層及び第２の絶縁層と、を有し、
    　前記構造体は、
    　機能層と、半導体層と、第３の絶縁層と、第２の導電層と、を有し、
    　前記第１の導電層と、前記構造体との交差部において、
    　前記第２の導電層を中心に、前記第３の絶縁層、前記半導体層、及び前記機能層が、この順で同心円状に配置され、
    　前記第１の絶縁層と、前記第２の絶縁層は、前記第２の方向に積層され、
    　前記機能層と、前記第１の導電層とは、前記第１の絶縁層と前記第２の絶縁層との間に配置され、
    　前記第２の導電層、前記第３の絶縁層、及び前記半導体層は、前記第１の絶縁層に設けられた第１の開口の内側に位置する部分と、前記第２の絶縁層に設けられた第２の開口の内側に位置する部分と、を有する、
    　半導体装置。
  2. 　第１の方向に延在する第１の導電層と、
    　前記第１の方向と交差する第２の方向に延在する構造体と、
    　第１の絶縁層及び第２の絶縁層と、を有し、
    　前記構造体は、
    　機能層と、第３の導電層と、第４の絶縁層と、を有し、
    　前記第１の導電層と、前記構造体との交差部において、
    　前記第４の絶縁層を中心に、前記第３の導電層、及び前記機能層が、この順で同心円状に配置され、
    　前記第１の絶縁層と、前記第２の絶縁層は、前記第２の方向に積層され、
    　前記機能層と、前記第１の導電層とは、前記第１の絶縁層と前記第２の絶縁層との間に配置され、
    　前記第３の導電層と、前記第４の絶縁層とは、前記第１の絶縁層に設けられた第１の開口の内側に位置する部分と、前記第２の絶縁層に設けられた第２の開口の内側に位置する部分と、を有する、
    　半導体装置。
  3. 　第１の方向に延在する第１の導電層及び第４の導電層と、
    　前記第１の方向と交差する第２の方向に延在する構造体と、
    　第１の絶縁層、第２の絶縁層、及び第５の絶縁層を有し、
    　前記構造体は、第１の部分と、第２の部分と、を有し、
    　前記第１の部分は、機能層と、半導体層と、第３の絶縁層と、第２の導電層と、を有し、
    　前記第２の部分は、第６の絶縁層と、前記半導体層と、前記第３の絶縁層と、前記第２の導電層と、を有し、
    　前記第１の導電層及び前記第４の導電層と、前記構造体との交差部において、
    　前記第１の部分は、前記第２の導電層を中心に、前記第３の絶縁層、前記半導体層、及び前記機能層が、この順で同心円状に配置され、
    　前記第２の部分は、前記第２の導電層を中心に、前記第３の絶縁層、前記半導体層、及び前記第６の絶縁層が、この順で同心円状に配置され、
    　前記機能層及び前記第１の導電層は、前記第１の絶縁層と前記第２の絶縁層との間に配置され、
    　前記第４の導電層は、前記第２の絶縁層と前記第５の絶縁層との間に配置され、
    　前記第２の導電層、前記第３の絶縁層、及び前記半導体層は、前記第１の絶縁層に設けられた第１の開口の内側に位置する部分と、前記第２の絶縁層に設けられた第２の開口の内側に位置する部分と、前記第５の絶縁層に設けられた第３の開口の内側に位置する部分と、を有する、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　第７の絶縁層を有し、
    　前記第７の絶縁層は、前記第１の絶縁層と前記第２の絶縁層との間に配置され、
    　前記第７の絶縁層は、前記機能層の上面、下面及び一方の側面と接して設けられる、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　第８の絶縁層を有し、
    　前記第８の絶縁層は、前記半導体層と前記機能層との間に配置される、
    　半導体装置。
  6. 　請求項５において、
    　前記第８の絶縁層は、シリコンと、窒素と、を含む、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１の方向は、前記第２の方向と直交する方向である、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記交差部は、メモリセルとして機能する、
    　半導体装置。
  9. 　請求項１乃至請求項８のいずれか一において、
    　前記半導体層は、インジウムまたは亜鉛の少なくとも一方を含む、
    　半導体装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　前記機能層は、強誘電性または反強誘電性を示す、
    　半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一において、
    　前記機能層は、酸化ハフニウム、酸化ジルコニウムのいずれか一方、または双方を含む、
    　半導体装置。
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