KR20230074757A - 반도체 장치 - Google Patents
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Abstract
기억 용량이 큰 기억 장치를 제공한다. 신뢰성이 높은 기억 장치를 제공한다. 반도체 장치는 제 1 방향으로 연장되는 제 1 도전층과, 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와, 제 1 절연층 및 제 2 절연층을 가진다. 구조체는 기능층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가진다. 제 1 도전층과 구조체의 교차부에서 제 2 도전층을 중심으로 하여 제 3 절연층, 반도체층, 및 기능층이 이 순서대로 동심원상으로 배치된다. 또한 제 1 절연층과 제 2 절연층은 제 2 방향으로 적층된다. 기능층과 제 1 도전층은 제 1 절연층과 제 2 절연층 사이에 배치된다. 제 2 도전층, 제 3 절연층, 및 반도체층은 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분을 가진다.
Description
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
근년, 퍼스널 컴퓨터, 스마트폰, 디지털 카메라 등 다양한 전자 기기에 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 기억 장치, 센서 등의 전자 부품이 사용되고 있고, 상기 전자 부품은 미세화 및 저소비 전력 등 다양한 면에서 개량되고 있다.
특히, 상술한 전자 기기 등에서 취급되는 데이터양은 증가되고 있어, 기억 용량이 큰 기억 장치가 요구되고 있다. 기억 용량을 크게 하는 수단으로서, 예를 들어 특허문헌 1 및 특허문헌 2에서는 채널 형성 영역에 금속 산화물을 사용한 3차원 구조의 NAND 메모리 소자가 개시되어 있다.
본 발명의 일 형태는 신규 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 기억 용량이 큰 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 선행 기술의 문제점들 중 적어도 하나를 적어도 경감하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
본 발명의 일 형태는 제 1 방향으로 연장되는 제 1 도전층과, 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와, 제 1 절연층 및 제 2 절연층을 가지는 반도체 장치이다. 구조체는 기능층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가진다. 제 1 도전층과 구조체의 교차부에서 제 2 도전층을 중심으로 하여 제 3 절연층, 반도체층, 및 기능층이 이 순서대로 동심원상으로 배치된다. 또한 제 1 절연층과 제 2 절연층은 제 2 방향으로 적층된다. 기능층과 제 1 도전층은 제 1 절연층과 제 2 절연층 사이에 배치된다. 제 2 도전층, 제 3 절연층, 및 반도체층은 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분을 가진다.
본 발명의 다른 일 형태는 제 1 방향으로 연장되는 제 1 도전층과, 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와, 제 1 절연층 및 제 2 절연층을 가지는 반도체 장치이다. 구조체는 기능층과, 제 3 도전층과, 제 4 절연층을 가진다. 제 1 도전층과 구조체의 교차부에서 제 4 절연층을 중심으로 하여 제 3 도전층 및 기능층이 이 순서대로 동심원상으로 배치된다. 제 1 절연층과 제 2 절연층은 제 2 방향으로 적층된다. 기능층과 제 1 도전층은 제 1 절연층과 제 2 절연층 사이에 배치된다. 제 3 도전층과 제 4 절연층은 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분을 가진다.
본 발명의 다른 일 형태는 제 1 방향으로 연장되는 제 1 도전층 및 제 4 도전층과, 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와, 제 1 절연층, 제 2 절연층, 및 제 5 절연층을 가지는 반도체 장치이다. 구조체는 제 1 부분과 제 2 부분을 가진다. 제 1 부분은 기능층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가진다. 제 2 부분은 제 6 절연층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가진다. 제 1 도전층, 제 4 도전층, 및 구조체의 교차부에서 제 1 부분에서는 제 2 도전층을 중심으로 하여 제 3 절연층, 반도체층, 및 기능층이 이 순서대로 동심원상으로 배치된다. 또한 상기 교차부에서 제 2 부분에서는 제 2 도전층을 중심으로 하여 제 3 절연층, 반도체층, 및 제 6 절연층이 이 순서대로 동심원상으로 배치된다. 기능층 및 제 1 도전층은 제 1 절연층과 제 2 절연층 사이에 배치된다. 제 4 도전층은 제 2 절연층과 제 5 절연층 사이에 배치된다. 제 2 도전층, 제 3 절연층, 및 반도체층은 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분과, 제 5 절연층에 제공된 제 3 개구의 내측에 위치하는 부분을 가진다.
또한 상기 중 어느 형태에서 제 7 절연층을 가지는 것이 바람직하다. 이때 제 7 절연층은 제 1 절연층과 제 2 절연층 사이에 배치되는 것이 바람직하다. 또한 제 7 절연층은 기능층의 상면, 하면, 및 한쪽 측면과 접하여 제공되는 것이 바람직하다.
또한 상기 중 어느 형태에서 제 8 절연층을 가지는 것이 바람직하다. 이때 제 8 절연층은 반도체층과 기능층 사이에 배치되는 것이 바람직하다. 또한 제 8 절연층은 실리콘과 질소를 포함하는 것이 바람직하다. 또한 제 8 절연층은 제 2 도전층 또는 제 4 절연층을 중심으로 하여 동심원상으로 배치되는 것이 바람직하다.
또한 상기 중 어느 형태에서 제 1 방향은 제 2 방향과 직교하는 방향인 것이 바람직하다.
또한 상기 중 어느 형태에서 교차부는 메모리 셀로서 기능하는 것이 바람직하다.
또한 상기 중 어느 형태에서 반도체층은 인듐 및 아연 중 적어도 한쪽을 포함하는 것이 바람직하다.
또한 상기 중 어느 형태에서 기능층은 강유전성 또는 반강유전성을 나타내는 것이 바람직하다.
또한 상기 중 어느 형태에서 기능층은 산화 하프늄 및 산화 지르코늄 중 어느 한쪽 또는 양쪽을 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면 신규 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신뢰성이 높은 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 기억 용량이 큰 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 선행 기술의 문제점들 중 적어도 하나를 적어도 경감할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
도 1의 (A)는 메모리 스트링의 단면도이다. 도 1의 (B)는 메모리 스트링의 회로도이다.
도 2의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 3은 히스테리시스 특성의 일례를 나타낸 그래프이다.
도 4의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 5의 (A) 내지 (C)는 메모리 스트링의 단면도이다.
도 6의 (A)는 메모리 스트링의 단면도이다. 도 6의 (B)는 메모리 스트링의 회로도이다.
도 7의 (A) 내지 (C)는 메모리 스트링의 단면도이다.
도 8의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 9의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 10의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 11의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 12의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 13은 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 14의 (A)는 메모리 스트링의 단면도이다. 도 14의 (B)는 메모리 스트링의 회로도이다.
도 15의 (A)는 메모리 스트링의 단면도이다. 도 15의 (B)는 메모리 스트링의 회로도이다.
도 16의 (A)는 메모리 스트링의 단면도이다. 도 16의 (B)는 메모리 스트링의 회로도이다.
도 17의 (A)는 결정 구조의 분류를 설명하는 도면이다. 도 17의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 17의 (C)는 CAAC-IGZO막의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 18의 (A) 및 (C)는 금속 산화물막의 성막 시퀀스를 나타낸 도면이다. 도 18의 (B)는 금속 산화물막의 제조 장치의 단면도이다.
도 19는 반도체 장치의 구성예를 설명하는 블록도이다.
도 20은 반도체 장치의 구성예를 설명하는 도면이다.
도 21은 복수의 기억 장치를 사용하여 정보 처리 시스템을 구축한 예를 설명하는 도면이다.
도 22의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 23은 CPU를 설명하는 블록도이다.
도 24의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 25의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 26의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 26의 (B)는 칩의 일례를 나타낸 사시도이고, 도 26의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 27의 (A) 내지 (J)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 28의 (A) 내지 (E)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 29의 (A) 내지 (C)는 전자 기기의 일례를 설명하는 도면이다.
도 30은 컴퓨터 시스템의 구성예를 설명하는 도면이다.
도 31은 IoT 네트워크의 계층 구조와 요구 사양의 경향을 나타낸 도면이다.
도 32는 공장 자동화(factory automation)의 이미지 도면이다.
도 2의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 3은 히스테리시스 특성의 일례를 나타낸 그래프이다.
도 4의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 5의 (A) 내지 (C)는 메모리 스트링의 단면도이다.
도 6의 (A)는 메모리 스트링의 단면도이다. 도 6의 (B)는 메모리 스트링의 회로도이다.
도 7의 (A) 내지 (C)는 메모리 스트링의 단면도이다.
도 8의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 9의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 10의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 11의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 12의 (A) 및 (B)는 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 13은 메모리 스트링의 제작 방법을 설명하는 단면도이다.
도 14의 (A)는 메모리 스트링의 단면도이다. 도 14의 (B)는 메모리 스트링의 회로도이다.
도 15의 (A)는 메모리 스트링의 단면도이다. 도 15의 (B)는 메모리 스트링의 회로도이다.
도 16의 (A)는 메모리 스트링의 단면도이다. 도 16의 (B)는 메모리 스트링의 회로도이다.
도 17의 (A)는 결정 구조의 분류를 설명하는 도면이다. 도 17의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 17의 (C)는 CAAC-IGZO막의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 18의 (A) 및 (C)는 금속 산화물막의 성막 시퀀스를 나타낸 도면이다. 도 18의 (B)는 금속 산화물막의 제조 장치의 단면도이다.
도 19는 반도체 장치의 구성예를 설명하는 블록도이다.
도 20은 반도체 장치의 구성예를 설명하는 도면이다.
도 21은 복수의 기억 장치를 사용하여 정보 처리 시스템을 구축한 예를 설명하는 도면이다.
도 22의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 23은 CPU를 설명하는 블록도이다.
도 24의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 25의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 26의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 26의 (B)는 칩의 일례를 나타낸 사시도이고, 도 26의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 27의 (A) 내지 (J)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 28의 (A) 내지 (E)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 29의 (A) 내지 (C)는 전자 기기의 일례를 설명하는 도면이다.
도 30은 컴퓨터 시스템의 구성예를 설명하는 도면이다.
도 31은 IoT 네트워크의 계층 구조와 요구 사양의 경향을 나타낸 도면이다.
도 32는 공장 자동화(factory automation)의 이미지 도면이다.
아래에서 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 본 명세서에서 설명하는 각 도면에서 각 구성 요소의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한 본 명세서 등에서의 '제 1', '제 2' 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
트랜지스터는 반도체 소자의 일종이며, 전류 또는 전압의 증폭 및 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor) 또는 박막 트랜지스터(TFT: Thin Film Transistor) 등을 포함한다.
또한 '소스' 및 '드레인'의 기능은 상이한 극성의 트랜지스터를 채용하는 경우 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로, 본 명세서에서는 '소스' 및 '드레인'이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 '전기적으로 접속'에는 '어떠한 전기적 작용을 가지는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서 '어떠한 전기적 작용을 가지는 것'은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어 '어떠한 전기적 작용을 가지는 것'에는 전극 및 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 이 이외의 각종 기능을 가지는 소자 등이 포함된다.
또한 이하에서 "위", "아래" 등의 방향을 나타내는 표현은 기본적으로 도면의 방향에 맞추어 사용하는 것으로 한다. 그러나, 설명을 용이하게 하는 등의 목적으로 명세서 중의 "위" 또는 "아래"가 의미하는 방향이 도면과 일치하지 않는 경우가 있다. 일례로서는, 적층체 등의 적층 순서(또는 형성 순서) 등을 설명하는 경우에, 도면에서 상기 적층체가 제공되는 측의 면(피형성면, 지지면, 접착면, 평탄면 등)이 상기 적층체보다 위쪽에 위치하여도, 그 방향을 아래, 이와 반대의 방향을 위 등이라고 표현하는 경우가 있다.
또한 본 명세서 등에서 '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어 '도전층', '절연층'이라는 용어는 '도전막', '절연막'이라는 용어로 상호적으로 교환할 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 기억 장치에 대하여 설명한다. 본 발명의 일 형태의 기억 장치는 피형성면에 대하여 법선 방향으로 연장되는 메모리 스트링을 가진다. 메모리 스트링은 복수의 기억 소자(메모리 셀 또는 메모리 소자라고도 함)가 상기 법선 방향으로 연속된 구성을 가진다. 바꿔 말하면, 본 발명의 기억 장치는 복수의 기억 소자가 법선 방향으로 적층된 구성을 가진다. 그러므로 단위 면적당 데이터양을 크게 할 수 있어 대용량화를 실현할 수 있다.
본 발명의 일 형태에 따른 메모리 스트링(100)에 대하여 도면을 사용하여 설명한다. 메모리 스트링(100)은 3D-NAND형 기억 장치로서 기능하는 반도체 장치이다. 또한 도면에서는 X 방향, Y 방향, 및 Z 방향을 나타내는 화살표를 도시한 경우가 있다. X 방향, Y 방향, 및 Z 방향은 각각이 서로 교차하는 방향이다. 더 구체적으로는 X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교하는 방향이다. 본 명세서 등에서는 X 방향, Y 방향, 및 Z 방향 중 하나를 "제 1 방향" 또는 "첫 번째 방향"이라고 부르는 경우가 있다. 또한 다른 하나를 "제 2 방향" 또는 "두 번째 방향"이라고 부르는 경우가 있다. 또한 나머지 하나를 "제 3 방향" 또는 "세 번째 방향"이라고 부르는 경우가 있다. 본 실시형태에서는 도전층(101)의 상면과 수직인 방향을 Z 방향으로 한다.
[메모리 스트링의 구성예 1
도 1의 (A)는 Y 방향에서 본 경우의 메모리 스트링(100)의 단면도이다. 또한 도 1의 (A)에는 Z 방향으로 연장되는 메모리 스트링(100)의 중심축(131)을 나타내었다. 또한 도 1의 (B)는 메모리 스트링(100)의 등가 회로도이다. 메모리 스트링(100)은 복수의 트랜지스터(Tr)가 직렬로 접속된 구성을 가진다. 또한 도 2의 (A)는 도 1의 (A)에서 일점쇄선으로 나타낸 부분 A1-A2를 Z 방향에서 본 경우의 단면도이다. 도 2의 (B)는 도 1의 (A)에서 일점쇄선으로 나타낸 부분 B1-B2를 Z 방향에서 본 경우의 단면도이다.
메모리 스트링(100)은 기판(도시하지 않았음)의 위쪽에 배치된 도전층(101)과, m층(m은 2 이상의 정수(整數))의 절연층(102)과, n층(n은 2 이상의 정수)의 도전층(103)을 가진다. 절연층(102)과 도전층(103)은 기판의 위쪽에 교대로 적층된다. 도 1의 (A) 등에서는 첫 번째 절연층(102)을 절연층(102_1)이라고 나타내고, m번째 절연층(102)을 절연층(102_m)이라고 나타내었다. 마찬가지로, 첫 번째 도전층(103)을 도전층(103_1)이라고 나타내고, n번째 도전층(103)을 도전층(103_n)이라고 나타내었다. 또한 본 실시형태 등에서는 임의의 절연층(102)을 나타내는 경우에는 단순히 "절연층(102)"이라고 나타내었다. 마찬가지로, 임의의 도전층(103)을 나타내는 경우에는 단순히 "도전층(103)"이라고 나타내었다.
절연층(102)과 도전층(103)은 Y 방향으로 연장된다. 메모리 스트링(100)은 절연층(102)과 도전층(103)이 교대로 적층된 구조를 가진다. 예를 들어 도 1의 (A)에서는 도전층(101) 위에 절연층(102_1)이 제공되고, 절연층(102_1) 위에 도전층(103_1)이 제공되고, 도전층(103_1) 위에 절연층(102_2)이 제공되고, 절연층(102_2) 위에 도전층(103_2)이 제공되고, 도전층(103_2) 위에 절연층(102_3)이 제공되고, 절연층(102_3) 위에 도전층(103_3)이 제공되고, 도전층(103_3) 위에 절연층(102_4)이 제공되어 있다. 또한 도전층(103_n) 위에 절연층(102_m)이 제공되어 있다.
또한 메모리 스트링(100)은 도전층(104), 절연층(105), 구조체(110), 및 절연층(121)을 가진다. 구조체(110)는 Z 방향을 따라 연장된다. 또한 구조체(110)는 절연층(102_1) 내지 절연층(102_m) 및 도전층(103_1) 내지 도전층(103_n)을 관통하도록 도전층(101)과 도전층(104) 사이에 제공되어 있다. 즉, 구조체(110)는 절연층(102_1) 내지 절연층(102_m) 각각에 제공된 개구의 내측에 위치하는 부분을 가진다.
구조체(110)는 도전층(106), 절연층(111), 반도체층(112), 기능층(114), 및 절연층(115)을 포함하는 기둥 모양의 구조를 가진다. 구체적으로는, 도전층(106)이 중심축(131)을 따라 연장되고, 절연층(111)이 도전층(106)의 측면에 인접하여 제공되어 있다. 또한 반도체층(112)이 절연층(111)의 측면에 인접하여 제공되어 있다. 또한 기능층(114)이 반도체층(112)에 인접하여 제공되어 있다. 또한 절연층(115)이 기능층(114)에 인접하여 제공되어 있다. 도 2의 (A) 및 (B)에 나타낸 바와 같이 절연층(111), 반도체층(112), 기능층(114), 및 절연층(115)은 도전층(106)의 외측에 각각이 동심원상으로 제공되어 있다.
절연층(115)은 기능층(114)의 상면, 하면, 및 도전층(103) 측의 측면을 따라 제공되어 있다. 여기서 기능층(114)의 상면 및 하면은 Z 방향에 수직인 한 쌍의 면을 가리킨다. 또한 기능층(114)의 측면은 Z 방향에 평행한 면 중 하나 또는 복수를 가리킨다.
도 2의 (A) 및 (B)에서는 구조체(110)의 단면 형상이 원형인 경우를 나타내었지만, 구조체(110)의 단면 형상은 원형에 한정되지 않는다. 구조체(110)의 단면 형상은 타원형이어도 좋고, 삼각형이어도 좋고, 직사각형이어도 좋고, 오각형 이상의 다각형이어도 좋다. 또한 구조체(110)의 단면 형상의 윤곽은 곡선이어도 좋고, 직선과 곡선을 조합한 것이어도 좋다.
절연층(121)은 절연층(102_1) 내지 절연층(102_m)과 도전층(103_1) 내지 도전층(103_n)의 측면을 덮어 제공되어 있다. 도전층(104)은 절연층(102_m) 위에 제공되어 있다. 도전층(101) 및 도전층(104)은 반도체층(112)과 전기적으로 접속된다. 또한 도전층(101)은 도전층(106)과 전기적으로 접속된다. 따라서 도전층(106)과 반도체층(112)은 전기적으로 접속된다. 또한 절연층(105)은 절연층(102_m), 절연층(121), 및 도전층(104) 위에 제공되어 있다.
Z 방향에 수직인 방향에서 구조체(110)와 도전층(103)이 중첩되는 영역(교차부)이 트랜지스터(Tr)로서 기능한다. 따라서 Z 방향에 수직인 방향에서 구조체(110)와 도전층(103)이 중첩되는 영역(교차부)이 메모리 셀("기억 소자"라고도 함)로서 기능한다.
도전층(103)은 트랜지스터(Tr)의 게이트로서 기능한다. 도 1의 (A)에 나타낸 메모리 스트링(100)은 구조체(110)와 도전층(103)이 중첩되는 영역(교차부)을 n개 가진다. 따라서 도 1의 (A)에 나타낸 메모리 스트링(100)은 n개의 트랜지스터(Tr)를 가진다. 그러므로 도 1의 (A)에 나타낸 메모리 스트링(100)은 n개의 메모리 셀을 가진다. 또한 도전층(106)은 트랜지스터(Tr)의 백 게이트로서 기능할 수 있다. 또한 도전층(106)은 불필요하면 제공하지 않아도 된다. 그 경우에는 중심축(131)을 절연층(111)의 내측에 위치하도록 형성하면 좋다.
도 2의 (A)는 Z 방향에서 본 경우의 메모리 스트링(100)에서의 트랜지스터(Tr)의 단면도에 상당한다.
도 1의 (A)에서는 첫 번째 트랜지스터(Tr)를 트랜지스터(Tr_1)라고 나타내고, n번째 트랜지스터(Tr)를 트랜지스터(Tr_n)라고 나타내었다. 또한 본 실시형태 등에서 임의의 트랜지스터(Tr)를 나타내는 경우에는, 단순히 "트랜지스터(Tr)"라고 나타낸다.
일반적으로 전하 축적층에 전하를 유지함으로써 데이터의 저장을 수행하는 메모리 셀은 차단층, 전하 축적층, 터널층, 반도체층의 적층 구성을 가진다. 이와 같은 메모리 셀은 제어 게이트에서 반도체층까지의 적층 구성에 따라, 다양한 명칭으로 불리는 경우가 있다. 예를 들어 제어 게이트, 차단층, 전하 축적층, 터널층, 반도체층이 금속, 산화물, 질화물, 산화물, 반도체로 구성된 경우에는, MONOS(Metal Oxide Nitride Oxide Semiconductor)형 메모리 셀이라고 불린다.
본 발명의 일 형태에 따른 트랜지스터(Tr)는 메모리 셀로서 기능한다. 메모리 스트링(100)은 n개의 메모리 셀을 포함하는 NAND형 기억 장치로서 기능한다.
도 1의 (A) 등에 나타낸 메모리 셀은 상기 터널층을 가지지 않는 경우의 예이다. 도전층(103)은 메모리 셀 제어 게이트로서 기능한다. 또한 기능층(114)은 전하 축적층으로서 기능하고, 절연층(115)은 차단층으로서 기능한다. 즉, 메모리 셀은 제어 게이트 측에 차단층이 제공된 구성을 가진다.
도 1의 (B)에 나타낸 바와 같이, 트랜지스터(Tr)의 게이트는 배선(CG)과 전기적으로 접속된다. 도 1의 (B)에서는, 트랜지스터(Tr_1)의 게이트와 전기적으로 접속되는 배선(CG)을 배선(CG_1)이라고 나타내었다. 또한 도전층(103)의 일부 또는 모두가 배선(CG)으로서 기능하여도 좋다. 또한 배선(CG)은 "제어 게이트" 또는 "제어 게이트 배선"이라고도 한다.
또한 트랜지스터(Tr_2) 내지 트랜지스터(Tr_n-1) 중 인접한 트랜지스터(Tr)에서, 한쪽 트랜지스터(Tr)의 소스와 다른 쪽 트랜지스터(Tr)의 드레인이 전기적으로 접속된다.
또한 트랜지스터(Tr_1)의 소스 및 드레인 중 한쪽은 배선(SL)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(Tr_2)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(Tr_n)의 소스 및 드레인 중 한쪽은 배선(BL)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(Tr_n-1)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 도전층(101)은 배선(SL)과 전기적으로 접속되고, 도전층(104)은 배선(BL)과 전기적으로 접속된다. 또한 도전층(101)이 배선(SL)으로서 기능하여도 좋고 도전층(104)이 배선(BL)으로서 기능하여도 좋다.
또한 트랜지스터(Tr)(트랜지스터(Tr_1) 내지 트랜지스터(Tr_n))의 백 게이트는 배선(BGL)을 통하여 배선(SL)과 전기적으로 접속된다. 또한 도전층(106)은 배선(BGL)으로서 기능할 수 있다.
기능층(114)은 강유전성, 반강유전성, 또는 페리유전성(ferrielectricity)을 나타내는 것이 바람직하다. 특히, 기능층(114)은 자발 분극을 나타내는 강유전성 또는 페리유전성을 나타내는 것이 바람직하다.
유전체에 전계가 가해지면 유전체 내부에 양전하를 띤 부분과 음전하를 띤 부분이 생긴다. 이와 같은 현상을 "분극"이라고 한다. 전계가 없어지면 분극이 소실되는 유전체를 "상유전체"라고 하고, 전계가 없어져도 분극이 남는 유전체를 "강유전체"라고 한다. 또한 전계가 없어져도 남는 분극을 자발 분극이라고 부른다.
또한 본 명세서 등에서는 자발 분극이 발생하는 유전체를, 넓은 의미에서 강유전체라고 부르기로 한다. 따라서 본 명세서 등에서는 특별히 언급이 없는 한, 페리유전성을 나타내는 유전체(페리유전체(ferrielectric))도 넓은 의미에서 강유전체에 포함되는 것으로 한다.
기능층(114)에 강유전성을 나타낼 수 있는 재료를 사용한다. 강유전성을 나타낼 수 있는 재료로서는 산화 하프늄, 산화 지르코늄, 또는 산화 하프늄에 원소 J1(원소 J1은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)을 첨가한 재료 등이 있다.
또한 기능층(114)으로서 PbTiOX(X는 0보다 큰 실수), 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 연(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등의 페로브스카이트 구조를 가지는 압전성 세라믹을 사용하여도 좋다.
또한 기능층(114)으로서 폴리플루오린화 바이닐리덴("PVDF"라고도 함) 또는 플루오린화 바이닐리덴("VDF"라고도 함)과 트라이플루오로에틸렌("TrFE"라고도 함)의 공중합체 등, 유기 강유전체를 사용하여도 좋다.
또한 강유전성을 나타낼 수 있는 재료로서는 예를 들어 위에서 열거한 재료 중에서 선택된 복수의 재료로 이루어지는 혼합물 또는 화합물을 사용할 수 있다. 또는 기능층(114)을, 위에서 열거한 재료 중에서 선택된 복수의 재료로 이루어지는 적층 구조로 할 수 있다.
강유전성을 나타낼 수 있는 재료 중에서도 산화 하프늄("HfOX" 또는 "HO"라고도 함), 또는 산화 하프늄 및 산화 지르코늄을 가지는 재료("HfZrOX" 또는 "HZO"라고도 함)는 수nm의 박막으로 가공하여도 강유전성을 나타낼 수 있기 때문에 바람직하다. HO 또는 HZO를 사용함으로써 기능층(114)의 막 두께를 100nm 이하, 바람직하게는 50nm 이하, 더 바람직하게는 20nm 이하, 더욱 바람직하게는 10nm 이하로 할 수 있다.
또한 강유전성을 나타낼 수 있는 재료로서 HfZrOX를 사용하는 경우, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 특히 열 ALD법을 사용하여 성막하는 것이 바람직하다. 또한 열 ALD법을 사용하여 강유전성을 나타낼 수 있는 재료를 성막하는 경우, 전구체로서는 탄화수소(Hydro Carbon, HC라고도 함)를 포함하지 않는 재료를 사용하는 것이 적합하다. 강유전성을 나타낼 수 있는 재료 중에 수소 및 탄소 중 어느 한쪽 또는 양쪽이 포함되면 강유전성을 나타낼 수 있는 재료의 결정화가 저해되는 경우가 있다. 그러므로 상술한 바와 같이 탄화수소를 포함하지 않는 전구체를 사용함으로써, 강유전성을 나타낼 수 있는 재료 중의 수소 및 탄소 중 어느 한쪽 또는 양쪽의 농도를 저감시키는 것이 바람직하다. 탄화수소를 포함하지 않는 전구체로서는 예를 들어 염소계 재료가 있다. 또한 강유전성을 나타낼 수 있는 재료로서 산화 하프늄 및 산화 지르코늄을 가지는 재료(HfZrOx)를 사용하는 경우, 전구체로서는 HfCl4 및/또는 ZrCl4를 사용하면 좋다.
또한 강유전성을 나타낼 수 있는 재료를 사용한 막을 성막하는 경우, 막 중의 불순물, 여기서는 수소, 탄화수소, 및 탄소 중 적어도 하나 이상을 철저하게 배제함으로써, 강유전성을 가지는 고순도 진성의 막을 형성할 수 있다. 또한 강유전성을 가지는 고순도 진성의 막과 후술하는 실시형태에 나타내는 고순도 진성의 산화물 반도체는 제조 공정의 정합성이 매우 높다. 따라서 생산성이 높은 반도체 장치의 제작 방법을 제공할 수 있다.
강유전성을 나타낼 수 있는 재료의 불순물 농도는 낮은 것이 바람직하다. 특히, 수소(H) 및 탄소(C)의 농도가 낮을수록 바람직하다. 구체적으로는, 강유전성을 나타낼 수 있는 재료의 수소 농도는 5×1020atoms/cm3 이하가 바람직하고, 1×1020atoms/cm3 이하가 더 바람직하다. 또한 강유전성을 나타낼 수 있는 재료의 탄소 농도는 5×1019atoms/cm3 이하가 바람직하고, 1×1019atoms/cm3 이하가 더 바람직하다. 한편으로 강유전성을 나타낼 수 있는 재료에, 분극 상태를 제어하기 위한 도펀트(대표적으로는 실리콘, 탄소 등)를 첨가하여도 좋다. 이 경우, 도펀트로서 탄소를 첨가하는 수단 중 하나로서 전구체에 탄화수소를 포함하는 재료를 사용한 형성 방법을 사용하여도 좋다.
또한 강유전성을 나타낼 수 있는 재료로서 HfZrOX를 사용하는 경우, 열 ALD법을 사용하여 산화 하프늄과 산화 지르코늄을 1:1의 조성이 되도록 번갈아 성막하는 것이 바람직하다.
또한 강유전성을 나타낼 수 있는 재료의 결정 구조는 특별히 한정되지 않는다. 예를 들어, 강유전성을 나타낼 수 있는 재료의 결정 구조로서는 입방정계, 정방정계, 직방정계, 및 단사정계 중에서 선택되는 어느 하나 또는 복수로 하면 좋다. 특히 강유전성을 나타낼 수 있는 재료가 직방정계의 결정 구조를 가지면 강유전성이 발현하기 때문에 바람직하다. 또는 강유전성을 나타낼 수 있는 재료로서 비정질 구조와 결정 구조를 가지는 복합 구조로 하여도 좋다.
또한 강유전성을 나타낼 수 있는 재료의 결정 구조는 중심 대칭성을 가지지 않고, 또한 극성을 나타낼 수 있는 결정 구조이면 좋다. 그러므로 직방정계에 한정되지 않고, 입방정계 이외의 결정계를 취할 수 있다.
본 실시형태 등에서는 강유전성을 나타낼 수 있는 재료로 형성한 층을 "강유전체층"이라고도 한다. 강유전체층은 히스테리시스 특성을 가진다. 도 3은 히스테리시스 특성의 일례를 나타낸 그래프이다. 히스테리시스 특성은 강유전체층을 유전체로서 사용한 용량 소자로 측정할 수 있다. 도 3에서 가로축은 강유전체층에 인가하는 전압(전계)을 나타낸다. 상기 전압은 강유전체층을 유전체로서 사용한 용량 소자의, 한쪽 전극과 다른 쪽 전극의 전위차이다. 또한 상기 전위차를 강유전체층의 두께로 나누면 전계 강도가 도출된다.
도 3에서, 세로축은 강유전체층의 분극을 나타낸다. 분극이 양인 경우에는 강유전체층 내의 양전하가 용량 소자의 한쪽 전극 측으로 치우치고, 음전하가 용량 소자의 다른 쪽 전극 측으로 치우치는 것을 나타낸다. 한편으로 분극이 음인 경우에는 강유전체층 내의 음전하가 용량 소자의 한쪽 전극 측으로 치우치고, 양전하가 용량 소자의 다른 쪽 전극 측으로 치우치는 것을 나타낸다.
또한 도 3에서 음전하가 용량 소자의 한쪽 전극 측으로 치우치고, 양전하가 용량 소자의 다른 쪽 전극 측으로 치우치는 경우에 그래프의 세로축에 나타낸 분극을 양으로 하고, 양전하가 용량 소자의 한쪽 전극 측으로 치우치고, 음전하가 용량 소자의 다른 쪽 전극 측으로 치우치는 경우에 그래프의 세로축에 나타낸 분극을 음으로 하여도 좋다.
도 3에 나타낸 바와 같이, 강유전체층의 히스테리시스 특성은 곡선(51)과 곡선(52)으로 나타낼 수 있다. 곡선(51)과 곡선(52)의 2개의 교점에서의 각각의 전압을, 포화 분극 전압 VSP, 포화 분극 전압 -VSP라고 부른다.
강유전체층에 -VSP 이하의 전압을 인가한 후, 강유전체층에 인가하는 전압을 높이면 강유전체층의 분극은 곡선(51)을 따라 증가된다. 한편으로 강유전체층에 VSP 이상의 전압을 인가한 후, 강유전체층에 인가하는 전압을 낮추면 강유전체층의 분극은 곡선(52)을 따라 감소된다. 또한 VSP를 "양의 포화 분극 전압" 또는 "제 1 포화 분극 전압"이라고 부르고, -VSP를 "음의 포화 분극 전압" 또는 "제 2 포화 분극 전압"이라고 부르는 경우가 있다. 제 1 포화 분극 전압의 절댓값과 제 2 포화 분극 전압의 절댓값은 같아도 되고 달라도 된다.
여기서 강유전체층의 분극이 곡선(51)을 따라 변화할 때 분극이 0이 되는 전압을 보자 전압(coercive voltage) Vc라고 부른다. 또한 강유전체층의 분극이 곡선(52)을 따라 변화할 때 분극이 0이 되는 전압을 보자 전압 -Vc라고 부른다. Vc의 값 및 -Vc의 값은 -VSP와 VSP 사이의 값이다. 또한 Vc를 "양의 보자 전압" 또는 "제 1 보자 전압"이라고 부르고, -Vc를 "음의 보자 전압" 또는 "제 2 보자 전압"이라고 부르는 경우가 있다. 제 1 보자 전압의 절댓값과 제 2 보자 전압의 절댓값은 같아도 되고 달라도 된다.
또한 강유전체층에 보자 전압을 초과하는 전압이 인가되면, 강유전체층의 분극이 반전되기 쉬워진다. 강유전체 트랜지스터(FeFET: Ferroelectric FET)에서 게이트 절연층으로서 기능하는 강유전체층의 분극이 반전되지 않도록 하려면 게이트와 소스 사이에 인가하는 전압("게이트 전압" 또는 "Vg"라고도 함)을 -Vc 이상 Vc 이하로 하면 좋다. 보자 전압의 절댓값은 큰 것이 바람직하다.
따라서 분극 반전을 이용하여 노멀리 온형으로 한 트랜지스터의 문턱 전압 VthD와, 노멀리 오프형으로 한 트랜지스터의 문턱 전압 VthE의 차이는 -Vc 이상 Vc 이하가 된다.
또한 강유전체층에 전압이 인가되지 않을 때(전압이 0V일 때)의 분극의 최댓값을 "잔류 분극 Pr"라고 부르고, 최솟값을 "잔류 분극 -Pr"라고 부른다. 또한 잔류 분극 Pr와 잔류 분극 -Pr의 차이의 절댓값을 "잔류 분극 2Pr"라고 부른다. 잔류 분극 2Pr가 클수록 분극의 반전에 따른 문턱 전압의 변동폭이 커진다. 따라서 잔류 분극 2Pr는 클수록 바람직하다.
메모리 스트링(100)을 구성하는 트랜지스터(Tr)는 강유전체 트랜지스터로서 기능한다. 강유전체 트랜지스터는 게이트 절연층으로서 기능하는 절연층에 강유전체를 사용한 트랜지스터이다. 강유전체 트랜지스터는 게이트에 일정 이상의 전압을 인가함으로써 문턱 전압을 변화시킬 수 있다.
메모리 스트링(100)을 구성하는 트랜지스터(Tr)에 강유전체 트랜지스터를 사용함으로써 NAND형 강유전체 메모리를 실현할 수 있다. 또한 메모리 스트링(100)에서는 도전층(106)을 생략하여도 좋다.
트랜지스터(Tr)가 가지는 반도체층(112)은 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘 또는 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 산화물 반도체, 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다.
또한 반도체층(112)은 촉매 원소를 사용하여 결정성을 높인 반도체이어도 좋다. 촉매 원소로서는 니켈(Ni), 철(Fe), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au), 저마늄(Ge) 등의 금속 원소 중에서 선택된 원소를 사용하면 좋다.
예를 들어 반도체층(112)으로서 비정질 실리콘을 형성하고, 촉매 원소로서 니켈을 첨가하고, 가열 처리를 수행함으로써 결정성을 높여도 좋다. 촉매 원소는 실리콘과 결합하여 실리사이드를 형성한다. 또한 촉매 원소는 비정질 상태 등의 결함이 많은 부분과 결합하기 쉽다. 그러므로 실리사이드에 포함되는 촉매 원소는 비정질 상태의 실리콘과 반응하여 새로운 실리사이드를 형성한다. 이와 같이 하여 실리사이드가 이동하면서 결정화가 진행된다. 또한 촉매 원소를 15족 원소 또는 13족 원소 등의 불순물 원소를 포함하는 반도체에 도달시킴으로써, 촉매 원소가 다시 확산되는 것을 억제할 수 있다.
또한 반도체층(112)에 촉매 원소로서 니켈을 첨가하였을 때, 반도체층(112) 내에 니켈 원소의 농도 구배가 발생하는 경우가 있다. 예를 들어 트랜지스터의 채널로서 기능하는 영역은 다른 영역(예를 들어 소스 영역 및 드레인 영역)보다 니켈 농도가 낮은 경우가 있다. 바꿔 말하면 소스 영역 및 드레인 영역은 채널로서 기능하는 영역보다 니켈 농도가 높은 경우가 있다.
반도체층(112)은 트랜지스터(Tr)의 채널이 형성되는 반도체층으로서 기능한다. 트랜지스터(Tr)에 사용하는 반도체층은 적층이어도 좋다. 반도체층을 적층하는 경우에는 각각 다른 결정 상태를 가지는 반도체 재료를 사용하여도 좋고, 각각 다른 반도체 재료를 사용하여도 좋다.
트랜지스터(Tr)는 채널이 형성되는 반도체층에 금속 산화물의 일종인 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)인 것이 바람직하다. 산화물 반도체는 밴드 갭이 2eV 이상이기 때문에, 오프 전류가 매우 낮다. 따라서 메모리 스트링(100)의 소비 전력을 절감할 수 있다. 그러므로 메모리 스트링(100)을 포함하는 반도체 장치의 소비 전력을 절감할 수 있다.
또한 OS 트랜지스터를 포함하는 메모리 셀을 "OS 메모리"라고 부를 수 있다. 또한 상기 메모리 셀을 포함하는 메모리 스트링(100)도 "OS 메모리"라고 부를 수 있다.
또한 OS 트랜지스터는 채널이 형성되는 반도체층에 다결정 실리콘을 사용한 트랜지스터보다 온 저항을 낮게 할 수 있다. 즉 바디부의 도전성을 높일 수 있다. 트랜지스터(Tr)로서 OS 트랜지스터를 사용함으로써, 메모리 스트링(100)의 동작 속도를 높일 수 있다. 또한 여기서 바디부란, 메모리 스트링을 구성하는 트랜지스터의 채널 또는 소스/드레인으로서 기능하는 반도체층(예를 들어 반도체층(112))을 가리킨다.
또한 다결정 실리콘을 사용한 트랜지스터는 결정립계에 기인하는 문턱 전압의 편차가 관찰되지만, OS 트랜지스터는 결정립계의 영향이 적어, 문턱 전압의 편차가 작다. 그러므로 트랜지스터(Tr)로서 OS 트랜지스터를 사용함으로써, 메모리 스트링(100)에서는 문턱 전압의 편차에 기인하는 오동작이 억제될 수 있다.
또한 OS 트랜지스터는 고온 환경하에서도 동작이 안정적이고, 특성의 변동이 적다. 예를 들어 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경 온도하에서도 오프 전류가 거의 증가하지 않는다. 또한 고온 환경하에서도 온 전류가 저하되기 어렵다. 따라서 OS 메모리를 포함하는 메모리 스트링(100)은 고온 환경하에서도 동작이 안정적이고, 높은 신뢰성이 얻어진다. 또한 OS 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 메모리 스트링(100)을 구성하는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 고온 환경하에서도 동작이 안정적이고, 신뢰성이 양호한 메모리 스트링(100)을 실현할 수 있다. 따라서 메모리 스트링(100)을 포함하는 반도체 장치의 신뢰성을 높일 수 있다.
OS 메모리를 포함하는 NAND형 기억 장치를 "OS NAND형" 또는 "OS NAND형 기억 장치"라고도 할 수 있다. 또한 OS 메모리를 포함하는 3D-NAND형 기억 장치를 "3D OS NAND형" 또는 "3D OS NAND형 기억 장치"라고도 할 수 있다. 따라서 본 발명의 일 형태에 따른 메모리 스트링(100)은 3D OS NAND형 기억 장치라고 할 수 있다.
또한 메모리 스트링(100)을 사용한 반도체 장치의 기억 용량을 늘리고자 하는 경우에는, 복수의 메모리 스트링(100)을 격자무늬 형상(도 4의 (A) 참조) 또는 새발 격자무늬 형상(도 4의 (B) 참조)으로 제공하면 좋다. 도 4의 (A) 및 (B)는 도 2의 (A)에 상당하는 단면도이다.
[변형예 1]
이하에서는 상술한 것과 구성의 일부가 다른 메모리 스트링의 구성예에 대하여 설명한다.
[변형예 1-1]
도 5의 (A)는 메모리 스트링의 일부의 단면도를 나타낸 것이다.
도 5의 (A)에 나타낸 구성은 도 1의 (A)에 예시한 구성과 비교하여 절연층(116)을 가지는 점에서 주로 상이하다.
절연층(116)은 기능층(114)과 반도체층(112) 사이에 제공된다. 또한 절연층(116)은 도전층(106)을 중심으로 하여 동심원상으로 배치되어 있다.
절연층(116)에는 예를 들어 질화물을 사용하는 것이 바람직하다. 예를 들어 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄, 질화 하프늄, 또는 질화산화 하프늄 등의 질화물을 사용하는 것이 바람직하다. 특히, 실리콘의 질화물인 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
또한 절연층(116)에는 질화물에 한정되지 않고, 질화물 이외의 절연성 재료를 사용할 수도 있다. 예를 들어 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 등의 산화물을 사용하여도 좋다.
절연층(116)을 제공함으로써 도전층(103)에서 반도체층(112)으로 흐르는 누설 전류를 저감할 수 있다. 이로써 메모리 셀을 구동시키는 경우의 소비 전력을 저감할 수 있다.
[변형예 1-2]
도 5의 (B)에 나타낸 구성은 도 1의 (A)에 예시한 구성과 비교하여 절연층(115)을 가지지 않는 점에서 주로 상이하다.
도 5의 (B)에서는 기능층(114)의 상면 및 하면이 각각 절연층(102)에 접하여 제공되어 있다. 또한 기능층(114)의 측면이 도전층(103)에 접하여 제공되어 있다.
절연층(115)을 가지지 않으면 도전층(103)과 반도체층(112) 사이에 전압을 인가하였을 때 기능층(114)에 가해지는 전계 강도를 높일 수 있다. 이로써 메모리 셀을 구동하기 위한 전압을 저감할 수 있어 바람직하다.
[변형예 1-3]
도 5의 (C)에 나타낸 구성은 도 5의 (B)에 예시한 구성에 도 5의 (A)에 예시한 절연층(116)을 추가한 것이다. 이와 같은 구성으로 함으로써 메모리 셀의 누설 전류를 저감할 수 있다.
[메모리 스트링의 구성예 2]
도 6의 (A)는 메모리 스트링(100A)의 단면도를 나타낸 것이다. 또한 도 6의 (B)는 메모리 스트링(100A)의 등가 회로도이다.
메모리 스트링(100A)은 구조체(110) 대신 구조체(110A)를 가진다. 구조체(110A)는 구조체(110)가 가지는 도전층(106), 절연층(111), 및 반도체층(112) 대신 도전층(141) 및 절연층(142)을 가진다. 또한 중심축(131)은 절연층(142)을 통과한다.
도전층(141)은 절연층(142)의 측면에 인접하여 제공되어 있다. 도전층(141)은 절연층(142)의 외측에서 동심원상으로 제공되어 있다.
Z 방향에 수직인 방향에서, 구조체(110A)와 도전층(103)이 중첩되는 영역(교차부)이 기억 소자(FTJ)로서 기능한다. 도 6의 (A) 및 (B)에 나타낸 예에서는 메모리 스트링(100A)에서 n개의 기억 소자(FTJ)가 적층되어 있다.
기능층(114)은 도전층(141)과 도전층(103)에 끼워진 구성을 가진다. 또한 기능층(114)과 도전층(103) 사이에는 절연층(115)이 제공된다. 그러므로 기억 소자(FTJ)는 MFIM(Metal Ferroelectrics Insulator Metal) 구조를 가진다고도 할 수 있다.
도전층(141)에는 다양한 도전성 재료를 사용할 수 있다. 예를 들어 금속막, 합금막, 도전성 산화물막, 및 도전성 질화물막 등의 도전막을 단층으로 또는 적층으로 사용할 수 있다.
도전성 산화물막에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 금속 산화물을 적용할 수도 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 이 결과 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
기억 소자(FTJ)는 강유전 터널 접합(FTJ: Ferroelectric Tunnel Junction) 메모리로서 기능한다. FTJ 메모리는 적어도 강유전체층을 가지는 용량 소자(강유전 커패시터)를 사용함으로써 제작되는, 터널 접합을 이용한 비휘발성 기억 소자(강유전체 메모리)이다. FTJ 메모리는 작은 점유 면적, 고속 동작 가능, 비파괴 판독 가능 등의 특장을 가진다. 또한 FTJ 메모리는 터널 접합을 이용하고 용량 소자로서의 기능과 다이오드로서의 기능을 가지는 소자 구성을 가지므로, 고밀도화할 수 있다. 따라서 기억 용량이 큰 기억 장치를 실현할 수 있다. FTJ 메모리는 강유전체층을 가지는 터널 접합 소자를 가진다고도 할 수 있다.
FTJ 메모리는 강유전체의 자발 분극의 방향에 따라 한 쌍의 전극 사이에 흐르는 전류가 변화하는 것을 이용한 기억 소자이다. 그러므로 FTJ 메모리는 저항 변화형 메모리라고 할 수도 있다.
[변형예 2]
이하에서는 상기 메모리 스트링(100A)과는 구성의 일부가 서로 다른 구성예에 대하여 설명한다.
[변형예 2-1]
도 7의 (A)는 메모리 스트링의 일부의 단면도를 나타낸 것이다.
도 7의 (A)에 나타낸 구성은 도 6의 (A)에 예시한 구성에 절연층(116)을 적용한 경우의 예이다. 절연층(116)에 대해서는 상기 변형예 1-1을 원용할 수 있다.
절연층(116)을 제공함으로써 도전층(103)에서 도전층(141)으로 흐르는 누설 전류를 저감할 수 있다. 이로써 메모리 셀을 구동시키는 경우의 소비 전력을 저감할 수 있다.
[변형예 2-2]
도 7의 (B)에 나타낸 구성은 도 6의 (A)에 예시한 구성과 비교하여 절연층(115)을 가지지 않는 점에서 주로 상이하다.
절연층(115)을 제공하지 않기 때문에 제작 공정을 간략화할 수 있어, 제조 비용을 삭감하고 제조 수율을 향상시킬 수 있다.
또한 도 7의 (B)에 나타낸 구성으로 하는 경우, 도전층(103)과 도전층(141)에는 일함수가 서로 다른 도전성 재료를 선택하여 사용하는 것이 바람직하다.
[변형예 2-3]
도 7의 (C)에 나타낸 구성은 도 7의 (B)에 예시한 구성에 도 7의 (A)에 예시한 절연층(116)을 추가한 것이다. 이와 같은 구성으로 함으로써, 메모리 셀의 누설 전류를 저감할 수 있다.
[메모리 스트링의 제작 방법의 예]
이하에서는 본 발명의 일 형태의 메모리 스트링의 제작 방법의 일례에 대하여 설명한다. 여기서는 도 1의 (A)에서 예시한 메모리 스트링(100)을 예로 들어 설명한다.
우선 도 8의 (A)에 나타낸 바와 같이, 절연층(102)과 도전층(103)을 적층시킨 적층체를 제작한다. i번째(i는 1 이상의 정수) 절연층(102_i)은 기판(도시하지 않았음)의 위쪽에 배치되고, 도전층(103_i)은 그 위쪽에 적층되어 있다.
절연층(102)으로서는 물 또는 수소 등의 불순물의 농도가 저감된 재료인 것이 바람직하다. 예를 들어 절연층(102)의 수소 분자의 단위 면적당 이탈량은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy))에 있어서 50℃ 이상 500℃ 이하의 범위에서 2×1015molecules/cm2 이하, 바람직하게는 1×1015molecules/cm2 이하, 더 바람직하게는 5×1014molecules/cm2 이하이면 좋다. 또한 절연층(102)에는 가열에 의하여 산소가 방출되는 절연층을 사용하여도 좋다. 다만, 절연층(102)에 적용할 수 있는 재료는 상술한 것에 한정되지 않는다.
또한 절연층(102)은 복수의 절연층의 적층 구조를 가져도 좋다. 예를 들어, 절연층(102)을 산화 하프늄과 산화질화 실리콘의 적층으로 하여도 좋다. 또는 산화 실리콘과 질화 실리콘의 적층으로 하여도 좋다. 절연층(102)을 구성하는 복수의 절연층 중 도전층(103)에 접하는 절연층으로서는, 산소의 투과를 억제하는 기능을 가지는 절연층을 사용하는 것이 바람직하다.
다음으로 적층체 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 마스크로서 사용한 에칭 처리에 의하여 절연층(102) 및 도전층(103)에 개구(145)를 형성한다(도 8의 (B) 참조).
레지스트 마스크는 예를 들어 리소그래피법, 인쇄법, 잉크젯법 등을 적절히 사용하여 형성할 수 있다. 레지스트 마스크를 잉크젯법에 의하여 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 비용을 삭감할 수 있는 경우가 있다. 또한 에칭 처리에는 드라이 에칭법 및 웨트 에칭법 중 어느 쪽을 사용하여도 좋고, 양쪽을 사용하여도 좋다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
또한 리소그래피법에 의하여 레지스트 마스크를 형성하는 경우, 우선 레지스트를 형성하고, 다음에 포토마스크를 통하여 상기 레지스트를 노광한다. 다음으로 노광된 영역을 현산액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다.
상기 레지스트 마스크를 통하여 에칭 처리를 함으로써 도전층, 반도체층, 또는 절연층 등을 원하는 형상으로 가공할 수 있다. 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채우고 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신 전자 빔 또는 이온 빔 등의 빔을 사용하여도 좋다. 또한 전자 빔 또는 이온 빔 등의 빔을 사용하는 경우에는 포토 마스크는 불필요하다. 또한 레지스트 마스크는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 웨트 에칭 처리 후에 드라이 에칭 처리를 실시함으로써 제거할 수 있다.
또한 레지스트 마스크 대신 절연체 또는 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전막 위에 하드 마스크 재료가 되는 절연막 또는 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다.
드라이 에칭법에 의한 에칭 처리를 수행하기 위한 드라이 에칭 장치로서는, 예를 들어 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽 전극에 고주파 전원을 인가하는 구성을 가져도 된다. 또는 평행 평판형 전극의 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 상이한 주파수의 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
다음으로 개구(145)의 측면에 노출된 도전층(103)의 일부를 에칭하여 개구(145)의 측면에서 도전층(103)을 후퇴시킨다(도 9의 (A) 참조). 도전층(103)의 에칭은 절연층(102)과 선택비를 취할 수 있는 조건에서 수행하면 좋다.
도전층(103)의 에칭에는 등방성 에칭법을 사용할 수 있다. 예를 들어 웨트 에칭 처리 또는 등방성 플라스마 에칭 처리를 사용할 수 있다. 특히, 웨트 에칭 처리를 사용하는 것이 바람직하다.
다음으로 개구(145)의 측면을 따라 절연층(115)을 형성한다(도 9의 (B) 참조). 개구(145) 내에서 노출된 절연층(102) 및 도전층(103)의 표면은 절연층(115)으로 덮인다. 절연층(115)에는 상술한 절연성 재료를 사용할 수 있지만, 예를 들어 질화 실리콘 또는 산화 실리콘 등의 절연성 재료를 사용할 수 있다. 특히, 질화 실리콘을 사용하는 것이 바람직하다. 또한 절연층(115)은 복수의 절연층의 적층 구조를 가져도 좋다.
다음으로 절연층(115)의 표면을 따라 기능층(114)을 형성한다(도 10의 (A) 참조). 기능층(114)은 절연층(115)의 상면의 오목부를 매립하도록 형성된다.
절연층(115) 및 기능층(114)은 피복성이 우수한 성막 방법을 사용하여 형성하는 것이 바람직하다. 예를 들어, ALD법을 사용하여 형성하는 것이 바람직하다. 특히, 열 ALD법을 사용하여 성막함으로써, 절연층(115) 및 기능층(114)을 우수한 피복성으로 성막할 수 있을 뿐만 아니라 절연층(115) 및 기능층(114)에 포함되는 불순물을 효과적으로 저감할 수 있다.
다음으로 개구(145) 내의 절연층(115) 및 기능층(114)의 일부를 에칭한다. 절연층(115) 및 기능층(114)은 Z 방향에서 본 경우에 절연층(102)과 중첩되는 부분 이외를 에칭한다(도 10의 (B) 참조).
도 10의 (B)에 나타낸 바와 같이, 개구(145)의 내벽은 절연층(102), 절연층(115), 및 기능층(114) 각각의 측면으로 구성되어 있다. 이때 절연층(102), 절연층(115), 및 기능층(114) 각각의 표면 사이에서 단차가 생기지 않도록 에칭되는 것이 바람직하다. 이로써 나중에 형성되는 반도체층(112) 등의 피형성면을 평탄하게 할 수 있어, 반도체층(112) 등의 막 내의 결함 생성을 억제할 수 있다.
이어서, 개구(145)의 내벽을 따라 반도체층(112)을 형성한다(도 11의 (A) 참조). 여기서는 반도체층(112)에 산화물 반도체를 사용한다.
반도체층(112)에 사용하는 반도체 재료로서 예를 들어 In:Ga:Zn=4:2:3, In:Ga:Zn=1:1:1, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:3, 또는 In:Ga:Zn=10:1:3의 조성 및 이들 근방의 조성을 가지는 금속 산화물을 사용하여도 좋다. 또한 반도체층(112)에 사용하는 반도체 재료로서, In:Zn=5:1 또는 In:Zn=10:1의 조성 및 이들 근방의 조성을 가지는 금속 산화물을 사용하여도 좋다. 또한 반도체층(112)에 산화 인듐을 사용하여도 좋다.
또한 반도체층(112)을 복수 층의 적층 구조로 하여도 좋다. 예를 들어, 반도체층(112)은 In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:2, 또는 In:Ga:Zn=1:1:1의 조성 및 그 근방의 조성을 가지는 금속 산화물과, In:Ga:Zn=4:2:3, In:Ga:Zn=1:1:1, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:3, 또는 In:Ga:Zn=10:1:3의 조성 및 그 근방의 조성을 가지는 금속 산화물의 적층으로 하여도 좋다.
또한 반도체층(112)은 2층의 In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:2, 또는 In:Ga:Zn=1:1:1의 조성 및 그 근방의 조성을 가지는 금속 산화물 사이에 In: Ga:Zn=4:2:3, In:Ga:Zn=1:1:1, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:3, 또는 In:Ga:Zn=10:1:3의 조성 및 그 근방의 조성을 가지는 금속 산화물을 끼운 3층 구조로 하여도 좋다.
또한 메모리 셀의 제작 공정 중에서는 반도체층(112)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는 예를 들어 100℃이상 600℃ 이하, 더 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 분위기, 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이에 의하여 반도체층(112)에 산소를 공급함으로써 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 질소 가스 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 반도체층(112)에 산소를 공급하는 처리("가산소화 처리"라고도 함)를 수행함으로써 반도체층(112) 내의 산소 결손을, 공급된 산소에 의하여 수복(修復)하는 반응, 바꿔 말하면 "VO+O→null"이라는 반응을 촉진시킬 수 있다. 또한 반도체층(112) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여 반도체층(112) 내에 잔존한 수소가 산소 결손과 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한 산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써 가산소화 처리를 수행할 수 있다. 이 경우, 반도체층(112)에 마이크로파, RF 등의 고주파, 산소 플라스마, 산소 라디칼 등이 조사된다. 마이크로파 처리에서는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 마이크로파 처리 장치를 사용하는 것이 바람직하다. 또한 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있다. 또한 기판(도시하지 않았음) 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 산소 이온을 개구(145) 내에 효율적으로 도입할 수 있다. 또한 상기 마이크로파 처리는 감압하에서 수행하는 것이 바람직하고, 압력을 60Pa 이상, 바람직하게는 133Pa 이상, 더 바람직하게는 200Pa 이상, 더욱 바람직하게는 400Pa 이상으로 하면 좋다. 또한 상기 마이크로파 처리는 산소 유량비(O2/(O2+Ar))가 50% 이하, 바람직하게는 10% 이상 30% 이하에서 수행하는 것이 좋다. 또한 처리 온도는 750℃ 이하, 바람직하게는 500℃ 이하, 예를 들어 400℃ 정도로 하면 좋다. 또한 산소 플라스마 처리를 수행한 후에, 외기에 노출시키지 않고 연속하여 열처리를 수행하여도 좋다.
플라스마, 마이크로파 등의 작용에 의하여 반도체층(112)에 포함되는 VOH를 분단하고, 수소 H를 반도체층(112)으로부터 제거할 수 있다. 즉, 반도체층(112)에서 "VOH→H+VO", 또한 "VO+O→null"이라는 반응이 일어나, 반도체층(112)의 수소 농도를 저감할 수 있다. 따라서 반도체층(112) 내의 산소 결손 및 VOH를 저감하여 캐리어 농도를 저하시킬 수 있다.
이어서 반도체층(112)의 측면을 따라 절연층(111)을 형성한다(도 11의 (B) 참조). 절연층(111)에는 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연층을 반도체층(112)에 접하여 제공함으로써, 반도체층(112) 내의 산소 결손을 저감하여 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한 절연층(111)의 형성 후에 가산소화 처리를 수행하여도 좋다.
이어서 절연층(111)의 측면을 따라 도전층(106)을 형성한다(도 12의 (A) 참조). 도전층(106)은 개구(145)를 매립하도록 형성되는 것이 바람직하다.
이상과 같이 하여 개구(145)의 내부에 구조체(110)가 가지는 반도체층(112), 절연층(111), 및 도전층(106)을 매립할 수 있다.
이어서 Z 방향에서 본 경우에 구조체(110)와 중첩되지 않은 영역에서 적층체의 일부를 제거하여 영역(132)을 형성한다(도 12의 (B) 참조). 영역(132)은 개구(145)와 같은 방법으로 형성할 수 있다. 영역(132)에서 절연층(102) 및 도전층(103)의 측면이 노출된다. 영역(132)은 Z 방향에서 본 경우에, X 방향 또는 Y 방향으로 연장되는 띠 모양의 형상으로 하는 것이 바람직하다. 또는 X 방향 및 Y 방향으로 연장되는 격자무늬 형상이어도 좋다.
이어서 영역(132)을 매립하도록 절연층(121)을 형성한다(도 13 참조). 절연층(121)으로서는 예를 들어 물, 수소 등의 불순물 등의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어 절연층(121)으로서 산화 알루미늄 등을 사용하면 좋다.
또한 절연층(121)은 복수의 절연층의 적층 구조를 가져도 좋다. 예를 들어, 절연층(121)을 산화 하프늄과 산화질화 실리콘의 적층으로 하여도 좋다. 절연층(121)을 구성하는 복수의 절연층 중 도전층(103)에 접하는 절연층으로서는, 산소의 투과를 억제하는 기능을 가지는 절연층을 사용하는 것이 바람직하다.
이상과 같이 하여 메모리 스트링(100)을 제작할 수 있다.
[메모리 스트링의 구성예 3]
이하에서는 상술한 것과는 일부의 구성이 서로 다른 메모리 스트링의 예에 대하여 설명한다.
[구성예 3-1]
이하에서 예시하는 메모리 스트링(100B)의 일부의 구성에서의 단면도를 도 14의 (A)에 나타내었다. 또한 도 14의 (B)에는, 도 14의 (A)에 대응하는 등가 회로도를 나타내었다.
메모리 스트링(100B)은 절연층(102)을 개재(介在)하여 Z 방향으로 적층된 복수의 메모리 셀(150)을 가진다. 메모리 셀(150)은 트랜지스터(151)와 용량 소자(152)를 가진다.
메모리 셀(150)은 하나의 트랜지스터(151)와 하나의 용량 소자(152)를 가지는 구성(1Tr1C라고도 표기함)을 가진다. 용량 소자(152)로서는 강유전체를 사용한 강유전 커패시터를 사용한다. 하나의 메모리 셀(150)은 FeRAM(Ferroelectric Random Access Memory)이라고도 부를 수 있다.
메모리 스트링(100B)은 도전층(106), 절연층(111), 반도체층(112), 도전층(103a), 도전층(103b), 기능층(114), 절연층(116), 절연층(117) 등을 가진다.
트랜지스터(151)는 도전층(103a), 절연층(117), 반도체층(112), 절연층(111), 및 도전층(106)을 가진다.
트랜지스터(151)는 반도체층(112)을 끼워 한 쌍의 게이트가 제공된 구성을 가진다. 도전층(103a)은 한쪽 게이트로서 기능하고, 도전층(106)은 다른 쪽 게이트로서 기능한다. 또한 절연층(117)은 한쪽 게이트 절연층으로서 기능하고, 절연층(111)은 다른 쪽 게이트 절연층으로서 기능한다.
용량 소자(152)는 도전층(103b), 기능층(114), 및 반도체층(112)을 가진다.
용량 소자(152)는 도전층(103b)과 반도체층(112) 사이에 기능층(114)이 끼워진 구성을 가진다. 도전층(103b)은 한쪽 전극으로서 기능하고, 반도체층(112)은 다른 쪽 전극으로서 기능한다.
반도체층(112)은 절연층(117)과 접하는 영역이 트랜지스터(151)의 채널 형성 영역(I라고 표기함)으로서 기능한다. 또한 반도체층(112)에서 채널 형성 영역과는 다른 부분은 채널 형성 영역보다 저항이 낮은 저저항 영역(N+라고 표기함)인 것이 바람직하다.
예를 들어, 반도체층(112)과 접하는 절연층(117)으로서 가열에 의하여 산소를 방출하는 산화 절연막(적합하게는 산화 실리콘막)을 사용함으로써, 제작 공정 중의 열에 의하여 절연층(117)으로부터 반도체층(112)에 산소가 공급되어 반도체층(112) 내의 산소 결손이 보전(補塡)되기 때문에, 반도체층(112) 내에 저항이 높은 채널 형성 영역을 선택적으로 형성할 수 있다.
도전층(103a) 및 절연층(117)은 한 쌍의 절연층(116)에 끼워져 있다. 또한 도전층(103b)과 기능층(114)은 한 쌍의 절연층(116)에 끼워져 있다. 또한 인접한 2개의 절연층(116) 사이에는 절연층(102)이 제공되어 있다.
각 절연층(102)과 각 절연층(116)에는 개구가 제공되어 있다. 이들 개구의 내측에 반도체층(112), 절연층(111), 및 도전층(106)이 제공되어 있다.
절연층(116)과 절연층(102)으로서는 서로 다른 재료를 포함하는 절연막을 사용하는 것이 바람직하다. 이때 절연층(116)으로서는 질화 절연막을 사용하는 것이 바람직하고, 절연층(102)으로서는 산화 절연막을 사용하는 것이 바람직하다.
도 14의 (A)에는 도전층(103a)과 도전층(103b)이 각각 Y 방향으로 연장되는 예를 나타내었다. 여기서 도전층(103a)과 도전층(103b)으로서는 서로 다른 도전막을 사용하는 것이 바람직하다. 이에 의하여 트랜지스터(151)와 용량 소자(152)를 따로따로 형성할 수 있다. 예를 들어, 우선 도전층(103a)의 측면을 후퇴시키는 에칭을 수행하여 절연층(117)을 형성한다. 이어서 도전층(103b)의 측면을 후퇴시키는 에칭을 수행하여 기능층(114)을 형성한다. 그 후, 반도체층(112), 절연층(111), 및 도전층(106)을 형성함으로써 트랜지스터(151)와 용량 소자(152)를 따로따로 형성할 수 있다. 또한 도전층(103b)의 측면을 후퇴시키는 에칭을 먼저 수행하여도 좋다.
[구성예 3-2]
이하에서 예시하는 메모리 스트링(100C)의 일부의 구성에서의 단면도를 도 15의 (A)에 나타내었다. 또한 도 15의 (B)에는 도 15의 (A)에 대응하는 등가 회로도를 나타내었다.
메모리 스트링(100C)은 절연층(116) 및 절연층(118)을 개재하여 Z 방향으로 적층된 복수의 트랜지스터(160)를 가진다.
트랜지스터(160)는 게이트 절연층에 강유전체가 적용되고, 강유전 트랜지스터(FeFET: Ferroelectric FET)라고도 부를 수 있다.
메모리 스트링(100C)은 도전층(106), 절연층(111), 반도체층(112), 기능층(114), 도전층(103), 절연층(116), 절연층(118) 등을 가진다.
트랜지스터(160)는 도전층(103), 기능층(114), 반도체층(112), 절연층(111), 및 도전층(106)을 가진다. 도전층(103)은 한쪽 게이트로서 기능하고, 도전층(106)은 다른 쪽 게이트로서 기능한다. 기능층(114)은 강유전성을 가지고, 한쪽 게이트 절연층으로서 기능한다. 절연층(111)은 다른 쪽 게이트 절연층으로서 기능한다.
도전층(103)과 기능층(114)은 한 쌍의 절연층(116)에 끼워진 구성을 가진다. Z 방향으로 인접한 한 쌍의 도전층(103) 사이 및 한 쌍의 기능층(114) 사이에는 절연층(116)과 절연층(118)이 번갈아 적층된 영역을 가진다.
반도체층(112)의 일부는 절연층(116)과 절연층(118)이 번갈아 적층된 영역에서 이들의 측면과 접하여 제공되어 있다. 여기서 절연층(116)과 절연층(118)에는 이들의 선 열팽창 계수가 서로 다른 재료를 사용하는 것이 바람직하다. 이와 같이, 선 열팽창 계수가 서로 다른 2종류의 절연층에 접하여 반도체층(112)이 제공됨으로써, 제작 공정 중에 가해지는 열(대표적으로는 200℃ 이상 500℃ 이하의 열)에 의하여 절연층(116)에 접하는 부분과 절연층(118)에 접하는 부분에서 서로 다른 응력이 반도체층(112)에 가해진다. 그 결과, 반도체층(112)에는 그 서로 다른 응력에 기인하여 변형 에너지(strain energy)가 공급되어, 반도체층(112) 중에 변형이 생겨 캐리어 전도성이 높아진다. 즉, 반도체층(112)에서 번갈아 적층된 절연층(116)과 절연층(118)에 접하는 영역에는, 저저항 영역(161)(N+라고 표기함)이 형성될 수 있다.
예를 들어 절연층(116)으로서는 질화물 절연막을 사용하는 것이 바람직하고, 절연층(118)으로서는 산화물 절연막을 사용하는 것이 바람직하다. 예를 들어 절연층(116)에 질화 실리콘을 사용하고, 절연층(118)에 산화 실리콘을 사용할 수 있다. 또한 절연층(116)과 절연층(118)의 적층 순서는 이에 한정되지 않고, 이들 순서를 바꿔도 좋다. 또한 선 열팽창 계수가 서로 다른 3개 이상의 절연층을 적층시켜도 좋다.
한편으로 트랜지스터(160)의 채널 형성 영역으로서 기능하는 부분(I라고 표기함)은 기능층(114)과 절연층(111)에 끼워져 있다. 여기서 절연층(111)으로서 가열에 의하여 산소를 방출하는 산화 절연막(적합하게는 산화 실리콘막)을 사용함으로써, 제작 공정 중의 열에 의하여 절연층(111)으로부터 반도체층(112)에 산소가 공급되어 반도체층(112) 내의 산소 결손이 보전되기 때문에, 반도체층(112) 내에 저항이 높은 채널 형성 영역을 선택적으로 형성할 수 있다.
각 절연층(116)과 각 절연층(118)에는 개구가 제공되어 있다. 이들 개구의 내측에 반도체층(112), 절연층(111), 및 도전층(106)이 제공되어 있다.
[구성예 3-3]
이하에서 예시하는 메모리 스트링(100D)의 일부의 구성에서의 단면도를 도 16의 (A)에 나타내었다. 또한 도 16의 (B)에는 도 15의 (A)에 대응하는 등가 회로도를 나타내었다.
메모리 스트링(100D)은 절연층(102)을 개재하여 Z 방향으로 적층된 복수의 기억 소자(170)를 가진다.
기억 소자(170)는 한 쌍의 전극 사이에 강유전체와 절연층(116)이 끼워진 구성을 가진다. 기억 소자(170)는 강유전 터널 접합(FTJ) 메모리라고도 부를 수 있다.
메모리 스트링(100D)은 도전층(103), 기능층(114), 절연층(116), 도전층(141), 및 절연층(142) 등을 가진다. 또한 절연층(142)은 불필요하면 제공하지 않아도 된다. 그 경우에는 중심축(131)을 도전층(141)의 내측에 위치하도록 형성하면 좋다.
기억 소자(170)는 도전층(103), 기능층(114), 절연층(116), 및 도전층(141)을 가진다. 도전층(103)은 한쪽 전극으로서 기능하고, 도전층(141)은 다른 쪽 전극으로서 기능한다. 도전층(103)은 도 16의 (B)에서의 배선(ME1)의 일부에 상당하고, 도전층(141)은 배선(ME2)의 일부에 상당한다.
기억 소자(170)에서 도전층(103)과 도전층(141)에는 같은 도전성 재료를 사용할 수 있다. 또한 이들에 서로 다른 도전성 재료를 사용하여도 좋다.
절연층(116)에는 상기 변형예 1-1에 기재된 내용을 원용할 수 있다. 예를 들어 절연층(116)에는 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
도전층(103)과 기능층(114)은 한 쌍의 절연층(102)에 끼워진 구성을 가진다. 인접한 한 쌍의 도전층(103) 사이 및 인접한 기능층(114) 사이에는 하나 이상의 절연층(102)이 제공된다. 또한 절연층(102)은 단층이어도 좋고, 적층막이어도 좋다.
각 절연층(102)에는 개구가 제공되어 있다. 이들 개구의 내측에 절연층(116), 도전층(141), 및 절연층(142)이 제공되어 있다.
여기까지가 메모리 스트링의 구성예 3에 대한 설명이다.
[메모리 셀의 구성 재료]
이어서 메모리 스트링(100) 등에 사용할 수 있는 구성 재료에 대하여 설명한다.
[기판]
메모리 스트링(100)은 기판 위에 제공할 수 있다. 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨, 질화 갈륨(GaN) 등으로 이루어지는 화합물 반도체 기판이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전층 또는 절연층이 제공된 기판, 도전체 기판에 반도체층 또는 절연층이 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
[절연층]
절연층으로서는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층이 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연층으로서 기능하는 절연층에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연층에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연층의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화질화물, 실리콘 및 하프늄을 포함하는 산화물, 실리콘 및 하프늄을 포함하는 산화질화물, 또는 실리콘 및 하프늄을 포함하는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 OS 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연층으로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연층으로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연층으로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 본 명세서에서 예를 들어 산화질화 실리콘이란 질소보다 산소의 함유량이 많은 실리콘 화합물을 가리키고, 질화산화 실리콘이란 산소보다 질소의 함유량이 많은 실리콘 화합물을 가리킨다. 또한 본 명세서 중에서 예를 들어 산화 질화 알루미늄이란 질소보다 산소의 함유량이 많은 알루미늄 화합물을 가리키고, 질화 산화 알루미늄이란 산소보다 질소의 함유량이 많은 알루미늄 화합물을 가리킨다.
또한 반도체층(112)에 산화물 반도체를 사용하는 경우, 반도체층(112)에 인접한 절연층은 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 절연층인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 반도체층(112)과 접하는 구조로 함으로써 반도체층(112)의 산소 결손을 보상할 수 있다.
또한 절연층으로서 상기 재료로 형성되는 절연막을 단층으로 사용하여도 좋지만, 상기 재료로 형성되는 절연층을 복수로 적층시켜 사용하여도 좋다.
예를 들어, 도전층에 접하여 절연층을 제공하는 경우, 도전층의 산화를 방지하기 위하여 상기 절연층으로서 산소의 투과를 억제하는 기능을 가지는 절연층을 사용하여도 좋다. 상기 절연층으로서 예를 들어 산화 하프늄, 산화 알루미늄, 또는 질화 실리콘 등을 사용하여도 좋다
또한 도전층에 인접하여 절연층을 적층시켜 제공하는 경우, 도전층에 접하는 절연층으로서는 산소의 투과를 억제하는 기능을 가지는 절연층을 사용하는 것이 바람직하다. 예를 들어 산화 하프늄을 사용하여 도전층에 접하는 절연층을 형성하고 상기 절연층에 접하여 산화질화 실리콘을 사용한 절연층을 형성하여도 좋다.
[도전층]
도전층으로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 도전층으로서 상기 재료로 형성되는 도전층을 단층으로 사용하여도 좋지만, 상기 재료로 형성되는 도전층을 복수로 적층시켜 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
[산화물 반도체]
반도체층(112)으로서 금속 산화물의 일종인 산화물 반도체를 사용하는 것이 바람직하다. 이하에서는 OS 트랜지스터에 적용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택되는 하나 또는 복수로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다. In-M-Zn 산화물로서는 대표적으로 In-Ga-Zn 산화물(IGZO라고도 함), In-Sn-Zn 산화물, In-Al-Zn 산화물(IAZO라고도 함) 등을 들 수 있다.
[결정 구조의 분류]
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 17의 (A)를 사용하여 설명한다. 도 17의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 17의 (A)에 나타낸 바와 같이, 산화물 반도체는 'Amorphous(무정형)'와, 'Crystalline(결정성)'과, 'Crystal(결정)'로 크게 분류된다. 또한 "Amorphous"에는 completely amorphous가 포함된다. 또한 "Crystalline"에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다(excluding single crystal and poly crystal). 또한 "Crystalline"의 분류에서 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"에는 single crystal 및 poly crystal이 포함된다.
또한 도 17의 (A)에 나타낸 굵은 테두리 내의 구조는 'Amorphous(무정형)'와 'Crystal(결정)'의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)" 및 "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 17의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는 도 17의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재한다. 또한 도 17의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 17의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 17의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다(Intensity). 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 17의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 17의 (C)에 나타내었다. 도 17의 (C)는 기판에 대하여 평행하게 전자선을 입사시키는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 17의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 전자 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 17의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
[산화물 반도체의 구조]
또한 산화물 반도체는 결정 구조에 착안한 경우, 도 17의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 및 nc-OS(nanocrystalline Oxide Semiconductor)가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
이어서, 상술한 CAAC-OS, nc-OS, 및 a-like OS의 자세한 내용에 대하여 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함하는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 포함하는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때,
θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것, 또는 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는 Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 또는 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 바꿔 말하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS 또는 비정질 산화물 반도체 등과 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS보다 막 내의 수소 농도가 높다.
[산화물 반도체의 구성]
다음으로 상술한 CAC-OS의 자세한 내용에 대하여 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 포함하는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에 있어서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크며, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크며, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, In을 주성분으로 하는 영역(제 1 영역)과 Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 다른 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 취하고, 각각이 다른 특성을 가진다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[산화물 반도체를 포함하는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터의 채널 형성 영역에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더더욱 바람직하고, 1×1012cm-3 미만인 것이 나아가 더더욱 바람직하다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 것을 i형 또는 실질적으로 i형이라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소의 하나인 실리콘 또는 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체의 채널 형성 영역에서의 실리콘 또는 탄소의 농도와, 산화물 반도체의 채널 형성 영역과의 계면 근방의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체의 채널 형성 영역 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체의 채널 형성 영역에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 1×1019atoms/cm3 미만, 더욱 바람직하게는 5×1018atoms/cm3 미만, 더더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
[기타 반도체 재료]
반도체층(112)에 사용할 수 있는 반도체 재료는 상술한 산화물 반도체에 한정되지 않고, 반도체층(112)으로서는 밴드 갭을 가지는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어, 실리콘 등의 단일 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하여도 좋다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료로서 사용하는 것이 적합하다.
본 명세서 등에서 층상 물질이란, 층상의 결정 구조를 가지는 재료군의 총칭이다. 층상 결정 구조는 공유 결합 또는 이온 결합에 의하여 형성되는 층이, 반데르발스 힘(Van der Waals force)과 같은 공유 결합 또는 이온 결합보다 약한 결합에 의하여 적층되는 구조이다. 층상 물질은 단위 층(monolayer) 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 또한 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다.
층상 물질로서는 그래핀, 실리센, 칼코게나이드 등이 있다. 칼코게나이드는 칼코젠을 포함하는 화합물이다. 또한 칼코젠은 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코게나이드로서는 전이 금속 칼코게나이드, 13족 칼코게나이드 등을 들 수 있다.
본 발명의 일 형태에 따른 반도체 장치에 사용하는 반도체 재료로서는 예를 들어 반도체로서 기능하는 전이 금속 칼코게나이드를 사용하여도 좋다. 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
[성막 방법에 대하여]
도전층, 절연층, 반도체층은 스퍼터링법, CVD법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법도 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 또한 ALD법도 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 우수한 성막 방법이다. 특히 ALD법은 단차 피복성과 두께 균일성이 우수하기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성을 가지는 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여 반송 및 압력 조정에 걸리는 시간만큼 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법에서는 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 순차적으로 도입하고, 그 가스 도입의 절차를 반복함으로써 성막을 수행하여도 좋다. 예를 들어 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 섞이지 않도록, 제 1 원료 가스를 도입함과 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한 불활성 가스를 도입하는 대신에, 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착됨으로써 제 1 얇은 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 얇은 층이 반응함으로써 제 1 얇은 층 위에 제 2 얇은 층이 적층되어, 박막이 형성된다. 이 가스 도입의 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입의 절차를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법 및 ALD법 등의 열 CVD법에 의하여 금속막, 반도체막, 무기 절연막 등의 다양한 막을 형성할 수 있다. 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용하면 좋다. 또한 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 또는 테트라키스(다이메틸아마이드) 하프늄(TDMAH, Hf[N(CH3)2]4) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한 다른 재료로서는 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한 B2H6 가스 대신 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 In-O층을 형성한 다음, Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 또한 이들의 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 산화물층을 형성하여도 좋다. 또한 O3 가스 대신 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한 In(CH3)3 가스 대신 In(C2H5)3 가스를 사용하여도 좋다. 또한 Ga(CH3)3 가스 대신 Ga(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스 대신 Zn(C2H5)2 가스를 사용하여도 좋다.
이하에서는 ALD법을 사용한 더 구체적인 성막 방법 및 성막 장치에 대하여 설명한다.
ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다.
ALD법에서는 반응을 위한 제 1 원료 가스(전구체라고도 함)와 제 2 원료 가스(산화성 가스라고도 함)를 교대로 체임버에 도입하고, 이들 원료 가스의 도입을 반복함으로써 성막을 수행한다. 또한 전구체 또는 산화성 가스를 도입할 때, N2, Ar 등을 캐리어 퍼지 가스로서 전구체 또는 산화성 가스와 함께 반응실에 도입하여도 좋다. 캐리어 퍼지 가스를 사용함으로써, 전구체 또는 산화성 가스가 배관 내부 및 밸브 내부에 흡착되는 것이 억제되므로, 전구체 또는 산화성 가스를 반응실에 도입할 수 있다(캐리어 퍼지 가스를 캐리어 가스라고도 함). 또한 반응실에 잔류한 전구체 또는 산화성 가스를 신속하게 배기할 수 있다(캐리어 퍼지 가스를 퍼지 가스라고도 함). 이와 같이 도입(캐리어)과 배기(퍼지)의 2가지 역할을 하기 때문에, 캐리어 퍼지 가스라고 하는 경우가 있다. 또한 캐리어 퍼지 가스를 사용하면, 형성되는 막의 균일성이 향상되므로 바람직하다.
ALD법을 사용한, 강유전성을 나타낼 수 있는 재료의 막(이하, 강유전체층이라고 부름)의 성막 시퀀스를 도 18의 (A)에 나타내었다. 이하에서는 산화 하프늄 및 산화 지르코늄을 가지는 강유전체층의 성막을 예로 들어 설명한다.
전구체(501)로서는 하프늄을 포함하고, 염소, 플루오린, 브로민, 아이오딘, 및 수소 중에서 선택되는 어느 하나 또는 복수를 더 포함하는 전구체를 사용할 수 있다. 또한 전구체(502)로서는 지르코늄을 포함하고, 염소, 플루오린, 브로민, 아이오딘, 및 수소 중에서 선택되는 어느 하나 또는 복수를 더 포함하는 전구체를 사용할 수 있다. 본 항목에서는 하프늄을 포함하는 전구체(501)로서 HfCl4를 사용하고, 지르코늄을 포함하는 전구체(502)로서 ZrCl4를 사용한다.
또한 전구체(501) 및 전구체(502)는 액체 원료 또는 고체 원료를 가열하여 가스화함으로써 형성된다. 전구체(501)는 HfCl4의 고체 원료로 형성되고, 전구체(502)는 ZrCl4의 고체 원료로 형성된다. 전구체(501) 및 전구체(502)는 불순물이 저감되는 것이 바람직하고, 이들의 고체 원료도 불순물이 저감되는 것이 바람직하다. 예를 들어 상기 불순물로서는 Ba, Cd, Co, Cr, Cu, Fe, Ga, Li, Mg, Mn, Na, Ni, Sr, V, Zn 등이 있다. HfCl4의 고체 원료 및 ZrCl4의 고체 원료에서 상기 불순물은 1000wppb 미만인 것이 바람직하다. 여기서 wppb란 질량으로 환산한 불순물의 농도를 십억분율로 나타낸 단위이다.
또한 산화성 가스(503)로서 O2, O3, N2O, NO2, H2O, 및 H2O2 중에서 선택되는 어느 하나 또는 복수를 사용할 수 있다. 본 항목에서는 산화성 가스(503)로서 H2O를 포함하는 가스를 사용한다. 또한 캐리어 퍼지 가스(504)로서 N2, He, Ar, Kr, 및 Xe 중에서 선택되는 어느 하나 또는 복수를 사용할 수 있다. 본 항목에서는 캐리어 퍼지 가스(504)로서 N2를 사용한다.
우선 반응실에 산화성 가스(503)를 도입한다(단계 S01). 다음으로 산화성 가스(503)의 도입을 정지하고 캐리어 퍼지 가스(504)만이 남도록 반응실 내에 잔류한 산화성 가스(503)의 퍼지를 수행한다(단계 S02). 다음으로 반응실 내에 전구체(501) 및 캐리어 퍼지 가스(504)를 도입하고, 반응실 내의 압력을 일정하게 유지한다(단계 S03). 이와 같이 하여 피형성면에 전구체(501)를 흡착시킨다. 다음으로 전구체(501)의 도입을 정지하고, 캐리어 퍼지 가스(504)만이 남도록 반응실 내에 잔류한 전구체(501)의 퍼지를 수행한다(단계 S04). 다음으로 반응실에 산화성 가스(503)를 도입한다. 산화성 가스(503)를 도입함으로써 전구체(501)를 산화시켜 산화 하프늄을 형성한다(단계 S05). 다음으로 산화성 가스(503)의 도입을 정지하고 캐리어 퍼지 가스(504)만이 남도록 반응실 내에 잔류한 산화성 가스(503)의 퍼지를 수행한다(단계 S06).
다음으로 반응실 내에 전구체(502) 및 캐리어 퍼지 가스(504)를 도입하고 반응실 내의 압력을 일정하게 유지한다(단계 S07). 이와 같이 하여 상기 산화 하프늄의 산소의 층 위에 전구체(502)를 흡착시킨다. 다음으로 전구체(502)의 도입을 정지하고 캐리어 퍼지 가스(504)만이 남도록 반응실 내에 잔류한 전구체(502)의 퍼지를 수행한다(단계 S08). 다음으로 단계 S01로 되돌아가고 반응실에 산화성 가스(503)를 도입한다. 산화성 가스(503)를 도입함으로써 전구체(502)를 산화시켜 산화 하프늄 위에 산화 지르코늄을 형성한다.
상술한 단계 S01 내지 단계 S08을 1사이클로 하고 원하는 막 두께가 될 때까지 상기 사이클을 반복적으로 수행한다. 또한 단계 S01 내지 단계 S08은 각각 250℃ 이상 450℃ 이하의 온도 범위에서 수행하면 좋고, 350℃ 이상 400℃ 이하의 온도 범위에서 수행하는 것이 바람직하다.
이상과 같이 ALD법을 사용하여 성막함으로써 하프늄의 층, 산소의 층, 지르코늄의 층, 산소의 층을 반복하는 층상의 결정 구조를 형성할 수 있다. 또한 상술한 바와 같이 불순물이 저감된 전구체를 사용하여 성막함으로써 성막 중에 불순물이 혼입되어 상기 층상의 결정 구조의 형성이 방해되는 것을 억제할 수 있다. 이와 같이 결정성이 높은 층상의 결정 구조로 함으로써, 높은 강유전성을 가지게 할 수 있다.
다음으로, 상기 ALD법에 의한 성막에 사용되는 제조 장치에 대하여 도 18의 (B)를 사용하여 설명한다. 도 18의 (B)는 ALD법을 사용하는 경우의 제조 장치(900)의 모식도이다.
도 18의 (B)에 나타낸 바와 같이 제조 장치(900)는 반응실(901)과, 가스 도입구(903)와, 반응실 입구(904)와, 배기구(905)와, 웨이퍼 스테이지(907)와, 축(908)을 가진다. 도 18의 (B)에서는 웨이퍼 스테이지(907) 위에 웨이퍼(950)가 배치되어 있다.
반응실(901)의 내부에는, 전구체(501), 전구체(502), 산화성 가스(503), 및 캐리어 퍼지 가스(504)를 가열하기 위한 히터 시스템이 배치되어도 좋다. 또한 웨이퍼 스테이지(907)에는 웨이퍼(950)를 가열하기 위한 히터 시스템이 배치되어도 좋다. 또한 웨이퍼 스테이지(907)는 축(908)을 회전축으로 하여 수평으로 회전하는 회전 기구를 가져도 좋다. 또한 도시하지 않았지만, 가스 도입구의 앞쪽에는 전구체(501), 전구체(502), 산화성 가스(503), 및 캐리어 퍼지 가스(504)를 적절한 타이밍에, 적절한 유량을 적절한 시간 동안, 가스 도입구(903)에 도입하는 가스 공급 시스템이 설치되어 있다. 또한 도시하지 않았지만, 배기구(905) 끝에는 진공 펌프를 가지는 배기 시스템이 설치되어 있다.
도 18의 (B)에 나타낸 제조 장치(900)는 직교류 방식이라고 불리는 ALD 장치이다. 직교류 방식에서의 전구체(501), 전구체(502), 산화성 가스(503), 및 캐리어 퍼지 가스(504)의 흐름에 대하여 이하에서 설명한다. 전구체(501), 전구체(502), 산화성 가스(503), 및 캐리어 퍼지 가스(504)는 가스 도입구(903)로부터 반응실 입구(904)를 통하여 반응실(901)로 흐르고, 웨이퍼(950)에 도달하고, 배기구(905)를 통하여 배기된다. 도 8에 나타낸 화살표는 가스가 흐르는 방향을 모식적으로 나타내고 있다.
상술한 바와 같이 도 18의 (A)에 나타낸 산화성 가스(503)를 반응실(901)에 도입하는 단계 S05에서는, 웨이퍼(950) 위에 흡착되는 전구체(501)를 산화성 가스(503)에 의하여 산화하여 산화 하프늄을 형성한다. 직교류 방식의 제조 장치(900)의 구조상, 산화성 가스(503)가 가열된 반응실 부재에 오래 접촉하고 나서 웨이퍼(950)에 도달한다. 그러므로 예를 들어 산화성 가스(503)로서 O3을 사용하는 경우, 도달하기 전에 고온의 고체 표면과 산화성 가스(503)가 반응함으로써 산화성 가스(503)가 분해되어 산화력이 저하된다. 따라서 산화 하프늄의 성막 속도는 산화성 가스의 반응실 입구(904)에서 웨이퍼(950)까지의 도달 거리에 의존한다. 웨이퍼 스테이지(907)가 축(908)을 중심으로 하여 수평으로 회전하는 경우, 웨이퍼(950)의 주변부가 먼저 산화성 가스(503)에 도달하기 때문에, 산화 하프늄의 막 두께는 웨이퍼(950)의 주변부로 갈수록 두꺼워지고 중앙부는 주변부보다 얇아진다.
그러므로 산화성 가스(503)가 분해되어 산화력이 저하되는 것을 억제하기 위하여 반응실의 가열 온도를 적절하게 설정할 필요가 있다. 또한 상기에서는 전구체(501)의 산화를 예로 들어 설명하였지만, 전구체(502)의 산화에 대해서도 마찬가지이다.
이러한 식으로 기판면 내의 막 두께 균일성이 우수한 산화 하프늄을 형성할 수 있다. 기판면 내의 막 두께 균일성은 바람직하게는 ±1.5% 이하, 더 바람직하게는 ±1.0% 이하이다. 여기서 기판면 내란, 기판의 한 변의 길이가 5인치의 정방형의 범위 내를 말한다. 또한 기판면 내의 최대 막 두께-기판면 내의 최소 막 두께를 RANGE로 정의하고, 기판면 내의 막 두께 균일성을 ±PNU(Percent Non Uniformity)(%)로 정의하면, ±PNU(%)=(RANGE×100)/(2×기판면 내의 막 두께의 평균값)으로 기판면 내의 막 두께 균일성을 구할 수 있다.
또한 산화성 가스(503)에 의하여 균일성이 우수한 산소의 층이 형성됨으로써, 규칙성이 더 높은 층상의 결정 구조를 형성할 수 있어, 높은 강유전성을 가지게 할 수 있다.
이하에서는 ALD법을 사용한 산화물의 성막 방법의 다른 예로서 In-M-Zn 산화물의 성막 방법에 대하여, 도 18의 (C)를 사용하여 설명한다.
도 18의 (C)는 전구체(511) 내지 전구체(513) 및 산화성 가스(514)를 사용하여 성막하는 성막 시퀀스의 일례를 나타낸 것이다. 또한 상기 성막 시퀀스는 단계 S11 내지 단계 S13을 가진다.
전구체(511)로서는 인듐을 포함하는 전구체를 사용할 수 있다. 또한 전구체(512)로서는 원소 M을 포함하는 전구체를 사용할 수 있다. 또한 전구체(513)로서는 아연을 포함하는 전구체를 사용할 수 있다. 또한 전구체(511) 내지 전구체(513) 각각으로서는 무기물로 형성되는 전구체(무기 전구체라고 부르는 경우가 있음)를 사용하여도 좋고, 유기물로 형성되는 전구체(유기 전구체라고 부르는 경우가 있음)를 사용하여도 좋다. 산화성 가스(514)로서는 앞의 실시형태에서 설명한 산화성 가스(503)에 적용할 수 있는 가스를 사용할 수 있다.
우선 단계 S11을 수행한다. 단계 S11에서는 전구체(511)를 도입하고 인듐을 가지는 전구체를 피형성면에 흡착시키는 공정, 전구체(511)의 도입을 정지하고 체임버 내의 과잉의 전구체(511)를 퍼지하는 공정, 산화성 가스(514)를 도입하고 전구체(511)를 산화시켜 In층을 형성하는 공정, 산화성 가스(514)의 도입을 정지하고 체임버 내의 과잉의 산화성 가스(514)를 퍼지하는 공정을 순차적으로 수행한다.
다음으로 단계 S12를 수행한다. 단계 S12에서는 전구체(512)를 도입하고 원소 M을 가지는 전구체를 In층 표면에 흡착시키는 공정, 전구체(512)의 도입을 정지하고 체임버 내의 과잉의 전구체(512)를 퍼지하는 공정, 산화성 가스(514)를 도입하고 전구체(512)를 산화시켜 M층을 형성하는 공정, 산화성 가스(514)를 정지하고 체임버 내의 과잉의 산화성 가스를 퍼지하는 공정을 순차적으로 수행한다.
다음으로 단계 S13을 수행한다. 단계 S13에서는 전구체(513)를 도입하고 아연을 가지는 전구체를 M층 표면에 흡착시키는 공정, 전구체(513)의 도입을 정지하고 체임버 내의 과잉의 전구체(513)를 퍼지하는 공정, 산화성 가스(514)를 도입하고, 전구체(513)를 산화시켜 Zn층을 형성하는 공정, 산화성 가스(514)의 도입을 정지하고, 체임버 내의 과잉의 산화성 가스(514)를 퍼지하는 공정을 순차적으로 수행한다.
단계 S11 내지 단계 S13을 1사이클로 하고 상기 사이클을 반복함으로써, 원하는 막 두께의 In-M-Zn 산화물을 형성할 수 있다. 또한 성막 중 또는 성막 후의 가열 처리에 의하여 In층에 원소 M 또는 Zn이 혼입되는 경우가 있다. 또한 M층에 In 또는 Zn이 혼입되는 경우가 있다. 또한 Zn층에 In 또는 M이 혼입되는 경우가 있다.
또한 1사이클 중의 단계 S11 내지 단계 S13을 수행하는 횟수는 한 번씩에 한정되지 않는다. 1사이클 중의 단계 S11 내지 단계 S13을 수행하는 횟수는 원하는 조성의 In-M-Zn 산화물을 얻을 수 있도록 각각 설정되면 좋다. 예를 들어, In:M:Zn=1:1:2[원자수비]의 In-M-Zn 산화물을 성막하는 경우, 단계 S11, 단계 S13, 단계 S12, 단계 S13을 1사이클로 하고 이 사이클을 반복하면 좋다. 또한 예를 들어, 단계 S11 및 단계 S12로 구성되는 사이클을 반복함으로써 In-Zn 산화물을 성막할 수 있다. 또한 단계 S12의 전구체(512)를 도입하는 공정에서 전구체(513)도 도입함으로써 단계 S12에서 (M,Zn)층을 형성하여도 좋다. 또한 단계 S11의 전구체(511)를 도입하는 공정에서 전구체(512) 또는 전구체(513)도 도입함으로써 단계 S11에서 원소 M 또는 Zn을 포함하는 In층을 형성하여도 좋다. 이들을 적절히 조합함으로써 원하는 산화물을 성막할 수 있다.
또한 ALD법에 의한 성막에 사용되는 제조 장치 중 2개 이상이 멀티 체임버 방식의 성막 장치에 포함되어도 좋다. 이때 In-M-Zn 산화물과 강유전체층을 서로 다른 제조 장치로 성막하도록 설정함으로써, 전구체 및 산화성 가스를 전환하지 않아도 In-M-Zn 산화물과 강유전체층을 연속적으로 성막할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 포함하는 반도체 장치(400)에 대하여 설명한다.
도 19는 반도체 장치(400)의 구성예를 나타낸 블록도이다. 도 19에 나타낸 반도체 장치(400)는 구동 회로(410)와 메모리 어레이(420)를 가진다. 메모리 어레이(420)는 하나 이상의 메모리 스트링(100)을 가진다. 도 19에서는 매트릭스로 배치된 복수의 메모리 스트링(100)을 메모리 어레이(420)가 가지는 예를 나타내었다.
구동 회로(410)는 PSW(파워 스위치)(241), PSW(242), 및 주변 회로(415)를 가진다. 주변 회로(415)는 주변 회로(411), 제어 회로(Control Circuit)(412), 및 전압 생성 회로(428)를 가진다.
반도체 장치(400)에서 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는 다른 회로 또는 다른 신호를 추가하여도 좋다. 신호(BW), 신호(CE), 신호(GW), 신호(CLK), 신호(WAKE), 신호(ADDR), 신호(WDA), 신호(PON1), 신호(PON2)는 외부로부터 입력되는 신호이고, 신호(RDA)는 외부에 출력되는 신호이다. 신호(CLK)는 클록 신호이다.
또한 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터이고, 신호(RDA)는 판독 데이터이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한 신호(PON1), 신호(PON2)는 제어 회로(412)에서 생성하여도 좋다.
제어 회로(412)는 반도체 장치(400)의 동작 전반을 제어하는 기능을 가지는 논리 회로이다. 예를 들어 제어 회로는 신호(CE), 신호(GW), 및 신호(BW)를 논리 연산하여 반도체 장치(400)의 동작 모드(예를 들어 기록 동작 또는 판독 동작)를 결정한다. 또는 제어 회로(412)는 이 동작 모드가 실행되도록 주변 회로(411)의 제어 신호를 생성한다.
전압 생성 회로(428)는 음의 전압을 생성하는 기능을 가진다. WAKE는 전압 생성 회로(428)에 대한 CLK의 입력을 제어하는 기능을 가진다. 예를 들어 WAKE로서 H 레벨의 신호가 인가되면, 신호(CLK)가 전압 생성 회로(428)에 입력되고, 전압 생성 회로(428)는 음의 전압을 생성한다.
주변 회로(411)는 메모리 스트링(100)에 대한 데이터의 기록 및 판독을 수행하기 위한 회로이다. 주변 회로(411)는 행 디코더(Row Decoder)(441), 열 디코더(Column Decoder)(442), 행 드라이버(Row Driver)(423), 열 드라이버(Column Driver)(424), 입력 회로(Input Cir.)(425), 출력 회로(Output Cir.)(426), 및 감지 증폭기(sense amplifier)(427)를 가진다.
행 디코더(441) 및 열 디코더(442)는 신호(ADDR)를 디코딩하는 기능을 가진다. 행 디코더(441)는 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(442)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(423)는 행 디코더(441)가 지정하는 배선(CG)을 선택하는 기능을 가진다. 열 드라이버(424)는 메모리 스트링(100)에 데이터를 기록하는 기능, 메모리 스트링(100)으로부터 데이터를 판독하는 기능, 판독한 데이터를 유지하는 기능 등을 가진다.
입력 회로(425)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(425)가 유지하는 데이터는 열 드라이버(424)에 출력된다. 입력 회로(425)의 출력 데이터는 메모리 스트링(100)에 기록되는 데이터(Din)이다. 열 드라이버(424)가 메모리 스트링(100)으로부터 판독한 데이터(Dout)는 출력 회로(426)에 출력된다. 출력 회로(426)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(426)는 Dout를 반도체 장치(400)의 외부에 출력하는 기능을 가진다. 출력 회로(426)로부터 출력되는 데이터는 신호(RDA)이다.
PSW(241)는 주변 회로(415)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(242)는 행 드라이버(423)에 대한 VHM의 공급을 제어하는 기능을 가진다. 여기서는 반도체 장치(400)의 고전원 전압이 VDD이고, 저전원 전압이 GND(접지 전위)이다. 또한 VHM은 워드선을 고레벨로 하기 위하여 사용되는 고전원 전압이고, VDD보다 높다. 신호(PON1)에 의하여 PSW(241)의 온/오프가 제어되고, 신호(PON2)에 의하여 PSW(242)의 온/오프가 제어된다. 도 19에서는 주변 회로(415)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 파워 스위치를 제공하면 좋다.
반도체 장치(400)에 포함되는 구동 회로(410)와 메모리 어레이(420)는 동일 평면 위에 제공되어도 좋다. 또한 도 20에 나타낸 바와 같이, 구동 회로(410)와 메모리 어레이(420)를 중첩시켜 제공하여도 좋다. 구동 회로(410)와 메모리 어레이(420)를 중첩시켜 제공함으로써, 신호 전반 거리를 짧게 할 수 있다. 또한 도 20에는 반도체 장치(400)의 일부를 확대한 사시도를 부기하였다.
또한 반도체 장치(400)에서는 구동 회로(410)에 포함되는 제어 회로(412)로서 CPU(Central Processing Unit) 또는 GPU(Graphics Processing Unit) 등의 연산 처리 장치를 사용하여도 좋다. CPU 및/또는 GPU 등을 사용함으로써, 연산 처리 기능을 가지는 반도체 장치(400)를 실현할 수 있다.
본 발명의 일 형태에 따른 메모리 스트링(100)을 사용함으로써 메모리 어레이(420)의 일부를 메인 메모리, 또는 캐시 메모리 등으로서 기능시킬 수 있다. 또한 메모리 스트링(100)은 플래시 메모리와 같이 기능할 수 있다. 따라서 메모리 어레이(420)의 일부를 플래시 메모리와 같이 기능시킬 수 있다. 본 발명의 일 형태에 따른 반도체 장치(400)는 유니버설 메모리로서 기능할 수 있다.
또한 본 발명의 일 형태에 의하면, CPU, 캐시 메모리, 및 스토리지로서의 기능을 동일한 칩 위에 실현할 수 있다.
도 20에 나타낸 반도체 장치(400)는 CPU를 포함하는 구동 회로(410)와, 본 발명의 일 형태에 따른 3D OS NAND형 기억 장치를 포함하는 메모리 어레이(420)를 가진다. 본 발명의 일 형태에 따른 3D OS NAND형 기억 장치는 캐시 메모리로서의 기능과 스토리지로서의 기능을 가진다.
도 21에는 호스트(450)가 복수의 반도체 장치(400)를 관리하는 상태를 나타내었다. 반도체 장치(400)는 각각 연산 처리 기능을 가지고, 캐시 메모리 및 스토리지에 대한 기록 및 판독의 병렬화를 수행할 수 있다. 호스트(450)가 복수의 반도체 장치(400)를 관리함으로써, 비노이만형 컴퓨팅을 실현하는 정보 처리 시스템을 구축할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 앞의 실시형태에서 설명한 기억 장치 등 반도체 장치를 포함할 수 있는 연산 처리 장치의 일례에 대하여 설명한다.
도 23은 연산 처리 장치(1100)의 블록도이다. 도 23에서는 연산 처리 장치(1100)에 사용할 수 있는 CPU의 구성예를 나타내었다.
도 23에 나타낸 연산 처리 장치(1100)는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 캐시(1199), 및 캐시 인터페이스(1189)를 가진다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. 재기록 가능한 ROM 및 ROM 인터페이스를 포함하여도 좋다. 또한 캐시(1199) 및 캐시 인터페이스(1189)는 다른 칩에 제공되어도 좋다.
캐시(1199)는 캐시 인터페이스(1189)를 통하여 다른 칩에 제공된 메인 메모리와 접속된다. 캐시 인터페이스(1189)는 메인 메모리에 유지되는 데이터의 일부를 캐시(1199)에 공급하는 기능을 가진다. 캐시(1199)는 상기 데이터를 유지하는 기능을 가진다.
도 23에 나타낸 연산 처리 장치(1100)는 그 구성을 간략화하여 나타낸 일례일 뿐이고, 실제의 연산 처리 장치(1100)는 그 용도에 따라 다양한 구성을 가진다. 예를 들어 도 23에 나타낸 연산 처리 장치(1100) 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하고, 각 코어가 병렬로 동작하는 구성, 즉 GPU와 같은 구성으로 하여도 좋다. 또한 연산 처리 장치(1100)가 내부 연산 회로 또는 데이터 버스에서 취급할 수 있는 비트 수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 연산 처리 장치(1100)에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트 컨트롤러(1194)는 연산 처리 장치(1100)가 프로그램을 실행하고 있을 때 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도, 또는 마스크 상태 등으로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, 연산 처리 장치(1100)의 상태에 따라 레지스터(1196)로부터 판독 또는 기록을 수행한다.
또한 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호에 기초하여 내부 클록 신호를 생성하는 내부 클록 생성부를 포함하고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 23에 나타낸 연산 처리 장치(1100)에서는 레지스터(1196) 및 캐시(1199)에 기억 장치가 제공되어 있다. 상기 기억 장치로서는 예를 들어 앞의 실시형태에서 설명한 기억 장치 등을 사용할 수 있다.
도 23에 나타낸 연산 처리 장치(1100)에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작을 선택한다. 즉, 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되면, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 수행된다. 용량 소자에 의한 데이터의 유지가 선택되면, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
또한 연산 처리 장치(1100)는 CPU에 한정되지 않고, GPU, DSP(Digital Signal Processor), FPGA(Field-Programmable Gate Array) 등이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치(400)와 연산 처리 장치(1100)는 중첩시켜 제공할 수 있다. 도 22의 (A) 및 (B)에 반도체 장치(1150A)의 사시도를 나타내었다. 반도체 장치(1150A)는 기억 장치로서 기능하는 반도체 장치(400)를 연산 처리 장치(1100) 위에 가진다. 연산 처리 장치(1100)와 반도체 장치(400)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150A)의 구성을 명확하게 하기 위하여, 도 23의 (B)에서는 연산 처리 장치(1100)와 반도체 장치(400)를 분리하여 나타내었다.
반도체 장치(400)와 연산 처리 장치(1100)를 중첩시켜 제공함으로써, 이들 사이의 접속 거리를 짧게 할 수 있다. 따라서 이들 사이의 통신 속도를 높일 수 있다. 또한 접속 거리가 짧기 때문에 소비 전력을 절감할 수 있다.
또한 연산 처리 장치(1100)와 중첩시켜 복수의 반도체 장치(400)를 제공하여도 좋다. 도 24의 (A) 및 (B)에 반도체 장치(1150B)의 사시도를 나타내었다. 반도체 장치(1150B)는 반도체 장치(400a) 및 반도체 장치(400b)를 연산 처리 장치(1100) 위에 가진다. 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150B)의 구성을 명확하게 하기 위하여, 도 24의 (B)에서는 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)를 분리하여 나타내었다.
반도체 장치(400a) 및 반도체 장치(400b)는 기억 장치로서 기능한다. 예를 들어 반도체 장치(400a) 및 반도체 장치(400b) 중 한쪽으로서 NOR형 기억 장치를 사용하고, 다른 쪽으로서 NAND형 기억 장치를 사용하여도 좋다. 반도체 장치(400a) 및 반도체 장치(400b)의 양쪽이 NAND형 기억 장치이어도 좋다. NOR형 기억 장치로서는 DRAM 또는 SRAM 등이 있다. NOR형 기억 장치는 NAND형 기억 장치보다 고속으로 동작할 수 있기 때문에, 예를 들어 반도체 장치(400a)의 일부를 메인 메모리 및/또는 캐시(1199)로서 사용할 수도 있다. 또한 반도체 장치(400a)와 반도체 장치(400b)를 적층하는 순서는 반대이어도 좋다.
도 25의 (A) 및 (B)에 반도체 장치(1150C)의 사시도를 나타내었다. 반도체 장치(1150C)에서는 반도체 장치(400a)와 반도체 장치(400b) 사이에 연산 처리 장치(1100)가 제공되어 있다. 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150C)의 구성을 명확하게 하기 위하여, 도 25의 (B)에서는 연산 처리 장치(1100), 반도체 장치(400a) 및 반도체 장치(400b)를 분리하여 나타내었다.
반도체 장치(1150C)의 구성으로 함으로써, 반도체 장치(400a)와 연산 처리 장치(1100) 사이의 통신 속도와, 반도체 장치(400b)와 연산 처리 장치(1100) 사이의 통신 속도를 모두 높일 수 있다. 또한 소비 전력을 반도체 장치(1150B)보다 절감할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치 등이 형성된 반도체 웨이퍼, 및 상기 반도체 장치를 포함하는 전자 부품의 일례에 대하여 설명한다.
<반도체 웨이퍼>
우선 반도체 장치 등이 형성된 반도체 웨이퍼의 예에 대하여, 도 26의 (A)를 사용하여 설명한다.
도 26의 (A)에 나타낸 반도체 웨이퍼(4800)는 웨이퍼(4801)와, 웨이퍼(4801)의 상면에 제공된 복수의 회로부(4802)를 가진다. 또한 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 공간(spacing)(4803)이고 다이싱용 영역이다.
반도체 웨이퍼(4800)는, 전공정에 의하여 웨이퍼(4801)의 표면에 복수의 회로부(4802)를 형성함으로써 제작할 수 있다. 또한 그 후에, 웨이퍼(4801)에서 복수의 회로부(4802)가 형성된 면의 반대 측의 면을 연삭하여 웨이퍼(4801)를 얇게 하여도 좋다. 이 공정을 통하여, 웨이퍼(4801)의 휨 등을 저감하고 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 공정이 수행된다. 다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 또한 다이싱 공정을 용이하게 수행하기 위해서는 복수의 스크라이브 라인(SCL1)이 평행하게 되고, 복수의 스크라이브 라인(SCL2)이 평행하게 되고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 공간(4803)을 제공하는 것이 바람직하다.
다이싱 공정을 수행함으로써, 도 26의 (B)에 나타낸 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라낼 수 있다. 칩(4800a)은 웨이퍼(4801a)와, 회로부(4802)와, 공간(4803a)을 가진다. 또한 공간(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 공간(4803)의 폭이, 스크라이브 라인(SCL1)의 커프 폭 또는 스크라이브 라인(SCL2)의 커프 폭과 거의 같은 길이면 좋다.
또한 본 발명의 일 형태의 소자 기판의 형상은 도 26의 (A)에 나타낸 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어 직사각형의 반도체 웨이퍼이어도 좋다. 소자 기판의 형상은, 소자의 제작 공정 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 부품>
전자 부품(4700) 및 전자 부품(4700)이 실장된 기판(실장 기판(4704))의 사시도를 도 26의 (C)에 나타내었다. 도 26의 (C)에 나타낸 전자 부품(4700)은 몰드(4711) 내에 칩(4800a)을 가진다. 칩(4800a)으로서는, 본 발명의 일 형태에 따른 기억 장치 등을 사용할 수 있다.
도 26의 (C)에서는 전자 부품(4700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(4700)은 몰드(4711)의 외측에 랜드(4712)를 포함한다. 랜드(4712)는 전극 패드(4713)와 전기적으로 접속되고, 전극 패드(4713)는 와이어(4714)를 통하여 칩(4800a)과 전기적으로 접속되어 있다. 전자 부품(4700)은 예를 들어 인쇄 회로 기판(4702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되고, 각각이 인쇄 회로 기판(4702) 위에서 전기적으로 접속됨으로써, 실장 기판(4704)이 완성된다.
도 26의 (D)에 전자 부품(4730)의 사시도를 나타내었다. 전자 부품(4730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(4730)에서는 패키지 기판(4732)(인쇄 회로 기판) 위에 인터포저(4731)가 제공되고, 인터포저(4731) 위에 반도체 장치(4735) 및 복수의 반도체 장치(4710)가 제공되어 있다.
반도체 장치(4710)로서는, 예를 들어 칩(4800a), 앞의 실시형태에서 설명한 반도체 장치, 광대역 메모리(HBM: High Bandwidth Memory) 등으로 할 수 있다. 또한 반도체 장치(4735)로서는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(4732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(4731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(4731)는 복수의 배선을 포함하고, 단자 피치가 다른 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(4731)는 인터포저(4731) 위에 제공된 집적 회로를 패키지 기판(4732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(4731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(4732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(4731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 적은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP 또는 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(4730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(4731) 위에 제공하는 집적 회로의 높이를 같게 하는 것이 바람직하다. 예를 들어 본 실시형태에서 설명하는 전자 부품(4730)에서는, 반도체 장치(4710)와 반도체 장치(4735)의 높이를 같게 하는 것이 바람직하다.
전자 부품(4730)을 다른 기판에 실장하기 위하여, 패키지 기판(4732)의 바닥 부분에 전극(4733)을 제공하여도 좋다. 도 26의 (D)에서는 전극(4733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(4732)의 바닥 부분에 땜납 볼을 매트릭스로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(4733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(4732)의 바닥 부분에 도전성의 핀을 매트릭스로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(4730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치의 응용예에 대하여 설명한다.
본 발명의 일 형태에 따른 기억 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 스틸 카메라, 비디오 카메라, 녹화 재생 장치, 내비게이션 시스템, 게임기 등)의 기억 장치에 적용할 수 있다. 또한 이미지 센서, IoT(Internet of Things), 헬스케어 등에 사용할 수도 있다. 또한 여기서 컴퓨터에는 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다.
본 발명의 일 형태에 따른 기억 장치를 가지는 전자 기기의 일례에 대하여 설명한다. 또한 도 27의 (A) 내지 (J), 도 28의 (A) 내지 (E)에서는 상기 기억 장치를 가지는 전자 부품(4700) 또는 전자 부품(4730)이 각 전자 기기에 포함되어 있다.
[휴대 전화]
도 27의 (A)에 나타낸 정보 단말기(5500)는 정보 단말기의 일종인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 포함하고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 정보 단말기(5500)는 애플리케이션 실행 시에 생성되는 일시적인 파일(예를 들어 웹 브라우저 사용 시의 캐시 등)을 유지할 수 있다.
[웨어러블 단말기]
또한 도 27의 (B)는 웨어러블 단말기의 일례인 정보 단말기(5900)를 나타낸 것이다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 스위치(5903), 조작 스위치(5904), 밴드(5905) 등을 가진다.
상술한 정보 단말기(5500)와 같이, 본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 웨어러블 단말기는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
[정보 단말기]
또한 도 27의 (C)는 데스크톱형 정보 단말기(5300)를 나타낸 것이다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 표시부(5302)와, 키보드(5303)를 가진다.
상술한 정보 단말기(5500)와 같이, 본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 데스크톱형 정보 단말기(5300)는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
또한 전자 기기로서 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기를 예로 들어 각각 도 27의 (A) 내지 (C)에 나타내었지만, 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
또한 도 27의 (D)는 전자 제품의 일례로서 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다. 예를 들어 전기 냉동 냉장고(5800)는 IoT(Internet of Things)에 대응한 전기 냉동 냉장고이다.
전기 냉동 냉장고(5800)에는 본 발명의 일 형태에 따른 기억 장치를 적용할 수 있다. 전기 냉동 냉장고(5800)는, 전기 냉동 냉장고(5800)에 보관되는 식재료, 그 식재료의 소비 기한 등의 정보를 인터넷 등을 통하여 정보 단말기 등에 송신하거나 정보 단말기 등으로부터 수신할 수 있다. 전기 냉동 냉장고(5800)에서는 상기 정보를 송신하는 경우에 생성되는 일시적인 파일을 상기 기억 장치가 유지할 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함하는 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
또한 도 27의 (E)는 게임기의 일례인 휴대용 게임기(5200)를 나타낸 것이다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
또한 도 27의 (F)는 게임기의 일례인 거치형 게임기(7500)를 나타낸 것이다. 거치형 게임기(7500)는 본체(7520)와 컨트롤러(7522)를 가진다. 또한 본체(7520)에는 무선 또는 유선으로 컨트롤러(7522)를 접속할 수 있다. 또한 도 27의 (F)에는 나타내지 않았지만, 컨트롤러(7522)에는 게임의 화상을 표시하는 표시부, 버튼 외의 입력 인터페이스로서 기능하는 터치 패널, 스틱, 회전식 손잡이, 또는 슬라이드식 손잡이 등을 포함할 수 있다. 또한 컨트롤러(7522)의 형상은 도 27의 (F)에 나타낸 것에 한정되지 않고, 게임의 장르에 따라 다양하게 변경하여도 좋다. 예를 들어 FPS(First Person Shooter) 등의 슈팅 게임에서는, 트리거 버튼을 가지는 총 모양의 컨트롤러를 사용할 수 있다. 또한 예를 들어 음악 게임 등에서는 악기, 음악 기기 등의 형상을 가지는 컨트롤러를 사용할 수 있다. 또한 거치형 게임기는 컨트롤러를 사용하는 대신에 카메라, 심도 센서, 마이크로폰 등을 포함하고, 게임 플레이어의 제스처 및/또는 음성으로 조작되어도 좋다.
또한 상술한 게임기의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 헤드마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
앞의 실시형태에서 설명한 기억 장치를 휴대용 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써, 저소비 전력의 휴대용 게임기(5200) 또는 저소비 전력의 거치형 게임기(7500)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 앞의 실시형태에서 설명한 기억 장치를 휴대용 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써, 게임 중에 발생하는 연산에 필요한 일시적인 파일 등을 유지할 수 있다.
게임기의 일례로서 도 27의 (E)에 휴대용 게임기를 나타내었다. 또한 도 27의 (F)에는 가정용 거치형 게임기를 나타내었다. 또한 본 발명의 일 형태의 전자 기기는 이들에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
앞의 실시형태에서 설명한 기억 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 27의 (G)는 이동체의 일례인 자동차(5700)를 나타낸 것이다.
자동차(5700)의 운전석 주변에는 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공하는 계기판이 제공되어 있다. 또한 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치는, 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)가 찍은 영상이 표시됨으로써, 필러 등에 가려진 시계, 운전석의 사각 등을 보완할 수 있고, 안전성을 높일 수 있다. 즉 자동차(5700)의 외측에 제공된 촬상 장치가 찍은 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다.
앞의 실시형태에서 설명한 기억 장치는 정보를 일시적으로 유지할 수 있기 때문에, 예를 들어 자동차(5700)의 자율 주행 시스템, 또는 도로 안내, 위험 예측 등을 실행하는 시스템 등에서 필요한 일시적인 정보 유지에 상기 컴퓨터를 사용할 수 있다. 상기 표시 장치에는 도로 안내, 위험 예측 등의 일시적인 정보를 표시하여도 좋다. 또한 기억 장치는 자동차(5700)에 제공된 블랙 박스가 찍은 영상을 유지하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있다.
[카메라]
앞의 실시형태에서 설명한 기억 장치는 카메라에 적용할 수 있다.
도 27의 (H)는 촬상 장치의 일례로서 디지털 카메라(6240)를 나타낸 것이다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 스위치(6243), 셔터 버튼(6244) 등을 가지고, 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한 여기서 디지털 카메라(6240)는 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성을 가지지만, 렌즈(6246)와 하우징(6241)은 일체가 되어도 좋다. 또한 디지털 카메라(6240)는 스트로보 장치 또는 뷰파인더 등을 별도로 장착할 수 있는 구성으로 하여도 좋다.
앞의 실시형태에서 설명한 기억 장치를 디지털 카메라(6240)에 적용함으로써, 저소비 전력의 디지털 카메라(6240)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
[비디오 카메라]
앞의 실시형태에서 설명한 기억 장치는 비디오 카메라에 적용할 수 있다.
도 27의 (I)는 촬상 장치의 일례로서 비디오 카메라(6300)를 나타낸 것이다. 비디오 카메라(6300)는 제 1 하우징(6301), 제 2 하우징(6302), 표시부(6303), 조작 스위치(6304), 렌즈(6305), 접속부(6306) 등을 포함한다. 조작 스위치(6304) 및 렌즈(6305)는 제 1 하우징(6301)에 제공되어 있고, 표시부(6303)는 제 2 하우징(6302)에 제공되어 있다. 그리고 제 1 하우징(6301)과 제 2 하우징(6302)은 접속부(6306)에 의하여 접속되어 있고, 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도는 접속부(6306)에 의하여 변경할 수 있다. 표시부(6303)에서의 영상을 접속부(6306)에서의 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
비디오 카메라(6300)로 촬영한 영상을 기록하는 경우, 데이터의 기록 형식에 따른 인코드를 수행할 필요가 있다. 상술한 기억 장치를 이용함으로써, 비디오 카메라(6300)는 인코드를 할 때 발생하는 일시적인 파일을 유지할 수 있다.
[ICD]
앞의 실시형태에서 설명한 기억 장치는 ICD(implantable cardioverter-defibrillator)에 적용할 수 있다.
도 27의 (J)는 ICD의 일례를 나타낸 단면 모식도이다. ICD 본체(5400)는 적어도 배터리(5401)와, 전자 부품(4700)과, 레귤레이터와, 제어 회로와, 안테나(5404)와, 우심방에 연결되는 와이어(5402)와, 우심실에 연결되는 와이어(5403)를 가진다.
ICD 본체(5400)는 수술에 의하여 몸 안에 설치되고, 2개의 와이어는 인체의 쇄골하 정맥(5405) 및 상대정맥(5406)을 통과하여 한쪽 와이어 끝이 우심실에 설치되고, 다른 쪽 와이어 끝이 우심방에 설치되도록 한다.
ICD 본체(5400)는 페이스메이커로서의 기능을 가지고, 심박수가 규정의 범위에서 벗어난 경우에 심장 박동 조율을 수행한다. 또한 심장 박동 조율을 수행하여도 심박수가 개선되지 않는 경우(심실 빈맥이 또는 심실세동 등이 일어나는 경우)에는, 전기 충격에 의한 치료가 수행된다.
심장 박동 조율 및 전기 충격을 적절히 수행하기 위하여, ICD 본체(5400)는 심박수를 항상 감시할 필요가 있다. 그러므로 ICD 본체(5400)는 심박수를 검지하기 위한 센서를 포함한다. 또한 ICD 본체(5400)에서는, 상기 센서 등에 의하여 취득한 심박수의 데이터, 심장 박동 조율에 의한 치료를 수행한 횟수, 치료 시간 등을 전자 부품(4700)에 기억할 수 있다.
또한 안테나(5404)는 전력을 수신할 수 있고, 그 전력은 배터리(5401)에 충전된다. 또한 ICD 본체(5400)가 복수의 배터리를 포함함으로써, 안전성을 높일 수 있다. 구체적으로는, ICD 본체(5400)의 일부의 배터리를 사용할 수 없어도, 나머지 배터리가 기능할 수 있기 때문에, 배터리는 보조 전원으로서도 기능한다.
또한 전력을 수신할 수 있는 안테나(5404)에 더하여, 생체 신호를 송신할 수 있는 안테나를 포함하여도 좋고, 예를 들어 맥박, 호흡수, 심박수, 체온 등의 생체 신호를 외부의 모니터 장치로 확인할 수 있는, 심장 활동을 감시하는 시스템을 구성하여도 좋다.
[PC용 확장 디바이스]
앞의 실시형태에서 설명한 기억 장치는 PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 28의 (A)는 상기 확장 디바이스의 일례로서, 정보의 저장이 가능한 칩을 포함하고, PC 외부에 장착되는 포터블 확장 디바이스(6100)를 나타낸 것이다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus) 등으로 PC에 접속되면, 상기 칩에 정보를 저장할 수 있다. 또한 도 28의 (A)에는 포터블 확장 디바이스(6100)를 나타내었지만, 본 발명의 일 형태에 따른 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬 등이 탑재된 비교적 큰 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 가진다. 기판(6104)은 하우징(6101)에 수납된다. 기판(6104)에는, 앞의 실시형태에서 설명한 기억 장치 등을 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 전자 부품(4700), 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
[SD 카드]
앞의 실시형태에서 설명한 기억 장치는 정보 단말기 또는 디지털 카메라 등의 전자 기기에 장착할 수 있는 SD 카드에 적용할 수 있다.
도 28의 (B)는 SD 카드의 외관의 모식도이고, 도 28의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(5110)는 하우징(5111), 커넥터(5112), 및 기판(5113)을 포함한다. 커넥터(5112)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5113)은 하우징(5111)에 수납된다. 기판(5113)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5113)에는 전자 부품(4700), 컨트롤러 칩(5115)이 장착되어 있다. 또한 전자 부품(4700)과 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 전자 부품에 제공되는 기록 회로, 행 드라이버, 판독 회로 등은 전자 부품(4700)이 아니라 컨트롤러 칩(5115)에 제공되어도 좋다.
기판(5113)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SD 카드(5110)의 용량을 늘릴 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(5113)에 제공하여도 좋다. 이에 의하여, 외부 장치와 SD 카드(5110) 사이에서 무선 통신을 수행할 수 있기 때문에, 데이터를 전자 부품(4700)으로부터 판독하거나 전자 부품(4700)에 기록할 수 있다.
[SSD]
앞의 실시형태에서 설명한 기억 장치는, 정보 단말기 등의 전자 기기에 장착할 수 있는 SSD(Solid State Drive)에 적용할 수 있다.
도 28의 (D)는 SSD의 외관의 모식도이고, 도 28의 (E)는 SSD의 내부 구조의 모식도이다. SSD(5150)는 하우징(5151), 커넥터(5152), 및 기판(5153)을 포함한다. 커넥터(5152)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5153)은 하우징(5151)에 수납된다. 기판(5153)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5153)에는 전자 부품(4700), 메모리 칩(5155), 컨트롤러 칩(5156)이 장착되어 있다. 기판(5153)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SSD(5150)의 용량을 늘릴 수 있다. 메모리 칩(5155)에는 작업 메모리가 포함되어 있다. 예를 들어 메모리 칩(5155)으로서는 DRAM 칩을 사용하면 좋다. 컨트롤러 칩(5156)에는 프로세서, ECC 회로 등이 포함되어 있다. 또한 전자 부품(4700)과, 메모리 칩(5155)과, 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 컨트롤러 칩(5156)에도 작업 메모리로서 기능하는 메모리를 제공하여도 좋다.
[계산기]
도 29의 (A)에 나타낸 계산기(5600)는 대형 계산기의 예이다. 계산기(5600)에서는 랙(5610)에 랙 마운트형 계산기(5620)가 복수로 격납되어 있다.
계산기(5620)는 예를 들어 도 29의 (B)에 나타낸 사시도의 구성을 가질 수 있다. 도 29의 (B)에서 계산기(5620)는 머더보드(5630)를 가지고, 머더보드(5630)는 복수의 슬롯(5631), 복수의 접속 단자를 가진다. 슬롯(5631)에는 PC 카드(5621)가 삽입되어 있다. 또한 PC 카드(5621)는 접속 단자(5623), 접속 단자(5624), 접속 단자(5625)를 포함하고, 각각 머더보드(5630)에 접속되어 있다.
도 29의 (C)에 나타낸 PC 카드(5621)는 CPU, GPU, 기억 장치 등이 포함된 처리 보드의 일례이다. PC 카드(5621)는 보드(5622)를 포함한다. 또한 보드(5622)는 접속 단자(5623)와, 접속 단자(5624)와, 접속 단자(5625)와, 반도체 장치(5626)와, 반도체 장치(5627)와, 반도체 장치(5628)와, 접속 단자(5629)를 포함한다. 또한 도 29의 (C)에는 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628) 이외의 반도체 장치를 나타내었지만, 이들 반도체 장치에 대해서는, 이하의 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628)의 설명을 참조하면 좋다.
접속 단자(5629)는 머더보드(5630)의 슬롯(5631)에 삽입될 수 있는 형상을 가지고, 접속 단자(5629)는 PC 카드(5621)와 머더보드(5630)를 접속하기 위한 인터페이스로서 기능한다. 접속 단자(5629)의 규격으로서는 예를 들어 PCIe 등이 있다.
접속 단자(5623), 접속 단자(5624), 접속 단자(5625)는 예를 들어 PC 카드(5621)에 대하여 전력 공급, 신호 입력 등을 수행하기 위한 인터페이스로 할 수 있다. 또한 예를 들어 PC 카드(5621)에 의하여 계산된 신호의 출력 등을 수행하기 위한 인터페이스로 할 수 있다. 접속 단자(5623), 접속 단자(5624), 접속 단자(5625) 각각의 규격으로서는 예를 들어 USB(Universal Serial Bus), SATA(Serial ATA), SCSI(Small Computer System Interface) 등이 있다. 또한 접속 단자(5623), 접속 단자(5624), 접속 단자(5625)로부터 영상 신호를 출력하는 경우, 각각의 규격으로서는 HDMI(등록 상표) 등을 들 수 있다.
반도체 장치(5626)는 신호의 입출력을 수행하는 단자(도시하지 않았음)를 가지고, 상기 단자를 보드(5622)의 소켓(도시하지 않았음)에 삽입함으로써, 반도체 장치(5626)와 보드(5622)를 전기적으로 접속할 수 있다.
반도체 장치(5627)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5627)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5627)로서는 예를 들어 FPGA(Field Programmable Gate Array), GPU, CPU 등이 있다. 반도체 장치(5627)로서는 예를 들어 전자 부품(4730)을 사용할 수 있다.
반도체 장치(5628)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5628)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5628)로서는 예를 들어 기억 장치 등이 있다. 반도체 장치(5628)로서는 예를 들어 전자 부품(4700)을 사용할 수 있다.
계산기(5600)는 병렬 계산기로서 기능할 수도 있다. 계산기(5600)를 병렬 계산기로서 사용함으로써, 예를 들어 인공 지능의 학습 및 추론에 필요한 대규모의 계산을 수행할 수 있다.
상기 각종 전자 기기 등에 본 발명의 일 형태의 반도체 장치를 사용함으로써, 전자 기기의 소형화, 고속화, 또는 저소비 전력화를 도모할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 소비 전력이 낮기 때문에, 회로로부터의 발열을 저감할 수 있다. 따라서 상기 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 악영향을 줄일 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용함으로써, 고온 환경하에서도 동작이 안정된 전자 기기를 실현할 수 있다. 따라서 전자 기기의 신뢰성을 높일 수 있다.
이어서, 계산기(5600)에 적용할 수 있는 컴퓨터 시스템의 구성예에 대하여 설명한다. 도 30은 컴퓨터 시스템(700)의 구성예를 설명하는 도면이다. 컴퓨터 시스템(700)은 소프트웨어(Software)와 하드웨어(Hardware)로 구성된다. 또한 컴퓨터 시스템에 포함되는 하드웨어를 정보 처리 장치라고 하는 경우가 있다.
컴퓨터 시스템(700)을 구성하는 소프트웨어로서는, 디바이스 드라이버를 포함하는 운영 체제, 미들웨어, 각종 개발 환경, AI에 관련된 애플리케이션 프로그램(AI Application), AI에 관련되지 않는 애플리케이션 프로그램 등이 있다.
디바이스 드라이버에는 보조 기억 장치, 표시 장치, 및 프린터 등의 외부 접속 기기를 제어하기 위한 애플리케이션 프로그램 등이 포함된다.
컴퓨터 시스템(700)을 구성하는 하드웨어는 제 1 연산 처리 장치, 제 2 연산 처리 장치, 및 제 1 기억 장치 등을 가진다. 또한 제 2 연산 처리 장치는 제 2 기억 장치를 가진다.
제 1 연산 처리 장치로서는, 예를 들어 Noff OS CPU 등의 중앙 연산 처리 장치를 사용하는 것이 좋다. Noff OS CPU는 OS 트랜지스터를 사용한 기억 수단(예를 들어 비휘발성 메모리)을 가지고, 동작이 불필요한 경우에는, 필요한 정보를 기억 수단에 유지하고, 중앙 연산 처리 장치에 대한 전력 공급을 정지하는 기능을 가진다. 제 1 연산 처리 장치로서 Noff OS CPU를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 절감할 수 있다.
제 2 연산 처리 장치로서는 예를 들어 GPU 또는 FPGA 등을 사용할 수 있다. 또한 제 2 연산 처리 장치로서는 AI OS Accelerator를 사용하는 것이 바람직하다. AI OS Accelerator는 OS 트랜지스터를 사용하여 구성되고, 적화 연산 회로(product-sum operation circuit) 등의 연산 수단을 가진다. AI OS Accelerator는 일반적인 GPU 등보다 소비 전력이 낮다. 제 2 연산 처리 장치로서 AI OS Accelerator를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 절감할 수 있다.
제 1 기억 장치 및 제 2 기억 장치로서 본 발명의 일 형태에 따른 기억 장치를 사용하는 것이 바람직하다. 예를 들어 3D OS NAND형 기억 장치를 사용하는 것이 바람직하다. 3D OS NAND형 기억 장치는 캐시, 메인 메모리, 및 스토리지로서 기능할 수 있다. 또한 3D OS NAND형 기억 장치를 사용함으로써, 비노이만형 컴퓨터 시스템을 실현하기 용이해진다.
3D OS NAND형 기억 장치는, Si 트랜지스터를 사용한 3D NAND형 기억 장치보다 소비 전력이 낮다. 기억 장치로서 3D OS NAND형 기억 장치를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 절감할 수 있다. 또한 3D OS NAND형 기억 장치는 유니버설 메모리로서 기능할 수 있기 때문에, 컴퓨터 시스템(700)에 포함되는 부품 점수를 삭감할 수 있다.
하드웨어를 구성하는 반도체 장치를, OS 트랜지스터를 포함하는 반도체 장치로 구성함으로써 중앙 연산 처리 장치, 연산 처리 장치, 및 기억 장치를 포함하는 하드웨어의 모놀리식화가 용이해진다. 하드웨어를 모놀리식화함으로써 소형화, 경량화, 박형화뿐만 아니라, 소비 전력을 더 절감하기 용이해진다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 6)
본 명세서 등에서 설명한 OS 메모리를 사용하여 노멀리 오프 CPU("Noff-CPU"라고도 함)를 실현할 수 있다. 또한 Noff-CPU란, 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인, 노멀리 오프형 트랜지스터를 포함하는 집적 회로이다.
Noff-CPU에서는, 동작이 불필요한 회로에 대한 전력 공급을 정지하고, 상기 회로를 대기 상태로 할 수 있다. 전력 공급이 정지되어 대기 상태가 된 회로에서는 전력이 소비되지 않는다. 따라서 Noff-CPU는 전력 사용량을 최소한으로 할 수 있다. 또한 Noff-CPU는 전력 공급이 정지되어도 설정 조건 등 동작에 필요한 정보를 장기간 유지할 수 있다. 대기 상태에서의 복귀는 상기 회로에 대한 전력 공급을 다시 시작하기만 하면 좋고, 설정 조건 등의 재기록은 불필요하다. 즉 대기 상태에서의 고속 복귀가 가능하다. 이와 같이, Noff-CPU는 동작 속도를 크게 저하시키지 않고 소비 전력을 절감할 수 있다.
Noff-CPU는 예를 들어 IoT(Internet of Things) 분야의 IoT 말단 기기("엔드포인트 마이크로컴퓨터(endpoint microcomputer)"라고도 함(803)) 등의 소규모 시스템에 적합하게 사용할 수 있다.
도 31은 IoT 네트워크의 계층 구조와 요구 사양의 경향을 나타낸 것이다. 도 31에서는 요구 사양으로서 소비 전력(804)과 처리 성능(805)을 나타내었다. IoT 네트워크의 계층 구조는 위층의 클라우드 분야(801)와 아래층의 임베디드 분야(802)로 크게 나누어진다. 클라우드 분야(801)에는 예를 들어 서버가 포함된다. 임베디드 분야(802)에는 예를 들어 기계, 산업용 로봇, 차량 탑재용 기기, 가전제품 등이 포함된다.
위층일수록 저소비 전력보다 높은 처리 성능이 요구된다. 따라서 클라우드 분야(801)에서는 고성능 CPU, 고성능 GPU, 대규모 SoC(System on a Chip) 등이 사용된다. 또한 아래층일수록 처리 성능보다 저소비 전력이 요구되고, 디바이스의 개수도 매우 많아진다. 본 발명의 일 형태에 따른 반도체 장치는, 저소비 전력이 요구되는 IoT 말단 기기의 통신 장치에 적합하게 사용할 수 있다.
또한 "엔드포인트"란, 임베디드 분야(802)의 말단 영역을 가리킨다. 엔드포인트에 사용되는 디바이스로서는 예를 들어 공장, 가전제품, 인프라스트럭처, 농업 등에서 사용되는 마이크로컴퓨터가 해당된다.
도 32는 엔드포인트 마이크로컴퓨터의 응용예로서 공장 자동화의 이미지 도면을 나타낸 것이다. 공장(884)은 인터넷 회선(Internet)을 통하여 클라우드(883)와 접속된다. 또한 클라우드(883)는 인터넷 회선을 통하여 집(881) 및 회사(882)와 접속된다. 인터넷 회선은 유선 통신 방식이어도 좋고, 무선 통신 방식이어도 좋다. 예를 들어 무선 통신 방식의 경우에는, 통신 장치에 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 4세대 이동 통신 시스템(4G) 또는 5세대 이동 통신 시스템(5G) 등의 통신 규격에 따른 무선 통신을 수행하면 좋다. 또한 공장(884)은 인터넷 회선을 통하여 공장(885) 및 공장(886)에 접속되어도 좋다.
공장(884)은 마스터 장치(제어 기기)(831)를 가진다. 마스터 장치(831)는 클라우드(883)와 접속되고, 정보를 주고받는 기능을 가진다. 또한 마스터 장치(831)는 M2M(Machine to Machine) 인터페이스(832)를 통하여 IoT 말단 기기(841)에 포함되는 복수의 산업용 로봇(842)과 접속된다. M2M 인터페이스(832)로서는 예를 들어 유선 통신 방식의 1종류인 산업 이더넷("이더넷"은 등록 상표), 또는 무선 통신 방식의 1종류인 로컬 5G 등을 사용하여도 좋다.
공장의 관리자는, 집(881) 또는 회사(882)에서 클라우드(883)를 통하여 공장(884)에 접속하고, 가동 상황 등을 알 수 있다. 또한 오류 물품 및 결품의 체크, 저장 장소의 지시, 택 타임(takt time)의 계측 등을 실행할 수 있다.
근년 IoT는 세계적으로 공장에 도입되고 있으며, 이 상황을 "스마트 공장"이라고 부른다. 스마트 공장의 사례로서는 엔드포인트 마이크로컴퓨터에 의한 단순한 검사, 감사뿐만 아니라, 고장 검지 또는 이상 예측 등도 보고되어 있다.
엔드포인트 마이크로컴퓨터 등의 소규모 시스템은 가동 시의 전체 소비 전력이 작은 경우가 많기 때문에, CPU의 소비 전력의 비율이 높아지기 쉽다. 그러므로 엔드포인트 마이크로컴퓨터 등의 소규모 시스템에서는 Noff-CPU에 의한 대기 동작 시의 전력 삭감 효과가 크다. 한편, IoT의 임베디드 분야에서는 즉응성이 요구되는 경우가 있지만, Noff-CPU를 사용함으로써 대기 상태에서의 고속 복귀를 실현할 수 있다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
100: 메모리 스트링, 100A 내지 100D: 메모리 스트링, 101: 도전층, 102: 절연층, 103: 도전층, 103a, 103b: 도전층, 104: 도전층, 105: 절연층, 106: 도전층, 110: 구조체, 110A: 구조체, 111: 절연층, 112: 반도체층, 114: 기능층, 115: 절연층, 116: 절연층, 117: 절연층, 118: 절연층, 121: 절연층, 131: 중심축, 132: 영역, 141: 도전층, 142: 절연층, 145: 개구, 150: 메모리 셀, 151: 트랜지스터, 152: 용량 소자, 160: 트랜지스터, 170: 기억 소자
Claims (11)
- 반도체 장치로서,
제 1 방향으로 연장되는 제 1 도전층과,
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와,
제 1 절연층 및 제 2 절연층을 가지고,
상기 구조체는 기능층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가지고,
상기 제 1 도전층과 상기 구조체의 교차부에서 상기 제 2 도전층을 중심으로 하여 상기 제 3 절연층, 상기 반도체층, 및 상기 기능층이 이 순서대로 동심원상으로 배치되고,
상기 제 1 절연층과 상기 제 2 절연층은 상기 제 2 방향으로 적층되고,
상기 기능층과 상기 제 1 도전층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 배치되고,
상기 제 2 도전층, 상기 제 3 절연층, 및 상기 반도체층은 상기 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 상기 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분을 가지는, 반도체 장치. - 반도체 장치로서,
제 1 방향으로 연장되는 제 1 도전층과,
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와,
제 1 절연층 및 제 2 절연층을 가지고,
상기 구조체는 기능층과, 제 3 도전층과, 제 4 절연층을 가지고,
상기 제 1 도전층과 상기 구조체의 교차부에서 상기 제 4 절연층을 중심으로 하여 상기 제 3 도전층 및 상기 기능층이 이 순서대로 동심원상으로 배치되고,
상기 제 1 절연층과 상기 제 2 절연층은 상기 제 2 방향으로 적층되고,
상기 기능층과 상기 제 1 도전층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 배치되고,
상기 제 3 도전층과 상기 제 4 절연층은 상기 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 상기 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분을 가지는, 반도체 장치. - 반도체 장치로서,
제 1 방향으로 연장되는 제 1 도전층 및 제 4 도전층과,
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 구조체와,
제 1 절연층, 제 2 절연층, 및 제 5 절연층을 가지고,
상기 구조체는 제 1 부분과 제 2 부분을 가지고,
상기 제 1 부분은 기능층과, 반도체층과, 제 3 절연층과, 제 2 도전층을 가지고,
상기 제 2 부분은 제 6 절연층과, 상기 반도체층과, 상기 제 3 절연층과, 상기 제 2 도전층을 가지고,
상기 제 1 도전층, 제 4 도전층, 및 구조체의 교차부에서 상기 제 1 부분에서는 상기 제 2 도전층을 중심으로 하여 상기 제 3 절연층, 상기 반도체층, 및 상기 기능층이 이 순서대로 동심원상으로 배치되고, 상기 제 2 부분에서는 상기 제 2 도전층을 중심으로 하여 상기 제 3 절연층, 상기 반도체층, 및 상기 제 6 절연층이 이 순서대로 동심원상으로 배치되고,
상기 기능층 및 상기 제 1 도전층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 배치되고,
상기 제 4 도전층은 상기 제 2 절연층과 상기 제 5 절연층 사이에 배치되고,
상기 제 2 도전층, 상기 제 3 절연층, 및 상기 반도체층은 상기 제 1 절연층에 제공된 제 1 개구의 내측에 위치하는 부분과, 상기 제 2 절연층에 제공된 제 2 개구의 내측에 위치하는 부분과, 상기 제 5 절연층에 제공된 제 3 개구의 내측에 위치하는 부분을 가지는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
제 7 절연층을 가지고,
상기 제 7 절연층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 배치되고,
상기 제 7 절연층은 상기 기능층의 상면, 하면, 및 한쪽 측면과 접하여 제공되는, 반도체 장치. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
제 8 절연층을 가지고,
상기 제 8 절연층은 상기 반도체층과 상기 기능층 사이에 배치되는, 반도체 장치. - 제 5 항에 있어서,
상기 제 8 절연층은 실리콘과 질소를 포함하는, 반도체 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제 1 방향은 상기 제 2 방향과 직교하는 방향인, 반도체 장치. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 교차부는 메모리 셀로서 기능하는, 반도체 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 반도체층은 인듐 및 아연 중 적어도 한쪽을 포함하는, 반도체 장치. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 기능층은 강유전성 또는 반강유전성을 나타내는, 반도체 장치. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 기능층은 산화 하프늄 및 산화 지르코늄 중 어느 한쪽 또는 양쪽을 포함하는, 반도체 장치.
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