WO2022064318A1 - 半導体装置、半導体装置の駆動方法、および電子機器 - Google Patents

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WO2022064318A1
WO2022064318A1 PCT/IB2021/058291 IB2021058291W WO2022064318A1 WO 2022064318 A1 WO2022064318 A1 WO 2022064318A1 IB 2021058291 W IB2021058291 W IB 2021058291W WO 2022064318 A1 WO2022064318 A1 WO 2022064318A1
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potential
insulator
transistor
semiconductor device
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山崎舜平
國武寛司
郷戸宏充
津田一樹
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株式会社半導体エネルギー研究所
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    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, or the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip equipped with an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices and may have a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • a display device for example, as a technical field according to one aspect of the present invention, a display device, a light emitting device, a power storage device, an image pickup device, a storage device, a signal processing device, a processor, an electronic device, a system, a driving method thereof, a manufacturing method thereof, or a method thereof. These inspection methods can be mentioned.
  • NAND flash memory is widely used as a large-capacity storage device used in a computer.
  • Patent Document 1 a technique for increasing the degree of integration of NAND flash memory by arranging memory cells three-dimensionally has become widespread.
  • Patent Document 1 a NAND type flash memory in which memory cells are three-dimensionally arranged is referred to as "3D-NAND”.
  • Patent Document 2 discloses an example in which an oxide semiconductor is used for the body portion of the memory string.
  • the body portion referred to here refers to a channel of a transistor constituting a memory string or a semiconductor layer functioning as a source / drain.
  • the erasing operation of 3D-NAND is performed by flowing holes through the body portion.
  • a method of allowing holes to flow through the body portion in Patent Document 1, (1) a method of generating holes by GIDL (Gate Induced Drain Leak) and (2) a method of injecting holes from P-well of a semiconductor substrate. And (3) a method of injecting holes from a contact layer composed of p-type polysilicon is disclosed.
  • GIDL Gate Induced Drain Leak
  • the method (1) cannot be used because the oxide semiconductor has a wide bandgap and does not generate GIDL.
  • the methods (2) and (3) cannot be used because the energy barrier when injecting holes into the oxide semiconductor from p-type polysilicon is high. Therefore, the 3D-NAND cannot perform the erasing operation simply by replacing the body portion from polysilicon with an oxide semiconductor.
  • One aspect of the present invention is to provide a novel storage device. Alternatively, one aspect of the present invention is to provide a storage device having a high operating speed. Alternatively, one aspect of the present invention is to provide a highly reliable storage device. Alternatively, one aspect of the present invention is to provide a storage device having a large storage capacity. Alternatively, one aspect of the present invention is to provide a novel semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a high operating speed. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large storage capacity.
  • the problems of one aspect of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention has a first conductor extending in the first direction and a structure extending in the second direction, and the structure includes a second conductor and an oxide. It has a semiconductor, a functional layer, a first insulator, a second insulator, and a third insulator, and the second conductor is electrically connected to the oxide semiconductor and has a structure with the first conductor. At the intersection of the bodies, the first insulator, the oxide semiconductor, the second insulator, the functional layer, and the third insulator are arranged concentrically on the outside of the second conductor, and at the intersection, the third insulator is arranged.
  • the insulator is a semiconductor device that is thicker than the second insulator.
  • n-layer (n is an integer of 2 or more) first conductor extending in the first direction and a structure extending in the second direction.
  • the structure has a second conductor, an oxide semiconductor, a functional layer, a first insulator, a second insulator, and a third insulator, and the second conductor is an oxide semiconductor.
  • the first insulator, the oxide semiconductor, the second insulator, the functional layer, and the second insulator are outside the second conductor.
  • the third insulator is a semiconductor device in which the three insulators are arranged concentrically, and the third insulator is thicker than the second insulator at each intersection.
  • the first direction is a direction orthogonal to the second direction.
  • the intersection can function as a transistor.
  • the intersection can function as a memory cell.
  • the functional layer can function as a charge storage layer.
  • Insulators or semiconductors can be used as the functional layer.
  • an insulator for example, an insulator containing nitrogen and silicon may be used.
  • a semiconductor for example, a semiconductor containing silicon may be used.
  • the oxide semiconductor preferably contains at least one of indium and zinc.
  • another aspect of the present invention is the method for driving the semiconductor device according to the above (2), in which the first potential is supplied to the first conductor of the n-layer and the second potential is applied to the second conductor.
  • the first operation of supplying the third potential and the first conductor of the n-layer excluding the first conductor of the i-th layer by supplying the third potential to the first conductor of the i-th layer (i is an integer of 1 or more and n or less).
  • It is a method of driving a semiconductor device, which has a second operation of supplying a fourth potential to each of them and supplying a first potential to a second conductor, and performing a second operation after the first operation.
  • the potential difference between the first potential and the second potential is preferably 2 times or more and 6 times or less the potential difference between the first potential and the fourth potential.
  • the potential difference between the first potential and the third potential is preferably 2 times or more and 4 times or less the potential difference between the first potential and the fourth potential.
  • Another aspect of the present invention includes a first conductor extending in the first direction and a structure extending in the second direction, and the structure includes a second conductor and a second conductor. It has a first insulator, an oxide semiconductor, and a dielectric, and at the intersection of the first conductor and the structure, the first insulator, the semiconductor, and the dielectric are outside the second conductor.
  • the dielectrics are semiconductor devices that are arranged concentrically and have strong dielectric properties.
  • another aspect of the present invention has an n-layer first conductor extending in the first direction and a structure extending in the second direction, and the structure is the first. It has two conductors, a first insulator, a semiconductor, and a dielectric, and at each intersection of the first conductor and the structure of the n-layer, the first insulator is outside the second conductor.
  • Semiconductors, and dielectrics are arranged concentrically, and at each intersection, the dielectric is a semiconductor device having strong dielectric properties.
  • the dielectric preferably contains at least one of hafnium or zirconium.
  • the hydrogen concentration of the dielectric is preferably 5 ⁇ 10 20 atoms / cm 3 or less.
  • the carbon concentration of the dielectric is preferably 5 ⁇ 10 19 atoms / cm 3 or less.
  • another aspect of the present invention is the method for driving the semiconductor device according to (4), in which the first potential is supplied to the first conductor of the i-layer, and the first conductor of the i-layer is supplied.
  • the first operation of supplying the second potential to each of the first conductors of the n-layer excluding the above, and the n of supplying the third potential to the first conductor of the i-th layer and excluding the first conductor of the i-th layer. It has a second operation of supplying a second potential to each of the first conductors of the layer, the first potential is a potential higher than the second potential, and the second potential is the positive withstand voltage of the dielectric.
  • the lower potential, the third potential is a potential lower than the negative coercive voltage of the dielectric, and is a method of driving a semiconductor device in which the second operation is performed after the first operation.
  • another aspect of the present invention is the method for driving the semiconductor device according to (4), in which the first operation of supplying the first potential to each of the first conductors of the n-layer and the i-layer are the first operations. It has a second operation of supplying a third potential to the first conductor and supplying a second potential to each of the first conductors of the n-layer excluding the first conductor of the i-th layer, and has a second potential. Is a potential equal to or lower than the positive coercive voltage of the dielectric, and is a method for driving a semiconductor device in which a second operation is performed after the first operation.
  • another aspect of the present invention is the method for driving a semiconductor device according to (4), wherein a fourth potential is supplied to the first conductor of the i-layer, and the first conductor of the i-layer is supplied.
  • a second potential is supplied to each of the first conductors of the n-layer excluding the above, and the fourth potential is a potential equal to or higher than the negative coercive voltage of the dielectric, which is a method for driving a semiconductor device.
  • the second potential is a potential that turns on the transistor without reversing the polarization of the ferroelectric layer that functions as the gate insulating layer.
  • the fourth potential is a potential that turns the transistor off without reversing the polarization of the ferroelectric layer that functions as the gate insulating layer.
  • the first potential is a potential higher than the positive coercive voltage
  • the third potential is a potential lower than the negative coercive voltage.
  • the first potential may be a potential equal to or higher than the saturated polarization voltage VSP
  • the third potential may be a potential equal to or lower than the saturated polarization voltage ⁇ VSP.
  • a novel storage device can be provided.
  • one aspect of the present invention can provide a storage device having a high operating speed.
  • one aspect of the present invention can provide a highly reliable storage device.
  • one aspect of the present invention can provide a storage device having a large storage capacity.
  • a novel semiconductor device can be provided by one aspect of the present invention.
  • one aspect of the present invention can provide a semiconductor device having a high operating speed.
  • a highly reliable semiconductor device can be provided.
  • one aspect of the present invention can provide a semiconductor device having a large storage capacity.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A is a cross-sectional view of a memory string.
  • FIG. 1B is a circuit diagram of a memory string.
  • 2A and 2B are cross-sectional views of the memory string.
  • 3A and 3B are cross-sectional views of the memory string.
  • FIG. 4A is a cross-sectional view of the memory string.
  • FIG. 4B is a circuit diagram of a memory string.
  • FIG. 5A is a cross-sectional view of the memory string.
  • FIG. 5B is a circuit diagram of a memory string.
  • FIG. 6A is a cross-sectional view of the memory string.
  • FIG. 6B is a circuit diagram of a memory string.
  • FIG. 7 is a cross-sectional view of the memory string.
  • FIG. 8A and 8B are cross-sectional views of the memory string.
  • FIG. 9A is a cross-sectional view of the memory string.
  • FIG. 9B is a circuit diagram of the memory string.
  • 10A and 10B are cross-sectional views of the memory string.
  • FIG. 11 is a graph showing an example of hysteresis characteristics.
  • FIG. 12A is a cross-sectional view of the memory string.
  • FIG. 12B is a circuit diagram of the memory string.
  • FIG. 13A is a cross-sectional view of the memory string.
  • FIG. 13B is a circuit diagram of the memory string.
  • FIG. 14A is a diagram illustrating the classification of crystal structures.
  • FIG. 14B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 14A is a diagram illustrating the classification of crystal structures.
  • FIG. 14B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film
  • FIG. 14C is a diagram illustrating a microelectron diffraction pattern of a CAAC-IGZO film.
  • 15A and 15B are cross-sectional views of the semiconductor device.
  • 16A and 16B are cross-sectional views of the semiconductor device.
  • FIG. 17A is a circuit diagram of a memory string.
  • FIG. 17B is a diagram illustrating an example of the Id-Vg characteristic of the transistor.
  • FIG. 18A is a timing chart illustrating the operation of erasing the memory string.
  • FIG. 18B is a circuit diagram showing an operating state of the memory string.
  • FIG. 19 is a cross-sectional view of the memory cell.
  • FIG. 20A is a timing chart illustrating a memory string writing operation.
  • FIG. 20B is a circuit diagram showing an operating state of the memory string.
  • FIG. 21 is a cross-sectional view of the memory cell.
  • FIG. 22A is a timing chart illustrating a memory string read operation.
  • FIG. 22B is a circuit diagram showing an operating state of the memory string.
  • 23A and 23B are schematic cross-sectional views of the FeFET.
  • FIG. 23C is a diagram illustrating an example of the Id-Vg characteristic of the transistor.
  • FIG. 24A is a timing chart illustrating the operation of erasing the memory string.
  • FIG. 24B is a circuit diagram showing an operating state of the memory string.
  • FIG. 25A is a timing chart illustrating a memory string writing operation.
  • FIG. 25B is a circuit diagram showing an operating state of the memory string.
  • FIG. 26A is a timing chart illustrating a memory string read operation.
  • FIG. 26B is a circuit diagram showing an operating state of the memory string.
  • FIG. 27 is a cross-sectional view of the memory string.
  • 28A and 28B are cross-sectional views of the memory string.
  • FIG. 29 is a circuit diagram of the memory string.
  • FIG. 30 is a cross-sectional view of the memory string.
  • FIG. 31 is a cross-sectional view of the memory string.
  • FIG. 32 is a cross-sectional view of the memory string.
  • FIG. 33 is a circuit diagram of the memory string.
  • FIG. 34 is a cross-sectional view of the memory string.
  • FIG. 35 is a cross-sectional view of the memory string.
  • FIG. 36 is a cross-sectional view of the memory string.
  • FIG. 37 is a cross-sectional view of the memory string.
  • FIG. 38 is a block diagram illustrating a configuration example of the semiconductor device.
  • FIG. 39 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 40 is a diagram illustrating an example in which an information processing system is constructed using a plurality of storage devices.
  • FIG. 41 is a block diagram illustrating a CPU.
  • 42A and 42B are perspective views of the semiconductor device.
  • 43A and 43B are perspective views of the semiconductor device.
  • 44A and 44B are perspective views of the semiconductor device.
  • 45A is a perspective view showing an example of a semiconductor wafer
  • FIG. 45B is a perspective view showing an example of a chip
  • FIGS. 45C and 45D are perspective views showing an example of an electronic component.
  • 46A to 46J are perspective views or schematic views illustrating an example of an electronic device.
  • 47A to 47E are perspective views or schematic views illustrating an example of an electronic device.
  • 48A to 48C are diagrams illustrating an example of an electronic device.
  • FIG. 49 is a diagram illustrating a configuration example of a computer system.
  • FIG. 50 is a diagram showing the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 51 is an image diagram of factory automation.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y are functionally connected. It is assumed that the case where X and Y are directly connected is disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and the connection relationship other than the connection relationship shown in the figure or text is also disclosed in the figure or text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch is controlled in an on state and an off state. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.), X and Y It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” for example, a circuit element having a resistance value higher than 0 ⁇ , wiring and the like can be used. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having resistance value”, and conversely, the terms “resistance”, “load”, and “region having resistance value” are used. , Can be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the resistance value may be determined by the length of the wiring.
  • a conductor having a resistivity different from that of the conductor used as wiring may be used as the resistance element.
  • the resistance value may be determined by doping the semiconductor with impurities.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element generated between the wirings. It shall include the capacitance, the gate capacitance generated between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitive element”, “parasitic capacitance”, and “capacity”. It can be paraphrased into terms such as “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as "a pair of conductors", “a pair of conductive regions", “a pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • the “node” can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on a circuit configuration, a device structure, or the like.
  • terminals, wiring, etc. can be paraphrased as "nodes”.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • high level potential also referred to as” high level potential ",” H potential “, or” H
  • low level potential low level potential
  • L low level potential
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, the term “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like is the direction in which the positive carrier moves, and the amount of current is described as a positive value.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and the amount of current is expressed as a negative value. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in the "first” in one of the embodiments such as the present specification is the component referred to in the "second” in another embodiment or the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments, claims, and the like.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the electrode B does not have to be formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be part of the “wiring” or “terminal”, and for example, the “terminal” can be part of the “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transitional metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements excluding oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conducting state means a state in which the source electrode and the drain electrode of the transistor can be
  • a mechanical switch there is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • the content described in the embodiment is the content described by using various figures or the content described by using the text described in the specification in each embodiment (or example). be.
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to its size and aspect ratio.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • the code is used for identification such as "_1", “[i]", “[m, n]”. May be added and described.
  • one of the two wiring GLs may be described as wiring GL_1 and the other may be described as wiring GL_1.
  • the memory string 100 is a semiconductor device that functions as a 3D-NAND type storage device.
  • arrows indicating the X direction, the Y direction, and the Z direction may be added.
  • the X, Y, and Z directions are directions that intersect each other. More specifically, the X, Y, and Z directions are directions orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a "first direction”.
  • the other one may be referred to as a "second direction” or a "second direction”.
  • the remaining one may be referred to as a "third direction” or a "third direction”.
  • the direction perpendicular to the upper surface of the conductor 101 is the Z direction.
  • FIG. 1A is a cross-sectional view of the memory string 100 as seen from the Y direction. Note that FIG. 1A shows the central axis 131 of the memory string 100 extending in the Z direction. Further, FIG. 1B is an equivalent circuit diagram of the memory string 100. The memory string 100 has a configuration in which a plurality of transistors Tr are connected in series. Further, FIG. 2A is a cross-sectional view of the portions A1-A2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction. FIG. 2B is a cross-sectional view of the portions B1-B2 shown by the alternate long and short dash line in FIG. 1A as viewed from the Z direction.
  • the memory string 100 is composed of a conductor 101, an insulator 102 of an m layer (m is an integer of 2 or more), and an n layer (n is an integer of 2 or more) arranged above a substrate (not shown). It has a conductor 103 and. The insulator 102 and the conductor 103 are alternately laminated on the upper part of the substrate.
  • the insulator 102 of the first layer is referred to as an insulator 102_1
  • the insulator 102 of the mth layer is referred to as an insulator 102_m.
  • the conductor 103 in the first layer is referred to as the conductor 103_1
  • the conductor 103 in the nth layer is referred to as the conductor 103_n.
  • insulator 102 when an arbitrary insulator 102 is indicated, it is simply referred to as "insulator 102".
  • conductor 103 when indicating an arbitrary conductor 103, it is simply indicated as “conductor 103".
  • the insulator 102 and the conductor 103 extend in the Y direction.
  • the memory string 100 has a structure in which insulators 102 and conductors 103 are alternately laminated.
  • the insulator 102_1 is provided on the conductor 101
  • the conductor 103_1 is provided on the conductor 102_1
  • the insulator 102_1 is provided on the conductor 103_1
  • the insulator 102_1 is provided on the insulator 102_1.
  • the conductor 103_2 is provided
  • the insulator 102_3 is provided on the conductor 103_2
  • the conductor 103_3 is provided on the insulator 102_3
  • the insulator 102_4 is provided on the conductor 103_3.
  • an insulator 102_m is provided on the conductor 103_n.
  • the memory string 100 has a conductor 104, an insulator 105, a structure 110, and an insulator 121.
  • the structure 110 extends along the Z direction. Further, the structure 110 is provided between the conductor 101 and the conductor 104 so as to penetrate the insulators 102_1 to 102_m and the conductors 103_1 to 103_n.
  • the structure 110 has a columnar structure including a conductor 106, an insulator 111, a semiconductor 112, an insulator 113, a functional layer 114, and an insulator 115.
  • the conductor 106 extends along the central axis 131, and the insulator 111 is provided adjacent to the side surface of the conductor 106.
  • the semiconductor 112 is provided adjacent to the side surface of the insulator 111.
  • the insulator 113 is provided adjacent to the semiconductor 112.
  • the functional layer 114 is provided adjacent to the insulator 113.
  • the insulator 115 is provided adjacent to the functional layer 114.
  • the insulator 111, the semiconductor 112, the insulator 113, and the functional layer 114 are provided concentrically on the outside of the conductor 106.
  • FIG. 2 shows a case where the cross-sectional shape of the structure 110 is circular, but the cross-sectional shape of the structure 110 is not limited to the circular shape.
  • the cross-sectional shape of the structure 110 may be a triangle, a rectangle, or a polygon having a pentagon or more. Further, the cross-sectional shape of the structure 110 may be a curved line or a combination of a straight line and a curved line.
  • the insulator 121 is provided so as to cover the side surfaces of the insulator 102_1 to the insulator 102_m and the conductor 103_1 to the conductor 103_n.
  • the conductor 104 is provided on the insulator 102_m.
  • the conductor 101 and the conductor 104 are electrically connected to the semiconductor 112. Further, the conductor 101 is electrically connected to the conductor 106. Therefore, the conductor 106 and the semiconductor 112 are electrically connected.
  • the insulator 105 is provided on the insulator 102_m, the insulator 121, and the conductor 104.
  • the region (intersection) where the structure 110 and the conductor 103 overlap in the direction perpendicular to the Z direction functions as the transistor Tr. Therefore, the region (intersection portion) where the structure 110 and the conductor 103 overlap in the direction perpendicular to the Z direction functions as a memory cell (also referred to as a “memory element”).
  • the conductor 103 functions as a gate of the transistor Tr.
  • the memory string 100 shown in FIG. 1A has n regions (intersections) where the structure 110 and the conductor 103 overlap. Therefore, the memory string 100 shown in FIG. 1A has n transistors Tr. Therefore, the memory string 100 shown in FIG. 1A has n memory cells. Further, the conductor 106 can function as a back gate of the transistor Tr.
  • FIG. 2A corresponds to a cross-sectional view of the transistor Tr in the memory string 100 when viewed from the Z direction.
  • the first transistor Tr is referred to as a transistor Tr_1, and the nth transistor Tr is referred to as a transistor Tr_n.
  • transistor Tr when an arbitrary transistor Tr is indicated, it is simply referred to as "transistor Tr".
  • a memory cell that stores data by holding a charge in a charge storage layer has a laminated structure of a block layer, a charge storage layer, a tunnel layer, and a semiconductor layer.
  • Such memory cells may be referred to by various names depending on the laminated configuration from the control gate to the semiconductor.
  • the control gate, block layer, charge storage layer, tunnel layer, and semiconductor layer are composed of metal, oxide, nitride, oxide, and semiconductor, a MONOS (Metal Oxide Nitride Oxide Semiconductor) type memory cell. Is called.
  • MONOS Metal Organic Semiconductor
  • n-type silicon or p-type silicon when n-type silicon or p-type silicon is used for the control gate, it is called a SONOS (Silicon Oxide Nitride Semiconductor) type memory cell.
  • SONOS Silicon Oxide Nitride Semiconductor
  • tantalum nitride is used for the control gate and aluminum oxide is used for the block layer, it is called a TANOS (Tantalum nitride Aluminum oxide Nitride Oxide Semiconductor) type memory cell.
  • TANOS Tetantalum nitride Aluminum oxide Nitride Oxide Semiconductor
  • THNOS Tannium oxide Nitride Oxide Semiconductor
  • the transistor Tr functions as, for example, a MONOS type memory cell.
  • the memory string 100 functions as a NAND type storage device having n memory cells.
  • the conductor 103 functions as a memory cell control gate.
  • the insulator 113 functions as a tunnel layer
  • the functional layer 114 functions as a charge storage layer
  • the insulator 115 functions as a block layer. That is, a block layer is provided on the control gate side, and a tunnel layer is provided on the semiconductor side.
  • the gate of the transistor Tr is electrically connected to the wiring CG.
  • the wiring CG electrically connected to the gate of the transistor Tr_1 is referred to as wiring CG_1.
  • a part or all of the conductor 103 may function as a wiring CG.
  • the wiring CG is also referred to as "control gate” or "control gate wiring”.
  • the source of one transistor Tr and the drain of the other transistor Tr are electrically connected to each other.
  • one of the source or drain of the transistor Tr_1 is electrically connected to the wiring SL, and the other is electrically connected to one of the source or drain of the transistor Tr_1.
  • One of the source or drain of the transistor Tr_n is electrically connected to the wiring BL, and the other is electrically connected to one of the source or drain of the transistor Tr_n-1.
  • the conductor 101 is electrically connected to the wiring SL, and the conductor 104 is electrically connected to the wiring BL.
  • the conductor 101 may function as the wiring SL, or the conductor 104 may function as the wiring BL.
  • the back gate of the transistor Tr (transistor Tr_1 to transistor Tr_n) is electrically connected to the wiring SL via the wiring BGL.
  • the conductor 106 can function as a wiring BGL.
  • the thickness of the insulator 113 (the length in the direction perpendicular to the Z direction) is preferably 1 nm or more and 10 nm or less.
  • the thickness of the functional layer 114 is preferably 5 nm or more and 20 nm or less.
  • the thickness of the insulator 115 is preferably 5 nm or more and 50 nm or less. Further, the thickness of the insulator 113 is preferably thinner than that of the insulator 115. In other words, the thickness of the insulator 115 is preferably thicker than that of the insulator 113.
  • An insulator may be used as the functional layer 114.
  • silicon oxide may be used for the insulator 113 and the insulator 115, and silicon nitride may be used for the functional layer 114.
  • the insulator 113 and the insulator 115 may each be a laminate of a plurality of insulators.
  • the insulator 115 may be a laminate of silicon oxide and aluminum oxide.
  • silicon nitride may be used for the insulator 113 and the insulator 115.
  • silicon nitride having a higher silicon content than the silicon nitride used for the insulator 113 and the insulator 115 may be used for the functional layer 114.
  • the semiconductor 112 corresponds to the body portion.
  • the semiconductor 112 a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon or germanium can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the semiconductor 112 may be a semiconductor whose crystallinity is enhanced by using a catalyst element.
  • the catalyst element include nickel (Ni), iron (Fe), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), platinum (Pt), and the like.
  • An element selected from metal elements such as copper (Cu), gold (Au), and germanium (Ge) may be used.
  • the crystallinity may be enhanced by forming amorphous silicon as the semiconductor 112, adding nickel as a catalyst element, and performing a heat treatment.
  • the catalytic element combines with silicon to form silicide.
  • the catalytic element tends to bind to a portion having many defects such as an amorphous state. Therefore, the catalytic element contained in silicide reacts with silicon in an amorphous state to form a new silicide. In this way, crystallization proceeds while the silicide moves.
  • an impurity element such as a group 15 element or a group 13 element
  • a concentration gradient of the nickel element may occur in the semiconductor 112.
  • the nickel concentration may be lower than in other regions (eg, source region and drain region).
  • the source and drain regions may have higher nickel concentrations than the regions that function as channels.
  • the semiconductor 112 functions as a semiconductor layer on which the channel of the transistor Tr is formed.
  • the semiconductor used for the transistor may be a laminate of semiconductors. When the semiconductor layers are laminated, semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the transistor Tr is preferably a transistor (also referred to as an "OS transistor") using an oxide semiconductor which is a kind of metal oxide in the semiconductor layer on which a channel is formed. Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory string 100 can be reduced. Therefore, the power consumption of the semiconductor device including the memory string 100 can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the memory string 100 including the memory cell can also be called "OS memory”.
  • the OS transistor can have a smaller on-resistance than a transistor in which polycrystalline silicon is used for the semiconductor layer on which the channel is formed. That is, the conductivity of the body portion can be enhanced.
  • the operating speed of the memory string 100 can be increased.
  • the memory string 100 can suppress the malfunction caused by the variation in the threshold voltage.
  • the OS transistor has stable operation even in a high temperature environment and has little characteristic fluctuation.
  • the off-current hardly increases even in a high temperature environment.
  • the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower.
  • the on-current does not easily decrease even in a high temperature environment. Therefore, the memory string 100 including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as the transistor constituting the memory string 100, the operation is stable even in a high temperature environment, and the memory string 100 with good reliability can be realized. Therefore, the reliability of the semiconductor device including the memory string 100 can be improved.
  • a NAND type storage device including an OS memory is also referred to as an "OS NAND type” or an “OS NAND type storage device”. Further, the 3D-NAND type storage device including the OS memory is also referred to as "3D OS NAND type” or "3D OS NAND type storage device”. Therefore, the memory string 100 according to one aspect of the present invention can be said to be a 3D OS NAND type storage device.
  • FIG. 3 is a cross-sectional view corresponding to FIG. 2A.
  • FIG. 4A shows a cross-sectional view of the memory string 100A, which is a modification of the memory string 100.
  • FIG. 4B is an equivalent circuit diagram of the memory string 100A.
  • the memory string 100A has a transistor TrS_1 between the transistor Tr_1 and the conductor 101, and has a transistor TrS_1 between the transistor Tr_n and the conductor 104. That is, it can be said that the transistor TrS_1 is provided at one end of the memory string 100 and the transistor TrS_1 is provided at the other end.
  • the conductor 103 that functions as the gate of the transistor TrS_1 is referred to as the conductor 103_s1
  • the conductor 103 that functions as the gate of the transistor TrS_1 is referred to as the conductor 103_s2.
  • the conductor 103_s1 is electrically connected to the wiring SEL_1
  • the conductor 103_s2 is electrically connected to the wiring SEL_2 (see FIG. 4B).
  • the conductor 103_s1 is provided between the insulator 102_1 and the insulator 102_2, and the conductor 103_1 is provided between the insulator 102_2 and the insulator 102_3. Further, in the memory string 100A, the conductor 103_s2 is provided between the insulator 102_m and the insulator 102_m-1, and the conductor 103_n is provided between the insulator 102_m-1 and the insulator 102_m-2. ..
  • TrS that functions as a selection transistor on at least one of both ends of the memory string, preferably both, information can be read and written only to a specific memory string. Therefore, information can be read and written more accurately.
  • the transistor TrS has the same structure as the transistor Tr. However, since the transistor TrS functions as a selection transistor, it is not necessary to perform a read operation, a write operation, or the like with respect to the transistor TrS.
  • the material used for forming the conductor 103_s1 and the conductor 103_s2 may be the same material as the other conductor 103, or may be a different material.
  • FIG. 5A shows a cross-sectional view of the memory string 100B which is a modification of the memory string 100.
  • FIG. 5B is an equivalent circuit diagram of the memory string 100B.
  • one of the source or drain of the transistor Tr_1 may be electrically connected to the wiring BL, and the other may be electrically connected to one of the source or drain of the transistor Tr_2.
  • one of the source or drain of the transistor Tr_n may be electrically connected to the wiring SL, and the other may be electrically connected to one of the source or drain of the transistor Tr_n-1.
  • the conductor 101 is electrically connected to the wiring BL, and the conductor 104 is electrically connected to the wiring SL.
  • the conductor 101 may function as the wiring BL, or the conductor 104 may function as the wiring SL.
  • the back gate of the transistor Tr (transistor Tr_1 to transistor Tr_n) is electrically connected to the wiring SL.
  • the conductor 106 is not electrically connected to the conductor 101, but is electrically connected to the conductor 104.
  • FIG. 6A shows a cross-sectional view of the memory string 100C which is a modification of the memory string 100.
  • FIG. 6B is an equivalent circuit diagram of the memory string 100C.
  • the memory string 100C has an insulator 107 and a conductor 108.
  • the insulator 107 is provided on the insulator 102_m.
  • the conductor 108 is provided so as to be embedded in a part of the insulator 107.
  • the conductor 104 is provided on the insulator 107, and the insulator 105 is provided so as to cover the conductor 104.
  • the semiconductor 112 is electrically connected to the conductor 104 via the conductor 108.
  • the conductor 106 functioning as the wiring BGL may be electrically connected to the wiring 109 (not shown in FIG. 6A) without being connected to either the wiring SL or the wiring BL. ..
  • an arbitrary potential can be supplied to the wiring BGL.
  • the threshold voltage of the transistor Tr can be controlled.
  • FIG. 7 shows a cross-sectional view of the memory string 100D, which is a modification of the memory string 100.
  • FIG. 8A is a cross-sectional view of the portions C1-C2 shown by the alternate long and short dash line in FIG. 7 as viewed from the Z direction.
  • FIG. 8B is a cross-sectional view of the portions D1-D2 shown by the alternate long and short dash line in FIG. 7 as viewed from the Z direction.
  • FIG. 8A corresponds to a cross-sectional view of the transistor Tr in the memory string 100D when viewed from the Z direction.
  • the memory string 100D has a structure 110A instead of the structure 110.
  • the structure 110A has a structure obtained by removing the functional layer 114 and the insulator 115 from the structure 110.
  • the functional layer 114 and the insulator 115 are provided for each transistor Tr.
  • the functional layer 114 included in the transistor Tr_1 is referred to as the functional layer 114_1.
  • the insulator 115 contained in the transistor Tr_1 is referred to as an insulator 115_1.
  • the functional layer 114 included in the transistor Tr_n is referred to as a functional layer 114_n
  • the insulator 115 included in the transistor Tr_n is referred to as an insulator 115_n.
  • the functional layer 114 included in an arbitrary transistor Tr it is simply referred to as "functional layer 114”.
  • the insulator 115 contained in an arbitrary transistor Tr is shown, it is simply referred to as "insulator 115".
  • the insulator 115_3 is provided adjacent to the conductor 103_3. Therefore, the insulator 115_3 has a region overlapping with the structure 110A in the direction perpendicular to the Z direction.
  • the insulator 115_3 has a region overlapping with the lower surface of the conductor 103_3.
  • the conductor 103_3 overlaps with the insulator 102_3 via the region.
  • the insulator 115_3 has a region overlapping with the upper surface of the conductor 103_3.
  • the conductor 103_3 overlaps with the insulator 102_4 via the region.
  • the functional layer 114_3 is provided adjacent to the insulator 115_3.
  • the functional layer 114_3 has a region overlapping the structure 110A in the direction perpendicular to the Z direction.
  • the functional layer 114_3 has a region that overlaps with the lower surface of the conductor 103_3 via a part of the insulator 115_3.
  • the conductor 103_3 overlaps with the insulator 102_3 via the region.
  • the functional layer 114_3 has a region overlapping the upper surface of the conductor 103_3 via a part of the insulator 115_3.
  • the conductor 103_3 overlaps with the insulator 102_4 via the region.
  • the cross-sectional view shown in FIG. 8A is the same as the cross-sectional view shown in FIG. 2A, but the cross-sectional view shown in FIG. 8B is different from the cross-sectional view shown in FIG. 2B.
  • the memory string 100 shares the functional layer 114 between the adjacent transistors Tr, the electric charge accumulated in the functional layer 114 may interfere with the adjacent transistor Tr.
  • the functional layer 114 that functions as a charge storage layer is independently provided for each transistor Tr, the possibility of interfering with the adjacent transistor Tr can be reduced. Therefore, noise can be reduced and the reliability of data retention can be improved. Further, the memory string 100D can easily hold multi-valued information as compared with the memory string 100.
  • a semiconductor may be used for the functional layer 114 that functions as a storage layer.
  • a semiconductor for the storage layer By using a semiconductor for the storage layer, a floating gate type memory cell can be realized.
  • the semiconductor material used for the storage layer silicon, germanium or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • FIG. 9A shows a cross-sectional view of the memory string 100E, which is a modification of the memory string 100.
  • FIG. 9A is a cross-sectional view of the memory string 100E seen from the Y direction.
  • FIG. 9B is an equivalent circuit diagram of the memory string 100E.
  • FIG. 10A is a cross-sectional view of the portions E1-E2 shown by the alternate long and short dash line in FIG. 9A as viewed from the Z direction.
  • FIG. 10B is a cross-sectional view of the portions F1-F2 shown by the alternate long and short dash line in FIG. 9B as viewed from the Z direction.
  • the memory string 100E has a structure 110B instead of the structure 110.
  • the structure 110B has a structure in which the insulator 113, the functional layer 114, and the insulator 115 of the structure 110 are replaced with the dielectric 118.
  • a material capable of having ferroelectricity is used as the dielectric 118.
  • Materials that can have strong dielectric properties include hafnium oxide, zirconium oxide, or hafnium oxide and element J1 (element J1 is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (element J1). Y), lanthanum (La), strontium (Sr), etc.) are added to the material.
  • PbTIO X (X is a real number larger than 0)
  • barium titanate strontium (BST) strontium titanate
  • PZT lead zirconate titanate
  • SBT strontium bismuthate tantanate
  • Piezoelectric ceramics having a perovskite structure, such as (BFO) and barium titanate, may be used.
  • PVDF polyvinylidene fluoride
  • VDF copolymer of vinylidene fluoride
  • TrFE trifluoroethylene
  • An organic ferroelectric substance may be used.
  • the material capable of having ferroelectricity for example, a mixture or compound composed of a plurality of materials selected from the materials listed above can be used.
  • the dielectric 118 may have a laminated structure composed of a plurality of materials selected from the materials listed above.
  • hafnium oxide also referred to as “HfO X ” or “HO”
  • HfZrO X hafnium oxide and zirconium oxide
  • the film thickness of the dielectric 118 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and further preferably 10 nm or less.
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly removing at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • the impurity concentration of the material capable of having ferroelectricity is low.
  • the hydrogen concentration of the material capable of having ferroelectricity is preferably 5 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the carbon concentration of the material capable of having ferroelectricity is preferably 5 ⁇ 10 19 atoms / cm 3 or less, and more preferably 1 ⁇ 10 19 atoms / cm 3 or less.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material capable of having ferroelectricity is not particularly limited.
  • the crystal structure of the material that may have strong dielectric property may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • a layer formed of a material capable of having ferroelectricity is also referred to as a "ferroelectric layer".
  • the ferroelectric layer has a hysteresis characteristic.
  • FIG. 11 is a graph showing an example of hysteresis characteristics.
  • the hysteresis characteristic can be measured by a capacitive element using a ferroelectric layer as a dielectric.
  • the horizontal axis indicates the voltage (electric field) applied to the ferroelectric layer.
  • the voltage is the potential difference between one electrode and the other electrode of a capacitive element using a ferroelectric layer as a dielectric.
  • the electric field strength can be obtained by dividing the potential difference by the thickness of the ferroelectric layer.
  • the vertical axis shows the polarization of the ferroelectric layer.
  • the polarization is positive, it indicates that the positive charge in the ferroelectric layer is biased toward one electrode side of the capacitive element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the polarization is negative, it indicates that the negative charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element.
  • the polarization shown on the vertical axis of the graph of FIG. 11 is positive when the negative charge is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element, and the positive charge is capacitive. It may be negative when it is biased toward one electrode side of the element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the hysteresis characteristic of the ferroelectric layer can be represented by the curve 51 and the curve 52.
  • the voltage at the intersection of the curve 51 and the curve 52 is referred to as a saturated polarization voltage VSP and a saturated polarization voltage ⁇ VSP. It can be said that VSP and -VSP have different polarities.
  • the polarization of the ferroelectric layer increases according to the curve 51.
  • the voltage applied to the ferroelectric layer is lowered after applying a voltage equal to or higher than VSP to the ferroelectric layer, the polarization of the ferroelectric layer decreases according to the curve 52.
  • the VSP may be referred to as a "positive saturated polarization voltage” or a "first saturated polarization voltage”
  • the -VSP may be referred to as a "negative saturation polarization voltage” or a "second saturation polarization voltage”.
  • the absolute value of the first saturated polarization voltage and the absolute value of the second saturation polarization voltage may be the same or different.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 51 is called a coercive voltage Vc.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 52 is called a coercive voltage ⁇ Vc.
  • the value of Vc and the value of -Vc are values between -VSP and VSP.
  • Vc may be referred to as "positive coercive voltage” or "first coercive voltage”
  • -Vc may be referred to as "negative coercive voltage” or "second coercive voltage”.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage may be the same or different.
  • Vc is preferably H potential or higher
  • -Vc is preferably L potential or lower.
  • the threshold voltage VthD of the normally-on transistor and the threshold voltage VthE of the normally-off transistor are preferably ⁇ Vc or more and Vc or less, and more preferably L potential or more and H potential or less.
  • the maximum value of polarization is called “residual polarization Pr”, and the minimum value is called “residual polarization-Pr”.
  • the absolute value of the difference between the residual polarization Pr and the residual polarization-Pr is called “residual polarization 2Pr”. The larger the residual polarization 2Pr, the larger the fluctuation range of the threshold voltage due to the reversal of the polarization. Therefore, the larger the residual polarization 2Pr, the more preferable.
  • the transistor Tr constituting the memory string 100E functions as a ferroelectric transistor (FeFET: Ferroelectric FET).
  • the ferroelectric transistor is a transistor in which a ferroelectric substance is used as an insulator that functions as a gate insulator.
  • the ferroelectric transistor can change the threshold voltage by applying a voltage above a certain level to the gate.
  • a ferroelectric transistor for the transistor Tr constituting the memory string 100E By using a ferroelectric transistor for the transistor Tr constituting the memory string 100E, a NAND type ferroelectric memory can be realized. Further, in the memory string 100E, the formation of the conductor 106 may be omitted.
  • FIG. 12 shows a cross-sectional view of the memory string 100F.
  • FIG. 12A is a cross-sectional view of the memory string 100F seen from the Y direction.
  • FIG. 12B is an equivalent circuit diagram of the memory string 100F.
  • the memory string 100F is a modification of the memory string 100 different from the memory string 100E.
  • the memory string 100F has a structure 110C instead of the structure 110.
  • the structure 110C has a structure in which the functional layer 114 and the insulator 115 of the structure 110 are replaced with the dielectric 118.
  • the dielectric 118 included in the memory string 100F is provided so that the insulator 113 is sandwiched between the semiconductor 112 and the dielectric 118.
  • the same material as the memory string 100E can be used.
  • the memory string 100F also functions as a NAND type ferroelectric memory. Further, in the memory string 100F, the formation of the conductor 106 may be omitted.
  • FIG. 13 shows a cross-sectional view of the memory string 100G.
  • FIG. 13A is a cross-sectional view of the memory string 100G seen from the Y direction.
  • FIG. 13B is an equivalent circuit diagram of the memory string 100G.
  • the memory string 100G is a modification of the memory string 100 which is different from the memory string 100E and the memory string 100F.
  • the memory string 100G has a structure 110D instead of the structure 110.
  • the structure 110D has a structure in which the functional layer 114 of the structure 110 is replaced with the dielectric 118.
  • the dielectric 118 of the memory string 100G is provided so as to be sandwiched between the insulator 113 and the insulator 115.
  • the same materials as the memory string 100E and the memory string 100F can be used.
  • the polarization of the dielectric 118 after data rewriting is stabilized, and the reliability of the memory string 100G can be improved.
  • the insulator 113 between the semiconductor 112 and the dielectric 118 the interface of the semiconductor 112 on the dielectric 118 side is stabilized, and the data writing and reading speed can be increased. Further, the leakage current flowing between the conductor 103 and the semiconductor 112 can be reduced.
  • the memory string 100G also functions as a NAND type ferroelectric memory. Further, in the memory string 100G, the formation of the conductor 106 may be omitted.
  • the memory string 100 can be provided on the substrate.
  • the substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate may be, for example, a semiconductor substrate made of silicon or germanium, or a compound semiconductor made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, gallium nitride (GaN), or the like.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the substrate having a metal nitride there are a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Examples of the insulator include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the OS transistor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, gallium, germanium, yttrium, zirconium, and lanthanum. Insulators containing, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride, and silicon nitride can be used.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen
  • silicon nitride refers to a material having a higher nitrogen content than oxygen
  • aluminum nitride refers to a material having a higher oxygen content than nitrogen
  • aluminum nitride refers to a material having a higher nitrogen content than oxygen.
  • the insulator adjacent to the semiconductor 112 is preferably an insulator having a region containing oxygen desorbed by heating.
  • the semiconductor 112 by forming silicon oxide or silicon oxide nitride having a region containing oxygen desorbed by heating in contact with the semiconductor 112, it is possible to compensate for the oxygen deficiency of the semiconductor 112.
  • an insulator formed of the above material may be used as a single layer, but a plurality of insulating layers formed of the above material may be laminated and used.
  • an insulator having a function of suppressing oxygen permeation may be used as the insulator in order to prevent oxidation of the conductor.
  • the insulator for example, hafnium oxide, aluminum oxide, silicon nitride, or the like may be used.
  • an insulator when an insulator is laminated and provided adjacent to the conductor, it is preferable to use an insulator having a function of suppressing oxygen permeation as the insulator in contact with the conductor.
  • an insulator having a function of suppressing oxygen permeation as the insulator in contact with the conductor.
  • hafnium oxide may be used to form an insulator in contact with the conductor
  • silicon oxide may be used to form an insulator in contact with the insulator.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • the conductive layer formed of the above material may be used as a single layer, but a plurality of conductive layers formed of the above material may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • Oxide semiconductor As the semiconductor 112, it is preferable to use an oxide semiconductor which is a kind of metal oxide. Hereinafter, oxide semiconductors applicable to OS transistors will be described.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the oxide semiconductor is an In—M—Zn oxide having indium, the element M, and zinc.
  • the element M may be one or more selected from aluminum, gallium, yttrium, and tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • Typical examples of the In-M-Zn oxide include In-Ga-Zn oxide (also referred to as IGZO), In-Sn-Zn oxide, and In-Al-Zn oxide (also referred to as IAZO). can give.
  • FIG. 14A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • “Amorphous” includes “completable amorphous”.
  • the “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (excluding single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 14A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from “Crystal” and "Amorphous” which is energetically unstable.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 14B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 14B is 500 nm.
  • a peak (Intensity) showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 14C.
  • FIG. 14C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors When focusing on the crystal structure, oxide semiconductors may be classified differently from FIG. 14A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) and nc-OS (nanocrystalline Oxide Semiconductor).
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region containing indium oxide, indium zinc oxide, or the like as a main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on -current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3 . It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • high-purity intrinsic or substantially high-purity intrinsic may be referred to as i-type or substantially i-type.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the channel forming region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel forming region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used as the semiconductor 112 that is not limited to the oxide semiconductor described above.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor may be used as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via weaker bonds than covalent or ionic bonds such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide functioning as a semiconductor may be used.
  • molybdenum sulfide typically MoS 2
  • molybdenum selenium typically MoSe 2
  • molybdenum tellurium typically MoTe 2
  • tungsten sulfide typically WS 2
  • Tungsten diselinated typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium serenelated typically HfSe 2
  • zirconium sulfide representative
  • ZrS 2 zirconium selenium
  • ZrSe 2 zirconium selenium
  • the formation of a conductor, an insulator, and a semiconductor is performed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an atomic layer deposition (ALD). ) It can be done by using the method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (PhotoCVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metall CVD) method and an organic metal CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • PhotoCVD PhotoCVD
  • MCVD Metal CVD
  • MOCVD Metalorganic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • the ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • a film may be formed by setting the inside of the chamber under atmospheric pressure or reduced pressure, the raw material gas for the reaction is sequentially introduced into the chamber, and the order of introducing the gas is repeated.
  • each switching valve also called a high-speed valve
  • An active gas argon, nitrogen, etc.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the first raw material gas may be discharged by vacuum exhaust, and then the second raw material gas may be introduced.
  • the first raw material gas is adsorbed on the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later, so that the second thin layer is on the first thin layer.
  • a thin film is formed by being laminated on the surface.
  • Thermal CVD methods such as the MOCVD method and the ALD method can form various films such as a metal film, a semiconductor film, and an inorganic insulating film.
  • a metal film such as a metal film, a semiconductor film, and an inorganic insulating film.
  • Trimethylindium (In (CH 3 ) 3 ), trimethylgallium (Ga (CH 3 ) 3 ), and dimethylzinc (Zn (CH 3 ) 2) 2 ) May be used.
  • the combination is not limited to these, and triethylgallium (Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn (C 2 H 5 ) 2 ) can be used instead of dimethylzinc.
  • diethylzinc Zn (C 2 H 5 ) 2
  • dimethylzinc can also be used.
  • a liquid containing a solvent and a hafnium precursor compound hafnium alkoxide or tetrakisdimethylamide hafnium (TDHA, Hf [N (CH 3 ) 2 ].
  • hafnium alkoxide or tetrakisdimethylamide hafnium TDHA, Hf [N (CH 3 ) 2
  • hafnium precursor compound hafnium alkoxide or tetrakisdimethylamide hafnium (TDHA, Hf [N (CH 3 ) 2
  • Two types of gas are used: a raw material gas obtained by vaporizing hafnium amide) such as 4 ) and ozone ( O3) as an oxidizing agent.
  • Other materials include tetrakis (ethylmethylamide) hafnium and the like.
  • a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al (CH 3 ) 3 ), etc.).
  • TMA trimethylaluminum
  • H2O trimethylaluminum
  • Other materials include tris (dimethylamide) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate) and the like.
  • hexachlorodisilane is adsorbed on the surface to be deposited, and radicals of an oxidizing gas ( O2 , dinitrogen monoxide) are supplied and adsorbed. React with things.
  • tungsten film when a tungsten film is formed by a film forming apparatus using ALD, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 are formed. The gas is sequentially and repeatedly introduced to form a tungsten film.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film for example, an In-Ga-Zn-O film is formed by a film forming apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
  • the ⁇ O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • Zn (CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced.
  • ZnO layer ZnO layer.
  • these gases may be used to form a mixed oxide layer such as an In—Ga—O layer, an In—Zn—O layer, and a Ga—Zn—O layer.
  • the H 2 O gas obtained by bubbling water with an inert gas such as Ar may be used instead of the O 3 gas, but it is preferable to use the O 3 gas containing no H.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (C 2 H 5 ) 2 gas may be used instead of Zn (CH 3 ) 2 gas.
  • Peripheral circuits such as a read circuit and a precharge circuit may be formed in the lower layer of the memory string 100 according to one aspect of the present invention.
  • the transistor TrS shown in FIG. 4 may be provided in the peripheral circuit.
  • a Si transistor may be formed on a silicon substrate or the like to form the peripheral circuit, and then the memory string 100 according to one aspect of the present invention may be formed on the peripheral circuit.
  • FIG. 15A is a cross-sectional view of a semiconductor device 200 in which a peripheral circuit is composed of planar type Si transistors (transistor TrS_1P and transistor TrS_1P) and a memory string 100 according to one aspect of the present invention is formed on the peripheral circuit. Further, FIG.
  • 16A is a cross-sectional view of a semiconductor device 200A in which a peripheral circuit is composed of FIN type Si transistors (transistor TrS_1F and transistor TrS_1F) and a memory string 100 according to one aspect of the present invention is formed on the peripheral circuit. ..
  • the transistor TrS_1P, the transistor TrS_2P, the transistor TrS_1F, and the transistor TrS_1F function as a selection transistor.
  • the selection transistor allows you to select a memory string for reading or writing data.
  • the memory string that can be used in the semiconductor device 200 and the semiconductor device 200A is not limited to the memory string 100.
  • the memory string 100A, the memory string B, or the memory string 100C may be used instead of the memory string 100.
  • the Si transistors constituting the peripheral circuit are formed on the substrate 1700.
  • the element separation layer 1701 is formed between a plurality of Si transistors.
  • a conductor 1712 is formed as a source and a drain of the Si transistor.
  • the conductor 1730 is formed so as to extend in the channel width direction, and is connected to another Si transistor or the conductor 1712 (not shown).
  • the substrate shown above can be used.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, an SOI substrate, or the like can be used.
  • the substrate 1700 for example, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a flexible substrate, a laminated film, paper containing a fibrous material, a base film, or the like may be used. Further, a semiconductor element may be formed using a certain substrate, and then the semiconductor element may be transposed to another substrate. 15A and 16A show, as an example, an example in which a single crystal silicon wafer is used for the substrate 1700.
  • the transistor TrS_1P is electrically connected to the transistor Tr_1, and the transistor TrS_1P is electrically connected to the transistor Tr_n.
  • the transistor TrS_1F is electrically connected to the transistor Tr_1, and the transistor TrS_1F is electrically connected to the transistor Tr_n.
  • the transistor TrS_1P and the transistor TrS_1F correspond to the transistor TrS_1, and the transistor TrS_1P and the transistor TrS_1F correspond to the transistor TrS_1. Therefore, the gates of the transistor TrS_1P and the transistor TrS_1F are electrically connected to the wiring SEL_1 (not shown). Further, the gates of the transistor TrS_2P and the transistor TrS_2F are electrically connected to the wiring SEL_2 (not shown). One of the source or drain of the transistor TrS_1P and the transistor TrS_1 is electrically connected to the wiring SL (not shown), and the other is electrically connected to one of the source or drain of the transistor Tr_1.
  • one of the source or drain of the transistor TrS_2P and the transistor TrS_2F is electrically connected to the wiring BL (not shown), and the other is one of the source or drain of the transistor Tr_2n via the conductor 715 and the conductor 752 or the like. And electrically connect.
  • the conductor 752 is provided so as to be embedded in the insulator 726.
  • the insulator 1203 is formed so as to cover the conductor 104, the memory string 200, and the like.
  • the insulator 1203 it is preferable to use an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • impurities from the outside world for example, water molecule, hydrogen atom, hydrogen molecule, oxygen atom, oxygen molecule, nitrogen atom, It is possible to suppress the diffusion of nitrogen molecules and nitrogen oxide molecules ( N2O, NO, NO2, etc.) into the memory string 200 .
  • FIG. 15A shows a cross-sectional view of a planar type Si transistor (transistor TrS_1P and transistor TrS_1P) in the channel length direction
  • FIG. 15B shows a cross-sectional view of the planar type Si transistor in the channel width direction.
  • the Si transistor is provided in contact with the channel forming region 1793 provided in the well 1792, the low-concentration impurity region 1794, the high-concentration impurity region 1795 (collectively referred to as an impurity region), and the impurity region.
  • a metal silicide or the like may be used for the conductive region 1796.
  • FIG. 16A shows a cross-sectional view of a FIN type Si transistor (transistor TrS_1F and transistor TrS_1F) in the channel length direction
  • FIG. 16B shows a cross-sectional view of the FIN type Si transistor in the channel width direction.
  • the channel forming region 1793 has a convex shape
  • a gate insulating film 1797 and a gate electrode 1790 are provided along the side surfaces and the upper surface thereof.
  • the SOI substrate may be processed to form a semiconductor layer having a convex shape.
  • the reference numerals shown in FIGS. 16A and 16B are the same as those shown in FIGS. 15A and 15B.
  • FIG. 17A shows a circuit diagram of the memory string 250.
  • the configuration of the memory string 250 corresponds to the configuration of the memory string 100A. Therefore, in the present embodiment, an operation example of the memory string 100A will be described, but the operation of the memory string 100, the memory string 100B, and the memory string 100C can be understood in the same manner.
  • the transistor Tr functions as a memory cell. Data is written by injecting a charge into the charge storage layer (functional layer 114) included in the transistor Tr.
  • the transistor Tr is preferably a transistor that functions as a normally-on type transistor after data erasure. Further, it is preferable that the transistor TrS_1 and the transistor TrS_2 are normally-off type transistors.
  • FIG. 17B is a diagram illustrating an example of the Id-Vg characteristic of the transistor.
  • the horizontal axis of FIG. 17B shows the gate voltage (Vg), and the vertical axis shows the drain current (Id).
  • the characteristic 251 shows the Id-Vg characteristic of the normally-off type transistor, and the characteristic 252 shows the Id-Vg characteristic of the normally-on type transistor.
  • the channel resistance value (resistance value between the source and the drain) when Vg is 0V is extremely large, and Id hardly flows.
  • the normally-on type transistor has a small channel resistance value when Vg is 0V, and a large amount of Id flows as compared with the normally-off type transistor.
  • the transistor is an n-channel type transistor, the relationship of VthD ⁇ VthE is established between the threshold voltage VthD of the normally-on type transistor and the threshold voltage VthE of the normally-off type transistor.
  • the value of VthD is preferably negative, and the value of VthE is preferably positive.
  • FIG. 18A is a timing chart for explaining the erasing operation.
  • FIG. 18B is a circuit diagram showing an operating state of the memory string 250 during the period T12. Further, in a circuit diagram showing an operating state or the like, in order to show the potential of the wiring or the like in an easy-to-understand manner, a symbol such as "H” indicating the H potential or "L” indicating the L potential may be written adjacent to the wiring or the like. be. In addition, a symbol such as the above-mentioned "H” or the above-mentioned “L” may be enclosed in the enclosing character on the wiring or the like in which the potential change has occurred. In addition, a symbol of "x" may be written on the transistor in the off state.
  • the H potential applied to the gate of the n-channel transistor is the potential that turns the transistor on
  • the L potential is the potential that turns the transistor off
  • the L potential applied to the gate of the p-channel transistor is the potential that turns the transistor on
  • the H potential is the potential that turns the transistor off.
  • the L potential (0V) is supplied to the wiring BL, the wiring SL, the wiring SEL_1, the wiring SEL_2, the wiring CG_1 to the wiring CG_3, and the wiring BGL.
  • the VE potential is supplied to the wiring BL, the wiring SL, the wiring SEL_1, the wiring SEL_2, and the wiring BGL.
  • the VE potential is higher than the H potential.
  • the VE potential is preferably 10 V or more and 30 V or less, and more preferably 15 V or more and 25 V or less.
  • the VE potential is preferably 2 times or more and 6 times or less of the H potential, and more preferably 3 times or more and 5 times or less.
  • the VE potential is a potential at which electrons can be emitted from the charge storage layer (functional layer 114) to the semiconductor 112 via the tunnel layer (insulator 113) by the potential difference between the VE potential and the L potential.
  • Oxide semiconductors can hardly generate holes. Therefore, when an oxide semiconductor is used for the semiconductor 112, data cannot be erased by injecting holes. Therefore, it is necessary to erase data by extracting electrons from the charge storage layer. However, erasing by extracting electrons takes longer than erasing by injecting holes.
  • FIG. 19 shows a cross-sectional view of a part of the transistor Tr_2 (memory cell) in the period T12.
  • FIG. 19 schematically shows the movement of electrons in the period T12.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring SEL_1, the wiring SEL_2, the wiring CG_1 to the wiring CG_3, and the wiring BGL.
  • the data held in the transistor Tr_2 can be erased.
  • the threshold voltage of the transistor Tr shifts in the negative direction, and the transistor Tr becomes a normally-on type transistor.
  • the Id-Vg characteristic of the transistor Tr at this time corresponds to the characteristic 252 shown in FIG. 17B. Therefore, it can be considered that the data "0" is held in the transistor Tr.
  • the memory string that erases the data shares the wiring BL, the wiring SL, the wiring SEL_1, and the wiring SEL_2, but in the memory string that does not erase the data, the wiring CG connected to the latter memory string is in a floating state. do it.
  • the VE potential may be supplied to the wiring CG connected to the latter memory string.
  • FIG. 20A is a timing chart for explaining the writing operation.
  • FIG. 20B is a circuit diagram showing an operating state of the memory string 250 during the period T22.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring BGL, the wiring SEL_1, and the wiring SEL_2. Further, the H potential is supplied to the wiring CG_1 to the wiring CG_3.
  • the H potential is a potential that can turn on the normally-off transistor.
  • the H potential may be 5 V or more and 10 V or less.
  • the H potential is supplied to the wiring SEL_1 and the wiring SEL_2. Further, the VP potential is supplied to the wiring CG_2.
  • the VP potential is higher than the H potential.
  • the VP potential is a potential at which electrons can be injected from the semiconductor 112 into the charge storage layer (functional layer 114) via the tunnel layer (insulator 113) by the potential difference between the VP potential and the L potential. For example, if the H potential is 5V, the VP potential may be 10V or more and 20V or less. The VP potential may be 2 times or more and 4 times or less the H potential.
  • FIG. 21 shows a cross-sectional view of a part of the transistor Tr_2 (memory cell) in the period T22.
  • FIG. 21 schematically shows the movement of electrons and holes in the period T22.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3.
  • the data "1" can be written to the transistor Tr_2.
  • the threshold voltage of the transistor Tr_2 is shifted in the positive direction, and the transistor Tr_2 becomes a normally-off type transistor.
  • the Id-Vg characteristic of the transistor Tr_2 at this time corresponds to the characteristic 251 shown in FIG. 17B.
  • FIG. 22A is a timing chart for explaining the read operation.
  • FIG. 22B is a circuit diagram showing an operating state of the memory string 250 during the period T32.
  • the L potential is supplied to the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. Further, the Vdd potential is supplied to the wiring BL.
  • the Vdd potential may be a potential higher than the L potential.
  • the Vdd potential may be higher than the L potential and may be lower than the H potential.
  • the Vdd potential may be 3 V. Further, the Vdd potential may be a potential exceeding the H potential.
  • the H potential is supplied to the wiring SEL_1, the wiring SEL_2, the wiring CG_1, and the wiring CG_3 while supplying the Vdd potential to the wiring BL. Further, the wiring CG_2 is left at the L potential.
  • the transistor Tr_2 (memory cell) functions as a normally-on type transistor when holding data “0”, it does not turn off even if the wiring CG_2 has an L potential.
  • the transistor Tr_2 functions as a normally-off type transistor when holding the data “1”, it is turned off if the wiring CG_2 has an L potential. Therefore, the magnitude of the current flowing between the wiring BL and the wiring SL changes depending on the data held by the transistor Tr_2 (memory cell). That is, the magnitude of the current flowing through the wiring BL or the magnitude of the current flowing through the wiring SL changes. By measuring the current value of the wiring BL or the wiring SL, the information held (stored) in the memory cell can be read out.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. In this way, the data held by the transistor Tr_2 can be read out.
  • the transistor Tr functions as a memory cell.
  • the transistor Tr included in the memory string 250F is a FeFET.
  • the FeFET can change the threshold voltage by applying a voltage above a certain level to the gate.
  • the change of the threshold voltage of FeFET will be described.
  • 23A and 23B show a schematic cross-sectional view of the FeFET.
  • the FeFET shown in FIGS. 23A and 23B has a ferroelectric substance 702 that functions as a gate insulating layer between the conductor 701 that functions as the gate G and the semiconductor 703. It is assumed that a part of the semiconductor 703 functions as a source S and another part functions as a drain D.
  • the VSS is applied between the gate G and the source S, or between the gate G and the source D (see FIG. 23A). Then, the negative charge in the ferroelectric substance 702 is biased toward the conductor 701, and the positive charge in the ferroelectric substance 702 is biased toward the semiconductor 703 side. Since the positive charge in the ferroelectric substance 702 is biased toward the semiconductor 703, electrons are likely to be induced in the region overlapping the gate G of the semiconductor 703. As a result, the threshold voltage of the FeFET shifts in the negative direction, resulting in a normally-on transistor.
  • -VSP is applied between the gate G and the source S, or between the gate G and the source D (see FIG. 23B). Then, the positive charge in the ferroelectric substance 702 is biased toward the conductor 701, and the negative charge in the ferroelectric substance 702 is biased toward the semiconductor 703 side. Since the negative charge in the ferroelectric substance 702 is biased toward the semiconductor 703, holes are likely to be induced in the region overlapping the gate G of the semiconductor 703. As a result, the threshold voltage of the FeFET shifts in the positive direction, resulting in a normally-off transistor.
  • FIG. 23C is the same drawing as FIG. 17B.
  • the characteristic 251 in FIG. 23C shows the Id-Vg characteristic of the normally-off type FeFET, and the characteristic 252 shows the Id-Vg characteristic of the normally-on type FeFET.
  • the data "1" is written when the transistor Tr functioning as a memory cell is a normally-off type transistor. Further, it is assumed that the data "0" is written when the transistor Tr functioning as a memory cell is a normally-on type transistor.
  • FIG. 24A is a timing chart for explaining the erasing operation.
  • FIG. 24B is a circuit diagram showing an operating state of the memory string 250F during the period T52.
  • the L potential (0V) is supplied to the wiring BL, the wiring SL, and the wiring BGL, and the H potential is supplied to the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3.
  • the H potential is a potential that can turn on a normally-off transistor.
  • Vc coercive voltage
  • the polarization of the ferroelectric substance tends to be reversed, so that the H potential preferably does not exceed the coercive voltage (Vc).
  • the wiring CG_2 electrically connected to the transistor Tr_2, which is a memory cell to be erased, may have an L potential.
  • the transistors Tr_1 to the transistor Tr_1 can be turned on. Further, since the H potential does not exceed the coercive voltage (Vc), the normally-off type of the transistor Tr_1 to the transistor Tr_3 is maintained.
  • the VSS is supplied to the wiring CG_2. Then, the polarization of the ferroelectric substance of the transistor Tr_2 is inverted and the threshold voltage is shifted in the negative direction, resulting in a normally-on type transistor.
  • the Id-Vg characteristic of the transistor Tr_2 at this time corresponds to the characteristic 252 shown in FIG. 23C.
  • the potential for turning on the wiring SEL_1 and the wiring SEL_2 may be VSS.
  • the L potential is supplied to the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. In this way, the data held in the transistor Tr_2 can be erased. In other words, the data "0" is written to the transistor Tr_2.
  • FIG. 25A is a timing chart for explaining the writing operation.
  • FIG. 25B is a circuit diagram showing an operating state of the memory string 250F during the period T62.
  • the L potential is supplied to the wiring BL, the wiring BGL, and the wiring SL, and the H potential is supplied to the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3.
  • the wiring CG_2 electrically connected to the transistor Tr_2, which is a memory cell to be written, may have an L potential.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. In this way, the data "1" can be written to the transistor Tr_2.
  • the Id-Vg characteristic of the transistor Tr_2 at this time corresponds to the characteristic 251 shown in FIG. 23C.
  • FIG. 26A is a timing chart for explaining the read operation.
  • FIG. 26B is a circuit diagram showing an operating state of the memory string 250F during the period T72.
  • the L potential is supplied to the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. Further, the Vdd potential is supplied to the wiring BL.
  • the Vdd potential may be a potential higher than the L potential.
  • the Vdd potential may be higher than the L potential and may be lower than the H potential.
  • the Vdd potential may be 3 V. Further, the Vdd potential may be a potential exceeding the H potential.
  • the H potential is supplied to the wiring SEL_1, the wiring SEL_2, the wiring CG_1, and the wiring CG_3 while supplying the Vdd potential to the wiring BL. Further, the wiring CG_2 is left at the L potential.
  • the transistor Tr_2 (memory cell) functions as a normally-on type transistor when holding data “0”, it does not turn off even if the wiring CG_2 has an L potential.
  • the transistor Tr_2 functions as a normally-off type transistor when holding the data “1”, it is turned off if the wiring CG_2 has an L potential. Therefore, the magnitude of the current flowing between the wiring BL and the wiring SL changes depending on the data held by the transistor Tr_2 (memory cell). That is, the magnitude of the current flowing through the wiring BL or the magnitude of the current flowing through the wiring SL changes. By measuring the current value of the wiring BL or the wiring SL, the information held (stored) in the memory cell can be read out.
  • the L potential is supplied to the wiring BL, the wiring SL, the wiring BGL, the wiring SEL_1, the wiring SEL_2, and the wiring CG_1 to the wiring CG_3. In this way, the data held by the transistor Tr_2 can be read out.
  • the memory string using FeFET in the memory cell according to one aspect of the present invention can be read non-destructively and does not require a refresh operation like DRAM. Therefore, the power consumption can be reduced. Further, since a ferroelectric substance is used for storing data, it functions as a non-volatile memory in which the data is not erased even if the power supply is stopped. Further, since the erasing operation can be performed only on any memory cell among the memory cells constituting the memory string, the reliability is higher than that of the flash memory.
  • the memory string 300 according to one aspect of the present invention will be described with reference to the drawings.
  • the memory string 300 is a modification of the memory string 100A shown in the above embodiment. Therefore, in the present embodiment, the description overlapping with the above-described embodiment is kept to a minimum.
  • FIG. 27 is a cross-sectional view of the memory string 300 as seen from the Y direction.
  • FIG. 28A is a cross-sectional view of the portions G1-G2 shown by the alternate long and short dash line in FIG. 27 as viewed from the Z direction.
  • FIG. 28B is a cross-sectional view of the portion H1-H2 shown by the alternate long and short dash line in FIG. 27 as viewed from the Z direction.
  • the memory string 300 has a structure 110U.
  • FIG. 27 shows the central axis 131U of the memory string 300.
  • the central axis 131U corresponds to the central axis 131 of the memory string 100A.
  • the structure 110U is a structure 110 having a U-shape (also referred to as “U-shape”) when viewed from the Y direction.
  • the structure 110U has two sites extending in the Z direction (site 141, site 142) and a site extending in the X direction (site 143).
  • the central axis 131U extends in the Z direction at site 141 and 142 and extends in the X direction at site 143.
  • the structure 110U like the structure 110, includes a conductor 106, an insulator 111, a semiconductor 112, an insulator 113, a functional layer 114, and an insulator 115.
  • the conductor 106 extends along the central axis 131U
  • the insulator 111 is provided adjacent to the side surface of the conductor 106
  • the semiconductor 112 is provided adjacent to the side surface of the insulator 111.
  • the insulator 113 is provided adjacent to the semiconductor 112
  • the functional layer 114 is provided adjacent to the insulator 113.
  • the insulator 115 is provided adjacent to the functional layer 114.
  • the insulator 111, the semiconductor 112, the insulator 113, the functional layer 114, and the insulator 115 have a U-shape when viewed from the Y direction. Further, as shown in FIGS. 28A and 28B, the semiconductor 112, the insulator 113, the functional layer 114, the insulator 115, and the insulator 111 are each concentrically provided on the outside of the conductor 106.
  • the memory string 300 has an insulator 126 instead of the conductor 101 shown in FIG. 1 and the like.
  • the site 141 and the site 142 are provided above the insulator 126. Further, the portion 143 is provided so as to be embedded in the insulator 126.
  • One end of the structure 110U is connected to the conductor 104a, and the other end is connected to the conductor 104b.
  • one end of the semiconductor 112 included in the structure 110U is electrically connected to the conductor 104a, and the other end is electrically connected to the conductor 104b.
  • the conductor 106 is electrically connected to the conductor 104b, but is not connected to the conductor 104a.
  • the insulator 105 is provided on the conductor 104a and the conductor 104b, and the conductor 124 is provided on the insulator 105. Further, an insulator 123 is provided on the conductor 124. The conductor 104a and the conductor 124 are electrically connected via the conductor 122.
  • the region (intersection portion) where the structure 110U and the conductor 103 overlap each other functions as a transistor Tr. Therefore, the region (intersection portion) where the structure 110 and the conductor 103 overlap each other functions as a memory cell.
  • n transistors Tr are provided at the portions 141 and 142, respectively.
  • the transistor Tr close to the conductor 104a is referred to as “transistor Tr_1”
  • the transistor Tr close to the portion 143 is referred to as “transistor Tr_n”.
  • the transistor Tr close to the conductor 104b is referred to as "transistor Tr_2n", and the transistor Tr close to the portion 143 is referred to as "transistor Tr_n + 1".
  • the conductor 103 that can function as the gate electrode of the transistor Tr_1 is shown as the conductor 103_1.
  • the conductor 103 that can function as the gate electrode of the transistor Tr_2n is shown as the conductor 103_2n.
  • the transistor Tr that functions as a memory cell is provided at a portion that overlaps with the portion 141 of the memory string 300 and a portion that overlaps with the portion 142. Therefore, the portion overlapping with the portion 141 of the memory string 300 can be regarded as the memory string 100A. Similarly, the portion overlapping the portion 142 of the memory string 300 can be regarded as the memory string 100A. Further, the portion 143 can be regarded as a communication unit for electrically connecting the two memory cells. Therefore, it can be said that the memory string 300 has a configuration in which two adjacent memory strings 100A are electrically connected via a communication unit.
  • the memory string 300 has a region between the transistor Tr_1 and the conductor 104a where the structure 110U and the conductor 103_s1 overlap.
  • the conductor 103_s1 extends in the Y direction.
  • the region functions as the transistor TrS_1.
  • the memory string 300 has a region between the transistor Tr_2n and the conductor 104b where the structure 110U and the conductor 103_s2 overlap.
  • the region functions as the transistor TrS_2.
  • the transistor TrS_1 and the transistor TrS_1 function as selective transistors.
  • one of the conductor 124 and the conductor 104b is electrically connected to the wiring SL, and the other is electrically connected to the wiring BL.
  • the conductor 104b is electrically connected to the wiring SL and the other is electrically connected to the wiring BL.
  • one of the conductor 124 and the conductor 104b may function as the wiring SL, and the other may function as the wiring BL.
  • the memory string 300 has a selection transistor provided on the peripheral circuit side in the memory string 300. Therefore, the number of transistors on the peripheral circuit side can be reduced, and the degree of freedom in design on the peripheral circuit side can be improved.
  • FIG. 29 shows an equivalent circuit diagram of the memory string 300.
  • the description of the equivalent circuit diagram shown in FIG. 4 may be taken into consideration.
  • the aspect ratio becomes large and the structure or the like in the manufacturing process is likely to collapse. Since the memory string 300 according to one aspect of the present invention has a U-shaped structure, if the storage capacity per memory string is the same, the structure or the like during the manufacturing process is unlikely to collapse. Therefore, it is possible to increase the productivity of the semiconductor device including the memory string according to one aspect of the present invention.
  • the insulator 1203 may be provided so as to cover the memory string 300 and the like.
  • the insulator 1203 it is preferable to use an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • FIG. 31 is a cross-sectional view showing a connection example of two adjacent memory strings 300 (memory string 300_1 and memory string 300_1).
  • the structure 110U of the memory string 300_1 is shown as the structure 110U_1
  • the structure 110U of the memory string 300_1 is shown as the structure 110U_2.
  • One end of the structure 110U_1 is connected to the conductor 104a and the other end is connected to the conductor 125. Further, one end of the structure 110U_2 is connected to the conductor 104b, and the other end is connected to the conductor 125.
  • the conductor 125 is provided in the same layer as the conductor 104 (conductor 104a and conductor 104b). Further, the conductor 104a is electrically connected to the conductor 124 via the conductor 122a, and the conductor 104b is electrically connected to the conductor 124 via the conductor 122b.
  • One of the conductor 124 and the conductor 125 functions as a wiring SL, and the other functions as a wiring BL.
  • one of the conductor 124 and the conductor 125 is electrically connected to the wiring SL, and the other is electrically connected to the wiring BL.
  • the transistor TrS_1 provided near one end of the structure 110U_1 is referred to as a transistor TrS_1a
  • the transistor TrS_1 provided near the other end is referred to as a transistor TrS_2a
  • the transistor TrS_1 provided near one end of the structure 110U_2 is referred to as a transistor TrS_1b
  • the transistor TrS_1 provided near the other end is referred to as a transistor TrS_2b.
  • FIG. 32 shows a cross-sectional view of the memory string 300A, which is a modification of the memory string 300.
  • FIG. 33 is an equivalent circuit diagram of the memory string 300A shown in FIG. 32.
  • the conductor 106 and the conductor 104a may be electrically connected, and the conductor 106 and the conductor 104b may not be connected. That is, the conductor 106 may be electrically connected to the wiring BL.
  • FIG. 34 shows a cross-sectional view of the memory string 300B which is a modification of the memory string 300.
  • the memory string 300B uses the transistor Tr shown in the memory string 100C as the transistor Tr.
  • the memory string 300B has a structure 110AU instead of the structure 110U.
  • the structure 110AU has a structure obtained by removing the functional layer 114 and the insulator 115 from the structure 110U.
  • FIG. 35 shows a cross-sectional view of the memory string 300C which is a modification of the memory string 300.
  • FIG. 36 is a cross-sectional view of the portions J1-J2 shown by the alternate long and short dash line in FIG. 35 as viewed from the Z direction.
  • the functional layer 114 and the insulator at the intersection of the structure 110U and the conductor 103_s (conductor 103_s1 and conductor 103_s2) functioning as the transistor TrS (transistor TrS_1 and transistor TrS_2).
  • the configuration may be such that 115 is not provided. By not providing the functional layer 114 and the insulator 115 at the intersection, the operating speed of the transistor TrS can be improved.
  • FIG. 37 shows a cross-sectional view of the memory string 300 and the memory string 300D which is a modification of the memory string 300C.
  • the insulator 113, the functional layer 114, and the insulator 115 are not provided at the intersection of the structure 110U and the conductor 103_s (conductor 103_s1 and the conductor 103_s2), which function as the transistor TrS, and the conductor 103_s.
  • An insulator 136 is provided between the semiconductor 112 and the semiconductor 112.
  • the insulator 136 functions as a gate insulating film of the transistor TrS. It is preferable to use a thermal oxide film or the like for the insulator 136.
  • the conductor 103_s is formed of low-resistance silicon, and the surface of the conductor 103_s is oxidized in a high-temperature atmosphere containing oxygen to form silicon oxide (thermal oxide film), and the silicon oxide is used as an insulator 136. It may be used.
  • the silicon oxide has excellent dielectric strength and can be thinned. Therefore, the operating speed of the transistor TrS can be improved.
  • FIG. 38 shows a block diagram showing a configuration example of the semiconductor device 400.
  • the semiconductor device 400 shown in FIG. 38 has a drive circuit 410 and a memory array 420.
  • the memory array 420 has one or more memory strings 100.
  • FIG. 38 shows an example in which the memory array 420 has a plurality of memory strings 100 arranged in a matrix.
  • the drive circuit 410 includes a PSW241 (power switch), a PSW242, and a peripheral circuit 415.
  • the peripheral circuit 415 includes a peripheral circuit 411, a control circuit 412 (Control Circuit), and a voltage generation circuit 428.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1 and PON2 are input signals from the outside, and the signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signals BW, CE, and signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 412.
  • the control circuit 412 is a logic circuit having a function of controlling the overall operation of the semiconductor device 400. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 400. Alternatively, the control circuit 412 generates a control signal of the peripheral circuit 411 so that this operation mode is executed.
  • the voltage generation circuit 428 has a function of generating a negative voltage.
  • WAKE has a function of controlling the input of CLK to the voltage generation circuit 428. For example, when an H level signal is given to WAKE, the signal CLK is input to the voltage generation circuit 428, and the voltage generation circuit 428 generates a negative voltage.
  • the peripheral circuit 411 is a circuit for writing and reading data to and from the memory string 100.
  • the peripheral circuit 411 includes a row decoder 441 (Low Recorder), a column decoder 442 (Column Decoder), a row driver 423 (Low Driver), a column driver 424 (Column Driver), an input circuit 425 (Input Cir.), And an output circuit 426 (Output Circuit 426). It has an Output Cir.) And a sense amplifier 427 (Sense amplifier).
  • the row decoder 441 and the column decoder 442 have a function of decoding the signal ADDR.
  • the row decoder 441 is a circuit for designating the row to be accessed
  • the column decoder 442 is a circuit for designating the column to be accessed.
  • the row driver 423 has a function of selecting the wiring CG specified by the row decoder 441.
  • the column driver 424 has a function of writing data to the memory string 100, a function of reading data from the memory string 100, a function of holding the read data, and the like.
  • the input circuit 425 has a function of holding the signal WDA.
  • the data held by the input circuit 425 is output to the column driver 424.
  • the output data of the input circuit 425 is the data (Din) to be written to the memory string 100.
  • the data (Dout) read from the memory string 100 by the column driver 424 is output to the output circuit 426.
  • the output circuit 426 has a function of holding Dout. Further, the output circuit 426 has a function of outputting the Dout to the outside of the semiconductor device 400.
  • the data output from the output circuit 426 is the signal RDA.
  • the PSW241 has a function of controlling the supply of VDD to the peripheral circuit 415.
  • the PSW242 has a function of controlling the supply of VHM to the row driver 423.
  • the high power supply voltage of the semiconductor device 400 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD .
  • the signal PON1 controls the on / off of the PSW241, and the signal PON2 controls the on / off of the PSW242.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 415 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 410 and the memory array 420 included in the semiconductor device 400 may be provided on the same plane. Further, as shown in FIG. 39, the drive circuit 410 and the memory array 420 may be provided in an overlapping manner. By providing the drive circuit 410 and the memory array 420 in an overlapping manner, the signal propagation distance can be shortened. Further, in FIG. 39, an enlarged perspective view of a part of the semiconductor device 400 is added.
  • an arithmetic processing unit such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) may be used for the control circuit 412 included in the drive circuit 410.
  • a CPU and / or GPU a semiconductor device 400 having an arithmetic processing function can be realized.
  • a part of the memory array 420 can be made to function as a main memory or a cache memory. Further, the memory string 100 can function like a flash memory. Therefore, a part of the memory array 420 can be made to function like a flash memory.
  • the semiconductor device 400 according to one aspect of the present invention can function as a universal memory.
  • the functions as a CPU, a cache memory, and a storage can be realized on the same chip.
  • the semiconductor device 400 shown in FIG. 39 has a drive circuit 410 including a CPU, and a memory array 420 includes a 3D OS NAND type storage device according to one aspect of the present invention.
  • the 3D OS NAND type storage device according to one aspect of the present invention has a function as a cache memory and a function as a storage.
  • FIG. 40 shows how the host 450 manages a plurality of semiconductor devices 400.
  • Each semiconductor device 400 has an arithmetic processing function, and can perform parallel writing and reading to a cache memory and storage.
  • the host 450 it is possible to construct an information processing system that realizes non-Neuman computing.
  • FIG. 41 shows a block diagram of the arithmetic processing unit 1100.
  • FIG. 41 shows a CPU configuration example as a configuration example that can be used in the arithmetic processing device 1100.
  • the arithmetic processing unit 1100 shown in FIG. 41 has an ALU 1191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, and a register controller 1197 on a substrate 1190. It has a bus interface 1198, a cache 1199, and a cache interface 1189.
  • ALU Arithmetic logic unit, arithmetic circuit
  • ALU controller 1192 Arithmetic logic unit, arithmetic circuit
  • an instruction decoder 1193 an instruction decoder 1193
  • an interrupt controller 1194 a timing controller 1195, a register 1196, and a register controller 1197 on a substrate 1190.
  • a bus interface 1198 As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. It may have a rewritable ROM and a ROM interface. Further,
  • the cache 1199 is connected to the main memory provided on another chip via the cache interface 1189.
  • the cache interface 1189 has a function of supplying a part of the data held in the main memory to the cache 1199.
  • the cache 1199 has a function of holding the data.
  • the arithmetic processing unit 1100 shown in FIG. 41 is only an example showing a simplified configuration thereof, and the actual arithmetic processing unit 1100 has a wide variety of configurations depending on its use.
  • a configuration including the arithmetic processing unit 1100 shown in FIG. 41 or an arithmetic circuit may be used as one core, and a plurality of the cores may be included so that the cores operate in parallel, that is, a configuration such as a GPU.
  • the number of bits that the arithmetic processing apparatus 1100 can handle in the internal arithmetic circuit and the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • the instructions input to the arithmetic processing unit 1100 via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.
  • the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit based on its priority or mask state during program execution of the arithmetic processing unit 1100. The register controller 1197 generates the address of the register 1196 and reads or writes the register 1196 according to the state of the arithmetic processing unit 1100.
  • the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197.
  • the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the above-mentioned various circuits.
  • a storage device is provided in the register 1196 and the cache 1199.
  • the storage device for example, the storage device shown in the previous embodiment can be used.
  • the register controller 1197 selects the holding operation in the register 1196 according to the instruction from the ALU 1191. That is, in the memory cell of the register 1196, it is selected whether to hold the data by the flip-flop or the data by the capacitive element. When data retention by flip-flop is selected, the power supply voltage is supplied to the memory cells in the register 1196. When the retention of data in the capacitive element is selected, the data is rewritten to the capacitive element, and the supply of the power supply voltage to the memory cell in the register 1196 can be stopped.
  • the arithmetic processing unit 1100 is not limited to the CPU, and may be a GPU, a DSP (Digital Signal Processor), an FPGA (Field-Programmable Gate Array), or the like.
  • the semiconductor device 400 and the arithmetic processing unit 1100 shown in the above embodiment can be provided on top of each other.
  • 42A and 42B show perspective views of the semiconductor device 1150A.
  • the semiconductor device 1150A has a semiconductor device 400 that functions as a storage device on the arithmetic processing unit 1100.
  • the arithmetic processing unit 1100 and the semiconductor device 400 have regions that overlap each other. In order to make the configuration of the semiconductor device 1150A easy to understand, the arithmetic processing unit 1100 and the semiconductor device 400 are shown separately in FIG. 42B.
  • connection distance between the two can be shortened. Therefore, the communication speed between the two can be increased. Moreover, since the connection distance is short, power consumption can be reduced.
  • a plurality of semiconductor devices 400 may be provided so as to be overlapped with the arithmetic processing unit 1100.
  • 43A and 43B show perspective views of the semiconductor device 1150B.
  • the semiconductor device 1150B has a semiconductor device 400a and a semiconductor device 400b on the arithmetic processing unit 1100.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b are shown separately in FIG. 43B.
  • the semiconductor device 400a and the semiconductor device 400b function as a storage device.
  • a NOR type storage device may be used for one of the semiconductor device 400a or the semiconductor device 400b, and a NAND type storage device may be used for the other.
  • Both the semiconductor device 400a and the semiconductor device 400b may be NAND type storage devices.
  • the NOR type storage device includes DRAM, SRAM, and the like. Since the NOR type storage device can operate at a higher speed than the NAND type storage device, for example, a part of the semiconductor device 400a can be used as the main memory and / or the cache 1199.
  • the stacking order of the semiconductor device 400a and the semiconductor device 400b may be reversed.
  • the semiconductor device 1150C has a configuration in which the arithmetic processing unit 1100 is sandwiched between the semiconductor device 400a and the semiconductor device 400b.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b have regions that overlap each other.
  • the arithmetic processing unit 1100, the semiconductor device 400a, and the semiconductor device 400b are shown separately in FIG. 44B.
  • both the communication speed between the semiconductor device 400a and the arithmetic processing device 1100 and the communication speed between the semiconductor device 400b and the arithmetic processing device 1100 can be increased. Further, the power consumption can be reduced as compared with the semiconductor device 1150B.
  • the semiconductor wafer 4800 shown in FIG. 45A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous step. Further, after that, the opposite surface on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribe line SCL1 and the scribe line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 45B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 45A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 45C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 45C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 45D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 may be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, or storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, or storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 45D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the storage device is, for example, a storage device for various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • FIGS. 46A to 46J and 47A to 47E show how each electronic device includes an electronic component 4700 or an electronic component 4730 having the storage device.
  • the information terminal 5500 shown in FIG. 46A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 46B shows an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • FIG. 46C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the storage device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples as electronic devices and are shown in FIGS. 46A to 46C, respectively, but information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. can. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 46D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the storage device can be applied to the electric freezer / refrigerator 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric freezer / refrigerator 5800 can hold a temporary file generated when transmitting the information in the storage device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 46E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 46F illustrates a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel as an input interface other than buttons, a stick, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 46F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, or the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the storage device described in the above embodiment By applying the storage device described in the above embodiment to the portable game machine 5200 or the stationary game machine 7500, it is possible to realize the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 46E shows a portable game machine.
  • FIG. 46F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the storage device described in the above embodiment can be applied to a moving vehicle and the vicinity of the driver's seat of the vehicle.
  • FIG. 46G shows an automobile 5700, which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device showing such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information, for example, the computer is necessary in an automatic driving system of an automobile 5700, a system for predicting road guidance danger, and the like. It can be used to temporarily retain information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 46H illustrates a digital camera 6240, which is an example of an image pickup apparatus.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 46I illustrates a video camera 6300, which is an example of an image pickup apparatus.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the storage device described above, the video camera 6300 can retain a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 46J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from a specified range. Also, if pacing does not improve heart rate (such as rapid ventricular tachycardia or ventricular fibrillation), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the storage device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 47A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 47A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal and a digital camera.
  • FIG. 47B is a schematic diagram of the appearance of the SD card
  • FIG. 47C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 47D is a schematic diagram of the appearance of the SSD
  • FIG. 47E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152 and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 48A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 48B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 48C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 48C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power to the PC card 5621, inputting a signal, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the semiconductor device of one aspect of the present invention By using the semiconductor device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size, speed, or power consumption of the electronic devices. Further, since the semiconductor device of one aspect of the present invention has low power consumption, it is possible to reduce heat generation from the circuit. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuit, and the module. Further, by using the semiconductor device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.
  • FIG. 49 is a diagram illustrating a configuration example of the computer system 700.
  • the computer system 700 includes software (Software) and hardware (Hardware).
  • the hardware included in the computer system may be referred to as an information processing device.
  • the software constituting the computer system 700 includes an operating system including a device driver, middleware, various development environments, an application program related to AI (AI Application), an application program unrelated to AI, and the like.
  • Device drivers include auxiliary storage devices, display devices, and application programs for controlling externally connected devices such as printers.
  • the hardware constituting the computer system 700 includes a first arithmetic processing unit, a second arithmetic processing unit, a first storage apparatus, and the like. Further, the second arithmetic processing unit has a second storage device.
  • a central processing unit such as a Noff OS CPU may be used.
  • the Noff OS CPU has a storage means using an OS transistor (for example, a non-volatile memory), and when operation is not required, the necessary information is held in the storage means and power is supplied to the central arithmetic processing unit. Has a function to stop.
  • the Noff OS CPU as the first arithmetic processing unit, the power consumption of the computer system 700 can be reduced.
  • AI OS Accelerator As the second arithmetic processing unit, GPU, FPGA, or the like can be used. It is preferable to use AI OS Accelerator as the second arithmetic processing unit.
  • the AI OS Accelerator is configured by using an OS transistor and has a calculation means such as a product-sum calculation circuit. AI OS Accelerator consumes less power than general GPUs. By using the AI OS Accelerator as the second arithmetic processing unit, the power consumption of the computer system 700 can be reduced.
  • the storage device it is preferable to use the storage device according to one aspect of the present invention as the first storage device and the second storage device.
  • a 3D OS NAND type storage device it is preferable to use a 3D OS NAND type storage device.
  • the 3D OS NAND storage device can function as a cache, main memory, and storage. Further, by using a 3D OS NAND type storage device, it becomes easy to realize a non-Von Neumann type computer system.
  • the 3D OS NAND type storage device consumes less power than the 3D NAND type storage device using a Si transistor.
  • the power consumption of the computer system 700 can be reduced.
  • the 3D OS NAND type storage device can function as a universal memory, the number of parts for constituting the computer system 700 can be reduced.
  • the monolithicization of the hardware including the central processing unit, the arithmetic processing unit, and the storage device becomes easy.
  • the hardware monolithic it will be easier not only to make it smaller, lighter, and thinner, but also to further reduce power consumption.
  • a normally-off CPU (also referred to as "Noff-CPU") can be realized by using the OS memory shown in the present specification and the like.
  • the Nonf-CPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the Noff-CPU can stop the power supply to the unnecessary circuit in the Noff-CPU and put the circuit in the standby state. No power is consumed in the circuit where the power supply is stopped and the circuit is in the standby state. Therefore, the Nonf-CPU can minimize the amount of power used. Further, the Nonf-CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, high-speed recovery from the standby state is possible. In this way, the Nonf-CPU can reduce the power consumption without significantly reducing the operating speed.
  • the Noff-CPU can be suitably used for a small-scale system such as an IoT terminal device (also referred to as an "endpoint microcomputer") 803 in the field of IoT (Internet of Things).
  • IoT terminal device also referred to as an "endpoint microcomputer” 803 in the field of IoT (Internet of Things).
  • FIG. 50 shows the hierarchical structure of the IoT network and the tendency of the required specifications.
  • FIG. 50 shows power consumption 804 and processing performance 805 as required specifications.
  • the hierarchical structure of the IoT network is roughly divided into a cloud field 801 which is an upper layer and an embedded field 802 which is a lower layer.
  • the cloud field 801 includes, for example, a server.
  • the embedded field 802 includes, for example, machines, industrial robots, in-vehicle devices, home appliances, and the like.
  • the semiconductor device according to one aspect of the present invention can be suitably used for a communication device of an IoT terminal device that requires low power consumption.
  • the "endpoint” refers to the terminal region of the embedded field 802. Examples of devices used for endpoints include microcomputers used in factories, home appliances, infrastructure, agriculture, and the like.
  • FIG. 51 shows an image diagram of factory automation as an application example of an endpoint microcomputer.
  • the factory 884 is connected to the cloud 883 via an internet line (Internet).
  • the cloud 883 is also connected to the home 881 and the office 882 via an internet line.
  • the Internet line may be a wired communication system or a wireless communication system.
  • a wireless communication system a semiconductor device according to one aspect of the present invention is used as the communication device, and the communication standard is in accordance with a communication standard such as a 4th generation mobile communication system (4G) or a 5th generation mobile communication system (5G). All you have to do is perform wireless communication.
  • the factory 884 may be connected to the factory 885 and the factory 886 via the Internet line.
  • the Factory 884 has a master device (control device) 831.
  • the master device 831 has a function of connecting to the cloud 883 and exchanging information. Further, the master device 831 is connected to a plurality of industrial robots 842 included in the IoT terminal device 841 via an M2M (Machine to Machine) interface 832.
  • M2M interface 832 for example, Industrial Ethernet (“Ethernet” is a registered trademark) which is a kind of wired communication method, local 5G which is a kind of wireless communication method, or the like may be used.
  • the factory manager can connect to the factory 884 from the home 881 or the office 882 via the cloud 883 and know the operation status and the like. In addition, it is possible to check for incorrect / missing items, specify the location, and measure the tact time.

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Abstract

新規な半導体装置を提供する。 Ｚ方向に延在し、かつ、導電体と半導体と、誘電体と、を含むメモリストリングと、Ｙ方向に延在する複数の配線ＣＧを交差させる。導電体は、メモリストリングの中心軸に沿って配置され、半導体と誘電体は導電体の外側に同心状に配置する。メモリストリングと配線ＣＧの交差部はトランジスタとして機能する。また、交差部はメモリセルとして機能する。データ消去および書き込みを伴わない場合は、トランジスタのゲート電圧を負の抗電圧以上、正の抗電圧以下にする。

Description

半導体装置、半導体装置の駆動方法、および電子機器
本発明の一態様は、半導体装置に関する。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、もしくは同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
例えば、本発明の一態様に係る技術分野として、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法などを挙げることができる。
コンピュータに用いる大容量記憶装置として、ＮＡＮＤ型フラッシュメモリが普及している。近年では、メモリセルを３次元的に配置することで、ＮＡＮＤ型フラッシュメモリの集積度を高める技術が普及している（特許文献１）。本明細書などでは、メモリセルが３次元的に配置されたＮＡＮＤ型フラッシュメモリを「３Ｄ−ＮＡＮＤ」と呼称する。
３Ｄ−ＮＡＮＤのメモリストリングは、そのボディ部に多結晶シリコンを用いる場合が多いが、特許文献２では、メモリストリングのボディ部に酸化物半導体を用いた例が開示されている。なお、ここでいうボディ部とは、メモリストリングを構成するトランジスタのチャネル、または、ソース／ドレインとして機能する半導体層を指す。
特開２００７−２６６１４３ 特開２０１６−２２５６１４
３Ｄ−ＮＡＮＤの消去動作は、ボディ部に正孔を流すことで行われる。ボディ部に正孔を流す方法として、特許文献１では、（１）ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋ）によって正孔を生成する方法と、（２）半導体基板のＰ−ｗｅｌｌから正孔を注入する方法と、（３）ｐ型ポリシリコンで構成されたコンタクト層から正孔を注入する方法が開示されている。
しかしながら、ボディ部に酸化物半導体を用いた場合、上記（１）乃至（３）の方法は、いずれも用いることができない。例えば（１）の方法は、酸化物半導体はバンドギャップが広く、ＧＩＤＬが発生しないため、用いることができない。また、（２）および（３）の方法は、ｐ型ポリシリコンから酸化物半導体に正孔を注入する際のエネルギー障壁が高いため、用いることができない。そのため、３Ｄ−ＮＡＮＤは、単純に、ボディ部をポリシリコンから酸化物半導体に置き換えただけでは、消去動作を行うことができない。
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、動作速度の速い記憶装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、動作速度の速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
（１）本発明の一態様は、第１方向に延在する第１導電体と、第２方向に延在する構造体と、を有し、構造体は、第２導電体と、酸化物半導体と、機能層と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、第２導電体は酸化物半導体と電気的に接続され、第１導電体と構造体の交差部において、第２導電体の外側に、第１絶縁体、酸化物半導体、第２絶縁体、機能層、および第３絶縁体がそれぞれ同心状に配置され、交差部において、第３絶縁体は第２絶縁体よりも厚い、半導体装置である。
（２）本発明の別の一態様は、第１方向に延在するｎ層（ｎは２以上の整数）の第１導電体と、第２方向に延在する構造体と、を有し、構造体は、第２導電体と、酸化物半導体と、機能層と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、第２導電体は酸化物半導体と電気的に接続され、ｎ層の第１導電体と構造体の各交差部において、第２導電体の外側に、第１絶縁体、酸化物半導体、第２絶縁体、機能層、および第３絶縁体がそれぞれ同心状に配置され、各交差部において、第３絶縁体は第２絶縁体よりも厚い、半導体装置である。
第１方向は第２方向と直交する方向である。交差部はトランジスタとして機能できる。また、交差部はメモリセルとして機能できる。
（１）または（２）において、機能層は電荷蓄積層として機能できる。機能層として、絶縁体または半導体を用いることができる。機能層として絶縁体を用いる場合は、例えば、窒素とシリコンを含む絶縁体を用いればよい。機能層として半導体を用いる場合は、例えば、シリコンを含む半導体を用いればよい。酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。
また、本発明の別の一態様は、上記（２）に記載の半導体装置の駆動方法であって、ｎ層の第１導電体に第１電位を供給し第２導電体に第２電位を供給する第１動作と、ｉ層目（ｉは１以上ｎ以下の整数）の第１導電体に第３電位を供給しｉ層目の第１導電体を除くｎ層の第１導電体のそれぞれに第４電位を供給し第２導電体に第１電位を供給する第２動作と、を有し、第１動作の後に第２動作を行なう、半導体装置の駆動方法である。
（１）または（２）において、第１電位と第２電位の電位差は、第１電位と第４電位の電位差の２倍以上６倍以下が好ましい。第１電位と第３電位の電位差は、第１電位と第４電位の電位差の２倍以上４倍以下が好ましい。
（３）本発明の別の一態様は、第１方向に延在する第１導電体と、第２方向に延在する構造体と、を有し、構造体は、第２導電体と、第１絶縁体と、酸化物半導体と、誘電体と、を有し、第１導電体と構造体の交差部において、第２導電体の外側に、第１絶縁体、半導体、および誘電体がそれぞれ同心状に配置され、誘電体は、強誘電性を備える半導体装置である。
（４）また、本発明の別の一態様は、第１方向に延在するｎ層の第１導電体と、第２方向に延在する構造体と、を有し、構造体は、第２導電体と、第１絶縁体と、半導体と、誘電体と、を有し、ｎ層の第１導電体と構造体の各交差部において、第２導電体の外側に、第１絶縁体、半導体、および誘電体がそれぞれ同心状に配置され、各交差部において、誘電体は、強誘電性を備える半導体装置である。
上記誘電体は、ハフニウムまたはジルコニウムの少なくとも一方を含むことが好ましい。また、上記誘電体の水素濃度は５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましい。また、上記誘電体の炭素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましい。
また、本発明の別の一態様は、（４）に記載の半導体装置の駆動方法であって、ｉ層目の第１導電体に第１電位を供給し、ｉ層目の第１導電体を除くｎ層の第１導電体のそれぞれに第２電位を供給する第１動作と、ｉ層目の第１導電体に第３電位を供給し、ｉ層目の第１導電体を除くｎ層の第１導電体のそれぞれに第２電位を供給する第２動作と、を有し、第１電位は第２電位よりも高い電位であり、第２電位は、誘電体の正の抗電圧より低い電位であり、第３電位は、誘電体の負の抗電圧より低い電位であり、第１動作の後に第２動作を行なう、半導体装置の駆動方法である。
また、本発明の別の一態様は、（４）に記載の半導体装置の駆動方法であって、ｎ層の第１導電体それぞれに第１電位を供給する第１動作と、ｉ層目の第１導電体に第３電位を供給し、ｉ層目の第１導電体を除くｎ層の第１導電体のそれぞれに第２電位を供給する第２動作と、を有し、第２電位は、誘電体の正の抗電圧以下の電位であり、第１動作の後に第２動作を行なう、半導体装置の駆動方法である。
また、本発明の別の一態様は、（４）に記載の半導体装置の駆動方法であって、ｉ層目の第１導電体に第４電位を供給し、ｉ層目の第１導電体を除くｎ層の第１導電体のそれぞれに第２電位を供給し、第４電位は、誘電体の負の抗電圧以上の電位である、半導体装置の駆動方法である。
また、（４）に記載の半導体装置の駆動方法において、第２電位は、ゲート絶縁層として機能する強誘電体層の分極を反転させずにトランジスタをオン状態にする電位である。また、第４電位は、ゲート絶縁層として機能する強誘電体層の分極を反転させずにトランジスタをオフ状態にする電位である。
また、（４）に記載の半導体装置の駆動方法において、第１電位は正の抗電圧よりも高い電位であり、第３電位は負の抗電圧よりも低い電位である。第１電位を飽和分極電圧ＶＳＰ以上の電位とし、第３電位を飽和分極電圧−ＶＳＰ以下の電位としてもよい。
本発明の一態様によって、新規な記憶装置を提供できる。または、本発明の一態様によって、動作速度の速い記憶装置を提供できる。または、本発明の一態様によって、信頼性の高い記憶装置を提供できる。または、本発明の一態様によって、記憶容量の大きい記憶装置を提供できる。または、本発明の一態様によって、新規な半導体装置を提供できる。または、本発明の一態様によって、動作速度の速い半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、本発明の一態様によって、記憶容量の大きい半導体装置を提供できる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａは、メモリストリングの断面図である。図１Ｂは、メモリストリングの回路図である。
図２Ａおよび図２Ｂは、メモリストリングの断面図である。
図３Ａおよび図３Ｂは、メモリストリングの断面図である。
図４Ａは、メモリストリングの断面図である。図４Ｂは、メモリストリングの回路図である。
図５Ａは、メモリストリングの断面図である。図５Ｂは、メモリストリングの回路図である。
図６Ａは、メモリストリングの断面図である。図６Ｂは、メモリストリングの回路図である。
図７は、メモリストリングの断面図である。
図８Ａおよび図８Ｂは、メモリストリングの断面図である。
図９Ａは、メモリストリングの断面図である。図９Ｂは、メモリストリングの回路図である。
図１０Ａおよび図１０Ｂは、メモリストリングの断面図である。
図１１は、ヒステリシス特性の一例を示すグラフである。
図１２Ａは、メモリストリングの断面図である。図１２Ｂは、メモリストリングの回路図である。
図１３Ａは、メモリストリングの断面図である。図１３Ｂは、メモリストリングの回路図である。
図１４Ａは結晶構造の分類を説明する図である。図１４ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１４ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１５Ａおよび図１５Ｂは、半導体装置の断面図である。
図１６Ａおよび図１６Ｂは、半導体装置の断面図である。
図１７Ａは、メモリストリングの回路図である。図１７Ｂは、トランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。
図１８Ａは、メモリストリングの消去動作を説明するタイミングチャートである。図１８Ｂは、メモリストリングの動作状態を示す回路図である。
図１９は、メモリセルの断面図である。
図２０Ａは、メモリストリングの書き込み動作を説明するタイミングチャートである。図２０Ｂは、メモリストリングの動作状態を示す回路図である。
図２１は、メモリセルの断面図である。
図２２Ａは、メモリストリングの読み出し動作を説明するタイミングチャートである。図２２Ｂは、メモリストリングの動作状態を示す回路図である。
図２３Ａおよび図２３Ｂは、ＦｅＦＥＴの断面概略図である。図２３Ｃは、トランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。
図２４Ａは、メモリストリングの消去動作を説明するタイミングチャートである。図２４Ｂは、メモリストリングの動作状態を示す回路図である。
図２５Ａは、メモリストリングの書き込み動作を説明するタイミングチャートである。図２５Ｂは、メモリストリングの動作状態を示す回路図である。
図２６Ａは、メモリストリングの読み出し動作を説明するタイミングチャートである。図２６Ｂは、メモリストリングの動作状態を示す回路図である。
図２７は、メモリストリングの断面図である。
図２８Ａおよび図２８Ｂは、メモリストリングの断面図である。
図２９は、メモリストリングの回路図である。
図３０は、メモリストリングの断面図である。
図３１は、メモリストリングの断面図である。
図３２は、メモリストリングの断面図である。
図３３は、メモリストリングの回路図である。
図３４は、メモリストリングの断面図である。
図３５は、メモリストリングの断面図である。
図３６は、メモリストリングの断面図である。
図３７は、メモリストリングの断面図である。
図３８は、半導体装置の構成例を説明するブロック図である。
図３９は、半導体装置の構成例を説明する図である。
図４０は、複数の記憶装置を用いて情報処理システムを構築した例を説明する図である。
図４１は、ＣＰＵを説明するブロック図である。
図４２Ａおよび図４２Ｂは、半導体装置の斜視図である。
図４３Ａおよび図４３Ｂは、半導体装置の斜視図である。
図４４Ａおよび図４４Ｂは、半導体装置の斜視図である。
図４５Ａは半導体ウェハの一例を示す斜視図であり、図４５Ｂはチップの一例を示す斜視図であり、図４５Ｃ、および図４５Ｄは電子部品の一例を示す斜視図である。
図４６Ａ乃至図４６Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図４７Ａ乃至図４７Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図４８Ａ乃至図４８Ｃは、電子機器の一例を説明する図である。
図４９は、コンピュータシステムの構成例を説明する図である。
図５０は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。
図５１は、ファクトリーオートメーションのイメージ図である。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン状態とオフ状態が制御される。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該配線の長さによって抵抗値決める場合がある。または、配線として用いる導電体とは異なる抵抗率を有する導電体を抵抗素子として用いる場合がある。または、半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースおよびドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、「ノード」は、回路構成またはデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、電流量を正の値で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、電流量が負の値で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」および「配線」の用語は、複数の「電極」および「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、もしくは結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態（または実施例）において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさおよび縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｉ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２つある配線ＧＬの一方を配線ＧＬ＿１と記載し、他方を配線ＧＬ＿２と記載する場合がある。
（実施の形態１）
本発明の一態様に係るメモリストリング１００について図面を用いて説明する。メモリストリング１００は、３Ｄ−ＮＡＮＤ型の記憶装置として機能する半導体装置である。なお、図面において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。本実施の形態では、導電体１０１の上面と垂直な方向をＺ方向とする。
＜メモリストリングの構成例＞
図１Ａは、Ｙ方向から見たメモリストリング１００の断面図である。なお、図１Ａには、Ｚ方向に延在するメモリストリング１００の中心軸１３１を記している。また、図１Ｂは、メモリストリング１００の等価回路図である。メモリストリング１００は、複数のトランジスタＴｒが直列に接続された構成を有する。また、図２Ａは、図１Ａに一点鎖線で示した部位Ａ１−Ａ２をＺ方向から見た断面図である。図２Ｂは、図１Ａに一点鎖線で示した部位Ｂ１−Ｂ２をＺ方向から見た断面図である。
メモリストリング１００は、基板（図示せず）の上方に配置された、導電体１０１と、ｍ層（ｍは２以上の整数）の絶縁体１０２と、ｎ層（ｎは２以上の整数）の導電体１０３と、を有する。絶縁体１０２と導電体１０３は、基板の上方に交互に積層される。図１Ａなどでは１層目の絶縁体１０２を絶縁体１０２＿１と示し、ｍ層目の絶縁体１０２を絶縁体１０２＿ｍと示す。同様に、１層目の導電体１０３を導電体１０３＿１と示し、ｎ層目の導電体１０３を導電体１０３＿ｎと示す。なお、本実施の形態などでは、任意の絶縁体１０２を示す場合は、単に「絶縁体１０２」と示す。同様に、任意の導電体１０３を示す場合は、単に「導電体１０３」と示す。
絶縁体１０２と導電体１０３は、Ｙ方向に延在する。メモリストリング１００は、絶縁体１０２と導電体１０３が交互に積層された構造を有する。例えば、図１Ａでは、導電体１０１の上に絶縁体１０２＿１が設けられ、絶縁体１０２＿１の上に導電体１０３＿１が設けられ、導電体１０３＿１の上に絶縁体１０２＿２が設けられ、絶縁体１０２＿２の上に導電体１０３＿２が設けられ、導電体１０３＿２の上に絶縁体１０２＿３が設けられ、絶縁体１０２＿３の上に導電体１０３＿３が設けられ、導電体１０３＿３の上に絶縁体１０２＿４が設けられている。また、導電体１０３＿ｎの上に絶縁体１０２＿ｍが設けられている。
また、メモリストリング１００は、導電体１０４、絶縁体１０５、構造体１１０、および絶縁体１２１を有する。構造体１１０は、Ｚ方向に沿って延在する。また、構造体１１０は、絶縁体１０２＿１乃至絶縁体１０２＿ｍ、および導電体１０３＿１乃至導電体１０３＿ｎを貫くように、導電体１０１と導電体１０４の間に設けられている。
構造体１１０は、導電体１０６、絶縁体１１１、半導体１１２、絶縁体１１３、機能層１１４、および絶縁体１１５を含む柱状の構造を有する。具体的には、導電体１０６が中心軸１３１に沿って延在し、絶縁体１１１が導電体１０６の側面に隣接して設けられている。また、半導体１１２が絶縁体１１１の側面に隣接して設けられている。また、絶縁体１１３が半導体１１２に隣接して設けられている。また、機能層１１４が絶縁体１１３に隣接して設けられている。また、絶縁体１１５が機能層１１４に隣接して設けられている。図２Ａおよび図２Ｂに示すように、絶縁体１１１、半導体１１２、絶縁体１１３、および機能層１１４は、導電体１０６の外側にそれぞれが同心状に設けられている。
図２では構造体１１０の断面形状が円形である場合を示しているが、構造体１１０の断面形状は円形に限定されない。構造体１１０の断面形状は、三角形でもよいし、矩形でもよいし、五角形以上の多角形でもよい。また、構造体１１０の断面形状は曲線でもよいし、直線と曲線の組み合わせでもよい。
絶縁体１２１は、絶縁体１０２＿１乃至絶縁体１０２＿ｍと、導電体１０３＿１乃至導電体１０３＿ｎの側面を覆って設けられている。導電体１０４は、絶縁体１０２＿ｍ上に設けられている。導電体１０１および導電体１０４は、半導体１１２と電気的に接続する。また、導電体１０１は導電体１０６と電気的に接続する。よって、導電体１０６と半導体１１２は電気的に接続する。また、絶縁体１０５は、絶縁体１０２＿ｍ、絶縁体１２１、および導電体１０４上に設けられている。
Ｚ方向に垂直な方向において、構造体１１０と導電体１０３が重なる領域（交差部）が、トランジスタＴｒとして機能する。よって、Ｚ方向に垂直な方向において、構造体１１０と導電体１０３が重なる領域（交差部）が、メモリセル（「記憶素子」ともいう。）として機能する。
導電体１０３はトランジスタＴｒのゲートとして機能する。図１Ａに示すメモリストリング１００は、構造体１１０と導電体１０３が重なる領域（交差部）をｎ箇所有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のトランジスタＴｒを有する。よって、図１Ａに示すメモリストリング１００は、ｎ個のメモリセルを有する。また、導電体１０６はトランジスタＴｒのバックゲートとして機能できる。
図２Ａは、Ｚ方向から見たときの、メモリストリング１００におけるトランジスタＴｒの断面図に相当する。
図１Ａでは１番目のトランジスタＴｒをトランジスタＴｒ＿１と示し、ｎ番目のトランジスタＴｒをトランジスタＴｒ＿ｎと示している。なお、本実施の形態などでは、任意のトランジスタＴｒを示す場合は、単に「トランジスタＴｒ」と示す。
一般に、電荷蓄積層に電荷を保持することでデータの記憶を行なうメモリセルは、ブロック層、電荷蓄積層、トンネル層、半導体層の積層構成を有する。このようなメモリセルは、コントロールゲートから半導体までの積層構成に応じて、様々な呼称で呼ばれる場合がある。例えば、コントロールゲート、ブロック層、電荷蓄積層、トンネル層、半導体層が、金属、酸化物、窒化物、酸化物、半導体で構成された場合は、ＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
また、ＭＯＮＯＳ型のメモリセルにおいて、コントロールゲートにｎ型シリコンまたはｐ型シリコンを用いた場合は、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
同様に、コントロールゲートに窒化タンタル、ブロック層に酸化アルミニウムを用いた場合は、ＴＡＮＯＳ（Ｔａｎｔａｌｕｍ　ｎｉｔｒｉｄｅ　Ａｌｕｍｉｎｉｕｍ　ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
また、コントロールゲートに窒化タンタル、ブロック層に酸化ハフニウムを用いた場合は、ＴＨＮＯＳ（Ｔａｎｔａｌｕｍ　ｎｉｔｒｉｄｅ　Ｈａｆｎｉｕｍ　ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルと呼ばれる。
本発明の一態様に係るトランジスタＴｒは、例えばＭＯＮＯＳ型のメモリセルとして機能する。メモリストリング１００は、ｎ個のメモリセルを有するＮＡＮＤ型の記憶装置として機能する。
また、導電体１０３はメモリセル制御ゲートとして機能する。また、絶縁体１１３はトンネル層として機能し、機能層１１４は電荷蓄積層として機能し、絶縁体１１５はブロック層として機能する。すなわち、制御ゲート側にブロック層が設けられ、半導体側にトンネル層が設けられている。
図１Ｂに示すように、トランジスタＴｒのゲートは配線ＣＧと電気的に接続される。図１Ｂでは、トランジスタＴｒ＿１のゲートと電気的に接続される配線ＣＧを、配線ＣＧ＿１と示している。なお、導電体１０３の一部または全部が配線ＣＧとして機能してもよい。なお、配線ＣＧは「コントロールゲート」または「コントロールゲート配線」ともいう。
また、トランジスタＴｒ＿２乃至トランジスタＴｒ＿ｎ−１のうち、隣り合うトランジスタＴｒにおいて、一方のトランジスタＴｒのソースと、他方のトランジスタＴｒのドレインが電気的に接続する。
また、トランジスタＴｒ＿１のソースまたはドレインの一方は配線ＳＬと電気的に接続し、他方はトランジスタＴｒ＿２のソースまたはドレインの一方と電気的に接続する。トランジスタＴｒ＿ｎのソースまたはドレインの一方は配線ＢＬと電気的に接続し、他方はトランジスタＴｒ＿ｎ−１のソースまたはドレインの一方と電気的に接続する。導電体１０１は配線ＳＬと電気的に接続され、導電体１０４は配線ＢＬと電気的に接続される。なお、導電体１０１が配線ＳＬとして機能してもよいし、導電体１０４が配線ＢＬとして機能してもよい。
また、トランジスタＴｒ（トランジスタＴｒ＿１乃至トランジスタＴｒ＿ｎ）のバックゲートは、配線ＢＧＬを介して配線ＳＬと電気的に接続する。なお、導電体１０６は、配線ＢＧＬとして機能できる。
電荷蓄積層として機能する機能層１１４には、絶縁体１１３および絶縁体１１５よりもバンドギャップが小さい材料を用いる。絶縁体１１３の厚さ（Ｚ方向と垂直な方向の長さ）は、１ｎｍ以上１０ｎｍ以下が好ましい。機能層１１４の厚さは、５ｎｍ以上２０ｎｍ以下が好ましい。絶縁体１１５の厚さは、５ｎｍ以上５０ｎｍ以下が好ましい。また、絶縁体１１３の厚さは、絶縁体１１５よりも薄いことが好ましい。言い換えると、絶縁体１１５の厚さは、絶縁体１１３よりも厚いことが好ましい。
機能層１１４として絶縁体を用いてもよい。例えば、絶縁体１１３および絶縁体１１５に酸化シリコンを用い、機能層１１４に窒化シリコンを用いればよい。絶縁体１１３および絶縁体１１５は、それぞれが複数の絶縁体の積層であってもよい。例えば、絶縁体１１５を、酸化シリコンと酸化アルミニウムの積層にしてもよい。
また、例えば、絶縁体１１３および絶縁体１１５に窒化シリコンを用いてもよい。この場合、機能層１１４には、絶縁体１１３および絶縁体１１５に用いた窒化シリコンよりも、シリコンの含有量が多い窒化シリコンを用いてもよい。
前述したように、３Ｄ−ＮＡＮＤのメモリストリングは、そのボディ部に多結晶シリコンが用いられる場合が多い。なお、本発明の一態様に係るメモリストリング１００では、半導体１１２がボディ部に相当する。半導体１１２は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンまたはゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
また、半導体１１２は、触媒元素を用いて結晶性を高めた半導体であってもよい。触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）などの金属元素から選ばれた元素を用いればよい。
例えば、半導体１１２として非晶質シリコンを形成し、触媒元素としてニッケルを添加し、熱処理を行うことで、結晶性を高めてもよい。触媒元素はシリコンと結合してシリサイドを形成する。また、触媒元素は非晶質状態などの欠陥が多い部位と結合しやすい。このため、シリサイドに含まれる触媒元素は、非晶質状態のシリコンと反応して新たなシリサイドを形成する。このようにして、シリサイドが移動しながら結晶化が進行する。また、触媒元素を１５族元素または１３族元素などの不純物元素を含む半導体に到達させることにより、触媒元素の再拡散を抑制できる。
また、半導体１１２において、触媒元素としてニッケルを添加した場合、半導体１１２内にニッケル元素の濃度勾配が生じる場合がある。例えば、トランジスタのチャネルとして機能する領域においては、他の領域（例えば、ソース領域、及びドレイン領域）よりもニッケル濃度が低いことがある。別言すると、ソース領域、及びドレイン領域は、チャネルとして機能する領域よりもニッケル濃度が高いことがある。
半導体１１２は、トランジスタＴｒのチャネルが形成される半導体層として機能する。トランジスタに用いる半導体は、半導体の積層であってもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
トランジスタＴｒは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリストリング１００の消費電力を低減できる。よって、メモリストリング１００を含む半導体装置の消費電力を低減できる。
また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含むメモリストリング１００も「ＯＳメモリ」と呼ぶことができる。
また、ＯＳトランジスタは、チャネルが形成される半導体層に多結晶シリコンを用いたトランジスタよりも、オン抵抗を小さくすることができる。すなわち、ボディ部の導電性を高めることができる。トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００の動作速度を高めることができる。
また、メモリセルとして機能するＯＳトランジスタに、バックゲートを有するＯＳトランジスタを用いることで、より確実なＯＳメモリの消去動作が実現できる。よって、ＯＳメモリにおける消去動作の信頼性を高めることができる。なお、消去動作については、追って詳細に説明する。
また、多結晶シリコンを用いたトランジスタは、結晶粒界に起因するしきい値電圧のばらつきがみられるが、ＯＳトランジスタは結晶粒界の影響が少なく、しきい値電圧のばらつきは小さい。そのため、トランジスタＴｒにＯＳトランジスタを用いることで、メモリストリング１００はしきい値電圧ばらつきに起因する誤動作を抑えることができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリを含むメモリストリング１００は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。メモリストリング１００を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好なメモリストリング１００が実現できる。よって、メモリストリング１００を含む半導体装置の信頼性を高めることができる。
ＯＳメモリを含むＮＡＮＤ型の記憶装置を「ＯＳ　ＮＡＮＤ型」または「ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。また、ＯＳメモリを含む３Ｄ−ＮＡＮＤ型の記憶装置を「３Ｄ　ＯＳ　ＮＡＮＤ型」または「３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置」ともいう。よって、本発明の一態様に係るメモリストリング１００は、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と言える。
また、メモリストリング１００を用いた半導体装置の記憶容量を増やしたい場合は、複数のメモリストリング１００を千鳥格子状（図３Ａ参照）、または格子状（図３Ｂ参照）に設ければよい。図３は、図２Ａに相当する断面図である。
〔変形例１〕
図４Ａにメモリストリング１００の変形例であるメモリストリング１００Ａの断面図を示す。図４Ｂは、メモリストリング１００Ａの等価回路図である。
メモリストリング１００Ａは、トランジスタＴｒ＿１と導電体１０１の間にトランジスタＴｒＳ＿１を有し、トランジスタＴｒ＿ｎと導電体１０４の間にトランジスタＴｒＳ＿２を有する。すなわち、メモリストリング１００の一端にトランジスタＴｒＳ＿１を設け、他端にトランジスタＴｒＳ＿２を設けた構成と言える。
図４Ａでは、トランジスタＴｒＳ＿１のゲートとして機能する導電体１０３を導電体１０３＿ｓ１と示し、トランジスタＴｒＳ＿２のゲートとして機能する導電体１０３を導電体１０３＿ｓ２と示している。導電体１０３＿ｓ１は配線ＳＥＬ＿１と電気的に接続され、導電体１０３＿ｓ２は配線ＳＥＬ＿２と電気的に接続される（図４Ｂ参照）。
メモリストリング１００Ａにおいて、導電体１０３＿ｓ１は、絶縁体１０２＿１と絶縁体１０２＿２の間に設けられ、導電体１０３＿１は、絶縁体１０２＿２と絶縁体１０２＿３の間に設けられている。また、メモリストリング１００Ａにおいて、導電体１０３＿ｓ２は、絶縁体１０２＿ｍと絶縁体１０２＿ｍ−１の間に設けられ、導電体１０３＿ｎは、絶縁体１０２＿ｍ−１と絶縁体１０２＿ｍ−２の間に設けられている。
例えば、図３に示したように、１つの導電体１０３と複数のメモリストリングが交差する構造では、特定のメモリストリングに含まれる情報を読み出す際に、他のメモリストリングに含まれる情報が干渉して、正確な読み出しが行えない恐れがある。また、特定のメモリストリングに情報を書き込む際に、他のメモリストリングにも情報を書き込んでしまう恐れがある。
メモリストリング両端部の少なくとも一方、好ましくは双方に、選択トランジスタとして機能するトランジスタＴｒＳを設けることで、特定のメモリストリングに対してのみ情報の読み出しおよび書き込みを行うことができる。よって、情報の読み出しおよび書き込みを、より正確に行うことができる。
メモリストリング１００Ａでは、トランジスタＴｒＳはトランジスタＴｒと同じ構造を有する。ただし、トランジスタＴｒＳは選択トランジスタとして機能するため、トランジスタＴｒＳに対して読み出し動作、書き込み動作などを行う必要はない。
導電体１０３＿ｓ１および導電体１０３＿ｓ２の形成に用いる材料は、他の導電体１０３と同じ材料でもよいし、異なる材料でもよい。
〔変形例２〕
図５Ａにメモリストリング１００の変形例であるメモリストリング１００Ｂの断面図を示す。図５Ｂは、メモリストリング１００Ｂの等価回路図である。
図５に示すように、トランジスタＴｒ＿１のソースまたはドレインの一方を配線ＢＬと電気的に接続し、他方をトランジスタＴｒ＿２のソースまたはドレインの一方と電気的に接続してもよい。また、トランジスタＴｒ＿ｎのソースまたはドレインの一方を配線ＳＬと電気的に接続し、他方をトランジスタＴｒ＿ｎ−１のソースまたはドレインの一方と電気的に接続してもよい。
よって、導電体１０１は配線ＢＬと電気的に接続され、導電体１０４は配線ＳＬと電気的に接続される。なお、導電体１０１が配線ＢＬとして機能してもよいし、導電体１０４が配線ＳＬとして機能してもよい。
また、トランジスタＴｒ（トランジスタＴｒ＿１乃至トランジスタＴｒ＿ｎ）のバックゲートは、配線ＳＬと電気的に接続する。図５に示すメモリストリングでは、導電体１０６は導電体１０１と電気的に接続せず、導電体１０４と電気的に接続される。
〔変形例３〕
図６Ａにメモリストリング１００の変形例であるメモリストリング１００Ｃの断面図を示す。図６Ｂは、メモリストリング１００Ｃの等価回路図である。
メモリストリング１００Ｃは、絶縁体１０７、および導電体１０８を有する。絶縁体１０７は、絶縁体１０２＿ｍ上に設けられている。導電体１０８は絶縁体１０７の一部に埋め込むように設けられている。メモリストリング１００Ｃにおいて、導電体１０４は絶縁体１０７上に設けられ、導電体１０４を覆って絶縁体１０５が設けられている。半導体１１２は、導電体１０８を介して導電体１０４と電気的に接続する。
図６に示すように、配線ＢＧＬとして機能する導電体１０６を、配線ＳＬおよび配線ＢＬのどちらにも接続せず、配線１０９（図６Ａに図示せず。）と電気的に接続してもよい。このような構成にすることで、配線ＢＧＬに任意の電位を供給することができる。配線ＢＧＬの電位を制御することで、トランジスタＴｒのしきい値電圧を制御できる。
〔変形例４〕
図７にメモリストリング１００の変形例であるメモリストリング１００Ｄの断面図を示す。図８Ａは、図７に一点鎖線で示した部位Ｃ１−Ｃ２をＺ方向から見た断面図である。図８Ｂは、図７に一点鎖線で示した部位Ｄ１−Ｄ２をＺ方向から見た断面図である。図８Ａは、Ｚ方向から見たときの、メモリストリング１００ＤにおけるトランジスタＴｒの断面図に相当する。
メモリストリング１００Ｄは、構造体１１０に換えて構造体１１０Ａを有する。構造体１１０Ａは、構造体１１０から機能層１１４および絶縁体１１５を除いた構造を有する。機能層１１４および絶縁体１１５は、トランジスタＴｒ毎に設けられている。
本実施の形態などでは、トランジスタＴｒ＿１に含まれる機能層１１４を機能層１１４＿１と示している。また、トランジスタＴｒ＿１に含まれる絶縁体１１５を絶縁体１１５＿１と示している。同様に、トランジスタＴｒ＿ｎに含まれる機能層１１４を機能層１１４＿ｎと示し、トランジスタＴｒ＿ｎに含まれる絶縁体１１５を絶縁体１１５＿ｎと示している。また、任意のトランジスタＴｒに含まれる機能層１１４を示す場合は、単に「機能層１１４」と示す。同様に、任意のトランジスタＴｒに含まれる絶縁体１１５を示す場合は、単に「絶縁体１１５」と示す。
例えば、絶縁体１１５＿３は導電体１０３＿３と隣接して設けられている。よって、絶縁体１１５＿３は、Ｚ方向に垂直な方向において、構造体１１０Ａと重なる領域を有する。
また、絶縁体１１５＿３は、導電体１０３＿３の下面と重なる領域を有する。導電体１０３＿３は、当該領域を介して絶縁体１０２＿３と重なる。
また、絶縁体１１５＿３は、導電体１０３＿３の上面と重なる領域を有する。導電体１０３＿３は、当該領域を介して絶縁体１０２＿４と重なる。
また、機能層１１４＿３は絶縁体１１５＿３と隣接して設けられている。機能層１１４＿３は、Ｚ方向に垂直な方向において、構造体１１０Ａと重なる領域を有する。
また、機能層１１４＿３は、絶縁体１１５＿３の一部を介して導電体１０３＿３の下面と重なる領域を有する。導電体１０３＿３は、当該領域を介して絶縁体１０２＿３と重なる。
また、機能層１１４＿３は、絶縁体１１５＿３の一部を介して導電体１０３＿３の上面と重なる領域を有する。導電体１０３＿３は、当該領域を介して絶縁体１０２＿４と重なる。
このため、図８Ａに示した断面図は図２Ａに示した断面図と同じであるが、図８Ｂに示した断面図は図２Ｂに示した断面図と異なる。
メモリストリング１００は、隣接するトランジスタＴｒ間で機能層１１４を共用しているため、機能層１１４に蓄積された電荷が隣接するトランジスタＴｒと干渉する可能性がある。一方、メモリストリング１００Ｄでは、トランジスタＴｒ毎に電荷蓄積層として機能する機能層１１４が独立して設けられているため、隣接するトランジスタＴｒと干渉する可能性を低減できる。よって、ノイズを低減し、データ保持の信頼性を高めることができる。また、メモリストリング１００Ｄはメモリストリング１００よりも多値情報の保持などが容易になる。
また、メモリストリング１００Ｄでは、蓄積層として機能する機能層１１４に半導体を用いてもよい。蓄積層に半導体を用いることで、フローティングゲート型のメモリセルが実現できる。蓄積層に用いる半導体材料としては、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
〔変形例５〕
図９Ａにメモリストリング１００の変形例であるメモリストリング１００Ｅの断面図を示す。図９Ａは、Ｙ方向から見たメモリストリング１００Ｅの断面図である。また、図９Ｂは、メモリストリング１００Ｅの等価回路図である。図１０Ａは、図９Ａに一点鎖線で示した部位Ｅ１−Ｅ２をＺ方向から見た断面図である。図１０Ｂは、図９Ｂに一点鎖線で示した部位Ｆ１−Ｆ２をＺ方向から見た断面図である。
メモリストリング１００Ｅは、構造体１１０に換えて構造体１１０Ｂを有する。構造体１１０Ｂは、構造体１１０が有する絶縁体１１３、機能層１１４、および絶縁体１１５を、誘電体１１８置き換えた構造を有する。
誘電体に電界が加わると、誘電体内部に正の電荷を帯びた部分と負の電荷を帯びた部分が生じる。このような現象を「分極」という。電界が無くなると分極が消失する誘電体を「常誘電体」といい、電界が無くなっても分極が残る誘電体を「強誘電体」という。また、電界が無くなっても分極が残る性質を「強誘電性」という。
誘電体１１８として強誘電性を有しうる材料を用いる。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、または酸化ハフニウムに元素Ｊ１（元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料などがある。
また、誘電体１１８として、ＰｂＴｉＯＸ（Ｘは０より大きい実数）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。
また、誘電体１１８として、ポリフッ化ビニリデン（「ＰＶＤＦ」ともいう。）、またはフッ化ビニリデン（「ＶＤＦ」ともいう。）とトリフロロエチレン（「ＴｒＦＥ」ともいう。）の共重合体などの、有機強誘電体を用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、誘電体１１８を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。
中でも強誘電性を有しうる材料として、酸化ハフニウム（「ＨｆＯＸ」、または「ＨＯ」ともいう。）、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料（「ＨｆＺｒＯＸ」、または「ＨＺＯ」ともいう。）は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ＨＯまたはＨＺＯを用いることで、誘電体１１８の膜厚を、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
強誘電性を有しうる材料の不純物濃度は低い方が好ましい。特に、水素（Ｈ）および炭素（Ｃ）の濃度が低いほど好ましい。具体的には、強誘電性を有しうる材料の水素濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下がより好ましい。また、強誘電性を有しうる材料の炭素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましい。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
本実施の形態などでは、強誘電性を有しうる材料で形成した層を「強誘電体層」ともいう。強誘電体層はヒステリシス特性を有する。図１１は、ヒステリシス特性の一例を示すグラフである。ヒステリシス特性は、強誘電体層を誘電体として用いた容量素子で測定できる。図１１において、横軸は強誘電体層に印加する電圧（電界）を示す。当該電圧は、強誘電体層を誘電体として用いた容量素子の、一方の電極と他方の電極の電位差である。なお、該電位差を強誘電体層の厚さで除算すると電界強度が求められる。
図１１において、縦軸は強誘電体層の分極を示す。分極が正の場合は、強誘電体層中の正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っていることを示す。一方、分極が負の場合は、強誘電体層中の負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っていることを示す。
また、図１１のグラフの縦軸に示す分極を、負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っている場合に正とし、正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っている場合に負としてもよい。
図１１に示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、飽和分極電圧ＶＳＰ、および飽和分極電圧−ＶＳＰと呼ぶ。ＶＳＰと−ＶＳＰは、極性が異なるということができる。
強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極は、曲線５２に従って減少する。なお、ＶＳＰを「正の飽和分極電圧」または「第１の飽和分極電圧」と呼び、−ＶＳＰを「負の飽和分極電圧」または「第２の飽和分極電圧」と呼ぶ場合がある。第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値は同じでもよいし異なっていてもよい。
ここで、強誘電体層の分極が曲線５１に従って変化する際の、分極が０になる電圧を抗電圧Ｖｃと呼ぶ。また、強誘電体層の分極が曲線５２に従って変化する際の、分極が０になる電圧を抗電圧−Ｖｃと呼ぶ。Ｖｃの値および−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値である。なお、Ｖｃを「正の抗電圧」または「第１の抗電圧」と呼び、−Ｖｃを「負の抗電圧」または「第２の抗電圧」と呼ぶ場合がある。第１の抗電圧の絶対値と、第２の抗電圧の絶対値とは同じでもよいし異なっていてもよい。
また、強誘電体層に抗電圧を超える電圧が印加されると、強誘電体層の分極が反転しやすくなる。ＦｅＦＥＴにおいて、ゲート絶縁層として機能する強誘電体層の分極を反転させたくない場合は、ゲートとソース間に印加する電圧（「ゲート電圧」または「Ｖｇ」ともいう。）を−Ｖｃ以上Ｖｃ以下にすればよい。言い換えると、ゲート絶縁層として機能する強誘電体層の分極を反転させずにＦｅＦＥＴのオン状態とオフ状態を制御するためには、ＶｃはＨ電位以上が好ましく、−ＶｃはＬ電位以下が好ましい。言い換えると、抗電圧の絶対値は大きい方が好ましい。
よって、ノーマリーオン型トランジスタのしきい値電圧ＶｔｈＤとノーマリーオフ型トランジスタのしきい値電圧ＶｔｈＥは、−Ｖｃ以上Ｖｃ以下が好ましく、Ｌ電位以上Ｈ電位以下がより好ましい。
また、強誘電体層に電圧が印加されていない時（電圧が０Ｖの時）の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差の絶対値を「残留分極２Ｐｒ」と呼ぶ。残留分極２Ｐｒが大きいほど、分極の反転によるしきい値電圧の変動幅が大きくなる。よって、残留分極２Ｐｒは大きいほど好ましい。
メモリストリング１００Ｅを構成するトランジスタＴｒは強誘電体トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＦＥＴ）として機能する。強誘電体トランジスタは、ゲート絶縁体として機能する絶縁体に強誘電体を用いたトランジスタである。強誘電体トランジスタは、ゲートに一定以上の電圧を印加することによって、しきい値電圧を変化させることができる。
メモリストリング１００Ｅを構成するトランジスタＴｒに強誘電体トランジスタを用いることで、ＮＡＮＤ型の強誘電体メモリを実現できる。また、メモリストリング１００Ｅでは、導電体１０６の形成を省略してもよい。
〔変形例６〕
図１２にメモリストリング１００Ｆの断面図を示す。図１２Ａは、Ｙ方向から見たメモリストリング１００Ｆの断面図である。また、図１２Ｂは、メモリストリング１００Ｆの等価回路図である。メモリストリング１００Ｆは、メモリストリング１００Ｅと異なるメモリストリング１００の変形例である。
メモリストリング１００Ｆは、構造体１１０に換えて構造体１１０Ｃを有する。構造体１１０Ｃは、構造体１１０が有する機能層１１４および絶縁体１１５を、誘電体１１８に置き換えた構造を有する。
メモリストリング１００Ｆが有する誘電体１１８は、絶縁体１１３が半導体１１２と誘電体１１８に挟まれるように設けられている。誘電体１１８は、メモリストリング１００Ｅと同様の材料を用いることができる。半導体１１２と誘電体１１８の間に絶縁体１１３を設けることで、誘電体１１８側の半導体１１２の界面が安定し、データの書き込みおよび読み出し速度を高めることができる。また、導電体１０３と半導体１１２の間に流れるリーク電流を低減できる。
メモリストリング１００Ｅと同様に、メモリストリング１００ＦもＮＡＮＤ型の強誘電体メモリとして機能する。また、メモリストリング１００Ｆにおいても、導電体１０６の形成を省略してもよい。
〔変形例７〕
図１３にメモリストリング１００Ｇの断面図を示す。図１３Ａは、Ｙ方向から見たメモリストリング１００Ｇの断面図である。また、図１３Ｂは、メモリストリング１００Ｇの等価回路図である。メモリストリング１００Ｇは、メモリストリング１００Ｅおよびメモリストリング１００Ｆとは異なるメモリストリング１００の変形例である。
メモリストリング１００Ｇは、構造体１１０に換えて構造体１１０Ｄを有する。構造体１１０Ｄは、構造体１１０が有する機能層１１４を誘電体１１８に置き換えた構造を有する。
メモリストリング１００Ｇが有する誘電体１１８は、絶縁体１１３と絶縁体１１５の間に挟まれるように設けられている。誘電体１１８は、メモリストリング１００Ｅおよびメモリストリング１００Ｆと同様の材料を用いることができる。
誘電体１１８を絶縁体１１３と絶縁体１１５で挟むことで、データ書き換え後の誘電体１１８の分極が安定し、メモリストリング１００Ｇの信頼性を高めることができる。半導体１１２と誘電体１１８の間に絶縁体１１３を設けることで、誘電体１１８側の半導体１１２の界面が安定し、データの書き込みおよび読み出し速度を高めることができる。また、導電体１０３と半導体１１２の間に流れるリーク電流を低減できる。
メモリストリング１００Ｅおよびメモリストリング１００Ｆと同様に、メモリストリング１００ＧもＮＡＮＤ型の強誘電体メモリとして機能する。また、メモリストリング１００Ｇにおいても、導電体１０６の形成を省略してもよい。
＜メモリセルの構成材料＞
続いて、メモリストリング１００などに用いることができる構成材料について説明する。
［基板］
メモリストリング１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウム（ＧａＮ）などからなる化合物半導体基板がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
なお、本明細書中において、例えば酸化窒化シリコンとは、窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、例えば酸化窒化アルミニウムとは、窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、酸素よりも窒素の含有量が多い材料を示す。
また、半導体１１２に酸化物半導体を用いる場合、半導体１１２に隣接する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体１１２と接する構造とすることで、半導体１１２が有する酸素欠損を補償することができる。
また、絶縁体として上記材料で形成される絶縁体を単層で用いてもよいが、上記の材料で形成される絶縁層を複数積層して用いてもよい。
例えば、導電体に接して絶縁体を設ける場合、導電体の酸化を防ぐため、当該絶縁体として酸素の透過を抑制する機能を有する絶縁体を用いてもよい。当該絶縁体として、例えば、酸化ハフニウム、酸化アルミニウム、または窒化シリコンなどを用いてもよい。
また、導電体に隣接して絶縁体を積層して設ける場合、導電体に接する絶縁体として酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。例えば、酸化ハフニウムを用いて導電体に接する絶縁体を形成し、当該絶縁体に接して酸化窒化シリコンを用いた絶縁体を形成してもよい。
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、導電体として上記の材料で形成される導電層を単層で用いてもよいが、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
［酸化物半導体］
半導体１１２として、金属酸化物の一種である酸化物半導体を用いることが好ましい。以下では、ＯＳトランジスタに適用可能な酸化物半導体について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、および錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。Ｉｎ−Ｍ−Ｚｎ酸化物としては、代表的には、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物（ＩＡＺＯともいう）などがあげられる。
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図１４Ａを用いて説明を行う。図１４Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１４Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、およびｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１４Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、「Ｃｒｙｓｔａｌ（結晶）」およびエネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１４Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１４Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１４Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１４Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１４Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピーク（Ｉｎｔｅｎｓｉｔｙ）が検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１４Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１４Ｃに示す。図１４Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１４Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１４Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図１４Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）がある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
続いて、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、およびａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、およびＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入もしくは欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳおよび非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性または実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンまたは炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
半導体１１２に用いることができる半導体材料は、上述の酸化物半導体に限られない半導体１１２として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
本発明の一態様に係る半導体装置に用いる半導体材料として、例えば、半導体として機能する遷移金属カルコゲナイドを用いてもよい。具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
〔成膜方法について〕
導電体、絶縁体、半導体の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送および圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法およびＡＬＤ法などの熱ＣＶＤ法は、金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いればよい。また、これらの組み合わせに限定されず、トリメチルガリウムにかえてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛にかえてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドまたはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスにかえてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層、Ｉｎ−Ｚｎ−Ｏ層、およびＧａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスにかえてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
＜周辺回路との接続例＞
本発明の一態様に係るメモリストリング１００は、その下層に読み出し回路、プリチャージ回路などの周辺回路を形成してもよい。また、図４に示したトランジスタＴｒＳを周辺回路に設けてもよい。この場合、シリコン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、当該周辺回路上に本発明の一態様に係るメモリストリング１００を形成すればよい。図１５Ａは、周辺回路をプレーナ型のＳｉトランジスタ（トランジスタＴｒＳ＿１ＰおよびトランジスタＴｒＳ＿２Ｐ）で構成して、その上層に本発明の一態様に係るメモリストリング１００を形成した半導体装置２００の断面図である。また、図１６Ａは、周辺回路をＦＩＮ型のＳｉトランジスタ（トランジスタＴｒＳ＿１ＦおよびトランジスタＴｒＳ＿２Ｆ）で構成して、その上層に本発明の一態様に係るメモリストリング１００を形成した半導体装置２００Ａの断面図である。
トランジスタＴｒＳ＿１Ｐ、トランジスタＴｒＳ＿２Ｐ、トランジスタＴｒＳ＿１Ｆ、およびトランジスタＴｒＳ＿２Ｆは、選択トランジスタとして機能する。選択トランジスタによって、データの読み出しまたは書き込みを行うメモリストリングを選択することができる。
なお、半導体装置２００および半導体装置２００Ａに、用いることができるメモリストリングはメモリストリング１００に限定されない。メモリストリング１００に換えてメモリストリング１００Ａ、メモリストリングＢ、またはメモリストリング１００Ｃを用いてもよい。
図１５Ａ、図１６Ａにおいて、周辺回路を構成するＳｉトランジスタは、基板１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成される。Ｓｉトランジスタのソースおよびドレインとして導電体１７１２が形成されている。導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、または導電体１７１２に接続されている（図示しない）。
基板１７００としては、上記に示した基板を用いることができる。例えば、シリコンまたは炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図１５Ａ、図１６Ａでは、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。
また、図１５Ａにおいて、トランジスタＴｒＳ＿１ＰはトランジスタＴｒ＿１と電気的に接続し、トランジスタＴｒＳ＿２ＰはトランジスタＴｒ＿ｎと電気的に接続している。また、図１６Ａにおいて、トランジスタＴｒＳ＿１ＦはトランジスタＴｒ＿１と電気的に接続し、トランジスタＴｒＳ＿２ＦはトランジスタＴｒ＿ｎと電気的に接続している。
トランジスタＴｒＳ＿１ＰおよびトランジスタＴｒＳ＿１Ｆは、トランジスタＴｒＳ＿１に相当し、トランジスタＴｒＳ＿２ＰおよびトランジスタＴｒＳ＿２Ｆは、トランジスタＴｒＳ＿２に相当する。よって、トランジスタＴｒＳ＿１ＰおよびトランジスタＴｒＳ＿１Ｆのゲートは配線ＳＥＬ＿１と電気的に接続する（図示せず）。また、トランジスタＴｒＳ＿２ＰおよびトランジスタＴｒＳ＿２Ｆのゲートは配線ＳＥＬ＿２と電気的に接続する（図示せず）。トランジスタＴｒＳ＿１ＰおよびトランジスタＴｒＳ＿１のソースまたはドレインの一方は配線ＳＬと電気的に接続し（図示せず）、他方はトランジスタＴｒ＿１のソースまたはドレインの一方と電気的に接続する。また、トランジスタＴｒＳ＿２ＰおよびトランジスタＴｒＳ＿２Ｆのソースまたはドレインの一方は配線ＢＬと電気的に接続し（図示せず）、他方は、導電体７１５および導電体７５２などを介してトランジスタＴｒ＿２ｎのソースまたはドレインの一方と電気的に接続する。導電体７５２は、絶縁体７２６に埋め込まれるように設けられている。
また、図１５Ａおよび図１６Ａでは、導電体１０４およびメモリストリング２００などを覆うように絶縁体１２０３が形成されている。絶縁体１２０３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。絶縁体１２０３に水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることで、外界からの不純物（例えば、水分子、水素原子、水素分子、酸素原子、酸素分子、窒素原子、窒素分子、窒素酸化物分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など））の、メモリストリング２００内への拡散を抑制できる。
ここで、Ｓｉトランジスタの詳細について説明を行う。図１５Ａではプレーナ型のＳｉトランジスタ（トランジスタＴｒＳ＿１ＰおよびトランジスタＴｒＳ＿２Ｐ）のチャネル長方向の断面図を示し、図１５Ｂではプレーナ型のＳｉトランジスタのチャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４および高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
また、図１６ＡではＦＩＮ型のＳｉトランジスタ（トランジスタＴｒＳ＿１ＦおよびトランジスタＴｒＳ＿２Ｆ）のチャネル長方向の断面図を示し、図１６ＢではＦＩＮ型のＳｉトランジスタのチャネル幅方向の断面図を示している。図１６Ａ、図１６Ｂに示すＳｉトランジスタは、チャネル形成領域１７９３が凸形状を有し、その側面および上面に沿ってゲート絶縁膜１７９７およびゲート電極１７９０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。なお、図１６Ａ、図１６Ｂに示す符号は、図１５Ａ、図１５Ｂに示す符号と同一である。
＜メモリストリングの動作例１＞
次に、本発明の一態様に係るメモリストリングの動作例を、図面を用いて説明する。ここでは、３つのメモリセルと２つの選択トランジスタを有するメモリストリング２５０を例示して、メモリストリングの動作例を説明する。図１７Ａにメモリストリング２５０の回路図を示す。
メモリストリング２５０の構成は、メモリストリング１００Ａの構成に相当する。よって、本実施の形態では、メモリストリング１００Ａの動作例を説明することになるが、メモリストリング１００、メモリストリング１００Ｂ、メモリストリング１００Ｃの動作についても同様に理解できる。
前述したように、トランジスタＴｒがメモリセルとして機能する。データの書き込みはトランジスタＴｒに含まれる電荷蓄積層（機能層１１４）に電荷を注入することにより行われる。トランジスタＴｒは、データ消去後にノーマリーオン型トランジスタとして機能するトランジスタであることが好ましい。また、トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２は、ノーマリーオフ型トランジスタであることが好ましい。
ここで、トランジスタのＩｄ−Ｖｇ特性について説明しておく。図１７Ｂは、トランジスタのＩｄ−Ｖｇ特性の一例を説明する図である。図１７Ｂの横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。特性２５１はノーマリーオフ型トランジスタのＩｄ−Ｖｇ特性を示し、特性２５２はノーマリーオン型トランジスタのＩｄ−Ｖｇ特性を示している。
ノーマリーオフ型トランジスタは、Ｖｇが０Ｖの時のチャネル抵抗値（ソースとドレイン間の抵抗値）が極めて大きくＩｄがほとんど流れない。一方、ノーマリーオン型トランジスタは、Ｖｇが０Ｖの時のチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのＩｄが流れる。一般に、トランジスタがｎチャネル型のトランジスタである時、ノーマリーオン型トランジスタのしきい値電圧ＶｔｈＤと、ノーマリーオフ型トランジスタのしきい値電圧ＶｔｈＥには、ＶｔｈＤ＜ＶｔｈＥの関係が成り立つ。また、ＶｔｈＤの値は負であることが好ましく、ＶｔｈＥの値は正であることが好ましい。
〔消去動作〕
任意のメモリセルに情報を書き込む際に、前もって以前に書き込まれたデータを消去する必要がある。ここでは、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３の電荷蓄積層にデータ“１”に相当する電子が注入されているものとする。この時のトランジスタＴｒ＿１乃至トランジスタＴｒ＿３のＩｄ−Ｖｇ特性は、図１７Ｂに示した特性２５１に相当する。
図１８Ａは消去動作を説明するためのタイミングチャートである。図１８Ｂは期間Ｔ１２におけるメモリストリング２５０の動作状態を示す回路図である。また、動作状態を示す回路図などにおいて、配線などの電位をわかりやすく示すため、配線などに隣接して、Ｈ電位を示す“Ｈ”またはＬ電位を示す“Ｌ”などの記号を記す場合がある。また、電位変化が生じた配線などに、前述した“Ｈ”または前述した“Ｌ”などの記号を囲み文字で記す場合がある。また、オフ状態のトランジスタに重ねて“×”の記号を記す場合がある。
なお、本明細書などにおいて、ｎチャネル型トランジスタのゲートに印加するＨ電位は、該トランジスタをオン状態にする電位であり、Ｌ電位はオフ状態にする電位である。また、ｐチャネル型トランジスタのゲートに印加するＬ電位は、該トランジスタをオン状態にする電位であり、Ｈ電位はオフ状態にする電位である。
期間Ｔ１１において、配線ＢＬ、配線ＳＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、配線ＣＧ＿１乃至配線ＣＧ＿３、および配線ＢＧＬにＬ電位（０Ｖ）を供給する。
期間Ｔ１２において、配線ＢＬ、配線ＳＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＢＧＬにＶＥ電位を供給する。ＶＥ電位はＨ電位よりも高い電位である。例えばＨ電位を５Ｖとすると、ＶＥ電位は１０Ｖ以上３０Ｖ以下が好ましく、１５Ｖ以上２５Ｖ以下がより好ましい。ＶＥ電位はＨ電位の２倍以上６倍以下が好ましく、３倍以上５倍以下がより好ましい。また、ＶＥ電位は、ＶＥ電位とＬ電位との電位差によって、電荷蓄積層（機能層１１４）から半導体１１２へトンネル層（絶縁体１１３）を介して電子を放出可能な電位である。
酸化物半導体は正孔の生成がほとんどできない。よって、半導体１１２に酸化物半導体を用いた場合、正孔の注入によるデータ消去ができない。このため、電荷蓄積層から電子を引き抜くことによるデータ消去を行なう必要がある。ただし、電子の引き抜きによる消去は、正孔の注入による消去よりも時間がかかってしまう。
配線ＣＧにＬ電位を供給し、配線ＢＧＬにＨ電位よりも高い電位を供給することにより、電荷蓄積層から半導体層への電子の引き抜きを早く、かつ、より確実に行うことができる。
図１９に、期間Ｔ１２におけるトランジスタＴｒ＿２（メモリセル）の一部の断面図を示す。図１９では期間Ｔ１２における電子の動きを模式的に示している。
期間Ｔ１３において、配線ＢＬ、配線ＳＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、配線ＣＧ＿１乃至配線ＣＧ＿３、および配線ＢＧＬにＬ電位を供給する。このようにしてトランジスタＴｒ＿２に保持されているデータを消去することができる。データ消去により、トランジスタＴｒのしきい値電圧がマイナス方向にシフトし、トランジスタＴｒはノーマリーオン型トランジスタになる。この時のトランジスタＴｒのＩｄ−Ｖｇ特性は、図１７Ｂに示した特性２５２に相当する。よって、トランジスタＴｒにデータ“０”が保持されていると見なすことができる。
また、データ消去を行なうメモリストリングと配線ＢＬ、配線ＳＬ、配線ＳＥＬ＿１、および配線ＳＥＬ＿２を共用しているが、データ消去を行なわないメモリストリングでは、後者のメモリストリングに接続する配線ＣＧをフローティング状態にすればよい。もしくは、後者のメモリストリングに接続する配線ＣＧにＶＥ電位を供給すればよい。
〔書き込み動作〕
続いて、書き込み動作について説明する。書き込み動作は、消去動作の後に行われる。本実施の形態では、トランジスタＴｒ＿２に対する書き込み動作の一例を説明する。ここでは、トランジスタＴｒ＿２にデータ“１”を書き込む動作について説明する。
図２０Ａは書き込み動作を説明するためのタイミングチャートである。図２０Ｂは期間Ｔ２２におけるメモリストリング２５０の動作状態を示す回路図である。
期間Ｔ２１において、配線ＢＬ、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、および配線ＳＥＬ＿２にＬ電位を供給する。また、配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給する。なお、Ｈ電位はノーマリーオフ型トランジスタをオン状態にすることができる電位である。Ｈ電位は５Ｖ以上１０Ｖ以下にすればよい。配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給することにより、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３をオン状態にすることができる。
期間Ｔ２２において、配線ＳＥＬ＿１および配線ＳＥＬ＿２にＨ電位を供給する。また、配線ＣＧ＿２にＶＰ電位を供給する。ＶＰ電位はＨ電位よりも高い電位である。またＶＰ電位は、ＶＰ電位とＬ電位との電位差によって、半導体１１２から電荷蓄積層（機能層１１４）へトンネル層（絶縁体１１３）を介して電子を注入可能な電位である。例えば、Ｈ電位が５Ｖであれば、ＶＰ電位を１０Ｖ以上２０Ｖ以下にすればよい。ＶＰ電位はＨ電位の２倍以上４倍以下にすればよい。
期間Ｔ２２において、配線ＣＧ＿２にＶＰ電位を供給することによって、電荷蓄積層（機能層１１４）に電子が注入される。
図２１に、期間Ｔ２２におけるトランジスタＴｒ＿２（メモリセル）の一部の断面図を示す。図２１では期間Ｔ２２における電子と正孔の動きを模式的に示している。
期間Ｔ２３において、配線ＢＬ、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２にデータ“１”を書き込むことができる。データ“１”が書き込まれることによって、トランジスタＴｒ＿２のしきい値電圧がプラス方向にシフトし、トランジスタＴｒ＿２はノーマリーオフ型トランジスタになる。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図１７Ｂに示した特性２５１に相当する。
〔読み出し動作〕
続いて、読み出し動作について説明する。ここでは、トランジスタＴｒ＿２に保持されているデータの読み出し動作について説明する。図２２Ａは読み出し動作を説明するためのタイミングチャートである。図２２Ｂは期間Ｔ３２におけるメモリストリング２５０の動作状態を示す回路図である。
期間Ｔ３１において、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。また、配線ＢＬにＶｄｄ電位を供給する。Ｖｄｄ電位はＬ電位よりも高い電位であればよい。例えば、Ｖｄｄ電位はＬ電位よりも高く、Ｈ電位以下の電位でもよい。例えば、Ｌ電位が０ＶでＨ電位が５Ｖの場合、Ｖｄｄ電位は３Ｖでもよい。また、Ｖｄｄ電位はＨ電位を超える電位でもよい。
期間Ｔ３２において、配線ＢＬにＶｄｄ電位を供給したまま、配線ＳＥＬ＿１、配線ＳＥＬ＿２、配線ＣＧ＿１、および配線ＣＧ＿３にＨ電位を供給する。また、配線ＣＧ＿２はＬ電位のままにする。
トランジスタＴｒ＿２（メモリセル）は、データ“０”を保持しているときはノーマリーオン型のトランジスタとして機能するため、配線ＣＧ＿２がＬ電位であってもオフ状態にならない。一方で、トランジスタＴｒ＿２は、データ“１”を保持しているときは、ノーマリーオフ型のトランジスタとして機能するため、配線ＣＧ＿２がＬ電位であればオフ状態になる。このため、トランジスタＴｒ＿２（メモリセル）が保持しているデータによって、配線ＢＬと配線ＳＬの間に流れる電流の大きさが変化する。すなわち、配線ＢＬに流れる電流の大きさ、もしくは配線ＳＬに流れる電流の大きさが変化する。配線ＢＬまたは配線ＳＬの電流値を測定することで、メモリセルが保持している（記憶している）情報を読み出すことができる。
期間Ｔ３３において、配線ＢＬ、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２が保持しているデータを読み出すことができる。
＜メモリストリングの動作例２＞
次に、本発明の一態様に係るメモリストリングの動作例として、メモリセルにＦｅＦＥＴを用いたメモリストリング１００Ｆの動作例を、図面を用いて説明する。ここでは、３つのメモリセルとして機能するトランジスタと２つの選択トランジスタを有するメモリストリング２５０Ｆを例示して、メモリストリングの動作例を説明する。
前述したように、トランジスタＴｒがメモリセルとして機能する。メモリストリング２５０Ｆが有するトランジスタＴｒはＦｅＦＥＴである。ＦｅＦＥＴは、ゲートに一定以上の電圧を印加することによって、しきい値電圧を変化させることができる。ここで、ＦｅＦＥＴのしきい値電圧の変化について説明しておく。図２３Ａおよび図２３ＢにＦｅＦＥＴの断面概略図を示す。図２３Ａおよび図２３Ｂに示すＦｅＦＥＴは、ゲートＧとして機能する導電体７０１と半導体７０３の間に、ゲート絶縁層として機能する強誘電体７０２を有する。なお、半導体７０３の一部がソースＳとして機能し、他の一部がドレインＤとして機能するものとする。
ソースＳまたはドレインＤを０Ｖとした場合に、ゲートＧとソースＳの間、もしくは、ゲートＧとソースＤの間にＶＳＰを印加する（図２３Ａ参照）。すると、強誘電体７０２中の負電荷が導電体７０１側に偏り、強誘電体７０２中の正電荷が半導体７０３側に偏る。強誘電体７０２中の正電荷が半導体７０３側に偏ることにより、半導体７０３のゲートＧと重なる領域に電子が誘起されやすくなる。その結果、該ＦｅＦＥＴのしきい値電圧がマイナス方向にシフトして、ノーマリーオン型トランジスタになる。
また、ゲートＧとソースＳの間、もしくは、ゲートＧとソースＤの間に−ＶＳＰを印加する（図２３Ｂ参照）。すると、強誘電体７０２中の正電荷が導電体７０１側に偏り、強誘電体７０２中の負電荷が半導体７０３側に偏る。強誘電体７０２中の負電荷が半導体７０３側に偏ることにより、半導体７０３のゲートＧと重なる領域にホールが誘起されやすくなる。その結果、該ＦｅＦＥＴのしきい値電圧がプラス方向にシフトして、ノーマリーオフ型トランジスタになる。
図２３Ｃは、図１７Ｂと同じ図面である。図２３Ｃ中の特性２５１はノーマリーオフ型のＦｅＦＥＴのＩｄ−Ｖｇ特性を示し、特性２５２はノーマリーオン型のＦｅＦＥＴのＩｄ−Ｖｇ特性を示している。
本実施の形態では、メモリセルとして機能するトランジスタＴｒがノーマリーオフ型のトランジスタである場合にデータ“１”が書き込まれているものとする。また、メモリセルとして機能するトランジスタＴｒがノーマリーオン型のトランジスタである場合にデータ“０”が書き込まれているものとする。
〔消去動作〕
任意のメモリセルに情報を書き込む際に、前もって以前に書き込まれたデータを消去する必要がある。ここでは、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３がノーマリーオフ型のトランジスタであり、データ“１”が保持されているものとする。この時のトランジスタＴｒ＿１乃至トランジスタＴｒ＿３のＩｄ−Ｖｇ特性は、図２３Ｃに示した特性２５１に相当する。続いて、トランジスタＴｒ＿２のデータ消去動作について説明する。
図２４Ａは消去動作を説明するためのタイミングチャートである。図２４Ｂは期間Ｔ５２におけるメモリストリング２５０Ｆの動作状態を示す回路図である。
期間Ｔ５１において、配線ＢＬ、配線ＳＬ、および配線ＢＧＬにＬ電位（０Ｖ）を供給し、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給する。
Ｈ電位はノーマリーオフ型トランジスタをオン状態にすることができる電位である。ただし、トランジスタＴｒのゲート・ソース間の電圧が抗電圧（Ｖｃ）を超えると、強誘電体の分極が反転しやすくなるため、Ｈ電位は抗電圧（Ｖｃ）を超えないことが好ましい。
なお、期間Ｔ５１において、消去対象のメモリセルであるトランジスタＴｒ＿２と電気的に接続する配線ＣＧ＿２はＬ電位であってもよい。
配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給することで、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３をオン状態にすることができる。また、Ｈ電位が抗電圧（Ｖｃ）を超えないことで、トランジスタＴｒ＿１乃至トランジスタＴｒ＿３のノーマリーオフ型が維持される。
期間Ｔ５２において、配線ＣＧ＿２にＶＳＰを供給する。すると、トランジスタＴｒ＿２の強誘電体の分極が反転してしきい値電圧がマイナス方向にシフトし、ノーマリーオン型のトランジスタになる。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図２３Ｃに示した特性２５２に相当する。なお、配線ＳＥＬ＿１および配線ＳＥＬ＿２をオン状態にする電位はＶＳＰであってもよい。
期間Ｔ５３において、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および、配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２に保持されているデータを消去することができる。言い換えると、トランジスタＴｒ＿２にデータ“０”が書き込まれる。
ここでは１つのメモリセルに対してデータ消去（データ“０”書き込み）を行なう例を説明したが、複数または全てのメモリセルのデータ消去を同時に行うことができる。
〔書き込み動作〕
続いて、書き込み動作について説明する。書き込み動作は、消去動作の後に行われる。本実施の形態では、トランジスタＴｒ＿２に対する書き込み動作の一例を説明する。本実施の形態では、トランジスタＴｒ＿１およびトランジスタＴｒ＿３にデータ“１”が書き込まれ、トランジスタＴｒ＿２にデータ“０”が書き込まれている状態で、トランジスタＴｒ＿２にデータ“１”を書き込む動作について説明する。
図２５Ａは書き込み動作を説明するためのタイミングチャートである。図２５Ｂは期間Ｔ６２におけるメモリストリング２５０Ｆの動作状態を示す回路図である。
期間Ｔ６１において、配線ＢＬ、配線ＢＧＬ、および配線ＳＬにＬ電位を供給し、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給する。
なお、期間Ｔ６１において、書き込み対象のメモリセルであるトランジスタＴｒ＿２と電気的に接続する配線ＣＧ＿２はＬ電位であってもよい。
配線ＣＧ＿１乃至配線ＣＧ＿３にＨ電位を供給することで、トランジスタＴｒ＿２だけでなく、ノーマリーオフ型であるトランジスタＴｒ＿１およびトランジスタＴｒ＿３もオン状態にすることができる。また、Ｈ電位が抗電圧（Ｖｃ）を超えないことで、トランジスタＴｒ＿１およびトランジスタＴｒ＿３のノーマリーオフ型が維持される。よって、トランジスタＴｒ＿１およびトランジスタＴｒ＿３に書き込まれた“１”を保持したまま、トランジスタＴｒ＿３をオン状態にできる。
期間Ｔ６２において、配線ＣＧ＿２に−ＶＳＰを供給する。すると、トランジスタＴｒ＿２の強誘電体の分極が反転してしきい値電圧がプラス方向にシフトし、トランジスタＴｒ＿２がノーマリーオフ型のトランジスタになる。
期間Ｔ６３において、配線ＢＬ、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２にデータ“１”を書き込むことができる。この時のトランジスタＴｒ＿２のＩｄ−Ｖｇ特性は、図２３Ｃに示した特性２５１に相当する。
〔読み出し動作〕
続いて、読み出し動作について説明する。ここでは、トランジスタＴｒ＿２に保持されているデータの読み出し動作について説明する。図２６Ａは読み出し動作を説明するためのタイミングチャートである。図２６Ｂは期間Ｔ７２におけるメモリストリング２５０Ｆの動作状態を示す回路図である。
期間Ｔ７１において、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。また、配線ＢＬにＶｄｄ電位を供給する。Ｖｄｄ電位はＬ電位よりも高い電位であればよい。例えば、Ｖｄｄ電位はＬ電位よりも高く、Ｈ電位以下の電位でもよい。例えば、Ｌ電位が０ＶでＨ電位が５Ｖの場合、Ｖｄｄ電位は３Ｖでもよい。また、Ｖｄｄ電位はＨ電位を超える電位でもよい。
期間Ｔ７２において、配線ＢＬにＶｄｄ電位を供給したまま、配線ＳＥＬ＿１、配線ＳＥＬ＿２、配線ＣＧ＿１、および配線ＣＧ＿３にＨ電位を供給する。また、配線ＣＧ＿２はＬ電位のままにする。
トランジスタＴｒ＿２（メモリセル）は、データ“０”を保持しているときはノーマリーオン型のトランジスタとして機能するため、配線ＣＧ＿２がＬ電位であってもオフ状態にならない。一方で、トランジスタＴｒ＿２は、データ“１”を保持しているときは、ノーマリーオフ型のトランジスタとして機能するため、配線ＣＧ＿２がＬ電位であればオフ状態になる。このため、トランジスタＴｒ＿２（メモリセル）が保持しているデータによって、配線ＢＬと配線ＳＬの間に流れる電流の大きさが変化する。すなわち、配線ＢＬに流れる電流の大きさ、もしくは配線ＳＬに流れる電流の大きさが変化する。配線ＢＬまたは配線ＳＬの電流値を測定することで、メモリセルが保持している（記憶している）情報を読み出すことができる。
期間Ｔ７３において、配線ＢＬ、配線ＳＬ、配線ＢＧＬ、配線ＳＥＬ＿１、配線ＳＥＬ＿２、および配線ＣＧ＿１乃至配線ＣＧ＿３にＬ電位を供給する。このようにしてトランジスタＴｒ＿２が保持しているデータを読み出すことができる。
本発明の一態様に係る、メモリセルにＦｅＦＥＴを用いたメモリストリングは、非破壊読み出しが可能であり、ＤＲＡＭのようなリフレッシュ動作が不要である。よって、消費電力が低減できる。また、データの記憶に強誘電体を用いているため、電力供給が停止してもデータが消えない不揮発性メモリとして機能する。また、メモリストリングを構成するメモリセルのうち、任意のメモリセルに対してのみ消去動作を行うことができるため、フラッシュメモリよりも信頼性が高い。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態２）
本発明の一態様に係るメモリストリング３００について図面を用いて説明する。メモリストリング３００は、上記実施の形態に示したメモリストリング１００Ａの変形例である。よって、本実施の形態では、上記実施の形態と重複する説明は最小限に留める。
図２７は、Ｙ方向から見たメモリストリング３００の断面図である。図２８Ａは、図２７に一点鎖線で示した部位Ｇ１−Ｇ２をＺ方向から見た断面図である。図２８Ｂは、図２７に一点鎖線で示した部位Ｈ１−Ｈ２をＺ方向から見た断面図である。
メモリストリング３００は構造体１１０Ｕを有する。図２７には、メモリストリング３００の中心軸１３１Ｕを記している。中心軸１３１Ｕは、メモリストリング１００Ａの中心軸１３１に相当する。構造体１１０Ｕは、Ｙ方向から見てＵ字形状を有する（「Ｕ字型」ともいう。）構造体１１０である。構造体１１０Ｕは、Ｚ方向に延在する２つの部位（部位１４１、部位１４２）と、Ｘ方向に延在する部位（部位１４３）と、を有する。中心軸１３１Ｕは、部位１４１および部位１４２においてＺ方向に延在し、部位１４３においてＸ方向に延在する。
構造体１１０Ｕは、構造体１１０と同様に、導電体１０６、絶縁体１１１、半導体１１２、絶縁体１１３、機能層１１４、および絶縁体１１５を含む。構造体１１０Ｕにおいて、導電体１０６が中心軸１３１Ｕに沿って延在し、絶縁体１１１が導電体１０６の側面に隣接して設けられ、半導体１１２が絶縁体１１１の側面に隣接して設けられている。また、絶縁体１１３が半導体１１２に隣接して設けられ、機能層１１４が絶縁体１１３に隣接して設けられている。また、絶縁体１１５が機能層１１４に隣接して設けられている。絶縁体１１１、半導体１１２、絶縁体１１３、機能層１１４、および絶縁体１１５は、Ｙ方向から見てＵ字形状を有する。また、図２８Ａおよび図２８Ｂに示すように、半導体１１２、絶縁体１１３、機能層１１４、絶縁体１１５、および絶縁体１１１は、導電体１０６の外側にそれぞれが同心状に設けられている。
メモリストリング３００は、図１などに示した導電体１０１に換えて絶縁体１２６を有する。部位１４１および部位１４２は絶縁体１２６の上方に設けられている。また、部位１４３は絶縁体１２６に埋め込むように設けられている。
構造体１１０Ｕの一端は導電体１０４ａと接続され、他端は導電体１０４ｂと接続される。特に、構造体１１０Ｕに含まれる半導体１１２の一端が導電体１０４ａと電気的に接続され、他端が導電体１０４ｂと電気的に接続される。また、導電体１０６は導電体１０４ｂと電気的に接続されるが、導電体１０４ａとは接続されない。
導電体１０４ａおよび導電体１０４ｂの上に絶縁体１０５が設けられ、絶縁体１０５上に導電体１２４が設けられている。また、導電体１２４上に絶縁体１２３が設けられている。導電体１０４ａと導電体１２４は、導電体１２２を介して電気的に接続される。
部位１４１および部位１４２において、構造体１１０Ｕと導電体１０３が重なる領域（交差部）が、トランジスタＴｒとして機能する。よって、構造体１１０と導電体１０３が重なる領域（交差部）が、メモリセルとして機能する。図２７では、部位１４１および部位１４２に、それぞれｎ個のトランジスタＴｒが設けられている。なお、図２７では、部位１４１において、導電体１０４ａに近いトランジスタＴｒを「トランジスタＴｒ＿１」と示し、部位１４３に近いトランジスタＴｒを「トランジスタＴｒ＿ｎ」と示している。また、部位１４２において、導電体１０４ｂに近いトランジスタＴｒを「トランジスタＴｒ＿２ｎ」と示し、部位１４３に近いトランジスタＴｒを「トランジスタＴｒ＿ｎ＋１」と示している。なお、図２７では、トランジスタＴｒ＿１のゲート電極として機能できる導電体１０３を導電体１０３＿１と示している。また、トランジスタＴｒ＿２ｎのゲート電極として機能できる導電体１０３を導電体１０３＿２ｎと示している。
メモリセルとして機能するトランジスタＴｒは、メモリストリング３００の部位１４１と重なる部位と、部位１４２と重なる部位に設けられる。よって、メモリストリング３００の部位１４１と重なる部位をメモリストリング１００Ａと見なすことができる。同様にメモリストリング３００の部位１４２と重なる部位をメモリストリング１００Ａと見なすことができる。また、部位１４３は、２つのメモリセルを電気的に接続するための連絡部と見なすことができる。よって、メモリストリング３００は、隣接する２つのメモリストリング１００Ａが連絡部を介して電気的に接続する構成を有するといえる。
また、メモリストリング３００は、トランジスタＴｒ＿１と導電体１０４ａの間に、構造体１１０Ｕと導電体１０３＿ｓ１が重なる領域を有する。導電体１０３＿ｓ１はＹ方向に延在する。当該領域は、トランジスタＴｒＳ＿１として機能する。また、メモリストリング３００は、トランジスタＴｒ＿２ｎと導電体１０４ｂの間に、構造体１１０Ｕと導電体１０３＿ｓ２が重なる領域を有する。当該領域は、トランジスタＴｒＳ＿２として機能する。トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２は、選択トランジスタとして機能する。
また、導電体１２４および導電体１０４ｂの一方は配線ＳＬと電気的に接続し、他方は配線ＢＬと電気的に接続する。例えば、導電体１０４ｂが配線ＳＬと電気的に接続し、他方が配線ＢＬと電気的に接続する。また、導電体１２４および導電体１０４ｂの一方が配線ＳＬとして機能し、他方が配線ＢＬとして機能してもよい。
メモリストリング３００は、周辺回路側に設ける選択トランジスタをメモリストリング３００内に設けている。よって、周辺回路側のトランジスタ数を減らすことが可能になり、周辺回路側の設計自由度を向上させることができる。
図２９に、メモリストリング３００の等価回路図を示す。当該等価回路図については、図４に示した等価回路図の説明を参酌すればよい。
１つのメモリストリング当たりの記憶容量を増やすためにトランジスタＴｒの積層数を増やすと、アスペクト比が大きくなり作製工程中の構造体などが倒壊しやすくなる。本発明の一態様に係るメモリストリング３００はＵ字型の構造を有するため、１つのメモリストリング当たりの記憶容量が同じであれば、作製工程中の構造体などの倒壊が生じにくい。よって、本発明の一態様に係るメモリストリングを含む半導体装置の生産性を高めることができる。
図３０に示すように、メモリストリング３００などを覆うように絶縁体１２０３を設けてもよい。絶縁体１２０３としては、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。
図３１は、隣接する２つのメモリストリング３００（メモリストリング３００＿１およびメモリストリング３００＿２）の接続例を示す断面図である。図３１では、メモリストリング３００＿１が有する構造体１１０Ｕを構造体１１０Ｕ＿１と示し、メモリストリング３００＿２が有する構造体１１０Ｕを構造体１１０Ｕ＿２と示している。
構造体１１０Ｕ＿１の一端は導電体１０４ａと接続され、他端は導電体１２５と接続されている。また、構造体１１０Ｕ＿２の一端は導電体１０４ｂと接続され、他端は導電体１２５と接続されている。導電体１２５は、導電体１０４（導電体１０４ａおよび導電体１０４ｂ）と同じ層に設けられている。また、導電体１０４ａは導電体１２２ａを介して導電体１２４と電気的に接続され、導電体１０４ｂは導電体１２２ｂを介して導電体１２４と電気的に接続されている。
導電体１２４および導電体１２５の一方は配線ＳＬとして機能し、他方は配線ＢＬとして機能する。または、導電体１２４および導電体１２５の一方は配線ＳＬと電気的に接続され、他方は配線ＢＬと電気的に接続される。
また、図３１では構造体１１０Ｕ＿１の一端近傍に設けられるトランジスタＴｒＳ＿１をトランジスタＴｒＳ＿１ａと示し、他端近傍に設けられるトランジスタＴｒＳ＿２をトランジスタＴｒＳ＿２ａと示している。また、構造体１１０Ｕ＿２の一端近傍に設けられるトランジスタＴｒＳ＿１をトランジスタＴｒＳ＿１ｂと示し、他端近傍に設けられるトランジスタＴｒＳ＿２をトランジスタＴｒＳ＿２ｂと示している。
選択トランジスタ（トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２）の動作を制御することによって、２つのメモリストリング３００の一方に対してのみデータの読み出しおよび書き込みを行うことができる。
〔変形例１〕
図３２にメモリストリング３００の変形例であるメモリストリング３００Ａの断面図を示す。図３３は、図３２に示したメモリストリング３００Ａの等価回路図である。図３２に示すように、導電体１０６と導電体１０４ａを電気的に接続し、導電体１０６と導電体１０４ｂを接続しなくてもよい。すなわち、導電体１０６を配線ＢＬと電気的に接続してもよい。
〔変形例２〕
図３４にメモリストリング３００の変形例であるメモリストリング３００Ｂの断面図を示す。メモリストリング３００Ｂは、トランジスタＴｒとして、メモリストリング１００Ｃに示したトランジスタＴｒを用いている。メモリストリング３００Ｂは、構造体１１０Ｕに替えて構造体１１０ＡＵを有する。構造体１１０ＡＵは、構造体１１０Ｕから機能層１１４および絶縁体１１５を除いた構造を有する。
〔変形例３〕
図３５にメモリストリング３００の変形例であるメモリストリング３００Ｃの断面図を示す。図３６は、図３５に一点鎖線で示した部位Ｊ１−Ｊ２をＺ方向から見た断面図である。
図３５および図３６に示すように、トランジスタＴｒＳ（トランジスタＴｒＳ＿１およびトランジスタＴｒＳ＿２）として機能する、構造体１１０Ｕと導電体１０３＿ｓ（導電体１０３＿ｓ１および導電体１０３＿ｓ２）の交差部において、機能層１１４および絶縁体１１５を設けない構成としてもよい。当該交差部に機能層１１４および絶縁体１１５を設けないことで、トランジスタＴｒＳの動作速度を向上できる。
〔変形例４〕
図３７にメモリストリング３００およびメモリストリング３００Ｃの変形例であるメモリストリング３００Ｄの断面図を示す。メモリストリング３００Ｄでは、トランジスタＴｒＳとして機能する、構造体１１０Ｕと導電体１０３＿ｓ（導電体１０３＿ｓ１および導電体１０３＿ｓ２）の交差部において、絶縁体１１３、機能層１１４および絶縁体１１５を設けず、導電体１０３＿ｓと半導体１１２の間に絶縁体１３６を設けている。
絶縁体１３６は、トランジスタＴｒＳのゲート絶縁膜として機能する。絶縁体１３６は熱酸化膜などを用いることが好ましい。例えば、導電体１０３＿ｓを低抵抗のシリコンで形成し、導電体１０３＿ｓの表面を、酸素を含む高温雰囲気下で酸化させて酸化シリコン（熱酸化膜）を形成し、当該酸化シリコンを絶縁体１３６として用いればよい。当該酸化シリコンは絶縁耐性に優れ、薄膜化が可能である。よって、トランジスタＴｒＳの動作速度を向上できる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶装置または半導体装置を有する半導体装置４００について説明する。
図３８に、半導体装置４００の構成例を示すブロック図を示す。図３８に示す半導体装置４００は、駆動回路４１０と、メモリアレイ４２０と、を有する。メモリアレイ４２０は、１以上のメモリストリング１００を有する。図３８では、メモリアレイ４２０がマトリクス状に配置された複数のメモリストリング１００を有する例を示している。
駆動回路４１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路４１５を有する。周辺回路４１５は、周辺回路４１１、コントロール回路４１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路４２８を有する。
半導体装置４００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路４１２で生成してもよい。
コントロール回路４１２は、半導体装置４００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置４００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４１２は、この動作モードが実行されるように、周辺回路４１１の制御信号を生成する。
電圧生成回路４２８は負電圧を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路４２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４２８へ入力され、電圧生成回路４２８は負電圧を生成する。
周辺回路４１１は、メモリストリング１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１１は、行デコーダ４４１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４２（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４２３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４２５（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４２６（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４２７（Ｓｅｎｓｅ　ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４４１および列デコーダ４４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４１は、アクセスする行を指定するための回路であり、列デコーダ４４２は、アクセスする列を指定するための回路である。行ドライバ４２３は、行デコーダ４４１が指定する配線ＣＧを選択する機能を有する。列ドライバ４２４は、データをメモリストリング１００に書き込む機能、メモリストリング１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４２５は、信号ＷＤＡを保持する機能を有する。入力回路４２５が保持するデータは、列ドライバ４２４に出力される。入力回路４２５の出力データが、メモリストリング１００に書き込むデータ（Ｄｉｎ）である。列ドライバ４２４がメモリストリング１００から読み出したデータ（Ｄｏｕｔ）は、出力回路４２６に出力される。出力回路４２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路４２６は、Ｄｏｕｔを半導体装置４００の外部に出力する機能を有する。出力回路４２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ２４１は周辺回路４１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ４２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置４００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図３８では、周辺回路４１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
半導体装置４００が有する駆動回路４１０とメモリアレイ４２０は同一平面上に設けてもよい。また、図３９に示すように、駆動回路４１０とメモリアレイ４２０を重ねて設けてもよい。駆動回路４１０とメモリアレイ４２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図３９では半導体装置４００の一部を拡大した斜視図を付記している。
また、半導体装置４００は、駆動回路４１０が有するコントロール回路４１２に、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算処理装置を用いてもよい。ＣＰＵおよび／またはＧＰＵなどを用いることで、演算処理機能を有する半導体装置４００が実現できる。
本発明の一態様に係るメモリストリング１００を用いることで、メモリアレイ４２０の一部をメインメモリまたはキャッシュメモリとして機能させることができる。また、メモリストリング１００はフラッシュメモリのように機能できる。よって、メモリアレイ４２０の一部をフラッシュメモリのように機能させることができる。本発明の一態様に係る半導体装置４００は、ユニバーサルメモリとして機能できる。
また、本発明の一態様によれば、ＣＰＵ、キャッシュメモリ、およびストレージとしての機能を、同一のチップ上に実現することができる。
図３９に示す半導体装置４００は、ＣＰＵを含む駆動回路４１０と、メモリアレイ４２０に本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置と、を有する。本発明の一態様に係る３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、キャッシュメモリとしての機能と、ストレージとしての機能を有する。
図４０には、ホスト４５０が複数の半導体装置４００を管理する様子が示されている。個々の半導体装置４００は演算処理機能を有し、キャッシュメモリおよびストレージへの、書き込みおよび読み出しの並列化を行うことができる。ホスト４５０が複数の半導体装置４００を管理することで、非ノイマンコンピューティングを実現する情報処理システムを構築できる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態に示した記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。
図４１に、演算処理装置１１００のブロック図を示す。図４１では、演算処理装置１１００に用いることができる構成例としてＣＰＵの構成例を示している。
図４１に示す演算処理装置１１００は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、キャッシュ１１９９、およびキャッシュインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭおよびＲＯＭインターフェースを有してもよい。また、キャッシュ１１９９およびキャッシュインターフェース１１８９は、別チップに設けてもよい。
キャッシュ１１９９は、別チップに設けられたメインメモリとキャッシュインターフェース１１８９を介して接続される。キャッシュインターフェース１１８９は、メインメモリに保持されているデータの一部をキャッシュ１１９９に供給する機能を有する。キャッシュ１１９９は、当該データを保持する機能を有する。
図４１に示す演算処理装置１１００は、その構成を簡略化して示した一例にすぎず、実際の演算処理装置１１００はその用途によって多種多様な構成を有している。例えば、図４１に示す演算処理装置１１００または演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、演算処理装置１１００が内部演算回路およびデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介して演算処理装置１１００に入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、演算処理装置１１００のプログラム実行中に、外部の入出力装置または周辺回路からの割り込み要求を、その優先度またはマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、演算処理装置１１００の状態に応じてレジスタ１１９６の読み出しまたは書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４１に示す演算処理装置１１００では、レジスタ１１９６およびキャッシュ１１９９に、記憶装置が設けられている。当該記憶装置として、例えば、先の実施の形態に示した記憶装置などを用いることができる。
図４１に示す演算処理装置１１００において、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
なお、演算処理装置１１００はＣＰＵに限定されず、ＧＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などであってもよい。
上記実施の形態に示した半導体装置４００と演算処理装置１１００は、重ねて設けることができる。図４２Ａおよび図４２Ｂに半導体装置１１５０Ａの斜視図を示す。半導体装置１１５０Ａは、演算処理装置１１００上に、記憶装置として機能する半導体装置４００を有する。演算処理装置１１００と半導体装置４００は、互いに重なる領域を有する。半導体装置１１５０Ａの構成を分かりやすくするため、図４２Ｂでは演算処理装置１１００および半導体装置４００を分離して示している。
半導体装置４００と演算処理装置１１００を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
また、演算処理装置１１００と重ねて、複数の半導体装置４００を設けてもよい。図４３Ａおよび図４３Ｂに半導体装置１１５０Ｂの斜視図を示す。半導体装置１１５０Ｂは、演算処理装置１１００上に、半導体装置４００ａおよび半導体装置４００ｂを有する。演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｂの構成を分かりやすくするため、図４３Ｂでは演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
半導体装置４００ａおよび半導体装置４００ｂは、記憶装置として機能する。例えば、半導体装置４００ａまたは半導体装置４００ｂの一方にＮＯＲ型の記憶装置を用い、他方にＮＡＮＤ型の記憶装置を用いてもよい。半導体装置４００ａおよび半導体装置４００ｂの双方がＮＡＮＤ型の記憶装置であってもよい。ＮＯＲ型の記憶装置としては、ＤＲＡＭまたはＳＲＡＭなどがある。ＮＯＲ型の記憶装置はＮＡＮＤ型の記憶装置よりも高速動作が可能なため、例えば、半導体装置４００ａの一部をメインメモリおよび／またはキャッシュ１１９９として用いることもできる。なお、半導体装置４００ａと半導体装置４００ｂの重ね順は逆でもよい。
図４４Ａおよび図４４Ｂに半導体装置１１５０Ｃの斜視図を示す。半導体装置１１５０Ｃは、半導体装置４００ａと半導体装置４００ｂの間に演算処理装置１１００を挟む構成を有する。演算処理装置１１００、半導体装置４００ａ、および半導体装置４００ｂは、互いに重なる領域を有する。半導体装置１１５０Ｃの構成を分かりやすくするため、図４４Ｂでは演算処理装置１１００、半導体装置４００ａおよび半導体装置４００ｂを分離して示している。
半導体装置１１５０Ｃの構成にすることで、半導体装置４００ａと演算処理装置１１００の間の通信速度と、半導体装置４００ｂと演算処理装置１１００の間の通信速度の双方を高めることができる。また、半導体装置１１５０Ｂよりも消費電力を低減できる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、および当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図４５Ａを用いて説明する。
図４５Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図４５Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図４５Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図４５Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４５Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置などを用いることができる。
図４５Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図４５Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰおよびＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４５Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、およびデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図４６Ａ乃至図４６Ｊ、図４７Ａ乃至図４７Ｅには、当該記憶装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図４６Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図４６Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図４６Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図４６Ａ乃至図４６Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図４６Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該記憶装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図４６Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図４６Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４６Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図４６Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図４６Ｅに携帯ゲーム機を示す。また、図４６Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図４６Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを、自動車５７００の自動運転システム、または、道路案内危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した記憶装置は、カメラに適用することができる。
図４６Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、またはビューファインダーなどを別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
図４６Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図４６Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍または心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図４７Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図４７Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した記憶装置は、情報端末およびデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用できる。
図４７ＢはＳＤカードの外観の模式図であり、図４７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図４７ＤはＳＳＤの外観の模式図であり、図４７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図４８Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図４８Ｂに示す斜視図の構成とすることができる。図４８Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図４８Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図４８Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
続いて、計算機５６００に適用可能なコンピュータシステムの構成例について説明する。図４９は、コンピュータシステム７００の構成例を説明する図である。コンピュータシステム７００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
コンピュータシステム７００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ　Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラムなどがある。
デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
コンピュータシステム７００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
第１演算処理装置としては、例えば、Ｎｏｆｆ　ＯＳ　ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ　ＯＳ　ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ　ＯＳ　ＣＰＵを用いることで、コンピュータシステム７００の消費電力を低減できる。
第２演算処理装置としては、ＧＰＵおよびＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ　ＯＳ　ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ　ＯＳ　Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム７００の消費電力を低減できる。
第１記憶装置および第２記憶装置として本発明の一態様に係る記憶装置を用いることが好ましい。例えば、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることが好ましい。３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、Ｓｉトランジスタを用いた３Ｄ　ＮＡＮＤ型の記憶装置よりも消費電力が少ない。記憶装置として３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置を用いることで、コンピュータシステム７００の消費電力を低減できる。加えて、３Ｄ　ＯＳ　ＮＡＮＤ型の記憶装置は、ユニバーサルメモリとして機能できるため、コンピュータシステム７００を構成するための部品点数を低減できる。
ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態７）
本明細書などに示したＯＳメモリを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう。）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
Ｎｏｆｆ−ＣＰＵは、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。
図５０にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図５０では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。本発明の一態様に係る半導体装置は、低消費電力が求められるＩｏＴ末端機器の通信装置に好適に用いることができる。
なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
図５１にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る半導体装置を用いて、第４世代移動通信システム（４Ｇ）または第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ　ｔｏ　Ｍａｃｈｉｎｅ）インターフェース８３２を介して接続される。Ｍ２Ｍインターフェース８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）、または無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知および異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、ＣＰＵが占める消費電力の割合が大きくなりやすい。このため、エンドポイントマイコンなどの小規模システムでは、Ｎｏｆｆ−ＣＰＵによる待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ−ＣＰＵを用いることで待機動作時からの高速復帰が実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
１００：メモリストリング、１０１：導電体、１０２：絶縁体、１０３：導電体、１０４：導電体、１０５：絶縁体、１０６：導電体、１０７：絶縁体、１０８：導電体、１０９：配線、１１０：構造体、１１１：絶縁体、１１２：半導体、１１３：絶縁体、１１４：機能層、１１５：絶縁体、１２１：絶縁体、１２２：導電体、１２３：絶縁体、１２４：導電体、１２５：導電体、１２６：絶縁体、１３１：中心軸、１３６：絶縁体

Claims (26)

  1. 　第１方向に延在する第１導電体と、
    　第２方向に延在する構造体と、を有し、
    　前記構造体は、
    　第２導電体と、酸化物半導体と、機能層と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記第２導電体は前記酸化物半導体と電気的に接続され、
    　前記第１導電体と前記構造体の交差部において、
    　前記第２導電体の外側に、前記第１絶縁体、前記酸化物半導体、前記第２絶縁体、前記機能層、および前記第３絶縁体がそれぞれ同心状に配置され、
    　前記交差部において、
    　前記第３絶縁体は前記第２絶縁体よりも厚い、半導体装置。
  2. 　第１方向に延在するｎ層（ｎは２以上の整数）の第１導電体と、
    　第２方向に延在する構造体と、を有し、
    　前記構造体は、
    　第２導電体と、酸化物半導体と、機能層と、第１絶縁体と、第２絶縁体と、第３絶縁体と、を有し、
    　前記第２導電体は前記酸化物半導体と電気的に接続され、
    　前記ｎ層の第１導電体と前記構造体の各交差部において、
    　前記第２導電体の外側に、前記第１絶縁体、前記酸化物半導体、前記第２絶縁体、前記機能層、および前記第３絶縁体がそれぞれ同心状に配置され、
    　前記各交差部において、
    　前記第３絶縁体は前記第２絶縁体よりも厚い半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１方向は前記第２方向と直交する方向である半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記交差部がメモリセルとして機能する半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記機能層が電荷蓄積層として機能する半導体装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記機能層は絶縁体である半導体装置。
  7. 　請求項６において、
    　前記機能層は窒素を含む半導体装置。
  8. 　請求項１乃至請求項５のいずれか一項において、
    　前記機能層は半導体である半導体装置。
  9. 　請求項１乃至請求項８のいずれか一項において、
    　前記機能層はシリコンを含む半導体装置。
  10. 　請求項１乃至請求項９のいずれか一項において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む、半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一項に記載の半導体装置と、
    　操作スイッチ、バッテリー、および表示部の少なくとも一つと、
    　を有する電子機器。
  12. 　請求項２に記載の前記半導体装置の駆動方法であって、
    　前記ｎ層の第１導電体に第１電位を供給し
    　前記第２導電体に第２電位を供給する第１動作と、
    　ｉ層目（ｉは１以上ｎ以下の整数）の前記第１導電体に第３電位を供給し
    　前記ｉ層目の第１導電体を除く前記第１導電体それぞれに第４電位を供給し
    　前記第２導電体に第１電位を供給する第２動作と、を有し、
    　前記第１動作の後に前記第２動作を行なう、前記半導体装置の駆動方法。
  13. 　請求項１２において、
    　前記第１電位と前記第２電位の電位差は、前記第１電位と前記第４電位の電位差の２倍以上６倍以下であり、
    　前記第１電位と前記第３電位の電位差は、前記第１電位と前記第４電位の電位差の２倍以上４倍以下である、前記半導体装置の駆動方法。
  14. 　第１方向に延在する第１導電体と、
    　第２方向に延在する構造体と、を有し、
    　前記構造体は、
    　第２導電体と、第１絶縁体と、酸化物半導体と、誘電体と、を有し、
    　前記第１導電体と前記構造体の交差部において、
    　前記第２導電体の外側に、前記第１絶縁体、前記半導体、および前記誘電体がそれぞれ同心状に配置され、
    　前記誘電体は、強誘電性を備える半導体装置。
  15. 　第１方向に延在するｎ層（ｎは２以上の整数）の第１導電体と、
    　第２方向に延在する構造体と、を有し、
    　前記構造体は、
    　第２導電体と、第１絶縁体と、半導体と、誘電体と、を有し、
    　前記ｎ層の第１導電体と前記構造体の各交差部において、
    　前記第２導電体の外側に、前記第１絶縁体、前記半導体、および前記誘電体がそれぞれ同心状に配置され、
    　前記各交差部において、
    　前記誘電体は、強誘電性を備える半導体装置。
  16. 　請求項１４または請求項１５において、
    　前記第１方向は前記第２方向と直交する方向である半導体装置。
  17. 　請求項１４乃至請求項１６のいずれか一項において、
    　前記交差部がメモリセルとして機能する半導体装置。
  18. 　請求項１４乃至請求項１７のいずれか一項において、
    　前記半導体は、酸化物半導体である半導体装置。
  19. 　請求項１８において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む半導体装置。
  20. 　請求項１４乃至請求項１９のいずれか一項において、
    　前記誘電体は、ハフニウムまたはジルコニウムの少なくとも一方を含む半導体装置。
  21. 　請求項１４乃至請求項２０のいずれか一項において、
    　前記誘電体中の水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以下である半導体装置。
  22. 　請求項１４乃至請求項２１のいずれか一項において、
    　前記誘電体中の炭素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である半導体装置。
  23. 　請求項１５に記載の前記半導体装置の駆動方法であって、
    　ｉ層目（ｉは１以上ｎ以下の整数）の前記第１導電体に第１電位を供給し、
    　ｉ層目の前記第１導電体を除くｎ層の前記第１導電体のそれぞれに第２電位を供給する第１動作と、
    　ｉ層目の前記第１導電体に第３電位を供給し、
    　前記ｉ層目の第１導電体を除く前記第１導電体それぞれに第２電位を供給する第２動作と、を有し、
    　前記第１電位は前記第２電位よりも高い電位であり、
    　前記第２電位は、前記誘電体の正の抗電圧より低い電位であり、
    　前記第３電位は、前記誘電体の負の抗電圧より低い電位であり、
    　前記第１動作の後に前記第２動作を行なう、前記半導体装置の駆動方法。
  24. 　請求項１５に記載の前記半導体装置の駆動方法であって、
    　ｎ層の前記第１導電体のそれぞれに第１電位を供給する第１動作と、
    　ｉ層目の前記第１導電体に第３電位を供給し、
    　ｉ層目の前記第１導電体を除くｎ層の前記第１導電体のそれぞれに第２電位を供給する第２動作と、を有し、
    　前記第２電位は、前記誘電体の正の抗電圧以下の電位であり、
    　前記第１動作の後に前記第２動作を行なう、前記半導体装置の駆動方法。
  25. 　請求項１５に記載の前記半導体装置の駆動方法であって、
    　ｉ層目の前記第１導電体に第４電位を供給し、
    　ｉ層目の前記第１導電体を除くｎ層の前記第１導電体のそれぞれに第２電位を供給し、
    　前記第４電位は、前記誘電体の負の抗電圧以上の電位である、前記半導体装置の駆動方法。
  26. 　請求項１４乃至請求項２５のいずれか一項に記載の半導体装置と、
    　操作スイッチ、バッテリー、および表示部の少なくとも一つと、
    　を有する電子機器。
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