JP7391874B2 - 半導体装置 - Google Patents
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Description
本発明の一態様は、第1回路と、第1回路上に位置する第2回路と、を有し、第1回路は、第2回路に電気的に接続され、第1回路は、第1メモリセルと、第2メモリセルと、を有し、第2回路は、第3回路と、第4回路と、を有し、第1メモリセルは、第3回路に電気的に接続され、第2メモリセルは、第3回路に電気的に接続され、第3回路は、第4回路に電気的に接続され、第4回路は、第1メモリセル又は第2メモリセルに書き込むためのデータを第3回路に送信する機能を有し、第3回路は、第1メモリセルが不良セルであった場合に、第1メモリセルと第4回路とを非導通状態にし、第2メモリセルと第4回路とを導通状態にして、データを第2メモリセルに送信する機能を有する半導体装置である。
又は、本発明の一態様は、上記(1)の構成において、第3回路は、第1スイッチ、第2スイッチを有し、第1メモリセルは、第1スイッチの第1端子に電気的に接続され、第1スイッチの第2端子は、第4回路に電気的に接続され、第2メモリセルは、第2スイッチの第1端子に電気的に接続され、第2スイッチの第2端子は、第4回路に電気的に接続されている半導体装置である。
又は、本発明の一態様は、上記(2)の構成において、第3回路は、第5回路を有し、第5回路は、第1スイッチの制御端子と、第2スイッチの制御端子と、に電気的に接続され、第5回路は、第1メモリセルが不良セルであるという情報を含む信号を受け取ることによって、第1スイッチの制御端子に、第1スイッチを非導通状態にする電圧を入力し、かつ第2スイッチの制御端子に、第1スイッチを導通状態にする電圧を入力する機能を有する半導体装置である。
又は、本発明の一態様は、上記(2)、又は(3)の構成において、第1スイッチは、第1トランジスタを有し、第2スイッチは、第2トランジスタを有し、第1トランジスタ及び第2トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する半導体装置である。
又は、本発明の一態様は、上記(1)の構成において、第3回路は、第3スイッチを有し、第3スイッチは、第1端子と、第2端子と、第3端子と、制御端子と、を有し、第3スイッチの第1端子は、第4回路に電気的に接続され、第3スイッチの第2端子は、第1メモリセルに電気的に接続され、第3スイッチの第3端子は、第2メモリセルに電気的に接続され、第3スイッチは、制御端子に入力された電圧に応じて、第3スイッチの第1端子と、第3スイッチの第2端子又は第3端子の一方と、の間を導通状態にし、第3スイッチの第1端子と、第3スイッチの第2端子又は第3端子の他方と、の間を非導通状態にする機能を有する半導体装置である。
又は、本発明の一態様は、上記(5)の構成において、第3回路は、第5回路を有し、第5回路は、第3スイッチの制御端子に電気的に接続され、第5回路は、第1メモリセルが不良セルであるという情報を含む信号を受け取ることによって、第3スイッチの制御端子に、第3スイッチの第1端子と第2端子との間を非導通状態にし、かつ第3スイッチの第1端子と第3端子との間を導通状態にする電圧を入力する半導体装置である。
又は、本発明の一態様は、上記(6)の構成において、第3スイッチは、第3トランジスタを有し、第3トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置である。
又は、本発明の一態様は、上記(1)乃至(7)のいずれか一の構成において、第2回路は、単極性回路により構成されている半導体装置である。
又は、本発明の一態様は、上記(1)乃至(8)のいずれか一の構成において、第1回路は、NANDメモリを有し、NANDメモリは、第1メモリセルと、第2メモリセルと、を有する半導体装置である。
又は、本発明の一態様は、上記(1)乃至(9)のいずれか一の構成の半導体装置と、筐体と、を有する電子機器である。
図2A、図2B、図2Cは半導体装置の構成を説明するブロック図、模式図である。
図3は半導体装置の構成を説明するブロック図である。
図4は半導体装置の構成を説明するブロック図である。
図5は半導体装置に含まれている回路を説明するブロック図である。
図6A、図6B、図6C、図6Dは半導体装置に含まれている回路を説明するブロック図である。
図7は半導体装置に含まれている回路を説明するブロック図である。
図8A、図8Bは半導体装置の動作例を説明するフローチャートである。
図9A、図9B、図9C、図9D、図9Eは半導体装置に含まれている回路を説明する回路図である。
図10A、図10B、図10Cは半導体装置に含まれている回路を説明する回路図である。
図11は半導体装置の構成を説明する断面模式図である。
図12は半導体装置の構成を説明する断面模式図である。
図13は半導体装置の構成を説明する断面模式図である。
図14A、図14B、図14Cは半導体装置の構成を説明する断面模式図である。
図15A、図15B、図15C、図15Dは半導体ウェハと電子部品の一例を示す斜視図である。
図16A、図16B、図16C、図16D、図16E、図16F、図16G、図16H、図16I、図16Jは製品の一例を説明する斜視図である。
図17A、図17B、図17C、図17D、図17Eは製品の一例を説明する斜視図である。
本実施の形態では、メモリセル部MCLと、周辺回路OSCと、を有する半導体装置について説明する。
回路ESCの具体例な回路構成を図6Aに示す。なお、図6Aでは、回路ESCの他に、回路ESCとの電気的な接続の構成を示すため回路BLDaも図示している。
ここで、図6Aに示す回路BLDを有する半導体装置の動作方法の一例について説明する。図8Aに示すフローチャートは、図6Aに示す回路BLDを有する半導体装置のデータの書き込み動作の方法の例を示したものである。なお、図8Aのフローチャートには、動作の開始を示す“START”と、動作の終了を示す“END”とを図示している。
初めに、回路ESCに信号INIが入力される。回路ESCは、信号INIを受け取ることで、スイッチSW[1]乃至スイッチSW[n]をオン状態にし、スイッチSWJをオフ状態にする。具体的には、信号INIが回路ESCaに送られることで、回路ESCaは、スイッチSW[1]乃至スイッチSW[n]のそれぞれの制御端子に高レベル電位を印加し、スイッチSWJの制御端子に低レベル電位を印加する。
半導体装置の周辺回路OSCに含まれる回路BLDにデータ信号WDATAとアドレス信号ADDRが入力される。
次に、回路BLDに含まれるカラムデコーダCDは、アドレス信号ADDRを基に、データ信号WDATAの書き込み先となるメモリセルMCが含まれる列の配線BLを選択する。また、この際、回路WLDによって、データ信号WDATAの書き込み先となるメモリセルMCが電気的に接続されている配線WLが選択される。
回路BLDaは、選択された配線BLにデータ信号WDATAを送信して、アドレス信号ADDRに基づくメモリセルMCにデータを書き込む。なお、回路BLDaに増幅回路、電位レベル変換回路などを設けて、配線BLに送信するデータ信号WDATAの電位を適切に調整してもよい。
データ信号WDATAがメモリセルMCに書き込まれた後、そのメモリセルMCから書き込まれたデータの読み出しが行われ、書き込まれたデータと読み出されたデータとが一致するかどうかの判定が行われる。具体的には、メモリセルMCから読み出されたデータは、データ信号RDATAとして回路BLDに送信されて、エラーチェックが行われる。このとき、読み出されたデータが書き込まれたデータと異なる場合、そのメモリセルMCを不良セルとして判定する。
ステップST1-4において、データ信号WDATAが書き込まれたメモリセルMCが不良セルと判定されることで、ステップST1-5では、その判定の結果を含む信号ERCが回路ESCaに入力される。信号ERCは、不良セルであるメモリセルMCのアドレスが含まれており、回路ESCaは、信号ERCに応じて、スイッチSW[1]乃至スイッチSW[n]のそれぞれの制御端子に高レベル電位、又は低レベル電位の一方を印加し、不良セルが含まれない列の配線BLと回路BLDaとの間を導通状態にし、不良セルが含まれる列の配線BLと回路BLDaとの間を非導通状態にする。そして、メモリセルアレイMCAに不良セルが含まれる場合、回路ESCaは、スイッチSWJの制御端子に高レベル電位を印加して、配線BLJと回路BLDaとの間を導通状態にする。
その後、カラムデコーダCDによって、アドレス信号ADDRを基に、データ信号WDATAの書き込み先となるメモリセルMCJが含まれる列の配線BLJが選択される。なお、ステップST1-2のときと、データ信号WDATAの書き込み先と異なるため、ステップST1-6において回路BLDaに送られたアドレス信号ADDRは、ステップST1-2のときに送られたアドレス信号ADDRと異なる。
回路BLDaは、選択された配線BLJにデータ信号WDATAを送信して、冗長メモリセルMCJにデータを書き込む。以上によって、書き込み動作が終了する。
次に、図6Aの別の例として、回路ESCの具体例な回路構成を図6Bに示す。なお、図6Bでは、図6Aと同様に、回路ESCの他に、回路ESCとの電気的な接続の構成を示すため回路BLDaも図示している。
次に、図6Bに示す回路BLDを有する半導体装置の動作方法について説明する。図8Bに示すフローチャートは、図6Bに示す回路BLDを有する半導体装置のデータの書き込み動作の方法の例を示したものである。なお、図6Aの回路BLD、及び図8Aのフローチャートの動作例と内容が重複する部分については、説明を省略する場合がある。
ステップST2-0では、図8AのステップST1-0と同様に、回路ESCに信号INIが入力される。具体的には、図6Bの回路BLDの場合、回路ESCは、信号INIを受け取ることで、回路ESCaからスイッチSX[1]乃至スイッチSX[n]のそれぞれの制御端子に高レベル電位を与えて、スイッチSX[1]乃至スイッチSX[n]のそれぞれによって配線BLと回路BLDaとが電気的に接続するように動作する。
ステップST2-1乃至ステップST2-4については、ステップST1-1乃至ステップST1-4と同様の動作であるため、ステップST1-1乃至ステップST1-4の説明の記載を参酌する。
ステップST2-4において、データ信号WDATAが書き込まれたメモリセルMCが不良セルと判定されることで、ステップST2-5では、その判定の結果を含む信号ERCが回路ESCaに入力される。信号ERCは、不良セルであるメモリセルMCのアドレスが含まれており、回路ESCaは、信号ERCに応じて、スイッチSX[1]乃至スイッチSX[n]のそれぞれの制御端子に高レベル電位、又は低レベル電位を印加し、不良セルが含まれる列の配線BLと回路BLDaとの間を非導通状態にし、その列の配線BLの代わりに配線BLJと回路BLDaとの間を導通状態にする。ここでは、例えば、メモリセル部MCLのj列目のメモリセルMCが不良セルと判定されたものとし、スイッチSX[j]の制御端子には低レベル電位が印加され、スイッチSX[j]の第1端子と第3端子との間が導通状態になったものとする。
ステップST2-5より前において、カラムデコーダCDは、ステップST2-2に送信されたアドレス信号ADDRを基に、データ信号WDATAの書き込み先となるメモリセルMCが含まれる列の配線BLを選択している。ステップST2-6では、カラムデコーダCDによって配線BLが選択されている状態で、回路BLDaは、データ信号WDATAの送信を行う。
本実施の形態では、実施の形態1で説明したメモリセル部MCLに含まれるメモリセルMC、冗長メモリセルMCJの構成例について説明する。
図9Aは、メモリセルアレイMCAとしてDRAM(Dynamic Random Access Memory)を適用した構成例を示している。
メモリセルアレイMCAは、図9Aに示す回路図に限定されず、図9Aの回路図を適宜変更した構成としてもよい。例えば、図9Bに示すとおり、図9AのメモリセルアレイMCAにおいて、トランジスタM1にバックゲートを設けた構成としてもよい。
図9Cは、メモリセルアレイMCAとしてReRAM(Resistive Random Access Memory)を適用した構成例を示している。
図9Dは、メモリセルアレイMCAとしてMRAM(Magnetoresistive Random Access Memory)を適用した構成例を示している。
図9Eは、メモリセルアレイMCAとして相変化メモリ(相変化メモリを含む記憶装置をPRAMと呼ぶ場合がある。)を適用した構成例を示している。
図10Aは、2トランジスタ1容量素子の構成となっているメモリセルを含むメモリセルアレイMCAの例を示している。メモリセルMC(冗長メモリセルMCJ)は、トランジスタM2、トランジスタM3と、容量素子C2と、を有する。
図10Bは、SRAM(Static Random Access Memory)の一例を示したメモリセルMC(冗長メモリセルMCJ)である。メモリセルMCは、トランジスタM4、トランジスタM4rと、論理回路INV1、論理回路INV2と、を有する。
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び当該半導体装置に適用可能なトランジスタの構成例について説明する。
本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物の構成であるCAC-OS(Cloud-Aligned Composite Oxide Semiconductor)、及びCAAC-OS(c-axis Aligned Crystalline Oxide Semiconductor)の構成について説明する。なお、本明細書等において、CACは機能、または材料の構成の一例を表し、CAACは結晶構造の一例を表す。
CAC-OS又はCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OS又はCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(又はホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OS又はCAC-metal oxideに付与することができる。CAC-OS又はCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)及び非晶質酸化物半導体などがある。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
初めに、半導体装置などが形成された半導体ウェハの例を、図15Aを用いて説明する。
次に、チップ4800aが組み込まれた電子部品の例を、図15C、図15Dを用いて説明を行う。
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図16A乃至図16J、図17A乃至図17Eには、当該半導体装置を有する電子部品4700が各電子機器に含まれている様子を図示している。
図16Aに示す情報端末5500は、情報端末の一種である携帯電話(スマートフォン)である。情報端末5500は、筐体5510と、表示部5511と、を有しており、入力用インターフェースとして、タッチパネルが表示部5511に備えられ、ボタンが筐体5510に備えられている。
また、図16Bには、ウェアラブル端末の一例としてスマートウォッチ5900が図示されている。スマートウォッチ5900は、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。
また、図16Cには、デスクトップ型情報端末5300が図示されている。デスクトップ型情報端末5300は、情報端末の本体5301と、ディスプレイ5302と、キーボード5303と、を有する。
また、図16Dには、電化製品の一例として電気冷凍冷蔵庫5800が図示されている。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
また、図16Eには、ゲーム機の一例である携帯ゲーム機5200が図示されている。携帯ゲーム機5200は、筐体5201、表示部5202、ボタン5203等を有する。
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
上記実施の形態で説明した半導体装置は、植え込み型除細動器(ICD)に適用することができる。
上記実施の形態で説明した半導体装置は、PC(Personal Computer)などの計算機、情報端末用の拡張デバイスに適用することができる。
上記実施の形態で説明した半導体装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なSDカードに適用することができる。
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なSSD(Solid State Drive)に適用することができる。
Claims (5)
- 基板と、第1回路と、前記第1回路上に位置する第2回路と、を有し、
前記第1回路は、前記第2回路に電気的に接続され、
前記第1回路は、複数個のメモリセルアレイを有し、
前記複数個のメモリセルアレイは、前記基板上に列を成すように形成され、
前記メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、
前記第2回路は、第3回路と、第4回路と、を有し、
前記第1メモリセルは、前記第3回路に電気的に接続され、
前記第2メモリセルは、前記第3回路に電気的に接続され、
前記第3回路は、前記第4回路に電気的に接続され、
前記第4回路は、前記第1メモリセル又は前記第2メモリセルに書き込むためのデータを前記第3回路に送信する機能を有し、
前記第3回路は、前記第1メモリセルが不良セルであった場合に、前記第1メモリセルと前記第4回路とを非導通状態にし、前記第2メモリセルと前記第4回路と導通状態にして、前記データを前記第2メモリセルに送信する機能を有する半導体装置。 - 請求項1において、
前記第3回路は、第1スイッチ、第2スイッチを有し、
前記第1メモリセルは、前記第1スイッチの第1端子に電気的に接続され、
前記第1スイッチの第2端子は、前記第4回路に電気的に接続され、
前記第2メモリセルは、前記第2スイッチの第1端子に電気的に接続され、
前記第2スイッチの第2端子は、前記第4回路に電気的に接続されている半導体装置。 - 請求項2において、
前記第3回路は、第5回路を有し、
前記第5回路は、前記第1スイッチの制御端子と、前記第2スイッチの制御端子と、に電気的に接続され、
前記第5回路は、前記第1メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第1スイッチの制御端子に、前記第1スイッチを非導通状態にする電圧を入力し、かつ前記第2スイッチの制御端子に、前記第2スイッチを導通状態にする電圧を入力する機能を有する半導体装置。 - 請求項1において、
前記第3回路は、第3スイッチを有し、
前記第3スイッチは、第1端子と、第2端子と、第3端子と、制御端子と、を有し、
前記第3スイッチの第1端子は、前記第4回路に電気的に接続され、
前記第3スイッチの第2端子は、前記第1メモリセルに電気的に接続され、
前記第3スイッチの第3端子は、前記第2メモリセルに電気的に接続され、
前記第3スイッチは、制御端子に入力された電圧に応じて、前記第3スイッチの第1端子と、前記第3スイッチの第2端子又は第3端子の一方と、の間を導通状態にし、前記第3スイッチの第1端子と、前記第3スイッチの第2端子又は第3端子の他方と、の間を非導通状態にする機能を有する半導体装置。 - 請求項4において、
前記第3回路は、第5回路を有し、
前記第5回路は、前記第3スイッチの制御端子に電気的に接続され、
前記第5回路は、前記第1メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第3スイッチの制御端子に、前記第3スイッチの第1端子と第2端子との間を非導通状態にし、かつ前記第3スイッチの第1端子と第3端子との間を導通状態にする電圧を入力する半導体装置。
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