JP7457006B2 - 半導体装置、及び半導体装置の動作方法 - Google Patents

半導体装置、及び半導体装置の動作方法 Download PDF

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Description

本発明の一態様は、半導体装置、及び半導体装置の動作方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法（駆動方法）、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２、特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許第９６３４０９７号明細書 米国特許第９１７７８７２号明細書
半導体装置の記憶容量を大きくする手段としては、例えば、保持する電位の多値化が挙げられる。但し、１つのメモリセルに多値データを保持することができる半導体装置の場合、当該メモリセルに保持できるビット数に応じて、データ毎に電圧の分布が必要となる。例えば、２ビット保持できるメモリセルの場合、４つの電圧の分布が必要となり、そのため、４つの電圧の分布を識別するための基準となるしきい値電圧が３つ必要となる。特に、保持できるビット数が増えるほど、１つのデータに対する電圧の分布幅を狭くする必要がある。電圧の分布幅が狭い場合、メモリセルからのデータの読み出しにおいて、本来保持されているデータの値からずれてしまって、誤った値が読み出される可能性がある。そのため、半導体装置は、多値データを扱う場合には、正確に多値データの値を読み出す回路を有することが好ましい。
本発明の一態様は、多値のデータを保持し、かつ多値のデータの読み出しが可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ビット密度が向上した半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、メモリセルと、第１参照セルと、第２参照セルと、第１センスアンプと、第２センスアンプと、第１回路と、第２回路と、第３回路と、第１スイッチと、第２スイッチと、第１配線と、第２配線と、第３配線と、第４配線と、を有し、メモリセルは、第１回路に電気的に接続され、第１参照セルは、第２回路に電気的に接続され、第２参照セルは、第３回路に電気的に接続され、第１配線は、第１回路と、第１スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第２配線は、第２回路と、第２スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第３配線は、第１スイッチの第２端子と、第２センスアンプと、に電気的に接続され、第４配線は、第３回路と、第２スイッチの第２端子と、第２センスアンプと、に電気的に接続され、第１回路は、第１スイッチがオン状態のときに、メモリセルから出力された第１信号に応じた、第１電位を第１配線及び第３配線に出力する機能を有し、第２回路は、第２スイッチがオフ状態のときに、第１参照セルから出力された第２信号に応じた、第２電位を第２配線に出力する機能を有し、第３回路は、第２スイッチがオフ状態のときに、第２参照セルから出力された第３信号に応じた、第３電位を第４配線に出力する機能を有する、半導体装置である。
（２）
又は、本発明の一態様は、メモリセルと、第１参照セルと、第２参照セルと、第１センスアンプと、第２センスアンプと、第１回路と、第２回路と、第３回路と、第１スイッチと、第２スイッチと、第１配線と、第２配線と、第３配線と、第４配線と、を有し、メモリセルは、第１回路に電気的に接続され、第１参照セルは、第２回路に電気的に接続され、第２参照セルは、第３回路に電気的に接続され、第１配線は、第１回路と、第１スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第２配線は、第２回路と、第２スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第３配線は、第１スイッチの第２端子と、第２センスアンプと、に電気的に接続され、第４配線は、第３回路と、第２スイッチの第２端子と、第２センスアンプと、に電気的に接続され、第１回路は、第１スイッチがオン状態のときに、メモリセルから出力された第１信号に応じた、第１電位を第１配線及び第３配線に出力する機能を有し、第２回路は、第２スイッチがオフ状態のときに、第１参照セルから出力された第２信号に応じた、第２電位を第２配線に出力する機能を有し、第３回路は、第２スイッチがオフ状態のときに、第２参照セルから出力された第３信号に応じた、第３電位を第４配線に出力する機能を有する、半導体装置である。
（３）
又は、本発明の一態様は、上記（１）、又は（２）の構成において、第１回路は、第１トランジスタを有し、第２回路は、第２トランジスタを有し、第３回路は、第３トランジスタを有し、第１トランジスタのゲートは、メモリセルに電気的に接続され、第１トランジスタの第１端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１参照セルに電気的に接続され、第２トランジスタの第１端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２参照セルに電気的に接続され、第３トランジスタの第１端子は、第３配線に電気的に接続されている、半導体装置である。
（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、メモリセルは、第４トランジスタと、容量と、を有し、第４トランジスタの第１端子は、容量の第１端子に電気的に接続され、第４トランジスタの第２端子は、第１回路に電気的に接続されている、半導体装置である。
（５）
又は、本発明の一態様は、上記（４）の構成において、第１層と、第２層と、を有し、第１層は、第１センスアンプと、第２センスアンプと、を有し、第２層は、メモリセルと、第１参照セルと、第２参照セルと、を有し、第２層は、第１層の上方に位置し、第１乃至第４トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、第１センスアンプと、第２センスアンプと、のそれぞれに含まれているトランジスタは、チャネル形成領域にシリコンを有する、半導体装置である。
（６）
又は、本発明の一態様は、メモリセルと、第１参照セルと、第２参照セルと、第１センスアンプと、第２センスアンプと、第１回路と、第２回路と、第３回路と、第１スイッチと、第２スイッチと、第１配線と、第２配線と、第３配線と、第４配線と、を有し、メモリセルは、第１回路に電気的に接続され、第１参照セルは、第２回路に電気的に接続され、第２参照セルは、第３回路に電気的に接続され、第１配線は、第１回路と、第１スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第２配線は、第２回路と、第２スイッチの第１端子と、第１センスアンプと、に電気的に接続され、第３配線は、第１スイッチの第２端子と、第２センスアンプと、に電気的に接続され、第４配線は、第３回路と、第２スイッチの第２端子と、第２センスアンプと、に電気的に接続されている、半導体装置の動作方法であって、第１期間乃至第６期間を有し、第１期間は、メモリセルから出力された第１信号が第１回路に入力される期間を有し、第２期間は、第１スイッチがオン状態であり、かつ第１回路が第１信号に応じた、第１電位を第１配線及び第３配線に出力する期間を有し、第３期間は、第２スイッチをオフ状態にする期間を有し、第４期間は、第１参照セルから出力された第２信号が第２回路に入力されて、第２回路が第２信号に応じた、第２電位を第２配線に出力する期間と、第２参照セルから出力された第３信号が第３回路に入力されて、第３回路が第３信号に応じた、第３電位を第３配線に出力する期間と、を有し、第５期間は、第１スイッチをオフ状態にする期間を有し、第６期間は、第１センスアンプが、第１配線の第１電位及び第２配線の第２電位を参照して、第１配線の第１電位を高レベル電位又は低レベル電位の一方に変動させ、かつ第２配線の第２電位を高レベル電位又は低レベル電位の他方に変動させる期間と、第２センスアンプが、第３配線の第１電位及び第４配線の第３電位を参照して、第３配線の第１電位を高レベル電位又は低レベル電位の一方に変動させ、かつ第４配線の第３電位を高レベル電位又は低レベル電位の他方に変動させる期間と、を有する、半導体装置の動作方法である。
（７）
又は、本発明の一態様は、上記（６）の動作方法において、第１回路は、第１トランジスタを有し、第２回路は、第２トランジスタを有し、第３回路は、第３トランジスタを有し、第１トランジスタのゲートは、メモリセルに電気的に接続され、第１トランジスタの第１端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１参照セルに電気的に接続され、第２トランジスタの第１端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２参照セルに電気的に接続され、第３トランジスタの第１端子は、第３配線に電気的に接続されている、半導体装置の動作方法である。
（８）
又は、本発明の一態様は、上記（６）、又は（７）の動作方法において、メモリセルは、第４トランジスタと、容量と、を有し、第４トランジスタの第１端子は、容量の第１端子に電気的に接続され、第４トランジスタの第２端子は、第１回路に電気的に接続されている、半導体装置の動作方法である。
（９）
又は、本発明の一態様は、上記（８）の動作方法において、第１層と、第２層と、を有し、第１層は、第１センスアンプと、第２センスアンプと、を有し、第２層は、メモリセルと、第１参照セルと、第２参照セルと、を有し、第２層は、第１層の上方に位置し、第１乃至第４トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、第１センスアンプと、第２センスアンプと、のそれぞれに含まれているトランジスタは、チャネル形成領域にシリコンを有する、半導体装置の動作方法である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」、「１対の導電領域」、「１対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、多値のデータを保持し、かつ多値のデータの読み出しが可能な半導体装置を提供することができる。又は、本発明の一態様によって、ビット密度が向上した半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様は、新規な半導体装置の動作方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示すブロック図である。
図２Ａ、及び図２Ｂは、半導体装置に含まれている回路の構成例を示すブロック図である。
図３Ａ乃至図３Ｈは、半導体装置に含まれている回路の構成例を示す回路図である。
図４Ａ乃至図４Ｃは、半導体装置に含まれている回路の構成例を回路図である。
図５Ａ、及び図５Ｂは、半導体装置に含まれている回路の構成例を示すブロック図である。
図６Ａ、及び図６Ｂは、半導体装置に含まれている回路の構成例を回路図である。
図７は、半導体装置に含まれている回路の構成例を回路図である。
図８は、半導体装置の構成例を示すブロック図である。
図９は、半導体装置の動作例を説明するタイミングチャートである。
図１０Ａは半導体装置の構成例を示すブロック図であり、図１０Ｂ及び図１０Ｃは半導体装置に含まれている回路の構成例を示す回路図である。
図１１は、半導体装置の構成例を示す断面模式図である。
図１２は、半導体装置の構成例を示す斜視図である。
図１３は、半導体装置の構成例を示す斜視図である。
図１４Ａ、及び図１４Ｂは、半導体装置の構成例を示す断面模式図である。
図１５Ａ乃至図１５Ｃは、半導体装置の構成例を示す断面模式図である。
図１６は、半導体装置の構成例を示す断面模式図である。
図１７は、半導体装置の構成例を示す断面模式図である。
図１８は、半導体装置の構成例を示す断面模式図である。
図１９Ａは半導体装置の構成例を示す上面模式図であり、図１９Ｂ、及び図１９Ｃは半導体装置の構成例を示す断面模式図である。
図２０Ａ乃至図２０Ｄは、半導体装置の構成例を説明するための上面図である。
図２１ＡはＩＧＺＯの結晶構造の分類を説明する図である。図２１ＢはＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図２１ＣはＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図２２は、半導体装置の構成例を説明するブロック図である。
図２３は、半導体装置の構成例を示す概念図である。
図２４Ａは半導体ウェハの一例を示す斜視図であり、図２４Ｂはチップの一例を示す斜視図であり、図２４Ｃ、及び図２４Ｄは電子部品の一例を示す斜視図である。
図２５Ａ乃至図２５Ｊは、製品の一例を説明する斜視図、又は、模式図である。
図２６Ａ乃至図２６Ｅは、製品の一例を説明する斜視図、又は、模式図である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、記憶装置の構成例、及びその動作例について説明する。
＜構成例＞
図１は、記憶装置１００の一例を示したブロック図であり、記憶装置１００は、情報として４値の電位の書き込み、及び読み出しが可能な記憶装置である。
具体的には、記憶装置１００は、記憶装置１００が有するメモリセルに対して、例えば、４値の情報に応じた電位としてＶ００、Ｖ０１、Ｖ１０、及びＶ１１のいずれかを書き込む機能と、記憶装置１００は、当該メモリセルに書き込まれているＶ００、Ｖ０１、Ｖ１０、及びＶ１１のいずれかを読み出す機能と、を有する。なお、Ｖ００、Ｖ０１、Ｖ１０、及びＶ１１のそれぞれの高さは、一例として、Ｖ００が一番低く、Ｖ０１が二番目に低く、Ｖ１０が二番目に高く、Ｖ１１が一番高い電位であるものとする。
記憶装置１００は、一例として、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［３］と、セルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰＢ［３］と、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］と、参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［３］と、回路ＲＣ［１］乃至回路ＲＣ［３］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］と、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］と、スイッチＳＷ［１］と、スイッチＳＷ［２］と、スイッチＳＷＢ［１］と、スイッチＳＷＢ［２］と、を有する。
スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、及びスイッチＳＷＢ［２］としては、例えば、電気的なスイッチ、機械的なスイッチなどを適用することができる。
セルアレイ部ＣＡＰ［１］は、配線ＬＢＬ［１］を介して、回路ＲＣ［１］に電気的に接続されている。参照セル部ＲＦＣ［１］は、配線ＲＢＬ［１］を介して、回路ＲＣＲ［１］に電気的に接続されている。回路ＲＣ［１］と回路ＲＣＲ［１］と、は、配線ＧＢＬ［１］に電気的に接続されている。また、配線ＧＢＬ［１］は、センスアンプＳＡ［１］に電気的に接続されている。
セルアレイ部ＣＡＰＢ［１］は、配線ＬＢＬＢ［１］を介して、回路ＲＣＢ［１］に電気的に接続されている。参照セル部ＲＦＣＢ［１］は、配線ＲＢＬＢ［１］を介して、回路ＲＣＲＢ［１］に電気的に接続されている。また、回路ＲＣＢ［１］と回路ＲＣＲＢ［１］と、は、配線ＧＢＬＢ［１］に電気的に接続されている。また、配線ＧＢＬＢ［１］は、センスアンプＳＡ［１］に電気的に接続されている。
図１の通り、セルアレイ部ＣＡＰ［２］、参照セル部ＲＦＣ［２］、回路ＲＣ［２］、回路ＲＣＲ［２］、及びセンスアンプＳＡ［２］のそれぞれの電気的な接続の構成は、セルアレイ部ＣＡＰ［１］、参照セル部ＲＦＣ［１］、回路ＲＣ［１］、回路ＲＣＲ［１］、及びセンスアンプＳＡ［１］のそれぞれの電気的な接続の構成と、同様とすることができる。また、セルアレイ部ＣＡＰＢ［２］、参照セル部ＲＦＣＢ［２］、回路ＲＣＢ［２］、回路ＲＣＲＢ［２］、及びセンスアンプＳＡ［２］のそれぞれの電気的な接続の構成は、セルアレイ部ＣＡＰＢ［１］、参照セル部ＲＦＣＢ［１］、回路ＲＣＢ［１］、回路ＲＣＲＢ［１］、及びセンスアンプＳＡ［１］のそれぞれの電気的な接続の構成と、同様とすることができる。なお、配線ＬＢＬ［２］は、セルアレイ部ＣＡＰ［２］と回路ＲＣ［２］との間を電気的に接続する配線として機能し、配線ＲＢＬ［２］は、参照セル部ＲＦＣ［２］と回路ＲＣＲ［２］との間を電気的に接続する配線として機能する。また、配線ＬＢＬＢ［２］は、セルアレイ部ＣＡＰＢ［２］と回路ＲＣＢ［２］との間を電気的に接続する配線として機能し、配線ＲＢＬＢ［２］は、参照セル部ＲＦＣＢ［２］と回路ＲＣＲＢ［２］との間を電気的に接続する配線として機能する。
また、図１の通り、セルアレイ部ＣＡＰ［３］、参照セル部ＲＦＣ［３］、回路ＲＣ［３］、回路ＲＣＲ［３］、及びセンスアンプＳＡ［３］のそれぞれの電気的な接続の構成は、セルアレイ部ＣＡＰ［１］、参照セル部ＲＦＣ［１］、回路ＲＣ［１］、回路ＲＣＲ［１］、及びセンスアンプＳＡ［１］のそれぞれの電気的な接続の構成と、同様とすることができる。また、セルアレイ部ＣＡＰＢ［３］、参照セル部ＲＦＣＢ［３］、回路ＲＣＢ［３］、回路ＲＣＲＢ［３］、及びセンスアンプＳＡ［３］のそれぞれの電気的な接続の構成は、セルアレイ部ＣＡＰＢ［１］、参照セル部ＲＦＣＢ［１］、回路ＲＣＢ［１］、回路ＲＣＲＢ［１］、及びセンスアンプＳＡ［１］のそれぞれの電気的な接続の構成と、同様とすることができる。なお、配線ＬＢＬ［３］は、セルアレイ部ＣＡＰ［３］と回路ＲＣ［３］との間を電気的に接続する配線として機能し、配線ＲＢＬ［３］は、参照セル部ＲＦＣ［３］と回路ＲＣＲ［３］との間を電気的に接続する配線として機能する。また、配線ＬＢＬＢ［３］は、セルアレイ部ＣＡＰＢ［３］と回路ＲＣＢ［３］との間を電気的に接続する配線として機能し、配線ＲＢＬＢ［３］は、参照セル部ＲＦＣＢ［３］と回路ＲＣＲＢ［３］との間を電気的に接続する配線として機能する。
スイッチＳＷ［１］の第１端子は、配線ＧＢＬ［１］に電気的に接続され、スイッチＳＷ［１］の第２端子は、配線ＧＢＬ［２］に電気的に接続されている。スイッチＳＷ［２］の第１端子は、配線ＧＢＬ［２］に電気的に接続され、スイッチＳＷ［２］の第２端子は、配線ＧＢＬ［３］に電気的に接続されている。スイッチＳＷＢ［１］の第１端子は、配線ＧＢＬＢ［１］に電気的に接続され、スイッチＳＷＢ［１］の第２端子は、配線ＧＢＬＢ［２］に電気的に接続されている。スイッチＳＷＢ［２］の第１端子は、配線ＧＢＬＢ［２］に電気的に接続され、スイッチＳＷＢ［２］の第２端子は、配線ＧＢＬＢ［３］に電気的に接続されている。
＜＜セルアレイ部ＣＡＰ、及びセルアレイ部ＣＡＰＢ＞＞
次に、図１の記憶装置１００に含まれている、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［３］、及びセルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰＢ［３］について説明する。
図２Ａは、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［３］、及びセルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰＢ［３］に適用できる回路の構成例を示したブロック図である。なお、図２Ａでは、識別用の［ ］を省略して、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［３］をセルアレイ部ＣＡＰと記載し、セルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰＢ［３］をセルアレイ部ＣＡＰＢと記載し、配線ＬＢＬ［１］乃至配線ＬＢＬ［３］を配線ＬＢＬと記載し、配線ＬＢＬＢ［１］乃至配線ＬＢＬＢ［３］を配線ＬＢＬＢと記載している。
また、以下では、図２Ａに示す回路構成をセルアレイ部ＣＡＰとして説明する。なお、セルアレイ部ＣＡＰＢはセルアレイ部ＣＡＰと同様の構成とすることができるため、セルアレイ部ＣＡＰＢについての説明は、以下のセルアレイ部ＣＡＰの記載を参酌する。また、その場合、以下の説明において、配線ＬＢＬを配線ＬＢＬＢに置き換えればよい。
セルアレイ部ＣＡＰは、一例として、ペアセルＰＣ［１，１］乃至ペアセルＰＣ［ｍ、ｎ］（ｍは１以上の整数であり、ｎは１以上の整数である。）を有する。
図２Ａのセルアレイ部ＣＡＰにおいて、配線ＬＢＬは、ｎ本設けられている。例えば、１本目の配線ＬＢＬには、１列目に位置する、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，１］及び回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，１］が電気的に接続されており、また、例えば、ｎ本目の配線ＬＢＬには、ｎ列目に位置する、回路ＭＣ［１，ｎ］乃至回路ＭＣ［ｍ，ｎ］及び回路ＭＣｒ［１，ｎ］乃至回路ＭＣｒ［ｍ，ｎ］が電気的に接続されている。なお、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］、及び回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］のそれぞれの回路構成によっては、配線ＬＢＬ以外の配線を設ける必要があるが、図２Ａでは、配線ＬＢＬを抜粋して図示している。
セルアレイ部ＣＡＰに含まれている、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］及び回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］は、記憶装置１００におけるメモリセルとして機能する。また、図２Ａに示す通り、同じアドレスの回路ＭＣと回路ＭＣｒとをペアセルＰＣとして構成することにより、記憶装置１００において、メモリセルの密度を高くすることができる場合がある。具体的には、例えば、回路ＭＣ［１，１］と回路ＭＣｒ［１，１］とをペアセルＰＣ［１，１］となるように構成し、回路ＭＣ［ｍ，１］と回路ＭＣｒ［ｍ，１］とをペアセルＰＣ［ｍ，１］となるように構成し、回路ＭＣ［１，ｎ］と回路ＭＣｒ［１，ｎ］とをペアセルＰＣ［１，ｎ］となるように構成し、回路ＭＣ［ｍ，ｎ］と回路ＭＣｒ［ｍ，ｎ］とをペアセルＰＣ［ｍ，ｎ］となるように構成すればよい。
また、本発明の一態様に適用できるセルアレイ部ＣＡＰは、図２Ａの構成に限定されない。例えば、本発明の一態様に適用できるセルアレイ部ＣＡＰは、図２Ｂに示すセルアレイ部ＣＡＰの通り、図２Ａのセルアレイ部ＣＡＰにおいて、回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］を設けず、ペアセルを有さないように構成されていてもよい。
次に、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］、及び回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］に適用できる回路の構成例について説明する。
図３Ａ乃至図３Ｆは、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］、及び回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］に適用できる回路の構成例を示した回路図である。なお、図３Ａ乃至図３Ｆでは、識別用の［ ， ］を省略して、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］を回路ＭＣと記載し、回路ＭＣｒ［１，１］乃至回路ＭＣｒ［ｍ，ｎ］を回路ＭＣｒと記載している。
また、以下では、図３Ａ乃至図３Ｆに示す回路構成を回路ＭＣとして説明する。なお、回路ＭＣｒは回路ＭＣと同様の構成とすることができるため、回路ＭＣｒについての説明は、以下の回路ＭＣの記載を参酌する。
また、図３Ａ乃至図３Ｆにおいて、回路ＭＣがセルアレイ部ＣＡＰに含まれている場合、回路ＭＣは配線ＬＢＬに電気的に接続され、又は回路ＭＣがセルアレイ部ＣＡＰＢに含まれている場合、回路ＭＣは配線ＬＢＬＢに電気的に接続されている。
図３Ａに示す回路ＭＣは、主にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに用いられるメモリセルの構成となっている。図３Ａの回路ＭＣは、一例として、トランジスタＭ１と、容量Ｃ１と、を有する。トランジスタＭ１の第１端子は、容量Ｃ１の第１端子に電気的に接続され、トランジスタＭ１の第２端子は、配線ＬＢＬに電気的に接続され、トランジスタＭ１のゲートは、配線ＷＲＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＣＶＬに電気的に接続されている。
配線ＷＲＬは、トランジスタＭ１のオン状態とオフ状態を切り替えるために、高レベル電位、又は低レベル電位を供給する配線として機能する。特に、配線ＷＲＬは、回路ＭＣにおける、書き込みワード線及び読み出しワード線として機能する。
配線ＣＶＬは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位、高レベル電位などとすることができる。また、例えば、配線ＣＶＬには、定電圧でなく、パルス信号が供給されていてもよい。
図３Ａの回路ＭＣにおいて、情報の書き込みを行う場合、例えば、配線ＷＲＬに高レベル電位を供給して、トランジスタＭ１をオン状態にした後に、配線ＬＢＬから容量Ｃ１の第１端子に当該情報に応じた電位を書き込めばよい。その後、配線ＷＲＬに低レベル電位を供給して、トランジスタＭ１をオフ状態にすることで、回路ＭＣの容量Ｃ１の第１端子に当該情報に応じた電位を保持することができる。また、図３Ａの回路ＭＣから情報の読み出しを行う場合、例えば、配線ＬＢＬを低レベル電位にプリチャージし、その後、配線ＷＲＬに高レベル電位を供給してトランジスタＭ１をオン状態にして、回路ＭＣから配線ＬＢＬに当該情報に応じた読み出し信号を出力すればよい。
トランジスタＭ１は、例えば、ＯＳトランジスタであることが好ましい。また、ＯＳトランジスタのチャネル形成領域に含まれている金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０－１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０－１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０－２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０－２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０－２２Ａ）以下とすることができる。またＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
なお、本明細書等におけるｎチャネル型トランジスタのオフ電流とは、当該トランジスタに印加されるソース－ゲート電圧が当該トランジスタのしきい値電圧よりも低いときに、ソース－ドレイン間に流れるリーク電流とすることができる。また、当該トランジスタがオフ状態のときに流れるリーク電流とすることができる。
上記の通り、ＯＳトランジスタはオフ電流が非常に小さい特性を有するため、トランジスタＭ１にＯＳトランジスタを適用することによって、トランジスタＭ１のオフ電流をＳｉトランジスタよりも小さくすることができる。このため、図３Ａの回路ＭＣの容量Ｃ１の第１端子に書き込んだ電位を長時間保持することができる。
また、トランジスタＭ１としてＯＳトランジスタを適用した回路ＭＣは、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）と呼ばれる記憶装置に用いられるメモリセルの構成とすることができる。
図３Ａに示すとおり、トランジスタＭ１は、バックゲートを有する構造としてもよい。図３Ａでは、トランジスタＭ１のバックゲートの電気的な接続先については図示していないが、記憶装置１００の設計段階において、トランジスタＭ１のバックゲートの電気的な接続先を自由に決めてもよい。例えば、トランジスタＭ１のゲートとバックゲートを電気的に接続する構成にすることによって、トランジスタＭ１のオン状態のときに流れる電流を大きくすることができる。また、例えば、トランジスタＭ１のバックゲートに、外部回路と電気的に接続するための配線を設けた構成にすることによって、当該外部回路によってトランジスタＭ１のバックゲートに電位を与えることで、トランジスタＭ１のしきい値電圧を変動させることができる。また、トランジスタＭ１は、バックゲートを有さない構造としてもよい。
ところで、トランジスタＭ１は、ＯＳトランジスタ以外では、例えば、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。また、当該シリコンとしては、例えば、単結晶シリコン、微結晶シリコン、多結晶シリコン、水素化アモルファスシリコン等を用いることができる。また、トランジスタＭ１は、ＯＳトランジスタ、及びＳｉトランジスタ以外では、例えば、Ｇｅなどを活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等とすることができる。
また、図３Ａでは、トランジスタＭ１はｎチャネル型トランジスタとして図示しているが、状況に応じてｐチャネル型トランジスタとしてもよい。
また、トランジスタＭ１は、別の電気的なスイッチに置き換えることができる。具体的には、例えば、トランジスタＭ１の代わりに、アナログスイッチを用いることができる。また、トランジスタＭ１の代わりとして、例えば、機械的なスイッチを用いることができる。
図３Ｂに示す回路ＭＣは、図３Ａの回路ＭＣの容量Ｃ１を抵抗変化素子ＶＲに置き換えた構成となっており、主にＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに用いられるメモリセルの構成となっている。抵抗変化素子ＶＲの第１端子は、トランジスタＭ１の第１端子に電気的に接続され、抵抗変化素子ＶＲの第２端子は、配線ＣＶＬに電気的に接続されている。
配線ＣＶＬは、図３Ａの回路ＭＣの配線ＣＶＬと同様の機能を有する配線とすることができる。また、配線ＣＶＬは、回路ＭＣの書き込み動作時、及び読み出し動作時のそれぞれで異なる電位を供給する機能を有する配線としてもよい。
図３Ｂの回路ＭＣにおいて、情報の書き込みを行う場合、例えば、配線ＷＲＬに高レベル電位を供給して、トランジスタＭ１をオン状態にした後に、配線ＬＢＬから抵抗変化素子ＶＲの第１端子に当該情報に応じた電位を印加すればよい。これにより、抵抗変化素子ＶＲの抵抗値は、当該電位に応じた値となる。その後、配線ＷＲＬに低レベル電位を供給して、トランジスタＭ１をオフ状態にすることで、回路ＭＣの抵抗変化素子ＶＲに当該電位に応じた抵抗値を保持することができる。また、図３Ｂの回路ＭＣにおいて、情報の読み出しを行う場合、例えば、配線ＬＢＬに適当な電位を入力した後に、配線ＷＲＬに高レベル電位を入力することでトランジスタＭ１をオン状態にして、配線ＣＶＬと配線ＬＢＬとの間に電流を流せばよい。当該電流の量は、抵抗変化素子ＶＲの第１端子－第２端子間の電圧と抵抗変化素子ＶＲの抵抗値によって定められるため、当該電流の量から当該情報を読み出すことができる。
また、図３Ｂの回路ＭＣでは、抵抗変化素子を有する構成の例について説明したが、回路ＭＣは抵抗変化素子を別の回路素子に置き換えた構成としてもよい。具体的には、例えば、図３Ｃに示す回路ＭＣのとおり、図３Ｂの回路ＭＣの抵抗変化素子ＶＲをＭＴＪ（磁気トンネル接合）素子を含む回路ＭＲに置き換えた構成としてもよい。また、例えば、抵抗変化素子やＭＴＪ素子を含む回路でなく、相変化メモリ（ＰＣＭ）を含む回路としてもよい。図３Ｄでは、図３Ｂの回路ＭＣの抵抗変化素子ＶＲを、相変化メモリを含む回路ＰＣＭ１に置き換えた回路ＭＣを示している。
図３Ｅに示す回路ＭＣは、主にＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）などに用いられるメモリセルの構成となっている。図３Ｅの回路ＭＣは、一例として、トランジスタＭ２と、トランジスタＭ３と、容量Ｃ２と、を有する。トランジスタＭ２の第１端子は、トランジスタＭ３のゲートと、容量Ｃ２の第１端子と、に電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬに電気的に接続され、トランジスタＭ２のゲートは配線ＷＷＬに電気的に接続されている。トランジスタＭ３の第１端子は、配線ＬＢＬに電気的に接続され、トランジスタＭ３の第２端子は、配線ＣＶＬに電気的に接続されている。容量Ｃ２の第２端子は、配線ＲＷＬに電気的に接続されている。
トランジスタＭ２、及びトランジスタＭ３としては、例えば、トランジスタＭ１に適用可能なトランジスタを用いることができる。特に、トランジスタＭ２は、例えば、トランジスタＭ１と同様に、トランジスタ以外の電気的なスイッチ、又は機械的なスイッチに置き換えることができる。
配線ＷＷＬは、トランジスタＭ２のオン状態とオフ状態を切り替えるために、高レベル電位、又は低レベル電位を供給する配線として機能する。特に、配線ＷＷＬは、回路ＭＣにおける、書き込みワード線として機能する。
配線ＷＢＬは、回路ＭＣに書き込む情報に応じた電位を供給するため配線として機能する。つまり、配線ＷＢＬは、回路ＭＣにおける書き込みビット線として機能する。
配線ＣＶＬは、図３Ａの回路ＭＣと同様に、定電圧を供給する配線として機能する。なお、当該定電圧としては、例えば、接地電位、低レベル電位、高レベル電位などとすることができる。
配線ＲＷＬは、高レベル電位、又は低レベル電位を供給する配線として機能する。特に、トランジスタＭ２がオフ状態のときに、配線ＲＷＬが供給する電位を、高レベル電位から低レベル電位に、又は低レベル電位から高レベル電位に変化することで、容量Ｃ２の容量結合によって、トランジスタＭ３のゲートの電位を変化させることができる。このように、トランジスタＭ３のゲートの電位を変化させることで、トランジスタＭ３のオン状態とオフ状態との切り替えを行うことができる。トランジスタＭ３がオン状態のとき、トランジスタＭ３の第１端子－第２端子間に流れる電流は、配線ＷＢＬから供給され容量Ｃ２の第１端子に書き込まれた電位に応じて定まるため、配線ＬＢＬに流れる電流の量、又は配線ＬＢＬの電位を取得することによって、回路ＭＣに書き込まれた情報を読み出すことができる。そのため、配線ＲＷＬは、回路ＭＣにおける、読み出しワード線として機能する。
図３Ｅの回路ＭＣにおいて、情報の書き込みを行う場合、例えば、配線ＷＷＬに高レベル電位を供給して、トランジスタＭ２をオン状態にし、かつ配線ＲＷＬに低レベル電位を供給した後に、配線ＷＢＬから容量Ｃ２の第１端子に当該情報に応じた電位を書き込めばよい。その後、配線ＷＷＬに低レベル電位を供給して、トランジスタＭ２をオフ状態にすることで、回路ＭＣの容量Ｃ２に当該情報に応じた電位を保持することができる。また、図３Ｅの回路ＭＣにおいて、情報の読み出しを行う場合、例えば、配線ＣＶＬに高レベル電位（ここでは、例えばＶＤＤとする）を供給し、配線ＬＢＬをＶＤＤよりも低い電位（ここでは、例えばＶＳＳとする）にプリチャージし、かつ配線ＬＢＬを電気的に浮遊状態した後に、配線ＲＷＬに高レベル電位を供給すればよい。このとき、トランジスタＭ３のソース－ゲート電圧がトランジスタＭ３のしきい値電圧よりも高くなることで、トランジスタＭ３はオン状態となる。トランジスタＭ３がオン状態になっているとき、配線ＬＢＬの電位は、トランジスタＭ３がオフ状態になるまで、上昇する。トランジスタＭ３がオフ状態となるときの配線ＬＢＬの電位は、容量Ｃ２の第１端子に書き込まれた電位に応じて決まるため、配線ＬＢＬの電位を読み出すことによって、回路ＭＣに書き込まれた情報を取得することができる。また、上記とは異なる読み出し方法としては、例えば、配線ＣＶＬに低レベル電位（ここでは、例えばＶＳＳとする）を供給し、配線ＬＢＬをＶＳＳよりも高い定電圧（ここでは、例えばＶＤＤとする）にプリチャージし、かつ配線ＲＷＬに高レベル電位を供給してもよい。このとき、トランジスタＭ３のソース－ゲート電圧がトランジスタＭ３のしきい値電圧よりも高くなることで、トランジスタＭ３はオン状態になる。トランジスタＭ３がオン状態になっているとき、配線ＬＢＬの電位は、トランジスタＭ３がオフ状態になるまで、低下する。トランジスタＭ３がオフ状態となるときの配線ＬＢＬの電位は、容量Ｃ２の第１端子に書き込まれた電位に応じて決まるため、配線ＬＢＬの電位を読み出すことによって、回路ＭＣに書き込まれた情報を取得することができる。また、上記とは異なる読み出し方法としては、例えば、トランジスタＭ３が飽和領域で動作するような範囲で、トランジスタＭ３のソース、ドレイン、ゲートのそれぞれに電圧を与えてもよい。トランジスタＭ３が飽和領域で動作する場合、トランジスタＭ３に流れる電流は、ゲート－ソース間電圧によって決まり、ソース－ドレイン間電圧にあまり依存しない。このため、トランジスタＭ３のソース、ドレイン、ゲートのそれぞれに適切な電圧を与えて、トランジスタＭ３を介して流れる電流を読み出すことでも回路ＭＣに書き込まれた情報を取得することができる。
図３Ｆに示す回路ＭＣは、図３Ｅの回路ＭＣと同様に、主にＮＯＳＲＡＭなどに用いられるメモリセルの構成となっている。図３Ｆの回路ＭＣは、一例として、トランジスタＭ２乃至トランジスタＭ４と、容量Ｃ３と、を有する。トランジスタＭ２の第１端子は、トランジスタＭ３のゲートと、容量Ｃ３の第１端子と、に電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬに電気的に接続され、トランジスタＭ２のゲートは配線ＷＷＬに電気的に接続されている。トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子に電気的に接続され、トランジスタＭ３の第２端子は、配線ＣＶＬに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＬＢＬに電気的に接続され、トランジスタＭ４のゲートは、配線ＲＷＬに電気的に接続されている。
トランジスタＭ４としては、例えば、トランジスタＭ１に適用可能なトランジスタを用いることができる。また、トランジスタＭ４は、例えば、トランジスタＭ１と同様に、トランジスタ以外の電気的なスイッチ、又は機械的なスイッチに置き換えることができる。
配線ＷＷＬは、図３Ｅの回路ＭＣと同様に、図３Ｆの回路ＭＣにおける書き込みワード線として機能する。
配線ＣＶＬは、図３Ｅの回路ＭＣと同様に、定電圧を供給する配線として機能する。なお、当該定電圧としては、例えば、接地電位、低レベル電位、高レベル電位などとすることができる。
配線ＲＷＬは、高レベル電位、又は低レベル電位を供給する配線として機能する。但し、図３Ｅの回路ＭＣでは、配線ＲＷＬは、容量Ｃ２を介して、トランジスタＭ３のゲートに電気的に接続されていたが、図３Ｆの回路ＭＣでは、配線ＲＷＬは、トランジスタＭ４のゲートに電気的に接続されている。つまり、配線ＣＶＬと配線ＬＢＬとの間の導通状態と非導通状態との切り替えの手段が、図３Ｅの回路ＭＣと図３Ｆの回路ＭＣとで異なっている。
図３Ｆの回路ＭＣにおいて、情報の書き込みを行う場合、例えば、配線ＷＷＬに高レベル電位を供給して、トランジスタＭ２をオン状態にし、配線ＷＢＬから容量Ｃ３の第１端子に当該情報に応じた電位を書き込めばよい。その後、配線ＷＷＬに低レベル電位を供給して、トランジスタＭ２をオフ状態にすることで、回路ＭＣの容量Ｃ３に当該情報に応じた電位を保持することができる。また、図３Ｆの回路ＭＣにおいて、情報の読み出しを行う場合、例えば、配線ＣＶＬに高レベル電位（ここでは、例えばＶＤＤとする）を供給し、配線ＬＢＬをＶＤＤよりも低い電位（ここでは、例えばＶＳＳとする）にプリチャージし、かつ配線ＬＢＬを電気的に浮遊状態した後に、配線ＲＷＬに高レベル電位を供給すればよい。これにより、トランジスタＭ４のそれぞれがオン状態となる。トランジスタＭ３がオン状態になっているとき、配線ＬＢＬの電位は、トランジスタＭ３がオフ状態になるまで、上昇する。トランジスタＭ３がオフ状態となるときの配線ＬＢＬの電位は、容量Ｃ３の第１端子に書き込まれた電位に応じて決まるため、配線ＬＢＬの電位を読み出すことによって、回路ＭＣに書き込まれた情報を取得することができる。また、上記とは異なる読み出し方法としては、例えば、配線ＣＶＬに低レベル電位（ここでは、例えばＶＳＳとする）を供給し、配線ＬＢＬをＶＳＳよりも高い定電圧（ここでは、例えばＶＤＤ）にプリチャージし、かつ配線ＲＷＬに高レベル電位を供給すればよい。このとき、トランジスタＭ３のソース－ゲート電圧をトランジスタＭ３のしきい値電圧よりも高くなることで、トランジスタＭ３はオン状態になる。トランジスタＭ３及びトランジスタＭ４のそれぞれがオン状態となるとき、配線ＬＢＬの電位は、トランジスタＭ３がオフ状態になるまで、低下する。トランジスタＭ３がオフ状態となるときの配線ＬＢＬの電位は、容量Ｃ３の第１端子に書き込まれた電位に応じて決まるため、配線ＬＢＬの電位を読み出すことによって、回路ＭＣに書き込まれた情報を取得することができる。また、上記とは異なる読み出し方法としては、例えば、トランジスタＭ３が飽和領域で動作するような範囲で、トランジスタＭ３のソース、ドレイン、ゲートのそれぞれに電圧を与えてもよい。トランジスタＭ３が飽和領域で動作する場合、トランジスタＭ３に流れる電流は、ゲート－ソース間電圧によって決まり、ソース－ドレイン間電圧にあまり依存しない。このため、トランジスタＭ３のソース、ドレイン、ゲートのそれぞれに適切な電圧を与えて、トランジスタＭ３を介して流れる電流を読み出すことでも回路ＭＣに書き込まれた情報を取得することができる。
なお、本発明の一態様の記憶装置に係る回路ＭＣは、図３Ａ乃至図３Ｆのそれぞれの回路ＭＣの構成に限定されない。本発明の一態様の記憶装置に係る回路ＭＣは、例えば、図３Ａ乃至図３Ｆから選ばれた一の回路ＭＣの構成を、状況に応じて変更したものとしてもよい。例えば、図３Ｅ及び図３Ｆに示す回路ＭＣにおいて、それぞれ図３Ｇ及び図３Ｈに示す通り、配線ＬＢＬと配線ＷＢＬとを、１本の配線として、配線ＬＢＬにまとめてもよい。
＜＜参照セル部ＲＦＣ、及び参照セル部ＲＦＣＢ＞＞
次に、図１の記憶装置１００に含まれている、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］、及び参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［３］について説明する。
図４Ａは、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］、及び参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［３］に適用できる回路の構成例を示している。なお、図４Ａでは、図２Ａと同様に、識別用の［ ］を省略して、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］を参照セル部ＲＦＣと記載し、参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［３］を参照セル部ＲＦＣＢと記載し、配線ＲＢＬ［１］乃至配線ＲＢＬ［３］を配線ＲＢＬと記載し、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］を配線ＲＢＬＢと記載している。
また、以下では、図４Ａに示す回路構成を参照セル部ＲＦＣとして説明する。なお、参照セル部ＲＦＣＢは参照セル部ＲＦＣと同様の構成とすることができるため、参照セル部ＲＦＣＢについての説明は、以下の参照セル部ＲＦＣの記載を参酌する。また、その場合、以下の説明において、配線ＲＢＬを配線ＲＢＬＢに置き換えればよい。
参照セル部ＲＦＣは、一例として、参照セルＶＣ［１］乃至参照セルＶＣ［３］を有する。
参照セルＶＣ［１］は、一例として、トランジスタＭ８と、トランジスタＭ９と、容量Ｃ５と、を有する。トランジスタＭ８の第１端子は、容量Ｃ５の第１端子と、トランジスタＭ９の第２端子と、に電気的に接続され、トランジスタＭ８の第２端子は、配線ＲＢＬに電気的に接続され、トランジスタＭ８のゲートは、配線ＣＲＬ［１］に電気的に接続されている。トランジスタＭ９の第２端子は、配線ＶＲＬ［１］に電気的に接続され、トランジスタＭ９のゲートは、配線ＣＷＬ［１］に電気的に接続されている。容量Ｃ５の第２端子は、配線ＶＥＲ［１］に電気的に接続されている。
トランジスタＭ８、及びトランジスタＭ９のそれぞれは、例えば、トランジスタＭ１に適用可能なトランジスタを用いることができる。また、トランジスタＭ８、及びトランジスタＭ９は、例えば、トランジスタＭ１と同様に、トランジスタ以外の電気的なスイッチ、又は機械的なスイッチに置き換えることができる。
配線ＣＲＬ［１］は、トランジスタＭ８のオン状態とオフ状態を切り替えるために、高レベル電位、又は低レベル電位を供給する配線として機能する。
配線ＣＷＬ［１］は、トランジスタＭ９のオン状態とオフ状態を切り替えるために、高レベル電位、又は低レベル電位を供給する配線として機能する。
配線ＶＥＲ［１］は、定電圧を供給する配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位、高レベル電位などとすることができる。また、例えば、配線ＣＶＬには、定電圧でなく、パルス信号が供給されていてもよい。
配線ＶＲＬ［１］は、定電圧を供給する配線として機能する。当該定電圧としては、例えば、記憶装置１００の回路ＭＣに保持されている４値の情報を示す電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１を読み出すためのしきい値電圧とすることができる。ここでは、例えば、配線ＶＲＬ［１］は、定電圧である第１しきい値電圧Ｖｔｈ［１］を供給する配線とする。また、Ｖｔｈ［１］は、Ｖ００より高くＶ０１より低い電位とする。
参照セルＶＣ［１］は、第１しきい値電圧であるＶｔｈ［１］を保持する機能を有する。参照セルＶＣ［１］にＶｔｈ［１］を保持する方法としては、例えば、配線ＣＲＬ［１］に低レベル電位を供給して、トランジスタＭ８をオフ状態にし、配線ＣＷＬ［１］に高レベル電位を供給して、トランジスタＭ９をオン状態にして、配線ＶＲＬ［１］と容量Ｃ５の第１端子との間を導通状態にすればよい。これにより、容量Ｃ５の第１端子に、配線ＶＲＬ［１］から供給されるＶｔｈ［１］を書き込むことができる。また、容量Ｃ５の第１端子にＶｔｈ［１］の書き込みが終わった後は、配線ＣＷＬ［１］に低レベル電位を供給して、トランジスタＭ９をオフ状態にすることで、容量Ｃ５の第１端子にＶｔｈ［１］を保持することができる。
また、参照セルＶＣ［１］は、容量Ｃ５の第１端子に充電した電荷を、所定のタイミングで配線ＲＢＬに流すことができる。具体的には、例えば、容量Ｃ５の第１端子にＶｔｈ［１］を保持した後に、当該タイミングで配線ＣＲＬ［１］に高レベル電位を供給して、トランジスタＭ８をオン状態にすればよい。これにより、配線ＲＢＬには、容量Ｃ５の第１端子に充電した電荷が流れるため、配線ＲＢＬの電位を変化させることができる。
参照セルＶＣ［２］及び参照セルＶＣ［３］は、参照セルＶＣ［１］と同様の構成となっているが、接続されている配線が参照セルＶＣ［１］と異なっている。参照セルＶＣ［２］において、トランジスタＭ８のゲートには、配線ＣＲＬ［２］が電気的に接続され、トランジスタＭ９のゲートには、配線ＣＷＬ［２］が電気的に接続され、トランジスタＭ９の第２端子には、配線ＶＲＬ［２］が電気的に接続され、容量Ｃ５の第２端子には、配線ＶＥＲ［２］が電気的に接続されている。また、参照セルＶＣ［３］において、トランジスタＭ８のゲートには、配線ＣＲＬ［３］が電気的に接続され、トランジスタＭ９のゲートには、配線ＣＷＬ［３］が電気的に接続され、トランジスタＭ９の第２端子には、配線ＶＲＬ［３］が電気的に接続され、容量Ｃ５の第２端子には、配線ＶＥＲ［３］が電気的に接続されている。
配線ＣＲＬ［２］及び配線ＣＲＬ［３］については、配線ＣＲＬ［１］の記載を参酌し、配線ＣＷＬ［２］及び配線ＣＷＬ［３］については配線ＣＷＬ［１］の記載を参酌し、配線ＶＥＲ［２］及び配線ＶＥＲ［３］については、配線ＶＥＲ［１］の記載を参酌する。
配線ＶＲＬ［２］は、配線ＶＲＬ［１］と同様に、例えば、記憶装置１００の回路ＭＣに保持されている４値の情報を示す電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１を読み出すためのしきい値電圧を供給する配線として機能する。ここでは、例えば、配線ＶＲＬ［２］は、定電圧である第２しきい値電圧Ｖｔｈ［２］を供給する配線とする。また、第２しきい値電圧Ｖｔｈ［２］は、Ｖ０１より高くＶ１０より低い電位とする。
つまり、参照セルＶＣ［２］は、容量Ｃ５の第１端子にＶｔｈ［２］を保持することができ、かつ容量Ｃ５の第１端子に充電した電荷を、所定のタイミングで配線ＲＢＬに流して、配線ＲＢＬの電位を変化させることができる。
配線ＶＲＬ［３］は、配線ＶＲＬ［１］及び配線ＶＲＬ［２］と同様に、例えば、記憶装置１００の回路ＭＣに保持されている４値の情報を示す電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１を読み出すためのしきい値電圧を供給する配線として機能する。ここでは、例えば、配線ＶＲＬ［３］は、定電圧である第３しきい値電圧Ｖｔｈ［３］を供給する配線とする。また、第３しきい値電圧Ｖｔｈ［３］は、Ｖ１０より高くＶ１１より低い電位とする。
つまり、参照セルＶＣ［３］は、容量Ｃ５の第１端子にＶｔｈ［３］を保持することができ、かつ容量Ｃ５の第１端子に充電した電荷を、所定のタイミングで配線ＲＢＬに流して、配線ＲＢＬの電位を変化させることができる。
参照セル部ＲＦＣは、参照セルＶＣ［１］乃至参照セルＶＣ［３］を有するため、参照セル部ＲＦＣは、参照セルＶＣ［１］乃至参照セルＶＣ［３］が有する機能によって、配線ＲＢＬの電位を、Ｖｔｈ［１］乃至Ｖｔｈ［３］のいずれか一に応じた電位に変化させることができる。
なお、配線ＶＲＬ［１］乃至配線ＶＲＬ［３］は、それぞれ第１乃至第３しきい値電圧を供給する配線でなく、例えば、それぞれ第１乃至第３しきい値電圧に応じた電圧を供給する配線としてもよい。
なお、本発明の一態様の記憶装置に係る参照セル部ＲＦＣは、図４Ａの参照セル部ＲＦＣの構成に限定されない。本発明の一態様の記憶装置に係る参照セル部ＲＦＣは、例えば、図４Ａの参照セル部ＲＦＣの構成を、状況に応じて変更したものとしてもよい。
例えば、図４Ｂに示す通り、図４Ａの参照セル部ＲＦＣと比較して、トランジスタＭ９及び容量Ｃ５を有さない構成としてもよい。図４Ｂの参照セル部ＲＦＣにおいて、参照セルＶＣ［１］乃至参照セルＶＣ［３］のそれぞれのトランジスタＭ８の第２端子は、配線ＶＲＬ［１］乃至配線ＶＲＬ［３］に電気的に接続されている。このため、図４Ｂの参照セル部ＲＦＣは、配線ＣＲＬ［１］乃至配線ＣＲＬ［３］のいずれか一に高レベル電位を供給し、残りの配線に低レベル電位を供給することによって、配線ＲＢＬの電位をＶｔｈ［１］乃至Ｖｔｈ［３］のいずれか一にすることができる。また、図４Ｂの参照セル部ＲＦＣは、図４Ａの参照セル部ＲＦＣよりも回路素子が少ないため、回路面積の縮小化を図ることができる。
また、本発明の一態様の記憶装置に係る参照セル部ＲＦＣは、例えば、図４Ｃに示す通り、参照セルＶＣ［ｉ］（ｉは１以上３以下の整数である。）を有する構成としてもよい。図４Ｃは、参照セル部ＲＦＣ［ｉ］（参照セル部ＲＦＣＢ［ｉ］）の回路構成の例を示しており、図４Ｃに記載されている参照セルＶＣ［ｉ］、配線ＲＢＬ［ｉ］、配線ＶＲＬ［ｉ］、配線ＣＲＬ［ｉ］、配線ＶＥＲ［ｉ］、配線ＣＷＬ［ｉ］のそれぞれの［ｉ］は、参照セル部ＲＦＣ［ｉ］の［ｉ］と同一の数とすることができる。例えば、図４Ｃの参照セル部ＲＦＣ［ｉ］を図１の記憶装置１００の参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］に適用することで、参照セル部ＲＦＣ［１］が参照セルＶＣ［１］を有するため、配線ＲＢＬ［１］の電位をＶｔｈ［１］に応じた電位に変化させることができ、参照セル部ＲＦＣ［２］が参照セルＶＣ［２］を有するため、配線ＲＢＬ［２］の電位をＶｔｈ［２］に応じた電位に変化させることができ、参照セル部ＲＦＣ［３］が参照セルＶＣ［３］を有するため、配線ＲＢＬ［３］の電位を、Ｖｔｈ［３］に応じた電位に変化させることができる。また、図４Ｃの参照セル部ＲＦＣ［ｉ］は、図４Ｂと同様に、図４Ａの参照セル部ＲＦＣよりも配線及び回路素子が少ないため、回路面積の縮小化を図ることができる。また、図４Ｃの参照セル部ＲＦＣ［ｉ］は、図４Ａの参照セル部ＲＦＣよりも配線を少なくすることができるため、配線への電位の供給に必要な消費電力を低減することができる。
＜＜回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、及び回路ＲＣＲＢ＞＞
次に、図１の記憶装置に含まれている、回路ＲＣ［１］乃至回路ＲＣ［３］、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］について説明する。
図５Ａは、回路ＲＣと、回路ＲＣＲと、回路ＲＣＢと、回路ＲＣＲＢと、のそれぞれの構成例を示している。なお、図５Ａでは、回路ＲＣと、回路ＲＣＲと、回路ＲＣＢと、回路ＲＣＲＢと、のそれぞれの電気的な接続を説明するため、センスアンプＳＡも図示している。
図５Ａに示す、回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、図１の回路ＲＣ［１］、回路ＲＣＲ［１］、回路ＲＣＢ［１］、回路ＲＣＲＢ［１］に適用することができる回路構成例の一例である。また、図５Ａの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、同様に、図１の回路ＲＣ［２］、回路ＲＣＲ［２］、回路ＲＣＢ［２］、回路ＲＣＲＢ［２］に適用することができる。また、図５Ａの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、同様に、図１の回路ＲＣ［３］、回路ＲＣＲ［３］、回路ＲＣＢ［３］、回路ＲＣＲＢ［３］に適用することができる。そのため、図５Ａでは、図２Ａと同様に、識別用の［ ］を省略して、回路ＲＣ［１］乃至回路ＲＣ［３］を回路ＲＣと記載し、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］を回路ＲＣＲと記載し、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］を回路ＲＣＢと記載し、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］を回路ＲＣＲＢと記載している。また、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］をセンスアンプＳＡと記載し、配線ＬＢＬ［１］乃至配線ＬＢＬ［３］を配線ＬＢＬと記載し、配線ＲＢＬ［１］乃至配線ＲＢＬ［３］を配線ＲＢＬと記載し、配線ＬＢＬＢ［１］乃至配線ＬＢＬＢ［３］を配線ＬＢＬＢと記載し、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］を配線ＲＢＬＢと記載している。
回路ＲＣは、一例として、トランジスタＭ１０と、スイッチＩＳと、を有する。トランジスタＭ１０の第１端子は、配線ＧＢＬに電気的に接続され、トランジスタＭ１０の第２端子は、配線ＳＬに電気的に接続され、トランジスタＭ１０のゲートは、スイッチＩＳの第１端子と、配線ＬＢＬと、に電気的に接続されている。スイッチＩＳの第２端子は、配線ＩＰに電気的に接続されている。
配線ＩＰは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。特に、配線ＩＰは、配線ＬＢＬに初期化用の電位を供給する配線として、また、トランジスタＭ１０をオフ状態にするための電位を供給する配線として、機能する。ところで、図５Ａにおいて、トランジスタＭ１０はｎチャネル型トランジスタとして図示しているが、ｐチャネル型トランジスタとしてもよい。この場合、配線ＩＰが供給する定電圧は、例えば、高レベル電位とするのが好ましい。
配線ＳＬは、回路ＲＣに、定電圧を供給するための配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
また、回路ＲＣＲは、一例として、トランジスタＭ１１と、スイッチＩＳＲと、を有する。トランジスタＭ１１の第１端子は、配線ＧＢＬに電気的に接続され、トランジスタＭ１１の第２端子は、配線ＳＲＬに電気的に接続され、トランジスタＭ１１のゲートは、スイッチＩＳＲの第１端子と、配線ＲＢＬと、に電気的に接続されている。スイッチＩＳＲの第２端子は、配線ＩＰＲに電気的に接続されている。
配線ＩＰＲは、配線ＩＰと同様に、例えば、接地電位、低レベル電位などの定電圧を供給する配線として機能する。特に、配線ＩＰＲは、配線ＲＢＬに初期化用の電位を供給する配線として、また、トランジスタＭ１１をオフ状態にするための電位を供給する配線として、機能する。ところで、図５Ａにおいて、トランジスタＭ１１はｎチャネル型トランジスタとして図示しているが、ｐチャネル型トランジスタとしてもよい。この場合、配線ＩＰＲが供給する定電圧は、例えば、高レベル電位とするのが好ましい。
配線ＳＲＬは、回路ＲＣＲに、定電圧を供給するための配線として機能する。当該定電圧としては、例えば、配線ＳＬが供給する定電圧と同様に、接地電位、低レベル電位などとすることができる。
回路ＲＣは、スイッチＩＳがオフ状態のときに、配線ＬＢＬから、セルアレイ部ＣＡＰの回路ＭＣ（又は回路ＭＣｒ）から読み出された情報（ここでは、例えば、電位とする。）を取得する機能を有する。また、このとき、回路ＲＣにおいて、配線ＬＢＬの当該情報に応じた電位は、トランジスタＭ１０のゲートに入力される。事前に、例えば、トランジスタＭ１０のゲートに当該電位が入力される前に、センスアンプＳＡなどを用いて、配線ＧＢＬに、配線ＳＬ及び配線ＳＲＬが与える電位よりも高い電位をプリチャージすることによって、配線ＧＢＬの電位は、最終的に、トランジスタＭ１０のゲートの電位（当該情報に応じた電位）と、配線ＳＬが与える定電圧と、に応じた電位に変化する。
また、配線ＬＢＬの電位を初期化する場合、スイッチＩＳをオン状態にして、配線ＬＢＬに配線ＩＰから初期化用の電位を与えればよい。また、このとき、トランジスタＭ１０はオフ状態となる。
つまり、図５Ａの回路ＲＣは、セルアレイ部ＣＡＰに含まれている回路ＭＣ（回路ＭＣｒ）が、読み出した情報を電位として配線ＬＢＬに出力する回路である場合に機能する。ここでいう回路ＭＣ（回路ＭＣｒ）の回路構成としては、例えば、図３Ａ、図３Ｅ乃至図３Ｈとすることができる。
図５Ａの回路ＲＣＢは、回路ＲＣと同様の構成としている。そのため、回路ＲＣＢについての説明は、回路ＲＣの記載を参酌する。また、回路ＲＣＢの場合、上記の回路ＲＣの説明において、トランジスタＭ１０をトランジスタＭ１０Ｂに置き換え、スイッチＩＳをスイッチＩＳＢに置き換え、配線ＬＢＬを配線ＬＢＬＢに置き換え、配線ＩＰを配線ＩＰＢに置き換え、配線ＳＬを配線ＳＬＢに置き換えればよい。
回路ＲＣＲは、スイッチＩＳＲがオフ状態のときに、配線ＲＢＬから、参照セル部ＲＦＣから送信された情報（ここでは、回路ＭＣ（回路ＭＣｒ）に保持された４値の情報を示す電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１を読み出すためのしきい値電圧）を取得する機能を有する。また、このとき、回路ＲＣＲにおいて、配線ＲＢＬの当該情報に応じた電位は、トランジスタＭ１１のゲートに入力される。事前に、例えば、トランジスタＭ１１のゲートに当該電位が入力される前に、センスアンプＳＡなどを用いて、配線ＧＢＬに、配線ＳＬ及び配線ＳＲＬが与える電位よりも高い電位をプリチャージすることによって、配線ＧＢＬの電位は、最終的に、トランジスタＭ１１のゲートの電位（当該情報に応じた電位）と、配線ＳＬが与える定電圧と、に応じた電位に変化する。
また、配線ＲＢＬの電位を初期化する場合、スイッチＩＳＲをオン状態にして、配線ＲＢＬに配線ＩＰＲから初期化用の電位を与えればよい。また、このとき、トランジスタＭ１１はオフ状態となる。
図５Ａの回路ＲＣＲＢは、回路ＲＣＲと同様の構成としている。そのため、回路ＲＣＲＢについての説明は、回路ＲＣＲの記載を参酌する。また、回路ＲＣＲＢの場合、上記の回路ＲＣＲの説明において、トランジスタＭ１１をトランジスタＭ１１Ｂに置き換え、スイッチＩＳＲをスイッチＩＳＲＢに置き換え、配線ＲＢＬを配線ＲＢＬＢに置き換え、配線ＩＰＲを配線ＩＰＲＢに置き換え、配線ＳＬＲを配線ＳＬＲＢに置き換え、配線ＧＢＬを配線ＧＢＬＢに置き換えればよい。
また、トランジスタＭ１０、トランジスタＭ１１、トランジスタＭ１０Ｂ、トランジスタＭ１１Ｂのそれぞれは、例えば、トランジスタＭ１に適用可能なトランジスタを用いることができる。また、トランジスタＭ１０、トランジスタＭ１１、トランジスタＭ１０Ｂ、トランジスタＭ１１Ｂは、例えば、トランジスタＭ１と同様に、トランジスタ以外の電気的なスイッチ、又は機械的なスイッチに置き換えることができる。
また、スイッチＩＳ、スイッチＩＳＲ、スイッチＩＳＢ、スイッチＩＳＲＢのそれぞれは、例えば、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、スイッチＳＷＢ［２］と同様のスイッチを用いることができる。
なお、本発明の一態様の記憶装置に係る回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、図５Ａの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢに限定されない。本発明の一態様の記憶装置に係る回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢの回路構成は、状況に応じて変更してもよい。例えば、回路ＲＣ、回路ＲＣＢは、図５Ｂに示す通りに、変更することができる。図５Ｂの回路ＲＣは、図５Ａの回路ＲＣに負荷ＬＥを加えた回路構成となっており、図５Ｂの回路ＲＣＢは、図５Ａの回路ＲＣＢに負荷ＬＥＢを加えた回路構成となっている。
負荷ＬＥ、及び負荷ＬＥＢとしては、例えば、抵抗、容量、電流電圧変換回路などを用いることができる。
図５Ｂの回路ＲＣは、スイッチＩＳがオフ状態のときに、配線ＬＢＬから、セルアレイ部ＣＡＰの回路ＭＣ（又は回路ＭＣｒ）から読み出された情報（ここでは、例えば、電流とする。）を取得する機能を有する。また、このとき、回路ＲＣにおいて、配線ＬＢＬの当該情報に応じた電流は、負荷ＬＥによって、電圧に変換される。このため、トランジスタＭ１０のゲートには、当該電流と負荷ＬＥに応じた電位が入力される。事前に、例えば、トランジスタＭ１０のゲートに当該電位が入力される前に、センスアンプＳＡなどを用いて、配線ＧＢＬに、配線ＳＬ及び配線ＳＲＬが与える電位よりも高い電位をプリチャージすることによって、配線ＧＢＬの電位は、最終的に、トランジスタＭ１０のゲートの電位（当該情報に応じた電位）と、配線ＳＬが与える定電圧と、に応じた電位に変化する。
また、配線ＬＢＬの電位を初期化する場合、図５Ａと同様に、スイッチＩＳをオン状態にして、配線ＬＢＬに配線ＩＰから初期化用の電位を与えればよい。また、このとき、トランジスタＭ１０はオフ状態となる。
つまり、図５Ｂの回路ＲＣは、セルアレイ部ＣＡＰに含まれている回路ＭＣ（回路ＭＣｒ）が、読み出した情報を電流として出力する回路である場合に機能する。ここでいう回路ＭＣ（回路ＭＣｒ）の回路構成としては、例えば、図３Ｂ乃至図３Ｈとすることができる。
また、例えば、図５Ａの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、図６Ａに示す通りに、変更することができる。なお、図６Ａでは、回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、及び回路ＲＣＲＢによって異なる符号については括弧内に記載している。
図６Ａの回路ＲＣ（回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢ）は、トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）と、トランジスタＭ１２乃至トランジスタＭ１４と、を有する。なお、場合によっては、例えば、トランジスタＭ１４は回路ＲＣ（回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢ）に設けなくてもよい。
トランジスタＭ１２の第１端子は、配線ＳＬ（配線ＳＬＲ、配線ＳＬＢ、配線ＳＲＬＢ）に電気的に接続され、トランジスタＭ１２の第２端子は、トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）の第１端子に電気的に接続され、トランジスタＭ１２のゲートは、配線ＲＥに電気的に接続されている。トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）の第２端子は、トランジスタＭ１４の第１端子に電気的に接続され、トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）のゲートは、トランジスタＭ１３の第１端子と、配線ＬＢＬ（配線ＲＢＬ、配線ＬＢＬＢ、配線ＲＢＬＢ）と、に電気的に接続されている。トランジスタＭ１３のゲートは、配線ＷＥに電気的に接続されている。トランジスタＭ１４の第２端子は、トランジスタＭ１３の第２端子と、配線ＧＢＬ（配線ＧＢＬＢ）と、に電気的に接続され、トランジスタＭ１４のゲートは、配線ＭＵＸに電気的に接続されている。
図６Ａの回路は、配線ＷＥに高レベル電位を入力して、トランジスタＭ１３をオン状態にすることで、配線ＬＢＬ（配線ＲＢＬ、配線ＬＢＬＢ、配線ＲＢＬＢ）と配線ＧＢＬ（配線ＧＢＬＢ）とを導通状態にすることができる。このとき、例えば、センスアンプＳＡが、配線ＧＢＬと配線ＧＢＬＢとの電位を平準化した際に、配線ＧＢＬからトランジスタＭ１４及びトランジスタＭ１３を介して、配線ＬＢＬに、平準化用の電位（例えば、後述するＶＩＮＩなど）をプリチャージすることができる。つまり、図６Ａの回路は、図５Ａ及び図５Ｂで説明した、初期化用の電位を与える配線ＩＰ、配線ＩＰＲ、配線ＩＰＢ、配線ＩＰＲＢの役割を、配線ＧＢＬ（配線ＧＢＬＢ）が行う構成となっている。また、例えば、図３Ａの回路ＭＣにおいて、データの読み出し時にデータが読み出し破壊されたとき、トランジスタＭ１４をオン状態にすることによって、センスアンプＳＡによって増幅された、配線ＧＢＬ（配線ＧＢＬＢ）の電位を、元のデータとして回路ＭＣに書き戻すことができる。
また、例えば、図５Ａの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれは、図６Ｂに示す通りに、変更することができる。なお、図６Ｂでは、図４Ａと同様に、回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、及び回路ＲＣＲＢによって異なる符号については括弧内に記載している。
図６Ｂの回路ＲＣ（回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢ）は、図４Ａと同様に、トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）と、トランジスタＭ１２乃至トランジスタＭ１４と、を有する。
図６Ｂの回路ＲＣ（回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢ）は、図６Ａにおいて、トランジスタＭ１３の第２端子の電気的な接続先を、トランジスタＭ１４の第２端子（配線ＧＢＬ）から、トランジスタＭ１０（トランジスタＭ１０Ｂ、トランジスタＭ１１、トランジスタＭ１１Ｂ）の第２端子（トランジスタＭ１４の第１端子）に変更した構成となっている。
次に、図６Ｂの回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、及び回路ＲＣＲＢの動作例について説明する。なお、以下では、例えば、図６Ｂの回路を回路ＲＣとして説明する。
初めに、配線ＷＥと、配線ＭＵＸと、に高レベル電位が入力され、配線ＲＥに低レベル電位が入力される。これにより、トランジスタＭ１３とトランジスタＭ１４がオン状態となり、トランジスタＭ１２がオフ状態となる。このとき、配線ＧＢＬと、配線ＬＢＬと、のそれぞれに所定の電位をプリチャージする。例えば、センスアンプＳＡがイコライズを行って、配線ＧＢＬから、トランジスタＭ１４とトランジスタＭ１３とを介して、配線ＬＢＬに、イコライズ用の電位（例えば、後述するＶＩＮＩなど）をプリチャージすればよい。
その後、配線ＭＵＸに低レベル電位が入力され、配線ＲＥに高レベル電位が入力される。これにより、トランジスタＭ１４はオフ状態となり、トランジスタＭ１２はオン状態となる。ここで、配線ＳＬが与える電位を低レベル電位としてＶＳＳとし、トランジスタＭ１０のゲートの電位をＶＧとし、トランジスタＭ１０のしきい値電圧をＶＴＨとする。このとき、トランジスタＭ１０におけるゲート－ソース間電圧はＶＧ－ＶＳＳであり、ＶＧ－ＶＳＳはＶＴＨよりも高い電圧であるとする。配線ＬＢＬと配線ＳＬとは、トランジスタＭ１３とトランジスタＭ１０とトランジスタＭ１２とを介して、導通状態となっているため、配線ＬＢＬの電位は時間経過で低下する。具体的には、トランジスタＭ１０において、ゲート－ソース間電圧ＶＧ－ＶＳＳがＶＴＨと等しくなったときに、トランジスタＭ１０はオフ状態となるため、トランジスタＭ１０がオフ状態になるまでゲートの電位が低下していく。つまり、トランジスタＭ１０がオフ状態となるとき、トランジスタＭ１０のゲートの電位はＶＴＨ＋ＶＳＳとなる。
その後、配線ＲＥに低レベル電位が入力され、配線ＷＥに低レベル電位が入力される。これにより、トランジスタＭ１２と、トランジスタＭ１３と、はオフ状態となる。以上の動作によって、トランジスタＭ１０のしきい値電圧のばらつきを補正することができる。トランジスタＭ１０のしきい値電圧のばらつきを補正することによって、回路ＭＣに保持された情報を正確に読み出すことができる。
＜＜センスアンプＳＡ＞＞
図５Ａ及び図５ＢのセンスアンプＳＡは、配線ＧＢＬの電位と、配線ＧＢＬＢの電位を比較して、その比較結果に応じて、配線ＧＢＬの電位又は配線ＧＢＬＢの電位の一方を高レベル電位に変動させ、かつ配線ＧＢＬの電位又は配線ＧＢＬＢの電位の他方を低レベル電位に変動させる機能を有する。また、センスアンプＳＡは、配線ＧＢＬ及び配線ＧＢＬＢを所定の電位にイコライズする機能を有する。なお、回路ＲＣ、又は回路ＲＣＢによって、セルアレイ部ＣＡＰ（セルアレイ部ＣＡＰＢ）から情報を読み出す前の動作として、イコライズの機能を用いて、配線ＧＢＬ及び配線ＧＢＬＢに所定の電位をプリチャージしてもよい。同様に、回路ＲＣＲ、又は回路ＲＣＲＢによって、参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）からしきい値電圧に応じた電位を読み出す前の動作として、イコライズの機能を用いて、配線ＧＢＬ及び配線ＧＢＬＢに所定の電位をプリチャージしてもよい。また、センスアンプＳＡの駆動するタイミングは、記憶装置１００の動作に応じて適宜決めることができる。
例えば、センスアンプＳＡの一例としては、図７に示す回路構成とすることができる。なお、図７には、センスアンプＳＡとの電気的な接続を示すため、配線ＧＢＬと、配線ＧＢＬＢと、も図示している。
図７のセンスアンプＳＡは、トランジスタＴＲ１乃至トランジスタＴＲ３と、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、スイッチＳＷＡ１と、スイッチＳＷＡ２と、を有する。なお、スイッチＳＷＡ１と、スイッチＳＷＡ２と、のそれぞれは、例えば、制御端子に高レベル電位が入力されたときオン状態となり、制御端子に低レベル電位が入力されたときオフ状態となるスイッチとすることができる。
トランジスタＴＲ１乃至トランジスタＴＲ３の構成は、イコライザとして機能する。具体的には、配線ＥＱに高レベル電位を与えることで、トランジスタＴＲ１乃至トランジスタＴＲ３のそれぞれがオン状態となり、配線ＧＢＬと配線ＧＢＬＢのそれぞれの電位を平滑化することができる。また、このとき、配線ＶＱＬは、配線ＧＢＬと配線ＧＢＬＢのそれぞれの電位を平滑化するときに、配線ＧＢＬと配線ＧＢＬＢのそれぞれに電位を供給する配線として機能する。
トランジスタＴＲ１の第１端子は、配線ＧＢＬに電気的に接続され、トランジスタＴＲ２の第１端子は、配線ＧＢＬＢに電気的に接続されている。トランジスタＴＲ１の第２端子は、トランジスタＴＲ２の第２端子と、配線ＶＱＬに電気的に接続され、トランジスタＴＲ１のゲートは、トランジスタＴＲ２のゲートと、トランジスタＴＲ３のゲートと、配線ＥＱに電気的に接続されている。トランジスタＴＲ３の第１端子は、配線ＧＢＬに電気的に接続され、トランジスタＴＲ３の第２端子は、配線ＧＢＬＢに電気的に接続されている。
インバータ回路ＩＮＶ１の入力端子は、インバータ回路ＩＮＶ２の出力端子と、配線ＧＢＬと、に電気的に接続され、インバータ回路ＩＮＶ２の入力端子は、インバータ回路ＩＮＶ１の出力端子と、配線ＧＢＬＢと、に電気的に接続されている。スイッチＳＷＡ１の第１端子は、インバータ回路ＩＮＶ１の高電位入力端子と、インバータ回路ＩＮＶ２の高電位入力端子と、に電気的に接続され、スイッチＳＷＡ１の第２端子は、配線ＶＨＥに電気的に接続されている。スイッチＳＷＡ２の第１端子は、インバータ回路ＩＮＶ１の低電位入力端子と、インバータ回路ＩＮＶ２の低電位入力端子と、に電気的に接続され、スイッチＳＷＡ２の第２端子は、配線ＶＬＥに電気的に接続されている。スイッチＳＷＡ１の制御端子と、スイッチＳＷＡ２の制御端子と、は、配線ＡＣＬに電気的に接続されている。
配線ＶＨＥは、インバータ回路ＩＮＶ１及びインバータ回路ＩＮＶ２のそれぞれに高レベル電位を供給するための電源線として機能し、配線ＶＬＥは、インバータ回路ＩＮＶ１及びインバータ回路ＩＮＶ２のそれぞれに低レベル電位を供給する電源線として機能する。配線ＡＣＬは、スイッチＳＷＡ１とスイッチＳＷＡ２とのそれぞれをオン状態、オフ状態の切り替えを行うための信号を送信する配線として機能する。
図７において、配線ＡＣＬに高レベル電位を与えて、スイッチＳＷＡ１とスイッチＳＷＡ２とのそれぞれをオン状態にして、配線ＶＨＥからの高レベル電位と、配線ＶＬＥからの低レベル電位と、をインバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とに与えることで、センスアンプＳＡを活性化させることができる。また、配線ＡＣＬに低レベル電位を与えて、スイッチＳＷＡ１とスイッチＳＷＡ２とのそれぞれをオフ状態にして、配線ＶＨＥ及び配線ＶＬＥからインバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２への電源の供給を停止することで、センスアンプＳＡを不活性化させることができる。
なお、センスアンプＳＡに含まれているトランジスタＴＲ１乃至トランジスタＴＲ３、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２のそれぞれに含まれているトランジスタは、例えば、トランジスタＭ１に適用できるトランジスタとすることができる。特に、センスアンプＳＡに含まれているトランジスタＴＲ１乃至トランジスタＴＲ３、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２のそれぞれに含まれているトランジスタは、Ｓｉトランジスタとすることが好ましい。特に、Ｓｉトランジスタは、高い電界効果移動度と高い信頼性を備えるため、センスアンプＳＡの回路構成としてＳｉトランジスタを適用するのが好ましい。
なお、本発明の一態様の記憶装置に係るセンスアンプＳＡは、図７のセンスアンプＳＡに限定されない。本発明の一態様の記憶装置に係るセンスアンプの回路構成は、状況に応じて、図７のセンスアンプＳＡを変更した構成としてもよい。
＜動作例＞
ここでは、本発明の一態様の記憶装置の動作例について説明する。なお、当該記憶装置としては、一例として、図８に示す記憶装置１００Ａとする。
図８に示す記憶装置１００Ａは、図１の記憶装置１００において、セルアレイ部ＣＡＰ［１］に含まれている回路ＭＣとして図３Ａの回路ＭＣを適用し、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］として図４Ａの参照セル部ＲＦＣを適用し、回路ＲＣ［１］として図５Ａの回路ＲＣを適用し、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］として図５Ａの回路ＲＣＲＢを適用した構成となっている。
また、図８において、回路ＲＣ［１］、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］に記載している回路記号の符号及び配線の符号には、識別用の［ ］を付記している。
また、図８には、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、及びスイッチＳＷＢ［２］のそれぞれの制御端子に電気的に接続されている配線Ｓ１Ｌ、配線Ｓ２Ｌ、配線Ｓ１ＬＢ、及び配線Ｓ２ＬＢを図示している。なお、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、及びスイッチＳＷＢ［２］のそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、制御端子に低レベル電位が入力されたときにオフ状態となるものとする。
また、図８には、配線ＥＱと、配線ＡＣＬと、を図示している。配線ＥＱは、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］のそれぞれに電気的に接続され、配線ＡＣＬは、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］のそれぞれに電気的に接続されている。
図８に示すセンスアンプＳＡ［１］乃至センスアンプＳＡ［３］としては、図７のセンスアンプを適用したものとする。つまり、配線ＥＱはイコライズを有効又は無効にするための信号を送信するための配線として機能する。本動作例では、配線ＥＱに高レベル電位が入力されているとき、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］はイコライズを行うものとし、配線ＥＱに低レベル電位が入力されているとき、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］はイコライズが停止しているものとする。
また、配線ＡＣＬは、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］のそれぞれを活性化又は不活性化にするための信号を送信するための配線として機能する。なお、本動作例では、配線ＡＣＬに高レベル電位が入力されているとき、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］は活性化しているものとし、配線ＡＣＬに低レベル電位が入力されているとき、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］は不活性化しているものとする。
なお、図８において、回路ＲＣ［２］、回路ＲＣ［３］、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］の回路構成については、図示を省略している。
また、参照セル部ＲＦＣ［１］では参照セルＶＣ［１］のみ図示し、参照セル部ＲＦＣ［２］では参照セルＶＣ［２］のみ図示し、参照セル部ＲＦＣ［３］では参照セルＶＣ［３］のみ図示している。
また、回路ＲＣ［２］、及び回路ＲＣ［３］の回路構成は、例えば、回路ＲＣ［１］と同様とすることができるが、本動作例では、回路ＲＣ［２］の内部では、配線ＧＢＬ［２］への電流の供給、及び配線ＧＢＬ［２］からの電流の排出は行われないものとし、また、回路ＲＣ［３］の内部では、配線ＧＢＬ［３］への電流の供給、及び配線ＧＢＬ［３］からの電流の排出は行われないものとする。同様に、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］の回路構成は、例えば、回路ＲＣ［１］と同様とすることができるが、本動作例では、回路ＲＣＢ［１］の内部では、配線ＧＢＬＢ［１］への電流の供給、及び配線ＧＢＬＢ［１］からの電流の排出は行われないものとし、また、回路ＲＣＢ［２］の内部では、配線ＧＢＬＢ［２］への電流の供給、及び配線ＧＢＬＢ［２］からの電流の排出は行われないものとし、また、回路ＲＣＢ［３］の内部では、配線ＧＢＬＢ［３］への電流の供給、及び配線ＧＢＬＢ［３］からの電流の排出は行われないものとする。
また、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］の回路構成は、例えば、回路ＲＣＲＢ［１］乃至ＲＣＲＢ［３］と同様とすることができるが、本動作例では、回路ＲＣＲ［１］の内部では、配線ＧＢＬ［１］への電流の供給、及び配線ＧＢＬ［１］からの電流の排出は行われないものとし、回路ＲＣＲ［２］の内部では、配線ＧＢＬ［２］への電流の供給、及び配線ＧＢＬ［２］からの電流の排出は行われないものとし、また、回路ＲＣＲ［３］の内部では、配線ＧＢＬ［３］への電流の供給、及び配線ＧＢＬ［３］からの電流の排出は行われないものとする。
図９は、記憶装置１００Ａの動作例を示したタイミングチャートである。図９のタイミングチャートには、時刻Ｔ０１から時刻Ｔ０７までの間、及びその近傍における、配線ＷＲＬ、配線ＣＲＬ［１］乃至配線ＣＲＬ［３］、配線Ｓ１Ｌ、配線Ｓ２Ｌ、配線Ｓ１ＬＢ、配線Ｓ２ＬＢ、配線ＥＱ、配線ＡＣＬ、配線ＬＢＬ［１］、配線ＲＢＬＢ［１］、配線ＲＢＬＢ［２］、配線ＲＢＬＢ［３］、配線ＧＢＬ［１］、配線ＧＢＬ［２］、配線ＧＢＬ［３］、配線ＧＢＬＢ［１］、配線ＧＢＬＢ［２］、及び配線ＧＢＬＢ［３］のそれぞれの電位の変動を示している。なお、図９に記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。また、配線ＣＲＬ［１］乃至配線ＣＲＬ［３］は、本動作例では、同じタイミングで同じ電位の変動が起こるため、図９のタイミングチャートではまとめて記載している。また、同様に、配線Ｓ１Ｌと配線Ｓ２Ｌの組、配線Ｓ１ＬＢと配線Ｓ２ＬＢの組についてもまとめて記載している。
また、本動作例では、配線ＣＶＬ、配線ＩＰ［１］、配線ＩＰＲＢ［１］乃至配線ＩＰＲＢ［３］、配線ＶＥＲ［１］乃至配線ＶＥＲ［３］のそれぞれが与える定電圧をＶＳＳとする。また、配線ＶＲＬ［１］が与える定電圧を第１しきい値電圧Ｖｔｈ［１］とし、配線ＶＲＬ［２］が与える定電圧を第２しきい値電圧Ｖｔｈ［２］とし、配線ＶＲＬ［３］が与える定電圧を第３しきい値電圧Ｖｔｈ［３］とする。また、配線ＳＬ［１］、配線ＳＲＬＢ［１］乃至配線ＳＲＬＢ［３］のそれぞれが与える定電圧をＶＳＳとする。
時刻Ｔ０１より前の時刻において、回路ＭＣには、あらかじめ、４値の情報として電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１のいずれか一が記憶されている。そのため、配線ＷＲＬには低レベル電位が入力されて、トランジスタＭ１がオフ状態となっており、回路ＭＣの容量Ｃ１の第１端子に電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１のいずれか一が保持されている。
また、時刻Ｔ０１より前の時刻において、参照セルＶＣ［１］乃至参照セルＶＣ［３］のそれぞれには、あらかじめ、Ｖｔｈ［１］乃至Ｖｔｈ［３］が保持されているものとする。具体的には、参照セル部ＲＦＣ［１］において、配線ＣＷＬ［１］に高レベル電位が入力されて、トランジスタＭ９がオン状態となることで、配線ＶＲＬ［１］から容量Ｃ２の第１端子にＶｔｈ［１］が供給される。同様に、参照セル部ＲＦＣ［２］において、配線ＣＷＬ［２］に高レベル電位が入力されて、トランジスタＭ９がオン状態となることで、配線ＶＲＬ［２］から容量Ｃ２の第１端子にＶｔｈ［２］が供給される。また、参照セル部ＲＦＣ［３］において、配線ＣＷＬ［３］に高レベル電位が入力されて、トランジスタＭ９がオン状態となることで、配線ＶＲＬ［３］から容量Ｃ２の第１端子にＶｔｈ［３］が供給される。参照セルＶＣ［１］乃至参照セルＶＣ［３］のそれぞれにＶｔｈ［１］乃至Ｖｔｈ［３］が書き込まれた後に、配線ＣＷＬ［１］乃至配線ＣＷＬ［３］に低レベル電位を入力して、参照セルＶＣ［１］乃至参照セルＶＣ［３］のそれぞれのトランジスタＭ９をオフ状態にすることで、参照セルＶＣ［１］乃至参照セルＶＣ［３］のそれぞれの容量Ｃ２の第１端子にＶｔｈ［１］乃至Ｖｔｈ［３］を保持することができる。
また、時刻Ｔ０１より前の時刻において、配線ＬＢＬ［１］、及び配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］には、初期化用の電位としてＶＳＳがプリチャージされているものとする。具体的には、スイッチＩＳ［１］をオン状態にして、配線ＩＰ［１］から配線ＬＢＬ［１］にＶＳＳが供給され、スイッチＩＳＲＢ［１］乃至スイッチＩＳＲＢ［３］のそれぞれをオン状態にして、配線ＩＰＲＢ［１］乃至配線ＩＰＲＢ［３］のそれぞれから配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］にＶＳＳが供給される。配線ＬＢＬ［１］、及び配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］のそれぞれにＶＳＳが供給された後は、スイッチＩＳ［１］、及びスイッチＩＳＲＢ［１］乃至スイッチＩＳＲＢ［３］のそれぞれをオフ状態にして、配線ＬＢＬ［１］、及び配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］を電気的に浮遊状態にする。
また、配線ＬＢＬ［１］、及び配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］にＶＳＳをプリチャージすることにより、トランジスタＭ１０［１］、及びトランジスタＭ１１Ｂ［１］乃至トランジスタＭ１１Ｂ［３］がオフ状態となる。
また、時刻Ｔ０１より前の時刻において、配線Ｓ１Ｌ、配線Ｓ２Ｌ、配線Ｓ１ＬＢ、及び配線Ｓ２ＬＢのそれぞれには、高レベル電位が入力されている。そのため、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、及びスイッチＳＷＢ［２］のそれぞれはオン状態となる。また、これにより、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位は互いに等しくなり、同様に、配線ＧＢＬＢ［１］乃至配線ＧＢＬＢ［３］のそれぞれの電位は互いに等しくなる。
さらに、時刻Ｔ０１より前の時刻において、配線ＥＱに高レベル電位が入力され、配線ＡＣＬに低レベル電位が入力されている。このため、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］が不活性化となり、かつセンスアンプＳＡ［１］乃至センスアンプＳＡ［３］においてイコライズが行われる。具体的には、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］は、配線ＧＢＬ［１］と配線ＧＢＬＢ［１］の組、配線ＧＢＬ［２］と配線ＧＢＬＢ［２］の組、配線ＧＢＬ［３］と配線ＧＢＬＢ［３］の組のそれぞれをイコライズして、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］、及び配線ＧＢＬＢ［１］乃至配線ＧＢＬＢ［３］の電位を、ＶＩＮＩにする。なお、ＶＩＮＩは、ＶＳＳよりも高い電位とする。
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＥＱの電位が高レベル電位から低レベル電位に変動する。これにより、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］のイコライズが停止する。これによって、センスアンプＳＡ［１］から配線ＧＢＬ［１］及び配線ＧＢＬＢ［１］への電位ＶＩＮＩの供給が停止し、センスアンプＳＡ［２］から配線ＧＢＬ［２］及び配線ＧＢＬＢ［２］への電位ＶＩＮＩの供給が停止し、センスアンプＳＡ［３］から配線ＧＢＬ［３］及び配線ＧＢＬＢ［３］への電位ＶＩＮＩの供給が停止する。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＲＬに高レベル電位が入力される。これにより、回路ＭＣの容量Ｃ１の第１端子と、配線ＬＢＬ［１］と、の間が導通状態となるため、回路ＭＣから配線ＬＢＬ［１］に、回路ＭＣに保持された電位に応じた読み出し信号が出力される。具体的には、回路ＭＣの容量Ｃ１の第１端子の電位、及び配線ＬＢＬ［１］の電位が変化する。この電位の変動量は、回路ＭＣの容量Ｃ１の第１端子に保持されていた電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１によって異なる。回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ００、Ｖ０１、Ｖ１０、Ｖ１１のいずれか一であるとき、変動後の回路ＭＣの容量Ｃ１の第１端子の電位、及び変動後の配線ＬＢＬ［１］の電位をそれぞれＶ００－ΔＶ００、Ｖ０１－ΔＶ０１、Ｖ１０－ΔＶ１０、Ｖ１１－ΔＶ１１とする。また、図９のタイミングチャートでは、回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ００、Ｖ０１、Ｖ１０、Ｖ１１のそれぞれの場合における、配線ＬＢＬ［１］の電位の変化を図示している。具体的には、図９のタイミングチャートの配線ＬＢＬ［１］において、回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ１１であるとき、配線ＬＢＬ［１］の電位の変化を太い実線として記載し、また、回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ１０であるとき、配線ＬＢＬ［１］の電位の変化を太い二点鎖線として記載し、また、回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ０１であるとき、配線ＬＢＬ［１］の電位の変化を太い一点鎖線として記載し、また、回路ＭＣの容量Ｃ１の第１端子に保持されている電位がＶ００であるとき、配線ＬＢＬ［１］の電位の変化を太い破線として記載している。なお、ΔＶ００、ΔＶ０１、ΔＶ１０、ΔＶ１１のそれぞれは、配線ＬＢＬ［１］の周辺の寄生抵抗や寄生容量などに応じて決められる電位の変動量である。
さらに、このとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位ＶＩＮＩは、配線ＳＬ［１］の電位ＶＳＳと、トランジスタＭ１０［１］のゲートの電位（配線ＬＢＬ［１］の電位）と、に応じた電位まで低下する。配線ＬＢＬ［１］の電位がＶ００－ΔＶ００、Ｖ０１－ΔＶ０１、Ｖ１０－ΔＶ１０、Ｖ１１－ΔＶ１１のいずれか一であるとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］の電位をそれぞれＶＧＢＬ００、ＶＧＢＬ０１、ＶＧＢＬ１０、ＶＧＢＬ１１とする。なお、ＶＧＢＬ００、ＶＧＢＬ０１、ＶＧＢＬ１０、及びＶＧＢＬ１１のそれぞれの高さは、ＶＧＢＬ１１が一番低く、ＶＧＢＬ１０が二番目に低く、ＶＧＢＬ０１が二番目に高く、ＶＧＢＬ００が一番高い電位であるものとする。また、図９のタイミングチャートでは、配線ＬＢＬ［１］の電位がＶ００－ΔＶ００、Ｖ０１－ΔＶ０１、Ｖ１０－ΔＶ１０、Ｖ１１－ΔＶ１１のそれぞれの場合における、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］の電位の変化を図示している。具体的には、図９のタイミングチャートの配線ＧＢＬ［１］乃至配線ＧＢＬ［３］において、配線ＬＢＬ［１］の電位がＶ１１－ΔＶ１１であるとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位の変化を太い実線として記載し、また、配線ＬＢＬ［１］の電位がＶ１０－ΔＶ１０であるとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位の変化を太い二点鎖線として記載し、また、配線ＬＢＬ［１］の電位がＶ０１－ΔＶ０１であるとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位の変化を太い一点鎖線として記載し、また、配線ＬＢＬ［１］の電位がＶ００－ΔＶ００であるとき、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］のそれぞれの電位の変化を太い破線として記載している。
時刻Ｔ０３から時刻Ｔ０４までの間において、配線Ｓ１ＬＢ及び配線Ｓ２ＬＢに低レベル電位が入力される。これによって、スイッチＳＷＢ［１］及びスイッチＳＷＢ［２］がオフ状態となり、配線ＧＢＬＢ［１］と配線ＧＢＬＢ［２］との間、及び配線ＧＢＬＢ［２］と配線ＧＢＬＢ［３］との間、が非導通状態となる。
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＣＲＬ［１］乃至配線ＣＲＬ［３］のそれぞれに高レベル電位が入力される。これによって、参照セルＶＣ［１］の容量Ｃ２の第１端子と、配線ＲＢＬＢ［１］と、の間が導通状態になり、参照セルＶＣ［２］の容量Ｃ２の第１端子と、配線ＲＢＬＢ［２］と、の間が導通状態になり、参照セルＶＣ［３］の容量Ｃ２の第１端子と、配線ＲＢＬＢ［３］と、の間が導通状態になる。そのため、参照セルＶＣ［１］から配線ＲＢＬＢ［１］に、Ｖｔｈ［１］に応じた信号が出力され、参照セルＶＣ［２］から配線ＲＢＬＢ［２］に、Ｖｔｈ［２］に応じた信号が出力され、参照セルＶＣ［３］から配線ＲＢＬＢ［３］に、Ｖｔｈ［３］に応じた信号が出力される。具体的には、参照セルＶＣ［１］の容量Ｃ２の第１端子の電位、及び配線ＲＢＬＢ［１］の電位が変化し、参照セルＶＣ［２］の容量Ｃ２の第１端子の電位、及び配線ＲＢＬＢ［２］の電位が変化し、参照セルＶＣ［３］の容量Ｃ２の第１端子の電位、及び配線ＲＢＬＢ［３］の電位が変化する。このとき、参照セルＶＣ［１］の容量Ｃ２の第１端子の電位は、Ｖｔｈ［１］からＶｔｈ［１］－ΔＶｔｈ［１］に変化し、参照セルＶＣ［２］の容量Ｃ２の第１端子の電位は、Ｖｔｈ［２］からＶｔｈ［２］－ΔＶｔｈ［２］に変化し、参照セルＶＣ［３］の容量Ｃ２の第１端子の電位は、Ｖｔｈ［３］からＶｔｈ［３］－ΔＶｔｈ［３］に変化するものとする。このため、配線ＲＢＬＢ［１］の電位はＶＳＳからＶｔｈ［１］－ΔＶｔｈ［１］に変化し、配線ＲＢＬＢ［２］の電位はＶＳＳからＶｔｈ［２］－ΔＶｔｈ［２］に変化し、Ｖｔｈ［３］－ΔＶｔｈ［３］に変化する。なお、ΔＶｔｈ［１］乃至ΔＶｔｈ［３］のそれぞれは、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］の周辺の寄生抵抗や寄生容量などに応じて決められる電位の変動量である。
このとき、配線ＧＢＬＢ［１］乃至配線ＧＢＬＢ［３］のそれぞれの電位ＶＩＮＩは、配線ＳＲＬＢ［１］乃至配線ＳＲＬＢ［３］の電位ＶＳＳと、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［３］の電位と、に応じた電位まで低下する。ここでは、配線ＧＢＬＢ［１］乃至配線ＧＢＬＢ［３］のそれぞれの電位は、ＶｔｈＲＦ［１］、ＶｔｈＲＦ［２］、ＶｔｈＲＦ［３］に変化するものとする。つまり、ＶｔｈＲＦ［１］は、トランジスタＭ１１Ｂ［１］のゲートの電位であるＶｔｈ［１］－ΔＶｔｈ［１］に応じた電位であり、ＶｔｈＲＦ［２］は、トランジスタＭ１１Ｂ［２］のゲートの電位であるＶｔｈ［２］－ΔＶｔｈ［２］に応じた電位であり、ＶｔｈＲＦ［３］は、トランジスタＭ１１Ｂ［３］のゲートの電位であるＶｔｈ［３］－ΔＶｔｈ［３］に応じた電位である。さらに換言すると、ＶｔｈＲＦ［１］は、第１しきい値電圧Ｖｔｈ［１］に応じた電位であり、ＶｔｈＲＦ［２］は、第２しきい値電圧Ｖｔｈ［２］に応じた電位であり、ＶｔｈＲＦ［３］は、第３しきい値電圧Ｖｔｈ［３］に応じた電位である、ということができる。
ここで、ＶｔｈＲＦ［１］は、ＶＧＢＬ００よりも低く、ＶＧＢＬ０１よりも高い電位となるものとする。また、ＶｔｈＲＦ［２］は、ＶＧＢＬ０１よりも低く、ＶＧＢＬ１０よりも高い電位となるものとする。また、ＶｔｈＲＦ［３］は、ＶＧＢＬ１０よりも低く、ＶＧＢＬ１１よりも高い電位とするものとする。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線Ｓ１Ｌ及び配線Ｓ２Ｌに低レベル電位が入力される。これによって、スイッチＳＷ［１］及びスイッチＳＷ［２］がオフ状態となり、配線ＧＢＬ［１］と配線ＧＢＬ［２］との間、及び配線ＧＢＬ［２］と配線ＧＢＬ［３］との間、が非導通状態となる。
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＡＣＬの電位が低レベル電位から高レベル電位に変動する。これにより、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］が活性化する。センスアンプＳＡ［１］が活性化することによって、配線ＧＢＬ［１］の電位、及び配線ＧＢＬＢ［１］の電位の一方が高レベル電位に変動し、配線ＧＢＬ［１］の電位、及び配線ＧＢＬＢ［１］の電位の他方が低レベル電位に変動する。同様に、センスアンプＳＡ［２］が駆動することによって、配線ＧＢＬ［２］の電位、及び配線ＧＢＬＢ［２］の電位の一方が高レベル電位に変動し、配線ＧＢＬ［２］の電位、及び配線ＧＢＬＢ［２］の電位の他方が低レベル電位に変動する。また、同様に、センスアンプＳＡ［３］が駆動することによって、配線ＧＢＬ［３］の電位、及び配線ＧＢＬＢ［３］の電位の一方が高レベル電位に変動し、配線ＧＢＬ［３］の電位、及び配線ＧＢＬＢ［３］の電位の他方が低レベル電位に変動する。
ここで、配線ＧＢＬ［１］の電位と配線ＧＢＬＢ［１］の電位の変動について説明する。配線ＧＢＬＢ［１］の電位は、第１しきい値電圧に応じたＶｔｈＲＦ［１］である。配線ＧＢＬ［１］の電位がＶｔｈＲＦ［１］よりも高い場合、配線ＧＢＬ［１］の電位は高レベル電位に変動し、かつ配線ＧＢＬ［１］の電位ＶｔｈＲＦ［１］は、低レベル電位に変動する。また、配線ＧＢＬ［１］の電位がＶｔｈＲＦ［１］よりも低い場合、配線ＧＢＬ［１］の電位は低レベル電位に変動し、かつ配線ＧＢＬ［１］の電位ＶｔｈＲＦ［１］は、高レベル電位に変動する。つまり、配線ＧＢＬ［１］の電位が、ＶＧＢＬ００であるとき、配線ＧＢＬ［１］の電位は高レベル電位に変動し、配線ＧＢＬ［１］の電位が、ＶＧＢＬ０１、ＶＧＢＬ１０、ＶＧＢＬ１１のいずれかであるとき、配線ＧＢＬ［１］の電位は低レベル電位に変動する。
次に、配線ＧＢＬ［２］の電位と配線ＧＢＬＢ［２］の電位の変動について説明する。配線ＧＢＬＢ［２］の電位は、第２しきい値電圧に応じたＶｔｈＲＦ［２］である。配線ＧＢＬ［２］の電位がＶｔｈＲＦ［２］よりも高い場合、配線ＧＢＬ［２］の電位は高レベル電位に変動し、かつ配線ＧＢＬ［２］の電位ＶｔｈＲＦ［２］は、低レベル電位に変動する。また、配線ＧＢＬ［２］の電位がＶｔｈＲＦ［２］よりも低い場合、配線ＧＢＬ［２］の電位は低レベル電位に変動し、かつ配線ＧＢＬ［２］の電位ＶｔｈＲＦ［２］は、高レベル電位に変動する。つまり、配線ＧＢＬ［２］の電位が、ＶＧＢＬ００、又はＶＧＢＬ０１であるとき、配線ＧＢＬ［２］の電位は高レベル電位に変動し、配線ＧＢＬ［２］の電位が、ＶＧＢＬ１０、又はＶＧＢＬ１１であるとき、配線ＧＢＬ［２］の電位は低レベル電位に変動する。
次に、配線ＧＢＬ［３］の電位と配線ＧＢＬＢ［３］の電位の変動について説明する。配線ＧＢＬＢ［３］の電位は、第３しきい値電圧に応じたＶｔｈＲＦ［３］である。配線ＧＢＬ［３］の電位がＶｔｈＲＦ［３］よりも高い場合、配線ＧＢＬ［３］の電位は高レベル電位に変動し、かつ配線ＧＢＬ［３］の電位ＶｔｈＲＦ［３］は、低レベル電位に変動する。また、配線ＧＢＬ［３］の電位がＶｔｈＲＦ［３］よりも低い場合、配線ＧＢＬ［３］の電位は低レベル電位に変動し、かつ配線ＧＢＬ［３］の電位ＶｔｈＲＦ［３］は、高レベル電位に変動する。つまり、配線ＧＢＬ［３］の電位が、ＶＧＢＬ００、ＶＧＢＬ０１、ＶＧＢＬ１０のいずれかであるとき、配線ＧＢＬ［３］の電位は高レベル電位に変動し、配線ＧＢＬ［３］の電位が、ＶＧＢＬ１１であるとき、配線ＧＢＬ［３］の電位は低レベル電位に変動する。
なお、図９のタイミングチャートの配線ＧＢＬＢ［１］において、配線ＧＢＬ［１］の電位がＶＧＢＬ１１であるとき、配線ＧＢＬＢ［１］の電位の変化を太い実線として記載し、また、配線ＧＢＬ［１］の電位がＶＧＢＬ１０であるとき、配線ＧＢＬＢ［１］の電位の変化を太い二点鎖線として記載し、また、配線ＧＢＬ［１］の電位がＶＧＢＬ０１であるとき、配線ＧＢＬＢ［１］の電位の変化を太い一点鎖線として記載し、また、配線ＧＢＬ［１］の電位がＶＧＢＬ００であるとき、配線ＧＢＬＢ［１］の電位の変化を太い破線として記載している。また、図９のタイミングチャートの配線ＧＢＬＢ［２］（配線ＧＢＬＢ［３］）においても、同様に、配線ＧＢＬ［２］（配線ＧＢＬ［３］）の電位がＶＧＢＬ１１であるとき、配線ＧＢＬＢ［２］（配線ＧＢＬＢ［３］）の電位の変化を太い実線として記載し、また、配線ＧＢＬ［２］（配線ＧＢＬ［３］）の電位がＶＧＢＬ１０であるとき、配線ＧＢＬＢ［２］（配線ＧＢＬＢ［３］）の電位の変化を太い二点鎖線として記載し、また、配線ＧＢＬ［２］（配線ＧＢＬ［３］）の電位がＶＧＢＬ０１であるとき、配線ＧＢＬＢ［２］（配線ＧＢＬＢ［３］）の電位の変化を太い一点鎖線として記載し、また、配線ＧＢＬ［２］（配線ＧＢＬ［３］）の電位がＶＧＢＬ００であるとき、配線ＧＢＬＢ［２］（配線ＧＢＬＢ［３］）の電位の変化を太い破線として記載している。
なお、図９のタイミングチャートの時刻Ｔ０６から時刻Ｔ０７までの間では、例えば、センスアンプＳＡ［１］による配線ＧＢＬ［１］の電位の変化において、電位ＶＧＢＬ１１、ＶＧＢＬ１０、ＶＧＢＬ０１、ＶＧＢＬ００のそれぞれが高レベル電位、又は低レベル電位に遷移する様子を分かりやすくするため、電位ＶＧＢＬ１１、ＶＧＢＬ１０、ＶＧＢＬ０１、ＶＧＢＬ００のそれぞれで立ち上がりの速さ、又は立ち下がりの速さが異なるように図示している。そのため、実際の動作では、センスアンプＳＡ［１］による配線ＧＢＬ［１］の電位の立ち上がりの速さ、又は立ち下がりの速さは、電位ＶＧＢＬ１１、ＶＧＢＬ１０、ＶＧＢＬ０１、ＶＧＢＬ００のそれぞれに依らないものとしてもよい。
記憶装置１００Ａの回路ＭＣに保持された情報の読み出しは、上記で説明した動作例を行って、時刻Ｔ０６から時刻Ｔ０７までの間の配線ＧＢＬ［１］乃至配線ＧＢＬ［３］の電位、及び／又は配線ＧＢＬＢ［１］乃至配線ＧＢＬＢ［３］の電位を取得することによって、行うことができる。４値の情報として、電位Ｖ００、Ｖ０１、Ｖ１０、及びＶ１１のいずれか一が回路ＭＣに保持されている場合、上記の動作例によって得られる、配線ＧＢＬ［１］乃至配線ＧＢＬ［３］から読み出される電位は、下の表のとおりとなる。
Figure 0007457006000001
４値の電位の読み出しを行う記憶装置を構成する場合、図１の記憶装置１００、及び図８の記憶装置１００Ａのとおり、４値の電位の読み出すためのしきい値電圧の個数分（この場合、しきい値電圧はＶｔｈ［１］乃至Ｖｔｈ［３］の３つとなる。）のセンスアンプを設け、当該センスアンプを用いて、メモリセル（例えば、回路ＭＣなど）から読み出した電位と、Ｖｔｈ［１］乃至Ｖｔｈ［３］のそれぞれに応じた電位と、の大小を比較することで、メモリセルに保持された電位を読み出すことができる。
なお、本実施の形態で説明した半導体装置の構成例の動作方法は、図９に示したタイミングチャートに示す時刻Ｔ０１から時刻Ｔ０７までの間、及びその近傍における動作に限定されない。具体的には、本明細書などに説明するタイミングチャートは、状況に応じて、電位が変動する配線、動作、タイミングなどの変更を行うことができる。例えば、図９のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＥＱの電位を高レベル電位から低レベル電位に変化させた後に、配線Ｓ１ＬＢ、及び配線Ｓ２ＬＢの電位を高レベルから低レベル電位に変化させることで、時刻Ｔ０２から時刻Ｔ０３までの間において、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］から、トランジスタＭ１１Ｂ［１］乃至トランジスタＭ１１Ｂ［３］のそれぞれのゲートにＶｔｈ［１］乃至Ｖｔｈ［３］に応じた信号を出力することができる。つまり、本実施の形態で説明した半導体装置の構成例の動作方法は、回路ＭＣからのデータの読み出しと、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］のそれぞれからのＶｔｈ［１］乃至Ｖｔｈ［３］の読み出しを同時に行うことができる。
本実施の形態では、本発明の一態様の半導体装置である、情報として４値の電位の書き込み、及び読み出しが可能な記憶装置の構成例、及び当該記憶装置の動作例について説明した。なお、本発明の一態様は、図１に示す記憶装置１００、及び図８に示す記憶装置１００Ａに限定されず、本発明の一態様は、状況に応じてそれらの回路構成を変更したものとしてもよい。
例えば、Ｐ＋１値（Ｐは１以上の整数とする）の電位の書き込み、及び読み出しが可能な記憶装置を作製したい場合、図１に示す記憶装置１００を、図１０Ａに示す記憶装置１００Ｂのとおりに回路構成を変更すればよい。記憶装置１００Ｂは、Ｐ＋１値の電位の読み出しのため、センスアンプをＰ個有している。
具体的には、図１０Ａの記憶装置１００Ｂは、一例として、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［Ｐ］と、セルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰＢ［Ｐ］と、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［Ｐ］と、参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［Ｐ］と、回路ＲＣ［１］乃至回路ＲＣ［Ｐ］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［Ｐ］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［Ｐ］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［Ｐ］と、スイッチＳＷ［１］乃至スイッチＳＷ［Ｐ－１］と、スイッチＳＷＢ［１］乃至スイッチＳＷＢ［Ｐ－１］と、を有する。これらの回路、及び回路素子の電気的な接続関係については、図１の記憶装置１００の説明を参酌する。
なお、図１０Ａには、セルアレイ部ＣＡＰ［１］と、セルアレイ部ＣＡＰ［Ｐ］と、セルアレイ部ＣＡＰＢ［１］と、セルアレイ部ＣＡＰＢ［Ｐ］と、参照セル部ＲＦＣ［１］と、参照セル部ＲＦＣ［Ｐ］と、参照セル部ＲＦＣＢ［１］と、参照セル部ＲＦＣＢ［Ｐ］と、回路ＲＣ［１］と、回路ＲＣ［Ｐ］と、回路ＲＣＢ［１］と、回路ＲＣＢ［Ｐ］と、回路ＲＣＲ［１］と、回路ＲＣＲ［Ｐ］と、回路ＲＣＲＢ［１］と、回路ＲＣＲＢ［Ｐ］と、スイッチＳＷ［１］と、スイッチＳＷ［Ｐ－１］と、スイッチＳＷＢ［１］と、スイッチＳＷＢ［Ｐ－１］と、配線ＬＢＬ［１］と、配線ＬＢＬ［Ｐ］と、配線ＬＢＬＢ［１］と、配線ＬＢＬＢ［Ｐ］と、配線ＲＢＬ［１］と、配線ＲＢＬ［Ｐ］と、配線ＲＢＬＢ［１］と、配線ＲＢＬＢ［Ｐ］と、配線ＧＢＬ［１］と、配線ＧＢＬ［Ｐ］と、配線ＧＢＬＢ［１］と、配線ＧＢＬＢ［Ｐ］と、を抜粋して図示している。
記憶装置１００Ｂは、Ｐ＋１値の電位の読み出しを行うため、Ｐ個のしきい値電圧を設定する必要がある。記憶装置１００Ｂにおける、Ｐ個のしきい値電圧としては、例えば、第１しきい値電圧Ｖｔｈ［１］乃至第Ｐしきい値電圧Ｖｔｈ［Ｐ］と定義する。
そのため、記憶装置１００Ｂに含まれている参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［Ｐ］、及び参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［Ｐ］の回路構成は、図１０Ｂに示す参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）とするのが好ましい。参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）は、参照セルＶＣ［１］乃至参照セルＶＣ［Ｐ］を有する。参照セルＶＣ［１］乃至参照セルＶＣ［Ｐ］のそれぞれは、図４Ａの参照セル部ＦＲＣ（参照セル部ＲＦＣＢ）に含まれている参照セルＶＣ［１］乃至参照セルＶＣ［３］と同様の回路構成としている。ここで、配線ＶＲＬ［１］乃至配線ＶＲＬ［Ｐ］が供給する電圧をそれぞれ第１乃至第Ｐしきい値電圧、又はそれらに応じた電圧とする。つまり、参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）は、配線ＶＥＲ［Ｐ］に所定の電位を印加した状態で、配線ＣＷＬ［Ｐ］及び配線ＣＲＬ［Ｐ］が与える電位を変動させることにより、配線ＲＢＬ（配線ＲＢＬＢ）の電位を、Ｖｔｈ［１］乃至Ｖｔｈ［Ｐ］のいずれか一に応じた電位に変化させることができる。
例えば、Ｐ＝２としたとき、記憶装置１００Ｂは、情報として３値の電位の書き込み及び読み出しが可能な記憶装置となる。また、例えば、Ｐ＝４としたとき、記憶装置１００Ｂは、情報として５値の電位の書き込み及び読み出しが可能な記憶装置となる。
また、図１０Ａの記憶装置１００Ｂの参照セル部ＲＦＣ、及び参照セル部ＲＦＣＢは、図１０Ｃの参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）のとおり、図４Ｂの参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）と、図１０Ｂの参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）と、を組み合わせた回路としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した記憶装置の構成例、及び当該記憶装置に適用可能なトランジスタの構成例について説明する。
図１１は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０［１］乃至メモリユニット４７０［ｍ］（ｍは２以上の自然数とする））が積層して設けられた半導体装置の例を示す図である。図１１では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、それぞれに対応するトランジスタ層４１３（トランジスタ層４１３［１］乃至トランジスタ層４１３［ｍ］）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５［１］乃至メモリデバイス層４１５［ｎ］（ｎは２以上の自然数とする））が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、上記の実施の形態で説明した、図１の記憶装置１００に適用できる、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］、回路ＲＣ［１］乃至回路ＲＣ［３］、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］などとすることができる。また、別の回路の例としては、カラムドライバ、ロードライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。トランジスタ２００Ｔは、例えば、上記の実施の形態で説明した図１の記憶装置１００に適用できる、図５Ａ、及び図５Ｂに示した回路ＲＣ、回路ＲＣＲ、回路ＲＣＢ、回路ＲＣＲＢのそれぞれに含まれているトランジスタＭ１０、トランジスタＭ１１、トランジスタＭ１０Ｂ、トランジスタＭ１１Ｂとすることができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量２９２を有する。特に、メモリデバイス４２０は、例えば、上記実施の形態で説明した図１の記憶装置１００に適用できる、図２Ａのセルアレイ部ＣＡＰ（セルアレイ部ＣＡＰＢ）に含まれるペアセル［１，１］乃至ペアセル［ｍ，１］とすることができる。また、ペアセル［１，１］乃至ペアセル［ｍ，１］に含まれる回路ＭＣ（回路ＭＣｒ）を図３Ａに示す構成としたとき、図１１に図示しているトランジスタ２００Ｍは図３ＡのトランジスタＭ１とし、図１１に図示している容量２９２は図３Ａの容量Ｃ１とすることができる。
つまり、図１２に示す通り、素子層４１１は、センスアンプＳＡ［１］乃至センスアンプＳＡ［３］と、回路ＲＣ［１］乃至回路ＲＣ［３］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］と、を有し、メモリユニット４７０は、セルアレイ部ＣＡＰ［１］乃至セルアレイ部ＣＡＰ［３］と、セルアレイ部ＣＡＰＢ［１］乃至セルアレイ部ＣＡＰ［３］と、参照セル部ＲＦＣ［１］乃至参照セル部ＲＦＣ［３］と、参照セル部ＲＦＣＢ［１］乃至参照セル部ＲＦＣＢ［３］と、を有する構成とすることができる。
また、図１２には、素子層４１１に回路ＲＣ［１］乃至回路ＲＣ［３］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］と、が含まれている構成を示しているが、図１２の変形例として、図１３に示す通り、回路ＲＣ［１］乃至回路ＲＣ［３］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］と、は、素子層４１１でなく、メモリユニット４７０に含まれている構成としてもよい。つまり、回路ＲＣ［１］乃至回路ＲＣ［３］と、回路ＲＣＲ［１］乃至回路ＲＣＲ［３］と、回路ＲＣＢ［１］乃至回路ＲＣＢ［３］と、回路ＲＣＲＢ［１］乃至回路ＲＣＲＢ［３］に含まれているトランジスタとしては、図１１のトランジスタ２００Ｔなどとすることができる。
また、図１に示すスイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷＢ［１］、スイッチＳＷＢ［２］は、素子層４１１に含まれていてもよいし、メモリユニット４７０に含まれていてもよい。
なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
また、図１１は、メモリユニットに含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
図１１に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
メモリデバイス４２０に含まれているトランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめてトランジスタ２００と称する。
ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
酸化物半導体として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、又はＭ－Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、及び固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、及び絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、及び絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、及び絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル形成領域、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図１１では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
上記の構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料（水素や水などの不純物に対してバリア性を有する材料）を用いることが好ましい。
以上に説明した構造を適用することにより、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
また、メモリデバイス層４１５では、容量２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
図１４Ａを用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
図１４Ａに示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
絶縁体２８０は、過剰酸素領域を有することが好ましく、かつ加熱されることによって酸素を放出することが好ましい。加熱された絶縁体２８０が酸素を放出することによって、酸化物２３０ｃを介して、酸化物２３０ａ、及び酸化物２３０ｂに当該酸素を効率的に供給することができる。絶縁体２８０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、絶縁体２８０の形成した後の工程で、容易に過剰酸素領域を形成することができる場合があるため好ましい。また、絶縁体２８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
また、導電体２４０ａおよび導電体２４０ｂは、例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、導電体２４０としては、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するバリア性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
酸化物２３０は、チャネル形成領域を有する半導体として機能する。
絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
ここで、図１４Ａに示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０の位置合わせが不要となる。
ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
また、図１４Ａに示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
また、トランジスタ２００は、図１４Ａに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００のオフ状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
具体的には、酸化物２３０としては、例えば、図１１のトランジスタ２００の説明のとおり、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０としては、例えば、図１１のトランジスタ２００の説明のとおり、酸化インジウム、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
図１４Ａに示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ－Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ酸化物を用いてもよい。
また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
なお、上記の実施の形態で説明した、例えば、図３Ａ乃至図３Ｈに示す回路ＭＣ（回路ＭＣｒ）が有するトランジスタ、図４Ａ乃至図４Ｃに示す参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）が有するトランジスタ、図５Ａ及び図５Ｃに示す回路ＲＣ、回路ＲＣＢ、回路ＲＣＲ、及び回路ＲＣＲＢのそれぞれが有するトランジスタが、ＯＳトランジスタであるとき、それぞれのＯＳトランジスタは、互いに構成が異なっていてもよい。
例えば、回路ＭＣ（回路ＭＣｒ）、及び参照セル部ＲＦＣ（参照セル部ＲＦＣＢ）に含まれるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用い、回路ＲＣ、回路ＲＣＢ、回路ＲＣＲ、及び回路ＲＣＲＢに含まれるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂ、酸化物２３０ｃは、膜中のインジウムの比率を高めることでトランジスタのオン電流、または電界効果移動度などを高めることが出来る。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図１４Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００の酸化物２３０などに拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いればよい。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いてもよい。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
図１４Ａに示すように、絶縁体２７２は、導電体２４２ａの上面の一部、導電体２４２ａの側面、導電体２４２ｂの上面の一部、及び導電体２４２ｂの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このような構成にすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２に吸収されることを抑制することができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０は、図１４Ａでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
＜トランジスタ３００＞
図１４Ｂを用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体基板３１１としては、例えば、単結晶基板、シリコン基板などを用いるのが好ましい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特に、タングステンを用いることが耐熱性の点で好ましい。
図１４Ｂに示すトランジスタ３００はチャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１１及び図１４Ｂに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、例えば、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ２００Ｔと同様の構成にすればよい。なお、この場合、単結晶基板又はシリコン基板などを適用した半導体基板３１１ではなく、別の基板を用いてもよい。
具体的には、当該基板の一例としては、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、半導体基板３１１、又はトランジスタ３００などから、トランジスタ２００Ｔ、トランジスタ２００Ｍなどが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００Ｔ、トランジスタ２００Ｍなどの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００Ｔ、トランジスタ２００Ｍ等と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、トランジスタ２００Ｔ、トランジスタ２００Ｍなどに接続される場合がある導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１４Ｂにおいて、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ２００Ｔ、トランジスタ２００Ｍなどとの間は、バリア層により分離することができ、トランジスタ３００からトランジスタ２００Ｔ、トランジスタ２００Ｍなどへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
＜メモリデバイス４２０＞
次に、図１１に示すメモリデバイス４２０について、図１５Ａを用いて、説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａの一部と重畳するように導電体２９０が設けられ、容量２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面だけでなく、導電体２４２ａの側面にも配置される。このとき容量２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
容量２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、容量２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
容量２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
次に、図１５Ｂを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ａを有する。容量２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量２９２Ａと電気的に接続する。
容量２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面だけでなく、導電体２９４の側面にも配置される。このとき容量２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
容量２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
次に、図１５Ｃを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ｂを有する。容量２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
容量２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面だけでなく、導電体２７６の側面にも配置される。このとき容量２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
容量２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイスの変形例３＞
次に、図１６を用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｃを説明する。メモリデバイス４２０Ｃは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ｃを有する。容量２９２Ｃは、トランジスタ２００Ｍの上方に設けられる。
容量２９２Ｃは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２８１を有する。導電体２８１は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
絶縁体２８２上に絶縁体２７５が設けられている。導電体２７６は、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、導電体２７６を覆うように設けられる。また、導電体２８１は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられる。または、導電体２８１は、隣接するメモリデバイス４２０Ｂが有する導電体２８１と電気的に接続してもよい（なお、図１６には図示していない）。
なお、絶縁体２８０、絶縁体２７３、及び絶縁体２７２が設けられている開口は、例えば、導電体２６０、絶縁体２５０、及び酸化物２３０ｃが設けられている開口と同時に、形成してもよい。これにより、メモリデバイス４２０Ｃの作製工程を短くすることができる場合がある。
容量２９２Ｃの誘電体として機能する絶縁体２７７としては、例えば、容量２９２Ｂの誘電体として機能する絶縁体２７７に適用できる材料とすることができる。
また、導電体２７６、および導電体２８１として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２７５として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
図１１において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
図１７は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。なお、図１７では、複数のトランジスタが積層している構成を示しているため、それぞれのトランジスタの構成要素において同一の符号を付していることがある。
このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
図１８は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５［１］乃至メモリデバイス層４１５［４］）を有する例を示す。
メモリデバイス層４１５［１］乃至メモリデバイス層４１５［４］は、それぞれ複数のメモリデバイス４２０を有する。
メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、トランジスタ２００の説明のとおり、加熱によって酸素を放出する機能を有することが好ましい。また、絶縁体２８０は、過剰酸素領域を有することが好ましい。
なお、絶縁体２１１、絶縁体２８３、および絶縁体２８４は、封止構造の説明のとおり、水素に対するバリア性が高い機能を有する材料であると好適である。具体的には、例えば、絶縁体２１１、絶縁体２８３、および絶縁体２８４としては、窒化シリコン、窒化酸化シリコンなどを用いることができる。また、絶縁体２１４、絶縁体２８２、および絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。具体的には、例えば、絶縁体２１４、絶縁体２８２、および絶縁体２８７としては、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化ガリウム、インジウムガリウム亜鉛酸化物などを用いることができる。
なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体２８０中の過剰酸素が酸化物半導体中の水素と反応しＯＨ結合となり、絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、水素原子は絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体２８３、および絶縁体２８４を形成する。絶縁体２８３、および絶縁体２８４は、水素に対するバリア性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５［１］乃至メモリデバイス層４１５［３］の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５［１］乃至メモリデバイス層４１５［３］の形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスとすることで、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
図１９Ａ乃至図１９Ｃは、導電体４２４の配置の異なる例を示す図である。図１９Ａは、メモリデバイス４２０の上面図を示し、図１９Ｂは、図１９ＡにＡ１－Ａ２の一点鎖線で示す部位の断面図であり、図１９Ｃは、図１９ＡにＢ１－Ｂ２の一点鎖線で示す部位の断面図である。なお、図１９Ａでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図１９Ａに示すように、導電体４２４が設けられる開口、すなわち導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図１９Ａでは、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側の重畳しない領域に設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側の重畳しない領域に設けられてもよいし、酸化物２３０ａ、および酸化物２３０ｂのＢ１側およびＢ２側の両方の重畳しない領域に設けられてもよい。
図１９Ｂ、および図１９Ｃは、メモリデバイス層４１５［ｐ－１］の上にメモリデバイス層４１５［ｐ］が積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５［ｐ－１］が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５［ｐ］が有するメモリデバイス４２０と電気的に接続する。
図１９Ｂでは、メモリデバイス層４１５［ｐ－１］において、導電体４２４は、メモリデバイス層４１５［ｐ－１］の導電体２４２、およびメモリデバイス層４１５［ｐ］の導電体２０５と接続する例を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５［ｐ－１］の導電体２０５とも接続している。
図１９Ｃでは、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる例を図１９Ｂでは点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１－Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図１９に示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１－Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量２９２に必要な容量を低減できるため好ましい。
メモリデバイス４２０では、２つのメモリセルに対して共通のビット線として機能する導電体４２４を設けている。容量に用いられる誘電体の誘電率や、ビット線間の寄生容量を適宜調整することで、各メモリセルのセルサイズを縮小できる。ここでは、チャネル長を３０ｎｍ（３０ｎｍノードともいう）としたときのメモリセルのセルサイズの見積もり、ビット密度の見積もり、およびビットコストの見積もりについて説明する。なお、以下で説明する図２０Ａ乃至図２０Ｄでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図２０Ａは、容量の誘電体として、１０ｎｍの厚さの酸化ハフニウムとその上に１ｎｍの酸化シリコンを積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３２をセルＡと呼ぶ。
セルＡにおけるセルサイズは、４５．２５Ｆ２である。
図２０Ｂは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３３をセルＢと呼ぶ。
セルＢは、セルＡと比較して容量に用いる誘電体の誘電率が高いため、容量の面積を縮小できる。よって、セルＢでは、セルＡと比較して、セルサイズを縮小できる。セルＢにおけるセルサイズは、２５．５３Ｆ２である。
セルＡ、およびセルＢは、図１１、図１５Ａ乃至図１５Ｃ、および図１７に示すメモリデバイス４２０、メモリデバイス４２０Ａ、またはメモリデバイス４２０Ｂが有するメモリセルに対応する。
図２０Ｃは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを積層し、メモリデバイス４２０が有する導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂを各メモリセルが共有し、導電体２４２と重畳する一部、および導電体２４２の外側の一部と重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３４をセルＣと呼ぶ。
セルＣにおける導電体４２４の間隔は、導電体２４２の上方と比較して、酸化物２３０ａより下層において広くなる。そのため、導電体４２４の寄生容量を低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＣでは、セルＡおよびセルＢと比較して、セルサイズを縮小できる。セルＣにおけるセルサイズは、１７．２０Ｆ２である。
図２０Ｄは、セルＣにおいて導電体２０５および絶縁体２１６を設けない例を示す。このようなメモリセル４３５をセルＤと呼ぶ。
セルＤにおいて導電体２０５および絶縁体２１６を設けないことで、メモリデバイス４２０を薄くすることができる。そのため、メモリデバイス４２０を有するメモリデバイス層４１５を薄くすることができ、メモリデバイス層４１５を複数積層したメモリユニット４７０の高さを低くすることができる。導電体４２４および導電体２０５をビット線とみなしたとき、メモリユニット４７０内でビット線を短くすることができる。ビット線を短くできるため、ビット線の寄生負荷が低減され、導電体４２４の寄生容量をさらに低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＤでは、セルＡ、セルＢ、およびセルＣと比較して、セルサイズを縮小できる。セルＤにおけるセルサイズは、１５．１２Ｆ２である。
セルＣ、およびセルＤは、図１９Ａ乃至図１９Ｃに示すメモリデバイス４２０が有するメモリセルに対応する。
ここでセルＡ乃至セルＤ、およびセルＤにおいて多値化を行ったセルＥについてビット密度、およびビットコストＣｂの見積もりを行った。また、得られた見積もりについて現在市販されているＤＲＡＭにおけるビット密度、およびビットコストの予想値と比較した。
本発明の一態様の半導体装置におけるビットコストＣｂは、次の式を用いて見積もった。
Figure 0007457006000002
ここで、ｎはメモリデバイス層の積層数、Ｐｃは共通部分として主に素子層４１１のパターニング回数、Ｐｓはメモリデバイス層４１５およびトランジスタ層４１３の１層あたりのパターニング回数、ＤｄはＤＲＡＭのビット密度、Ｄ３ｄはメモリデバイス層４１５の１層のビット密度、ＰｄはＤＲＡＭのパターニング回数を示す。ただし、Ｐｄにおいて、スケーリングに伴う増加分を含む。
表２に、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１８ｎｍ、および１Ｘｎｍの２種類である。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＥにおけるメモリデバイス層の積層数を１０層、２０層、および４０層として見積もりを行った。
Figure 0007457006000003
表３に、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。なお、ビットコストの比較には、プロセスノードが１ＸｎｍのＤＲＡＭを用いた。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＤにおけるメモリデバイス層の積層数を１０層、２０層、および４０層として見積もりを行った。
Figure 0007457006000004
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２１Ａを用いて説明を行う。図２１Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２１Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２１Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２１Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２１Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２１Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２１Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２１Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２１Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２１Ｃに示す。図２１Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２１Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２１Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２１Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態の記憶装置１００に備えることができるコントロールロジック回路５６１、行駆動回路５６２、列駆動回路５６３および出力回路５６４について説明する。
図２２は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置５１０Ｅは、周辺回路５８０、およびメモリセルアレイ５７０を有する。周辺回路５８０は、コントロールロジック回路５６１、行駆動回路５６２、列駆動回路５６３、出力回路５６４を有する。
メモリセルアレイ５７０は、複数のメモリセル５４２を有する。行駆動回路５６２は、ロウデコーダ５７１およびワード線ドライバ回路５７２を有する。列駆動回路５６３は、カラムデコーダ５８１、プリチャージ回路５８２、増幅回路５８３、および書き込み回路５８４を有する。プリチャージ回路５８２は、例えば、実施の形態１で説明した配線ＧＢＬ、配線ＬＢＬなどをプリチャージする機能を有する。増幅回路５８３は、例えば、配線ＧＢＬ、配線ＬＢＬなどから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路５６４を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置５１０Ｅの外部に出力される。
半導体装置５１０Ｅには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路５８０用の高電源電圧（ＶＤＤ）、メモリセルアレイ５７０用の高電源電圧（ＶＩＬ）が供給される。
また半導体装置５１０Ｅには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ５７１およびカラムデコーダ５８１に入力され、ＷＤＡＴＡは書き込み回路５８４に入力される。
コントロールロジック回路５６１は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ５７１、カラムデコーダ５８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路５６１が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図２３に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２３では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３Ｄ ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２４Ａを用いて説明する。
図２４Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図２４Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図２４Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図２４Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２４Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２４Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した半導体装置を適用することができる。図２４Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２４Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２ （プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５には、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２４Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２５Ａ乃至図２５Ｊ、図２６Ａ乃至図２６Ｅには、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図２５Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図２５Ｂには、ウェアラブル端末の一例として情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図２５Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、及びデスクトップ用情報端末を例として、それぞれ図２５Ａ、及び図２５Ｃに図示したが、スマートフォン、ウェアラブル端末、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図２５Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該半導体装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図２５Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図２５Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２５Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２５Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
図２５Ｅ、及び図２５Ｆでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２５Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
自動車５７００の外側に設けられた撮像装置（図示しない。）からの映像を当該表示装置に映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システムや当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図２５Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図２５Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図２５Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２６Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２６Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図２６ＢはＳＤカードの外観の模式図であり、図２６Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用することができる。
図２６ＤはＳＳＤの外観の模式図であり、図２６Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＣＡＰ：セルアレイ部、ＣＡＰ［１］：セルアレイ部、ＣＡＰ［２］：セルアレイ部、ＣＡＰ［３］：セルアレイ部、ＣＡＰ［Ｐ］：セルアレイ部、ＣＡＰＢ：セルアレイ部、ＣＡＰＢ［１］：セルアレイ部、ＣＡＰＢ［２］：セルアレイ部、ＣＡＰＢ［３］：セルアレイ部、ＣＡＰＢ［Ｐ］：セルアレイ部、ＲＦＣ：参照セル部、ＲＦＣ［１］：参照セル部、ＲＦＣ［２］：参照セル部、ＲＦＣ［３］：参照セル部、ＲＦＣ［ｉ］：参照セル部、ＲＦＣ［Ｐ］：参照セル部、ＲＦＣＢ：参照セル部、ＲＦＣＢ［１］：参照セル部、ＲＦＣＢ［２］：参照セル部、ＲＦＣＢ［３］：参照セル部、ＲＦＣＢ［ｉ］：参照セル部、ＲＦＣＢ［Ｐ］：参照セル部、ＲＣ［１］：回路、ＲＣ［２］：回路、ＲＣ［３］：回路、ＲＣＢ［１］：回路、ＲＣＢ［２］：回路、ＲＣＢ［３］：回路、ＲＣＲ［１］：回路、ＲＣＲ［２］：回路、ＲＣＲ［３］：回路、ＲＣＲＢ［１］：回路、ＲＣＲＢ［２］：回路、ＲＣＲＢ［３］：回路、ＳＡ：センスアンプ、ＳＡ［１］：センスアンプ、ＳＡ［２］：センスアンプ、ＳＡ［３］：センスアンプ、ＰＣ［１，１］：ペアセル、ＰＣ［ｍ，１］：ペアセル、ＰＣ［１，ｎ］：ペアセル、ＰＣ［ｍ，ｎ］：ペアセル、ＭＣ：回路、ＭＣ［１，１］：回路、ＭＣ［ｍ，１］：回路、ＭＣ［１，ｎ］：回路、ＭＣ［ｍ，ｎ］：回路、ＭＣｒ：回路、ＭＣｒ［１，１］：回路、ＭＣｒ［ｍ，１］：回路、ＭＣｒ［１，ｎ］：回路、ＭＣｒ［ｍ，ｎ］：回路、ＶＣ［１］：参照セル、ＶＣ［２］：参照セル、ＶＣ［３］：参照セル、ＶＣ［Ｐ］：参照セル、ＳＷ［１］：スイッチ、ＳＷ［２］：スイッチ、ＳＷ［Ｐ－１］：スイッチ、ＳＷＢ［１］：スイッチ、ＳＷＢ［２］：スイッチ、ＳＷＢ［Ｐ－１］：スイッチ、ＩＳ：スイッチ、ＩＳ［１］：スイッチ、ＩＳＲ：スイッチ、ＩＳＢ：スイッチ、ＩＳＲＢ：スイッチ、ＩＳＲＢ［１］：スイッチ、ＩＳＲＢ［２］：スイッチ、ＩＳＲＢ［３］：スイッチ、ＳＷＡ１：スイッチ、ＳＷＡ２：スイッチ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１０：トランジスタ、Ｍ１０［１］：トランジスタ、Ｍ１０Ｂ：トランジスタ、Ｍ１１：トランジスタ、Ｍ１１Ｂ：トランジスタ、Ｍ１１Ｂ［１］：トランジスタ、Ｍ１１Ｂ［２］：トランジスタ、Ｍ１１Ｂ［３］：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ１４：トランジスタ、ＴＲ１：トランジスタ、ＴＲ２：トランジスタ、ＴＲ３：トランジスタ、Ｃ１：容量、Ｃ２：容量、Ｃ３：容量、Ｃ５：容量、ＶＲ：抵抗変化素子、ＭＲ：回路、ＰＣＭ１：回路、ＬＥ：負荷、ＬＥＢ：負荷、ＩＮＶ１：インバータ回路、ＩＮＶ２：インバータ回路、ＧＢＬ：配線、ＧＢＬ［１］：配線、ＧＢＬ［２］：配線、ＧＢＬ［３］：配線、ＧＢＬＢ：配線、ＧＢＬＢ［１］：配線、ＧＢＬＢ［２］：配線、ＧＢＬＢ［３］：配線、ＬＢＬ［１］：配線、ＬＢＬ［２］：配線、ＬＢＬ［３］：配線、ＬＢＬ［Ｐ］：配線、ＬＢＬＢ［１］：配線、ＬＢＬＢ［２］：配線、ＬＢＬＢ［３］：配線、ＬＢＬＢ［Ｐ］：配線、ＲＢＬ［１］：配線、ＲＢＬ［２］：配線、ＲＢＬ［３］：配線、ＲＢＬ［ｉ］：配線、ＲＢＬ［Ｐ］：配線、ＲＢＬＢ［１］：配線、ＲＢＬＢ［２］：配線、ＲＢＬＢ［３］：配線、ＲＢＬＢ［ｉ］：配線、ＲＢＬＢ［Ｐ］：配線、ＣＲＬ［１］：配線、ＣＲＬ［２］：配線、ＣＲＬ［３］：配線、ＣＲＬ［ｉ］：配線、ＣＲＬ［Ｐ］：配線、ＶＥＲ［１］：配線、ＶＥＲ［２］：配線、ＶＥＲ［３］：配線、ＶＥＲ［ｉ］：配線、ＶＥＲ［Ｐ］：配線、ＣＷＬ［１］：配線、ＣＷＬ［２］：配線、ＣＷＬ［３］：配線、ＣＷＬ［ｉ］：配線、ＣＷＬ［Ｐ］：配線、ＶＲＬ［１］：配線、ＶＲＬ［２］：配線、ＶＲＬ［３］：配線、ＶＲＬ［ｉ］：配線、ＶＲＬ［Ｐ］：配線、ＩＰ：配線、ＩＰ［１］：配線、ＩＰＲ：配線、ＩＰＢ：配線、ＩＰＲＢ：配線、ＩＰＲＢ［１］：配線、ＩＰＲＢ［２］：配線、ＩＰＲＢ［３］：配線、ＳＬ：配線、ＳＲＬ：配線、ＳＬＢ：配線、ＳＲＬＢ：配線、ＲＥ：配線、ＷＥ：配線、ＭＵＸ：配線、ＥＱ：配線、ＡＣＬ：配線、ＶＱＬ：配線、ＶＨＥ：配線、ＶＬＥ：配線、Ｓ１Ｌ：配線、Ｓ２Ｌ：配線、Ｓ１ＬＢ：配線、Ｓ２ＬＢ：配線、ＣＶＬ：配線、ＷＲＬ：配線、ＲＷＬ：配線、ＷＷＬ：配線、ＷＢＬ：配線、１００：記憶装置、１００Ａ：記憶装置、１００Ｂ：記憶装置、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８１：導電体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９２Ｃ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４１１：素子層、４１３：トランジスタ層、４１３［１］：トランジスタ層、４１３［ｍ］：トランジスタ層、４１５：メモリデバイス層、４１５［１］：メモリデバイス層、４１５［２］：メモリデバイス層、４１５［３］：メモリデバイス層、４１５［４］：メモリデバイス層、４１５［ｐ－１］：メモリデバイス層、４１５［ｐ］：メモリデバイス層、４１５［ｎ］：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２０Ｃ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４３２：メモリセル、４３３：メモリセル、４３４：メモリセル、４３５：メモリセル、４７０：メモリユニット、４７０［１］：メモリユニット、４７０［ｍ］：メモリユニット、５１０Ｅ：半導体装置、５４２：メモリセル、５６１：コントロールロジック回路、５６２：行駆動回路、５６３：列駆動回路、５６４：出力回路、５７０：メモリセルアレイ、５７１：ロウデコーダ、５７２：ワード線ドライバ回路、５８０：周辺回路、５８１：カラムデコーダ、５８２：プリチャージ回路、５８３：増幅回路、５８４：回路、９０１：境界領域、９０２：境界領域、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５２０：本体、７５２２：コントローラ

Claims (4)

  1. メモリセルと、第１参照セルと、第２参照セルと、第１センスアンプと、第２センスアンプと、
    第１回路と、第２回路と、第３回路と、第１スイッチと、第２スイッチと、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    前記第１回路は、第１トランジスタを有し、
    前記第２回路は、第２トランジスタを有し、
    前記第３回路は、第３トランジスタを有し、
    前記メモリセルは、前記第１トランジスタのゲートに電気的に接続され、
    前記第１参照セルは、前記第２トランジスタのゲートに電気的に接続され、
    前記第２参照セルは、前記第３トランジスタのゲートに電気的に接続され、
    前記第１配線は、前記第１トランジスタの第１端子と、前記第１スイッチの第１端子と、前記第１センスアンプと、に電気的に接続され、
    前記第２配線は、前記第２トランジスタの第１端子と、前記第２スイッチの第１端子と、前記第１センスアンプと、に電気的に接続され、
    前記第３配線は、前記第１スイッチの第２端子と、前記第２センスアンプと、に電気的に接続され、
    前記第４配線は、前記第３トランジスタの第１端子と、前記第２スイッチの第２端子と、前記第２センスアンプと、に電気的に接続され、
    前記第１回路は、前記第１トランジスタのしきい値電圧を補正する機能を有し、
    前記第２回路は、前記第２トランジスタのしきい値電圧を補正する機能を有し、
    前記第３回路は、前記第３トランジスタのしきい値電圧を補正する機能を有し、
    前記第１回路は、前記第１スイッチがオン状態のときに、前記メモリセルから出力された第１信号に応じた第１電位を前記第１トランジスタのチャネル形成領域を介して前記第１配線及び前記第３配線に出力する機能を有し、
    前記第２回路は、前記第２スイッチがオフ状態のときに、前記第１参照セルから出力された第２信号に応じた第２電位を前記第２トランジスタのチャネル形成領域を介して前記第２配線に出力する機能を有し、
    前記第３回路は、前記第２スイッチがオフ状態のときに、前記第２参照セルから出力された第３信号に応じた第３電位を前記第３トランジスタのチャネル形成領域を介して前記第４配線に出力する機能を有する、半導体装置。
  2. メモリセルと、第１参照セルと、第２参照セルと、第１センスアンプと、第２センスアンプと、
    第１回路と、第２回路と、第３回路と、第１スイッチと、第２スイッチと、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    前記第１回路は、第１トランジスタを有し、
    前記第２回路は、第２トランジスタを有し、
    前記第３回路は、第３トランジスタを有し、
    前記メモリセルは、前記第１トランジスタのゲートに電気的に接続され、
    前記第１参照セルは、前記第２トランジスタのゲートに電気的に接続され、
    前記第２参照セルは、前記第３トランジスタのゲートに電気的に接続され、
    前記第１配線は、前記第１トランジスタの第１端子と、前記第１スイッチの第１端子と、前記第１センスアンプと、に電気的に接続され、
    前記第２配線は、前記第２トランジスタの第１端子と、前記第２スイッチの第１端子と、前記第１センスアンプと、に電気的に接続され、
    前記第３配線は、前記第１スイッチの第２端子と、前記第２センスアンプと、に電気的に接続され、
    前記第４配線は、前記第３トランジスタの第１端子と、前記第２スイッチの第２端子と、前記第２センスアンプと、に電気的に接続され、
    前記第１回路は、前記第１トランジスタのしきい値電圧を補正する機能を有し、
    前記第２回路は、前記第２トランジスタのしきい値電圧を補正する機能を有し、
    前記第３回路は、前記第３トランジスタのしきい値電圧を補正する機能を有し、
    前記第１回路は、前記第１スイッチがオン状態のときに、前記メモリセルから出力された第１信号に応じた第１電位を前記第１トランジスタのチャネル形成領域を介して前記第１配線及び前記第３配線に出力する機能を有し、
    前記第２回路は、前記第２スイッチがオフ状態のときに、前記第１参照セルから出力された第２信号に応じた第２電位を前記第２トランジスタのチャネル形成領域を介して前記第２配線に出力する機能を有し、
    前記第３回路は、前記第２スイッチがオフ状態のときに、前記第２参照セルから出力された第３信号に応じた第３電位を前記第３トランジスタのチャネル形成領域を介して前記第４配線に出力する機能を有し、
    前記第１センスアンプは、前記第１スイッチ及び前記第２スイッチのそれぞれがオフ状態のときに、前記第１配線の前記第１電位及び前記第２配線の前記第２電位を参照して、前記第１配線の前記第１電位を高レベル電位又は低レベル電位の一方に変動させ、かつ前記第２配線の前記第２電位を高レベル電位又は低レベル電位の他方に変動させる機能を有し、
    前記第２センスアンプは、前記第１スイッチ及び前記第２スイッチのそれぞれがオフ状態のときに、前記第３配線の前記第１電位及び前記第４配線の前記第３電位を参照して、前記第３配線の前記第１電位を高レベル電位又は低レベル電位の一方に変動させ、かつ前記第４配線の前記第３電位を高レベル電位又は低レベル電位の他方に変動させる機能を有する、半導体装置。
  3. 請求項１または請求項２において、
    前記メモリセルは、第４トランジスタと、容量と、を有し、
    前記第４トランジスタの第１端子は、前記容量の第１端子に電気的に接続され、
    前記第４トランジスタの第２端子は、前記第１回路に電気的に接続されている、半導体装置。
  4. 請求項３において、
    第１層と、第２層と、を有し、
    前記第１層は、前記第１センスアンプと、前記第２センスアンプと、を有し、
    前記第２層は、前記メモリセルと、前記第１参照セルと、前記第２参照セルと、を有し、
    前記第２層は、前記第１層の上方に位置し、
    前記第１乃至第４トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、
    前記第１センスアンプと、前記第２センスアンプと、のそれぞれに含まれているトランジスタは、チャネル形成領域にシリコンを有する、半導体装置。
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