JP7459079B2 - 半導体装置 - Google Patents
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Description
図2A、図2Bは、半導体装置の構成例を示すブロック図および回路図である。
図3A、図3Bは、半導体装置の構成例を示す回路図である。
図4は、半導体装置の構成例を示す回路図である。
図5は、半導体装置の構成例を示す回路図である。
図6は、半導体装置の構成例を示す回路図である。
図7は、半導体装置の構成例を示す回路図である。
図8は、半導体装置の構成例を示す回路図である。
図9は、半導体装置の構成例を示す回路図である。
図10は、半導体装置の構成例を示すタイミングチャートである。
図11は、半導体装置の構成例を示す回路図である。
図12は、半導体装置の構成例を示すタイミングチャートである。
図13は、半導体装置の構成例を示す回路図である。
図14は、半導体装置の構成例を示す回路図である。
図15は、半導体装置の構成例を示す回路図である。
図16は、半導体装置の構成例を示す回路図である。
図17は、半導体装置の構成例を示す回路図である。
図18は、半導体装置の構成例を示す回路図である。
図19は、半導体装置の構成例を示す回路図である。
図20は、半導体装置の構成例を示す回路図である。
図21は、半導体装置の構成例を示す回路図である。
図22は、半導体装置の構成例を示す回路図である。
図23は、半導体装置の構成例を示す回路図である。
図24は、半導体装置の構成例を示す回路図である。
図25は、半導体装置の構成例を示す回路図である。
図26は、半導体装置の構成例を示す回路図である。
図27は、半導体装置の構成例を示す回路図である。
図28は、半導体装置の構成例を示す回路図である。
図29は、半導体装置の構成例を示す回路図である。
図30は、半導体装置の構成例を示す回路図である。
図31は、半導体装置の構成例を示す回路図である。
図32は、半導体装置の構成例を示す回路図である。
図33は、半導体装置の構成例を示す回路図である。
図34A、図34Bは、半導体装置の構成例を示す模式図である。
図35は、半導体装置の構成例を示す模式図である。
図36A、図36Bは、半導体装置の構成例を示す回路図である。
図37A、図37Bは、半導体装置の構成例を示すブロック図および回路図である。
図38A、図38Bは、半導体装置の構成例を示すブロック図である。
図39は、半導体装置の構成例を示す断面模式図である。
図40A、図40Bは、半導体装置の構成例を示す断面模式図である。
図41A、図41B、図41Cは、半導体装置の構成例を示す断面模式図である。
図42は、半導体装置の構成例を示す断面模式図である。
図43は、半導体装置の構成例を示す断面模式図である。
図44A、図44B、図44Cは、半導体装置の構成例を示す上面図および断面模式図である。
図45A、図45B、図45C、図45Dは、半導体装置の構成例を説明するための上面図である。
図46AはIGZOの結晶構造の分類を説明する図である。図46BはCAAC-IGZO膜のXRDスペクトルを説明する図である。図46CはCAAC-IGZO膜の極微電子線回折パターンを説明する図である。
図47は、半導体装置の構成例を説明するブロック図である。
図48は、半導体装置の構成例を示す概念図である。
図49A、図49Bは、電子部品の一例を説明する模式図である。
図50は、電子機器の例を示す図である。
本発明の一態様である半導体装置の構成例について、図1乃至図38を参照して説明する。
図1は、半導体装置10の断面構造の模式図を説明するためのブロック図である。
図13は、図1の半導体装置10の動作例を説明するための別の回路図である。図13では、図3A、図3Bで説明した回路ブロックの他、制御回路51の入力端子と、グローバルビット線GBLおよび反転グローバルビット線GBLBと、の間に両者の接続を切り替えるための切替スイッチSW、SW_Bを設ける構成例について図示している。図13に図示するように、制御回路51の入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLおよび反転グローバルビット線GBLBとの接続を切り替えることができる。なお制御回路51の一対の入力端子は、一方を第1入力端子、他方を第2入力端子と呼ぶ場合がある。
図25は、上記構成例1、構成例2とは異なる例を説明するための回路図である。図25には、シリコン基板50にSiトランジスタで構成される第1制御回路に相当する制御回路51Aの回路構成例を示す。制御回路51Aは、スイッチ回路52、プリチャージ回路53、センスアンプ55、電位設定回路59、制御回路51Aに接続されるグローバルビット線GBL、反転グローバルビット線GBLB、ビット線BL、反転ビット線BLBを図示している。なお本明細書等において、制御回路51Aにおいてグローバルビット線GBLまたは反転グローバルビット線GBLBに接続される端子または配線の一部は、制御回路51の入力端子、および反転入力端子と呼ぶ場合がある。またセンスアンプ55に接続される配線であるビット線BLおよび反転ビット線BLBは、制御回路51Aの出力端子、および反転出力端子と呼ぶ場合がある。
以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料(以下、不純物に対するバリア性材料ともいう)を用いて、トランジスタ200を封止するとよい。
図40Aを用いて、トランジスタ層413が有するトランジスタ200T、およびメモリデバイス420が有するトランジスタ200Mに用いることができるトランジスタ200について説明する。
酸化物230として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
図40Bを用いてトランジスタ300を説明する。トランジスタ300は、半導体基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、半導体基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
次に、図41Aを用いて、図39に示すメモリデバイス420について説明する。なお、メモリデバイス420が有するトランジスタ200Mについて、トランジスタ200と重複する説明は省略する。
次に、図41Bを用いて、メモリデバイス420の変形例として、メモリデバイス420Aを説明する。メモリデバイス420Aは、図41Aで説明したトランジスタ200Mの他、トランジスタ200Mと電気的に接続する容量292Aを有する。容量292Aは、トランジスタ200Mの下方に設けられる。
次に、図41Cを用いて、メモリデバイス420の変形例として、メモリデバイス420Bを説明する。メモリデバイス420Bは、図41Aで説明したトランジスタ200Mの他、トランジスタ200Mと電気的に接続する容量292Bを有する。容量292Bは、トランジスタ200Mの上方に設けられる。
図39において一点鎖線で囲んだ領域422にて、メモリデバイス420は、導電体424および導電体205を介してトランジスタ200Tのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物(以下、酸化物半導体ともいう。)について説明する。
まず、酸化物半導体における、結晶構造の分類について、図46Aを用いて説明を行う。図46Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
なお、酸化物半導体は、結晶構造に着目した場合、図46Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC-OS、及びnc-OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
CAAC-OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC-OS膜の厚さ方向、CAAC-OS膜の被形成面の法線方向、またはCAAC-OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC-OSは、a-b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC-OSは、c軸配向し、a-b面方向には明らかな配向をしていない酸化物半導体である。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc-OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc-OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut-of-plane XRD測定では、結晶性を示すピークが検出されない。また、nc-OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc-OS膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a-like OSは、鬆又は低密度領域を有する。即ち、a-like OSは、nc-OS及びCAAC-OSと比べて、結晶性が低い。また、a-like OSは、nc-OS及びCAAC-OSと比べて、膜中の水素濃度が高い。
次に、上述のCAC-OSの詳細について、説明を行う。なお、CAC-OSは材料構成に関する。
CAC-OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
本実施の形態では、実施の形態1に記載の半導体装置10におけるシリコン基板50に設けられたコントロールロジック回路61、行駆動回路62、列駆動回路63および出力回路64について説明する。
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
まず、半導体装置10等が組み込まれた電子部品の例を、図49Aおよび図49Bを用いて説明を行う。
次に、上記電子部品を備えた電子機器の例について図50を用いて説明を行う。
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
Claims (6)
- シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、
前記第1制御回路は、入力端子及び反転入力端子を有するセンスアンプ回路を有し、
前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記メモリ回路から読み出されるデータに応じて、電荷が放電された前記グローバルビット線および前記反転グローバルビット線を充電するか否かを制御する、半導体装置。 - シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、
前記グローバルビット線と前記第2制御回路との間、および前記反転グローバルビット線と前記第2制御回路との間、に設けられた複数の切替スイッチと、を有し、
前記第1制御回路は、入力端子及び反転入力端子を有するセンスアンプを有し、
前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記グローバルビット線および前記反転グローバルビット線にプリチャージされた電荷を前記メモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、
前記第1の期間において、前記グローバルビット線と前記入力端子、および前記反転グローバルビット線と前記反転入力端子、がそれぞれ導通状態となるよう前記切替スイッチを切り替え、
前記メモリ回路から読み出された前記データをリフレッシュする第2の期間において、前記グローバルビット線と前記反転入力端子、および前記反転グローバルビット線と前記入力端子、がそれぞれ導通状態となるよう前記切替スイッチを切り替える、半導体装置。 - シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、
前記第1制御回路は、増幅回路と、出力端子と、反転出力端子と、第1スイッチと、第2スイッチと、信号反転回路と、を有するセンスアンプを有し、
前記第1スイッチは、前記グローバルビット線と前記出力端子との間に設けられ、
前記第2スイッチは、前記反転グローバルビット線と前記反転出力端子との間に設けられ、
前記信号反転回路は、前記グローバルビット線および前記反転グローバルビット線の電位に応じた論理データを反転した電位を前記増幅回路に電気的に接続された前記出力端子および前記反転出力端子に与える機能を有し、
前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記グローバルビット線および前記反転グローバルビット線にプリチャージされた電荷を前記メモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、
前記第1の期間において、前記第1スイッチおよび前記第2スイッチをオフにして、前記グローバルビット線および前記反転グローバルビット線の電位に応じた論理データを反転した電位を前記増幅回路に電気的に接続された前記出力端子および前記反転出力端子に与え、
前記メモリ回路から読み出された前記データをリフレッシュする第2の期間において、前記第1スイッチおよび前記第2スイッチをオンにして前記増幅回路で増幅された前記出力端子および前記反転出力端子の電位を前記グローバルビット線および前記反転グローバルビット線に与える、半導体装置。 - 請求項1乃至3のいずれか一において、
前記グローバルビット線および前記反転グローバルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に延伸した領域を有する、半導体装置。 - 請求項1乃至4のいずれか一において、
前記金属酸化物は、Inと、Gaと、Znと、を含む、半導体装置。 - 請求項1乃至5のいずれか一において、
前記第2制御回路は、第4トランジスタ乃至第7トランジスタを有し、
前記第4トランジスタのゲートは、前記第2制御回路と、前記メモリ回路と、の間の信号を伝える機能を有するローカルビット線に電気的に接続され、
前記第5トランジスタは、前記第4トランジスタのゲートと、前記第4トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、
前記第6トランジスタは、前記第4トランジスタのソースまたはドレインの他方と、前記第4トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、
前記第7トランジスタは、前記第4トランジスタのソースまたはドレインの一方と、前記グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置。
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