JP7459079B2 - 半導体装置 - Google Patents

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Description

本明細書は、半導体装置等について説明する。
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード、フォトダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタに適用可能な半導体として金属酸化物が注目されている。“IGZO”、“イグゾー”などと呼ばれるIn-Ga-Zn酸化物は、多元系金属酸化物の代表的なものである。IGZOに関する研究において、単結晶でも非晶質でもない、CAAC(c-axis aligned crystalline)構造、およびnc(nanocrystalline)構造が見出された(例えば、非特許文献1)。
チャネル形成領域に金属酸化物半導体を有するトランジスタ(以下、「酸化物半導体トランジスタ」、または「OSトランジスタ」と呼ぶ場合がある。)は、極小オフ電流であることが報告されている(例えば、非特許文献1、2)。OSトランジスタが用いられた様々な半導体装置が作製されている(例えば、非特許文献3、4)。
OSトランジスタの製造プロセスは、従来のSiトランジスタとのCMOSプロセスに組み込むことができ、OSトランジスタはSiトランジスタに積層することが可能である。例えば特許文献1では、OSトランジスタを有するメモリセルアレイの層をSiトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第2012/0063208号明細書
S.Yamazaki et al.,"Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics,"Jpn.J.Appl.Phys.,vol.53,04ED18(2014). K.Kato et al.,"Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material,Indium-Gallium-Zinc Oxide,"Jpn.J.Appl.Phys.,vol.51,021201(2012). S.Amano et al.,"Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency,"SID Symp.Dig.Papers,vol.41,pp.626-629(2010). T.Ishizu et al.,"Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI,"ECS Tran.,vol.79,pp.149-156(2017).
本発明の一態様は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの論理を反転させることなく書き戻しを行うことができる、新規な構成の半導体装置等を提供することを課題の一とする。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一態様は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一態様の課題となり得る。
本発明の一態様は、シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、第1制御回路と、第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、第1制御回路は、入力端子及び反転入力端子を有するセンスアンプ回路を有し、メモリ回路から第1制御回路にデータを読み出す第1の期間において、第2制御回路は、メモリ回路から読み出されるデータに応じて、電荷が放電されたグローバルビット線および反転グローバルビット線を充電するか否かを制御する、半導体装置である。
本発明の一態様は、シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、第1制御回路と、第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、グローバルビット線と第2制御回路との間、および反転グローバルビット線と第2制御回路との間、に設けられた複数の切替スイッチと、を有し、第1制御回路は、入力端子及び反転入力端子を有するセンスアンプを有し、メモリ回路から第1制御回路にデータを読み出す第1の期間において、第2制御回路は、1ビット線および反転グローバルビット線にプリチャージされた電荷をメモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、第1の期間において、グローバルビット線と入力端子、および反転グローバルビット線と反転入力端子、がそれぞれ導通状態となるよう切替スイッチを切り替え、メモリ回路から読み出されたデータをリフレッシュする第2の期間において、グローバルビット線と反転入力端子、および反転グローバルビット線と入力端子、がそれぞれ導通状態となるよう切替スイッチを切り替える、半導体装置である。
本発明の一態様は、シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、第1制御回路と、第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、第1制御回路は、増幅回路と、出力端子と、反転出力端子と、第1スイッチと、第2スイッチと、信号反転回路と、を有するセンスアンプを有し、第1スイッチは、グローバルビット線と出力端子との間に設けられ、第2スイッチは、反転グローバルビット線と反転出力端子との間に設けられ、信号反転回路は、グローバルビット線および反転グローバルビット線の電位に応じた論理データを反転した電位を増幅回路に電気的に接続された出力端子および反転出力端子に与える機能を有し、メモリ回路から第1制御回路にデータを読み出す第1の期間において、第2制御回路は、グローバルビット線および反転グローバルビット線にプリチャージされた電荷をメモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、第1の期間において、第1スイッチおよび第2スイッチをオフにして、グローバルビット線および反転グローバルビット線の電位に応じた論理データを反転した電位を増幅回路に電気的に接続された出力端子および反転出力端子に与え、メモリ回路から読み出されたデータをリフレッシュする第2の期間において、第1スイッチおよび第2スイッチをオンにして増幅回路で増幅された出力端子および反転出力端子の電位をグローバルビット線および反転グローバルビット線に与える、半導体装置である。
本発明の一態様において、グローバルビット線および反転グローバルビット線は、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置が好ましい。
本発明の一態様において、金属酸化物は、Inと、Gaと、Znと、を含む、半導体装置が好ましい。
本発明の一態様において、第2制御回路は、第4トランジスタ乃至第7トランジスタを有し、第4トランジスタのゲートは、第2制御回路と、メモリ回路と、の間の信号を伝える機能を有するローカルビット線に電気的に接続され、第5トランジスタは、第4トランジスタのゲートと、第4トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、第6トランジスタは、第4トランジスタのソースまたはドレインの他方と、第4トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、第7トランジスタは、第4トランジスタのソースまたはドレインの一方と、グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置が好ましい。
本発明の一態様は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの論理を反転させることなく書き戻しを行うことができる、新規な構成の半導体装置等を提供することができる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図1は、半導体装置の構成例を示すブロック図である。
図2A、図2Bは、半導体装置の構成例を示すブロック図および回路図である。
図3A、図3Bは、半導体装置の構成例を示す回路図である。
図4は、半導体装置の構成例を示す回路図である。
図5は、半導体装置の構成例を示す回路図である。
図6は、半導体装置の構成例を示す回路図である。
図7は、半導体装置の構成例を示す回路図である。
図8は、半導体装置の構成例を示す回路図である。
図9は、半導体装置の構成例を示す回路図である。
図10は、半導体装置の構成例を示すタイミングチャートである。
図11は、半導体装置の構成例を示す回路図である。
図12は、半導体装置の構成例を示すタイミングチャートである。
図13は、半導体装置の構成例を示す回路図である。
図14は、半導体装置の構成例を示す回路図である。
図15は、半導体装置の構成例を示す回路図である。
図16は、半導体装置の構成例を示す回路図である。
図17は、半導体装置の構成例を示す回路図である。
図18は、半導体装置の構成例を示す回路図である。
図19は、半導体装置の構成例を示す回路図である。
図20は、半導体装置の構成例を示す回路図である。
図21は、半導体装置の構成例を示す回路図である。
図22は、半導体装置の構成例を示す回路図である。
図23は、半導体装置の構成例を示す回路図である。
図24は、半導体装置の構成例を示す回路図である。
図25は、半導体装置の構成例を示す回路図である。
図26は、半導体装置の構成例を示す回路図である。
図27は、半導体装置の構成例を示す回路図である。
図28は、半導体装置の構成例を示す回路図である。
図29は、半導体装置の構成例を示す回路図である。
図30は、半導体装置の構成例を示す回路図である。
図31は、半導体装置の構成例を示す回路図である。
図32は、半導体装置の構成例を示す回路図である。
図33は、半導体装置の構成例を示す回路図である。
図34A、図34Bは、半導体装置の構成例を示す模式図である。
図35は、半導体装置の構成例を示す模式図である。
図36A、図36Bは、半導体装置の構成例を示す回路図である。
図37A、図37Bは、半導体装置の構成例を示すブロック図および回路図である。
図38A、図38Bは、半導体装置の構成例を示すブロック図である。
図39は、半導体装置の構成例を示す断面模式図である。
図40A、図40Bは、半導体装置の構成例を示す断面模式図である。
図41A、図41B、図41Cは、半導体装置の構成例を示す断面模式図である。
図42は、半導体装置の構成例を示す断面模式図である。
図43は、半導体装置の構成例を示す断面模式図である。
図44A、図44B、図44Cは、半導体装置の構成例を示す上面図および断面模式図である。
図45A、図45B、図45C、図45Dは、半導体装置の構成例を説明するための上面図である。
図46AはIGZOの結晶構造の分類を説明する図である。図46BはCAAC-IGZO膜のXRDスペクトルを説明する図である。図46CはCAAC-IGZO膜の極微電子線回折パターンを説明する図である。
図47は、半導体装置の構成例を説明するブロック図である。
図48は、半導体装置の構成例を示す概念図である。
図49A、図49Bは、電子部品の一例を説明する模式図である。
図50は、電子機器の例を示す図である。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の主旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
本明細書において、例えば、電源電位VDDを、電位VDD、VDD等と省略して記載する場合がある。これは、他の構成要素(例えば、信号、電圧、回路、素子、電極、配線等)についても同様である。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“_1”、”_2”、”[n]”、”[m,n]”等の識別用の符号を付記して記載する場合がある。例えば、2番目の配線GLを配線GL[2]と記載する。
(実施の形態1)
本発明の一態様である半導体装置の構成例について、図1乃至図38を参照して説明する。
なお半導体装置は半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード、フォトダイオード等)を含む回路、同回路を有する装置である。本実施の形態で説明する半導体装置は、極小オフ電流のトランジスタを利用した記憶装置として機能させることができる。
<半導体装置の構成例1>
図1は、半導体装置10の断面構造の模式図を説明するためのブロック図である。
半導体装置10は、シリコン基板50上に複数の素子層20_1乃至20_M(Mは自然数)を有する。素子層20_1乃至20_Mは、それぞれトランジスタ層30およびトランジスタ層40を有する。トランジスタ層40は、複数のトランジスタ層41_1乃至41_k(kは2以上の自然数)で構成される。
図1に示す模式図は、各構成の配置を説明するため、z軸方向を規定している。z軸方向は、シリコン基板50の面に垂直方向または概略垂直方向のことをいう。なお「概略垂直」とは、85度以上95度以下の角度で配置されている状態をいう。なお理解を容易にするため、z軸方向を垂直方向と呼ぶ場合がある。なおシリコン基板50の面は、z軸方向に垂直方向または概略垂直方向に規定されたx軸、y軸で形成される面に対応する。なお理解を容易にするため、x軸方向を奥行き方向、y軸方向を水平方向と呼ぶ場合がある。
複数のトランジスタ層41_1乃至41_kで構成されるトランジスタ層40は、各トランジスタ層において、複数のメモリセル(図示せず)を有するメモリ回路を備える。各メモリセルは、トランジスタおよびキャパシタを有する。なおキャパシタは、容量素子と呼ぶ場合がある。なお素子層は、キャパシタやトランジスタなどの素子が設けられる層をいい、導電体、半導体、絶縁体等の部材を有する層である。
なお各トランジスタ層41_1乃至41_kが有するメモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、OSトランジスタという)をメモリに用いたDOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶことができる。一つのトランジスタ、及び一つの容量で構成することができるため、メモリの高密度化を実現できる。また、OSトランジスタを用いることで、データの保持期間を大きくすることができる。
本発明の一態様の構成では、OSトランジスタを有するメモリセルを用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流(以下、オフ電流)が極めて低いことを利用して、所望の電圧に応じた電荷をソースまたはドレインの他方にあるキャパシタに保持させることができる。つまり、メモリセルにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
加えてOSトランジスタを用いたメモリセルでは、電荷の充電または放電することによってデータの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。OSトランジスタを用いたメモリセルは、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またOSトランジスタを用いたメモリセルは、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。
またOSトランジスタを用いたメモリセルは、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタ)を有するシリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。またOSトランジスタは、Siトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
またOSトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、4端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、LSIと同一思考で回路設計を行うことができる。加えてOSトランジスタは、高温環境下において、Siトランジスタよりも優れた電気特性を有する。具体的には、125℃以上150℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
シリコン基板50は、トランジスタ層30で選択されたメモリセルへのデータの書き込みまたは読み出しをグローバルビット線(グローバルビット線GBLとして説明する場合がある)およびローカルビット線(ローカルビット線LBLとして説明する場合がある)を介して行うための制御回路を有する。制御回路は、シリコン基板50をチャネルに用いた複数のSiトランジスタを有する。シリコン基板50が有する制御回路は、Siトランジスタで構成されるセンスアンプ回路等を有する。シリコン基板50が有する制御回路は、第1制御回路という場合がある。
トランジスタ層30は、トランジスタ層40が有する複数のメモリセルの一つから選択されたメモリセルに対して、データの書き込みおよび読み出しを行うことができる機能を有する。
トランジスタ層30は、データの読出しを行うための読出し用のトランジスタと、データの書き込み、データの読出しを制御するためのトランジスタと、を有する制御回路を備える。読出し用のトランジスタのゲートは、複数のメモリセルの一つに接続されたローカルビット線に接続される。当該構成とすることで、読出し用のトランジスタは、データの読み出し時にローカルビット線のわずかな電位差を増幅してグローバルビット線に出力することができる。トランジスタ層30に設けられる制御回路は、OSトランジスタで構成される増幅回路としての機能を有する。トランジスタ層30が有する制御回路は、第2制御回路という場合がある。
なお第2制御回路は、読出し用のトランジスタのゲートに当該トランジスタのしきい値電圧に応じた電位を保持させる機能を有してもよい。当該構成とすることで、読出し用のトランジスタは、メモリセルから読みだされるデータのばらつきを低減することができる。
なおローカルビット線LBLは、メモリセルに直接接続される配線である。グローバルビット線GBLは、複数のローカルビット線のいずれか一を選択することで第2制御回路を介して電気的に接続される配線である。グローバルビット線GBLまたはローカルビット線LBLは、信号を伝える機能を有する。グローバルビット線GBLまたはローカルビット線LBLに与えられるデータ信号は、メモリセルに書き込まれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ1またはデータ0に対応するハイレベルまたはローレベルの電位を有する二値の信号として説明する。なおデータ信号は、3値以上の多値でもよい。なおグローバルビット線GBLは、データを読み出すための配線対として、反転グローバルビット線GBLBとして機能する場合がある。
トランジスタ層40は、図1に図示するように、z軸方向においてトランジスタ層30と積層して設けられる。各素子層20_1乃至20_Mが有するトランジスタ層40は、第2制御回路で選択される。第2制御回路は、トランジスタ層30が有する読出し用のトランジスタに流れる電流量の違いを利用することで、メモリセルに書き込まれたデータ信号をグローバルビット線GBLの電位の変化に変換して第1制御回路に出力する機能を有する。また第2制御回路は、第1制御回路が出力するデータ信号をローカルビット線に与える機能を有する。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いOSトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。OSトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またOSトランジスタは、高温環境下においてもSiトランジスタと比べて電気特性の変動が小さいため、信頼性に優れた記憶装置として機能する半導体装置とすることができる。
次いで図2Aには、図1の素子層20_1乃至20_Mのいずれか一に相当する素子層20のブロック図を示す。
図1でも図示するように本発明の一態様における素子層20では、z軸方向でトランジスタ層30上に、メモリセルを有する複数のトランジスタ層40を備える構成とする。当該構成とすることで、トランジスタ層30とトランジスタ層40との距離を近くすることができる。ローカルビット線が短くなることで、寄生容量を低減することができる。複数のトランジスタ層40を垂直方向に繰り返し同じ製造工程を用いて作製することで、製造コストの低減を図ることができる。
図2Bは、図2Aに図示する素子層20における各構成を回路記号で示した図である。
トランジスタ層30は、トランジスタ31、トランジスタ32、トランジスタ33、およびトランジスタ34を有する制御回路35を備える。トランジスタ層41_1、41_2はそれぞれ、複数のメモリセル42を有する。メモリセル42は、トランジスタ43およびキャパシタ44を有する。トランジスタ43は、ゲートに接続されたワード線WLの制御に応じて、ローカルビット線LBLとキャパシタ44との間の導通状態(オン)又は非導通状態(オフ)を切り替えるスイッチとして機能する。ローカルビット線LBLは、トランジスタ31のゲートに接続される。ワード線WLは、ワード線WLに与えられるワード信号(信号WLという場合がある)によってトランジスタ43のオンまたはオフを切り替える。キャパシタ44は、固定電位を与える配線CSLが接続される。
制御回路35が有する各トランジスタは、図2Bに図示するように接続される。具体的には、トランジスタ33のソースまたはドレインの一方は、トランジスタ31のゲートに接続される。トランジスタ33のソースまたはドレインの他方は、トランジスタ34のソースまたはドレインの一方およびトランジスタ31のソースまたはドレインの一方に接続される。トランジスタ32のソースまたはドレインの一方は、トランジスタ31のソースまたはドレインの他方に接続される。トランジスタ32のソースまたはドレインの他方は、配線SLに接続される。トランジスタ34のソースまたはドレインの他方は、グローバルビット線GBLに接続される。トランジスタ32、33、および34は、ゲートに接続された信号RE、WE、およびMUXの制御に応じて、ソースとドレインとの間の導通状態又は非導通状態を切り替えるスイッチとして機能する。信号RE、WE、およびMUXは、それぞれスイッチとして機能するトランジスタのオンまたはオフを切り替えるための信号であり、一例としては信号がHレベルでオン、Lレベルでオフとして機能させることができる。
トランジスタ43は、上述したOSトランジスタである。またキャパシタ44は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお電極を構成する導電体としては、金属の他、導電性を付与した半導体層などを用いることができる。またキャパシタ44の配置については、詳細は後述するが、トランジスタ43の上方または下方の重なる位置に配置する構成の他、トランジスタ43を構成する半導体層あるいは電極等の一部をキャパシタ44の一方の電極として用いることができる。
トランジスタ31は、ローカルビット線LBLの電位に応じて、トランジスタ31のソースとドレインとの間に電流を流す機能を有する。トランジスタ31のゲートの電位がトランジスタ31のしきい値電圧を超えることで、ソースとドレインとの間に電流が流れる。
制御回路35は、トランジスタ31のソースとドレインとの間に流れる電流を、配線SLとグローバルビット線GBLとの間で流すか否かを制御する機能、あるいはグローバルビット線GBLの電位をローカルビット線LBLに伝える機能を有する。あるいは、トランジスタ31のゲートの電位を、トランジスタ31のソースとドレインとの間を介して配線SLに放電する機能を有する。
トランジスタ31乃至34は、トランジスタ43と同様に、OSトランジスタで構成される。OSトランジスタを用いた素子層20を構成するトランジスタ層30および40は、Siトランジスタを有するシリコン基板50上に積層して配置可能であるため、集積化を容易に行うことができる。
また図3Aには、シリコン基板50にSiトランジスタで構成される第1制御回路に相当する制御回路51の回路構成例を示す。制御回路51は、スイッチ回路52、プリチャージ回路53、プリチャージ回路54、センスアンプ55、制御回路51に接続されるグローバルビット線GBL、反転グローバルビット線GBLB、ビット線BL、反転ビット線BLBを図示している。なお本明細書等において、制御回路51においてグローバルビット線GBLまたは反転グローバルビット線GBLBに接続される端子または配線の一部は、制御回路51の入力端子、および反転入力端子と呼ぶ場合がある。またセンスアンプ55に接続される配線であるビット線BLおよび反転ビット線BLBは、制御回路51の出力端子、および反転出力端子と呼ぶ場合がある。
スイッチ回路52は、図3Aに図示するように、例えばnチャネル型のトランジスタ52_1、52_2を有する。トランジスタ52_1、52_2は、配線CSELの信号に応じて、グローバルビット線GBL、反転グローバルビット線GBLBの配線対と、ビット線BL、反転ビット線BLBの配線対と、の導通状態を切り替える。スイッチ回路52は、pチャネル型のトランジスタと組み合わせたアナログスイッチを用いる構成としてもよい。
プリチャージ回路53は、図3Aに図示するように、nチャネル型のトランジスタ53_1乃至53_3で構成される。プリチャージ回路53は、配線EQの信号に応じて、ビット線BLおよび反転ビット線BLBの間の電位VDD/2に相当する電位VPREにプリチャージするための回路である。プリチャージ回路54は、図3Aに図示するように、pチャネル型のトランジスタ54_1乃至54_3で構成される。プリチャージ回路54は、配線EQBの信号に応じて、ビット線BLおよび反転ビット線BLBの間の電位VDD/2に相当する電位VPREにプリチャージするための回路である。プリチャージ回路53、54は、いずれか一方で構成してもよい。プリチャージ回路53、54は、ビット線BLと反転ビット線BLBとを電気的に接続し、平衡化(イコライズ)する機能を有する。
センスアンプ55は、図3Aに図示するように、配線SAPまたは配線SANに接続された、pチャネル型のトランジスタ55_1、55_2およびnチャネル型のトランジスタ55_3、55_4で構成される。配線SAPまたは配線SANは、VDDまたはVSSを与える機能を有する配線である。トランジスタ55_1乃至55_4は、インバータループを構成するトランジスタである。
また、図3Bには図3A等で説明した制御回路51に対応する回路ブロックを説明する図を示す。図3Bに図示するように、制御回路51は図面等においてブロックとして表す場合がある。
図4は、図1の半導体装置10の動作例を説明するための回路図である。図4では、図3A、図3Bで説明した回路ブロックを用いて図示している。
図4に図示するようにトランジスタ層41_1乃至41_kは、メモリセル42を有する。メモリセル42は、対になるローカルビット線LBLおよびローカルビット線LBL_preに接続される。ローカルビット線LBLに接続されるメモリセル42は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線LBL_preは、電位の比較のためにプリチャージされるローカルビット線であり、当該ローカルビット線LBL_preに接続されるメモリセルではデータを保持し続ける。
ローカルビット線LBLは、制御回路35を介してグローバルビット線GBLに接続される。ローカルビット線LBL_preは、制御回路35_preを介して反転グローバルビット線GBLBに電気的に接続される。グローバルビット線GBLおよび反転グローバルビット線GBLBは、制御回路51に電気的に接続される。なお制御回路35および制御回路35_preのトランジスタ32、33、34のオンまたはオフを制御する信号RE、WE、およびMUXの図示を省略している。信号RE、WE、およびMUXは、制御回路35と制御回路35_preとで異なる制御を行う信号である。例えば、制御回路35のトランジスタ32、33、34のオンまたはオフを制御する信号は信号RE1、WE1、およびMUX1(図示せず)であり、制御回路35_preのトランジスタ32、33、34のオンまたはオフを制御する信号は信号RE2、WE2、およびMUX2(図示せず)である。
また図5乃至9では、図5に示す回路図の動作を説明するための模式図を図示する。なお図5乃至9では、説明をわかりやすくするため、スイッチとして機能するトランジスタのオンまたはオフにより電気的に接続される配線の一部を太線で図示する場合がある。なおデータの読出しおよび書き戻しを行うメモリセル42に保持されるデータは、データ“1”つまりHレベルの電位を保持する場合(図中、“H”と図示)であるとして説明を行う。またオフとなる、制御回路35、35_preが有するトランジスタには、バツ印を付している。
図5はローカルビット線LBLおよびローカルビット線LBL_preのプリチャージを行う期間を説明する模式図である。プリチャージを行う期間では、制御回路35、35_preの双方のトランジスタ33、34をオンにして、グローバルビット線GBLおよび反転グローバルビット線GBLBに与えられたプリチャージ電圧VLBLをローカルビット線LBLおよびローカルビット線LBL_preに伝えることで、プリチャージを行う。プリチャージによって、各配線は電源電圧VDD(例えば1.5V)に昇圧される。プリチャージ電圧VLBLは、上述した電位VPREに相当する。
図6では、トランジスタ31のゲートにトランジスタ31のしきい値電圧VTHを保持させ、読み出されるデータにおけるしきい値電圧VTH分の補正を行うための期間を説明する模式図である。当該期間では、制御回路35、35_preで双方のトランジスタ34をオフにして、グローバルビット線GBLおよび反転グローバルビット線GBLBに与えられたプリチャージ電圧VLBLを配線SLに放電させる。放電の際、配線SLの電圧を例えばプリチャージ電圧の半分とする。放電によって流れる電流Idisは、トランジスタ31のゲートの電位がしきい値電圧0.5×VLBL+VTHで止まる。また当該期間では、グローバルビット線GBLおよび反転グローバルビット線GBLBを電圧Vにプリチャージする。電圧Vは、ほかの配線等に与える電位よりも低い電圧、例えば0Vとする。
図7ではデータを読み出すメモリセル42のトランジスタ43をオンにし、キャパシタ44とローカルビット線LBLとの間で電荷のシェア(チャージシェアリング)を行う。ローカルビット線LBLの電位は、電圧0.5×VLBL+VTHから電圧0.5×VLBL+VTH+ΔVに上昇する。ここでいう電圧ΔVは、メモリセル42に保持されたHレベルの電位による電荷の移動によるものである。また制御回路35、35_preではトランジスタ33をオフにし、配線SLの電位を電圧Vよりも高くする。例えばVDDとする。制御回路35は、チャージシェアリングによってトランジスタ31のゲートの電圧が電圧0.5×VLBL+VTH+ΔVに上昇するため、電流Iが流れる。一方、制御回路35_preは、トランジスタ31のゲートの電圧が電圧0.5×VLBL+VTHのままのため、制御回路35に比べると電流が流れない。そのため、グローバルビット線GBLの電圧は反転グローバルビット線GBLBの電圧より高くなる。
図8では、制御回路35、35_preの双方のトランジスタ32、33をオフにし、制御回路51が有するセンスアンプを活性化させグローバルビット線GBLおよび反転グローバルビット線GBLBの電圧をHレベルまたはLレベルに確定させる。なおセンスアンプの活性化とは、グローバルビット線GBLおよび反転グローバルビット線GBLBの電圧差に応じて、各配線のHレベルまたはLレベルを確定する動作をいう。
図9では、制御回路35、35_preの双方のトランジスタ33、34、メモリセル42が有するトランジスタ43をオンにし、先の期間で確定したグローバルビット線GBLおよび反転グローバルビット線GBLBの電圧をメモリセル42に書き戻す。
以上の構成とすることで、チャージシェアリングによって読み出されるデータの論理に応じた電圧を、論理を反転させることなく、再度メモリセル42に書き戻す構成とすることができる。つまりデータ“1”つまりHレベルの電位が読み出されたメモリセル42では、データ“1”つまりHレベルの電位を書き戻すことができる。
また図10では、図5乃至図9で説明した各期間を含む動作を説明するためのタイミングチャートを示す。なお図10にタイミングチャートにおいては、グローバルビット線GBL、反転グローバルビット線GBLBの配線対について、データがHレベルの場合(data=H)、データがLレベルの場合(data=L)の場合に分けて図示している。
図10に示すタイミングチャートにおいて、時刻T11乃至時刻T13はデータ書き込みの期間に相当する。時刻T13乃至時刻T16はしきい値電圧の取得期間、つまり補正期間に相当する。時刻T16乃至時刻T18はデータ読出しの期間に相当する。時刻T18乃至時刻T20はデータの書き戻しの期間に相当する。なお図10において、信号RE、WE、およびMUXは、制御回路35と制御回路35_preとで異なる信号であるが、制御回路35および制御回路35_preが同じ動作を行うため、信号RE、WE、およびMUXとして説明する。
時刻T11では、信号MUX、信号WEをHレベルにしてセンスアンプから書き込みデータを転送することで、グローバルビット線GBLまたは反転グローバルビット線GBLBの配線対の一方が充電される。ローカルビット線LBLの電位が上昇する。ワード線WLの電位をHレベルとして、ローカルビット線LBLに与えられた電位(図10の場合Hレベル)をメモリセル42に書き込む。
時刻T12では、ワード線WLの電位をLレベルとする。メモリセル42にデータが保持される。
時刻T13では、配線SAP、SANをともにVDDとし、配線EQ、EQBの信号を反転させて、グローバルビット線GBLおよび反転グローバルビット線GBLBの配線対を共にHレベルとする。ローカルビット線LBL_preがHレベルの電位にプリチャージされる。その後信号MUXをLレベルとする。信号WEも併せてLレベルとしてもよい。
時刻T14では、信号RE、信号WEをHレベルとする。ローカルビット線LBLの電位およびローカルビット線LBL_preの電位は、トランジスタ31を介した放電により下降する。この放電は、トランジスタ31のゲートとソースの間の電圧が、トランジスタ31のしきい値電圧となったところで止まる。また時刻T14では、配線SAP、SANをともにVSS(0V)として、グローバルビット線GBLおよび反転グローバルビット線GBLBの配線対をLレベルに設定する。
時刻T15では、信号WEおよび信号REを共にLレベルとする。ローカルビット線LBLおよびローカルビット線LBL_preには、トランジスタ31のしきい値電圧に応じた電位が保持される。配線EQ、EQBの信号は、再度反転させ、プリチャージを停止しておく。つまり、グローバルビット線GBLおよび反転グローバルビット線GBLBの配線対は、電気的に浮遊状態、フローティング状態となる。また時刻T15では配線SLの電位をLレベルからHレベルに切り替える。この切り替えによって、トランジスタ31に流れる電流の向きを切り替えることができる。
時刻T16では、ワード線WLをHレベルとし、チャージシェアリングを行う。ローカルビット線LBLの電位がメモリセル42に書き込んだデータに応じて変化する。Hレベルのデータをメモリセル42に書き込んだ場合、ローカルビット線LBLの電位が上昇し、Lレベルのデータをメモリセル42に書き込んだ場合、ローカルビット線LBLの電位が下降する。一方、ローカルビット線LBL_preでは、ワード線WLの動作によるチャージシェアリングを行わないため、電位が変化しない。
時刻T17では、信号RE、信号MUXをHレベルとすることで、ローカルビット線LBLとローカルビット線LBL_preの電位に応じて、制御回路35が有するトランジスタ31と、制御回路35_preが有するトランジスタ31とに電流が流れる。ローカルビット線LBLとローカルビット線LBL_preの電位が異なるため、制御回路35が有するトランジスタ31と、制御回路35_preが有するトランジスタ31と、で流れる電流に差が生じる。この電流の差は、チャージシェアリングによって変化するローカルビット線LBLの電位、すなわちメモリセル42から読み出されるデータに応じたものとなる。そのため、メモリセル42のデータは、図10に図示するように、グローバルビット線GBL、反転グローバルビット線GBLBの配線対の電位の変化量に変換することができる。
時刻T18では、信号REをLレベルとする。そして配線SAP、SANに電源電圧(VDD、VSS)を与えることで、センスアンプ55を動作させる。センスアンプ55が動作することでグローバルビット線GBLよび反転グローバルビット線GBLBの配線対の電位が確定する。
時刻T19では、信号WEをHレベルとすることで読み出されたデータの論理に応じた電圧を再びメモリセル42に書き戻すことができる。
時刻T20では、信号MUX、信号WL、信号WEをLレベルとする。メモリセル42では、読み出したデータの論理に応じたデータの書き戻しが完了する。
なお図4で図示した構成では、ローカルビット線LBLのプリチャージは、グローバルビット線GBLを介して行う構成について図示しているが、これに限らない。例えば、図11に図示するように制御回路と同じ層において、トランジスタ37を設け、当該トランジスタ37を信号PEで制御して電圧Vpプリチャージを行う構成とすることが好適である。当該構成とすることで、グローバルビット線GBLを充放電する分の消費電力を低減することができる。
図12は、図11に図示する構成における動作を説明するためのタイミングチャートである。図12に図示するタイミングチャートのように、信号PEを制御して時刻T13から時刻T14にかけてHレベルにする。当該構成とすることで、グローバルビット線GBLおよび反転グローバルビット線GBLBの不要な充電を抑制することができる。
本発明の一態様におけるメモリセルおよび制御回路を有するトランジスタ層では、メモリセルから読出したデータを書き戻す際、配線SLおよびグローバルビット線GBLの電位を切り替えることで、トランジスタ31を流れる電流の向きを反転する構成とする。当該構成とすることで、メモリセルに書き戻されるデータの論理を反転することなく、書き戻すことができる。
<半導体装置の構成例2>
図13は、図1の半導体装置10の動作例を説明するための別の回路図である。図13では、図3A、図3Bで説明した回路ブロックの他、制御回路51の入力端子と、グローバルビット線GBLおよび反転グローバルビット線GBLBと、の間に両者の接続を切り替えるための切替スイッチSW、SW_Bを設ける構成例について図示している。図13に図示するように、制御回路51の入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLおよび反転グローバルビット線GBLBとの接続を切り替えることができる。なお制御回路51の一対の入力端子は、一方を第1入力端子、他方を第2入力端子と呼ぶ場合がある。
図13に図示するようにトランジスタ層41_1乃至41_kは、メモリセル42を有する。メモリセル42は、対になるローカルビット線LBLおよびローカルビット線LBL_preに接続される。ローカルビット線LBLに接続されるメモリセル42は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線LBL_preはプリチャージされるローカルビット線であり、当該ローカルビット線LBL_preに接続されるメモリセルでは、データを保持し続ける。
ローカルビット線LBLは、制御回路35を介してグローバルビット線GBLに接続される。ローカルビット線LBL_preは、制御回路35_preを介して反転グローバルビット線GBLBに電気的に接続される。グローバルビット線GBLおよび反転グローバルビット線GBLBは、切替スイッチSWまたは切替スイッチSW_Bを介して、制御回路51に電気的に接続される。なお制御回路35および制御回路35_preのトランジスタ32、33、34のオンまたはオフを制御する信号RE、WE、およびMUXの図示を省略している。信号RE、WE、およびMUXは、制御回路35と制御回路35_preとで異なる制御を行う信号である。例えば、制御回路35のトランジスタ32、33、34のオンまたはオフを制御する信号は信号RE1、WE1、およびMUX1であり、制御回路35_preのトランジスタ32、33、34のオンまたはオフを制御する信号は信号RE2、WE2、およびMUX2である。
また図14乃至17では、図13に示す回路図の動作を説明するための模式図を図示する。なお図14乃至17では、説明をわかりやすくするため、スイッチとして機能するトランジスタのオンまたはオフにより電気的に接続される配線の一部を太線で図示する場合がある。なおデータの読出しおよび書き戻しを行うメモリセル42に保持されるデータは、データ“1”つまりHレベルの電位を保持する場合(図中、“H”と図示)であるとして説明を行う。またオフとなる、制御回路35、35_preが有するトランジスタには、バツ印を付している。
なお図14乃至17における説明では、メモリのデータ書き込みは終了し、初期状態としてローカルビット線LBLおよびローカルビット線LBL_preのしきい値補正動作による電圧を保持した状態として説明する。しきい値補正を行う際、配線SLの電位を例えばプリチャージ電圧VLBLの半分の電圧で行った場合、トランジスタ31のしきい値電圧VTHが考慮された電圧0.5×VLBL+VTHが保持され、グローバルビット線GBLおよび反転グローバルビット線GBLBにV(例えばVDD)に相当する電圧が保持された状態として説明する。ローカルビット線LBLおよびローカルビット線LBL_preにおけるトランジスタ31のしきい値電圧VTHの保持は、配線SLをVSSとし、配線SLにトランジスタ31を介して電荷を放電させて行えばよい。ローカルビット線LBLおよびローカルビット線LBL_preに保持する電圧は、しきい値電圧に限らず他の電圧でもよい。
図14ではデータを読み出すメモリセル42のトランジスタ43をオンにし、キャパシタ44とローカルビット線LBLとの間で電荷のシェア(チャージシェアリング)を行う。ローカルビット線LBLの電位は、電圧0.5×VLBL+VTHから電圧0.5×VLBL+VTH+ΔVに上昇する。ここでいう電圧ΔVは、メモリセル42に保持されたHレベルの電位による電荷の移動によるものである。また制御回路35、35_preでは、トランジスタ33をオフにし、配線SLの電位を電圧Vよりも低くする。例えばVSS(0V)とする。制御回路35のトランジスタ31は、チャージシェアリングによってゲートの電圧が電圧0.5×VLBL+VTH+ΔVに上昇するため、グローバルビット線GBLが放電するよう電流Iが流れる。一方、制御回路35_preのトランジスタ31は、ゲートの電圧が電圧0.5×VLBL+VTHのままのため、制御回路35に比べると電流が流れない。そのため、グローバルビット線GBLの電圧は電圧V-ΔVのように下降し、反転グローバルビット線GBLBの電圧は、グローバルビット線GBLの電圧より高い電圧Vとなる。なお図14の状態で、制御回路51の第1入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの一方に接続される。制御回路51の第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの他方に接続される。
図15では、トランジスタ32、33をオフにする。また図15の状態で、制御回路51の第1入力端子および第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBのいずれにも接続しない。グローバルビット線GBLまたは反転グローバルビット線GBLBは、電気的に浮遊状態となる。この状態で制御回路51の第1入力端子では電圧V-ΔVが保持され、第2入力端子では電圧Vが保持される。ここでいう電圧-ΔVは、グローバルビット線GBLからトランジスタ31を介して配線SLに流れる電流による電荷の変動によるものである。
図16では、図15の状態と同様に、制御回路51の第1入力端子および第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBのいずれにも接続しない。グローバルビット線GBLまたは反転グローバルビット線GBLBは、電気的に浮遊状態となる。この状態で制御回路51が有するセンスアンプを活性化させる。第1入力端子をLレベル、第2入力端子をHレベルに確定させる。図16に図示するように、グローバルビット線GBLまたは反転グローバルビット線GBLBを電気的に浮遊状態としてセンスアンプを活性化するため、グローバルビット線GBLまたは反転グローバルビット線GBLBの負荷を充放電する消費電力を低減し、データを確定させるまでの時間を短くすることができる。
図17では、制御回路51の第1入力端子を切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの他方に接続する。制御回路51の第2入力端子を切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの一方に接続する。つまり、図14の状態とは、異なる状態で接続する。そして、グローバルビット線GBLがHレベル、反転グローバルビット線GBLBがLレベルに確定する。そしてトランジスタ33、34、メモリセル42が有するトランジスタ43をオンにし、確定したグローバルビット線GBLおよび反転グローバルビット線GBLBの電圧をメモリセル42に書き戻す。
以上の構成とすることで、チャージシェアリングによって読み出されるデータの論理に応じた電圧を、論理を反転させることなく、再度メモリセル42に書き戻す構成とすることができる。
また図18乃至図21では、図14乃至17における説明とは異なる構成例について説明する。
図18ではデータを読み出すメモリセル42のトランジスタ43をオンにし、キャパシタ44とローカルビット線LBLとの間で電荷のシェア(チャージシェアリング)を行う。図18における説明は、図14の説明と同様である。なお図18の状態で、制御回路51の第1入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの一方に接続される。制御回路51の第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの他方に接続される。
図19では、トランジスタ32、33をオフにする。また図19の状態で、制御回路51の第1入力端子および第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBのいずれにも接続しない。グローバルビット線GBLまたは反転グローバルビット線GBLBは、電気的に浮遊状態となる。この状態で制御回路51の第1入力端子では電圧Vが保持され、第2入力端子では電圧V-ΔVが保持される。
図20では、制御回路51の第1入力端子を切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの他方に接続する。制御回路51の第2入力端子を切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの一方に接続する。つまり、図18の状態とは、異なる状態で接続する。この状態で制御回路51が有するセンスアンプを活性化させる。グローバルビット線GBLをHレベル、反転グローバルビット線GBLBをLレベルに確定させる。
図21では、トランジスタ33、34、メモリセル42が有するトランジスタ43をオンにし、確定したグローバルビット線GBLおよび反転グローバルビット線GBLBの電圧をメモリセル42に書き戻す。
以上の構成とすることで、チャージシェアリングによって読み出されるデータの論理に応じた電圧を、論理を反転させることなく、再度メモリセル42に書き戻す構成とすることができる。加えて図18乃至図21で説明した構成においては、センスアンプからメモリ外部に出力する際、ビット線BL、反転ビット線BLBを介して出力されるが、グローバルビット線GBLおよび反転グローバルビット線GBLBの論理と、ビット線BLおよび反転ビット線BLBと、の論理が反転論理とならず出力することができる。
また図22乃至図24では、図14乃至17、および図18乃至図21における説明とは異なる構成例について説明する。
図22ではデータを読み出すメモリセル42のトランジスタ43をオンにし、キャパシタ44とローカルビット線LBLとの間で電荷のシェア(チャージシェアリング)を行う。図22における説明は、図14または図18の説明と同様である。なお図22の状態で、制御回路51の第1入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの一方に接続される。制御回路51の第2入力端子は、切替スイッチSW、SW_Bによってグローバルビット線GBLまたは反転グローバルビット線GBLBの他方に接続される。
図23では、トランジスタ32、33をオフにして制御回路51が有するセンスアンプを活性化させる。グローバルビット線GBLをLレベル、反転グローバルビット線GBLBをHレベルに確定させる。
図24では、切替スイッチSW、SW_Bを制御回路51の第1入力端子の側に切り替え、グローバルビット線GBLと反転グローバルビット線GBLBをショートさせる。つまり書き戻し対象のビット線のスイッチだけを切り替える。トランジスタ33、34、メモリセル42が有するトランジスタ43をオンにし、確定したグローバルビット線GBLおよび反転グローバルビット線GBLBの電圧がHとなり、メモリセル42にデータHを書き戻す。
以上の構成とすることで、チャージシェアリングによって読み出されるデータの論理に応じた電圧を、論理を反転させることなく、再度メモリセル42に書き戻す構成とすることができる。また、この駆動方法にすることで、書き戻し対象であるグローバルビット線GBLだけ充放電するため、切替スイッチSW、SW_B双方切り替える場合に比べて半分の消費エネルギーで済み、低消費電力な駆動となる。また以上説明した構成例では、グローバルビット線GBLから配線SLに電子を引き抜く構成とすることができるため、トランジスタ31のゲートとソースとの間の電圧Vgsを常に一定に保つことができる。そのため、読出し動作の高速化を図ることができる。
<半導体装置の構成例3>
図25は、上記構成例1、構成例2とは異なる例を説明するための回路図である。図25には、シリコン基板50にSiトランジスタで構成される第1制御回路に相当する制御回路51Aの回路構成例を示す。制御回路51Aは、スイッチ回路52、プリチャージ回路53、センスアンプ55、電位設定回路59、制御回路51Aに接続されるグローバルビット線GBL、反転グローバルビット線GBLB、ビット線BL、反転ビット線BLBを図示している。なお本明細書等において、制御回路51Aにおいてグローバルビット線GBLまたは反転グローバルビット線GBLBに接続される端子または配線の一部は、制御回路51の入力端子、および反転入力端子と呼ぶ場合がある。またセンスアンプ55に接続される配線であるビット線BLおよび反転ビット線BLBは、制御回路51Aの出力端子、および反転出力端子と呼ぶ場合がある。
スイッチ回路52は、図25に図示するように、例えばnチャネル型のトランジスタ52_1、52_2を有する。トランジスタ52_1、52_2は、配線CSELの信号に応じて、グローバルビット線GBL、反転グローバルビット線GBLBの配線対と、ビット線BL、反転ビット線BLBの配線対と、の導通状態を切り替える。スイッチ回路52は、pチャネル型のトランジスタと組み合わせたアナログスイッチを用いる構成としてもよい。
プリチャージ回路53は、図25に図示するように、nチャネル型のトランジスタ53_1乃至53_3で構成される。プリチャージ回路53は、配線EQの信号に応じて、ビット線BLおよび反転ビット線BLBの間の平衡化、およびプリチャージをするための回路である。電位VPREは、ビット線BLおよび反転ビット線BLBの間の電位VDD/2に相当する。
センスアンプ55は、図25に図示するように、配線SAPまたは配線SANに接続された、pチャネル型のトランジスタ55_1、55_2およびnチャネル型のトランジスタ55_3、55_4で構成される。配線SAPまたは配線SANは、VDDまたはVSSを与える機能を有する配線である。トランジスタ55_1乃至55_4は、インバータループを構成するトランジスタである。またセンスアンプ55は、配線SAPまたは配線SANにプリチャージ電圧を与えることでプリチャージを行う回路としての機能を有する。
電位設定回路59は、図25に図示するように、電位VSSを与える配線に接続されたnチャネル型のトランジスタ57_1、57_2、センスアンプ55に接続されたnチャネル型のトランジスタ58_1、58_2を有する。トランジスタ57_1、57_2は、信号EN1に応じて、オンまたはオフが制御される。また、トランジスタ58_1、58_2は、ゲートに接続されるグローバルビット線GBL、反転グローバルビット線GBLBの電位に応じて流れる電流が制御される。トランジスタ58_1、58_2に流れる電流に応じて、センスアンプを動作させた際のビット線BL、反転ビット線BLBのデータが確定する。
図26は、図1の半導体装置10の動作例を説明するための回路図である。図26では、図2の構成、および図25で説明した制御回路51Aをシリコン基板50に設けられる制御回路に適用した構成を図示している。
図26に図示するようにトランジスタ層41_1乃至41_kは、メモリセル42を有する。メモリセル42は、対になるローカルビット線LBLおよびローカルビット線LBL_preに接続される。ローカルビット線LBLに接続されるメモリセル42は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線LBL_preはプリチャージされるローカルビット線であり、当該ローカルビット線LBL_preに接続されるメモリセルでは、データを保持し続ける。
ローカルビット線LBLは、制御回路35を介してグローバルビット線GBLに接続される。ローカルビット線LBL_preは、制御回路35_preを介して反転グローバルビット線GBLBに電気的に接続される。グローバルビット線GBLおよび反転グローバルビット線GBLBは、シリコン基板50に設けられる制御回路51Aに電気的に接続される。なお制御回路35、35_preに与えられるトランジスタのオンまたはオフを制御する信号RE、WE、およびMUXは、図示を省略しているが、制御回路35と制御回路35_preとの間で異なる。
また図27乃至図33では、図26に示す回路図の動作を説明するための模式図を図示する。なお図27乃至図33では、説明をわかりやすくするため、スイッチとして機能するトランジスタのオンまたはオフにより電気的に接続される配線の一部を太線で図示する場合がある。なおデータの読出しおよび書き戻しを行うメモリセル42に保持されるデータは、データ“1”つまりHレベルの電位を保持する場合(図中、“H”と図示)であるとして説明を行う。またオフとなる、制御回路35、35_preが有するトランジスタには、バツ印を付している。
図27はローカルビット線LBLおよびローカルビット線LBL_preのプリチャージを行う期間を説明する模式図である。プリチャージを行う期間では、トランジスタ33、34をオンにして、グローバルビット線GBLおよび反転グローバルビット線GBLBに与えられたプリチャージ電圧VLBLをローカルビット線LBLおよびローカルビット線LBL_preに伝えることで、プリチャージを行う。
図28はローカルビット線LBLとローカルビット線LBL_preとの平衡化(イコライズ)を行う期間を説明する模式図である。平衡化を行う期間では、トランジスタ53_1乃至53_3をオンにして、グローバルビット線GBLと反転グローバルビット線GBLBとの間のトランジスタを導通状態とする。
図29は、トランジスタ31のゲートにトランジスタ31のしきい値電圧VTHを反映させた電圧を保持させ、読み出されるデータにおけるしきい値電圧VTH分の補正を行うための期間を説明する模式図である。当該期間では、制御回路35、35_preで双方のトランジスタ34をオフにして、グローバルビット線GBLおよび反転グローバルビット線GBLBに与えられたプリチャージ電圧VLBLを配線SLに放電させる。例えば配線SLの電位をプリチャージ電圧VLBLの半分の電圧で行った場合、放電によって流れる電流Idisは、トランジスタ31のゲートの電位がしきい値電圧0.5×VLBL+VTHで止まる。また当該期間では、グローバルビット線GBLおよび反転グローバルビット線GBLBを電圧Vにプリチャージする。電圧Vは、例えば電位VPREとする。また当該期間では、グローバルビット線GBLおよび反転グローバルビット線GBLBをプリチャージした後、トランジスタ52_1および52_2をオフにし、グローバルビット線GBLおよび反転グローバルビット線GBLB(入力端子側)と、ビット線BLおよび反転ビット線BLB(出力端子側)と、を電気的に切り離す。グローバルビット線GBLおよび反転グローバルビット線GBLBは、電気的に浮遊状態となる。
図30ではデータを読み出すメモリセル42のトランジスタ43をオンにし、キャパシタ44とローカルビット線LBLとの間で電荷のシェア(チャージシェアリング)を行う。ローカルビット線LBLの電位は、電圧0.5×VLBL+VTHから電圧0.5×VLBL+VTH+ΔVに上昇する。電圧ΔVは、メモリセル42に保持されたHレベルの電位による電荷の移動によるものである。また制御回路35、35_preでは、トランジスタ33をオフにし、配線SLの電位をプリチャージ電圧VLBLよりも低くする。制御回路35のトランジスタ31は、チャージシェアリングによってゲートの電圧が電圧0.5×VLBL+VTH+ΔVに上昇するため、電流Iが流れる。一方、制御回路35_preのトランジスタ31は、ゲートの電圧が電圧0.5×VLBL+VTHのままのため、制御回路35に比べて電流が流れない。そのため、グローバルビット線GBLの電圧は電圧V-ΔVのように下降し、反転グローバルビット線GBLBの電圧は電圧Vとなる。
図31では、信号EN1の制御でトランジスタ57_1、57_2をオンにする。トランジスタ58_1およびトランジスタ58_2では、グローバルビット線GBLおよび反転グローバルビット線GBLBの電圧に応じて流れる電流IGBL、IGBLBに差が生じる。この電流IGBL、IGBLBの差に応じて、ビット線BLおよび反転ビット線BLBでは、電位差が生じることになる。
図32では、トランジスタ57_1、57_2をオフにして配線SAP、SANに電源電圧を与えることで、制御回路51Aが有するセンスアンプを活性化させる。ビット線BLおよび反転ビット線BLBは、HレベルまたはLレベルの論理に確定される。当該論理は、メモリセル42から読み出される論理を反転させた論理である。
図33では、トランジスタ52_1、52_2、トランジスタ33、34、メモリセル42が有するトランジスタ43をオンにし、先の期間で確定したビット線BLおよび反転ビット線BLBの電圧を、メモリセル42に書き戻す。
以上の構成とすることで、チャージシェアリングによって読み出されるデータの論理に応じた電圧を、論理を反転させることなく、再度メモリセル42に書き戻す構成とすることができる。
本発明の一態様におけるメモリセルおよび制御回路を有するトランジスタ層では、データを読出し用のトランジスタのしきい値電圧が補正された信号を読み出すことができる構成とする。当該構成とすることで、メモリセルから第1制御回路に読み出されるデータの信頼性を向上させることができる。また本発明の一態様における半導体装置では、対となるグローバルビット線の間にスイッチを複数配置することで、にメモリセルから読み出されるデータの論理でメモリセルにデータを書き戻すことができる。
<半導体装置の変形例>
図34Aでは、図1で図示した、素子層20_1乃至20_Mをシリコン基板50上に配置した半導体装置10の斜視図を図示する。図34Aでは、垂直方向(z軸方向)に加え、奥行き方向(x軸方向)、水平方向(y軸方向)を表している。
図34Aでは、トランジスタ層41_1、41_2が有するメモリセル42を点線で図示している。
図34Aに図示するように本発明の一態様の半導体装置10は、OSトランジスタを有するトランジスタ層30、40を積層して設ける。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一態様の半導体装置10は、メモリセル42を有するトランジスタ層40を平面方向でなく、垂直方向に積層して配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
また図34Bでは、図34Aに図示する素子層20_1乃至20_Mが有する各構成を省略して図示し、シリコン基板50に設けられる各回路を示す図である。図34Bでは、シリコン基板50においてSiトランジスタで構成される、コントロールロジック回路61、行駆動回路62、列駆動回路63および出力回路64を図示している。コントロールロジック回路61、行駆動回路62、列駆動回路63および出力回路64については、実施の形態4で詳述する。
また図35は、図34Aに図示する半導体装置10のトランジスタ層30、41_1、41_2を抜き出して図示した図に相当する。図35では、トランジスタ層41_1、41_2におけるメモリセルが有するトランジスタ43およびキャパシタ44、ローカルビット線LBL、並びにワード線WLを図示している。図35においてローカルビット線LBLは、視認性を高めるため、破線で図示している。また図35では、z軸方向において、各トランジスタ層を貫通して設けられるグローバルビット線GBLを図示している。上述したようにグローバルビット線GBLは、視認性を高めるため、他の線と比べて太線で図示している。
図35に図示するように半導体装置10において、メモリセルが有するトランジスタ43に接続されるローカルビット線LBL、トランジスタ層30の制御回路35およびシリコン基板50に接続されるグローバルビット線GBLは、z軸方向つまりシリコン基板50に垂直方向に設けられる。当該構成とすることで各メモリセルに接続されるローカルビット線LBLを短くすることができる。そのため、ローカルビット線LBLの寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。また本発明の一態様は、メモリセルに保持されたデータを電流として読み出すことができるため、多値化してもデータの読み出しを容易に行うことができる。
図36A、図36Bでは、図2Bで図示する制御回路35の変形例を説明するための回路図を示す。図2Bにおいて、各トランジスタは、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタの構造はこれに限らない。例えば、図36Aに図示するように、バックゲート電極線BGLに接続されたバックゲート電極を有する制御回路35Bとしてもよい。図36Aの構成とすることで、各トランジスタのしきい値電圧などの電気特性を外部より制御しやすくすることができる。
あるいは図36Bに図示するように、ゲート電極に接続されたバックゲート電極を有する制御回路35Cとしてもよい。図36Bの構成とすることで、各トランジスタを流れる電流量を増やすことができる。
図1の半導体装置10は1種類のメモリセルを有するものとして説明したが、2種類以上のメモリセルを有していてもよい。図37Aは、半導体装置10の変形例に相当する半導体装置10Aのブロック図を示す。
半導体装置10Aは、素子層20とトランジスタ層30との間に異なる回路構成のメモリセルを有するトランジスタ層90が設けられる点が半導体装置10と異なる。
図37Bは、トランジスタ層90が有するメモリセル91の構成例を示す回路図である。メモリセル91は、トランジスタ92と、トランジスタ93と、キャパシタ94と、を有する。
トランジスタ92のソースまたはドレインの一方は、トランジスタ93のゲートと接続されている。トランジスタ93のゲートは、キャパシタ94の一方の電極と接続されている。トランジスタ92のソースまたはドレインの他方、およびトランジスタ92のソースまたはドレインの一方は、配線BL2と接続されている。トランジスタ93のソースまたはドレインの他方は、配線SL2と接続されている。キャパシタ94の他方の電極は、配線CALと電気的に接続されている。ここで、トランジスタ92のソースまたはドレインの一方と、トランジスタ93のゲートと、キャパシタ94の一方の電極と、が接続されるノードをノードNとする。
配線CALは、キャパシタ94の他方の電極に所定の電位を印加するための配線としての機能を有する。メモリセル91からデータを読み出す際の配線CALの電位を、メモリセル91にデータを書き込む際、およびメモリセル91にデータを保持している最中の配線CALの電位と異ならせる。これにより、メモリセル91からデータを読み出す際のトランジスタ93の見かけのしきい値電圧を、メモリセル91にデータを書き込む際、およびメモリセル91にデータを保持している最中のトランジスタ93の見かけのしきい値電圧と異ならせることができる。
メモリセル91が図37Bに示す構成である場合、メモリセル91にデータを書き込む際、およびメモリセル91にデータを保持している最中は、メモリセル91に書き込まれたデータによらず、配線SL2と配線BL2との間に電流が流れない。一方、メモリセル91からデータを読み出す際は、配線SL2と配線BL2との間に、メモリセル91に保持されたデータに対応する電流が流れる。
トランジスタ92、93は、OSトランジスタとすることが好ましい。前述のように、OSトランジスタはオフ電流が極めて低い。よって、メモリセル91に書き込まれたデータに対応する電荷を、ノードNに長時間保持させることができる。つまり、メモリセル91において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。
図37Bに示す構成のメモリセル91は、OSトランジスタをメモリに用いたNOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶことができる。NOSRAMは、非破壊読み出しを行うことができるという特徴を有する。一方、上述したDOSRAMは、保持されたデータを読み出す際は破壊読み出しとなる。
半導体装置10Aは、メモリセル91を有することで読み出し頻度が高いデータをDOSRAMからNOSRAMに書き移すことができる。前述のように、NOSRAMは非破壊読み出しを行うことができるので、データリフレッシュの頻度を下げることができる。よって、本発明の一態様の半導体装置の消費電力を低減させることができる。なお、図37Bに示すトランジスタ92、及びトランジスタ93においては、1つのゲートを有するトランジスタを例示しているがこれに限定されない。例えば、トランジスタ92、及びトランジスタ93のいずれか一方または双方は、2つのゲートを有するトランジスタ(フロントゲートと、当該フロントゲートに対向するバックゲートと、を有するトランジスタ)としてもよい。
図38A、図38Bでは、図1で図示する半導体装置10の変形例を説明するための模式図を示す。
図38Aは、図1で図示する半導体装置10における素子層20_1乃至20_Mにおいて、トランジスタ層40をトランジスタ層30の下層に配置した半導体装置10Bである。図38Aに図示する半導体装置10Bは、トランジスタ層30の下層において、トランジスタ層49_1乃至49_kを有するトランジスタ層49を有する。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
図38Bは、図1で図示する半導体装置10における素子層20_1乃至20_Mにおいて、トランジスタ層40に加えて図38Aで説明したトランジスタ層49を追加した半導体装置10Cである。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
(実施の形態2)
以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
図39は、半導体基板311に設けられた回路を有する素子層411上に、メモリユニット470(メモリユニット470_1乃至メモリユニット470_m:mは2以上の自然数)が積層して設けられた半導体装置の例を示す図である。図39では、素子層411と、素子層411上にメモリユニット470が複数積層されており、複数のメモリユニット470には、それぞれに対応するトランジスタ層413(トランジスタ層413_1乃至トランジスタ層413_m)と、各トランジスタ層413上の、複数のメモリデバイス層415(メモリデバイス層415_1乃至メモリデバイス層415_n:nは2以上の自然数)が設けられる例を示している。なお、各メモリユニット470では、トランジスタ層413上にメモリデバイス層415が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層415上にトランジスタ層413を設けてもよいし、トランジスタ層413の上下にメモリデバイス層415が設けられてもよい。
素子層411は、半導体基板311に設けられたトランジスタ300を有し、半導体装置の回路(周辺回路と呼ぶ場合がある)として機能することができる。回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
トランジスタ層413は、トランジスタ200Tを有し、各メモリユニット470を制御する回路として機能することができる。メモリデバイス層415は、メモリデバイス420を有する。本実施の形態に示すメモリデバイス420は、トランジスタ200Mと容量292を有する。
なお、上記mの値については、特に制限は無いが2以上100以下、好ましくは2以上50以下、さらに好ましくは、2以上10以下である。また、上記nの値については、特に制限は無いが2以上100以下、好ましくは2以上50以下、さらに好ましくは、2以上10以下である。また、上記mとnの積は、4以上256以下、好ましくは4以上128以下、さらに好ましくは4以上64以下である。
また、図39は、メモリユニットに含まれるトランジスタ200T、およびトランジスタ200Mのチャネル長方向の断面図を示す。
図39に示すように、半導体基板311にトランジスタ300が設けられ、トランジスタ300上には、メモリユニット470が有するトランジスタ層413とメモリデバイス層415が設けられ、一つのメモリユニット470内でトランジスタ層413が有するトランジスタ200Tと、メモリデバイス層415が有するメモリデバイス420は、複数の導電体424により電気的に接続され、トランジスタ300と、各メモリユニット470におけるトランジスタ層413が有するトランジスタ200Tは、導電体426により電気的に接続される。また、導電体426は、トランジスタ200Tのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体428を介して、トランジスタ200Tと電気的に接続されることが好ましい。導電体424は、メモリデバイス層415の各層に設けられることが好ましい。また、導電体426は、トランジスタ層413、およびメモリデバイス層415の各層に設けられることが好ましい。
また、詳細は後述するが、導電体424の側面、および導電体426の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
メモリデバイス420は、トランジスタ200Mと容量292を有し、トランジスタ200Mは、トランジスタ層413が有するトランジスタ200Tと同様の構造とすることができる。また、トランジスタ200Tとトランジスタ200Mをまとめてトランジスタ200と称する場合がある。
ここで、トランジスタ200は、チャネルが形成される領域(以下、チャネル形成領域ともいう。)を含む半導体に、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。
酸化物半導体として、例えば、In-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、In-Ga酸化物、In-Zn酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ200は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ200に用いることができる。なお、酸化物半導体の成膜方法は、上述のスパッタリング法に限定されず、例えばALD(Atomic Layer Deposition)法を用いてもよい。
一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損によって、その電気特性が変動し、ノーマリーオン特性(ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性)となりやすい。
そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損(V:oxygen vacancyともいう)を形成する場合がある。また、酸素欠損に水素が入った欠陥(以下、VHと呼ぶ場合がある。)は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
従って、トランジスタ200に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
<封止構造>
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料(以下、不純物に対するバリア性材料ともいう)を用いて、トランジスタ200を封止するとよい。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能(透過性が低いともいう)とする。または、対応する物質を、捕獲、および固着する(ゲッタリングともいう)機能とする。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
トランジスタ300とトランジスタ200の間には、バリア性を有する層として、絶縁体211、絶縁体212、および絶縁体214が設けられることが好ましい。絶縁体211、絶縁体212、および絶縁体214の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板311、トランジスタ300などに含まれる水素や水等の不純物がトランジスタ200に拡散することを抑制できる。また、絶縁体211、絶縁体212、および絶縁体214の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ200のチャネル、またはトランジスタ層413に含まれる酸素が素子層411に拡散することを抑制できる。例えば、絶縁体211、および絶縁体212として水素や水などの不純物の透過を抑制する材料を用い、絶縁体214として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体214として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体211、および絶縁体212として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体214として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体214として、酸化アルミニウムを用いることが好ましい。
また、トランジスタ層413およびメモリデバイス層415の側面、すなわちメモリユニット470の側面には絶縁体287が設けられることが好ましく、メモリユニット470の上面には絶縁体282が設けられることが好ましい。このとき絶縁体282は、絶縁体287と接することが好ましく、絶縁体287は、絶縁体211、絶縁体212、および絶縁体214の少なくとも一つと接することが好ましい。絶縁体287、および絶縁体282として、絶縁体214に用いることができる材料を用いることが好ましい。
また、絶縁体282、および絶縁体287を覆うように絶縁体283、および絶縁体284が設けられることが好ましく、絶縁体283は、絶縁体211、絶縁体212、および絶縁体214の少なくとも一つと接することが好ましい。図39では、絶縁体287が絶縁体214の側面、絶縁体212の側面、および絶縁体211の上面および側面と接し、絶縁体283が絶縁体287の側面、および絶縁体211の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体287が絶縁体214の側面、および絶縁体212の上面および側面と接し、絶縁体283が絶縁体287の側面、および絶縁体212の上面と接していてもよい。絶縁体282、および絶縁体287として、絶縁体211、および絶縁体212に用いることができる材料を用いることが好ましい。
上記構造において、絶縁体287、および絶縁体282として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体287、および絶縁体282として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ200に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ200中、またはメモリユニット470中の水素は、絶縁体214、絶縁体287、および絶縁体282に、捕獲、および固着されるため、トランジスタ200中の水素濃度を低減することができる。また、絶縁体283、および絶縁体284として水素や水などの不純物の透過を抑制する材料を用いることが好ましい。
以上のような構造とすることで、メモリユニット470は、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284により囲われる。より具体的には、メモリユニット470は、絶縁体214、絶縁体287、および絶縁体282(第1の構造体と表記する場合がある)により囲われ、メモリユニット470、および第1の構造体は、絶縁体211、絶縁体212、絶縁体283、および絶縁体284(第2の構造体と表記する場合がある)により囲われる。また、このようにメモリユニット470を2層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット470が複数の構造体により囲われることを、メモリユニット470が複数の絶縁体により封止されると表記する場合がある。
また、第2の構造体は、第1の構造体を介して、トランジスタ200を封止する。従って、第2の構造体の外方に存在する水素は、第2の構造体により、第2の構造体の内部(トランジスタ200側)への拡散が、抑制される。つまり、第1の構造体は、第2の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
上記構造として、具体的には、第1の構造体には酸化アルミニウムなどの金属酸化物を用い、第2の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ200と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
一般的に、CVD法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、CVD法に用いる化合物ガスは、水素を含む場合が多く、CVD法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
従って、例えば、トランジスタ200と近接する膜に、膜中の水素濃度が低減された膜(具体的にはスパッタリング法を用いて成膜した膜)を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜(具体的にはCVD法を用いて成膜した膜)を用いる場合、トランジスタ200と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
つまり、トランジスタ200に近接して配置する膜には、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ200から遠隔して配置するとよい。
上記構造として、具体的には、トランジスタ200を、CVD法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ200と、CVD法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、CVD法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
なお、CVD法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
また、各トランジスタ層413とメモリデバイス層415の間、または各メモリデバイス層415の間にも、絶縁体282、および絶縁体214が設けられることが好ましい。また、絶縁体282、および絶縁体214の間に絶縁体296が設けられることが好ましい。絶縁体296は、絶縁体283、および絶縁体284と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体282、絶縁体296、および絶縁体214は、トランジスタ200を構成する要素であってもよい。絶縁体282、絶縁体296、および絶縁体214がトランジスタ200の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
また、各トランジスタ層413とメモリデバイス層415の間、または各メモリデバイス層415の間に設けられる絶縁体282、絶縁体296、および絶縁体214それぞれの側面は、絶縁体287と接することが好ましい。このような構造とすることで、トランジスタ層413およびメモリデバイス層415は、それぞれ絶縁体282、絶縁体296、絶縁体214、絶縁体287、絶縁体283、および絶縁体284により囲われ、封止される。
また、絶縁体284の周囲には、絶縁体274を設けてもよい。また、絶縁体274、絶縁体284、絶縁体283、および絶縁体211に埋め込むように導電体430を設けてもよい。導電体430は、トランジスタ300、すなわち素子層411に含まれる回路と電気的に接続する。
また、メモリデバイス層415では、容量292がトランジスタ200Mと同じ層に形成されているため、メモリデバイス420の高さをトランジスタ200Mと同程度にすることができ、各メモリデバイス層415の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層415の数を増やすことができる。例えば、トランジスタ層413、およびメモリデバイス層415からなる積層を100層程度にしてもよい。
<トランジスタ200>
図40Aを用いて、トランジスタ層413が有するトランジスタ200T、およびメモリデバイス420が有するトランジスタ200Mに用いることができるトランジスタ200について説明する。
図40Aに示すように、トランジスタ200は、絶縁体216と、導電体205(導電体205a、および導電体205b)と、絶縁体222と、絶縁体224と、酸化物230(酸化物230a、酸化物230b、および酸化物230c)と、導電体242(導電体242a、および導電体242b)と、酸化物243(酸化物243a、および酸化物243b)と、絶縁体272と、絶縁体273と、絶縁体250と、導電体260(導電体260a、および導電体260b)と、を有する。
また、絶縁体216、および導電体205は、絶縁体214上に設けられ、絶縁体273上には絶縁体280、および絶縁体282が設けられる。絶縁体214、絶縁体280、および絶縁体282は、トランジスタ200の一部を構成しているとみなすことができる。
また、本発明の一態様の半導体装置は、トランジスタ200と電気的に接続し、プラグとして機能する導電体240(導電体240a、および導電体240b)とを有する。なお、プラグとして機能する導電体240の側面に接して絶縁体241(絶縁体241a、および絶縁体241b)を設けてもよい。また、絶縁体282上、および導電体240上には、導電体240と電気的に接続し、配線として機能する導電体246(導電体246a、および導電体246b)が設けられる。
また、導電体240aおよび導電体240bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体240aおよび導電体240bは積層構造としてもよい。
また、導電体240を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体280などから拡散する水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのをさらに低減することができる。また、絶縁体280に添加された酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。
また、導電体240の側面に接して設けられる絶縁体241としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体241は、絶縁体272、絶縁体273、絶縁体280、および絶縁体282に接して設けられるので、絶縁体280などから水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体280に含まれる酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。
導電体246は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
トランジスタ200において、導電体260は、トランジスタの第1のゲートとして機能し、導電体205は、トランジスタの第2のゲートとして機能する。また、導電体242a、および導電体242bは、ソース電極またはドレイン電極として機能する。
酸化物230は、チャネル形成領域を有する半導体として機能する。
絶縁体250は、第1のゲート絶縁体として機能し、絶縁体222、および絶縁体224は、第2のゲート絶縁体として機能する。
ここで、図40Aに示すトランジスタ200は、絶縁体280、絶縁体273、絶縁体272、導電体242などに設けた開口部内に、導電体260が、酸化物230cおよび絶縁体250を介して、自己整合的に形成される。
つまり、導電体260は、酸化物230cおよび絶縁体250を介して、絶縁体280などに設けた開口を埋めるように形成されるため、導電体242aと導電体242bの間の領域に、導電体260の位置合わせが不要となる。
ここで、絶縁体280などに設けた開口内に、酸化物230cを設けることが好ましい。従って、絶縁体250、および導電体260は、酸化物230cを介して、酸化物230b、および酸化物230aの積層構造と重畳する領域を有する。当該構造とすることで、酸化物230cと絶縁体250とを連続成膜により形成することが可能となるため、酸化物230と絶縁体250との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流、および高い周波数特性を得ることができる。
また、図40Aに示すトランジスタ200は、導電体260の底面、および側面が絶縁体250に接する。また、絶縁体250の底面、および側面は、酸化物230cと接する。
また、トランジスタ200は、図40Aに示すように、絶縁体282と、酸化物230cとが、直接接する構造となっている。当該構造とすることで、絶縁体280に含まれる酸素の導電体260への拡散を抑制することができる。
従って、絶縁体280に含まれる酸素は、酸化物230cを介して、酸化物230aおよび酸化物230bへ効率よく供給することができるので、酸化物230a中および酸化物230b中の酸素欠損を低減し、トランジスタ200の電気特性および信頼性を向上させることができる。
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の詳細な構成について説明する。
トランジスタ200は、チャネル形成領域を含む酸化物230(酸化物230a、酸化物230b、および酸化物230c)に、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ200の非導通状態におけるリーク電流(オフ電流)を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
具体的には、酸化物230として、In-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物230として、In-M酸化物、In-Zn酸化物、またはM-Zn酸化物を用いてもよい。
図40Aに示すように、酸化物230は、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上に配置され、少なくとも一部が酸化物230bの上面に接する酸化物230cと、を有することが好ましい。ここで、酸化物230cの側面は、酸化物243a、酸化物243b、導電体242a、導電体242b、絶縁体272、絶縁体273、および絶縁体280に接して設けられていることが好ましい。
つまり、酸化物230は、酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物230cと、を有する。酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
なお、トランジスタ200では、チャネル形成領域と、その近傍において、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230bと酸化物230aの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。例えば、酸化物230cを2層構造にして、4層の積層構造を設ける構成にしてもよい。
また、酸化物230は、各金属原子の原子数比が異なる複数の酸化物の積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物230aとして、In:Ga:Zn=1:3:4[原子数比]もしくはその近傍の組成、または1:1:0.5[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物230bとして、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成、または1:1:1[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230bとして、In:Ga:Zn=5:1:3[原子数比]もしくはその近傍の組成、またはIn:Ga:Zn=10:1:3[原子数比]もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物230bとして、In-Zn酸化物(例えば、In:Zn=2:1[原子数比]もしくはその近傍の組成、In:Zn=5:1[原子数比]もしくはその近傍の組成、またはIn:Zn=10:1[原子数比]もしくはその近傍の組成)を用いてもよい。また、酸化物230bとして、In酸化物を用いてもよい。
また、酸化物230cとして、In:Ga:Zn=1:3:4[原子数比もしくはその近傍の組成]、Ga:Zn=2:1[原子数比]もしくはその近傍の組成、またはGa:Zn=2:5[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230cに、酸化物230bに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物230cを積層構造とする場合の具体例としては、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成と、In:Ga:Zn=1:3:4[原子数比]もしくはその近傍の組成との積層構造、Ga:Zn=2:1[原子数比]もしくはその近傍の組成と、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成との積層構造、Ga:Zn=2:5[原子数比]もしくはその近傍の組成と、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成との積層構造、酸化ガリウムと、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成との積層構造などが挙げられる。
なお、実施の形態1に示す、メモリセル42が有するOSトランジスタの構成と、トランジスタ層30が有するOSトランジスタの構成と、を異ならせてもよい。例えば、メモリセル42に設けられるOSトランジスタが有する酸化物230cには、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成の金属酸化物を用い、トランジスタ層30に設けられるOSトランジスタが有する酸化物230cには、In:Ga:Zn=5:1:3[原子数比]もしくはその近傍の組成、In:Ga:Zn=10:1:3[原子数比]もしくはその近傍の組成、In:Zn=10:1[原子数比]もしくはその近傍の組成、In:Zn=5:1[原子数比]もしくはその近傍の組成、In:Zn=2:1[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物230b、酸化物230cとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±30%の範囲を含む。
また、酸化物230bは、結晶性を有していてもよい。例えば、後述するCAAC-OS(c-axis aligned crystalline oxide semiconductor)を用いることが好ましい。CAAC-OSなどの結晶性を有する酸化物は、不純物や欠陥(酸素欠損など)が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物230bからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物230bから酸素が、引き抜かれることを低減できるので、トランジスタ200は、製造工程における高い温度(所謂サーマルバジェット)に対して安定である。
導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、絶縁体216に埋め込まれて設けることが好ましい。
導電体205がゲート電極として機能する場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のしきい値電圧(Vth)を制御することができる。特に、導電体205に負の電位を印加することにより、トランジスタ200のVthをより大きくし、オフ電流を低減することが可能となる。したがって、導電体205に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。
なお、導電体205は、図40Aに示すように、酸化物230の導電体242aおよび導電体242bと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体205は、酸化物230のチャネル幅方向において酸化物230a、および酸化物230bよりも外側の領域まで延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面の外側において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。導電体205を大きく設けることによって、導電体205形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング(チャージアップと言う)の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体205は、少なくとも導電体242aと、導電体242bとの間に位置する酸化物230と重畳すればよい。
また、絶縁体224の底面を基準として、酸化物230aおよび酸化物230bと、導電体260とが、重ならない領域における導電体260の底面の高さは、酸化物230bの底面の高さより低い位置に配置されていることが好ましい。
図示しないが、チャネル幅方向において、ゲートとして機能する導電体260は、チャネル形成領域の酸化物230bの側面および上面を酸化物230cおよび絶縁体250を介して覆う構造とすることにより、導電体260から生じる電界を、酸化物230bに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体260、および導電体205の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S-channel)構造とよぶ。
また、導電体205aは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体205bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205を2層で図示したが、3層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物(特に、水素、水)の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
絶縁体222、および絶縁体272および絶縁体273の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体222、絶縁体272、および絶縁体273の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。
例えば、絶縁体273として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体222および絶縁体272として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
これにより、水または水素などの不純物が絶縁体222を介して、トランジスタ200側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体222を介して基板側に、拡散するのを抑制することができる。
また、水または水素などの不純物が、絶縁体272および絶縁体273を介して配置されている絶縁体280などからトランジスタ200側に拡散するのを抑制することができる。このように、トランジスタ200を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体272、および絶縁体273で取り囲む構造とすることが好ましい。
ここで、酸化物230と接する絶縁体224は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体224は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
絶縁体224として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析(TDS(Thermal Desorption Spectroscopy)分析)にて、酸素分子の脱離量が1.0×1018molecules/cm以上、好ましくは1.0×1019molecules/cm以上、さらに好ましくは2.0×1019molecules/cm以上、または3.0×1020molecules/cm以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
絶縁体222は、水または水素などの不純物が、基板側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体222は、絶縁体224より水素透過性が低いことが好ましい。絶縁体222、および絶縁体283によって、絶縁体224および酸化物230などを囲むことにより、外方から水または水素などの不純物がトランジスタ200に侵入することを抑制することができる。
さらに、絶縁体222は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい)ことが好ましい。例えば、絶縁体222は、絶縁体224より酸素透過性が低いことが好ましい。絶縁体222が、酸素や不純物の拡散を抑制する機能を有することで、酸化物230が有する酸素が、絶縁体222より下側へ拡散することを低減できるので、好ましい。また、導電体205が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
絶縁体222は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などのいわゆるhigh-k材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体222を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された3層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された4層積層などを用いれば良い。また、絶縁体222としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
なお、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物230bと、ソース電極またはドレイン電極として機能する導電体242(導電体242aおよび導電体242b)と、の間に酸化物243(酸化物243aおよび酸化物243b)を配置してもよい。導電体242と、酸化物230bとが接しない構成となるので、導電体242が、酸化物230bの酸素を吸収することを抑制できる。つまり、導電体242の酸化を防止することで、導電体242の導電率の低下を抑制することができる。従って、酸化物243は、導電体242の酸化を抑制する機能を有することが好ましい。
ソース電極やドレイン電極として機能する導電体242と酸化物230bとの間に酸素の透過を抑制する機能を有する酸化物243を配置することで、導電体242と、酸化物230bとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ200の電気特性およびトランジスタ200の信頼性を向上させることができる。
酸化物243として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Mを有する金属酸化物を用いてもよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物243は、酸化物230bよりも元素Mの濃度が高いことが好ましい。また、酸化物243として、酸化ガリウムを用いてもよい。また、酸化物243として、In-M-Zn酸化物等の金属酸化物を用いてもよい。具体的には、酸化物243に用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物243の膜厚は、0.5nm以上5nm以下が好ましく、より好ましくは、1nm以上3nm以下である。また、酸化物243は、結晶性を有すると好ましい。酸化物243が結晶性を有する場合、酸化物230中の酸素の放出を好適に抑制することが出来る。例えば、酸化物243としては、六方晶などの結晶構造であれば、酸化物230中の酸素の放出を抑制できる場合がある。
なお、酸化物243は必ずしも設けなくてもよい。その場合、導電体242(導電体242a、および導電体242b)と酸化物230とが接することで、酸化物230中の酸素が導電体242へ拡散し、導電体242が酸化する場合がある。導電体242が酸化することで、導電体242の導電率が低下する蓋然性が高くなる。なお、酸化物230中の酸素が導電体242へ拡散することを、導電体242が酸化物230中の酸素を吸収する、と言い換えることができる。
また、酸化物230中の酸素が導電体242(導電体242a、および導電体242b)へ拡散することで、導電体242aと酸化物230bとの間、および、導電体242bと酸化物230bとの間に異層が形成される場合がある。当該異層は、導電体242よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体242と、当該異層と、酸化物230bとの3層構造は、金属-絶縁体-半導体からなる3層構造とみなすことができ、MIS(Metal-Insulator-Semiconductor)構造と呼ぶ、またはMIS構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体242と酸化物230bとの間に形成されることに限られず、例えば、異層が、導電体242と酸化物230cとの間に形成される場合や、導電体242と酸化物230bとの間、および導電体242と酸化物230cとの間に形成される場合がある。
酸化物243上には、ソース電極、およびドレイン電極として機能する導電体242(導電体242a、および導電体242b)が設けられる。導電体242の膜厚は、例えば、1nm以上50nm以下、好ましくは2nm以上25nm以下、とすればよい。
導電体242としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体272は、導電体242上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体242による、絶縁体280が有する過剰酸素の吸収を抑制することができる。また、導電体242の酸化を抑制することで、トランジスタ200と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ200に良好な電気特性および信頼性を与えることができる。
従って、絶縁体272は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体272は、絶縁体280よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体272としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体272としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
絶縁体272は、導電体242bの上面の一部、および導電体242bの側面と接する。また、図示しないが、絶縁体272は、導電体242aの上面の一部、および導電体242aの側面と接する。また、絶縁体272上に絶縁体273が配置されている。このようにすることで、例えば絶縁体280に添加された酸素が、導電体242に吸収されることを抑制することができる。
絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの上面に接して配置することが好ましい。絶縁体250は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体224と同様に、絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、酸化物230bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
また、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への酸素の拡散が抑制される。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の酸素による導電体260の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体250に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いhigh-k材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体250と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体260は、図40Aでは2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
<<金属酸化物>>
酸化物230として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)である場合を考える。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
<トランジスタ300>
図40Bを用いてトランジスタ300を説明する。トランジスタ300は、半導体基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、半導体基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
ここで、図40Bに示すトランジスタ300はチャネルが形成される半導体領域313(半導体基板311の一部)が凸形状を有する。また、図示を省略しているが、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板311の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板311の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図40Bに示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
<メモリデバイス420>
次に、図41Aを用いて、図39に示すメモリデバイス420について説明する。なお、メモリデバイス420が有するトランジスタ200Mについて、トランジスタ200と重複する説明は省略する。
メモリデバイス420において、トランジスタ200Mの導電体242aは、容量292の電極の一方として機能し、絶縁体272、および絶縁体273は、誘電体として機能する。絶縁体272、および絶縁体273を間に挟み、導電体242aと重畳するように導電体290が設けられ、容量292の電極の他方として機能する。導電体290は、隣接するメモリデバイス420が有する容量292の電極の他方として用いてもよい。または、導電体290は、隣接するメモリデバイス420が有する導電体290と電気的に接続してもよい。
導電体290は、絶縁体272および絶縁体273を間に挟み、導電体242aの上面だけでなく、導電体242aの側面にも配置される。このとき容量292は、導電体242aと導電体290が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
導電体424は、導電体242bと電気的に接続し、かつ導電体205を介して下層に位置する導電体424と電気的に接続する。
容量292の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量292の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、容量292の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量292の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量292の誘電体を3層の積層としてもよく、第1の層、および第3の層に酸化ジルコニウムを用い、第1の層および第3の層の間の第2の層に酸化アルミニウムを用いてもよい。
容量292の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量292がメモリデバイス420に占める面積を削減できる。そのため、メモリデバイス420に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体290として、導電体205、導電体242、導電体260、導電体424などに用いることができる材料を用いることができる。
本実施の形態では、導電体424を間に挟み、トランジスタ200Mおよび容量292が対称に配置される例を示している。このように一対のトランジスタ200Mおよび容量292を配置することにより、トランジスタ200Mと電気的に接続する導電体424の数を減らすことができる。そのため、メモリデバイス420に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
導電体424の側面に絶縁体241が設けられている場合、導電体424は、導電体242bの上面の少なくとも一部と接続する。
導電体424および導電体205を用いることで、メモリユニット470内のトランジスタ200Tとメモリデバイス420を電気的に接続することができる。
<メモリデバイス420の変形例1>
次に、図41Bを用いて、メモリデバイス420の変形例として、メモリデバイス420Aを説明する。メモリデバイス420Aは、図41Aで説明したトランジスタ200Mの他、トランジスタ200Mと電気的に接続する容量292Aを有する。容量292Aは、トランジスタ200Mの下方に設けられる。
メモリデバイス420Aでは、導電体242aは、酸化物243a、酸化物230b、酸化物230a、絶縁体224、および絶縁体222に設けられた開口内に配置され、該開口底部で導電体205と電気的に接続する。導電体205は、容量292Aと電気的に接続する。
容量292Aは、電極の一方として機能する導電体294と、誘電体として機能する絶縁体295と、電極の他方として機能する導電体297を有する。導電体297は、絶縁体295を間に挟み、導電体294と重畳する。また、導電体297は、導電体205と電気的に接続する。
導電体294は、絶縁体296上に設けられた絶縁体298に形成された開口の底部および側面に設けられ、絶縁体295は、絶縁体298、および導電体294を覆うように設けられる。また、導電体297は、絶縁体295が有する凹部に埋め込まれるように設けられる。
また、絶縁体296に埋め込まれるように導電体299が設けられており、導電体299は、導電体294と電気的に接続する。導電体299は、隣接するメモリデバイス420Aの導電体294と電気的に接続してもよい。
導電体297は、絶縁体295を間に挟み、導電体294の上面だけでなく、導電体294の側面にも配置される。このとき容量292Aは、導電体294と導電体297が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
容量292Aの誘電体として機能する絶縁体295として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体295を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体295として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体295として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体295を3層の積層としてもよく、第1の層、および第3の層に酸化ジルコニウムを用い、第1の層および第3の層の間の第2の層に酸化アルミニウムを用いてもよい。
絶縁体295として高い誘電率を有する酸化ジルコニウムを用いることで、容量292Aがメモリデバイス420Aに占める面積を削減できる。そのため、メモリデバイス420Aに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体297、導電体294、および導電体299として、導電体205、導電体242、導電体260、導電体424などに用いることができる材料を用いることができる。
また、絶縁体298として、絶縁体214、絶縁体216、絶縁体224、および絶縁体280などに用いることができる材料を用いることができる。
<メモリデバイス420の変形例2>
次に、図41Cを用いて、メモリデバイス420の変形例として、メモリデバイス420Bを説明する。メモリデバイス420Bは、図41Aで説明したトランジスタ200Mの他、トランジスタ200Mと電気的に接続する容量292Bを有する。容量292Bは、トランジスタ200Mの上方に設けられる。
容量292Bは、電極の一方として機能する導電体276と、誘電体として機能する絶縁体277と、電極の他方として機能する導電体278を有する。導電体278は、絶縁体277を間に挟み、導電体276と重畳する。
絶縁体282上に絶縁体275が設けられ、導電体276は、絶縁体275、絶縁体282、絶縁体280、絶縁体273、および絶縁体272に形成された開口の底部および側面に設けられる。絶縁体277は、絶縁体282および導電体276を覆うように設けられる。また、導電体278は、絶縁体277が有する凹部内で導電体276と重畳するように設けられ、少なくともその一部は、絶縁体277を介して絶縁体275上に設けられる。導電体278は、隣接するメモリデバイス420Bが有する容量292Bの電極の他方として用いてもよい。または、導電体278は、隣接するメモリデバイス420Bが有する導電体278と電気的に接続してもよい。
導電体278は、絶縁体277を間に挟み、導電体276の上面だけでなく、導電体276の側面にも配置される。このとき容量292Bは、導電体276と導電体278が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
また、導電体278が有する凹部を埋め込むように絶縁体279を設けてもよい。
容量292Bの誘電体として機能する絶縁体277として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体277を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体277として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体277として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体277を3層の積層としてもよく、第1の層、および第3の層に酸化ジルコニウムを用い、第1の層および第3の層の間の第2の層に酸化アルミニウムを用いてもよい。
絶縁体277として高い誘電率を有する酸化ジルコニウムを用いることで、容量292Bがメモリデバイス420Bに占める面積を削減できる。そのため、メモリデバイス420Bに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体276、および導電体278として、導電体205、導電体242、導電体260、導電体424などに用いることができる材料を用いることができる。
また、絶縁体275、および絶縁体279として、絶縁体214、絶縁体216、絶縁体224、および絶縁体280などに用いることができる材料を用いることができる。
<メモリデバイス420とトランジスタ200Tとの接続>
図39において一点鎖線で囲んだ領域422にて、メモリデバイス420は、導電体424および導電体205を介してトランジスタ200Tのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
図42は、メモリデバイス420が、導電体424、導電体205、導電体246b、および導電体240bを介してトランジスタ200Tのソースおよびドレインの一方として機能する導電体242bと電気的に接続する例を示している。
このように、トランジスタ層413が有する回路の機能に応じてメモリデバイス420とトランジスタ200Tの接続方法を決定することができる。
図43は、メモリユニット470がトランジスタ200Tを有するトランジスタ層413と、4層のメモリデバイス層415(メモリデバイス層415_1乃至メモリデバイス層415_4)を有する例を示す。
メモリデバイス層415_1乃至メモリデバイス層415_4は、それぞれ複数のメモリデバイス420を有する。
メモリデバイス420は、導電体424、および導電体205を介して異なるメモリデバイス層415が有するメモリデバイス420、およびトランジスタ層413が有するトランジスタ200Tと電気的に接続する。
メモリユニット470は、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284により封止される。絶縁体284の周囲には絶縁体274が設けられる。また、絶縁体274、絶縁体284、絶縁体283、および絶縁体211には導電体430が設けられ、素子層411と電気的に接続する。
また、封止構造の内部には、絶縁体280が設けられる。絶縁体280は、加熱により酸素を放出する機能を有する。または、絶縁体280は、過剰酸素領域を有する。
なお、絶縁体211、絶縁体283、および絶縁体284は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体214、絶縁体282、および絶縁体287は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などが挙げられる。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能(透過性が低いともいう)とする。または、対応する物質を、捕獲、および固着する(ゲッタリングともいう)機能とする。
なお、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体280中の過剰酸素は、絶縁体280と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体280を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体280中の過剰酸素が酸化物半導体中の水素と反応しOH結合となり、絶縁体280中を拡散する。OH結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料(代表的には、絶縁体282)に到達した際に、水素原子は絶縁体282中の原子(例えば、金属原子など)と結合した酸素原子と反応し、絶縁体282中に捕獲、または固着する。一方、OH結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体280中に残ると推測される。つまり、当該水素の拡散において、絶縁体280中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体に、過剰酸素を有する絶縁体280を形成し、その後、絶縁体282を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、350℃以上、好ましくは400℃以上の温度で行う。加熱処理の時間は、1時間以上、好ましくは4時間以上、さらに好ましくは8時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体280、絶縁体282、および絶縁体287を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体283、および絶縁体284を形成する。絶縁体283、および絶縁体284は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体280側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体282を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層413の形成後、またはメモリデバイス層415_1乃至メモリデバイス層415_3の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層413の上方または横方向に水素が拡散される。同様に、メモリデバイス層415_1乃至メモリデバイス層415_3形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスとすることで、絶縁体211と、絶縁体283と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
図44A乃至図44Cは、導電体424の配置の異なる例を示す図である。図44Aは、メモリデバイス420を上面から見たときのレイアウト図を示し、図44Bは、図44AにA1-A2の一点鎖線で示す部位の断面図であり、図44Cは、図44AにB1-B2の一点鎖線で示す部位の断面図である。なお、図44Aでは、図の理解を容易にするため、導電体205の図示を省略する。導電体205を設ける場合、導電体205は、導電体260、および導電体424と重畳する領域を有する。
図44Aに示すように、導電体424が設けられる開口、すなわち導電体424は、酸化物230a、および酸化物230bと重畳する領域だけでなく、酸化物230a、および酸化物230bの外側にも設けられている。図44Aでは、導電体424が酸化物230a、および酸化物230bのB2側にはみ出すように設けられる例を示しているが、本実施の形態はこれに限定されない。導電体424は酸化物230a、および酸化物230bのB1側にはみ出すように設けられてもよいし、B1側およびB2側の両方ににはみ出すように設けられてもよい。
図44B、および図44Cは、メモリデバイス層415_p-1の上にメモリデバイス層415_pが積層される例を示す(pは、2以上n以下の自然数)。メモリデバイス層415_p-1が有するメモリデバイス420は、導電体424、および導電体205を介して、メモリデバイス層415_pが有するメモリデバイス420と電気的に接続する。
図44Bでは、メモリデバイス層415_p-1において、導電体424は、メモリデバイス層415_p-1の導電体242、およびメモリデバイス層415_pの導電体205と接続する様子を示している。ここで、導電体424は、導電体242、酸化物243、酸化物230b、および酸化物230aのB2側の外側でメモリデバイス層415_p-1の導電体205とも接続している。
図44Cでは、導電体424が導電体242、酸化物243、酸化物230b、および酸化物230aのB2側の側面に沿って形成され、絶縁体280、絶縁体273、絶縁体272、絶縁体224、および絶縁体222に形成された開口を介して導電体205と電気的に接続されていることがわかる。ここで、導電体424が導電体242、酸化物243、酸化物230b、および酸化物230aのB2側の側面に沿って設けられる様子を図44Bでは点線で示している。また、導電体242、酸化物243、酸化物230b、酸化物230a、絶縁体224、および絶縁体222のB2側の側面と導電体424の間には、絶縁体241が形成される場合がある。
導電体424を導電体242などと重ならない領域にも設けることで、メモリデバイス420は、異なるメモリデバイス層415に設けられたメモリデバイス420と電気的に接続することができる。また、メモリデバイス420は、トランジスタ層413に設けられたトランジスタ200Tとも電気的に接続することができる。
また、導電体424をビット線としたとき、導電体424を導電体242などと重ならない領域にも設けることで、B1-B2方向で隣り合うメモリデバイス420のビット線の距離を拡げることができる。図44に示すように、導電体242上における導電体424同士の間隔は、d1であるが、酸化物230aより下層、すなわち絶縁体224、および絶縁体222に形成された開口内に位置する導電体424同士の間隔はd2となり、d2はd1よりも大きくなる。B1-B2方向で隣り合う導電体424同士の間隔がd1である場合に比べ、一部の間隔をd2とすることで、導電体424の寄生容量を低減することができる。導電体424の寄生容量を低減することで、容量292に必要な容量を低減できるため好ましい。
メモリデバイス420では、2つのメモリセルに対して共通のビット線として機能する導電体424を設けている。容量に用いられる誘電体の誘電率や、ビット線間の寄生容量を適宜調整することで、各メモリセルのセルサイズを縮小できる。ここでは、チャネル長を30nm(30nmノードともいう)としたときのメモリセルのセルサイズの見積もり、ビット密度の見積もり、およびビットコストの見積もりについて説明する。なお、以下で説明する図45A乃至図45Dでは、図の理解を容易にするため、導電体205の図示を省略する。導電体205を設ける場合、導電体205は、導電体260、および導電体424と重畳する領域を有する。
図45Aは、容量の誘電体として、10nmの厚さの酸化ハフニウムとその上に1nmの酸化シリコンを積層し、メモリデバイス420が有する各メモリセルの導電体242、酸化物243、酸化物230a、および酸化物230bの間にはスリットが設けられ、導電体242および該スリットと重畳するようにビット線として機能する導電体424が設けられる例を示す。このようにして得られたメモリセル432をセルAと呼ぶ。
セルAにおけるセルサイズは、45.25Fである。
図45Bは、容量の誘電体として、第1の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第2の酸化ジルコニウムを積層し、メモリデバイス420が有する各メモリセルの導電体242、酸化物243、酸化物230a、および酸化物230bの間にはスリットが設けられ、導電体242および該スリットと重畳するようにビット線として機能する導電体424が設けられる例を示す。このようにして得られたメモリセル433をセルBと呼ぶ。
セルBは、セルAと比較して容量に用いる誘電体の誘電率が高いため、容量の面積を縮小できる。よって、セルBでは、セルAと比較して、セルサイズを縮小できる。セルBにおけるセルサイズは、25.53Fである。
セルA、およびセルBは、図39、図41A乃至図41C、および図42に示すメモリデバイス420、メモリデバイス420A、またはメモリデバイス420Bが有するメモリセルに対応する。
図45Cは、容量の誘電体として、第1の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第2の酸化ジルコニウムを積層し、メモリデバイス420が有する導電体242、酸化物243、酸化物230a、および酸化物230bを各メモリセルが共有し、導電体242と重畳する一部、および導電体242の外側の一部と重畳するようにビット線として機能する導電体424が設けられる例を示す。このようにして得られたメモリセル434をセルCと呼ぶ。
セルCにおける導電体424の間隔は、導電体242の上方と比較して、酸化物230aより下層において広くなる。そのため、導電体424の寄生容量を低減することができ、容量の面積を縮小できる。また、導電体242、酸化物243、酸化物230a、および酸化物230bにスリットを設けない。以上より、セルCでは、セルAおよびセルBと比較して、セルサイズを縮小できる。セルCにおけるセルサイズは、17.20Fである。
図45Dは、セルCにおいて導電体205および絶縁体216を設けない例を示す。このようなメモリセル435をセルDと呼ぶ。
セルDにおいて導電体205および絶縁体216を設けないことで、メモリデバイス420を薄くすることができる。そのため、メモリデバイス420を有するメモリデバイス層415を薄くすることができ、メモリデバイス層415を複数積層したメモリユニット470の高さを低くすることができる。導電体424および導電体205をビット線とみなしたとき、メモリユニット470内でビット線を短くすることができる。ビット線を短くできるため、ビット線の寄生負荷が低減され、導電体424の寄生容量をさらに低減することができ、容量の面積を縮小できる。また、導電体242、酸化物243、酸化物230a、および酸化物230bにスリットを設けない。以上より、セルDでは、セルA、セルB、およびセルCと比較して、セルサイズを縮小できる。セルDにおけるセルサイズは、15.12Fである。
セルC、およびセルDは、図44A乃至図44Cに示すメモリデバイス420が有するメモリセルに対応する。
ここでセルA乃至セルD、およびセルDにおいて多値化を行ったセルEについてビット密度、およびビットコストCの見積もりを行った。また、得られた見積もりについて現在市販されているDRAMにおけるビット密度、およびビットコストの予想値と比較した。
本発明の一態様の半導体装置におけるビットコストCは、数式1を用いて見積もった。
Figure 0007459079000001
ここで、nはメモリデバイス層の積層数、Pは共通部分として主に素子層411のパターニング回数、Pはメモリデバイス層415およびトランジスタ層413の1層あたりのパターニング回数、DはDRAMのビット密度、D3dはメモリデバイス層415の1層のビット密度、PはDRAMのパターニング回数を示す。ただし、Pにおいて、スケーリングに伴う増加分を含む。
表1に、市販されているDRAMのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているDRAMは、プロセスノードが18nm、および1Xnmの2種類である。また、本発明の一態様の半導体装置のプロセスノードは30nmとし、セルA乃至セルEにおけるメモリデバイス層の積層数を5層、10層、および20層として見積もりを行った。
Figure 0007459079000002
表2に、市販されているDRAMのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。なお、ビットコストの比較には、プロセスノードが1XnmのDRAMを用いた。また、本発明の一態様の半導体装置のプロセスノードは30nmとし、セルA乃至セルDにおけるメモリデバイス層の積層数を5層、10層、および20層として見積もりを行った。
Figure 0007459079000003
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物(以下、酸化物半導体ともいう。)について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
<結晶構造の分類>
まず、酸化物半導体における、結晶構造の分類について、図46Aを用いて説明を行う。図46Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
図46Aに示すように、酸化物半導体は、大きく分けて「Amorphous(無定形)」と、「Crystalline(結晶性)」と、「Crystal(結晶)」と、に分類される。また、「Amorphous」の中には、completely amorphousが含まれる。また、「Crystalline」の中には、CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)、及びCAC(cloud-aligned composite)が含まれる(excluding single crystal and poly crystal)。なお、「Crystalline」の分類には、single crystal、poly crystal、及びcompletely amorphousは除かれる。また、「Crystal」の中には、single crystal、及びpoly crystalが含まれる。
なお、図46Aに示す太枠内の構造は、「Amorphous(無定形)」と、「Crystal(結晶)」との間の中間状態であり、新しい境界領域(New crystalline phase)に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Amorphous(無定形)」や、「Crystal(結晶)」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、X線回折(XRD:X-Ray Diffraction)スペクトルを用いて評価することができる。ここで、「Crystalline」に分類されるCAAC-IGZO膜のGIXD(Grazing-Incidence XRD)測定で得られるXRDスペクトルを図46Bに示す。なお、GIXD法は、薄膜法またはSeemann-Bohlin法ともいう。以降、図46Bに示すGIXD測定で得られるXRDスペクトルを、単にXRDスペクトルと記す。なお、図46Bに示すCAAC-IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、図46Bに示すCAAC-IGZO膜の厚さは、500nmである。
図46Bに示すように、CAAC-IGZO膜のXRDスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、CAAC-IGZO膜のXRDスペクトルでは、2θ=31°近傍に、c軸配向を示すピークが検出される。なお、図46Bに示すように、2θ=31°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法(NBED:Nano Beam Electron Diffraction)によって観察される回折パターン(極微電子線回折パターンともいう。)にて評価することができる。CAAC-IGZO膜の回折パターンを、図46Cに示す。図46Cは、電子線を基板に対して平行に入射するNBEDによって観察される回折パターンである。なお、図46Cに示すCAAC-IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、極微電子線回折法では、プローブ径を1nmとして電子線回折が行われる。
図46Cに示すように、CAAC-IGZO膜の回折パターンでは、c軸配向を示す複数のスポットが観察される。
<<酸化物半導体の構造>>
なお、酸化物半導体は、結晶構造に着目した場合、図46Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC-OS、及びnc-OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
ここで、上述のCAAC-OS、nc-OS、及びa-like OSの詳細について、説明を行う。
[CAAC-OS]
CAAC-OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC-OS膜の厚さ方向、CAAC-OS膜の被形成面の法線方向、またはCAAC-OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC-OSは、a-b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC-OSは、c軸配向し、a-b面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、1つまたは複数の微小な結晶(最大径が10nm未満である結晶)で構成される。結晶領域が1つの微小な結晶で構成されている場合、当該結晶領域の最大径は10nm未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十nm程度となる場合がある。
また、In-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種)において、CAAC-OSは、インジウム(In)、及び酸素を有する層(以下、In層)と、元素M、亜鉛(Zn)、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能である。よって、(M,Zn)層にはインジウムが含まれる場合がある。また、In層には元素Mが含まれる場合がある。なお、In層にはZnが含まれる場合もある。当該層状構造は、例えば、高分解能TEM像において、格子像として観察される。
CAAC-OS膜に対し、例えば、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut-of-plane XRD測定では、c軸配向を示すピークが2θ=31°またはその近傍に検出される。なお、c軸配向を示すピークの位置(2θの値)は、CAAC-OSを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、CAAC-OS膜の電子線回折パターンにおいて、複数の輝点(スポット)が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット(ダイレクトスポットともいう。)を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリー)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC-OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC-OSを構成するには、Znを有する構成が好ましい。例えば、In-Zn酸化物、及びIn-Ga-Zn酸化物は、In酸化物よりも結晶粒界の発生を抑制できるため好適である。
CAAC-OSは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、CAAC-OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC-OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC-OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC-OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、OSトランジスタにCAAC-OSを用いると、製造工程の自由度を広げることが可能となる。
[nc-OS]
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc-OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc-OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut-of-plane XRD測定では、結晶性を示すピークが検出されない。また、nc-OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc-OS膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
[a-like OS]
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a-like OSは、鬆又は低密度領域を有する。即ち、a-like OSは、nc-OS及びCAAC-OSと比べて、結晶性が低い。また、a-like OSは、nc-OS及びCAAC-OSと比べて、膜中の水素濃度が高い。
<<酸化物半導体の構成>>
次に、上述のCAC-OSの詳細について、説明を行う。なお、CAC-OSは材料構成に関する。
[CAC-OS]
CAC-OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、CAC-OSとは、第1の領域と、第2の領域と、に材料が分離することでモザイク状となり、当該第1の領域が、膜中に分布した構成(以下、クラウド状ともいう。)である。つまり、CAC-OSは、当該第1の領域と、当該第2の領域とが、混合している構成を有する複合金属酸化物である。
ここで、In-Ga-Zn酸化物におけるCAC-OSを構成する金属元素に対するIn、Ga、およびZnの原子数比のそれぞれを、[In]、[Ga]、および[Zn]と表記する。例えば、In-Ga-Zn酸化物におけるCAC-OSにおいて、第1の領域は、[In]が、CAC-OS膜の組成における[In]よりも大きい領域である。また、第2の領域は、[Ga]が、CAC-OS膜の組成における[Ga]よりも大きい領域である。または、例えば、第1の領域は、[In]が、第2の領域における[In]よりも大きく、且つ、[Ga]が、第2の領域における[Ga]よりも小さい領域である。また、第2の領域は、[Ga]が、第1の領域における[Ga]よりも大きく、且つ、[In]が、第1の領域における[In]よりも小さい領域である。
具体的には、上記第1の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第2の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第1の領域を、Inを主成分とする領域と言い換えることができる。また、上記第2の領域を、Gaを主成分とする領域と言い換えることができる。
なお、上記第1の領域と、上記第2の領域とは、明確な境界が観察できない場合がある。
例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、Inを主成分とする領域(第1の領域)と、Gaを主成分とする領域(第2の領域)とが、偏在し、混合している構造を有することが確認できる。
CAC-OSをトランジスタに用いる場合、第1の領域に起因する導電性と、第2の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能(On/Offさせる機能)をCAC-OSに付与することができる。つまり、CAC-OSとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、CAC-OSをトランジスタに用いることで、高いオン電流(Ion)、高い電界効果移動度(μ)、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、CAC-OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
<酸化物半導体を有するトランジスタ>
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は1×1017cm-3以下、好ましくは1×1015cm-3以下、さらに好ましくは1×1013cm-3以下、より好ましくは1×1011cm-3以下、さらに好ましくは1×1010cm-3未満であり、1×10-9cm-3以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、SIMSにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、SIMSにより得られる酸化物半導体中の窒素濃度を、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、実施の形態1に記載の半導体装置10におけるシリコン基板50に設けられたコントロールロジック回路61、行駆動回路62、列駆動回路63および出力回路64について説明する。
図47は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置10Eは、周辺回路80、およびメモリセルアレイ70を有する。周辺回路80は、コントロールロジック回路61、行駆動回路62、列駆動回路63、出力回路64を有する。
メモリセルアレイ70は、複数のメモリセル42を有する。行駆動回路62は、ロウデコーダ71およびワード線ドライバ回路72を有する。列駆動回路63は、カラムデコーダ81、プリチャージ回路82、増幅回路83、および書き込み回路84を有する。プリチャージ回路82は、グローバルビット線GBLあるいはローカルビット線LBLなどをプリチャージする機能を有する。増幅回路83は、グローバルビット線GBLあるいはローカルビット線LBLから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路64を介して、デジタルのデータ信号RDATAとして半導体装置10Eの外部に出力される。
半導体装置10Eには、外部から電源電圧として低電源電圧(VSS)、周辺回路80用の高電源電圧(VDD)、メモリセルアレイ70用の高電源電圧(VIL)が供給される。
また半導体装置10Eには、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ロウデコーダ71およびカラムデコーダ81に入力され、WDATAは書き込み回路84に入力される。
コントロールロジック回路61は、外部からの入力信号(CE、WE、RE)を処理して、ロウデコーダ71、カラムデコーダ81の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路61が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置(メモリ)が用いられる。図48に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図48では、最上層から順に、CPUなどの演算処理装置にレジスタとして混載されるメモリ、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、3D NANDメモリを示している。
CPUなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
SRAMは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
DRAMは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。DRAMの記録密度は、おおよそ0.1乃至0.3Gbit/mmである。
3D NANDメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ0.6乃至6.0Gbit/mmである。
本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域901に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域902に位置する半導体装置として好適に用いることができる。
(実施の形態5)
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
<電子部品>
まず、半導体装置10等が組み込まれた電子部品の例を、図49Aおよび図49Bを用いて説明を行う。
図49Aに電子部品700および電子部品700が実装された基板(実装基板704)の斜視図を示す。図49Aに示す電子部品700は、モールド711内のシリコン基板50上に素子層20が積層された半導体装置10を有している。図49Aは、電子部品700の内部を示すために、一部を図に反映していない。電子部品700は、モールド711の外側にランド712を有する。ランド712は電極パッド713と電気的に接続され、電極パッド713は半導体装置10とワイヤ714によって電気的に接続されている。電子部品700は、例えばプリント基板702に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板702上で電気的に接続されることで実装基板704が完成する。
図49Bに電子部品730の斜視図を示す。電子部品730は、SiP(System in Package)またはMCM(Multi Chip Module)の一例である。電子部品730は、パッケージ基板732(プリント基板)上にインターポーザ731が設けられ、インターポーザ731上に半導体装置735、および複数の半導体装置10が設けられている。
電子部品730では、半導体装置10を広帯域メモリ(HBM:High Bandwidth Memory)として用いる例を示している。また、半導体装置735は、CPU、GPU、FPGAなどの集積回路(半導体装置)を用いることができる。
パッケージ基板732は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ731は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ731は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ731は、インターポーザ731上に設けられた集積回路をパッケージ基板732に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ731に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板732を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、TSV(Through Silicon Via)を用いることも出来る。
インターポーザ731としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
HBMでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、HBMを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、HBMを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたSiPやMCMなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する2.5Dパッケージ(2.5次元実装)では、シリコンインターポーザを用いることが好ましい。
また、電子部品730と重ねてヒートシンク(放熱板)を設けてもよい。ヒートシンクを設ける場合は、インターポーザ731上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品730では、半導体装置10と半導体装置735の高さを揃えることが好ましい。
電子部品730を他の基板に実装するため、パッケージ基板732の底部に電極733を設けてもよい。図49Bでは、電極733を半田ボールで形成する例を示している。パッケージ基板732の底部に半田ボールをマトリクス状に設けることで、BGA(Ball Grid Array)実装を実現できる。また、電極733を導電性のピンで形成してもよい。パッケージ基板732の底部に導電性のピンをマトリクス状に設けることで、PGA(Pin Grid Array)実装を実現できる。
電子部品730は、BGAおよびPGAに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、SPGA(Staggered Pin Grid Array)、LGA(Land Grid Array)、QFP(Quad Flat Package)、QFJ(Quad Flat J-leaded package)、またはQFN(Quad Flat Non-leaded package)などの実装方法を用いることができる。
<電子機器>
次に、上記電子部品を備えた電子機器の例について図50を用いて説明を行う。
ロボット7100は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ(赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど)、および移動機構などを備える。電子部品730はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品700はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット7100は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット7100においては、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット7100の周囲を撮像する機能を有する。また、ロボット7100は、移動機構を用いて移動する機能を有する。ロボット7100は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体7120は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品730はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品700に記憶される。電子部品730は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品730によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット7140は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット7140には、タイヤ、吸い込み口等が備えられている。掃除ロボット7140は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品730は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車7160は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品730は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車7160の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品700に記憶される。
電子部品700および/または電子部品730は、TV装置7200(テレビジョン受像装置)、スマートフォン7210、PC(パーソナルコンピュータ)7220、7230、ゲーム機7240、ゲーム機7260等に組み込むことができる。
例えば、TV装置7200に内蔵された電子部品730は画像エンジンとして機能させることができる。例えば、電子部品730は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン7210は、携帯情報端末の一例である。スマートフォン7210は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品730によってこれら周辺機器が制御される。
PC7220、PC7230はそれぞれノート型PC、据え置き型PCの例である。PC7230には、キーボード7232、およびモニタ装置7233が無線または有線により接続可能である。ゲーム機7240は携帯型ゲーム機の例である。ゲーム機7260は据え置き型ゲーム機の例である。ゲーム機7260には、無線または有線でコントローラ7262が接続されている。コントローラ7262に、電子部品700および/または電子部品730を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(本明細書等の記載に関する付記)
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、および/または、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、および/または、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が関わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」(または第1電極、または第1端子)、ソースとドレインとの他方を「ソースまたはドレインの他方」(または第2電極、または第2端子)という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧(接地電圧)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、AとBとが接続されている、とは、AとBとが電気的に接続されているものをいう。ここで、AとBとが電気的に接続されているとは、AとBとの間で対象物(スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す)が存在する場合にAとBとの電気信号の伝達が可能である接続をいう。なおAとBとが電気的に接続されている場合には、AとBとが直接接続されている場合を含む。ここで、AとBとが直接接続されているとは、上記対象物を介することなく、AとBとの間で配線(または電極)等を介してAとBとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
BL2:配線、EN1:信号、RE1:信号、RE2:信号、SL2:配線、T11:時刻、T12:時刻、T13:時刻、T14:時刻、T15:時刻、T16:時刻、T17:時刻、T18:時刻、T19:時刻、T20:時刻、10:半導体装置、10A:半導体装置、10B:半導体装置、10C:半導体装置、10E:半導体装置、20:素子層、20_M:素子層、20_1:素子層、30:トランジスタ層、31:トランジスタ、32:トランジスタ、33:トランジスタ、34:トランジスタ、35:制御回路、35_pre:制御回路、35B:制御回路、35C:制御回路、36:制御回路、36_pre:制御回路、37:トランジスタ、40:トランジスタ層、40_k:トランジスタ層、40_1:トランジスタ層、41_k:トランジスタ層、41_1:トランジスタ層、41_2:トランジスタ層、42:メモリセル、43:トランジスタ、44:キャパシタ、49:トランジスタ層、49_k:トランジスタ層、49_1:トランジスタ層、50:シリコン基板、51:制御回路、51A:制御回路、52:スイッチ回路、52_1:トランジスタ、52_2:トランジスタ、53:プリチャージ回路、53_1:トランジスタ、53_3:トランジスタ、54:プリチャージ回路、54_1:トランジスタ、54_3:トランジスタ、55:センスアンプ、55_1:トランジスタ、55_2:トランジスタ、55_3:トランジスタ、55_4:トランジスタ、57_1:トランジスタ、57_2:トランジスタ、58_1:トランジスタ、58_2:トランジスタ、59:電位設定回路、61:コントロールロジック回路、62:行駆動回路、63:列駆動回路、64:出力回路、70:メモリセルアレイ、71:ロウデコーダ、72:ワード線ドライバ回路、80:周辺回路、81:カラムデコーダ、82:プリチャージ回路、83:増幅回路、84:書き込み回路、90:トランジスタ層、91:メモリセル、92:トランジスタ、93:トランジスタ、94:キャパシタ、100:記憶装置、200:トランジスタ、200M:トランジスタ、200T:トランジスタ、205:導電体、205a:導電体、205b:導電体、211:絶縁体、212:絶縁体、214:絶縁体、216:絶縁体、222:絶縁体、224:絶縁体、230:酸化物、230a:酸化物、230b:酸化物、230c:酸化物、240:導電体、240a:導電体、240b:導電体、241:絶縁体、241a:絶縁体、241b:絶縁体、242:導電体、242a:導電体、242b:導電体、243:酸化物、243a:酸化物、243b:酸化物、246:導電体、246a:導電体、246b:導電体、250:絶縁体、260:導電体、260a:導電体、260b:導電体、272:絶縁体、273:絶縁体、274:絶縁体、275:絶縁体、276:導電体、277:絶縁体、278:導電体、279:絶縁体、280:絶縁体、282:絶縁体、283:絶縁体、284:絶縁体、287:絶縁体、290:導電体、292:容量、292A:容量、292B:容量、294:導電体、295:絶縁体、296:絶縁体、297:導電体、298:絶縁体、299:導電体、300:トランジスタ、311:半導体基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、411:素子層、413:トランジスタ層、413_m:トランジスタ層、413_1:トランジスタ層、415:メモリデバイス層、415_n:メモリデバイス層、415_p:メモリデバイス層、415_p-1:メモリデバイス層、415_1:メモリデバイス層、415_3:メモリデバイス層、415_4:メモリデバイス層、420:メモリデバイス、420A:メモリデバイス、420B:メモリデバイス、422:領域、424:導電体、426:導電体、428:導電体、430:導電体、432:メモリセル、433:メモリセル、434:メモリセル、435:メモリセル、470:メモリユニット、470_m:メモリユニット、470_1:メモリユニット、700:電子部品、702:プリント基板、704:実装基板、711:モールド、712:ランド、713:電極パッド、714:ワイヤ、730:電子部品、731:インターポーザ、732:パッケージ基板、733:電極、735:半導体装置、820:周辺回路、901:境界領域、902:境界領域、7100:ロボット、7120:飛行体、7140:掃除ロボット、7160:自動車、7200:TV装置、7210:スマートフォン、7220:PC、7230:PC、7232:キーボード、7233:モニタ装置、7240:ゲーム機、7260:ゲーム機、7262:コントローラ

Claims (6)

  1. シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
    前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
    前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
    前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、
    前記第1制御回路は、入力端子及び反転入力端子を有するセンスアンプ回路を有し、
    前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記メモリ回路から読み出されるデータに応じて、電荷が放電された前記グローバルビット線および前記反転グローバルビット線を充電するか否かを制御する、半導体装置。
  2. シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
    前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
    前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
    前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、
    前記グローバルビット線と前記第2制御回路との間、および前記反転グローバルビット線と前記第2制御回路との間、に設けられた複数の切替スイッチと、を有し、
    前記第1制御回路は、入力端子及び反転入力端子を有するセンスアンプを有し、
    前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記グローバルビット線および前記反転グローバルビット線にプリチャージされた電荷を前記メモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、
    前記第1の期間において、前記グローバルビット線と前記入力端子、および前記反転グローバルビット線と前記反転入力端子、がそれぞれ導通状態となるよう前記切替スイッチを切り替え、
    前記メモリ回路から読み出された前記データをリフレッシュする第2の期間において、前記グローバルビット線と前記反転入力端子、および前記反転グローバルビット線と前記入力端子、がそれぞれ導通状態となるよう前記切替スイッチを切り替える、半導体装置。
  3. シリコン基板をチャネルに用いた第1トランジスタを有する第1制御回路と、
    前記第1制御回路上に設けられた、金属酸化物をチャネルに用いた第2トランジスタを有する第2制御回路と、
    前記第2制御回路上に設けられた、金属酸化物をチャネルに用いた第3トランジスタを有するメモリ回路と、
    前記第1制御回路と、前記第2制御回路と、の間の信号を伝える機能を有するグローバルビット線および反転グローバルビット線と、を有し、
    前記第1制御回路は、増幅回路と、出力端子と、反転出力端子と、第1スイッチと、第2スイッチと、信号反転回路と、を有するセンスアンプを有し、
    前記第1スイッチは、前記グローバルビット線と前記出力端子との間に設けられ、
    前記第2スイッチは、前記反転グローバルビット線と前記反転出力端子との間に設けられ、
    前記信号反転回路は、前記グローバルビット線および前記反転グローバルビット線の電位に応じた論理データを反転した電位を前記増幅回路に電気的に接続された前記出力端子および前記反転出力端子に与える機能を有し、
    前記メモリ回路から前記第1制御回路にデータを読み出す第1の期間において、前記第2制御回路は、前記グローバルビット線および前記反転グローバルビット線にプリチャージされた電荷を前記メモリ回路から読み出されるデータに応じて放電するか否かを制御する機能を有し、
    前記第1の期間において、前記第1スイッチおよび前記第2スイッチをオフにして、前記グローバルビット線および前記反転グローバルビット線の電位に応じた論理データを反転した電位を前記増幅回路に電気的に接続された前記出力端子および前記反転出力端子に与え、
    前記メモリ回路から読み出された前記データをリフレッシュする第2の期間において、前記第1スイッチおよび前記第2スイッチをオンにして前記増幅回路で増幅された前記出力端子および前記反転出力端子の電位を前記グローバルビット線および前記反転グローバルビット線に与える、半導体装置。
  4. 請求項1乃至3のいずれか一において、
    前記グローバルビット線および前記反転グローバルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に延伸した領域を有する、半導体装置。
  5. 請求項1乃至4のいずれか一において、
    前記金属酸化物は、Inと、Gaと、Znと、を含む、半導体装置。
  6. 請求項1乃至5のいずれか一において、
    前記第2制御回路は、第4トランジスタ乃至第7トランジスタを有し、
    前記第4トランジスタのゲートは、前記第2制御回路と、前記メモリ回路と、の間の信号を伝える機能を有するローカルビット線に電気的に接続され、
    前記第5トランジスタは、前記第4トランジスタのゲートと、前記第4トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、
    前記第6トランジスタは、前記第4トランジスタのソースまたはドレインの他方と、前記第4トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、
    前記第7トランジスタは、前記第4トランジスタのソースまたはドレインの一方と、前記グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置。
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