WO2020170069A1 - エラー検出機能を有する記憶装置、半導体装置、および、電子機器 - Google Patents

エラー検出機能を有する記憶装置、半導体装置、および、電子機器 Download PDF

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oxide
transistor
conductor
layer
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國武寛司
大貫達也
熱海知昭
加藤清
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a storage device.
  • the present invention relates to a memory device that can function by utilizing semiconductor characteristics.
  • a semiconductor device refers to a device utilizing semiconductor characteristics, for example, a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, such as an integrated circuit, a chip including an integrated circuit, or an electronic device in which a chip is housed in a package. Electronic equipment including components and integrated circuits is an example of a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a DRAM Dynamic Random Access Memory
  • a memory cell of a DRAM is composed of one transistor and one capacitor, and the DRAM is a memory that stores data by accumulating charges in the capacitor.
  • a memory device such as a DRAM may have an error in data stored in a memory cell due to the influence of cosmic rays or the like even if there is no abnormality in operation. Therefore, there is a storage device called an ECC (Error Check and Correct) memory having an error detection and correction function.
  • ECC Error Check and Correct
  • the ECC memory is used, for example, in electronic devices such as computers used in scientific and technological calculations and financial institutions where data errors cannot be tolerated.
  • a transistor including a metal oxide also referred to as an oxide semiconductor transistor or an OS transistor
  • a metal oxide also referred to as an oxide semiconductor transistor or an OS transistor
  • a region where a channel of a transistor is formed also referred to as a channel formation region.
  • an In-Ga-Zn oxide also referred to as IGZO or an izou
  • an OS transistor has a very small drain current (also referred to as off current) when the transistor is in an off state (see, for example, Non-Patent Documents 1 and 2)
  • the OS transistor can be used for a memory cell of a DRAM.
  • the charge accumulated in the capacitor can be retained for a long time.
  • the OS transistor is a thin film transistor, it can be stacked.
  • a peripheral circuit of a DRAM is configured by using transistors formed on a semiconductor substrate, and a plurality of layers having DRAM memory cells configured by using OS transistors are stacked above the peripheral circuit. Is disclosed. By stacking a plurality of layers each having a DRAM memory cell, the chip area of the DRAM can be reduced.
  • a DRAM in which an OS transistor is used as a memory cell is referred to as an oxide semiconductor DRAM or DOSRAM (registered trademark, which refers to Dynamic Oxide Semiconductor Random Access Memory, which is read as a doslam).
  • DOSRAM registered trademark, which refers to Dynamic Oxide Semiconductor Random Access Memory, which is read as a doslam.
  • an ECC memory controls a storage area for storing data, a storage area for storing an error detection code or an error correction code (also referred to as a redundant bit or a check bit), and the two storage areas. And a memory controller. Then, the ECC memory, when storing (also referred to as writing) data, calculates a check bit corresponding to the data to be stored, and stores the check bit together with the data to be stored.
  • the check bit is read together with the data when reading the stored data.
  • the ECC memory can know whether or not an error has occurred in the stored data by verifying the read data using the check bit. Alternatively, if an error has occurred in the stored data, the ECC memory can correct it using the check bit.
  • At least the ECC memory needs a storage area for storing the check bit and a memory controller for controlling the storage area in addition to the memory that is not the ECC memory.
  • One embodiment of the present invention provides a storage device having an error detection function (a storage area for storing a check bit and a function of knowing whether or not an error has occurred in data stored by using the check bit). This is one of the challenges.
  • Another object of one embodiment of the present invention is to provide a memory device having an error detection function and capable of storing a large amount of data per unit area.
  • one embodiment of the present invention does not necessarily need to solve all of the above problems and may be at least one that can be solved. Further, the above description of the problems does not prevent the existence of other problems. Problems other than these are obvious from the description of the specification, claims, drawings, etc., and problems other than these can be extracted from the description of the specification, claims, drawings, etc. It is possible.
  • One embodiment of the present invention is a memory device including a first element layer having a memory cell, a second element layer having an error detection circuit, and a semiconductor substrate having a driver circuit.
  • the second element layer is provided between the semiconductor substrate and the first element layer.
  • one embodiment of the present invention is a memory device including a plurality of first element layers, a second element layer having an error detection circuit, and a semiconductor substrate having a driver circuit.
  • the second element layer is provided between the semiconductor substrate and the first element layer, the plurality of first element layers each have a memory cell, and the plurality of first element layers are provided in a stacked manner.
  • the transistor included in the memory cell and the transistor included in the error detection circuit each include a metal oxide in the channel formation region.
  • the transistor included in the memory cell and the transistor included in the error detection circuit each include a front gate and a back gate.
  • the transistor included in the memory cell and the transistor included in the error detection circuit each include a metal oxide in a channel formation region to form a transistor included in the memory cell and an error detection circuit.
  • Each of the constituent transistors has a front gate and a back gate.
  • one embodiment of the present invention is a memory device including first to N-th first element layers (N is a natural number of 2 or more), a second element layer, and a semiconductor substrate.
  • a memory cell is formed in the Kth (K is an integer of 1 or more and N or less) first element layer by using the transistor formed in the Kth first element layer, and the second element layer is formed of the first element layer.
  • An error detection circuit is formed using the transistors formed in the two-element layer, and a drive circuit is formed on the semiconductor substrate using the transistors formed in the semiconductor substrate.
  • the second element layer is provided so as to be laminated above the semiconductor substrate, the first first element layer is provided so as to be laminated above the second element layer, and the L-th (L is an integer of 2 or more and N or less). ), the first element layer of (1) is laminated and provided above the (L-1)th first element layer.
  • the transistor formed in the K-th first element layer and the transistor formed in the second element layer each include a metal oxide in the channel formation region.
  • the transistor formed in the Kth first element layer and the transistor formed in the second element layer each have a front gate and a back gate.
  • the transistor formed in the K-th first element layer and the transistor formed in the second element layer each include a metal oxide in a channel formation region
  • the transistor formed in the element layer and the transistor formed in the second element layer each have a front gate and a back gate.
  • a storage device having an error detection function can be provided.
  • a memory device having an error detection function and having a large amount of data that can be stored per unit area can be provided.
  • FIG. 1A is a block diagram illustrating a configuration example of a storage device.
  • FIG. 1B is a schematic diagram illustrating a configuration example of a storage device.
  • FIG. 2 is a schematic diagram showing a configuration example of the storage device.
  • FIG. 3 is a circuit diagram showing a configuration example of a memory device.
  • FIG. 4 is a schematic diagram showing a configuration example of the storage device.
  • 5A and 5B are schematic diagrams showing a configuration example of a storage device.
  • FIG. 6A is a circuit diagram showing a configuration example of the check bit generation circuit.
  • FIG. 6B is a timing chart.
  • FIG. 6C is a truth table.
  • FIG. 7A is a circuit diagram showing a configuration example of the error detection circuit.
  • FIG. 7B is a timing chart.
  • FIG. 9A is a symbol representing an XOR circuit.
  • FIG. 9B is a circuit diagram showing a configuration example of the XOR circuit.
  • FIG. 9C is a timing chart.
  • FIG. 9D is a truth table.
  • FIG. 10A is a symbol representing a NAND circuit.
  • FIG. 10B is a circuit diagram showing a configuration example of a NAND circuit.
  • FIG. 10C is a timing chart.
  • FIG. 10D is a truth table.
  • FIG. 11A is a symbol representing a delay circuit.
  • FIG. 11B is a circuit diagram showing a configuration example of the delay circuit.
  • FIG. 11C is a timing chart.
  • FIG. 11D is a truth table.
  • FIG. 12 is a schematic diagram showing a configuration example of a storage device.
  • FIG. 13 is a schematic sectional view showing a configuration example of a storage device.
  • 14A and 14B are schematic cross-sectional views each illustrating a structural example of a transistor.
  • 15A to 15C are schematic cross-sectional views each illustrating a structural example of a memory device.
  • FIG. 16 is a schematic sectional view showing a configuration example of a storage device.
  • FIG. 17 is a schematic sectional view showing a configuration example of a storage device.
  • FIG. 18A is a top view showing a configuration example of a storage device.
  • 18B and 18C are schematic cross-sectional views showing a configuration example of the storage device.
  • FIG. 19A is a diagram illustrating classification of crystal structures of IGZO.
  • FIG. 19A is a diagram illustrating classification of crystal structures of IGZO.
  • 19B is a diagram illustrating an XRD spectrum of quartz glass.
  • FIG. 19C is a diagram illustrating an XRD spectrum of crystalline IGZO.
  • 20A and 20B are schematic diagrams illustrating an example of an electronic component.
  • FIG. 21 is a diagram illustrating an example of an electronic device.
  • FIG. 22 is a diagram showing various storage devices layer by layer.
  • film and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive film”.
  • insulating film to the term “insulating layer”.
  • gate electrode on the gate insulating layer does not exclude one including another component between the gate insulating layer and the gate electrode.
  • the reference numerals are “_1”, “_2”, “[n]”, “[m, n]” or the like, and may be attached with a code for identification.
  • the second wiring GL is referred to as a wiring GL[2].
  • the term “electrically connected” includes the case of being connected through “an object having some electrical action”.
  • the “object having some kind of electrical action” is not particularly limited as long as it can transfer an electric signal between the connection targets.
  • things having some kind of electrical action include electrodes and wirings, switching elements such as transistors, resistance elements, inductors, capacitance elements, and elements having various other functions.
  • switching elements such as transistors, resistance elements, inductors, capacitance elements, and elements having various other functions.
  • electrode and “wiring” do not functionally limit these components.
  • electrode may be used as part of “wiring” and vice versa.
  • a “terminal” in an electric circuit refers to a portion where input or output of current or potential and reception (or transmission) of a signal are performed. Therefore, part of the wiring or the electrode may function as a terminal.
  • capacitor has a structure in which two electrodes face each other via an insulator (dielectric).
  • the term “capacitance element” includes the above-mentioned “capacitance”. That is, in this specification and the like, the term “capacitance element” means that two electrodes face each other through an insulator, that two wirings face each other through an insulator, or The case where two wires are arranged via an insulator is included.
  • the term “voltage” often refers to a potential difference between a certain potential and a reference potential (eg, a ground potential). Therefore, the voltage and the potential difference can be rephrased.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and the source and drain are connected via the channel formation region. An electric current can flow between them.
  • a channel formation region refers to a region in which a current mainly flows.
  • the functions of the source and the drain may be switched when a transistor of different polarity is used or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be interchanged.
  • off-state current refers to drain current when a transistor is in an off state (also referred to as a non-conducting state or a blocking state).
  • the off state is a state in which the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth in the n-channel transistor and the gate voltage Vgs with respect to the source in the p-channel transistor. It is a state higher than the threshold voltage Vth. That is, the off-state current of the n-channel transistor may be a drain current when the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth.
  • off-state current may refer to the source current when the transistor is off. Further, it may be called leak current in the same meaning as off current. In this specification and the like, off-state current may refer to current flowing between a source and a drain when a transistor is in an off state.
  • the on-state current may refer to a current flowing between a source and a drain when the transistor is in an on state (also referred to as a conductive state).
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like.
  • the metal oxide when a metal oxide is used for a channel formation region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when the metal oxide has at least one of an amplifying action, a rectifying action, and a switching action, the metal oxide can be called a metal oxide semiconductor. That is, a transistor including a metal oxide in a channel formation region can be referred to as an “oxide semiconductor transistor” or an “OS transistor”.
  • a metal oxide containing nitrogen may also be referred to as a metal oxide. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • a memory device of one embodiment of the present invention is a memory device that can function by utilizing semiconductor characteristics and is also called a memory.
  • a memory device has a structure in which a plurality of layers including an OS transistor is stacked over a layer including a transistor formed over a semiconductor substrate.
  • the OS transistor has a property that off current is extremely small.
  • FIG. 1A is a block diagram showing a configuration example of a storage device 10A, which is an embodiment of the present invention. Note that in the drawings described in this specification and the like, main signal flows are illustrated by arrows or lines, and power supply lines and the like may be omitted.
  • the memory device 10A has a peripheral circuit 20 and a memory cell array 30.
  • the peripheral circuit 20 has an element layer 26 in which a precharge circuit 24, a sense amplifier 25, a check bit generation circuit 54, an error detection circuit 55, and a switch circuit 23 are provided (FIG. 3). reference).
  • the row driver 21 has a function of outputting a signal for driving the memory cell array 30 to the word line WL. Specifically, the row driver 21 has a function of outputting a word signal to the word line WL (WL_1 and WL_N are illustrated in FIG. 1A, N is a natural number of 2 or more).
  • the row driver 21 may be called a word line drive circuit.
  • the row driver 21 includes a decoder circuit for selecting the word line WL corresponding to the designated address, a buffer circuit, and the like.
  • the word line WL may be simply referred to as a wiring.
  • the column driver 22 has a function of outputting a signal for driving the memory cell array 30 to the bit line BL. Specifically, the column driver 22 has a function of outputting a data signal to the bit line BL (BL_1 and BL_2 are shown in FIG. 1A).
  • the column driver 22 may be called a bit line drive circuit.
  • the column driver 22 includes a decoder circuit for selecting a bit line according to a designated address.
  • the bit line BL may be simply referred to as a wiring.
  • the bit line BL may be illustrated as a thick line or a thick dotted line in order to improve visibility.
  • the data signal applied to the bit line BL corresponds to a signal written in the memory cell or a signal read from the memory cell.
  • the data signal is described as a binary signal having a high-level potential or a low-level potential corresponding to data 1 or data 0 (also referred to as data High or data Low, data H or data L).
  • the high-level potential is the potential VDD
  • the low-level potential is the potential VSS or the ground potential (GND). It should be noted that the data signal may be multivalued with three or more values.
  • the signal applied to the bit line BL includes a precharge potential for reading data.
  • the precharge potential can be VDD/2, for example.
  • the memory cell array 30 includes, for example, N layer (N is a natural number of 2 or more) element layers 34_1 to 34_N.
  • the element layer 34_1 includes one or more memory cells 31_1.
  • the memory cell 31_1 includes the transistor 32_1 and the capacitor 33_1.
  • the element layer 34_N includes one or more memory cells 31_N.
  • the memory cell 31_N includes a transistor 32_N and a capacitor 33_N.
  • a capacitor may be called a capacitance or a capacitive element.
  • the element layer is a layer in which elements such as capacitors and transistors are provided, and is a layer including members such as a conductor, a semiconductor, and an insulator.
  • the transistors 32_1 to 32_N serve as switches whose conduction state (also referred to as ON or ON state) or non-conduction state (also referred to as OFF or OFF state) is controlled in accordance with a word signal supplied to the word lines WL_1 to WL_N. Function.
  • one of a source and a drain is connected to any one of the bit lines BL.
  • the transistors 32_1 to 32_N are preferably transistors having a metal oxide in a channel formation region (hereinafter referred to as OS transistors).
  • OS transistors transistors having a metal oxide in a channel formation region
  • off current leakage current flowing between a source and a drain
  • the charge corresponding to a desired potential can be held in the capacitors 33_1 to 33_N which are electrically connected to the other of the sources and the drains of the transistors 32_1 to 32_N.
  • the storage device 10A can reduce the frequency of data refresh and achieve low power consumption.
  • data can be rewritten and read by charging or discharging electric charge, so that data can be written and read virtually unlimited times.
  • the memory cells 31_1 to 31_N using the OS transistors have excellent rewriting resistance because they do not involve structural changes at the atomic level unlike magnetic memories or resistance change type memories. Further, in the memory cells 31_1 to 31_N including the OS transistors, instability due to an increase in electron trap centers due to repeated rewriting operations, which is found in a flash memory, is not recognized.
  • the memory cells 31_1 to 31_N each including an OS transistor can be provided over a silicon substrate in which a transistor including silicon (hereinafter referred to as a Si transistor) is formed in a channel formation region. Therefore, integration can be easily performed. Further, the OS transistor can be manufactured at low cost because it can be manufactured using a manufacturing apparatus similar to that of the Si transistor.
  • the OS transistor can be a four-terminal semiconductor element including a back gate electrode in addition to a gate electrode, a source electrode, and a drain electrode. It is possible to form an electric circuit network in which input/output of signals flowing between the source and the drain can be independently controlled according to the potential applied to the gate electrode or the back gate electrode. Therefore, it is possible to design a circuit with the same idea as an LSI (Large Scale Integration).
  • LSI Large Scale Integration
  • the OS transistor has better electrical characteristics than the Si transistor in a high temperature environment. Specifically, even at a high temperature of 125° C. or higher and 150° C. or lower, the ratio of the on-current to the off-current is large, and good switching operation can be performed.
  • the storage device 10A shown in FIG. 1A can be called a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) using an OS transistor as a memory cell. Since the memory cell can be composed of one transistor and one capacitor, a high-density memory that can store a large amount of data can be realized. Further, by using the OS transistor, data retention time can be extended.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • Each of the capacitors 33_1 to 33_N has a structure in which an insulator is sandwiched between conductors serving as electrodes. Note that as a conductor forming the electrode, a metal, a semiconductor having conductivity, or the like can be used. Further, the details of the arrangement of the capacitors 33_1 to 33_N will be described later. In addition to the structure of arranging the capacitors 33_1 to 33_N at an overlapping position above or below the transistors 32_1 to 32_N, a part of a semiconductor layer or electrodes forming the transistors 32_1 to 32_N is , And can be used as one electrode of the capacitors 33_1 to 33_N.
  • the element layer 26 provided with the precharge circuit 24, the sense amplifier 25, the check bit generation circuit 54, the error detection circuit 55, and the switch circuit 23 has a function of generating a check bit when writing data to the memory cell, and a memory cell.
  • it When reading data from the memory cell, it has a function of precharging the bit line BL, a function of amplifying the potential of the bit line BL, and a function of detecting whether or not there is an error in the data read from the memory cell by using a check bit.
  • each circuit included in the element layer 26 (the precharge circuit 24, the sense amplifier 25, the check bit generation circuit 54, the error detection circuit 55, and the switch circuit 23) is configured using an OS transistor. Since each circuit included in the element layer 26 is configured using OS transistors, the element layer 26 can be provided on a silicon substrate on which Si transistors are formed. Therefore, integration can be easily performed. Further, the OS transistor can be manufactured at low cost because it can be manufactured using a manufacturing apparatus similar to that of the Si transistor.
  • ⁇ Schematic diagram of storage device> 1B is a schematic diagram showing a structural example of the memory device 10A in order to describe the element layers 34_1 to 34_N and the element layer 26 in each structure described in FIG. 1A.
  • the schematic diagram shown in FIG. 1B is a perspective view defining the x-axis, y-axis, and z-axis directions in order to explain the arrangement of the components described in FIG. 1A.
  • a layer including OS layers which is a total of (1+N) layers of the element layer 26 and the element layers 34_1 to 34_N, is provided over the semiconductor substrate 11. ..
  • the element layer 26 and the memory cells 31_1 to 31_N included in the element layers 34_1 to 34_N each have a region overlapping with the column driver 22 provided in the semiconductor substrate 11.
  • the element layer 26 is provided between the semiconductor substrate 11 and the element layer 34_1.
  • the semiconductor substrate 11 is not particularly limited as long as it can form a channel region of a transistor.
  • a single crystal silicon substrate, a single crystal germanium substrate, a compound semiconductor substrate (SiC substrate, GaN substrate, etc.), an SOI (Silicon on Insulator) substrate, etc. can be used.
  • the transistor of the memory cell 31_1 included in the element layer 34_1 and the transistor of the memory cell 31_N included in the element layer 34_N are electrically connected to each other through the bit line BL provided in the vertical direction.
  • the bit line BL is electrically connected to the element layer 26, and the element layer 26 is electrically connected to the column driver 22 provided on the semiconductor substrate 11.
  • the bit line BL_1 is provided in contact with the semiconductor layer of the transistor included in the memory cell 31_1.
  • the bit line BL_1 is provided in contact with a region functioning as a source or a drain of a semiconductor layer of a transistor included in the memory cell 31_1.
  • the bit line BL_1 is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of a semiconductor layer of a transistor included in the memory cell 31_1.
  • bit line BL is a wiring that electrically connects one of the source and the drain of the transistor included in the memory cell 31_1, the one of the source and the drain of the transistor included in the memory cell 31_N, and the element layer 26. I can say.
  • bit line BL is provided so as to extend in the vertical direction or the substantially vertical direction on the surface of the semiconductor substrate 11 on which the column driver 22 is provided. That is, as illustrated in FIG. 1B, the bit line BL is connected to the transistor included in the memory cell 31_1 and the transistor included in the memory cell 31_N, and is perpendicular to the surface (xy plane) of the semiconductor substrate (z direction). Direction) or approximately vertical direction.
  • “generally vertical” means a state of being arranged at an angle of 85 degrees or more and 95 degrees or less.
  • an OS transistor whose off-state current is extremely low is used as a transistor provided in each element layer. Therefore, the frequency of refreshing the data held in the memory cell can be reduced, and the power consumption of the memory device can be reduced.
  • the OS transistors can be stacked and provided in the vertical direction by using the same manufacturing process repeatedly, manufacturing cost can be reduced. Further, in the memory device 10A, the transistors constituting the memory cells are arranged not in the plane direction but in the vertical direction to improve the memory density. Therefore, the storage device 10A can be downsized.
  • the OS transistor has less variation in electrical characteristics than the Si transistor even in a high temperature environment, variation in electrical characteristics of the transistor when stacked and integrated is small, and functions as a highly reliable memory device. be able to.
  • the memory device 10A can arrange the memory cells above the column driver and the like, the memory device 10A can be a small-sized and high-density memory device capable of storing a large amount of data. Further, it is possible to operate even if the capacitance of the capacitor included in the memory cell is reduced.
  • the memory device 10A can shorten the length of the bit line between the memory cell array and the element layer 26 by providing the bit line extending from the memory cell array in a direction substantially perpendicular to the surface of the semiconductor substrate 11. Therefore, the parasitic capacitance of the bit line can be reduced, so that the potential can be read even when the data signal held in the memory cell is multivalued.
  • FIG. 2 illustrates a schematic diagram of one cross section parallel to the vertical direction (z-axis direction) of the storage device 10A described with reference to FIGS. 1A and 1B.
  • the memory device 10A includes memory cells 31_1 to 31_N provided in each of the element layers, an element layer 26, and a column driver 22 provided in the semiconductor substrate 11 in the vertical direction. Can be connected via the bit line BL. By providing the bit line BL in the vertical direction, the length of the bit line BL can be shortened, so that the load on the bit line BL can be reduced.
  • the memory cell array 30 includes the element layers 34_1 to 34_N, the precharge circuit 24, the sense amplifier 25, the check bit generation circuit 54, the error detection circuit 55, the element layer 26 including the switch circuit 23, and the column driver 22.
  • the write/read circuit 29 is illustrated.
  • transistors 28_a and 28_b for controlling conduction between the bit line BL_A or BL_B, the precharge circuit 24 and the sense amplifier 25, and the switches 23_A to 23_C included in the switch circuit 23 are illustrated.
  • the bit line BL_A is connected to one of the source and the drain of the transistor 28_a
  • the bit line BL_B is connected to one of the source and the drain of the transistor 28_b.
  • the element layers 34_1 to 34_N are provided above the element layer 26 illustrated in FIG. 3, and the bit lines BL_A and the bit lines BL_B are provided in the vertical direction. That is, the element layer 26 which forms part of the peripheral circuit can be stacked and provided similarly to the element layers 34_1 to 34_N. Further, the bit line BL_A and the bit line BL_B are connected to the transistors forming the precharge circuit 24 and the sense amplifier 25 via the transistor 28_a and the transistor 28_b.
  • the precharge circuit 24 is composed of n-channel transistors 24_1 to 24_3.
  • the precharge circuit 24 sets the bit line BL_A and the bit line BL_B to, for example, an intermediate potential VPC corresponding to the potential VDD/2 between the potential VDD and the potential VSS in accordance with the precharge signal applied to the precharge line PCL. This is a circuit for precharging.
  • the sense amplifier 25 includes n-channel transistors 25_1 to 25_4, the transistors 25_1 and 25_2 are connected to a wiring VHH, and the transistors 25_3 and 25_4 are connected to a wiring VLL.
  • the wiring VHH has a function of supplying the potential VDD and the wiring VLL has a function of supplying the potential VSS.
  • the transistors 25_1 to 25_4 are transistors that form an inverter loop.
  • the precharge circuit 24 When reading data from the memory cell, the precharge circuit 24 precharges the bit line, and the row driver 21 sets the word line of the selected memory cell to the high level, so that the potential of the precharged bit line changes. To do.
  • the sense amplifier 25 sets the potential of the pair of wirings connected to the sense amplifier 25 to the potential VDD or the potential VSS, and outputs the potential to the write/read circuit 29 via the switch circuit 23.
  • the check bit generation circuit 54 has a function of generating a check bit based on the data signal output from the write/read circuit 29 when writing data to the memory cell, and the error detection circuit 55 outputs data from the memory cell. Has a function of detecting whether or not there is an error in the data read from the memory cell using the check bit and outputting the result to the write/read circuit 29. Details of the check bit generation circuit 54 and the error detection circuit 55 will be described later.
  • FIG. 4 shows a memory device 10B having a configuration in which the units 39 described in FIG. 2 are stacked in M stages (units 39_1 to 39_M, where M is a natural number of 2 or more).
  • FIG. 4 is a schematic view of one cross section parallel to the vertical direction (z-axis direction) of the storage device 10B.
  • the memory device 10B includes element layers 34_1 to 34_N and an element layer 26 in the units 39_1 to 39_M, respectively.
  • One of the units 39_1 to 39_M is selected by the selection signal MUX, and the selected unit 39 performs signal input or signal output through the wiring BL_U and the element layer 26.
  • the wiring BL_U is selected by the switch circuit 41 that can be switched by the selection signal SEL and is connected to the column driver 22 through the wiring GBL.
  • the switch circuit 41 may be configured by using an OS transistor that constitutes the element layer 26.
  • the number of stacked element layers 34_1 to 34_N in each of the units 39_1 to 39_M can be reduced.
  • the length of the bit line BL can be shortened and the load on the bit line BL can be reduced.
  • the wiring GBL may be illustrated as a thick line or a thick dotted line in order to improve visibility.
  • the wiring GBL may be called a global bit line.
  • the wiring GBL illustrated in FIG. 4 can be provided after manufacturing an element layer including an OS transistor.
  • an element layer having an OS transistor is formed, an opening is provided in the outer periphery of a sealing layer 40A surrounding each element layer, and the wiring GBL can be provided in the opening. ..
  • an element layer having an OS transistor is formed, an opening is provided in the outer periphery of a sealing layer 40B that collectively surrounds each element layer, and a wiring GBL is provided in the opening. be able to.
  • the switch circuit 41 and the like are omitted in FIGS. 5A and 5B, and the details of each element layer provided with the wiring GBL will be described in detail in the third embodiment.
  • FIG. 6A is a circuit diagram showing a configuration example of the check bit generation circuit 54.
  • the check bit generation circuit 54 has XOR circuits 53_1 to XOR circuit 53_3. A configuration example of the XOR circuit 53 will be described later.
  • the element layers 34_1 to 34_N included in the memory cell array 30 will be described assuming that N is 5.
  • one layer is used to hold a check bit, and the remaining four layers hold data. That is, the check bit generation circuit 54 described in the present embodiment is a circuit that handles 4-bit data and 1-bit check bit.
  • the check bit generation circuit 54 has input terminals T_A0 to T_A3, to which 4-bit data represented by bits A0 to A3 are input, respectively, and the check bit generation circuit 54 has input terminals T_CK1 to input. It has a terminal T_CK4, and clock signals CK1 to CK4, which are control signals, are input to the respective terminals. Then, the check bit generation circuit 54 outputs the check bit from the output terminal OUT.
  • FIG. 6B is a timing chart showing the relationship between the clock signals CK1 to CK4 input to the check bit generation circuit 54, the 4-bit data input period PDI, and the check bit output period PDO. Since the high level of the clock signals CK1 to CK4 and the 4-bit data is represented by the potential VDD and the low level is represented by the potential VSS, in FIG. 6B, Vdd(H) and Vss(L ).
  • FIG. 6C is a truth table in which the output for the 4-bit data input to the check bit generation circuit 54 is represented by a high level (H) or a low level (L).
  • H high level
  • L low level
  • FIG. 7A is a circuit diagram showing a configuration example of the error detection circuit 55.
  • the error detection circuit 55 includes XOR circuits 53_4 to XOR circuits 53_7 and delay circuits 52_1 to 52_4. A configuration example of the delay circuit 52 will be described later.
  • the error detection circuit 55 described in the present embodiment is a circuit that handles 4-bit data and 1-bit check bit.
  • the error detection circuit 55 has input terminals T_A0 to T_A3 and receives 4-bit data represented by bits A0 to A3, respectively.
  • the error detection circuit 55 has input terminals T_CK1 to T_CK4.
  • the clock signals CK1 to CK4, which are control signals, are input to the error detection circuit 55.
  • the error detection circuit 55 has an input terminal T_B0, and the check bit B0 is input.
  • the error detection circuit 55 outputs a low level (L) from the output terminal OUT if no error is found in the relationship between the check bit B0 and the bits A0 to A3, and outputs a high level (H) if an error is found. Is output.
  • FIG. 7B is a timing chart showing the relationship between the clock signals CK1 to CK4 input to the error detection circuit 55, the 4-bit data and check bit input period PDI, and the output period PDO of the error detection circuit 55. ..
  • the high level of the clock signals CK1 to CK4, 4-bit data, and the check bit is represented by the potential VDD, and the low level thereof is represented by the potential VSS. Therefore, in FIG. 7B, Vdd(H), respectively. , Vss(L).
  • FIG. 8 is a truth table in which the output with respect to the 4-bit data and the check bit input to the error detection circuit 55 is represented by a high level (H) or a low level (L).
  • the error detection circuit 55 when the check bit B0 is low level (L) and the number of high levels (H) among the bits A0 to A3 is an odd number, the error detection circuit 55 is high level (H). ) Is output. This means that when the number of high levels (H) among the bits A0 to A3 is an odd number, the check bit generation circuit 54 outputs the high level (H) as a check bit. This indicates that an error was found in the relationship with bits A0 to A3.
  • the error detection circuit 55 when the check bit B0 is at a high level (H) and the number of high levels (H) among the bits A0 to A3 is an even number or 0, the error detection circuit 55. Indicates that a high level (H) is output. This means that when the number of high level (H) is even or 0 among the bits A0 to A3, the check bit generation circuit 54 outputs the low level (L) as the check bit. This indicates that an error was found in the relationship between B0 and bits A0 to A3.
  • the storage device 10A can perform parity check inside the storage device as well as writing and reading of data. Further, the output signal of the error detection circuit 55 is output to the column driver 22 via the switch 23_C.
  • FIG. 9A is a symbol representing the XOR circuit 53
  • FIG. 9B is a circuit diagram showing a configuration example of the XOR circuit 53.
  • the XOR circuit 53 includes NAND circuits 51_1 to 51_4, a delay circuit 52_1, and a delay circuit 52_2.
  • the XOR circuit 53 has an input terminal D, an input terminal E, and input terminals C5 to C8 to which the control signals S_C5 to S_C8 are input, and outputs a signal from the output terminal Z.
  • FIG. 9C shows the relationship between the control signals S_C5 to S_C8 input to the XOR circuit 53, the input period PDI of the signals input to the input terminal D and the input terminal E, and the output period PDO of the XOR circuit 53. It is a timing chart shown. Since the high level of the control signals S_C5 to S_C8 and the input signal is represented by the potential VDD and the low level thereof is represented by the potential VSS, in FIG. 9C, Vdd(H) and Vss, respectively. It is written as (L).
  • FIG. 9D is a truth table in which the output corresponding to the signal input to the XOR circuit 53 is represented by high level (H) or low level (L).
  • the truth table shown in FIG. 9D shows the relationship between the signals input to the input terminals D and E and the signals output from the output terminal Z.
  • FIG. 10A is a symbol showing the NAND circuit 51
  • FIG. 10B is a circuit diagram showing a configuration example of the NAND circuit 51.
  • the NAND circuit 51 includes transistors 61 to 64 and a capacitor C61.
  • the transistors 61 to 64 are n-channel transistors.
  • the NAND circuit 51 has an input terminal A, an input terminal B, and input terminals C1 and C2 to which the control signal S_C1 and the control signal S_C2 are input, and outputs a signal from the output terminal X.
  • FIG. 10C shows the relationship between the control signal S_C1 and the control signal S_C2 input to the NAND circuit 51, the input period PDI of the signals input to the input terminal A and the input terminal B, and the output period PDO of the NAND circuit 51. It is a timing chart shown. Since the high level of the control signal S_C1, the control signal S_C2, and the input signal is represented by the potential VDD and the low level thereof is represented by the potential VSS, in FIG. 10C, Vdd(H) and Vss, respectively. It is written as (L).
  • FIG. 10D is a truth table in which the output corresponding to the signal input to the NAND circuit 51 is represented by high level (H) or low level (L).
  • the truth table shown in FIG. 10D shows the relationship between the signals input to the input terminals A and B and the signals output from the output terminal X.
  • FIG. 11A is a symbol showing the delay circuit 52
  • FIG. 11B is a circuit diagram showing a configuration example of the delay circuit 52.
  • the delay circuit 52 has a transistor 71, a transistor 72, and a capacitor C71.
  • the transistors 71 and 72 are n-channel transistors.
  • the delay circuit 52 has an input terminal C, an input terminal C3 and an input terminal C4 to which the control signal S_C3 and the control signal S_C4 are input, and outputs a signal from the output terminal Y.
  • FIG. 11C is a timing chart showing the relationship between the control signal S_C3 and the control signal S_C4 input to the delay circuit 52, the input period PDI of the signal input to the input terminal C, and the output period PDO of the delay circuit 52. is there. Since the high level of the control signal S_C3, the control signal S_C4, and the input signal is represented by the potential VDD and the low level thereof is represented by the potential VSS, in FIG. 11C, Vdd(H) and Vss, respectively. It is written as (L).
  • FIG. 11D is a truth table in which the output corresponding to the signal input to the delay circuit 52 is represented by high level (H) or low level (L).
  • the truth table shown in FIG. 11D shows the relationship between the signal input to the input terminal C and the signal output from the output terminal Y.
  • an OS transistor with extremely low off-state current is used as a transistor provided in each element layer. Since the OS transistor can be provided by being stacked over a silicon substrate provided with a Si transistor, for example, the OS transistor can be manufactured repeatedly by using the same manufacturing process in the vertical direction, and manufacturing cost can be reduced. Further, in the memory device of one embodiment of the present invention, the transistors included in the memory cell are arranged not in the planar direction but in the vertical direction so that the memory density can be improved and the memory device can be downsized. ..
  • the memory device of one embodiment of the present invention includes a check bit generation circuit, a check bit, and an error detection circuit. Therefore, the storage device of one embodiment of the present invention can perform parity check inside the storage device as well as writing and reading of data. Further, since the check bit generation circuit and the error detection circuit can also be configured by using the OS transistor, the circuits can be arranged in the vertical direction to reduce the size of the memory device.
  • Embodiment 2 In this embodiment mode, a modification example of a circuit which can be applied to the memory device 10A described in Embodiment Mode 1 will be described with reference to FIG.
  • a transistor having a top gate structure or a bottom gate structure without a back gate electrode is shown as a transistor included in the memory cells 31_1 to 31_N and the element layer 26; however, the transistor structure is not limited to this.
  • a transistor including a back gate electrode connected to the back gate electrode line BGL may be used.
  • the threshold voltage of the transistor can be controlled from the outside.
  • FIG. 13 illustrates an example of a memory device in which a memory unit 470 (memory unit 470_1 to memory unit 470_m: m is a natural number of 1 or more) is stacked over the element layer 411 including a circuit provided in the semiconductor substrate 311.
  • a memory unit 470 memory unit 470_1 to memory unit 470_m: m is a natural number of 1 or more
  • FIG. 13 an element layer 411 and a plurality of memory units 470 are stacked over the element layer 411, and one transistor layer 413 (one of the transistor layers 413_1 to 413_m) is included in the plurality of memory units 470.
  • An example in which a plurality of memory device layers 415 (memory device layers 415_1 to 415_n: n is a natural number of 2 or more) are provided on each transistor layer 413 is shown.
  • each memory unit 470 an example in which the memory device layer 415 is provided over the transistor layer 413 is shown; however, the present embodiment is not limited to this.
  • the transistor layer 413 may be provided over the plurality of memory device layers 415, or the memory device layers 415 may be provided above and below the transistor layer 413.
  • the element layer 411 includes the transistor 300 provided over the semiconductor substrate 311 and can function as a peripheral circuit of the memory device.
  • peripheral circuits include a column driver, a row driver, a column decoder, a row decoder, an amplifier circuit, an input/output circuit, a control logic circuit, and the like.
  • the transistor layer 413 includes the transistor 200T and can function as a circuit which controls each memory unit 470.
  • the memory device layer 415 has a memory device 420.
  • the memory device 420 described in this embodiment includes the transistor 200M and the capacitor 292.
  • m is not particularly limited, but is 1 or more and 100 or less, preferably 1 or more and 50 or less, and more preferably 1 or more and 10 or less.
  • n is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 100 or less.
  • the product of m and n is 2 or more and 256 or less, preferably 2 or more and 128 or less, and more preferably 2 or more and 64 or less.
  • 13 is a cross-sectional view in the channel length direction of the transistor 200T and the transistor 200M included in the memory unit 470.
  • the transistor 300 is provided over the semiconductor substrate 311, and the transistor layer 413 and the memory device layer 415 included in the memory unit 470 are provided over the transistor 300.
  • the transistor layer 413 is provided in one memory unit 470.
  • the transistor 200T included in the memory device layer 415 and the memory device 420 included in the memory device layer 415 are electrically connected to each other by a plurality of conductors 424.
  • the transistor 300 and the transistor 200T included in the transistor layer 413 in each memory unit 470 include a conductor 426. Electrically connected by.
  • the conductor 426 is preferably electrically connected to the transistor 200T through a conductor 428 which is electrically connected to any one of a source, a drain, and a gate of the transistor 200T.
  • the conductor 424 is preferably provided in each layer of the memory device layer 415.
  • the conductor 426 is preferably provided in each layer of the transistor layer 413 and the memory device layer 415.
  • an insulator that suppresses permeation of impurities such as water or hydrogen and oxygen be provided on the side surface of the conductor 424 and the side surface of the conductor 426.
  • an insulator for example, silicon nitride, aluminum oxide, silicon nitride oxide, or the like may be used.
  • the memory device 420 includes the transistor 200M and the capacitor 292, and the transistor 200M can have a structure similar to that of the transistor 200T included in the transistor layer 413.
  • the transistor 200T and the transistor 200M may be collectively referred to as the transistor 200.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for a semiconductor including a region where a channel is formed.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium).
  • the oxide semiconductor for example, an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium).
  • neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be used.
  • indium oxide, In—Ga oxide, or In—Zn oxide may be used as the oxide semiconductor. Note that the on-state current, field-effect mobility, or the like of the transistor can be increased by using an oxide semiconductor having a high proportion of indium.
  • the transistor 200 including an oxide semiconductor in the channel formation region has an extremely small leak current in a non-conducting state, so that a memory device with low power consumption can be provided. Since the oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in the highly integrated memory device.
  • an oxide semiconductor whose impurity concentration and defect level density are reduced.
  • low impurity concentration and low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurity concentration in the oxide semiconductor be as low as possible.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • oxygen vacancies also referred to as V 2 O :oxygenvacancy
  • defects containing hydrogen to an oxygen vacancy may generate electrons serving as carriers.
  • part of hydrogen may react with oxygen which is bonded to a metal atom to generate an electron serving as a carrier.
  • a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics. Further, hydrogen in the oxide semiconductor is likely to move due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • the oxide semiconductor used for the transistor 200 a highly purified intrinsic oxide semiconductor in which impurities such as hydrogen and oxygen vacancies are reduced is preferably used.
  • the transistor 200 may be sealed with a material that suppresses diffusion of impurities (hereinafter also referred to as a barrier material against impurities).
  • the barrier property refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, it is preferably used as a sealing material.
  • a material having a function of capturing and fixing hydrogen there is a metal oxide such as aluminum oxide, hafnium oxide, gallium oxide, or indium gallium zinc oxide.
  • An insulator 211, an insulator 212, and an insulator 214 are preferably provided between the transistors 300 and 200 as a layer having a barrier property. Impurities such as hydrogen and water contained in the semiconductor substrate 311, the transistor 300, and the like are included in at least one of the insulator 211, the insulator 212, and the insulator 214 by using a material that suppresses diffusion or transmission of impurities such as hydrogen. Can be suppressed from diffusing into the transistor 200. By using a material that suppresses oxygen permeation for at least one of the insulator 211, the insulator 212, and the insulator 214, oxygen contained in the channel of the transistor 200 or the transistor layer 413 diffuses into the element layer 411.
  • a material that suppresses permeation of impurities such as hydrogen and water as the insulator 211 and the insulator 212 and a material that suppresses permeation of oxygen as the insulator 214. Further, it is more preferable to use a material having a property of absorbing and storing hydrogen as the insulator 214.
  • a nitride such as silicon nitride or silicon nitride oxide can be used.
  • a metal oxide such as aluminum oxide, hafnium oxide, gallium oxide, or indium gallium zinc oxide can be used, for example. In particular, it is preferable to use aluminum oxide as the insulator 214.
  • an insulator 287 is preferably provided on side surfaces of the transistor layer 413 and the memory device layer 415, that is, a side surface of the memory unit 470, and an insulator 282 is preferably provided on an upper surface of the memory unit 470.
  • the insulator 282 is preferably in contact with the insulator 287, and the insulator 287 is preferably in contact with at least one of the insulator 211, the insulator 212, and the insulator 214.
  • a material that can be used for the insulator 214 is preferably used.
  • an insulator 283 and an insulator 284 are preferably provided so as to cover the insulator 282 and the insulator 287, and the insulator 283 is at least one of the insulator 211, the insulator 212, and the insulator 214. It is preferable to contact them.
  • the insulator 287 is in contact with the side surface of the insulator 214, the side surface of the insulator 212, and the top surface and side surface of the insulator 211
  • the insulator 283 is in contact with the side surface of the insulator 287 and the top surface of the insulator 211.
  • the present embodiment is not limited to this.
  • the insulator 287 may be in contact with the side surface of the insulator 214 and the top surface and side surface of the insulator 212, and the insulator 283 may be in contact with the side surface of the insulator 287 and the top surface of the insulator 212.
  • a material that can be used for the insulator 211 and the insulator 212 is preferably used.
  • a material which suppresses permeation of oxygen is preferably used for the insulator 287 and the insulator 282. Further, it is more preferable to use a material having a property of capturing and fixing hydrogen as the insulator 287 and the insulator 282. By using a material having a function of trapping and fixing hydrogen on a side close to the transistor 200, hydrogen in the transistor 200 or the memory unit 470 is transferred to the insulator 214, the insulator 287, and the insulator 282. The hydrogen concentration in the transistor 200 can be reduced due to the trapping, trapping, and fixation. Further, as the insulator 283 and the insulator 284, a material which suppresses permeation of impurities such as hydrogen and water is preferably used.
  • the memory unit 470 is surrounded by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. More specifically, the memory unit 470 is surrounded by the insulator 214, the insulator 287, and the insulator 282 (may be referred to as a first structure), and the memory unit 470 and the first structure are enclosed.
  • a second structure may be referred to as a second structure.
  • a structure in which the memory unit 470 is surrounded by a plurality of structures having two or more layers as described above may be referred to as a nested structure.
  • enclosing the memory unit 470 with a plurality of structures may be referred to as enclosing the memory unit 470 with a plurality of insulators.
  • the second structure body seals the transistor 200 through the first structure body. Therefore, hydrogen existing outside the second structure is prevented from diffusing into the second structure (on the side of the transistor 200) by the second structure. That is, the first structure body can efficiently capture and fix hydrogen existing in the internal structure of the second structure body.
  • a metal oxide such as aluminum oxide can be used for the first structure and a nitride such as silicon nitride can be used for the second structure. More specifically, an aluminum oxide film may be provided between the transistor 200 and the silicon nitride film.
  • the material used for the structure can reduce the hydrogen concentration in the film by appropriately setting the film formation conditions.
  • a film formed by a CVD method has higher coverage than a film formed by a sputtering method.
  • the compound gas used in the CVD method often contains hydrogen, and the film formed by the CVD method has a higher hydrogen content than the film formed by the sputtering method.
  • a film in which hydrogen concentration in the film is reduced is preferably used as a film near the transistor 200.
  • a film having a high film property but a relatively high hydrogen concentration in the film is used as a film for suppressing diffusion of impurities
  • a film having a function of capturing and fixing hydrogen and having a reduced hydrogen concentration may be arranged between the film having a relatively high hydrogen concentration and a high film-forming property.
  • a film with a relatively low hydrogen concentration be used as a film provided in the vicinity of the transistor 200.
  • a film having a relatively high hydrogen concentration in the film may be placed remotely from the transistor 200.
  • the transistor 200 is interposed between the transistor 200 and the silicon nitride film formed by a CVD method.
  • An aluminum oxide film formed by a sputtering method may be provided. More preferably, a silicon nitride film formed by a sputtering method may be provided between a silicon nitride film formed by a CVD method and an aluminum oxide film formed by a sputtering method.
  • the concentration of hydrogen contained in the formed film is reduced by forming a film using a compound gas which does not contain hydrogen atoms or has a small content of hydrogen atoms. May be.
  • the insulator 282 and the insulator 214 are preferably provided between the transistor layers 413 and the memory device layers 415 or between the memory device layers 415.
  • an insulator 296 is preferably provided between the insulator 282 and the insulator 214.
  • a material similar to that of the insulator 283 and the insulator 284 can be used.
  • silicon oxide or silicon oxynitride can be used.
  • a known insulating material may be used.
  • the insulator 282, the insulator 296, and the insulator 214 may be components included in the transistor 200. It is preferable that the insulator 282, the insulator 296, and the insulator 214 also serve as components of the transistor 200 because the number of steps for manufacturing a memory device can be reduced.
  • side surfaces of the insulator 282, the insulator 296, and the insulator 214 provided between the transistor layers 413 and the memory device layers 415 or between the memory device layers 415 are preferably in contact with the insulator 287. ..
  • the transistor layer 413 and the memory device layer 415 are surrounded and sealed by the insulator 282, the insulator 296, the insulator 214, the insulator 287, the insulator 283, and the insulator 284, respectively. To be done.
  • the insulator 274 may be provided around the insulator 284. Further, the conductor 430 may be provided so as to be embedded in the insulator 274, the insulator 284, the insulator 283, and the insulator 211. The conductor 430 is electrically connected to the transistor 300, that is, a circuit included in the element layer 411.
  • the capacitor 292 is formed in the same layer as the transistor 200M; It is possible to prevent the size from becoming excessively large. Accordingly, the number of memory device layers 415 can be increased relatively easily.
  • the stack of the transistor layer 413 and the memory device layer 415 may be about 100 layers.
  • Transistor 200 A transistor 200T included in the transistor layer 413 and a transistor 200 that can be used as the transistor 200M included in the memory device 420 are described with reference to FIG. 14A.
  • the transistor 200 includes an insulator 216, a conductor 205 (a conductor 205a, and a conductor 205b), an insulator 222, an insulator 224, and an oxide 230 (an oxide 230a, an oxide 230a, or Object 230b and oxide 230c), conductor 242 (conductor 242a and conductor 242b), oxide 243 (oxide 243a and oxide 243b), insulator 272, insulator 273, The insulator 250 and the conductor 260 (the conductor 260a and the conductor 260b) are included.
  • the insulator 216 and the conductor 205 are provided over the insulator 214, and the insulator 280 and the insulator 282 are provided over the insulator 273.
  • the insulator 214, the insulator 280, and the insulator 282 can be regarded as forming part of the transistor 200.
  • the memory device of one embodiment of the present invention includes the conductor 240 (the conductor 240a and the conductor 240b) which is electrically connected to the transistor 200 and serves as a plug.
  • the insulator 241 (the insulator 241a and the insulator 241b) may be provided in contact with the side surface of the conductor 240 which functions as a plug.
  • a conductor 246 (a conductor 246a and a conductor 246b) which is electrically connected to the conductor 240 and serves as a wiring is provided over the insulator 282 and the conductor 240.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the conductor 240 has a stacked structure
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used as a single layer or a stacked layer.
  • impurities such as water or hydrogen diffused from the insulator 280 and the like can be further reduced from entering the oxide 230 through the conductor 240a and the conductor 240b.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b.
  • the insulator 241 provided in contact with the side surface of the conductor 240 for example, silicon nitride, aluminum oxide, silicon nitride oxide, or the like may be used. Since the insulator 241 is provided in contact with the insulator 272, the insulator 273, the insulator 280, and the insulator 282, impurities such as water or hydrogen from the insulator 280 and the like are oxidized through the conductor 240a and the conductor 240b. It is possible to prevent the product 230 from being mixed. In particular, silicon nitride is preferable because it has a high blocking property against hydrogen. Further, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b.
  • the conductor 246 is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component. Further, the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • the conductor 260 functions as a first gate of the transistor and the conductor 205 functions as a second gate of the transistor.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode.
  • the oxide 230 functions as a semiconductor having a channel formation region.
  • the insulator 250 functions as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator.
  • the conductor 260 is inserted into the openings provided in the insulator 280, the insulator 273, the insulator 272, the conductor 242, and the like through the oxide 230c and the insulator 250, It is formed in a self-aligned manner.
  • the conductor 260 is formed so as to fill the opening provided in the insulator 280 and the like through the oxide 230c and the insulator 250; therefore, the conductor 260 is formed in a region between the conductor 242a and the conductor 242b.
  • the 260 need not be aligned.
  • the oxide 230c is preferably provided in the opening provided in the insulator 280 or the like. Therefore, the insulator 250 and the conductor 260 have a region overlapping with the stacked structure of the oxide 230b and the oxide 230a with the oxide 230c interposed therebetween. With this structure, the oxide 230c and the insulator 250 can be formed by continuous film formation, so that the interface between the oxide 230 and the insulator 250 can be kept clean. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can obtain high on-state current and high frequency characteristics.
  • the bottom surface and the side surface of the conductor 260 are in contact with the insulator 250. Further, the bottom surface and the side surface of the insulator 250 are in contact with the oxide 230c.
  • the transistor 200 has a structure in which the insulator 282 and the oxide 230c are in direct contact with each other as illustrated in FIG. 14A. With such a structure, diffusion of oxygen contained in the insulator 280 into the conductor 260 can be suppressed.
  • oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b through the oxide 230c, so that oxygen vacancies in the oxide 230a and the oxide 230b are reduced.
  • the electrical characteristics and reliability of the transistor 200 can be improved.
  • a detailed structure of a memory device including the transistor 200 according to one embodiment of the present invention is described below.
  • an oxide semiconductor is preferably used for the oxide 230 including the channel formation region (the oxide 230a, the oxide 230b, and the oxide 230c).
  • the metal oxide which functions as an oxide semiconductor it is preferable to use one having an energy gap of 2 eV or more, preferably 2.5 eV or more.
  • an energy gap of 2 eV or more By using a metal oxide having a large energy gap, leakage current (off current) of the transistor 200 in a non-conduction state can be extremely reduced.
  • a memory device with low power consumption By using such a transistor, a memory device with low power consumption can be provided.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, A metal oxide such as one or more selected from lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like is preferably used.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide 230.
  • the oxide 230 is provided over the oxide 230a over the insulator 224, the oxide 230b over the oxide 230a, and the oxide 230b, and at least part of the oxide 230 is over the oxide 230b.
  • the oxide 230c in contact therewith is preferable.
  • the side surface of the oxide 230c is preferably provided in contact with the oxide 243a, the oxide 243b, the conductor 242a, the conductor 242b, the insulator 272, the insulator 273, and the insulator 280.
  • the oxide 230 includes the oxide 230a, the oxide 230b over the oxide 230a, and the oxide 230c over the oxide 230b.
  • the oxide 230a below the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed below the oxide 230a can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the transistor 200 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked in the channel formation region and the vicinity thereof, the present invention is not limited to this. ..
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • the oxide 230c may have a two-layer structure and a four-layer stacked structure may be provided.
  • the oxide 230 preferably has a stacked structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent elements is higher than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 230b. It is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the metal oxide having the composition of may be used.
  • the oxide 230c has a stacked structure
  • the oxide 230b may have crystallinity.
  • a CAAC-OS c-axis aligned crystalline oxide semiconductor
  • An oxide having crystallinity such as CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity. Therefore, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Further, even if heat treatment is performed, oxygen can be reduced from being extracted from the oxide 230b, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably embedded in the insulator 216 and provided.
  • the conductor 205 When the conductor 205 functions as a gate electrode, the potential applied to the conductor 205 is changed independently without being linked with the potential applied to the conductor 260, so that the threshold voltage (Vth ) Can be controlled.
  • Vth threshold voltage
  • Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, as compared with the case where no potential is applied.
  • the conductor 205 is preferably provided larger than the size of a region of the oxide 230 which does not overlap with the conductor 242a and the conductor 242b.
  • the conductor 205 preferably extends to a region outside the oxide 230a and the oxide 230b in the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • charge-up local charging
  • the conductor 205 may overlap with at least the oxide 230 located between the conductor 242a and the conductor 242b.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b do not overlap with the conductor 260 is lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate in the channel width direction has a structure in which the side surface and the top surface of the oxide 230b in the channel formation region are covered with the oxide 230c and the insulator 250. It becomes easy to make the electric field generated by the above act on the entire channel formation region generated in the oxide 230b. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the conductor 260 and the conductor 205 is referred to as a surrounded channel (S-channel) structure.
  • the conductor 205a is preferably a conductor that suppresses permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 205b is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 205 is illustrated as having two layers, it may have a multilayer structure of three or more layers.
  • the oxide semiconductor, the insulator or the conductor located in the lower layer of the oxide semiconductor, and the insulator or the conductor located in the upper layer of the oxide semiconductor are formed into different films without being exposed to the atmosphere.
  • the continuous formation of the seeds is preferable because an oxide semiconductor film with substantially high purity and intrinsic concentration in which impurities (especially hydrogen and water) are reduced can be formed.
  • At least one of the insulator 222 and the insulator 272 and the insulator 273 functions as a barrier insulating film which suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side or from above. Is preferred. Therefore, at least one of the insulator 222, the insulator 272, and the insulator 273 has at least one of a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, etc.), It is preferable to use an insulating material having a function of suppressing diffusion of impurities such as copper atoms (the above impurities are less likely to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) (the above oxygen is less likely to permeate).
  • oxygen eg, at least one of oxygen atoms
  • silicon nitride, silicon nitride oxide, or the like as the insulator 273, and aluminum oxide, hafnium oxide, or the like as the insulator 222 and the insulator 272.
  • impurities such as water or hydrogen can be suppressed from diffusing to the transistor 200 side through the insulator 222.
  • oxygen contained in the insulator 224 or the like can be suppressed from diffusing to the substrate side through the insulator 222.
  • impurities such as water or hydrogen can be suppressed from diffusing to the transistor 200 side from the insulator 280 and the like which are provided through the insulator 272 and the insulator 273.
  • the transistor 200 is preferably surrounded by the insulator 272 and the insulator 273 which have a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • the insulator 224 which is in contact with the oxide 230 preferably releases oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide that desorbs oxygen by heating means that the desorption amount of oxygen molecules is 1.0 ⁇ 10 18 molecules/cm 3 or more, preferably by thermal desorption gas analysis (TDS (Thermal Desorption Spectroscopy) analysis).
  • TDS Thermal Desorption gas analysis
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • the insulator 222 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 preferably has a function of suppressing diffusion of oxygen (e.g., at least one of oxygen atoms and oxygen molecules) (the oxygen is less likely to permeate).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing diffusion of oxygen and impurities, oxygen contained in the oxide 230 can be prevented from diffusing below the insulator 222, which is preferable. Further, the conductor 205 can be prevented from reacting with the insulator 224 or oxygen contained in the oxide 230.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials, may be used.
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator and used.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba,Sr)TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors are miniaturized and highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 243 (the oxide 243a and the oxide 243b) may be provided between the oxide 230b and the conductor 242 (the conductor 242a and the conductor 242b) which functions as a source electrode or a drain electrode. .. Since the conductor 242 and the oxide 230b are not in contact with each other, the conductor 242 can be suppressed from absorbing oxygen in the oxide 230b. That is, by preventing the conductor 242 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 242. Therefore, the oxide 243 preferably has a function of suppressing oxidation of the conductor 242.
  • the oxide 243 having a function of suppressing permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, electrical conductivity between the conductor 242 and the oxide 230b can be obtained. It is preferable because the resistance is reduced. With such a structure, electric characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • the oxide 243 is selected from aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like. You may use the metal oxide which has the element M which consists of 1 type or multiple types. In particular, the element M is preferably aluminum, gallium, yttrium, or tin. The oxide 243 preferably has a higher concentration of the element M than the oxide 230b. Alternatively, gallium oxide may be used as the oxide 243.
  • the oxide 243 a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less.
  • the oxide 243 preferably has crystallinity. When the oxide 243 has crystallinity, release of oxygen in the oxide 230 can be preferably suppressed. For example, when the oxide 243 has a crystal structure such as a hexagonal crystal, release of oxygen in the oxide 230 can be suppressed in some cases.
  • the oxide 243 is not necessarily provided. In that case, when the conductor 242 (the conductor 242a and the conductor 242b) is in contact with the oxide 230, oxygen in the oxide 230 may diffuse into the conductor 242 and the conductor 242 may be oxidized. Oxidation of the conductor 242 is likely to reduce the conductivity of the conductor 242. Note that diffusion of oxygen in the oxide 230 into the conductor 242 can be restated as absorption of oxygen in the oxide 230 by the conductor 242.
  • Oxygen in the oxide 230 diffuses into the conductor 242 (the conductor 242a and the conductor 242b), so that the conductor 242a and the oxide 230b are separated from each other and the conductor 242b and the oxide 230b are separated from each other.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 242, it is estimated that the different layer has an insulating property.
  • the three-layer structure of the conductor 242, the different layer, and the oxide 230b can be regarded as a three-layer structure including a metal-insulator-semiconductor, and a MIS (Metal-Insulator-Semiconductor) structure. It may be referred to as a diode junction structure mainly including the MIS structure.
  • the different layer is not limited to being formed between the conductor 242 and the oxide 230b.
  • the different layer is formed between the conductor 242 and the oxide 230c, or It may be formed between the body 242 and the oxide 230b and between the conductor 242 and the oxide 230c.
  • the conductor 242 (the conductor 242a and the conductor 242b) which functions as a source electrode and a drain electrode is provided over the oxide 243.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm inclusive, preferably 2 nm to 25 nm inclusive.
  • the conductor 242 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Further, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when absorbing oxygen is preferable.
  • the insulator 272 is provided in contact with the top surface of the conductor 242 and preferably functions as a barrier layer. With such a structure, absorption of excess oxygen included in the insulator 280 by the conductor 242 can be suppressed. Further, by suppressing the oxidation of the conductor 242, an increase in contact resistance between the transistor 200 and the wiring can be suppressed. Therefore, the transistor 200 can have favorable electrical characteristics and reliability.
  • the insulator 272 preferably has a function of suppressing diffusion of oxygen.
  • the insulator 272 preferably has a function of suppressing diffusion of oxygen as compared with the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an insulator containing aluminum nitride may be used.
  • the insulator 272 is in contact with part of the top surface of the conductor 242b and the side surface of the conductor 242b.
  • the insulator 272 is in contact with part of the top surface of the conductor 242a and the side surface of the conductor 242a.
  • the insulator 273 is arranged over the insulator 272.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably placed in contact with the top surface of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or silicon oxide having holes is used. be able to. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating is provided as the insulator 250 in contact with the top surface of the oxide 230c, oxygen can be effectively supplied to the channel formation region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 be reduced.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260.
  • oxygen diffusion from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the metal oxide, a stacked structure which is stable to heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, the equivalent oxide film thickness (EOT) of the insulator functioning as the gate insulator can be reduced.
  • EOT equivalent oxide film thickness
  • the metal oxide may have a function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate.
  • a conductive material containing the above metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260 is shown as a two-layer structure in FIG. 14A, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 260a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing diffusion of oxygen
  • oxygen contained in the insulator 250 can prevent oxidation of the conductor 260b and decrease in conductivity.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260b is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component. Since the conductor 260 also functions as a wiring, a conductor having high conductivity is preferably used for the conductor 260b. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used. Further, the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • a metal oxide which functions as an oxide semiconductor is preferably used.
  • the metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel,
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the transistor 300 is described with reference to FIG. 14B.
  • the transistor 300 is provided over the semiconductor substrate 311 and serves as a conductor 316 serving as a gate, an insulator 315 serving as a gate insulator, a semiconductor region 313 which is part of the semiconductor substrate 311, and a source region or a drain region.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the semiconductor substrate 311) in which a channel is formed has a convex shape. Further, a side surface and an upper surface of the semiconductor region 313 are provided so as to be covered with a conductor 316 with an insulator 315 provided therebetween (not shown). Note that the conductor 316 may be formed using a material whose work function is adjusted. Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of the semiconductor substrate 311. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion. Although the case where a part of the semiconductor substrate 311 is processed to form the convex portion is described here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIG. 14B is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 242a of the transistor 200M functions as one of the electrodes of the capacitor 292, and the insulator 272 and the insulator 273 function as a dielectric.
  • a conductor 290 is provided so as to overlap with the conductor 242a with the insulator 272 and the insulator 273 interposed therebetween, and functions as the other electrode of the capacitor 292.
  • the conductor 290 may be used as the other electrode of the capacitor 292 included in the adjacent memory device 420.
  • the conductor 290 may be electrically connected to the conductor 290 included in the adjacent memory device 420.
  • the conductor 290 is provided not only on the upper surface of the conductor 242a but also on the side surface of the conductor 242a with the insulator 272 and the insulator 273 interposed therebetween. At this time, the capacitor 292 is preferably larger than that obtained by the area where the conductor 242a and the conductor 290 overlap with each other.
  • the conductor 424 is electrically connected to the conductor 242b and is also electrically connected to the conductor 424 positioned in a lower layer through the conductor 205.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like can be used. Further, these materials can be stacked and used.
  • a stack of aluminum oxide and silicon nitride or a stack of hafnium oxide and silicon oxide can be used.
  • the upper and lower sides of the stack are not limited.
  • silicon nitride may be stacked on aluminum oxide, or aluminum oxide may be stacked on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above materials may be used as the dielectric of the capacitor 292.
  • zirconium oxide may be used as a single layer or may be used as part of a stack.
  • a stack of zirconium oxide and aluminum oxide can be used.
  • the dielectric of the capacitor 292 may be a stack of three layers, zirconium oxide is used for the first layer and the third layer, and the second layer between the first layer and the third layer is oxidized.
  • Aluminum may be used.
  • the area occupied by the capacitor 292 in the memory device 420 can be reduced. Therefore, the area required for the memory device 420 can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 290 a material that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, or the like can be used.
  • the conductor 424 is connected to at least part of the top surface of the conductor 242b.
  • the transistor 200T in the memory unit 470 and the memory device 420 can be electrically connected to each other.
  • a memory device 420A will be described as a modified example of the memory device 420 with reference to FIG. 15B.
  • the memory device 420A has a transistor 200M and a capacitor 292A electrically connected to the transistor 200M.
  • the capacitor 292A is provided below the transistor 200M.
  • the conductor 242a is disposed in the opening provided in the oxide 243a, the oxide 230b, the oxide 230a, the insulator 224, and the insulator 222, and is electrically connected to the conductor 205 at the bottom of the opening. Connect to.
  • the conductor 205 is electrically connected to the capacitor 292A.
  • the capacitor 292A includes a conductor 294 functioning as one of electrodes, an insulator 295 functioning as a dielectric, and a conductor 297 functioning as the other of the electrodes.
  • the conductor 297 overlaps with the conductor 294 with the insulator 295 provided therebetween.
  • the conductor 297 is electrically connected to the conductor 205.
  • the conductor 294 is provided at a bottom portion and a side surface of an opening formed in the insulator 298 provided over the insulator 296, and the insulator 295 is provided so as to cover the insulator 298 and the conductor 294.
  • the conductor 297 is provided so as to be embedded in the recessed portion of the insulator 295.
  • the conductor 299 is provided so as to be embedded in the insulator 296, and the conductor 299 is electrically connected to the conductor 294.
  • the conductor 299 may be electrically connected to the conductor 294 of the adjacent memory device 420A.
  • the conductor 297 is provided not only on the top surface of the conductor 294 but also on the side surface of the conductor 294 with the insulator 295 interposed therebetween.
  • the capacitance 292A is preferable because a capacitance larger than the capacitance obtained by the area where the conductor 294 and the conductor 297 overlap with each other can be obtained.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like can be used. Further, these materials can be stacked and used.
  • a stack of aluminum oxide and silicon nitride and a stack of hafnium oxide and silicon oxide can be used.
  • the upper and lower sides of the stack are not limited.
  • silicon nitride may be stacked on aluminum oxide, or aluminum oxide may be stacked on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above materials may be used.
  • zirconium oxide may be used as a single layer or as part of a stack.
  • a stack of zirconium oxide and aluminum oxide can be used.
  • the insulator 295 may be a stack of three layers, in which zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use.
  • the area occupied by the capacitor 292A in the memory device 420A can be reduced. Therefore, the area required for the memory device 420A can be reduced, and the bit cost can be improved, which is preferable.
  • a material that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, or the like can be used.
  • insulator 298 a material that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • a memory device 420B will be described as a modified example of the memory device 420 with reference to FIG. 15C.
  • the memory device 420B has a transistor 200M and a capacitor 292B electrically connected to the transistor 200M.
  • the capacitor 292B is provided above the transistor 200M.
  • the capacitor 292B includes a conductor 276 that functions as one of electrodes, an insulator 277 that functions as a dielectric, and a conductor 278 that functions as the other of the electrodes.
  • the conductor 278 overlaps with the conductor 276 with the insulator 277 interposed therebetween.
  • the insulator 275 is provided over the insulator 282, and the conductor 276 is provided at bottoms and side surfaces of the openings formed in the insulator 275, the insulator 282, the insulator 280, the insulator 273, and the insulator 272.
  • the insulator 277 is provided so as to cover the insulator 282 and the conductor 276.
  • the conductor 278 is provided so as to overlap with the conductor 276 in a concave portion of the insulator 277, and at least part of the conductor 278 is provided over the insulator 275 with the insulator 277 interposed therebetween.
  • the conductor 278 may be used as the other electrode of the capacitor 292B included in the adjacent memory device 420B. Alternatively, the conductor 278 may be electrically connected to the conductor 278 included in the adjacent memory device 420B.
  • the conductor 278 is provided not only on the top surface of the conductor 276 but also on the side surface of the conductor 276 with the insulator 277 interposed therebetween. At this time, the capacitor 292B is preferably larger than that obtained by the area where the conductor 276 and the conductor 278 overlap with each other.
  • the insulator 279 may be provided so as to fill the recessed portion of the conductor 278.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like can be used. Further, these materials can be stacked and used.
  • a stack of aluminum oxide and silicon nitride and a stack of hafnium oxide and silicon oxide can be used.
  • the upper and lower sides of the stack are not limited.
  • silicon nitride may be stacked on aluminum oxide, or aluminum oxide may be stacked on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above materials may be used.
  • zirconium oxide may be used as a single layer or as part of a stack.
  • a stack of zirconium oxide and aluminum oxide can be used.
  • the insulator 277 may be a stack of three layers, in which zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use.
  • the area occupied by the capacitor 292B in the memory device 420B can be reduced. Therefore, the area required for the memory device 420B can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 276 and the conductor 278 a material that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, or the like can be used.
  • insulator 275 and the insulator 279 a material that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, or the like can be used.
  • 16 illustrates an example in which the memory device 420 is electrically connected to the conductor 242b functioning as one of a source and a drain of the transistor 200T through the conductor 424, the conductor 205, the conductor 246b, and the conductor 240b. Showing.
  • connection method between the memory device 420 and the transistor 200T can be determined depending on the function of the circuit included in the transistor layer 413.
  • FIG. 17 illustrates an example in which the memory unit 470 includes a transistor layer 413 including the transistor 200T and four memory device layers 415 (memory device layers 415_1 to 415_4).
  • Each of the memory device layers 415_1 to 415_4 includes a plurality of memory devices 420.
  • the memory device 420 is electrically connected to the memory device 420 included in the different memory device layer 415 and the transistor 200T included in the transistor layer 413 through the conductor 424 and the conductor 205.
  • the memory unit 470 is sealed with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • An insulator 274 is provided around the insulator 284.
  • a conductor 430 is provided in the insulator 274, the insulator 284, the insulator 283, and the insulator 211, and is electrically connected to the element layer 411.
  • An insulator 280 is provided inside the sealing structure.
  • the insulator 280 has a function of releasing oxygen by heating.
  • the insulator 280 has an excess oxygen region.
  • the insulator 211, the insulator 283, and the insulator 284 are preferably made of a material having a function of blocking hydrogen.
  • the insulator 214, the insulator 282, and the insulator 287 are preferably a material having a function of trapping hydrogen or fixing hydrogen.
  • examples of the material having a function of blocking hydrogen with respect to hydrogen include silicon nitride, silicon nitride oxide, and the like.
  • examples of the material having a function of trapping hydrogen or fixing hydrogen include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and the like.
  • the barrier property refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • a crystal structure of a material used for the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 may be used.
  • an amorphous aluminum oxide film is preferably used as a material having a function of capturing hydrogen or fixing hydrogen. Amorphous aluminum oxide may trap and fix hydrogen in a larger amount than aluminum oxide having high crystallinity.
  • excess oxygen in the insulator 280 can be modeled as follows with respect to diffusion of hydrogen in the oxide semiconductor in contact with the insulator 280.
  • Hydrogen existing in the oxide semiconductor diffuses into another structure through the insulator 280 which is in contact with the oxide semiconductor.
  • excess oxygen in the insulator 280 reacts with hydrogen in the oxide semiconductor to form an OH bond and diffuses in the insulator 280.
  • a hydrogen atom having an OH bond is an atom in the insulator 282 (e.g., a metal atom, etc.) when it reaches a material (typically, the insulator 282) having a function of trapping hydrogen or fixing hydrogen. ), and is trapped or fixed in the insulator 282.
  • the oxygen atoms of the excess oxygen that had the OH bond are estimated to remain in the insulator 280 as excess oxygen. That is, it is highly possible that excess oxygen in the insulator 280 plays a bridging role in the diffusion of hydrogen.
  • the manufacturing process of the memory device is one of the important factors.
  • the insulator 280 having excess oxygen is formed over the oxide semiconductor, and then the insulator 282 is formed.
  • heat treatment is preferably performed. Specifically, the heat treatment is performed in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen at a temperature of 350° C. or higher, preferably 400° C. or higher.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, more preferably 8 hours or longer.
  • the insulator 283 and the insulator 284 are materials having a function of high blocking property against hydrogen; therefore, hydrogen diffused outward or hydrogen existing outside can be stored inside, specifically, in an oxide semiconductor. Alternatively, it is possible to suppress the entry into the insulator 280 side.
  • the above heat treatment is described as an example of the structure performed after the insulator 282 is formed; however, the invention is not limited to this.
  • the above heat treatment may be performed after each of the transistor layer 413 and the memory device layers 415_1 to 415_4.
  • hydrogen is diffused above or in the lateral direction of the transistor layer 413.
  • heat treatment is performed after formation of the memory device layers 415_1 to 415_4, hydrogen is diffused upward or laterally.
  • the insulator 211 and the insulator 283 are bonded to each other, whereby the above-described sealing structure is formed.
  • a memory device including an oxide semiconductor with reduced hydrogen concentration can be provided. Therefore, a highly reliable storage device can be provided. Further, according to one embodiment of the present invention, a memory device having favorable electric characteristics can be provided.
  • FIGS. 18A to 18C are diagrams showing different examples of the arrangement of the conductors 424.
  • 18A is a layout diagram when the memory device 420 is viewed from above
  • FIG. 18B is a cross-sectional view of a portion indicated by an alternate long and short dash line of A1-A2 in FIG. 18A
  • FIG. 18C is B1- in FIG. 18A. It is sectional drawing of the site
  • the conductor 424 is provided not only in a region overlapping with the oxide 230a and the oxide 230b but also outside the oxide 230a and the oxide 230b.
  • FIG. 18A shows an example in which the conductor 424 is provided so as to extend to the B2 side of the oxide 230a and the oxide 230b, this embodiment is not limited to this.
  • the conductor 424 may be provided so as to protrude to the B1 side of the oxide 230a and the oxide 230b, or so as to protrude to both the B1 side and the B2 side.
  • 18B and 18C illustrate an example in which the memory device layer 415_p is stacked on the memory device layer 415_p-1 (p is a natural number of 2 or more and n or less).
  • the memory device 420 included in the memory device layer 415_p-1 is electrically connected to the memory device 420 included in the memory device layer 415_p through the conductor 424 and the conductor 205.
  • the conductor 424 is connected to the conductor 242 of the memory device layer 415_p-1 and the conductor 205 of the memory device layer 415_p.
  • the conductor 424 is also connected to the conductor 205 of the memory device layer 415_p-1 outside the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side.
  • the conductor 424 is formed along the side surface of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side, and the insulator 280, the insulator 273, the insulator 272, and the insulator 224 are formed.
  • the conductors 205 are electrically connected through the openings formed in the insulator 222.
  • the state where the conductor 424 is provided along the side surface of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side is illustrated by a dotted line in FIG. 18B.
  • an insulator 241 may be formed between the conductor 242, the oxide 243, the oxide 230b, the oxide 230a, the insulator 224, and a side surface of the insulator 222 on the B2 side and the conductor 424. ..
  • the memory device 420 can be electrically connected to the memory devices 420 provided in different memory device layers 415.
  • the memory device 420 can also be electrically connected to the transistor 200T provided in the transistor layer 413.
  • the conductor 424 is a bit line
  • the conductor 424 is also provided in a region which does not overlap with the conductor 242 or the like, whereby the distance between the bit lines of the memory devices 420 adjacent to each other in the B1-B2 direction can be increased. ..
  • the spacing between the conductors 424 on the conductor 242 is d1, but the conductivity is located in a layer lower than the oxide 230a, that is, in the openings formed in the insulator 224 and the insulator 222.
  • the distance between the bodies 424 is d2, and d2 is larger than d1.
  • the parasitic capacitance of the conductor 424 can be reduced by setting a part of the distance to d2. It is preferable to reduce the parasitic capacitance of the conductor 424 because the capacitance required for the capacitor 292 can be reduced.
  • a metal oxide that can be used for the OS transistor described in any of the above embodiments that is, a CAC-OS (Cloud-Aligned Composite Semiconductor) and a CAAC-OS (c-axis aligned crystal semiconductor). ) Will be described.
  • CAC-OS Cloud-Aligned Composite Semiconductor
  • CAAC-OS c-axis aligned crystal semiconductor
  • the CAC-OS or the CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • a conductive function is a function of flowing electrons (or holes) serving as carriers, and an insulating function is carrier. It is a function that does not flow electrons.
  • the switching function On/Off function
  • both functions can be maximized.
  • the CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as the periphery is blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
  • the CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • the CAC-OS or the CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a high on-current and a high field-effect mobility can be obtained in the on state of the transistor.
  • the CAC-OS or the CAC-metal oxide can be referred to as a matrix composite material or a metal matrix composite material.
  • the oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor other than the single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide).
  • OS amorphous-like oxide semiconductor (OS) and amorphous oxide semiconductors.
  • FIG. 19A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal.
  • Amorphous includes completely amorphous.
  • CALC c-axis aligned crystalline
  • nc nanocrystalline
  • CAC Cloud-Aligned Composite
  • single crystal and poly crystal are included in Crystal.
  • the structure in the thick frame shown in FIG. 19A is a structure belonging to New crystalline phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be said that the energy-unstable Amorphous and Crystalline are completely different structures.
  • the crystal structure of the film or the substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 19B and 19C XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 19B and 19C.
  • FIG. 19B is a quartz glass
  • FIG. 19C is an XRD spectrum of crystalline IGZO.
  • the thickness of the crystalline IGZO shown in FIG. 19C is 500 nm.
  • the peak of the XRD spectrum of quartz glass is almost symmetrical.
  • crystalline IGZO has an asymmetric peak in the XRD spectrum.
  • the asymmetric peak in the XRD spectrum is evidence of the presence of crystals. In other words, unless the peak of the XRD spectrum is symmetrical, it cannot be said to be Amorphous.
  • the CAAC-OS has a crystal structure having c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having strain.
  • the strain refers to a portion where the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • the nanocrystal is basically a hexagon, but is not limited to a regular hexagon, and may be a non-regular hexagon.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the distortion of the lattice arrangement suppresses the formation of crystal grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to substitution with a metal element, or the like. It is thought to be because.
  • the crystal structure in which a clear grain boundary is confirmed is called a so-called polycrystal.
  • the crystal grain boundaries serve as recombination centers, and carriers are likely to be trapped to cause a decrease in on-state current of the transistor or a decrease in field-effect mobility. Therefore, the CAAC-OS in which clear crystal grain boundaries are not confirmed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming the CAAC-OS.
  • In—Zn oxide and In—Ga—Zn oxide are preferable because they can suppress generation of crystal grain boundaries more than In oxide.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer. Further, when the indium in the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • a clear crystal grain boundary cannot be confirmed; therefore, it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • the crystallinity of an oxide semiconductor might be lowered due to entry of impurities, generation of defects, or the like; therefore, the CAAC-OS can be referred to as an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable. Further, the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when the CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, the orientation is not seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • An oxide semiconductor having a low carrier density is preferably used for the transistor.
  • the concentration of impurities in the oxide semiconductor film may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states and thus has a low density of trap states in some cases.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear and may behave like fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor (the concentration obtained by secondary ion mass spectrometry (SIMS) are 2) It is set to be not more than ⁇ 10 18 atoms/cm 3 , preferably not more than 2 ⁇ 10 17 atoms/cm 3 .
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level might be formed and a carrier might be generated. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms/cm 3 in SIMS, preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, further It is preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which might cause oxygen deficiency.
  • oxygen vacancies electrons that are carriers may be generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , and more preferably 5 ⁇ 10 18 atoms/cm 3. It is less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • FIG. 20A shows a perspective view of electronic component 700 and a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • An electronic component 700 shown in FIG. 20A has a memory device 10A in which a device layer 34 is laminated on a semiconductor substrate 11 in a mold 711.
  • the electronic component 700 has a land 712 outside the mold 711.
  • the land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the memory device 10A by the wire 714.
  • the electronic component 700 is mounted on the printed board 702, for example. A plurality of such electronic components are combined and electrically connected to each other on the printed board 702, whereby the mounting board 704 is completed.
  • FIG. 20B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package board 732 (printed board), and a semiconductor device 735 and a plurality of storage devices 10A are provided on the interposer 731.
  • the electronic component 730 shows an example in which the storage device 10A is used as a wide band memory (HBM: High Bandwidth Memory).
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device
  • a CPU central processing unit
  • a GPU graphics processing unit
  • FPGA field-programmable gate array
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided over the interposer 731 to an electrode provided over the package substrate 732.
  • an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 731 and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • the interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since the silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to have fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • the reliability is less likely to decrease due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a high surface flatness, a defective connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur.
  • a 2.5D package 2.5-dimensional mounting
  • a heat sink heat dissipation plate
  • the heights of the integrated circuits provided on the interposer 731 are uniform.
  • the memory device 10A and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 to mount the electronic component 730 on another substrate.
  • FIG. 20B shows an example in which the electrode 733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another substrate using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad on-Flade
  • QFN Quad-on-Flade
  • the robot 7100 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (infrared sensor, ultrasonic sensor, acceleration sensor, piezo sensor, optical sensor, gyro sensor, etc.), a moving mechanism, and the like.
  • the electronic component 730 has a processor and the like and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing data acquired by the sensor.
  • the microphone has a function of detecting acoustic signals such as a user's voice and environmental sounds.
  • the speaker has a function of emitting audio signals such as voice and warning sound.
  • the robot 7100 can analyze an audio signal input via a microphone and emit a necessary audio signal from a speaker.
  • the robot 7100 can communicate with the user using a microphone and a speaker.
  • the camera has a function of capturing an image around the robot 7100.
  • the robot 7100 has a function of moving using a moving mechanism.
  • the robot 7100 can capture an image of the surroundings using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • Aircraft 7120 has a propeller, a camera, a battery, and the like, and has a function of autonomously flying.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • the image data captured by the camera is stored in the electronic component 700.
  • the electronic component 730 can analyze the image data and detect the presence or absence of an obstacle when moving. Further, the electronic component 730 can estimate the remaining battery level from the change in the storage capacity of the battery.
  • the cleaning robot 7140 has a display arranged on the upper surface, a plurality of cameras arranged on the side surface, a brush, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7140 includes tires, a suction port, and the like. The cleaning robot 7140 is self-propelled, can detect dust, and can suck the dust from the suction port provided on the lower surface.
  • the electronic component 730 can analyze an image captured by the camera and determine the presence or absence of an obstacle such as a wall, furniture, or a step. Further, when the image analysis detects an object such as wiring that is likely to be entangled with the brush, the rotation of the brush can be stopped.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera, and the like.
  • the electronic component 730 performs control for optimizing the traveling state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake use frequency.
  • the image data captured by the camera is stored in the electronic component 700.
  • the electronic component 700 and/or the electronic component 730 can be incorporated in the TV device 7200 (television receiver), smartphone 7210, PC (personal computer) 7220, 7230, game machine 7240, game machine 7260, and the like.
  • the electronic component 730 built in the TV device 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution up conversion.
  • the smartphone 7210 is an example of a mobile information terminal.
  • the smartphone 7210 has a microphone, a camera, a speaker, various sensors, and a display unit.
  • the electronic component 730 controls these peripheral devices.
  • the PC 7220 and the PC 7230 are examples of a notebook PC and a stationary PC, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire. Electronic component 700 and/or electronic component 730 may also be incorporated into controller 7262.
  • FIG. 22 shows various storage devices layer by layer.
  • a storage device located in the upper layer is required to have a high access speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • a memory, an SRAM (Static Random Access Memory), a DRAM, and a 3D NAND memory that are mixedly mounted as a register in an arithmetic processing device such as a CPU are shown in order from the uppermost layer.
  • a memory that is mixedly mounted as a register in an arithmetic processing device such as a CPU is used for temporary storage of arithmetic results, and thus is frequently accessed from the arithmetic processing device. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • the SRAM is used for a cache, for example.
  • the cache has a function of copying a part of the information held in the main memory and holding it. By copying frequently used data in the cache, the access speed to the data can be increased.
  • the DRAM is used as, for example, a main memory.
  • the main memory has a function of holding a program or data read from the storage.
  • the recording density of DRAM is about 0.1 to 0.3 Gbit/mm 2 .
  • the 3D NAND memory is used for storage, for example.
  • the storage has a function of holding data that needs to be stored for a long time, various programs used in the arithmetic processing device, and the like. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the storage density of the storage device used for storage is approximately 0.6 to 6.0 Gbit/mm 2 .
  • the storage device according to one embodiment of the present invention has high operating speed and can hold data for a long time.
  • the storage device according to one embodiment of the present invention can be suitably used as a storage device located in the boundary area 901 including both the hierarchy where the cache is located and the hierarchy where the main memory is located. Further, the storage device according to one embodiment of the present invention can be preferably used as a storage device located in the boundary area 902 including both the hierarchy where the main memory is located and the hierarchy where the storage is located.

Abstract

エラー検出機能を有し、単位面積あたりに記憶できるデータ量が多い記憶装置を提供する。 半導体基板に形成されたトランジスタを用いて記憶装置の駆動回路を構成し、薄膜トランジスタを 用いて記憶装置のメモリセルを構成する。薄膜トランジスタを用いてメモリセルが構成された層は、 半導体基板の上方に複数積層して設けることでき、単位面積あたりに記憶できるデータ量を増やす ことができる。また、薄膜トランジスタを用いて記憶装置が有する周辺回路の一部を構成すること ができるため、薄膜トランジスタを用いてエラー検出回路を構成し、半導体基板の上方に積層して 設ける。

Description

エラー検出機能を有する記憶装置、半導体装置、および、電子機器
本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用した装置のことであり、例えば、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を指す。また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般のことであり、例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、各種電子機器に用いられる記憶装置（メモリ、ともいう）として広く知られている。ＤＲＡＭのメモリセルは、１つのトランジスタと１つの容量素子で構成され、ＤＲＡＭは容量素子に電荷を蓄積することでデータを記憶するメモリである。
ＤＲＡＭ等の記憶装置は、動作に異常がなくても、宇宙線などの影響でメモリセルに記憶したデータにエラー（誤り）が起きる場合がある。そのため、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）メモリと呼ばれる、エラー検出および訂正機能を有する記憶装置が存在する。ＥＣＣメモリは、例えば、科学技術計算や金融機関で使われるコンピュータなど、データの誤りが許されない電子機器に用いられる。
一方、トランジスタのチャネルが形成される領域（チャネル形成領域、ともいう）に、金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタ、ともいう）が注目されている。例えば、トランジスタに適用可能な金属酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ、イグゾー、などと呼ばれる）が知られている。
ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）ため、ＯＳトランジスタをＤＲＡＭのメモリセルに用いることで、容量素子に蓄積した電荷を長時間保持することができる。
また、ＯＳトランジスタは薄膜トランジスタであるため、積層して設けることができる。例えば、特許文献１は、半導体基板に形成されたトランジスタを用いてＤＲＡＭの周辺回路を構成し、その上方に、ＯＳトランジスタを用いて構成されたＤＲＡＭのメモリセルを有する層を、複数積層した構成について開示している。ＤＲＡＭのメモリセルを有する層を複数積層することで、ＤＲＡＭのチップ面積を削減することができる。
なお、本明細書等では、ＯＳトランジスタがメモリセルに用いられたＤＲＡＭを、酸化物半導体ＤＲＡＭ、または、ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙを指す、ドスラムと読む）と呼ぶ。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）．
一般に、ＥＣＣメモリは、データを記憶するための記憶領域と、誤り検出符号または誤り訂正符号（冗長ビット、検査ビット、ともいう）を記憶するための記憶領域と、前記２つの記憶領域を制御するメモリコントローラとを有する。そして、ＥＣＣメモリは、データを記憶する（書き込む、ともいう）際に、記憶するデータに対応した検査ビットを計算し、記憶するデータとともに検査ビットを記憶する。
検査ビットは、記憶したデータを読み出す際に、データとともに読み出される。ＥＣＣメモリは、読み出したデータを、検査ビットを用いて検証することで、記憶したデータにエラーが起きていないかを知ることができる。または、記憶したデータにエラーが起きていた場合、ＥＣＣメモリは、検査ビットを用いて訂正することができる。
すなわち、少なくともＥＣＣメモリには、検査ビットを記憶するための記憶領域と、同記憶領域を制御するメモリコントローラが、ＥＣＣメモリではないメモリに追加して必要である。
本発明の一形態は、エラー検出機能（検査ビットを記憶するための記憶領域を有し、検査ビットを用いて記憶したデータにエラーが起きていないかを知る機能）を有する記憶装置を提供することを課題の一つとする。または、本発明の一形態は、エラー検出機能を有し、単位面積あたりに記憶できるデータ量が多い記憶装置を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、メモリセルを有する第１素子層と、エラー検出回路を有する第２素子層と、駆動回路を有する半導体基板とを有する記憶装置である。第２素子層は、半導体基板と第１素子層との間に設けられる。
また、本発明の一形態は、複数の第１素子層と、エラー検出回路を有する第２素子層と、駆動回路を有する半導体基板とを有する記憶装置である。第２素子層は、半導体基板と第１素子層との間に設けられ、複数の第１素子層は、それぞれ、メモリセルを有し、複数の第１素子層は、積層して設けられる。
また、上記形態において、メモリセルを構成するトランジスタ、および、エラー検出回路を構成するトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する。
また、上記形態において、メモリセルを構成するトランジスタ、および、エラー検出回路を構成するトランジスタは、それぞれ、フロントゲートとバックゲートとを有する。
また、上記形態において、メモリセルを構成するトランジスタ、および、エラー検出回路を構成するトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有し、メモリセルを構成するトランジスタ、および、エラー検出回路を構成するトランジスタは、それぞれ、フロントゲートとバックゲートとを有する。
また、本発明の一形態は、第１乃至第Ｎの第１素子層（Ｎは２以上の自然数）と、第２素子層と、半導体基板とを有する記憶装置である。第Ｋ（Ｋは１以上Ｎ以下の整数）の第１素子層には、第Ｋの第１素子層に形成されたトランジスタを用いて、メモリセルが構成され、第２素子層には、第２素子層に形成されたトランジスタを用いて、エラー検出回路が構成され、半導体基板には、半導体基板に形成されたトランジスタを用いて、駆動回路が構成される。第２素子層は、半導体基板の上方に積層して設けられ、第１の第１素子層は、第２素子層の上方に積層して設けられ、第Ｌ（Ｌは２以上Ｎ以下の整数）の第１素子層は、第Ｌ−１の第１素子層の上方に積層して設けられる。
また、上記形態において、第Ｋの第１素子層に形成されたトランジスタ、および、第２素子層に形成されたトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第Ｋの第１素子層に形成されたトランジスタ、および、第２素子層に形成されたトランジスタは、それぞれ、フロントゲートとバックゲートとを有する。
また、上記形態において、第Ｋの第１素子層に形成されたトランジスタ、および、第２素子層に形成されたトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有し、第Ｋの第１素子層に形成されたトランジスタ、および、第２素子層に形成されたトランジスタは、それぞれ、フロントゲートとバックゲートとを有する。
本発明の一形態により、エラー検出機能を有する記憶装置を提供することができる。または、本発明の一形態により、エラー検出機能を有し、単位面積あたりに記憶できるデータ量が多い記憶装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、記憶装置の構成例を示すブロック図である。図１Ｂは、記憶装置の構成例を示す模式図である。
図２は、記憶装置の構成例を示す模式図である。
図３は、記憶装置の構成例を示す回路図である。
図４は、記憶装置の構成例を示す模式図である。
図５Ａ、図５Ｂは、記憶装置の構成例を示す模式図である。
図６Ａは、検査ビット生成回路の構成例を示す回路図である。図６Ｂは、タイミングチャートである。図６Ｃは、真理値表である。
図７Ａは、エラー検出回路の構成例を示す回路図である。図７Ｂは、タイミングチャートである。
図８は、真理値表である。
図９Ａは、ＸＯＲ回路を表すシンボルである。図９Ｂは、ＸＯＲ回路の構成例を示す回路図である。
図９Ｃは、タイミングチャートである。図９Ｄは、真理値表である。
図１０Ａは、ＮＡＮＤ回路を表すシンボルである。図１０Ｂは、ＮＡＮＤ回路の構成例を示す回路図である。図１０Ｃは、タイミングチャートである。図１０Ｄは、真理値表である。
図１１Ａは、ディレイ回路を表すシンボルである。図１１Ｂは、ディレイ回路の構成例を示す回路図である。図１１Ｃは、タイミングチャートである。図１１Ｄは、真理値表である。
図１２は、記憶装置の構成例を示す模式図である。
図１３は、記憶装置の構成例を示す断面模式図である。
図１４Ａ、図１４Ｂは、トランジスタの構成例を示す断面模式図である。
図１５Ａ乃至図１５Ｃは、記憶装置の構成例を示す断面模式図である。
図１６は、記憶装置の構成例を示す断面模式図である。
図１７は、記憶装置の構成例を示す断面模式図である。
図１８Ａは、記憶装置の構成例を示す上面図である。図１８Ｂ、図１８Ｃは、記憶装置の構成例を示す断面模式図である。
図１９Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図１９Ｂは、石英ガラスのＸＲＤスペクトルを説明する図である。図１９Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図２０Ａ、図２０Ｂは、電子部品の一例を説明する模式図である。
図２１は、電子機器の例を示す図である。
図２２は、各種の記憶装置を階層ごとに示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本発明の一形態の記憶装置の構成例について、図１乃至図１１を用いて説明する。本発明の一形態の記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。
また、本発明の一形態の記憶装置は、半導体基板に形成されたトランジスタを有する層の上方に、ＯＳトランジスタを有する層が複数積層して設けられた構造を有する。ＯＳトランジスタは、オフ電流が非常に小さいという性質を有する。
＜記憶装置のブロック図＞
図１Ａは、本発明の一形態である、記憶装置１０Ａの構成例を示すブロック図である。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
記憶装置１０Ａは、周辺回路２０およびメモリセルアレイ３０を有する。周辺回路２０は、ロウドライバ２１、カラムドライバ２２に加えて、プリチャージ回路２４、センスアンプ２５、検査ビット生成回路５４、エラー検出回路５５、スイッチ回路２３が設けられる素子層２６を有する（図３参照）。
ロウドライバ２１は、ワード線ＷＬに、メモリセルアレイ３０を駆動するための信号を出力する機能を有する。具体的にロウドライバ２１は、ワード線ＷＬ（図１ＡではＷＬ＿１およびＷＬ＿Ｎを図示、Ｎは２以上の自然数）にワード信号を出力する機能を有する。ロウドライバ２１は、ワード線駆動回路と呼ぶ場合がある。なお、ロウドライバ２１は、指定されたアドレスに応じたワード線ＷＬを選択するためのデコーダ回路、およびバッファ回路等を含む。ワード線ＷＬは、単に配線と呼ぶ場合がある。
カラムドライバ２２は、ビット線ＢＬに、メモリセルアレイ３０を駆動するための信号を出力する機能を有する。具体的にカラムドライバ２２は、ビット線ＢＬ（図１ＡではＢＬ＿１およびＢＬ＿２を図示）にデータ信号を出力する機能を有する。カラムドライバ２２は、ビット線駆動回路と呼ぶ場合がある。なお、カラムドライバ２２は、指定されたアドレスに応じたビット線を選択するためのデコーダ回路等を含む。ビット線ＢＬは、単に配線と呼ぶ場合がある。また、図面において、ビット線ＢＬは、視認性を高めるため、太線あるいは太い点線で図示する場合がある。
ビット線ＢＬに与えられるデータ信号は、メモリセルに書きまれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１またはデータ０（データＨｉｇｈまたはデータＬｏｗ、データＨまたはデータＬ、ともいう）に対応する、ハイレベルまたはローレベルの電位を有する二値の信号として説明する。ハイレベルの電位は電位ＶＤＤ、ローレベルの電位は電位ＶＳＳ、またはグラウンド電位（ＧＮＤ）である。なお、データ信号は、３値以上の多値でもよい。
その他、ビット線ＢＬに与えられる信号としては、データを読み出すためのプリチャージ電位等がある。プリチャージ電位は、例えば、ＶＤＤ／２とすることができる。
メモリセルアレイ３０は、例えば、Ｎ層（Ｎは２以上の自然数）の素子層３４＿１乃至３４＿Ｎを有する。素子層３４＿１は、１つ以上のメモリセル３１＿１を有する。メモリセル３１＿１は、トランジスタ３２＿１およびキャパシタ３３＿１を有する。素子層３４＿Ｎは、１つ以上のメモリセル３１＿Ｎを有する。メモリセル３１＿Ｎは、トランジスタ３２＿Ｎおよびキャパシタ３３＿Ｎを有する。
なお、キャパシタは、容量または容量素子と呼ぶ場合がある。素子層とは、キャパシタやトランジスタなどの素子が設けられる層のことであり、導電体、半導体、絶縁体等の部材を有する層である。
トランジスタ３２＿１乃至３２＿Ｎは、ワード線ＷＬ＿１乃至ＷＬ＿Ｎに与えられるワード信号に応じて、導通状態（オンまたはオン状態、ともいう）、非導通状態（オフまたはオフ状態、ともいう）が制御されるスイッチとして機能する。また、トランジスタ３２＿１乃至３２＿Ｎは、それぞれ、ソースまたはドレインの一方が、ビット線ＢＬのいずれか一つに接続される。
トランジスタ３２＿１乃至３２＿Ｎは、チャネル形成領域に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタという）であることが好ましい。本発明の一形態の構成では、メモリセルにＯＳトランジスタを用いることで、トランジスタがオフ状態の時に、ソースとドレインとの間に流れるリーク電流（以下、オフ電流という）が非常に小さい性質を利用し、所望の電位に応じた電荷を、トランジスタ３２＿１乃至３２＿Ｎのソースまたはドレインの他方と電気的に接続されたキャパシタ３３＿１乃至３３＿Ｎに保持させることができる。
つまり、メモリセル３１＿１乃至３１＿Ｎにおいて、一旦書き込んだデータを長時間保持することができる。そのため、記憶装置１０Ａは、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
加えて、ＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、電荷を充電または放電することによって、データの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータ書き込みおよび読み出しが可能である。
ＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、磁気メモリあるいは抵抗変化型メモリなどのように、原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。また、ＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、フラッシュメモリにみられるような、繰り返しの書き換え動作による電子捕獲中心の増加による不安定性が、認められない。
また、ＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタという）が形成された、シリコン基板上などに設けることができる。そのため、集積化を容易に行うことができる。また、ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することができるため、低コストで作製可能である。
ＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含む、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電位に応じて、ソースとドレインとの間を流れる信号の入出力が独立に制御可能な電気回路網で構成することができる。そのため、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）と同一思考で回路設計を行うことができる。
加えて、ＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きく、良好なスイッチング動作を行うことができる。
なお、図１Ａに示す記憶装置１０Ａは、ＯＳトランジスタをメモリセルに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶことができる。メモリセルを、一つのトランジスタおよび一つのキャパシタで構成することができるため、記憶できるデータ量が多い、高密度なメモリを実現できる。また、ＯＳトランジスタを用いることで、データの保持時間を長くすることができる。
キャパシタ３３＿１乃至３３＿Ｎは、電極となる導電体の間に、絶縁体を挟んだ構成である。なお、電極を構成する導電体としては、金属の他、導電性を付与した半導体などを用いることができる。また、キャパシタ３３＿１乃至３３＿Ｎの配置について、詳細は後述するが、トランジスタ３２＿１乃至３２＿Ｎの上方または下方の重なる位置に配置する構成の他、トランジスタ３２＿１乃至３２＿Ｎを構成する半導体層あるいは電極等の一部を、キャパシタ３３＿１乃至３３＿Ｎの一方の電極として用いることができる。
プリチャージ回路２４、センスアンプ２５、検査ビット生成回路５４、エラー検出回路５５、スイッチ回路２３が設けられる素子層２６は、メモリセルにデータを書き込む際、検査ビットを生成する機能、および、メモリセルからデータを読み出す際、ビット線ＢＬをプリチャージする機能、ビット線ＢＬの電位を増幅する機能、検査ビットを用いてメモリセルから読み出したデータにエラーがないかを検出する機能を有する。
素子層２６が有する各回路（プリチャージ回路２４、センスアンプ２５、検査ビット生成回路５４、エラー検出回路５５、スイッチ回路２３）は、ＯＳトランジスタを用いて構成されることが好ましい。素子層２６が有する各回路がＯＳトランジスタを用いて構成されることで、素子層２６は、Ｓｉトランジスタが形成されたシリコン基板上などに設けることができる。そのため、集積化を容易に行うことができる。また、ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することができるため、低コストで作製可能である。
＜記憶装置の模式図＞
図１Ａで説明した各構成において、素子層３４＿１乃至３４＿Ｎ、および素子層２６について説明するため、記憶装置１０Ａの構成例を示す模式図を、図１Ｂに示す。図１Ｂに示す模式図は、図１Ａで説明した各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図である。
図１Ｂに図示するように、記憶装置１０Ａは、素子層２６と、素子層３４＿１乃至素子層３４＿Ｎの、合計（１＋Ｎ）層のＯＳトランジスタを有する層が、半導体基板１１上に積層して設けられる。また、素子層２６、および、素子層３４＿１乃至素子層３４＿Ｎが有するメモリセル３１＿１乃至３１＿Ｎは、それぞれ、半導体基板１１に設けられたカラムドライバ２２と重なる領域を有する。そして、素子層２６は、半導体基板１１と、素子層３４＿１との間に設けられている。
半導体基板１１は、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
そして、素子層３４＿１が有するメモリセル３１＿１のトランジスタと、素子層３４＿Ｎが有するメモリセル３１＿Ｎのトランジスタとは、垂直方向に設けられたビット線ＢＬを介して電気的に接続される。また、ビット線ＢＬは素子層２６と電気的に接続され、素子層２６は、半導体基板１１に設けられたカラムドライバ２２と電気的に接続される。
例えば、ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層に接して設けられる。あるいは、ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは、ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。
すなわち、ビット線ＢＬは、メモリセル３１＿１が有するトランジスタのソースまたはドレインの一方と、メモリセル３１＿Ｎが有するトランジスタのソースまたはドレインの一方と、素子層２６とを、電気的に接続する配線であるといえる。
また、ビット線ＢＬは、カラムドライバ２２が設けられる半導体基板１１の面に、垂直方向または概略垂直方向に延びて設けられるということができる。すなわち、図１Ｂに図示するように、ビット線ＢＬは、メモリセル３１＿１が有するトランジスタ、およびメモリセル３１＿Ｎが有するトランジスタに接続され、且つ前記半導体基板の表面（ｘｙ平面）に対して垂直方向（ｚ方向）または概略垂直方向に設けられる。なお、「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。
本発明の一形態である記憶装置１０Ａでは、各素子層に設けられるトランジスタとして、オフ電流が非常に小さいＯＳトランジスタが用いられる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた記憶装置とすることができる。
ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができるため、製造コストの低減を図ることができる。また、記憶装置１０Ａは、メモリセルを構成するトランジスタを平面方向ではなく、垂直方向に配置してメモリ密度の向上を図ることができる。そのため、記憶装置１０Ａの小型化を図ることができる。
また、ＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく、信頼性に優れた記憶装置として機能することができる。
記憶装置１０Ａは、カラムドライバ等の上方にメモリセルを配置することが可能であるため、記憶装置１０Ａを、小型で記憶できるデータ量が多い、高密度な記憶装置とすることができる。また、メモリセルが有するキャパシタの容量を小さくしても動作させることが可能である。
また、記憶装置１０Ａは、メモリセルアレイから延びて設けられるビット線を、半導体基板１１の表面と概略垂直方向に設けることで、メモリセルアレイと素子層２６との、ビット線の長さを短くできる。そのため、ビット線の寄生容量を削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。
＜記憶装置の断面図＞
図２では、図１Ａおよび図１Ｂを用いて説明した、記憶装置１０Ａの垂直方向（ｚ軸方向）に平行な一断面の模式図について示す。
図２に示すように、記憶装置１０Ａは、各層の素子層に設けられたメモリセル３１＿１乃至３１＿Ｎと、素子層２６と、半導体基板１１に設けられたカラムドライバ２２とを、垂直方向に設けられたビット線ＢＬを介して接続することができる。ビット線ＢＬを垂直方向に設けることで、ビット線ＢＬの長さを短くすることができるため、ビット線ＢＬの負荷を低減することができる。
図３では、メモリセルアレイ３０として素子層３４＿１乃至３４＿Ｎ、プリチャージ回路２４、センスアンプ２５、検査ビット生成回路５４、エラー検出回路５５、スイッチ回路２３を有する素子層２６、および、カラムドライバ２２が有する書き込み読み出し回路２９を図示している。
また、図３では、ビット線ＢＬ＿ＡまたはＢＬ＿Ｂと、プリチャージ回路２４およびセンスアンプ２５との導通を制御するトランジスタ２８＿ａおよび２８＿ｂ、および、スイッチ回路２３が有するスイッチ２３＿Ａ乃至スイッチ２３＿Ｃが図示されている。ビット線ＢＬ＿Ａは、トランジスタ２８＿ａのソースまたはドレインの一方と接続され、ビット線ＢＬ＿Ｂは、トランジスタ２８＿ｂのソースまたはドレインの一方と接続される。
図３に図示する素子層２６の上方には、素子層３４＿１乃至３４＿Ｎが設けられ、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂが垂直方向に設けられる。すなわち、周辺回路の一部を構成する素子層２６は、素子層３４＿１乃至３４＿Ｎと同様に積層して設けることができる。また、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂは、トランジスタ２８＿ａおよびトランジスタ２８＿ｂを介して、プリチャージ回路２４およびセンスアンプ２５を構成するトランジスタに接続される。
プリチャージ回路２４は、ｎチャネル型のトランジスタ２４＿１乃至２４＿３で構成される。プリチャージ回路２４は、プリチャージ線ＰＣＬに与えられるプリチャージ信号に応じて、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂを、例えば、電位ＶＤＤと電位ＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
センスアンプ２５は、ｎチャネル型のトランジスタ２５＿１乃至２５＿４を有し、トランジスタ２５＿１およびトランジスタ２５＿２は配線ＶＨＨに接続され、トランジスタ２５＿３およびトランジスタ２５＿４は配線ＶＬＬに接続される。配線ＶＨＨは電位ＶＤＤを供給する機能、配線ＶＬＬは電位ＶＳＳを供給する機能を有する。また、トランジスタ２５＿１乃至２５＿４は、インバータループを構成するトランジスタである。
メモリセルからデータを読み出す場合、プリチャージ回路２４はビット線をプリチャージし、ロウドライバ２１は選択されたメモリセルのワード線をハイレベルとすることで、プリチャージされたビット線の電位が変化する。センスアンプ２５は、当該変化に応じて、センスアンプ２５に接続された一対の配線の電位を電位ＶＤＤまたは電位ＶＳＳとし、該電位をスイッチ回路２３を介して書き込み読み出し回路２９に出力する。
検査ビット生成回路５４は、メモリセルにデータを書き込む際、書き込み読み出し回路２９から出力されたデータ信号をもとに、検査ビットを生成する機能を有し、エラー検出回路５５は、メモリセルからデータを読み出す際、検査ビットを用いてメモリセルから読み出したデータにエラーがないかを検出し、その結果を書き込み読み出し回路２９に出力する機能を有する。検査ビット生成回路５４およびエラー検出回路５５の詳細は、後述する。
なお、図２で示した、記憶装置１０Ａにおける、素子層３４＿１乃至３４＿Ｎおよび素子層２６をユニット３９と呼称した場合、ユニット３９を垂直方向に積層して設けてもよい。図４には、図２で説明したユニット３９をＭ段（ユニット３９＿１乃至ユニット３９＿Ｍ、Ｍは２以上の自然数）積層した構成の記憶装置１０Ｂを示す。図４は、記憶装置１０Ｂの垂直方向（ｚ軸方向）に平行な一断面の模式図である。
図４に示すように、記憶装置１０Ｂは、ユニット３９＿１乃至ユニット３９＿Ｍにおいて、それぞれ、素子層３４＿１乃至３４＿Ｎおよび素子層２６を有する。選択信号ＭＵＸによりユニット３９＿１乃至ユニット３９＿Ｍの１つが選択され、選択されたユニット３９は配線ＢＬ＿Ｕおよび素子層２６を介して、信号入力または信号出力を行う。配線ＢＬ＿Ｕは、選択信号ＳＥＬで切り替え可能なスイッチ回路４１で選択され、配線ＧＢＬを介してカラムドライバ２２に接続される。なお、スイッチ回路４１は、素子層２６を構成するＯＳトランジスタを用いて、構成してもよい。
記憶装置１０Ｂの構成とすることで、ユニット３９＿１乃至ユニット３９＿Ｍのそれぞれにおける、素子層３４＿１乃至３４＿Ｎの積層数を削減することができる。素子層３４＿１乃至３４＿Ｎの積層数を削減することで、ビット線ＢＬの長さを短くすることができ、ビット線ＢＬの負荷を低減することができる。なお、図面において、配線ＧＢＬは、視認性を高めるため、太線あるいは太い点線で図示する場合がある。配線ＧＢＬは、グローバルビット線と呼ぶ場合がある。
なお、図４に示す配線ＧＢＬは、ＯＳトランジスタを有する素子層を作製した後に、設けることが可能である。例えば、図５Ａに示す断面模式図のように、ＯＳトランジスタを有する素子層を作製し、各素子層を取り囲む封止層４０Ａの外周に開口を設けて、当該開口に配線ＧＢＬを設けることができる。あるいは、図５Ｂに示す断面模式図のように、ＯＳトランジスタを有する素子層を作製し、各素子層を一括して取り囲む封止層４０Ｂの外周に開口を設けて、当該開口に配線ＧＢＬを設けることができる。なお、図５Ａおよび図５Ｂでは、スイッチ回路４１等は省略し、また、配線ＧＢＬを備えた各素子層の詳細については、実施の形態３で詳述する。
＜検査ビット生成回路、エラー検出回路＞
図６Ａは、検査ビット生成回路５４の構成例を示す回路図である。検査ビット生成回路５４は、ＸＯＲ回路５３＿１乃至ＸＯＲ回路５３＿３を有する。なお、ＸＯＲ回路５３の構成例は後述する。
なお、説明をわかりやすくするため、記憶装置１０Ａにおいて、メモリセルアレイ３０が有する素子層３４＿１乃至３４＿Ｎは、Ｎが５であるとして説明する。また、素子層３４＿１乃至３４＿５のうち、１層は検査ビットを保持するために使用され、残りの４層にデータが保持される。すなわち、本実施の形態において説明する検査ビット生成回路５４は、４ｂｉｔのデータと、１ｂｉｔの検査ビットを扱う回路である。
検査ビット生成回路５４は、入力端子Ｔ＿Ａ０乃至入力端子Ｔ＿Ａ３を有し、それぞれ、ビットＡ０乃至ビットＡ３で表される４ｂｉｔのデータが入力され、また、検査ビット生成回路５４は、入力端子Ｔ＿ＣＫ１乃至入力端子Ｔ＿ＣＫ４を有し、それぞれ、制御信号であるクロック信号ＣＫ１乃至クロック信号ＣＫ４が入力される。そして、検査ビット生成回路５４は、出力端子ＯＵＴから検査ビットを出力する。
図６Ｂは、検査ビット生成回路５４に入力されるクロック信号ＣＫ１乃至クロック信号ＣＫ４と、４ｂｉｔデータの入力期間ＰＤＩ、および、検査ビットの出力期間ＰＤＯとの関係を示すタイミングチャートである。クロック信号ＣＫ１乃至クロック信号ＣＫ４および４ｂｉｔデータの、ハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表されるため、図６Ｂでは、それぞれ、Ｖｄｄ（Ｈ）、Ｖｓｓ（Ｌ）と表記する。
また、図６Ｃは、検査ビット生成回路５４に入力される４ｂｉｔデータに対する出力を、ハイレベル（Ｈ）またはローレベル（Ｌ）で表した真理値表である。図６Ｃに示す真理値表は、ビットＡ０乃至ビットＡ３のうち、ハイレベル（Ｈ）の数が奇数の場合、検査ビット生成回路５４はハイレベル（Ｈ）を出力し、ハイレベル（Ｈ）の数が偶数または０個の場合、検査ビット生成回路５４はローレベル（Ｌ）を出力することを示している。
次に、図７Ａは、エラー検出回路５５の構成例を示す回路図である。エラー検出回路５５は、ＸＯＲ回路５３＿４乃至ＸＯＲ回路５３＿７と、ディレイ回路５２＿１乃至ディレイ回路５２＿４とを有する。なお、ディレイ回路５２の構成例は後述する。
また、検査ビット生成回路５４と同様に、本実施の形態において説明するエラー検出回路５５は、４ｂｉｔのデータと、１ｂｉｔの検査ビットを扱う回路である。
エラー検出回路５５は、入力端子Ｔ＿Ａ０乃至入力端子Ｔ＿Ａ３を有し、それぞれ、ビットＡ０乃至ビットＡ３で表される４ｂｉｔのデータが入力され、エラー検出回路５５は、入力端子Ｔ＿ＣＫ１乃至入力端子Ｔ＿ＣＫ４を有し、それぞれ、制御信号であるクロック信号ＣＫ１乃至クロック信号ＣＫ４が入力され、また、エラー検出回路５５は、入力端子Ｔ＿Ｂ０を有し、検査ビットＢ０が入力される。そして、エラー検出回路５５は、検査ビットＢ０と、ビットＡ０乃至ビットＡ３との関係に誤りが見つからなければ、出力端子ＯＵＴからローレベル（Ｌ）を出力し、誤りが見つかればハイレベル（Ｈ）を出力する。
図７Ｂは、エラー検出回路５５に入力されるクロック信号ＣＫ１乃至クロック信号ＣＫ４と、４ｂｉｔデータ、検査ビットの入力期間ＰＤＩ、および、エラー検出回路５５の出力期間ＰＤＯとの関係を示すタイミングチャートである。クロック信号ＣＫ１乃至クロック信号ＣＫ４、４ｂｉｔデータ、および検査ビットの、ハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表されるため、図７Ｂでは、それぞれ、Ｖｄｄ（Ｈ）、Ｖｓｓ（Ｌ）と表記する。
また、図８は、エラー検出回路５５に入力される４ｂｉｔデータおよび検査ビットに対する出力を、ハイレベル（Ｈ）またはローレベル（Ｌ）で表した真理値表である。図８に示す真理値表は、検査ビットＢ０がローレベル（Ｌ）であり、ビットＡ０乃至ビットＡ３のうち、ハイレベル（Ｈ）の数が奇数の場合、エラー検出回路５５はハイレベル（Ｈ）を出力することを示している。このことは、ビットＡ０乃至ビットＡ３のうち、ハイレベル（Ｈ）の数が奇数の場合、検査ビット生成回路５４は、検査ビットとしてハイレベル（Ｈ）を出力することから、検査ビットＢ０と、ビットＡ０乃至ビットＡ３との関係に誤りが見つかったことを示している。
また、図８に示す真理値表は、検査ビットＢ０がハイレベル（Ｈ）であり、ビットＡ０乃至ビットＡ３のうち、ハイレベル（Ｈ）の数が偶数または０個の場合、エラー検出回路５５はハイレベル（Ｈ）を出力することを示している。このことは、ビットＡ０乃至ビットＡ３のうち、ハイレベル（Ｈ）の数が偶数または０個の場合、検査ビット生成回路５４は、検査ビットとしてローレベル（Ｌ）を出力することから、検査ビットＢ０と、ビットＡ０乃至ビットＡ３との関係に誤りが見つかったことを示している。
すなわち、検査ビット生成回路５４、検査ビットＢ０、および、エラー検出回路５５を有することで、記憶装置１０Ａは、記憶装置の内部で、データの書き込みおよび読み出しとともに、パリティチェックを行うことができる。また、エラー検出回路５５の出力信号は、スイッチ２３＿Ｃを介して、カラムドライバ２２に出力される。
＜ＸＯＲ回路、ＮＡＮＤ回路、ディレイ回路＞
図９Ａは、ＸＯＲ回路５３を表すシンボルであり、図９Ｂは、ＸＯＲ回路５３の構成例を示す回路図である。図９Ｂに示すように、ＸＯＲ回路５３は、ＮＡＮＤ回路５１＿１乃至ＮＡＮＤ回路５１＿４、ディレイ回路５２＿１、および、ディレイ回路５２＿２を有する。また、ＸＯＲ回路５３は、入力端子Ｄ、入力端子Ｅ、および、制御信号Ｓ＿Ｃ５乃至制御信号Ｓ＿Ｃ８が入力される入力端子Ｃ５乃至入力端子Ｃ８を有し、出力端子Ｚから信号を出力する。
図９Ｃは、ＸＯＲ回路５３に入力される制御信号Ｓ＿Ｃ５乃至制御信号Ｓ＿Ｃ８と、入力端子Ｄおよび入力端子Ｅに入力される信号の入力期間ＰＤＩ、および、ＸＯＲ回路５３の出力期間ＰＤＯとの関係を示すタイミングチャートである。制御信号Ｓ＿Ｃ５乃至制御信号Ｓ＿Ｃ８および入力される信号の、ハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表されるため、図９Ｃでは、それぞれ、Ｖｄｄ（Ｈ）、Ｖｓｓ（Ｌ）と表記している。
また、図９Ｄは、ＸＯＲ回路５３に入力される信号に対する出力を、ハイレベル（Ｈ）またはローレベル（Ｌ）で表した真理値表である。図９Ｄに示す真理値表は、入力端子Ｄ、入力端子Ｅに入力される信号と、出力端子Ｚから出力される信号との関係を示している。
図１０Ａは、ＮＡＮＤ回路５１を表すシンボルであり、図１０Ｂは、ＮＡＮＤ回路５１の構成例を示す回路図である。図１０Ｂに示すように、ＮＡＮＤ回路５１は、トランジスタ６１乃至トランジスタ６４、および、キャパシタＣ６１を有する。トランジスタ６１乃至トランジスタ６４は、ｎチャネル型のトランジスタである。また、ＮＡＮＤ回路５１は、入力端子Ａ、入力端子Ｂ、および、制御信号Ｓ＿Ｃ１および制御信号Ｓ＿Ｃ２が入力される入力端子Ｃ１および入力端子Ｃ２を有し、出力端子Ｘから信号を出力する。
図１０Ｃは、ＮＡＮＤ回路５１に入力される制御信号Ｓ＿Ｃ１および制御信号Ｓ＿Ｃ２と、入力端子Ａおよび入力端子Ｂに入力される信号の入力期間ＰＤＩ、および、ＮＡＮＤ回路５１の出力期間ＰＤＯとの関係を示すタイミングチャートである。制御信号Ｓ＿Ｃ１、制御信号Ｓ＿Ｃ２および入力される信号の、ハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表されるため、図１０Ｃでは、それぞれ、Ｖｄｄ（Ｈ）、Ｖｓｓ（Ｌ）と表記している。
また、図１０Ｄは、ＮＡＮＤ回路５１に入力される信号に対する出力を、ハイレベル（Ｈ）またはローレベル（Ｌ）で表した真理値表である。図１０Ｄに示す真理値表は、入力端子Ａ、入力端子Ｂに入力される信号と、出力端子Ｘから出力される信号との関係を示している。
図１１Ａは、ディレイ回路５２を表すシンボルであり、図１１Ｂは、ディレイ回路５２の構成例を示す回路図である。図１１Ｂに示すように、ディレイ回路５２は、トランジスタ７１、トランジスタ７２、および、キャパシタＣ７１を有する。トランジスタ７１およびトランジスタ７２は、ｎチャネル型のトランジスタである。また、ディレイ回路５２は、入力端子Ｃ、制御信号Ｓ＿Ｃ３および制御信号Ｓ＿Ｃ４が入力される入力端子Ｃ３および入力端子Ｃ４を有し、出力端子Ｙから信号を出力する。
図１１Ｃは、ディレイ回路５２に入力される制御信号Ｓ＿Ｃ３および制御信号Ｓ＿Ｃ４と、入力端子Ｃに入力される信号の入力期間ＰＤＩ、および、ディレイ回路５２の出力期間ＰＤＯとの関係を示すタイミングチャートである。制御信号Ｓ＿Ｃ３、制御信号Ｓ＿Ｃ４および入力される信号の、ハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表されるため、図１１Ｃでは、それぞれ、Ｖｄｄ（Ｈ）、Ｖｓｓ（Ｌ）と表記している。
また、図１１Ｄは、ディレイ回路５２に入力される信号に対する出力を、ハイレベル（Ｈ）またはローレベル（Ｌ）で表した真理値表である。図１１Ｄに示す真理値表は、入力端子Ｃに入力される信号と、出力端子Ｙから出力される信号との関係を示している。
＜記憶装置＞
本発明の一形態の記憶装置は、各素子層に設けられるトランジスタとして、オフ電流が非常に小さいＯＳトランジスタを用いる。ＯＳトランジスタは、例えば、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができるため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また、本発明の一形態の記憶装置は、メモリセルを構成するトランジスタを平面方向ではなく、垂直方向に配置してメモリ密度の向上を図ることができ、記憶装置の小型化を図ることができる。
加えて、本発明の一形態の記憶装置は、検査ビット生成回路、検査ビット、および、エラー検出回路を備えている。そのため、本発明の一形態の記憶装置は、記憶装置の内部で、データの書き込みおよび読み出しとともに、パリティチェックを行うことができる。また、検査ビット生成回路およびエラー検出回路もＯＳトランジスタを用いて構成できるため、当該回路を垂直方向に配置して、記憶装置の小型化を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した記憶装置１０Ａに適用可能な回路の変形例について、図１２を用いて説明する。
図２等では、メモリセル３１＿１乃至メモリセル３１＿Ｎおよび素子層２６を構成するトランジスタとして、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタを示したが、トランジスタの構造はこれに限らない。例えば、図１２に示す記憶装置１０Ｃのように、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタを用いてもよい。図１２の構成とすることで、トランジスタのしきい値電圧を外部より制御することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
以下では、本発明の一態様に係る記憶装置の一例について説明する。
図１３は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０＿１乃至メモリユニット４７０＿ｍ：ｍは１以上の自然数）が積層して設けられた記憶装置の例を示す図である。図１３では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、一つのトランジスタ層４１３（トランジスタ層４１３＿１乃至トランジスタ層４１３＿ｍのいずれか）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿ｎ：ｎは２以上の自然数）が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、記憶装置の周辺回路として機能することができる。周辺回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、増幅回路、入出力回路、コントロールロジック回路などが挙げられる。
トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量２９２を有する。
なお、上記ｍの値については、特に制限は無いが１以上１００以下、好ましくは１以上５０以下、さらに好ましくは、１以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１００以下である。また、上記ｍとｎの積は、２以上２５６以下、好ましくは２以上１２８以下、さらに好ましくは２以上６４以下である。
また、図１３は、メモリユニット４７０に含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
図１３に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
メモリデバイス４２０は、トランジスタ２００Ｍと容量２９２を有し、トランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめて、トランジスタ２００と称する場合がある。
ここで、トランジスタ２００は、チャネルが形成される領域を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の記憶装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の記憶装置を構成するトランジスタ２００に用いることができる。
一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度および欠陥準位密度が低いことを高純度真性または実質的に高純度真性という。
従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、および絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図１３では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の側面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の側面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
上記構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料を用いることが好ましい。
以上のような構造とすることで、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、記憶装置の作製にかかる工程数を削減できるため好ましい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
また、メモリデバイス層４１５では、容量２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
図１４Ａを用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
図１４Ａに示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）とを有する。
また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
また、本発明の一態様の記憶装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
また、導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
酸化物２３０は、チャネル形成領域を有する半導体として機能する。
絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
ここで、図１４Ａに示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域において、導電体２６０の位置合わせが不要となる。
ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
また、図１４Ａに示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
また、トランジスタ２００は、図１４Ａに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
以下では、本発明の一態様に係るトランジスタ２００を有する記憶装置の詳細な構成について説明する。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を非常に小さくすることができる。このようなトランジスタを用いることで、低消費電力の記憶装置を提供できる。
具体的には、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
図１４Ａに示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはその近傍の組成、あるいは１：１：０．５［原子数比］、またはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成、あるいは１：１：１［原子数比］、またはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］、またはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］、またはその近傍の組成、Ｇａ：Ｚｎ＝２：１［原子数比］、またはその近傍の組成、あるいはＧａ：Ｚｎ＝２：５［原子数比］、またはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはその近傍の組成との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成、とＩｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］、またはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］、またはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］、またはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成との積層構造、あるいは酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはその近傍の組成との積層構造などが挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図１４Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一形態はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書等では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２７３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａおよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
図１４Ａに示すように、絶縁体２７２は、導電体２４２ｂの上面の一部、および導電体２４２ｂの側面と接する。また、絶縁体２７２は、導電体２４２ａの上面の一部、および導電体２４２ａの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このようにすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２吸収されることを抑制することができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０は、図１４Ａでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は配線としても機能するため、導電性が高い導電体を、導電体２６０ｂに用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）である場合を考える。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜トランジスタ３００＞
図１４Ｂを用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図１４Ｂに示すトランジスタ３００は、チャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている（図示しない）。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１４Ｂに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜メモリデバイス４２０＞
次に、図１３に示すメモリデバイス４２０について、図１５Ａを用いて説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａと重畳するように導電体２９０が設けられ、容量２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面だけでなく、導電体２４２ａの側面にも配置される。このとき容量２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
容量２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、容量２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
容量２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
次に、図１５Ｂを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ａを有する。容量２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量２９２Ａと電気的に接続する。
容量２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面だけでなく、導電体２９４の側面にも配置される。このとき容量２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
容量２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
次に、図１５Ｃを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量２９２Ｂを有する。容量２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
容量２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面だけでなく、導電体２７６の側面にも配置される。このとき容量２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
容量２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
図１３において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
図１６は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。
このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
図１７は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４）を有する例を示す。
メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４は、それぞれ複数のメモリデバイス４２０を有する。
メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、加熱により酸素を放出する機能を有する。または、絶縁体２８０は、過剰酸素領域を有する。
なお、絶縁体２１１、絶縁体２８３、及び絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体２１４、絶縁体２８２、及び絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などが挙げられる。
なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体２８０中の過剰酸素が酸化物半導体中の水素と反応しＯＨ結合となり、絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着される。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、記憶装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体の上方に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、及び当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体２８３、及び絶縁体２８４を形成する。絶縁体２８３、及び絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４の形成後に、それぞれ上記加熱処理を行っても良い。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスとすることで、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、及び上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた記憶装置を提供することができる。従って、信頼性が良好な記憶装置を提供することができる。また、本発明の一形態により、良好な電気特性を有する記憶装置を提供することができる。
図１８Ａ乃至図１８Ｃは、導電体４２４の配置の異なる例を示す図である。図１８Ａは、メモリデバイス４２０を上面から見たときのレイアウト図を示し、図１８Ｂは、図１８ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図１８Ｃは、図１８ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図である。なお、図１８Ａでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体４２４と重畳する領域を有する。
図１８Ａに示すように、導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図１８Ａでは、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側にはみ出すように設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側にはみ出すように設けられてもよいし、Ｂ１側およびＢ２側の両方にはみ出すように設けられてもよい。
図１８Ｂ、および図１８Ｃは、メモリデバイス層４１５＿ｐ−１の上にメモリデバイス層４１５＿ｐが積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５＿ｐ−１が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５＿ｐが有するメモリデバイス４２０と電気的に接続する。
図１８Ｂでは、メモリデバイス層４１５＿ｐ−１において、導電体４２４は、メモリデバイス層４１５＿ｐ−１の導電体２４２、およびメモリデバイス層４１５＿ｐの導電体２０５と接続する様子を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５＿ｐ−１の導電体２０５とも接続している。
図１８Ｃでは、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる様子を図１８Ｂでは点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１−Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図１８に示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１−Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量２９２に必要な容量を低減できるため好ましい。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物である、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
＜金属酸化物の構成＞
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図１９Ａを用いて説明を行う。図１９Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１９Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１９Ａに示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう）のＸＲＤスペクトルを、図１９Ｂ、図１９Ｃに示す。また、図１９Ｂが石英ガラス、図１９Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図１９Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図１９Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
図１９Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図１９Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。なお、明確な結晶粒界（グレインバウンダリ—）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１０Ａ等が組み込まれた電子部品の例を、図２０Ａおよび図２０Ｂを用いて説明を行う。
図２０Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２０Ａに示す電子部品７００は、モールド７１１内に半導体基板１１上に素子層３４が積層された記憶装置１０Ａを有している。図２０Ａは、電子部品７００の内部を示すために、電子部品７００の一部を省略して示している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置１０Ａとワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図２０Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１０Ａが設けられている。
電子部品７３０では、記憶装置１０Ａを広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置１０Ａと半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図２１を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００においては、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
＜各種の記憶装置＞
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図２２に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２２では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ、３Ｄ　ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一形態に係わる記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一形態に係わる記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一形態に係わる記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ａ０：ビット、Ａ３：ビット、Ｂ０：検査ビット、ＢＬ＿１：ビット線、Ｃ１：入力端子、Ｃ２：入力端子、Ｃ３：入力端子、Ｃ４：入力端子、Ｃ５：入力端子、Ｃ８：入力端子、Ｃ６１：キャパシタ、Ｃ７１：キャパシタ、ＣＫ１：クロック信号、ＣＫ４：クロック信号、Ｓ＿Ｃ１：制御信号、Ｓ＿Ｃ２：制御信号、Ｓ＿Ｃ３：制御信号、Ｓ＿Ｃ４：制御信号、Ｓ＿Ｃ５：制御信号、Ｓ＿Ｃ８：制御信号、Ｔ＿Ａ０：入力端子、Ｔ＿Ａ３：入力端子、Ｔ＿Ｂ０：入力端子、Ｔ＿ＣＫ１：入力端子、Ｔ＿ＣＫ４：入力端子、ＷＬ＿Ｎ：ワード線、ＷＬ＿１：ワード線、１０Ａ：記憶装置、１０Ｂ：記憶装置、１０Ｃ：記憶装置、１１：半導体基板、２０：周辺回路、２１：ロウドライバ、２２：カラムドライバ、２３：スイッチ回路、２３＿Ａ：スイッチ、２３＿Ｃ：スイッチ、２４：プリチャージ回路、２４＿１：トランジスタ、２４＿３：トランジスタ、２５：センスアンプ、２５＿１：トランジスタ、２５＿２：トランジスタ、２５＿３：トランジスタ、２５＿４：トランジスタ、２６：素子層、２８＿ａ：トランジスタ、２８＿ｂ：トランジスタ、２９：回路、３０：メモリセルアレイ、３１＿Ｎ：メモリセル、３１＿１：メモリセル、３２＿Ｎ：トランジスタ、３２＿１：トランジスタ、３３＿Ｎ：キャパシタ、３３＿１：キャパシタ、３４：素子層、３４＿Ｎ：素子層、３４＿１：素子層、３４＿５：素子層、３９：ユニット、３９＿Ｍ：ユニット、３９＿１：ユニット、４０Ａ：封止層、４０Ｂ：封止層、４１：スイッチ回路、５１：ＮＡＮＤ回路、５１＿１：ＮＡＮＤ回路、５１＿４：ＮＡＮＤ回路、５２：ディレイ回路、５２＿１：ディレイ回路、５２＿２：ディレイ回路、５２＿４：ディレイ回路、５３：ＸＯＲ回路、５３＿１：ＸＯＲ回路、５３＿３：ＸＯＲ回路、５３＿４：ＸＯＲ回路、５３＿７：ＸＯＲ回路、５４：検査ビット生成回路、５５：エラー検出回路、６１：トランジスタ、６４：トランジスタ、７１：トランジスタ、７２：トランジスタ、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、４１１：素子層、４１３：トランジスタ層、４１３＿ｍ：トランジスタ層、４１３＿１：トランジスタ層、４１５：メモリデバイス層、４１５＿ｎ：メモリデバイス層、４１５＿ｐ：メモリデバイス層、４１５＿ｐ−１：メモリデバイス層、４１５＿１：メモリデバイス層、４１５＿４：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４７０：メモリユニット、４７０＿ｍ：メモリユニット、４７０＿１：メモリユニット、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９０１：境界領域、９０２：境界領域、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ

Claims (9)

  1. 　メモリセルを有する第１素子層と、
    　エラー検出回路を有する第２素子層と、
    　駆動回路を有する半導体基板と、を有し、
    　前記第２素子層は、前記半導体基板と前記第１素子層との間に設けられる、記憶装置。
  2. 　複数の第１素子層と、
    　エラー検出回路を有する第２素子層と、
    　駆動回路を有する半導体基板と、を有し、
    　前記第２素子層は、前記半導体基板と前記第１素子層との間に設けられ、
    　前記複数の第１素子層は、それぞれ、メモリセルを有し、
    　前記複数の第１素子層は、それぞれ積層して設けられる、記憶装置。
  3. 　請求項１または請求項２において、
    　前記メモリセルを構成するトランジスタ、および、前記エラー検出回路を構成するトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する、記憶装置。
  4. 　請求項１または請求項２において、
    　前記メモリセルを構成するトランジスタ、および、前記エラー検出回路を構成するトランジスタは、それぞれ、フロントゲートと、バックゲートとを有する、記憶装置。
  5. 　請求項１または請求項２において、
    　前記メモリセルを構成するトランジスタ、および、前記エラー検出回路を構成するトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有し、
    　前記メモリセルを構成するトランジスタ、および、前記エラー検出回路を構成するトランジスタは、それぞれ、フロントゲートと、バックゲートとを有する、記憶装置。
  6. 　第１乃至第Ｎの第１素子層（Ｎは２以上の自然数）と、
    　第２素子層と、
    　半導体基板と、を有し、
    　前記第Ｋ（Ｋは１以上Ｎ以下の整数）の第１素子層には、前記第Ｋの第１素子層に形成されたトランジスタを用いて、メモリセルが構成され、
    　前記第２素子層には、前記第２素子層に形成されたトランジスタを用いて、エラー検出回路が構成され、
    　前記半導体基板には、前記半導体基板に形成されたトランジスタを用いて、駆動回路が構成され、
    　前記第２素子層は、前記半導体基板の上方に積層して設けられ、
    　前記第１の第１素子層は、前記第２素子層の上方に積層して設けられ、
    　前記第Ｌ（Ｌは２以上Ｎ以下の整数）の第１素子層は、前記第Ｌ−１の第１素子層の上方に積層して設けられる、記憶装置。
  7. 　請求項６において、
    　前記第Ｋの第１素子層に形成されたトランジスタ、および、前記第２素子層に形成されたトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する、記憶装置。
  8. 　請求項６において、
    　前記第Ｋの第１素子層に形成されたトランジスタ、および、前記第２素子層に形成されたトランジスタは、それぞれ、フロントゲートと、バックゲートとを有する、記憶装置。
  9. 　請求項６において、
    　前記第Ｋの第１素子層に形成されたトランジスタ、および、前記第２素子層に形成されたトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有し、
    　前記第Ｋの第１素子層に形成されたトランジスタ、および、前記第２素子層に形成されたトランジスタは、それぞれ、フロントゲートと、バックゲートとを有する、記憶装置。
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