JP2016164780A - メモリシステム、および情報処理システム - Google Patents

Abstract

【課題】エラー検出訂正（ＥＣＣ）回路を搭載したメモリシステムを提供する。
【解決手段】メモリシステムは、メモリ、ＥＣＣ回路、およびプロセッサを有する。プロセッサは、メモリシステム全体の動作を制御する。メモリは、ユーザデータ領域および管理領域を有する。管理領域には、管理テーブルとして、ユーザデータ領域のブロック別にアクセス情報が格納されている。アクセス情報の値は、アクセス回数が０であることを表す第１の値か、アクセス回数が１以上であることを表す第２の値かのいずれかである。ブロックのアクセス情報が第１の値である場合、該当するブロックに対してエラー訂正が行われ、第２の値である場合、該当するブロックのエラー検出および訂正が行われない。
【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、メモリシステム、情報処理システム、電子部品、および電子機器などの半導体装置、ならびに、これらの動作方法、作製方法等が開示される。例えば、本発明の一形態の技術分野は、記憶装置、処理装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、それらの動作方法、または、それらの作製方法等である。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

ランダムアクセスメモリ（ＲＡＭ）のメモリセルとして、１Ｔ１Ｃ（１トランジスタ１容量素子）型、２Ｔ型および３Ｔ型等のメモリセルが知られている。これらのメモリセルは、書き込みトランジスタによって保持ノードを充放電することによってデータを記憶している。

これらのメモリセルの書き込みトランジスタに、チャネル形成領域が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）を適用することが提案されている。例えば、特許文献１には、書き込みトランジスタをＯＳトランジスタとすることで、電力が供給されない状況でもデータ保持が可能なメモリセルが記載されている。ＯＳトランジスタを用いたメモリは、不揮発性メモリとして使用することが可能である。

不揮発性メモリとしてフラッシュメモリが知られている。フラッシュメモリの書換え可能回数には上限があり、一般に、１×１０^５回程度であるといわれている。フラッシュメモリは、書換え回数を重ねることで、アクセス時のエラー発生率が上昇するので、書き換え回数がその寿命に大きく影響する。フラッシュメモリの寿命を延ばすために、エラー検出訂正（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路をフラッシュメモリに搭載して、不良ビットのデータを修復することが広く採用されている（例えば、特許文献２参照）。フラッシュメモリの１ブロックのビット数が大きいほど、エラー訂正に必要な冗長ビットの数が相対的に小さくなり、記憶領域の利用効率は高くなる。一般的には、メモリは数十ビットから数万ビットのブロック単位でアクセスされ、エラー検出および訂正が行われる。

特開２０１１−１８７９５０号公報 特開２０１１−２２１９９６号公報

しかしながら、フラッシュメモリの１ブロックのビット数が大きくなればなるほど、エラー検出および訂正にかかる時間が長くなるため、フラッシュメモリへのアクセス時間も長くなってしまう。また、フラッシュメモリを制御するロジック回路の規模も大きくなり、消費電力が大きくなるという課題がある。

そこで、本発明の一形態の課題は、アクセス速度を向上すること、または消費電力を低減することである。本発明の一形態の課題は、ＯＳトランジスタを用いた新規なメモリシステム、またはＯＳトランジスタを用いた新規なメモリシステムの動作方法の提供である。または、本発明の一形態の課題は、新規な半導体装置、または同動作方法の提供である。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、メモリ、回路、およびプロセッサを有するメモリシステムであって、メモリは、ユーザデータ領域と、管理領域とを有し、ユーザデータ領域は、複数のブロックに分割され、回路は、ブロックから読み出されたデータのエラー検出および訂正をする機能を有し、管理領域には、管理テーブルとして、複数のブロック別にアクセス情報が格納され、アクセス情報の値は、アクセス回数が０であることを表す第１の値か、アクセス回数が１以上であることを表す第２の値かのいずれかをとり、プロセッサは、アクセス情報の値を決定する機能と、管理領域に対する書き込みおよび読み出しを制御する機能と、ユーザデータ領域に対する書き込みおよび読み出しを制御する機能と、回路を制御する機能とを有し、プロセッサは、ブロックのアクセス情報が第１の値である場合、該当するブロックから読み出したデータのエラー検出及び訂正を回路に実行させない制御をするメモリシステムである。

上記の形態において、プロセッサは、回路でエラー検出および訂正が実行されると、該当するブロックのアクセス情報を第２の値にするための制御をしてもよい。あるいは、電源がオンになると、プロセッサは、管理テーブルを第１の値で初期化するための制御をしてもよい。あるいは、電源をオフにするときに、アクセス情報が第２の値であるブロックがある場合、プロセッサは、回路において当該ブロックのデータのエラー検出および訂正がされるための制御をしてもよい。

上記の形態において、メモリは複数のメモリセルを有し、メモリセルは、保持ノードと、保持ノードの充放電を制御できるトランジスタとを有し、トランジスタはチャネル形成領域が金属酸化物で形成されていてもよい。

本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。

図面において、構成を明瞭化するため、あるいは説明の便宜のために、構成の大きさ、厚さ、太さ、長さ等が誇張されている場合がある。また、図面は、理想的な例を模式的に示したものであり、本発明の一形態は、図面に示す形状又は値などに限定されない。図面の記載は、例えば、ノイズによる電圧や電流のばらつき、又は、タイミングのずれによる電圧や電流のばらつきなどを含むことが可能である。

また、本発明の一形態の回路配置や回路構成は、図面に記載したブロック図に限定されない。ブロック図において、複数の回路ブロックで行う処理を、実際の半導体装置において１の回路で実現しうるように設けられていてもよい。また、ブロック図において１の回路ブロックで行う処理を、実際の半導体装置において、複数の回路で実現しうるように設けられていてもよい。

構成の位置関係は、構成を描写する方向に応じて適宜変化するものである。よって、図面を参照して本発明の一形態を記述するために、「上に」、「下に」などの位置関係を表現するための語句が便宜上用いられている場合がある。従って、本明細書等の記載に限定されず、構成の位置関係は、状況に応じて、適切に言い換えることができる。

本発明の一形態によって、アクセス速度を向上することが可能となる。または、消費電力を低減することが可能となる。または、本発明の一形態によって、ＯＳトランジスタを用いた新規なメモリシステム、またはＯＳトランジスタを用いた新規なメモリシステムの動作方法、新規な半導体装置、または新規な半導体装置動作方法等を提供することが可能となる。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

メモリシステムの構成例を示すブロック図。 メモリの構成例を示すブロック図。 Ａ−Ｇ：メモリセルの構成例を示す回路図。 メモリセルの動作方法例を示すタイミングチャート。 Ａ：メモリの記憶領域の構成例を示すブロック図。Ｂ：ユーザデータ領域の構成例を示す模式図。Ｃ：ＥＣＣ管理テーブルの構成例を示す模式図。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を示すフローチャート。 メモリシステムの動作例を模式的に示す図。Ａ：実施の形態１。Ｂ：比較例。 Ａ−Ｅ：リムーバブル記憶装置の構成例を示す模式図。 情報処理システムの構成例を示すブロック図。 Ａ−Ｆ：電子機器の構成例を示す模式図。 Ａ−Ｇ：情報端末の構成例を示す模式図。 トランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図１５Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。 Ａ−Ｃ：トランジスタの構成例を示す断面図。 トランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ５−ｙ６線断面図。Ｃ：ｘ５−ｘ６線断面図。 メモリセルのデバイス構造を模式的に示す回路図。 メモリセルのレイアウト例を示す分解平面図。 図２０のｘ１１−ｘ１２線およびｙ１１−ｙ１２線による断面図。 メモリセルアレイのデバイス構成例を示す断面図。 Ａ、Ｂ：トランジスタの構成例を示す断面図。

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互い構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に”＿１”、”＿２”、”＜ｊ＞”、”［ｉ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＷＬを個々に区別する場合、アドレス番号（行番号）を利用して、２行目の配線ＷＬを配線ＷＬ＿２と記載する場合がある。

本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

〔実施の形態１〕
本実施の形態では、ＯＳトランジスタが適用されたメモリシステム、およびその動作方法等について説明する。

＜＜メモリシステムの構成例＞＞
図１は、メモリシステムの構成例を示すブロック図である。メモリシステム１００は、ホスト装置１１０のアクセス要求に応じて、データの書き込み、データの読み出しを行う機能を有する。メモリシステム１００は、インターフェース（Ｉ／Ｆ）１０１、プロセッサ１０２、ワークメモリ１０３、メモリ１０４、およびＥＣＣ回路１０５を有する。

Ｉ／Ｆ１０１は、ホスト装置１１０との通信を行うためのインターフェースである。プロセッサ１０２は、メモリシステム１００全体の動作を制御する。ワークメモリ１０３は、プロセッサ１０２が処理を実行するのに必要なデータを一時的に保存するためのメモリである。ワークメモリ１０３には、例えば、ＳＲＡＭ、ＤＲＡＭ等のメモリを用いることができる。メモリ１０４は、ＯＳトランジスタが用いられたメモリセルを有する。ＥＣＣ回路１０５は、メモリ１０４のエラー検出訂正を行うための回路である。例えば、ＥＣＣ回路１０５は、ＢＣＨ符号、Ｒｅｅｄ−Ｓｏｌｏｍｏｎ符号、ＣＲＣ符号などを用いたエラー訂正機能を有する。

＜メモリ１０４の構成＞
図２はメモリ１０４の構成例を示すブロック図である。メモリ１０４は、メモリセルアレイ１２０、行ドライバ１２１、および列ドライバ１２２を有する。メモリセルアレイ１２０は、メモリセル１２５、配線ＷＬ、および配線ＢＬを有する。複数のメモリセル１２５は、行列状に配置されている。同じ行のメモリセル１２５は、当該行の配線ＷＬと電気的に接続され、同じ列のメモリセル１２５は、当該列の配線ＢＬと電気的に接続されている。

配線ＷＬは、ワード線として機能することができる。配線ＷＬは行ドライバ１２１に電気的に接続されている。行ドライバ１２１は、アクセス要求されたメモリセル１２５を選択状態にするための信号を配線ＷＬに出力する機能を有する。配線ＢＬは、ビット線として機能することができる。配線ＢＬは列ドライバ１２２と電気的に接続されている。列ドライバ１２２は、ビット線をコンディショニングする（例えば、プリチャージする）機能、選択状態のメモリセル１２５にデータを書き込む機能、および同メモリセル１２５からデータを読み出す機能を有する。メモリセルアレイ１２０の回路構成や、その動作方法によって、行ドライバ１２１、および列ドライバ１２２に別の機能が追加され、または動作に必要のない機能は除かれる。

＜メモリセル＞
図３に、メモリセルの回路構成例を示す。図３に示すメモリセル１５１−１５５は、メモリセル１２５に適用することができ、書き込みトランジスタがＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、図３に示すメモリセルは、不揮発性のメモリデバイスとして機能する。

ここでいうオフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、閾値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０^−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０^−２４）以下であることがより好ましい。

酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎである。）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタ、および酸化物半導体については、実施の形態４、５で説明する。

（１Ｔ１Ｃ）
図３Ａのメモリセル１５１は１Ｔ１Ｃ型のメモリセルであり、ノードＳＮ１、トランジスタＴＷ１、容量素子ＣＳ１を有する。ノードＳＮ１は保持ノードである。容量素子ＣＳ１は、ノードＳＮ１の電荷を保持するための保持容量である。トランジスタＴＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＴＷ１は配線ＢＬとノードＳＮ１との間の導通状態を制御する機能を有する。トランジスタＴＷ１のゲートは配線ＷＬと電気的に接続されている。

トランジスタＴＷ１をオフにすることで、ノードＳＮ１が電気的に浮遊状態となるので、メモリセル１５１はデータ保持状態となる。トランジスタＴＷ１がＯＳトランジスタであることにより、ノードＳＮ１からの電荷のリークが抑えられるため、メモリセル１５１で長時間データを保持することが可能である。

図３Ｂ、図３Ｃに示すように、書き込みトランジスタに、バックゲートを有するトランジスタＴＷ２、ＴＷ３を適用することができる。トランジスタＴＷ２、ＴＷ３もＯＳトランジスタである。

図３Ｂのメモリセル１５２では、トランジスタＴＷ２のバックゲートは、配線ＢＧＬと電気的に接続されている。配線ＢＧＬの電位によって、トランジスタＴＷ２のしきい値電圧を制御することができる。トランジスタＴＷ２のバックゲートとチャネル形成領域との間の絶縁層に電荷蓄積層を設けた場合、メモリセル１５２の作製時に、配線ＢＧＬを利用して、トランジスタＴＷ２の電荷蓄積層に電荷を注入する工程を行うこともできる。この工程を行った場合は、配線ＢＧＬの電位を制御せずに、トランジスタＴＷ２のバックゲートを電気的に浮遊状態にして、メモリセル１５２を動作させてもよい。

図３Ｃのメモリセル１５３では、トランジスタＴＷ３のバックゲートはゲートと電気的に接続されている。トランジスタＴＷ３をこのようなデバイス構造とすることで、オン電流を大きくすることができる。また、トランジスタＴＷ３のバックゲートは、ゲート、ソースまたはドレインの何れかに電気的に接続してもよい。

（２Ｔ）
図３Ｄのメモリセル１５４は２Ｔ型のメモリセルであり、配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬと電気的に接続されている。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、それぞれ行ドライバ１２１から信号が入力される。配線ＳＬには、列ドライバ１２２から信号が入力される。

メモリセル１５４は、ノードＳＮ１、容量素子ＣＳ１、およびトランジスタＴＷ１、ＴＲ１を有する。トランジスタＴＲ１は読み出しトランジスタであり、配線ＢＬと配線ＳＬとの間の導通状態を制御する。トランジスタＴＷ１のゲートは配線ＷＷＬと電気的に接続されている。容量素子ＣＳ１はノードＳＮ１と配線ＲＷＬとに電気的に接続されている。配線ＲＷＬには一定電位を入力してもよいし、メモリセル１５４の選択状態、および非選択状態に合わせて、配線ＲＷＬの電位を制御してもよい。

また、メモリセル１５４を用いる場合、図３Ｅに示すように、ビット線（配線ＢＬ）を書き込み用ビット線（配線ＷＢＬ）と、読み出しビット線（配線ＲＢＬ）とに分離することもできる。この場合、トランジスタＴＷ１は配線ＷＷＬとノードＳＮ１との間の導通状態を制御し、トランジスタＴＲ１は配線ＲＷＬと配線ＳＬとの間の導通状態を制御する。

メモリセル１５４において、トランジスタＴＷ１を、トランジスタＴＷ２またはトランジスタＴＷ３と置き換えてもよい。また、トランジスタＴＲ１をｎチャネル型トランジスタとしてもよい。

（３Ｔ）
図３Ｆのメモリセル１５５は３Ｔ型のメモリセルであり、配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ、ＣＮＬと電気的に接続されている。メモリセル１５５は、ノードＳＮ１、容量素子ＣＳ１、トランジスタＴＷ１、ＴＲ２、ＴＲ３を有する。容量素子ＣＳ１は、ノードＳＮ１と配線ＣＮＬとの間を容量結合している。配線ＣＮＬには固定電位を入力してもよいし、メモリセル１５５の選択状態、および非選択状態に合わせて、配線ＣＮＬの電位を制御してもよい。配線ＢＬと配線ＳＬとの間に、トランジスタＴＲ２とトランジスタＴＲ３は直列に電気的に接続されている。トランジスタＴＲ２のゲートはノードＳＮ１と電気的に接続され、トランジスタＴＲ３のゲートは配線ＲＷＬと電気的に接続されている。

また、メモリセル１５５を用いる場合、図３Ｇに示すように、ビット線（配線ＢＬ）を書き込み用ビット線（配線ＷＢＬ）と、読み出しビット線（配線ＲＢＬ）とに分離することもできる。この場合、トランジスタＴＷ１は配線ＷＷＬとノードＳＮ１との間の導通状態を制御し、トランジスタＴＲ２およびトランジスタＴＲ３は配線ＲＢＬと配線ＳＬとの間に直列に電気的に接続される。

メモリセル１５５において、トランジスタＴＷ１を、トランジスタＴＷ２またはトランジスタＴＷ３と置き換えてもよい。また、トランジスタＴＲ２、ＴＲ３をｐチャネル型トランジスタとしてもよい。

メモリセル１５４のトランジスタＴＲ１、並びにメモリセル１５５のトランジスタＴＲ２、ＴＲ３には、特段の制約はなく、例えば、シリコンウエハから形成されるＳｉトランジスタとすることができる。トランジスタＴＲ１−ＴＲ３をｎチャネル型トランジスタとする場合は、ＯＳトランジスタとしてもよい。

＜メモリセルの動作例＞
ここでは、代表的に、メモリセル１５５の駆動方法の一例を説明する。図４はメモリセル１５５の動作例を示すタイミングチャートである。図４において、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＮＬの低（Ｌ）レベルの電位は、ＶＳＳＭとしている。ＶＳＳＭは接地電位（ＧＮＤ）や、０Ｖとすればよい。配線ＷＷＬの高（Ｈ）レベルの電位はＶＤＤＨであり、配線ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＮＬの高（Ｈ）レベルの電位はＶＤＤＭである。ここでは、トランジスタＴＷ１のしきい値電圧がトランジスタＴＲ２、ＴＲ３よりも高いこととし、そのため、ＶＤＤＨはＶＤＤＭよりも高い。

期間Ｐ１、Ｐ３、Ｐ５はスタンバイ（Ｓｔｄｂｙ）期間である。期間Ｐ１、Ｐ３、Ｐ５では、配線ＲＷＬ、ＷＷＬ、ＣＮＬ、ＲＢＬ、ＳＬはＬレベルとされる。全ての行のメモリセル１５５は非選択状態である。ここでは、メモリセル１５５の記憶容量は１ビットとする。期間Ｐ１において、“１”を保持しているノードＳＮ１はＨレベルであり、“０”を保持しているノードＳＮ１はＬレベルである。

＜書き込み動作＞
期間Ｐ２は書き込み期間である。選択行の配線ＷＷＬをＨレベルにして、トランジスタＴＷ１をオンにする。メモリセル１５５に“１”を書き込む場合は、配線ＷＢＬをＨレベルにし、“０”を書き込む場合は、配線ＷＢＬをＬレベルにする。選択されたメモリセル１５５において、ノードＳＮ１の電位は、配線ＷＢＬの電位に応じて、ＶＤＤＭまたはＶＳＳＭとなる。

次に、配線ＷＷＬをＬレベルにして、トランジスタＴＷ１をオフにする。ノードＳＮ１は電気的に浮遊状態となり、メモリセル１５５は保持状態となる。なお、配線ＷＷＬとノードＳＮ１とが容量結合しているため、トランジスタＴＷ１がオフ状態となることで、ノードＳＮ１の電位は若干低下する。配線ＷＢＬをＬレベルにすることで、書き込み動作が終了する。ノードＳＮ１を浮遊状態にしてから、配線ＷＢＬをＬレベルにすることで、ノードＳＮ１の電位の変動を抑えることができる。

＜読み出し動作＞
期間Ｐ４は読み出し期間である。まず、配線ＲＢＬをプリチャージして、Ｈレベルにする。次に、非選択行の配線ＲＷＬはＬレベルのままとし、選択行の配線ＲＷＬをＨレベルにする。選択されたメモリセル１５５のトランジスタＴＲ３はオンとなる。ノードＳＮ１が“０”を保持している場合は、トランジスタＴＲ２がオフであるので、配線ＲＢＬはＨレベルのままである。ノードＳＮ１が“１”を保持している場合は、トランジスタＴＲ２がオンとなるので、配線ＲＢＬの電位は低下する。配線ＲＷＬをＬレベルにして、トランジスタＴＲ３をオフにすることで、読み出し動作が終了する。列ドライバ１２２は、期間Ｐ４の配線ＲＢＬの電位に基づいて、メモリセル１５５から読み出したデータが“０”か“１”を決定する。

＜＜メモリ１０４の記憶領域＞＞
図５を参照して、メモリ１０４の記憶領域の構成を説明する。図５Ａに、メモリ１０４の記憶領域の構成例を示す。メモリ１０４は、ユーザデータ領域１３０、ファームウエア領域１３１、ＥＣＣ管理領域１３２を有する。

ユーザデータ領域１３０は、ホスト装置１１０がアクセス可能なデータ領域である。ユーザデータ領域１３０には、ホスト装置１１０の書き込みアクセスによってデータが書き込まれる。ユーザデータ領域１３０が記憶しているデータは、ホスト装置１１０の読み出しアクセスにより、読み出される。

図５Ｂにユーザデータ領域１３０の構造を模式的に示す。ユーザデータ領域１３０は、ブロックと呼ばれる基本単位で複数に分割されている。ホスト装置１１０は、ブロック単位でユーザデータ領域１３０にアクセスする。ここでは、ユーザデータ領域１３０のブロックを「ブロックＵＢ」と呼ぶこととする。例えば、図５Ｂに示すユーザデータ領域１３０は、複数のブロックＵＢ（ＵＢ［１］−ＵＢ［Ｋ］、Ｋは２以上の整数）で構成されている。１のブロックＵＢの長さは、数十ビット乃至数千ビットとすることができる。

ファームウエア領域１３１は、ファームウエアを保存するための記憶領域である。ファームウエアは、プロセッサ１０２がメモリシステム１００を制御する方法を定義するプログラムである。ホスト装置１１０のアクセス要求を処理するため、プロセッサ１０２は、ファームウエア領域１３１に記憶されたファームウエアに従い、メモリシステム１００全体の動作を制御する。

ＥＣＣ管理領域１３２は、ＥＣＣ管理テーブル１３５（図５Ｃ）として用いられる。ＥＣＣ管理テーブル１３５には、ブロックＵＢ［１］―ＵＢ［Ｋ］のアクセス履歴に関する情報が格納される。別言すると、ＥＣＣ管理テーブル１３５には、エラー検出訂正の要否を判定するための情報が、ブロックＵＢ［１］―ＵＢ［Ｋ］と関連付けされて、格納されている。

図５ＣにＥＣＣ管理テーブル１３５の一例を示す。ＥＣＣ管理テーブル１３５は、ブロックＵＢごとに１ビットの情報を格納している。“０”は、電源がオンになってからのアクセス回数が０であることを示しており、また、エラー検出訂正が必要であることを示す。“１”は、電源がオンになってからのアクセス回数が１以上であることを示しており、また、エラー検出訂正が必要ないことを示している。

なお、ＥＣＣ管理テーブル１３５では、ブロックＵＢごとに１ビットのブロックを割り当てているが、２ビット以上のブロックを割り当てることもできる。ＥＣＣ管理テーブル１３５のビット長が小さいほど、ユーザデータ領域１３０を大きくできるので、好ましい。

メモリセル１２５は、保持ノードの充放電によってデータを記憶するため、原理的に劣化しない。そのため、メモリ１０４は、フラッシュメモリよりも劣化に起因するエラーが発生しにくい。また、書き込みトランジスタにＯＳトランジスタが用いられているため、メモリセル１２５はソフトエラー耐性が高い。よって、メモリシステム１００において、読み出しアクセス毎にエラー訂正することの必要性は低い。他方、メモリ１０４であっても、素子の電気特性のばらつき等の影響で、保持時間が長期化することによってエラー発生率が高くなる可能性がある。そのため、エラー訂正は、メモリ１０４の保持特性および信頼性の向上に非常に有効である。

そこで、本実施の形態では、ＥＣＣ管理テーブル１３５を利用して、ＥＣＣ回路１０５によるエラー訂正の要否を決定できるように、メモリシステム１００を構成することで、信頼性と実行速度とを両立する、または信頼性と電力低減とを両立する。以下に、メモリシステム１００の動作例を示すことで、このことを説明する。

＜＜メモリシステムの動作例＞＞
図６−図１０Ｂを参照して、メモリシステム１００の動作例について説明する。各フローチャートに示される動作は、ファームウエア領域１３１に記憶されているファームウエアによって定義されている。プロセッサ１０２がファームウエアを実行することで、定義されている処理が実行されるように、メモリシステム１００の各回路が動作する。

＜電源オン＞
図６は、電源をオンにした際のメモリシステム１００の動作例を示すフローチャートである。電源がオンになると、プロセッサ１０２は、メモリ１０４にアクセスして、ＥＣＣ管理テーブル１３５の全てのビットを“０”に初期化する（ステップＳ１１）。

＜書き込みアクセス＞
図７は、ホスト装置１１０の書き込みアクセスに対するメモリシステム１００の動作例を示すフローチャートである。ここでは、ホスト装置１１０から送信された書き込みデータをデータＷＤＡと呼ぶことする。書き込み要求があると、プロセッサ１０２は、ＥＣＣ回路１０５において、データＷＤＡの冗長ビットを計算させる（ステップＳ２１）。次に、プロセッサ１０２は、メモリ１０４を制御して、ユーザデータ領域１３０およびＥＣＣ管理テーブル１３５を更新する。ユーザデータ領域１３０に、データＷＤＡおよびステップＳ２１で得られた冗長ビットを書き込む（ステップＳ２２）。ステップＳ２２でデータを書きこんだブロックＵＢに対応するＥＣＣ管理テーブル１３５のビットを“１”にする（ステップＳ２３）。最後に、プロセッサ１０２は、Ｉ／Ｆ１０１を介して書き込み完了信号をホスト装置１１０に送信する（ステップＳ２４）。

＜読み出しアクセス＞
図８は、ホスト装置１１０の読み出しアクセスに対するメモリシステム１００の動作例を示すフローチャートである。ホスト装置１１０は、読み出し要求信号、アドレスをＩ／Ｆ１０１に送信する。読み出し要求信号を受信すると、プロセッサ１０２は、メモリ１０４を制御し、ホスト装置１１０から送信されたアドレスが指定するブロックＵＢ［ｒ］からデータを読み出し（ステップＳ３１）、ＥＣＣ管理テーブル１３５から、ブロックＵＢ［ｒ］に対応するビットを読み出す（ステップＳ３２）。なお、ｒは１以上Ｋ以下の整数である。

次に、ステップＳ３２で読み出したビットの値が“０”か“１”であるかを判定する（ステップＳ３３）。ビットの値が“１”であれば、ステップＳ３２で読み出したデータをＩ／Ｆ１０１を介してホスト装置１１０に送信し（ステップＳ３７）、動作を完了する。

ビットの値が“１”でなければ、ＥＣＣ回路１０５で、読み出したデータに対してエラー検出訂正がされる（ステップＳ３４）。次に、プロセッサ１０２は、メモリ１０４を制御し、ユーザデータ領域１３０およびＥＣＣ管理テーブル１３５を更新する。ステップＳ３４でエラー訂正されたデータがブロックＵＢ［ｒ］に書き戻される（ステップＳ３５）。ブロックＵＢ［ｒ］に対応するＥＣＣ管理テーブル１３５のビットを“１”にする（ステップＳ３６）。最後に、エラー訂正されたデータをホスト装置１１０に送信し（ステップＳ３７）、動作を終了する。

つまり、同じブロックＵＢ［ｒ］への２回目以降の読み出しアクセスでは、エラー検出訂正のための一連の処理（ステップＳ３４−Ｓ３６）が省略される。

ステップＳ３４において、読み出しデータにエラーが検出されない場合は、ステップＳ３５では、読み出したデータをブロックＵＢ［ｒ］に書き戻される。つまり、ステップＳ３５、Ｓ３６を実行することで、アクセスされたブロックＵＢ［ｒ］がリフレッシュされることとなり、データ保持の信頼性が強化される。

なお、メモリ１０４は劣化によるエラーが発生しにくいことから、ステップＳ３４でエラーが検出されない場合、ステップＳ３５を実行せずに、ステップＳ３６を実行してもよい。これにより、アクセス時間の短縮、および消費電力の削減になる。そのため、メモリシステム１００が省電力モードであるときや、バッテリで駆動されているときは、このようにメモリシステム１００を動作させてもよい。

図１０Ａに、読み出しアクセスに対するメモリシステム１００の動作例を模式的に示し、図１０Ｂに、比較例として、フラッシュメモリの動作例を模式的に示す。図１０Ａ、図１０Ｂには、ブロックＵＢ［１］−ＵＢ［５］に対する読み出しアクセスに対する、メモリシステム１００およびフラッシュメモリの動作を模式的に示している。

フラッシュメモリでは、ブロックＵＢ［１］−ＵＢ［５］は読み出しアクセスされる毎に、エラー検出訂正（ＥＣＣ）が行われる（図１０Ｂ）。これに対して、メモリシステム１００では、ブロックＵＢ［１］−ＵＢ［５］への最初の読み出しアクセスに対して、ＥＣＣが行われ、２回目以降の読み出しアクセスでは、ＥＣＣは行われない（図１０Ａ）。図１０Ａ、図１０Ｂは、本実施の形態によって、メモリシステムのアクセス速度の向上と、消費電力の低減が可能であることを示している。

＜電源オフ＞
図９は、メモリシステム１００の電源をオフにする際のプロセッサ１０２の動作例を示すフローチャートである。メモリシステム１００では、電源をオフする前に、ＥＣＣ管理テーブル１３５を利用して、１回もアクセスされなかったユーザデータ領域１３０のブロックＵＢを見つけ、見つけたブロックＵＢに対して、ＥＣＣ回路１０５でエラー検出訂正が行われる。これにより、メモリシステム１００のデータ保持の信頼性が強化される。

電源をオフする前に、プロセッサ１０２は、ＥＣＣ管理テーブル１３５を検索し、ビットの値が“０”であるブロックＵＢ［ｘ］を見つける（ステップＳ４１、Ｓ４２）。該当するブロックＵＢ［ｘ］が見つからない場合は、動作を完了する。しかる後、メモリシステム１００の電源がオフになる。なお、ｘは１以上Ｋ以下の整数である。

該当するブロックＵＢ［ｘ］が見つかった場合、読み出しアクセス時のエラー検出訂正処理（図８のステップＳ３４−Ｓ３６）と同様の処理が実行される。つまり、ブロックＵＢ［ｘ］からデータを読み出し（ステップＳ４３）、読み出しデータに対してエラー検出訂正を行う（ステップＳ４４）。エラー訂正されたデータをブロックＵＢ［ｘ］に書き戻す（ステップＳ４５）。ブロックＵＢ［ｘ］に対応するＥＣＣ管理テーブル１３５のビットを“１”にする（ステップＳ４６）。ＥＣＣ管理テーブル１３５の全てのビットを“１”にするまで、ステップＳ４２−Ｓ４６が繰り返される。

また、メモリシステム１００においては、ＥＣＣ管理領域１３２を構成する各メモリセル１２５は、ユーザデータ領域１３０を構成するメモリセル１２５のリークモニタ回路の機能を持つこととなる。例えば、ＥＣＣ管理テーブル１３５のブロックＵＢ［１］用のビットに“１”が書き込まれてから長時間経つと、このビットを構成するメモリセル１２５から蓄積電荷がリークして、ビットの値が“０”となる場合がある。これは、ブロックＵＢ［１］で保持しているデータにエラーが発生している可能性を示している。この場合、ブロックＵＢ［１］に読み出しアクセスがあれば、ＥＣＣ管理テーブル１３５の該当するビットの値が“０”であるので、ブロックＵＢ［１］のデータに対してエラー検出訂正が実行されるので、読み出しデータの信頼性は確保される。

例えば、容量素子ＣＳ１からリークする電荷量が、ＥＣＣ管理領域１３２を構成するメモリセル１２５のほうがユーザデータ領域１３０を構成するメモリセル１２５よりも多くなるように、前者と後者のメモリセル１２５とで素子構造を変えてもよい。このようにすることで、ユーザデータ領域１３０に記憶されているデータが失われる前に、エラー検出訂正を確実に行うことができるため、データ保持の信頼性が強化される。

上掲した通り、本実施の形態では、エラー訂正のタイミング、およびその頻度を適切化が可能となり、その結果で、データ保持の信頼性を確保しつつ、アクセス速度の向上、および消費電力の低減が可能となる。

〔実施の形態２〕
本実施の形態では、メモリシステム１００の応用例について説明する。メモリシステム１００は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のストレージ装置に適用できる。または、メモリシステム１００は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１１に、リムーバブル記憶装置の幾つかの構成例を模式的に示す。

図１１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。基板１１０４には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５には、メモリ１０４が組み込まれている。コントローラチップ１１０６は、プロセッサ１０２、ワークメモリ１０３、ＥＣＣ回路１０５等が組み込まれている。ＵＳＢコネクタ１１０３がＩ／Ｆ１０１を構成する。

図１１ＢはＳＤカードの外観の模式図であり、図１１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。コネクタ１１１２がＩ／Ｆ１０１を構成する。基板１１１３は筐体１１１１に収納されている。基板１１１３には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。メモリチップ１１１４には、メモリ１０４が組み込まれている。コントローラチップ１１１５には、プロセッサ１０２、ワークメモリ１０３、ＥＣＣ回路１０５等が組み込まれている。

基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置１１０とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。

図１１ＤはＳＳＤの外観の模式図であり、図１１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。コネクタ１１５２がＩ／Ｆ１０１を構成する。基板１１５３は筐体１１５１に収納されている。基板１１５３には、メモリシステム１００を構成する回路が設けられている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５４には、メモリ１０４が組み込まれている。基板１１５３の裏面側にもメモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５５にはワークメモリ１０３が組み込まれている。例えば、メモリチップ１１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ１０２、ＥＣＣ回路１０５等が組み込まれている。コントローラチップ１１５６にも、ワークメモリ１０３として機能するメモリを設けてもよい。

〔実施の形態３〕
本実施の形態では、ホスト装置１１０とメモリシステム１００とを組み合わせた情報処理システムについて説明する。

図１２は、情報処理システムの構成例を示すブロック図である。情報処理システム１５００は、メモリシステム１５０１およびホスト装置１５０２を有する。

メモリシステム１５０１は、実施の形態１のメモリシステム１００を適用することができる。メモリシステム１５０１は、例えば、ホスト装置１５０２のストレージ装置として用いられており、プログラム、映像データ、音響データ等の各種のデータを記憶する。

ホスト装置１５０２は、ロジック部１５１０、表示装置１５２１、および入力装置１５２２を備える。

ロジック部１５１０は、ホスト装置１５０２全体を制御する機能を有する。ロジック部１５１０は、プロセッサ１５１１、メモリ部１５１２、Ｉ／Ｆ１５１３、およびバス１５１４を有する。バス１５１４により、プロセッサ１５１１、メモリ部１５１２およびＩ／Ｆ１５１３が相互に接続されている。プロセッサ１５１１は、演算装置および制御装置として機能し、ファームウエア等のプログラムに従って、ホスト装置１５０２内の各種装置の動作全般を制御する。プロセッサ１５１１には、ＣＰＵやマイクロプロセッサ（ＭＰＵ）等を用いることができる。メモリ部１５１２は、プロセッサ１５１１が実行するプログラムや、プロセッサ１５１１で処理したデータ等を記憶する。

ロジック部１５１０は、Ｉ／Ｆ１５１３を介して、表示装置１５２１、入力装置１５２２、およびメモリシステム１５０１との通信を行う。例えば、入力装置１５２２からの入力信号は、Ｉ／Ｆ１５１３およびバス１５１４を経てロジック部１５１０に伝送される。

表示装置１５２１は出力装置として設けられており、情報処理システム１５００の表示部を構成する。また、ホスト装置１５０２は、表示装置１５２１の他に、スピーカ、プリンタ等の他の出力装置を備えていてもよい。または、ホスト装置１５０２は、表示装置１５２１を有さなくてもよい。

入力装置１５２２は、ロジック部１５１０にデータを入力するための装置である。使用者は入力装置１５２２を操作することにより、情報処理システム１５００を操作することができる。入力装置１５２２には、様々なヒューマンインターフェースを用いることができ、複数の入力装置１５２２を情報処理システム１５００に設けることができる。

入力装置１５２２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像システム）等がある。その他、音声、視線、ジェスチャ等を検出する装置をホスト装置１５０２に組み込んで、これらにより情報処理システム１５００を操作するようにしてもよい。例えば、入力装置１５２２としてタッチセンサを設ける場合、このタッチセンサを表示装置１５２１に組み込んでもよい。

情報処理システム１５００は、メモリシステム１５０１およびホスト装置１５０２が１つの筐体に収められている態様であってもよいし、有線または無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウスおよびモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、およびテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、および録画用記憶装置を備える監視システム等がある。

図１３に、情報処理システム１５００の具体例として、いくつかの電子機器を模式的に示す。図１３に示す情報処理システムの筐体にメモリシステム１５０１が内蔵されている。

図１３Ａに示す携帯型ゲーム機１７００は、筐体１７０１、筐体１７０２、表示部１７０３、表示部１７０４、マイクロフォン１７０５、スピーカ１７０６、および操作ボタン１７０７等を有する。

図１３Ｂに示すビデオカメラ１７１０は、筐体１７１１、筐体１７１２、表示部１７１３、操作ボタン１７１４、レンズ１７１５、および接続部１７１６等を有する。操作ボタン１７１４およびレンズ１７１５は筐体１７１１に設けられており、表示部１７１３は筐体１７１２に設けられている。そして、筐体１７１１と筐体１７１２とは、接続部１７１６により接続されており、筐体１７１１と筐体１７１２の間の角度は、接続部１７１６により可動となっている。表示部１７１３の画面の切り換えを、接続部１７１６における筐体１７１１と筐体１７１２との間の角度に従って行う構成としてもよい。

図１３Ｃに示すタブレット型情報端末１７２０は、筐体１７２１に組み込まれた表示部１７２２、操作ボタン１７２３、スピーカ１７２４を有する。

図１３Ｄに示す情報端末１７３０は、筐体１７３１、筐体１７３２、表示部１７３３、表示部１７３４、接続部１７３５、および操作ボタン１７３６等を有する。情報端末１７３０は２つ折りが可能になっている。

図１３Ｅに示すスマートフォン１７４０は、筐体１７４１、操作ボタン１７４２、マイクロフォン１７４３、表示部１７４４、スピーカ１７４５、およびカメラ用レンズ１７４６等を有する。筐体１７４１には、撮像装置が組み込まれている。表示部１７４４と同一面上にカメラ用レンズ１７４６を備えているため、テレビ電話が可能である。例えば、表示部１７４４にはタッチセンサ機能付きの液晶表示装置が適用されている。

図１３Ｆに示すノート型ＰＣ１７５０は、筐体１７５１、表示部１７５２、キーボード１７５３、およびポインティングデバイス１７５４等を有する。

情報処理システム１５００において、表示装置１５２１を構成する表示パネルの基板を可撓性基板（例えば、樹脂フィルム）とすることで、表示装置１５２１を曲げることが可能となる。これにより、情報処理システム１５００を折り畳んだ状態や、曲げた状態で使用することができる。図１４に、そのような形態の情報処理システム１５００の具体例として、幾つかの情報端末を模式的に示す。

図１４Ａ−図１４Ｃに示す情報端末１８００は、表示部１８０１、およびこれを支持する筐体１８０２を有する。情報端末１８００の側面および上面に情報を表示できるように、表示部１８０１は曲げられた状態で筐体１８０２に支持されている。表示部１８０１には、タッチセンサが組み込まれており、入出力装置として機能する。使用者が表示部１８０１に触れる領域によって、情報端末１８００の操作を異ならせるようにすることができる。例えば、情報端末１８００の側面、上面、および前面のタッチ操作によって、情報端末１８００に異なる処理を実行させればよい。

図１４Ｄ、図１４Ｅに示す情報端末１８１０は、表示部１８１１、表示部１８１２、ベルト状の筐体１８１３を有する。筐体１８１３は表示部１８１１、１８１２を支持している。筐体１８１３は可撓性であるため、使用者は腕等に装着した状態で情報端末１８１０を使用することができる。

図１４Ｆ、図１４Ｇに示す情報端末１８２０は、表示部１８２１、筐体１８２２および筐体１８２３を有する。表示部１８２１および筐体１８２２は可撓性を有する。そのため、情報端末１８２０は、筐体１８２２で二つに折り畳むことができる。

〔実施の形態４〕
本実施の形態では、ＯＳトランジスタ、およびＯＳトランジスタを有する半導体装置について説明する。

＜＜ＯＳトランジスタの構成例１＞＞
図１５にＯＳトランジスタの構成の一例を示す。図１５ＡはＯＳトランジスタの構成の一例を示す上面図である。図１５Ｂは、ｙ１−ｙ２線断面図であり、図１５Ｃはｘ１−ｘ２線断面図であり、図１５Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と呼び、ｘ１−ｘ２線方向をチャネル幅方向と呼ぶ場合がある。なお、デバイス構造を明確にするため、図１５Ａでは、一部の構成要素が省略されている。

ＯＳトランジスタ８００は絶縁表面に形成される。ここでは、絶縁層８２１上に形成されている。絶縁層８２１は基板８２０表面に形成されている。絶縁層８２１は、ＯＳトランジスタ８００の下地層の機能を有する。ＯＳトランジスタ８００は絶縁層８２５に覆われている。なお、絶縁層８２１および絶縁層８２５をＯＳトランジスタ８００の構成要素とみなすこともできる。ＯＳトランジスタ８００は、絶縁層８２２、絶縁層８２３、絶縁層８２４、絶縁層８２５、金属酸化物層８４１−８４３、導電層８５０、導電層８５１、導電層８５２および導電層８５３を有する。金属酸化物層８４１−８４３のうち、金属酸化物層８４２に主にチャネルが形成される。ここでは、便宜上、金属酸化物層８４１−８４３をまとめて半導体領域８４０と呼称する。

導電層８５０はゲート電極として機能し、導電層８５３はバックゲート電極として機能する。導電層８５１、８５２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層８２１は、基板８２０と導電層８５３を電気的に分離する機能を有する。絶縁層８２４はゲート絶縁層を構成し、絶縁層８２３はバックチャネル側のゲート絶縁層を構成する。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一のトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一のトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

特に、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体領域の形状が既知という仮定が必要である。したがって、半導体領域の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体領域とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

図１５Ｂ、図１５Ｃに示すように、半導体領域８４０は、金属酸化物層８４１、金属酸化物層８４２、金属酸化物層８４３の順に積層している部分を有する。絶縁層８２４はこの積層部分を覆っている領域を含む。導電層８５０は絶縁層８２３を介して積層部分と重なる。導電層８５１および導電層８５２は、金属酸化物層８４１および金属酸化物層８４３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。金属酸化物層８４１、８４２および導電層８５１、８５２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。

金属酸化物層８４３は、金属酸化物層８４１、８４２、および導電層８５１、８５２を覆うように形成されている。絶縁層８２４は金属酸化物層８４３を覆っている。ここでは、金属酸化物層８４３と絶縁層８２４は同じマスクを用いてエッチングされている。

絶縁層８２４を介して、金属酸化物層８４１−８４３の積層部分のチャネル幅方向を取り囲むように、導電層８５０が形成されている（図１５Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ８００において、ゲート電界とは、導電層８５０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、金属酸化物層８４１−８４３の積層部分全体を電気的に取り囲むことができるので、金属酸化物層８４２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ８００は高いオン電流を有することができる。

本明細書等では、ゲート電極層の電界で半導体領域が囲まれるようなトランジスタの構造を、「ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造」と呼ぶ。ｓ−ｃｈａｎｎｅｌ構造であることで、ＯＳトランジスタ８００の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。ｓ−ｃｈａｎｎｅｌ構造は高いオン電流が得られるため、ＬＳＩなど微細化されたトランジスタが要求される半導体装置に適した構造といえ、また、動作周波数が高いトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高い周波数で動作させることができる。

ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上かつ１μｍ未満、さらに好ましくは１０ｎｍ以上かつ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ３０ｎｍ未満の領域を有する。例えば、ＯＳトランジスタは、チャネル幅が好ましくは１０ｎｍ以上かつ１μｍ未満、さらに好ましくは１０ｎｍ以上かつ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ３０ｎｍ未満の領域を有する。

＜導電層＞
導電層８５０−８５３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

ＯＳトランジスタ８０１の導電層８５１および導電層８５２は、金属酸化物層８４１と金属酸化物層８４２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層８５１および導電層８５２は、金属酸化物層８４１および金属酸化物層８４２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物層８４１、８４２、導電層８５１、８５２を作製することができる。金属酸化物層８４１、８４２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物層８４１と金属酸化物層８４２の積層を形成する。次に、ハードマスクをエッチングして、導電層８５１および導電層８５２を形成する。

＜金属酸化物層＞
金属酸化物層８４２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物層８４２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物層８４２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。その他の元素Ｍに適用可能な元素としては、ホウ素Ｂ、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物層８４２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

なお、金属酸化物層８４２は、インジウムを含む酸化物半導体に限定されない。金属酸化物層８４２は、、インジウムを含まず亜鉛、ガリウム、およびスズのうちの少なくとも１を含む酸化物半導体（例えば、亜鉛スズ酸化物、ガリウムスズ酸化物など）などであっても構わない。金属酸化物層８４２は、例えば、エネルギーギャップが大きい酸化物を用いる。金属酸化物層８４２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域８４０は、実施の形態５で説明されるＣＡＡＣ−ＯＳで形成されていることが好ましい。半導体領域８４０において、少なくとも、金属酸化物層８４２はＣＡＡＣ−ＯＳで形成されていることが好ましい。

なお、半導体領域８４０を構成する酸化物半導体をスパッタリング法で成膜する場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上４２０℃以下とすることで、ＣＡＡＣ−ＯＳを形成することができる。

金属酸化物層８４１、８４３は、金属酸化物層８４２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物である。金属酸化物層８４２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物層８４１および金属酸化物層８４３が構成されるため、金属酸化物層８４１と金属酸化物層８４２との界面、および金属酸化物層８４２と金属酸化物層８４３との界面において、界面準位が形成されにくい。

なお、金属酸化物層８４１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物層８４１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、金属酸化物層８４２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物層８４２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物層８４２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、金属酸化物層８４３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくは、Ｉｎは５０ａｔｏｍｉｃ％未満、Ｍは５０ａｔｏｍｉｃ％よりも高くすることが好ましく、Ｉｎは２５ａｔｏｍｉｃ％未満、Ｍは７５ａｔｏｍｉｃ％よりも高くすることが、さらに好ましい。

なお、金属酸化物層８４３は、金属酸化物層８４１と同種の酸化物を用いても構わない。ただし、金属酸化物層８４１および金属酸化物層８４３の一方、あるいは双方がインジウムを含まなくても構わない場合がある。例えば、金属酸化物層８４１および金属酸化物層８４３の少なくとも一方が酸化ガリウムであっても構わない。

金属酸化物層８４１、８４３は酸化物半導体層であってもよい。金属酸化物層８４１、８４３は、金属酸化物層８４２よりも電気伝導率が小さい酸化物半導体であることが好ましく、絶縁体であってもよい。金属酸化物層８４１、８４３の電気伝導率を金属酸化物層８４２よりも小さくすることで、半導体領域８４０において、ドレイン電流は主として金属酸化物層８４２を流れ、金属酸化物層８４１、８４３には殆ど流れない。つまり、金属酸化物層８４１によって、チャネル形成領域を絶縁層８２３から離間し、金属酸化物層８４３によって、チャネル形成領域を絶縁層８２４から離間することができる。つまり、半導体領域８４０において、チャネルは金属酸化物層８４２に形成されこととなり、埋め込みチャネルを形成することができる。

（エネルギーバンド構造）
図１６を参照して、金属酸化物層８４１、金属酸化物層８４２、および金属酸化物層８４３の積層により構成される半導体領域８４０の機能およびその効果について、説明する。図１６Ａは、図１５Ｂの部分拡大図であり、ＯＳトランジスタ８００の活性層（チャネル部分）を拡大した図である。図１６ＢはＯＳトランジスタ８００のチャネル形成領域のエネルギーバンド構造であり、図１６Ａの点線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。

図１６Ｂの、Ｅｃ８２３、Ｅｃ８４１、Ｅｃ８４２、Ｅｃ８４３、Ｅｃ８２４は、それぞれ、絶縁層８２３、金属酸化物層８４１、金属酸化物層８４２、金属酸化物層８４３、絶縁層８２４の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁層８２３と絶縁層８２４は絶縁体であるため、Ｅｃ８２３とＥｃ８２４は、Ｅｃ８４１、Ｅｃ８４２、およびＥｃ８４３よりも真空準位に近い（電子親和力が小さい）。

金属酸化物層８４２には、金属酸化物層８４１および金属酸化物層８４３よりも電子親和力の大きい酸化物が用いられる。例えば、金属酸化物層８４２として、金属酸化物層８４１および金属酸化物層８４３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層８４３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、金属酸化物層８４１、金属酸化物層８４２、金属酸化物層８４３のうち、電子親和力の大きい金属酸化物層８４２にチャネルが形成される。

ここで、金属酸化物層８４１と金属酸化物層８４２との間には、金属酸化物層８４１と金属酸化物層８４２との混合領域を有する場合がある。また、金属酸化物層８４２と金属酸化物層８４３との間には、金属酸化物層８４２と金属酸化物層８４３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物層８４１、金属酸化物層８４２および金属酸化物層８４３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、金属酸化物層８４１中および金属酸化物層８４３中ではなく、金属酸化物層８４２中を主として移動する。上述したように、金属酸化物層８４１および金属酸化物層８４２の界面における界面準位密度、金属酸化物層８４２と金属酸化物層８４３との界面における界面準位密度を低くすることによって、金属酸化物層８４２中で電子の移動が阻害されることが少なく、ＯＳトランジスタ８００のオン電流を高くすることができる。

図１６Ｂは、半導体領域８４０において、金属酸化物層８４２がウェル（井戸）となり、チャネルが金属酸化物層８４２に形成されることを示している。なお半導体領域８４０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができ、また、このようなエネルギーバンド構造のチャネルを埋め込みチャネルということもできる。

電子の移動を阻害する要因を低減するほど、トランジスタのオン電流を高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネル形成領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

ＯＳトランジスタ８００のオン電流を高くするためには、例えば、金属酸化物層８４２の上面または下面（被形成面、ここでは金属酸化物層８４２の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。

例えば、金属酸化物層８４２が酸素欠損（Ｖ_Ｏとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、ＯＳトランジスタ８００のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層８４２中の酸素欠損を低減することでＯＳトランジスタ８００のオン電流を高くすることができる場合がある。

例えば、金属酸化物層８４２のある深さにおいて、または、金属酸化物層８４２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

金属酸化物層８４２の酸素欠損を低減する方法には、例えば、絶縁層８２３に含まれる過剰酸素を、金属酸化物層８４１を介して金属酸化物層８４２まで移動させる方法などがある。この場合、金属酸化物層８４１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。例えば、絶縁層８２５を形成した後、１５０℃以上６００℃未満の熱処理を行うことで、半導体領域８４０に接する絶縁層（例えば、絶縁層８２３）に含まれている酸素を拡散させて、金属酸化物層８４２まで移動させることで、金属酸化物層８４２に存在する酸素欠損の酸素を補填することができる。金属酸化物層８４２の局在準位密度が低減されるため、優れた電気特性を有するＯＳトランジスタ８００を作製することができる。また、経時変化やストレス試験による電気特性の変動の少ない、信頼性の高いＯＳトランジスタ８００を作製することができる。この熱処理温度は、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下とすることができる。

ＯＳトランジスタ８００がＳ−ｃｈａｎｎｅｌ構造である場合、金属酸化物層８４２の全体にチャネルが形成される。したがって、金属酸化物層８４２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物層８４２が厚いほど、ＯＳトランジスタ８００のオン電流を高くすることができる。

また、ＯＳトランジスタ８００のオン電流を高くするためには、金属酸化物層８４３の厚さは小さいほど好ましい。金属酸化物層８４３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物層８４３は、チャネルの形成される金属酸化物層８４２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物層８４３は、ある程度の厚さを有することが好ましい。金属酸化物層８４３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物層８４３は、絶縁層８２３、８２４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、ＯＳトランジスタ８００の信頼性を高くするためには、金属酸化物層８４１は厚く、金属酸化物層８４３は薄いことが好ましい。金属酸化物層８４１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物層８４１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物層８４１との界面からチャネルの形成される金属酸化物層８４２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物層８４１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

ＯＳトランジスタ８００に安定した電気特性を付与するには、半導体領域８４０中の不純物濃度を低減し、金属酸化物層８４２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体のキャリア密度は、８×１０^１１／ｃｍ^３未満であり、１×１０^１１／ｃｍ^３未満が好ましく、１×１０^１０／ｃｍ^３未満が好ましい。または、実質的に真性または真性な酸化物半導体のキャリア密度は、１×１０^−９／ｃｍ^３以上とすることができる。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、金属酸化物層８４１、金属酸化物層８４２および金属酸化物層８４３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

例えば、金属酸化物層８４２と金属酸化物層８４１との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることがより好ましい。また、金属酸化物層８４２と金属酸化物層８４３との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。

また、金属酸化物層８４２の水素濃度を低減するために、金属酸化物層８４１および金属酸化物層８４３の水素濃度を低減すると好ましい。金属酸化物層８４１および金属酸化物層８４３は、水素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下の領域を有する。水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。

金属酸化物層８４２の窒素濃度を低減するために、金属酸化物層８４１および金属酸化物層８４３の窒素濃度を低減すると好ましい。金属酸化物層８４１および金属酸化物層８４３は、窒素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。窒素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図１５は、半導体領域８４０が３層の例であるが、これに限定されない。例えば、金属酸化物層８４１または金属酸化物層８４３が無い２層構造としてもよい。または、金属酸化物層８４１の上もしくは下、または金属酸化物層８４３上もしくは下に、金属酸化物層８４１―８４３と同様の半導体層を設けて、４層構造とすることも可能である。または、金属酸化物層８４１の上、金属酸化物層８４１の下、金属酸化物層８４３の上、金属酸化物層８４３の下のいずれか二箇所以上に、金属酸化物層８４１―８４３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

ＯＳトランジスタ８００をバックゲート電極の無いトランジスタにする場合、導電層８５３および絶縁層８２２を設けず、絶縁層８２１上に絶縁層８２３を形成すればよい。

＜絶縁層＞
絶縁層８２１−８２５は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。

絶縁層８２３、８２４は半導体領域８４０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層８２３、８２４から脱離した酸素は酸化物半導体である半導体領域８４０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、昇温脱離ガス（ＴＤＳ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁層８２１、８２５は、絶縁層８２３、８２４に含まれる酸素が減少することを防ぐパッシベーション機能を有することが好ましい。または、絶縁層８２１、および絶縁層８２５は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。このような機能を持つ絶縁層８２１および絶縁層８２５を設けることで、半導体領域８４０から外部への酸素の拡散と、外部から半導体領域８４０への水素、水等の入り込みを防ぐことができる。このような機能を持たせるため、絶縁層８２１および絶縁層８２５には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁層を少なくとも１層設ければよい。

＜電荷捕獲層＞
Ｓｉトランジスタでは、チャネルドーピングによってしきい値電圧を容易に制御することができる。これに対して、ＯＳトランジスタは、チャネルドーピングでは、しきい値電圧を効果的に変化させることが困難である。ＯＳトランジスタでは、電荷捕獲層に電子を注入することで、しきい値電圧を変動させることが可能である。例えば、電荷捕獲層への電子の注入はトンネル効果を利用すればよい。導電層８５３に正の電圧を印加することによって、トンネル電子を電荷捕獲層に注入する。

ＯＳトランジスタ８００においては、絶縁層８２３に電荷捕獲層を設けることができる。例えば、電荷捕獲層としては、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等からなる絶縁層が挙げられる。例えば、絶縁層８２３を、酸化シリコン層、酸化ハフニウム層、および酸化シリコン層の３層構造とすればよい。

＜基板＞
基板８２０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。

基板８２０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板８２０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板８２０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板８２０が伸縮性を有してもよい。また、基板８２０は、折り曲げや引っ張りをやめると元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板８２０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板８２０を薄くすると、半導体装置を軽量化することができる。また、基板８２０を薄くすることで、ガラスのような素材であっても、伸縮性を有する場合や、折り曲げや引っ張りをやめると元の形状に戻る性質を有する場合がある。そのため、落下などによって基板８２０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板８２０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。

＜＜ＯＳトランジスタの構成例２＞＞
導電層８５０をマスクにして、金属酸化物層８４３及び絶縁層８２４をエッチングしてもよい。そのような工程を経たＯＳトランジスタの構成例を図１７Ａに示す。図１７ＡのＯＳトランジスタ８０１では、金属酸化物層８４３および絶縁層８２４の端部は導電層８５０の端部とほぼ一致することになる。導電層８５０の下部のみに金属酸化物層８４３および絶縁層８２４が存在する。

＜＜ＯＳトランジスタの構成例３＞＞
図１７Ｂに示すＯＳトランジスタ８０２は、ＯＳトランジスタ８０１に導電層８５５、導電層８５６を追加したデバイス構造を有する。ソース電極およびドレイン電極として機能する一対の電極は、導電層８５５と導電層８５１との積層、および導電層８５６と導電層８５２との積層で構成される。

導電層８５５、８５６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

導電層８５５、８５６は可視光線を透過する性質を有してもよい。または、導電層８５５、８５６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ８０２の電気特性の迷光による変動を抑制できる場合がある。

金属酸化物層８４２などとの間にショットキー障壁を形成しない層を、導電層８５５、８５６に用いるのが好ましい場合がある。こうすることで、ＯＳトランジスタ８０２のオン特性を向上させることができる。

導電層８５５、８５６は、導電層８５１、８５２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層８５５、８５６は、ＯＳトランジスタ８０２のチャネル（具体的には、金属酸化物層８４２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層８５５、８５６の抵抗率を、０．１Ωｃｍ以上かつ１００Ωｃｍ以下、または０．５Ωｃｍ以上かつ５０Ωｃｍ以下、または１Ωｃｍ以上かつ１０Ωｃｍ以下とすればよい。導電層８５５、８５６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ８０２の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層８５５および導電層８５６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

＜＜ＯＳトランジスタの構成例４＞＞
図１５に示すＯＳトランジスタ８００は、導電層８５１及び導電層８５２が、金属酸化物層８４１、８４２の側面と接していてもよい。そのような構成例を図１７Ｃに示す。図１７Ｃに示すＯＳトランジスタ８０３は、導電層８５１及び導電層８５２が金属酸化物層８４１の側面及び金属酸化物層８４２の側面と接している。

＜＜ＯＳトランジスタの構成例５＞＞
図１８に、ＯＳトランジスタの構成例を示す。図１８Ａは、ＯＳトランジスタ８０４の上面図であり、図１８Ｂはｙ５−ｙ６線断面図であり、図１８Ｃはｘ５−ｘ６線断面図である。なお、図１８Ａでは、図の明瞭化のために一部の要素が省略されている。

ＯＳトランジスタ８０４は、ＯＳトランジスタ８０３（図１７Ｃ）の変形例であり、ｓ−ｃｈａｎｎｅｌ構造をとる。導電層８５３が絶縁層８２６に覆われ、金属酸化物層８４１、８４２および導電層８５１、８５２が絶縁層８２７に覆われている。絶縁層８２６、８２７は絶縁層８２１−８２５と同様に形成することができる。

絶縁層８２７上に金属酸化物層８４３、絶縁層８２４および導電層８５０が設けられている。ＯＳトランジスタ８０４では、導電層８５０のゲート電極として機能する領域は、絶縁層８２７等の開口部を埋めるように自己整合的に形成される。そのため、導電層８５０と導電層８５１とが重なることによる寄生容量、および導電層８５０と導電層８５２とが重なることによる寄生容量をＯＳトランジスタ８０３よりも小さくすることができる。

半導体装置の作製工程において、絶縁体、導電体、半導体の成膜は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子ビームエピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で行えばよい。ＣＶＤ法は、熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む。例えば、絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、ＣＶＤ法で成膜する場合、また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また、スパッタリング法で成膜する場合、例えば、対向ターゲット型のスパッタ装置、平行平板型のスパッタ装置等を用いればよい。例えば、半導体領域８４０の金属酸化物層８４２は、対向ターゲット型のスパッタ装置で成膜を行うことが好ましい。

＜＜メモリセルのデバイス構成例＞＞
ＯＳトランジスタは、Ｓｉトランジスタ等が作製された素子層に積層することが可能である。実施の形態１のメモリ１０４を、ＳｉトランジスタとＯＳトランジスタとが積層されたデバイス構造とすることができる。ここでは、図１９−図２２を用いて、ＯＳトランジスタを用いたメモリのデバイス構造を説明する。

図１９は、メモリセルのデバイス構造を模式的に示す回路図である。図１９のメモリセル１５６はメモリセル１５４の変形例であり、トランジスタＴＷ１に代えてトランジスタＴＷ２が設けられている。

図２０は、メモリセル１５６のレイアウトの一例を示す分解平面図である。図２０において、一部の構成要素は省略されている。図２１は、図２０のｘ１１−ｘ１２線による断面図および、ｙ１１−ｙ１２線による断面図を示す。ｘ１１−ｘ１２線による断面図はトランジスタＴＷ２のチャネル長方向の断面図であり、ｙ１１−ｙ１２線による断面図はトランジスタＴＷ２のチャネル幅方向の断面図である。図２１において、符号およびハッチングが付されていない領域は絶縁物で形成されている領域である。７６１、７６２は絶縁層である。

メモリセル１５６は、単結晶シリコンウエハ７００に形成されている。単結晶シリコンウエハ７００には、素子層７０１−７０３が作製される。素子層７０１―７０３は、それぞれ、Ｓｉトランジスタ、ＯＳトランジスタ、容量素子が形成される層である。

単結晶シリコンウエハ７００には、ｐ型ウエル７１０が形成されている。ｐ型ウエル７１０に、トランジスタＴＲ１が形成される。トランジスタＴＲ１は、ｐ型不純物領域７１１、７１２、導電体７１３を有する。導電体７１３は、トランジスタＴＲ１のゲート電極を構成する。配線ＳＬはｐ型不純物領域７１１、７１２で構成されている。

トランジスタＴＷ２のデバイス構造はＯＳトランジスタ８００（図１５Ａ―図１５Ｄ）と同様である。導電体７２１はトランジスタＴＷ２のゲート電極を構成し、かつ配線ＷＬを構成する。導電体７２２はトランジスタＴＷ２のバックゲート電極を構成し、かつ配線ＯＢＧを構成する。一対の導電体７２３は、トランジスタＴＷ２のソース電極およびドレイン電極を構成する。容量素子ＣＳ１は導電体７３１および導電体７３２を有する。導電体７３１は配線ＲＷＬを構成する。導電体７４１は配線ＢＬを構成する。

導電体７５１−７５７により、トランジスタＴＲ２、ＴＷ２、容量素子ＣＳ１、並びに配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬが電気的に接続され、メモリセル１５６が構成される。

ＯＳトランジスタと保持容量とを同じ素子層に形成することも可能である。図２２にそのような例を示す。図２２に示すメモリセル１５７はメモリセル１５５（図３Ｆ）の変形例であり、トランジスタＴＷ１に代えてトランジスタＴＷ２を有する。図２２において、符号およびハッチングが付されていない領域は絶縁体で形成されている。また、ハッチングが付されているが、符号が付されていない領域は導電体でなり、配線や電極を構成している。これらの導電体により、メモリセル１５７は配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ、ＣＮＬおよびＯＢＧと電気的に接続されている。

トランジスタＴＷ２はＯＳトランジスタ８００（図１５）と同様なデバイス構造を有する。容量素子ＣＳ１はトランジスタＴＷ２と共に形成される。これにより、メモリチップの作製工程数の低減につながる。容量素子ＣＳ１の一対の電極の一方は導電体７２３で構成されている。他方は、トランジスタＴＷ２のゲート電極と同じ層の導電体で形成されている。

ここでは、トランジスタＴＲ１−ＴＲ３はプレナー型トランジスタであるが、これに限定されない。トランジスタＴＲ１−ＴＲ３、例えば、立体構造を有するトランジスタ（フィン（ＦＩＮ）型、トライゲート型など）でもよい。図２３にフィン型トランジスタの一例を示す。図２３Ａはトランジスタのチャネル長方向の断面図であり、図２３Ｂは、ｅ１−ｅ２線で切断した図２３Ａの断面図である。

図２３に示すトランジスタＴ７０は、活性層（半導体領域とも呼ぶ。）７７２が凸形状を有し、その側面及び上面に沿ってゲート絶縁層７７６及びゲート電極７７７が設けられている。７７０は素子分離層である。７７１はウエルであり、７７３は低濃度不純物領域であり、７７４は高濃度不純物領域である。７７５は導電性領域である。７７８、７７９は側壁絶縁層である。図２３には、単結晶シリコンウエハ７００を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体領域を形成してもよい。

また、メモリセル１５１−１５３（図３Ａ−図３Ｃ）で、メモリセルアレイ１２０を構成する場合、メモリセルアレイ１２０のトランジスタはＯＳトランジスタとすることができる。そのため、単結晶シリコンウエハ７００に形成されるＳｉトランジスタで、行ドライバ１２１および列ドライバ１２２を構成し、これらドライバ１２１、１２２にメモリセルアレイ１２０を積層することができる。

〔実施の形態５〕
本実施の形態では、酸化物半導体について説明する。ここで説明される酸化物半導体は金属酸化物であり、実施の形態４のＯＳトランジスタの金属酸化物層８４１−８４３適用することが可能である。

なお、本明細書等において、結晶が三方晶または菱面体晶である場合、その結晶を六方晶系として表す。また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

＜＜酸化物半導体の構造＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像により、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

また、高分解能ＴＥＭ像により、ＣＡＡＣ−ＯＳは特徴的な原子配列を有することを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

また、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像では、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させる場合、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

１００ メモリシステム
１０１ Ｉ／Ｆ
１０２ プロセッサ
１０３ メモリシステム
１０３ ワークメモリ
１０４ メモリ
１０５ ＥＣＣ回路
１１０ ホスト装置
１２０ メモリセルアレイ
１２１ 行ドライバ
１２２ 列ドライバ
１２５ メモリセル
１３０ ユーザデータ領域
１３１ ファームウエア領域
１３２ ＥＣＣ管理領域
１３５ ＥＣＣ管理テーブル
１５１ メモリセル
１５２ メモリセル
１５３ メモリセル
１５４ メモリセル
１５５ メモリセル
１５６ メモリセル
１５７ メモリセル
７００ 単結晶シリコンウエハ
７０１ 素子層
７０２ 素子層
７０３ 素子層
７１０ ｐ型ウエル
７１１ ｐ型不純物領域
７１２ ｐ型不純物領域
７１３ 導電体
７２１ 導電体
７２２ 導電体
７２３ 導電体
７３１ 導電体
７３２ 導電体
７４１ 導電体
７５１ 導電体
７５２ 導電体
７５３ 導電体
７５４ 導電体
７５５ 導電体
７５６ 導電体
７５７ 導電体
７７０ 素子分離層
７７１ ウエル
７７２ 活性層
７７３ 低濃度不純物領域
７７４ 高濃度不純物領域
７７５ 導電性領域
７７６ ゲート絶縁層
７７７ ゲート電極
７７８ 側壁絶縁層
７７９ 側壁絶縁層
８００ ＯＳトランジスタ
８０１ ＯＳトランジスタ
８０２ ＯＳトランジスタ
８０３ ＯＳトランジスタ
８０４ ＯＳトランジスタ
８２０ 基板
８２１ 絶縁層
８２２ 絶縁層
８２３ 絶縁層
８２４ 絶縁層
８２５ 絶縁層
８４０ 半導体領域
８４１ 金属酸化物層
８４２ 金属酸化物層
８４３ 金属酸化物層
８５０ 導電層
８５１ 導電層
８５２ 導電層
８５３ 導電層
８５５ 導電層
８５６ 導電層
１１００ ＵＳＢメモリ
１１０１ 筐体
１１０２ キャップ
１１０３ ＵＳＢコネクタ
１１０４ 基板
１１０５ メモリチップ
１１０６ コントローラチップ
１１１０ ＳＤカード
１１１１ 筐体
１１１２ コネクタ
１１１３ 基板
１１１４ メモリチップ
１１１５ コントローラチップ
１１５０ ＳＳＤ
１１５１ 筐体
１１５２ コネクタ
１１５３ 基板
１１５４ メモリチップ
１１５５ メモリチップ
１１５６ コントローラチップ
１５００ 情報処理システム
１５０１ メモリシステム
１５０２ ホスト装置
１５１０ ロジック部
１５１１ プロセッサ
１５１２ メモリ部
１５１３ Ｉ／Ｆ
１５１４ バス
１５２１ 表示装置
１５２２ 入力装置
１７００ 携帯型ゲーム機
１７０１ 筐体
１７０２ 筐体
１７０３ 表示部
１７０４ 表示部
１７０５ マイクロフォン
１７０６ スピーカ
１７１０ ビデオカメラ
１７１１ 筐体
１７１２ 筐体
１７１３ 表示部
１７１４ 操作ボタン
１７１５ レンズ
１７１６ 接続部
１７２０ タブレット型情報端末
１７２１ 筐体
１７２２ 表示部
１７２３ 操作ボタン
１７２４ スピーカ
１７３０ 情報端末
１７３１ 筐体
１７３２ 筐体
１７３３ 表示部
１７３４ 表示部
１７３５ 接続部
１７３６ 操作ボタン
１７４０ スマートフォン
１７４１ 筐体
１７４２ 操作ボタン
１７４３ マイクロフォン
１７４４ 表示部
１７４５ スピーカ
１７４６ カメラ用レンズ
１７５０ ノート型ＰＣ
１７５１ 筐体
１７５２ 表示部
１７５３ キーボード
１７５４ ポインティングデバイス
１８００ 情報端末
１８０１ 表示部
１８０２ 筐体
１８１０ 情報端末
１８１１ 表示部
１８１２ 表示部
１８１３ 筐体
１８２０ 情報端末
１８２１ 表示部
１８２２ 筐体
１８２３ 筐体
ＣＳ１ 容量素子
ＳＮ１ ノード
Ｔ７０ トランジスタ
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＴＷ１ トランジスタ
ＴＷ２ トランジスタ
ＴＷ３ トランジスタ

Claims (7)

1. メモリ、回路、およびプロセッサを有するメモリシステムであって、
   前記メモリは、ユーザデータ領域と、管理領域とを有し、
   前記ユーザデータ領域は、複数のブロックに分割され、
   前記回路は、前記複数のブロックの内のブロックから読み出されたデータのエラー検出および訂正をする機能を有し、
   前記管理領域には、管理テーブルとして、前記複数のブロック別にアクセス情報が格納され、
   前記アクセス情報の値は、アクセス回数が０であることを表す第１の値か、前記アクセス回数が１以上であることを表す第２の値かのいずれかをとり、
   前記プロセッサは、
   前記アクセス情報の値を決定する機能と、
   前記管理領域に対する書き込み、および読み出しを制御する機能と、
   前記ユーザデータ領域に対する書き込み、および読み出しを制御する機能と、
   前記回路を制御する機能と、
   を有し、
   前記プロセッサは、前記ブロックの前記アクセス情報が前記第２の値である場合、前記ブロックから読み出したデータのエラー検出および訂正を前記回路に実行させない制御をするメモリシステム。
2. 請求項１において、
   前記プロセッサは、前記回路でエラー検出および訂正が実行されると、該当するブロックの前記アクセス情報を前記第２の値にするための制御をするメモリシステム。
3. 請求項１又は２において、
   前記プロセッサは、前記ユーザデータ領域に書き込みアクセスがあると、該当するブロックの前記アクセス情報を前記第２の値にするための制御をするメモリシステム。
4. 請求項１乃至３の何れか一項において、
   電源がオンになると、前記プロセッサは、前記管理テーブルを前記第１の値で初期化するための制御をするメモリシステム。
5. 請求項１乃至４の何れか一項において、
   電源をオフにするときに、前記アクセス情報が前記第１の値である前記ブロックがある場合、前記プロセッサは、前記回路において当該ブロックのデータのエラー検出および訂正がされるための制御をするメモリシステム。
6. 請求項１乃至５の何れか一項において、
   前記メモリは、複数のメモリセルを有し、
   前記複数のメモリセルのそれぞれは、保持ノードと、前記保持ノードの充放電を制御できるトランジスタとを有し、
   前記トランジスタのチャネル形成領域は酸化物半導体を有するメモリシステム。
7. 請求項１乃至６の何れか一項に記載のメモリシステムと、
   ホスト装置と、
   を有し、
   前記ホスト装置が前記ユーザデータ領域にアクセス可能なように、前記ホスト装置と前記メモリシステムとが接続されている情報処理システム。

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