KR20230003301A - 메모리 시스템 및 정보 처리 시스템 - Google Patents
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- 230000015654 memory Effects 0.000 title abstract description 223
- 230000010365 information processing Effects 0.000 title description 17
- 239000004065 semiconductor Substances 0.000 claims description 182
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000011701 zinc Substances 0.000 claims description 15
- 229910052738 indium Inorganic materials 0.000 claims description 12
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 12
- 239000002159 nanocrystal Substances 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 7
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 6
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 238000012937 correction Methods 0.000 abstract description 7
- 238000001514 detection method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 335
- 229910044991 metal oxide Inorganic materials 0.000 description 153
- 150000004706 metal oxides Chemical class 0.000 description 153
- 210000004027 cell Anatomy 0.000 description 93
- 239000000758 substrate Substances 0.000 description 72
- 230000006870 function Effects 0.000 description 44
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 43
- 239000004020 conductor Substances 0.000 description 43
- 229910052760 oxygen Inorganic materials 0.000 description 43
- 239000001301 oxygen Substances 0.000 description 43
- 125000004429 atom Chemical group 0.000 description 42
- 239000013078 crystal Substances 0.000 description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 238000010586 diagram Methods 0.000 description 22
- 239000012535 impurity Substances 0.000 description 22
- 238000000034 method Methods 0.000 description 21
- 238000003860 storage Methods 0.000 description 20
- 239000008188 pellet Substances 0.000 description 19
- 229910052739 hydrogen Inorganic materials 0.000 description 17
- 239000001257 hydrogen Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 239000012212 insulator Substances 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 13
- 239000000523 sample Substances 0.000 description 13
- 239000000203 mixture Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910001195 gallium oxide Inorganic materials 0.000 description 6
- 230000033001 locomotion Effects 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000011017 operating method Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 238000002524 electron diffraction data Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052727 yttrium Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 238000002003 electron diffraction Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000004417 polycarbonate Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005477 sputtering target Methods 0.000 description 3
- 238000012916 structural analysis Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000004760 aramid Substances 0.000 description 2
- 229920003235 aromatic polyamide Polymers 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 238000004402 ultra-violet photoelectron spectroscopy Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910001868 water Inorganic materials 0.000 description 2
- 210000002925 A-like Anatomy 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910017566 Cu-Mn Inorganic materials 0.000 description 1
- 229910017871 Cu—Mn Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 241000699670 Mus sp. Species 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 239000004677 Nylon Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- YKTSYUJCYHOUJP-UHFFFAOYSA-N [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] Chemical compound [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] YKTSYUJCYHOUJP-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229920006397 acrylic thermoplastic Polymers 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004424 eye movement Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- YZZNJYQZJKSEER-UHFFFAOYSA-N gallium tin Chemical compound [Ga].[Sn] YZZNJYQZJKSEER-UHFFFAOYSA-N 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229920001778 nylon Polymers 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- -1 polytetrafluoroethylene Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052705 radium Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 229910002076 stabilized zirconia Inorganic materials 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- ISXSCDLOGDJUNJ-UHFFFAOYSA-N tert-butyl prop-2-enoate Chemical compound CC(C)(C)OC(=O)C=C ISXSCDLOGDJUNJ-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
에러 검출 및 정정(ECC) 회로를 포함하는 메모리 시스템을 제공한다. 메모리 시스템은 메모리, ECC 회로, 및 프로세서를 포함한다. 프로세서는 메모리 시스템의 전체 동작을 제어한다. 메모리는 유저 데이터 영역 및 관리 영역을 포함한다. 관리 영역은 관리 테이블로서 유저 데이터 영역의 복수의 블록들 각각의 액세스 정보를 저장한다. 액세스 정보의 값은 액세스 횟수가 0임을 나타내는 제 1 값 또는 액세스 횟수가 1 이상임을 나타내는 제 2 값 중 하나이다. 블록의 액세스 정보의 값이 제 1 값이면, 회로는 블록으로부터 판독된 데이터의 에러를 검출 및 정정한다. 블록의 액세스 정보의 값이 제 2 값이면, 회로는 블록으로부터 판독된 데이터의 에러를 검출 및 정정하지 않는다.
Description
본 출원의 명세서, 도면, 및 청구범위(이하, "본 명세서 등"이라고 함)는 메모리 시스템, 정보 처리 시스템, 전자 부품, 또는 전자 기기 등의 반도체 장치, 이들의 동작 방법, 및 이들의 제작 방법 등을 개시(開示)한 것이다. 본 발명의 일 형태의 기술 분야의 예에는, 기억 장치, 처리 유닛, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 입력 장치, 화상 장치, 전환 회로(예를 들어 전원 스위치 및 배선 스위치), 이들의 동작 방법, 및 이들의 제작 방법이 포함된다.
본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용하는 장치를 말하고, 반도체 소자(예를 들어, 트랜지스터, 다이오드, 또는 포토다이오드)를 포함하는 회로 및 이 회로를 포함하는 장치 등을 의미한다. 또한, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 예를 들어, 집적 회로, 집적 회로를 포함하는 칩, 및 패키지에 칩을 포함하는 전자 부품은 반도체 장치의 예이다. 또한, 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 이들 자체가 반도체 장치거나, 또는 각각이 반도체 장치를 포함하는 경우가 있다.
랜덤 액세스 메모리(RAM)에 사용되는 메모리 셀로서 1T1C(1 트랜지스터 1 용량 소자)형 메모리 셀, 2T형 또는 3T형 메모리 셀이 알려져 있다. 이들 메모리 셀은 기록 트랜지스터로 유지 노드를 충방전함으로써 데이터를 기억한다.
이들 메모리 셀의 기록 트랜지스터에, 산화물 반도체를 사용하여 채널 형성 영역이 형성된 트랜지스터(이하, 산화물 반도체 트랜지스터 또는 OS 트랜지스터라고도 함)를 적용하는 것이 제안되고 있다. 예를 들어, 특허문헌 1에는 기록 트랜지스터로서 OS 트랜지스터를 포함함으로써, 전력이 공급되지 않는 상황에서도 데이터 유지가 가능한 메모리 셀이 개시되어 있다. OS 트랜지스터를 포함한 메모리는 비휘발성 메모리로서 사용할 수 있다.
비휘발성 메모리의 예로서 플래시 메모리가 알려져 있다. 플래시 메모리의 기록 횟수에는 상한이 있고, 일반적으로 1×105회 정도이다. 플래시 메모리의 기록 횟수가 증가될수록 액세스 시의 에러 발생률이 증가되므로 플래시 메모리의 기록 횟수가 플래시 메모리의 수명에 크게 영향을 미친다. 플래시 메모리의 수명 연장을 위하여, 에러 검출 및 정정(ECC) 회로는 불량 비트의 데이터를 정정하기 위하여 플래시 메모리에 널리 사용되고 있다(예를 들어, 특허문헌 2 참조). 플래시 메모리의 1블록의 비트의 수가 커질수록 에러를 정정하는 데 필요한 중복 비트의 수가 상대적으로 작아져, 기억 영역의 이용 효율이 높아진다. 일반적으로, 메모리는 수십 비트 내지 수만 비트의 블록에서 액세스되고, 에러 검출 및 정정이 수행된다.
플래시 메모리의 1블록의 비트의 수가 커질수록 에러 검출 및 정정의 시간은 길어져, 플래시 메모리의 액세스 시간도 길어진다. 또한, 플래시 메모리를 제어하는 논리 회로의 크기가 커지고, 전력 소비도 높아진다.
상술한 관점에서, 본 발명의 일 형태의 목적은 액세스 속도를 향상시키는 것, 또는 전력 소비를 저감하는 것이다. 본 발명의 일 형태의 다른 목적은 OS 트랜지스터를 포함하는 신규 메모리 시스템 또는 그 동작 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 반도체 장치 또는 그 동작 방법을 제공하는 것이다.
또한, 복수의 목적의 기재는 각 목적의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 목적을 반드시 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이고 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있으며, 이러한 목적도 본 발명의 일 형태의 목적일 수 있다.
본 발명의 일 형태는 메모리, 회로, 및 프로세서를 포함하는 메모리 시스템이다. 메모리는 유저 데이터 영역 및 관리 영역을 포함한다. 유저 데이터 영역은 복수의 블록으로 나뉜다. 회로는 블록으로부터 판독된 데이터의 에러를 검출 및 정정하는 기능을 갖는다. 관리 영역은 관리 테이블로서 복수의 블록 각각의 액세스 정보를 저장한다. 액세스 정보의 값은 액세스 횟수가 0임을 나타내는 제 1 값 또는 액세스 횟수가 1 이상임을 나타내는 제 2 값 중 하나이다. 프로세서는 액세스 정보의 값을 결정하는 기능과, 관리 영역의 기록 및 판독을 제어하는 기능과, 유저 데이터 영역의 기록 및 판독을 제어하는 기능과, 회로를 제어하는 기능을 갖는다. 블록의 액세스 정보의 값이 제 2 값일 때, 프로세서는, 회로가 블록으로부터 판독된 데이터의 에러를 검출 및 정정하지 않도록 회로를 제어한다.
상술한 실시형태에서, 회로가 에러를 검출 및 정정할 때, 프로세서는 블록의 액세스 정보의 값이 제 2 값이 되도록 회로를 제어하여도 좋다. 또는, 전원을 온으로 할 때, 프로세서는 관리 테이블이 제 1 값으로 초기화되도록 회로를 제어하여도 좋다. 또는, 전원을 오프로 할 때, 액세스 정보의 값이 제 1 값인 블록이 있는 경우, 프로세서는 회로가 블록으로부터 판독된 데이터의 에러를 검출 및 정정하도록 회로를 제어하여도 좋다.
상술한 형태에서, 메모리는 복수의 메모리 셀을 포함한다. 메모리 셀은 유지 노드와, 유지 노드의 충방전을 제어할 수 있는 트랜지스터를 포함한다. 상기 트랜지스터의 채널 형성 영역은 금속 산화물을 사용하여 형성되어도 좋다.
본 명세서 등에서 "X와 Y가 접속된다"라는 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않으며, 도면 또는 문장에는 다른 접속 관계가 포함된다. X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
트랜지스터는 3개의 단자(게이트, 소스, 및 드레인)를 갖는 소자이다. 게이트는 트랜지스터의 전기적 연속성을 제어하기 위한 제어 단자로서 기능한다. 트랜지스터의 형태 또는 단자에 인가되는 전위의 레벨에 따라, 2개의 입출력 단자 중 한쪽이 소스로서 기능하고 다른 쪽이 드레인으로서 기능한다. 따라서, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바꿀 수 있다. 본 명세서 등에서, 게이트 외의 2개의 단자를 제 1 단자 및 제 2 단자라고 하는 경우가 있다.
노드는, 회로 구성 및 디바이스 구성 등에 따라, 단자, 배선, 전극, 도전층, 도전체, 또는 불순물 영역 등이라고 할 수 있다. 또한, 단자, 배선 등을 노드라고 할 수 있다.
또한 전압은 소정의 전위와 참조 전위(예를 들어 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 말하는 경우가 많다. 전압을 전위라고 할 수 있다. 또한 전위는 상대적인 값을 갖는다. 따라서, GND가 반드시 0V를 의미하지는 않는다.
본 명세서 등에서, "제 1", "제 2", 및 "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는, "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용되는 경우가 있고, 구성 요소의 수 또는 순서를 한정하지 않는다. 예를 들어, 본 발명의 일 형태의 설명에서 "제 1"이라는 용어를 "제 2" 또는 "제 3"이라는 용어와 치환할 수 있다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 상황 또는 조건에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 예를 들어, "절연막"이라는 용어는 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
도면에서, 구성의 크기, 두께, 길이 등은 명료화 또는 설명의 편의화를 위하여 과장되어 있는 경우가 있다. 도면은 이상적인 예를 나타내는 모식도이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 차이로 인한 전압 또는 전류의 편차가 도면에 포함될 수 있다.
또한, 본 발명의 일 형태의 회로 배치 및 회로 구성은 블록도에 설명된 것으로 한정되지 않는다. 블록도에서 복수의 회로 블록으로 수행되는 처리를 실제의 반도체 장치에서 하나의 회로로 실현하여도 좋다. 블록도에서 하나의 회로 블록으로 수행되는 처리를 실제의 반도체 장치에서 복수의 회로로 실현할 수 있다.
구성 요소들 간의 위치 관계는 구성 요소가 도시된 방향에 따라 적절히 달라진다. 그러므로, "위" 및 "아래" 등의 위치 관계를 나타내는 용어는 도면을 참조하여 본 발명의 일 형태를 설명하기 위하여 편의상 사용되는 경우가 있다. 따라서, 본 명세서 등에서의 설명에 한정은 없고, 구성 요소들간의 위치 관계는 상황에 따라 적절히 바꿔 말할 수 있다.
본 발명의 일 형태에 의하여, 액세스 속도의 향상 또는 전력 소비의 저감이 가능하다. 본 발명의 일 형태에 의하여, OS 트랜지스터를 포함하는 신규 메모리 시스템 또는 그 동작 방법을 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치 또는 그 동작 방법을 제공할 수 있다.
복수의 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서는 상술한 모든 효과를 얻을 필요는 없다. 본 발명의 일 형태에서는, 명세서 및 도면의 기재로부터 다른 목적, 효과, 및 신규 특징이 명백해질 것이다.
첨부 도면에 있어서,
도 1은 메모리 시스템의 구성예를 도시한 블록도.
도 2는 메모리의 구성예를 도시한 블록도.
도 3의 (A) 내지 (G)는 메모리 셀의 구성예를 각각 도시한 회로도.
도 4는 메모리 셀의 동작 방법의 일례를 도시한 타이밍 차트.
도 5의 (A)는 메모리 기억 영역의 구성예를 도시한 블록도이고, 도 5의 (B)는 유저 데이터 영역의 구성예를 나타낸 모식도이고, 도 5의 (C)는 ECC 관리 테이블의 구성예를 도시한 모식도.
도 6은 메모리 시스템의 동작예를 나타낸 흐름도.
도 7은 메모리 시스템의 동작예를 나타낸 흐름도.
도 8은 메모리 시스템의 동작예를 나타낸 흐름도.
도 9는 메모리 시스템의 동작예를 나타낸 흐름도.
도 10의 (A)는 실시형태 1에서의 메모리 시스템의 동작예를 모식적으로 도시한 것이고, 도 10의 (B)는 비교예에서의 메모리 시스템의 동작예를 모식적으로 도시한 것.
도 11의 (A) 내지 (E)는 리무버블 기억 장치의 구성예를 각각 도시한 모식도.
도 12는 정보 처리 시스템의 구성예를 도시한 블록도.
도 13의 (A) 내지 (F)는 전자 기기의 구성예를 각각 도시한 모식도.
도 14의 (A) 내지 (G)는 정보 단말의 구성예를 각각 도시한 모식도.
도 15의 (A)는 트랜지스터의 구성예를 도시한 상면도이고, 도 15의 (B)는 도 15의 (A)의 선 y1-y2를 따라 자른 트랜지스터의 단면도이고, 도 15의 (C)는 도 15의 (A)의 선 x1-x2를 따라 자른 트랜지스터의 단면도이고, 도 15의 (D)는 도 15의 (A)의 선 x3-x4를 따라 자른 트랜지스터의 단면도.
도 16의 (A)는 도 15의 (B)의 부분 확대도이고, 도 16의 (B)는 트랜지스터의 에너지 밴드도.
도 17의 (A) 내지 (C)는 트랜지스터의 구성예를 각각 도시한 단면도.
도 18의 (A)는 트랜지스터의 구성예를 도시한 상면도이고, 도 18의 (B)는 도 18의 (A)의 선 y5-y6을 따라 자른 트랜지스터의 단면도이고, 도 18의 (C)는 도 18의 (A)의 선 x5-x6을 따라 자른 트랜지스터의 단면도.
도 19는 메모리 셀의 디바이스 구조를 모식적으로 도시한 회로도.
도 20은 메모리 셀의 레이아웃예를 도시한 분해 평면도.
도 21은 도 20의 선 x11-x12 및 선 y11-y12를 따라 자른 단면도를 도시한 것.
도 22는 메모리 셀 어레이의 디바이스 구조예를 도시한 단면도.
도 23의 (A) 및 (B)는 트랜지스터의 구성예를 각각 도시한 단면도.
도 1은 메모리 시스템의 구성예를 도시한 블록도.
도 2는 메모리의 구성예를 도시한 블록도.
도 3의 (A) 내지 (G)는 메모리 셀의 구성예를 각각 도시한 회로도.
도 4는 메모리 셀의 동작 방법의 일례를 도시한 타이밍 차트.
도 5의 (A)는 메모리 기억 영역의 구성예를 도시한 블록도이고, 도 5의 (B)는 유저 데이터 영역의 구성예를 나타낸 모식도이고, 도 5의 (C)는 ECC 관리 테이블의 구성예를 도시한 모식도.
도 6은 메모리 시스템의 동작예를 나타낸 흐름도.
도 7은 메모리 시스템의 동작예를 나타낸 흐름도.
도 8은 메모리 시스템의 동작예를 나타낸 흐름도.
도 9는 메모리 시스템의 동작예를 나타낸 흐름도.
도 10의 (A)는 실시형태 1에서의 메모리 시스템의 동작예를 모식적으로 도시한 것이고, 도 10의 (B)는 비교예에서의 메모리 시스템의 동작예를 모식적으로 도시한 것.
도 11의 (A) 내지 (E)는 리무버블 기억 장치의 구성예를 각각 도시한 모식도.
도 12는 정보 처리 시스템의 구성예를 도시한 블록도.
도 13의 (A) 내지 (F)는 전자 기기의 구성예를 각각 도시한 모식도.
도 14의 (A) 내지 (G)는 정보 단말의 구성예를 각각 도시한 모식도.
도 15의 (A)는 트랜지스터의 구성예를 도시한 상면도이고, 도 15의 (B)는 도 15의 (A)의 선 y1-y2를 따라 자른 트랜지스터의 단면도이고, 도 15의 (C)는 도 15의 (A)의 선 x1-x2를 따라 자른 트랜지스터의 단면도이고, 도 15의 (D)는 도 15의 (A)의 선 x3-x4를 따라 자른 트랜지스터의 단면도.
도 16의 (A)는 도 15의 (B)의 부분 확대도이고, 도 16의 (B)는 트랜지스터의 에너지 밴드도.
도 17의 (A) 내지 (C)는 트랜지스터의 구성예를 각각 도시한 단면도.
도 18의 (A)는 트랜지스터의 구성예를 도시한 상면도이고, 도 18의 (B)는 도 18의 (A)의 선 y5-y6을 따라 자른 트랜지스터의 단면도이고, 도 18의 (C)는 도 18의 (A)의 선 x5-x6을 따라 자른 트랜지스터의 단면도.
도 19는 메모리 셀의 디바이스 구조를 모식적으로 도시한 회로도.
도 20은 메모리 셀의 레이아웃예를 도시한 분해 평면도.
도 21은 도 20의 선 x11-x12 및 선 y11-y12를 따라 자른 단면도를 도시한 것.
도 22는 메모리 셀 어레이의 디바이스 구조예를 도시한 단면도.
도 23의 (A) 및 (B)는 트랜지스터의 구성예를 각각 도시한 단면도.
본 발명의 실시형태에 대하여 이하에서 설명한다. 단, 본 발명의 일 실시형태는 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 벗어나지 않고 본 발명의 형태 및 상세한 사항을 다양하게 수정할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 그러므로, 본 발명의 일 실시형태는 이하의 실시형태의 설명에 한정하여 해석되지 말아야 한다.
아래에 설명되는 임의 실시형태들은 적절히 조합할 수 있다. 또한, 하나의 실시형태에 복수의 구성예(제작 방법예, 동작 방법예 등을 포함함)가 주어진 경우, 구성예 중 임의의 것을 적절히 조합할 수 있고, 구성예 중 임의의 것을 다른 실시형태에서 설명한 하나 이상의 구성예와 조합할 수 있다.
도면에서, 같은 구성 요소, 비슷한 기능을 갖는 구성 요소, 같은 재료를 사용하여 형성되는 구성 요소, 또는 동시에 형성되는 구성 요소는 같은 부호로 나타내어지고, 이의 설명은 반복되지 않는 경우가 있다.
같은 참조 부호를 서로 구별할 필요가 있을 때는, 그 참조 부호에 "_1", "_2", "<j>", 또는 "[i]" 등의 구별을 위한 기호를 부기하는 경우가 있다. 예를 들어, 복수의 배선 WL를 서로 구별하기 위하여, 어드레스 번호(행 번호)를 사용하여 2행째의 배선 WL을 배선 WL_2로 표기하는 경우가 있다.
본 명세서에 있어서, 고전원 전위 VDD를 "전위 VDD" 또는 "VDD" 등이라고 축약하는 경우가 있다. 다른 구성요소(예를 들어 신호, 전압, 전위, 회로, 소자, 전극, 및 배선)에 대해서도 마찬가지이다.
(실시형태 1)
본 실시형태에서, OS 트랜지스터를 포함하는 메모리 시스템, 그 동작 방법 등을 설명한다.
<<메모리 시스템의 구성예>>
도 1은 메모리 시스템의 구성예를 도시한 블록도이다. 메모리 시스템(100)은 호스트 장치(110)로부터의 액세스 요구에 따라 데이터를 기록 및 판독하는 기능을 갖는다. 메모리 시스템(100)은 인터페이스(I/F)(101), 프로세서(102), 워크 메모리(103), 메모리(104), 및 ECC 회로(105)를 포함한다.
I/F(101)는 호스트 장치(110)와의 통신을 위한 인터페이스이다. 프로세서(102)는 메모리 시스템(100)의 전체 동작을 제어한다. 워크 메모리(103)는 프로세서(102)에 의하여 처리를 실행하는 데 필요한 데이터를 일시적으로 저장하기 위한 메모리이다. 워크 메모리(103)는 예를 들어, SRAM, 또는 DRAM 등의 메모리로 할 수 있다. 메모리(104)는 OS 트랜지스터를 포함하는 메모리 셀을 포함한다. ECC 회로(105)는 메모리(104)의 에러를 검출 및 정정하기 위한 회로이다. 예를 들어, ECC 회로(105)는 BCH 부호, Reed-Solomon 부호, CRC 부호 등에 의하여 에러를 정정하는 기능을 갖는다.
<메모리(104)의 구조>
도 2는 메모리(104)의 구성예를 도시한 블록도이다. 메모리(104)는 메모리 셀 어레이(120), 행 드라이버(121), 열 드라이버(122)를 포함한다. 메모리 셀 어레이(120)는 메모리 셀(125), 배선 WL, 배선 BL을 포함한다. 복수의 메모리 셀(125)은 매트릭스로 배치되어 있다. 하나의 행의 메모리 셀(125)은 상기 행의 배선 WL에 전기적으로 접속된다. 하나의 열의 메모리 셀(125)은 상기 열의 배선 BL에 전기적으로 접속된다.
배선 WL은 워드선으로서 기능할 수 있다. 배선 WL은 행 드라이버(121)에 전기적으로 접속된다. 행 드라이버(121)는 액세스가 요구되는 메모리 셀(125)을 선택하기 위한 신호를 배선 WL에 출력하는 기능을 갖는다. 배선 BL은 비트선으로서 기능할 수 있다. 배선 BL은 열 드라이버(122)에 전기적으로 접속된다. 열 드라이버(122)는 비트선을 컨디셔닝(예를 들어 프리차지)하는 기능, 선택된 메모리 셀(125)에 데이터를 기록하는 기능, 메모리 셀(125)로부터 데이터를 판독하는 기능을 갖는다. 메모리 셀 어레이(120)의 회로 구조 및 그 동작 방법에 따라, 다른 기능이 행 드라이버(121) 및 열 드라이버(122)에 추가되거나 동작하는 데 필요 없는 기능이 행 드라이버(121) 및 열 드라이버(122)로부터 제거된다.
<메모리 셀>
도 3의 (A) 내지 (G)는 메모리 셀의 회로 구성예를 각각 도시한 것이다. 도 3의 (A) 내지 (G)의 메모리 셀(151 내지 155)은 메모리 셀(125)에 적용할 수 있고, 기록 트랜지스터는 OS 트랜지스터이다. OS 트랜지스터는 매우 낮은 오프 상태 전류를 갖기 때문에, 도 3의 (A) 내지 (G)의 메모리 셀(151 내지 155)은 비휘발성의 메모리 디바이스로서 기능한다.
여기서, 오프 상태 전류는 트랜지스터가 오프일 때 소스 및 드레인 사이를 흐르는 전류를 말한다. 예를 들어, 트랜지스터가, 문턱 전압이 0V 내지 2V 정도의 n채널형 트랜지스터인 경우, 게이트와 소스 사이의 전압이 음일 때 소스와 드레인 사이에 흐르는 전류를 오프 상태 전류라고 말할 수 있다. 오프 상태 전류가 매우 낮다는 것은 예를 들어 채널 폭 1μm당 오프 상태 전류가 100zA(z는 젭토를 나타내고, 10-21의 값을 나타냄) 이하임을 의미한다. 오프 상태 전류는 가능한 한 낮은 것이 바람직하기 때문에, 정규화된 오프 상태 전류가 10zA/μm 이하 또는 1zA/μm 이하인 것이 바람직하고, 10yA/μm(y는 욕토, 10-24의 값을 나타냄) 이하인 것이 더 바람직하다.
산화물 반도체는 3.0eV 이상의 밴드갭을 가지므로, OS 트랜지스터는 열여기로 인한 누설 전류가 낮고, 상술한 바와 같이 매우 낮은 오프 상태 전류를 갖는다. OS 트랜지스터의 채널 형성 영역은 인듐(In) 및 아연(Zn) 중 적어도 하나를 함유하는 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 이와 같은 산화물 반도체의 대표적인 예는 In-M-Zn 산화물(예를 들어 M은 Al, Ga, Y, 또는 Sn)을 포함한다. 수분 또는 수소 등, 전자 도너(donor)의 역할을 하는 불순물을 저감하고, 그리고 산소 빈자리를 저감함으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체를 얻을 수 있다. 여기서, 이와 같은 산화물 반도체는 고순도화된 산화물 반도체라고 말할 수 있다. 고순도화된 산화물 반도체를 사용함으로써, 채널 폭으로 정규화된 OS 트랜지스터의 오프 상태 전류를 수yA/μm 내지 수zA/μm로 낮게 할 수 있다. OS 트랜지스터 및 산화물 반도체는 실시형태 4 및 실시형태 5에서 설명한다.
(1T1C)
도 3의 (A)의 메모리 셀(151)은 1T1C 메모리 셀이고, 노드(SN1), 트랜지스터(TW1), 및 용량 소자(CS1)를 포함한다. 노드(SN1)는 유지 노드이다. 용량 소자(CS1)는 노드(SN1)의 전하를 유지하기 위한 유지 용량이다. 트랜지스터(TW1)는 기록 트랜지스터(OS 트랜지스터)이다. 트랜지스터(TW1)는 배선 BL 및 노드(SN1) 사이의 전기적 연속성을 제어하는 기능을 갖는다. 트랜지스터(TW1)의 게이트는 배선 WL에 전기적으로 접속된다.
트랜지스터(TW1)를 오프로 함으로써, 노드(SN1)가 전기적으로 부유 상태가 되고 메모리 셀(151)은 데이터를 유지한다. 트랜지스터(TW1)가 OS 트랜지스터이기 때문에 노드(SN1)로부터의 전하의 누설이 감소되어 메모리 셀(151)은 장시간 데이터를 유지할 수 있다.
도 3의 (B) 및 도 3의 (C)에 도시된 바와 같이, 백게이트를 갖는 트랜지스터(TW2 및 TW3)는 기록 트랜지스터로서 사용할 수 있다. 트랜지스터(TW2 및 TW3)도 OS 트랜지스터이다.
도 3의 (B)에 도시된 메모리 셀(152)의 트랜지스터(TW2)의 백게이트는 배선 BGL에 전기적으로 접속된다. 트랜지스터(TW2)의 문턱 전압은 배선 BGL의 전위에 의하여 제어될 수 있다. 백게이트 및 트랜지스터(TW2)의 채널 형성 영역 사이에 절연층으로서 전하 축적층을 제공하는 경우, 메모리 셀(152)의 제조 시에 배선 BGL을 사용하여 전하를 트랜지스터(TW2)의 전하 축적층에 주입할 수 있다. 이 단계를 행하는 경우, 배선 BGL의 전위를 제어하지 않고, 트랜지스터(TW2)의 백게이트가 전기적 부유 상태로 하여 메모리 셀(152)을 동작시켜도 좋다.
도 3의 (C)의 메모리 셀(153)에서, 백게이트 및 트랜지스터(TW3)의 게이트는 서로 전기적으로 접속된다. 트랜지스터(TW3)가 이와 같은 디바이스 구조를 가질 경우, 온 상태 전류는 증가될 수 있다. 트랜지스터(TW3)의 백게이트는 트랜지스터(TW3)의 게이트, 소스, 및 드레인 중 어느 것과 전기적으로 접속되어도 좋다.
(2T)
도 3의 (D)의 메모리 셀(154)은 2T 메모리 셀이고, 배선 WWL, 배선 RWL, 배선 BL, 및 배선 SL과 전기적으로 접속된다. 배선 WWL은 기록 워드선이고 배선 RWL은 판독 워드선이다. 신호는 행 드라이버(121)로부터 배선 WWL 및 배선 RWL로 입력된다. 신호는 열 드라이버(122)로부터 배선 SL로 입력된다.
메모리 셀(154)은 노드(SN1), 용량 소자(CS1), 트랜지스터(TW1), 및 트랜지스터(TR1)를 포함한다. 트랜지스터(TR1)는 판독 트랜지스터이고 배선 BL 및 배선 SL 사이의 전기적 연속성을 제어한다. 트랜지스터(TW1)의 게이트는 배선 WWL과 전기적으로 접속된다. 용량 소자(CS1)는 노드(SN1) 및 배선 RWL에 전기적으로 접속된다. 배선 RWL에 일정 전위를 입력하여도 좋고, 메모리 셀(154)의 선택 상태 또는 비선택 상태에 따라 배선 RWL의 전위를 제어하여도 좋다.
메모리 셀(154)을 사용하는 경우, 도 3의 (E)에 도시된 바와 같이 비트선(배선 BL)은 기록 비트선(배선 WBL)과 판독 비트선(배선 RBL)으로 분리될 수 있다. 이 경우, 트랜지스터(TW1)는 배선 WWL 및 노드(SN1) 사이의 전기적 연속성을 제어하고, 트랜지스터(TR1)는 배선 RWL 및 배선 SL 사이의 전기적 연속성을 제어한다.
메모리 셀(154)에서, 트랜지스터(TW1)는 트랜지스터(TW2) 또는 트랜지스터(TW3)와 치환하여도 좋다. 또한, 트랜지스터(TR1)는 n채널형 트랜지스터이어도 좋다.
(3T)
도 3의 (F)의 메모리 셀(155)은 3T 메모리 셀이고, 배선 WWL, 배선 RWL, 배선 BL, 및 배선 SL, 그리고 배선 CNL과 전기적으로 접속된다. 메모리 셀(155)은 노드(SN1), 용량 소자(CS1), 트랜지스터(TW1), 트랜지스터(TR2), 트랜지스터(TR3)를 포함한다. 용량 소자(CS1)는 노드(SN1) 및 배선 CNL 사이를 용량 결합한다. 배선 CNL에 고정 전위가 입력되어도 좋고, 메모리 셀(155)의 선택 상태 또는 비선택 상태에 따라 배선 CNL의 전위가 제어되어도 좋다. 트랜지스터(TR2) 및 트랜지스터(TR3)는 배선 BL 및 배선 SL 사이에 직렬로 전기적으로 접속된다. 트랜지스터(TR2)의 게이트는 노드(SN1)에 전기적으로 접속되고, 트랜지스터(TR3)의 게이트는 배선 RWL에 전기적으로 접속된다.
메모리 셀(155)을 사용하는 경우, 도 3의 (G)에 도시된 바와 같이 비트선(배선 BL)은 기록 비트선(배선 WBL)과 판독 비트선(배선 RBL)으로 분리될 수 있다. 이와 같은 경우, 트랜지스터(TW1)는 배선 WWL 및 노드(SN1) 사이의 전기적 연속성을 제어하고, 트랜지스터(TR2 및 TR3)는 배선 RBL 및 배선 SL 사이에 직렬로 전기적으로 접속된다.
메모리 셀(155)에서, 트랜지스터(TW1)는 트랜지스터(TW2) 또는 트랜지스터(TW3)와 치환하여도 좋다. 또한, 트랜지스터(TR2 및 TR3)는 p채널형 트랜지스터이다.
메모리 셀(154)의 트랜지스터(TR1) 및 메모리 셀(155)의 트랜지스터(TR2 및 TR3)는 특별히 한정되지 않고, 예를 들어 실리콘 웨이퍼를 사용하여 형성된 Si 트랜지스터로 할 수 있다. 트랜지스터(TR1 내지 TR3)가 n채널형 트랜지스터인 경우, 트랜지스터(TR1 내지 TR3)를 OS 트랜지스터로 하여도 좋다.
<메모리 셀의 동작예>
여기서, 메모리 셀(155)의 동작 방법의 예를 설명한다. 도 4는 메모리 셀(155)의 동작예를 나타낸 타이밍 차트이다. 도 4에서, 배선 WWL, 배선 RWL, 배선 WBL, 배선 RBL, 배선 SL, 및 배선 CNL의 저(L)전위는 VSSM이다. VSSM은 접지 전위(GND) 또는 0V여도 좋다. 배선 WWL의 고(H)전위가 VDDH이고, 배선 RWL, 배선 WBL, 배선 RBL, 배선 SL, 및 배선 CNL의 고(H)전위는 VDDM이다. 여기서, 트랜지스터(TW1)의 문턱 전압은 트랜지스터(TR2 및 TR3)의 문턱 전압보다 높으므로 VDDH는 VDDM보다 높다.
기간 P1, 기간 P3, 및 기간 P5는 스탠바이(Stdby) 기간이다. 기간 P1, 기간 P3, 및 기간 P5에서는 배선 RWL, 배선 WWL, 배선 CNL, 배선 RBL, 및 배선 SL은 L레벨로 되어 있다. 모든 행의 메모리 셀(155)은 비선택 상태이다. 여기서, 메모리 셀(155)의 기억 용량은 1비트이다. 기간 P1에서, "1"을 유지하는 노드(SN1)는 H레벨이고, "0"을 유지하는 노드(SN1)는 L레벨이다.
<기록 동작>
기간 P2는 기록 기간이다. 선택된 행의 배선 WWL을 H레벨로 하여 트랜지스터(TW1)를 온으로 한다. 메모리 셀(155)에 "1"이 기록된 경우, 배선 WBL은 H레벨이 된다. 메모리 셀(155)에 "0"이 기록된 경우, 배선 WBL은 L레벨이 된다. 선택된 메모리 셀(155)에서, 노드(SN1)의 전위는 배선 WBL의 전위에 따라 VDDM 또는 VSSM이 된다.
다음으로, 배선 WWL은 L레벨이 되어 트랜지스터(TW1)가 오프가 된다. 노드(SN1)는 전기적으로 부유 상태가 되고, 메모리 셀(155)은 데이터를 유지한다. 배선 WWL 및 노드(SN1)는 용량 결합되므로 트랜지스터(TW1)는 오프가 됨으로써 노드(SN1)의 전위는 조금 저하된다. 배선 WBL을 L레벨로 함으로써 기록 동작을 종료한다. 노드(SN1)를 부유 상태로 한 후 배선 WBL을 L레벨로 함으로써 노드(SN1)의 전위의 변동을 감소시킬 수 있다.
<판독 동작>
기간 P4는 판독 기간이다. 우선, 배선 RBL이 프리차지되어 H레벨이 된다. 다음으로 비선택된 행의 배선 RWL은 L레벨을 유지하고, 선택된 행의 배선 RWL은 H레벨이 된다. 선택된 메모리 셀(155)의 트랜지스터(TR3)가 온이 된다. 노드(SN1)가 "0"을 유지하는 경우, 트랜지스터(TR2)는 오프가 되어 배선 RBL은 H레벨을 유지한다. 노드(SN1)가 "1"을 유지하는 경우, 트랜지스터(TR2)가 온이 되어 배선 RBL의 전위는 저하된다. 배선 RWL을 L레벨로 함으로써 트랜지스터(TR3)를 오프로 하고 판독 동작을 종료한다. 열 드라이버(122)는 기간 P4에서의 배선 RBL의 전위를 바탕으로 메모리 셀(155)로부터 판독된 데이터가 "0"인지 또는 "1"인지를 결정한다.
<<메모리(104)의 기억 영역>>
메모리(104)의 기억 영역의 구성을 도 5의 (A) 내지 (C)를 참조하여 설명한다. 도 5의 (A)는 메모리(104)의 기억 영역의 구성예를 도시한 것이다. 메모리(104)는 유저 데이터 영역(130), 펌웨어 영역(131), 및 ECC 관리 영역(132)을 포함한다.
유저 데이터 영역(130)은 호스트 장치(110)에 의하여 액세스할 수 있는 데이터 영역이다. 데이터는 호스트 장치(110)의 기록 액세스에 의하여 유저 데이터 영역(130)에 기록된다. 유저 데이터 영역(130)에 저장된 데이터는 호스트 장치(110)의 판독 액세스에 의하여 판독된다.
도 5의 (B)는 유저 데이터 영역(130)의 구성을 모식적으로 도시하였다. 유저 데이터 영역(130)은 복수의 블록(기본 단위)으로 분할된다. 호스트 장치(110)는 블록의 유저 데이터 영역(130)에 액세스한다. 여기서, 유저 데이터 영역(130)의 블록을 블록 UB라고 말한다. 예를 들어, 도 5의 (B)의 유저 데이터 영역(130)은 복수의 블록 UB(UB[1] 내지 UB[K], K는 2 이상의 정수(整數))를 포함한다. 하나의 블록 UB의 크기는 수십비트 내지 수천비트로 할 수 있다.
펌웨어 영역(131)은 펌웨어를 저장하기 위한 기억 영역이다. 펌웨어는 프로세서(102)에 의하여 메모리 시스템(100)을 제어하는 방법을 정의하는 프로그램이다. 호스트 장치(110)의 액세스 요구를 처리하기 위하여, 프로세서(102)는 펌웨어 영역(131)에 저장된 펌웨어에 따라 메모리 시스템(100)의 전체 동작을 제어한다.
ECC 관리 영역(132)은 ECC 관리 테이블(135)(도 5의 (C) 참조)에 사용된다. ECC 관리 테이블(135)은 블록 UB[1] 내지 UB[K]의 액세스 이력에 관한 정보를 저장한다. 바꿔 말하면, ECC 관리 테이블(135)은 ECC가 필요한지 여부를 결정하기 위한 데이터를 블록 UB[1] 내지 UB[K]에 관련지어 저장한다.
도 5의 (C)는 ECC 관리 테이블(135)의 예를 도시한 것이다. ECC 관리 테이블(135)은 블록 UB 각각에 1비트 데이터를 저장한다. 또한, "0"은 전원이 온이 된 후의 액세스 횟수가 0인 것을 나타내고, ECC가 필요한 것을 나타낸다. 또한, "1"은 전원이 온이 된 후의 액세스 횟수가 1 이상인 것을 나타내고, ECC가 필요 없는 것을 나타낸다.
또한, ECC 관리 테이블(135)에서, 1비트의 블록을 각 블록 UB에 할당하지만, 각 블록 UB에 2비트 이상의 블록을 할당할 수 있다. ECC 관리 테이블(135)의 비트 크기가 가능한 한 작으면 유저 데이터 영역(130)을 크게 할 수 있기 때문에 바람직하다.
메모리 셀(125)은 유지 노드의 충방전에 의하여 데이터를 저장하기 때문에 원리적으로 열화하지 않는다. 그러므로, 메모리(104)는 플래시 메모리보다 열화로 인한 에러가 발생하기 어렵다. 기록 트랜지스터로서 OS 트랜지스터가 사용되기 때문에 메모리 셀(125)은 높은 소프트 에러 내성을 갖는다. 따라서, 메모리 시스템(100)은 판독 액세스마다 에러를 정정할 필요를 저감한다. 한편, 메모리(104)에서도, 예를 들어 소자 전기 특성의 편차로 인하여 유지 기간이 길어져 에러 발생률이 높아질 수 있다. 그러므로, 에러 정정은 메모리(104)의 유지 특성 및 신뢰성의 향상에 매우 효과적이다.
그러므로, 본 실시형태에서, 메모리 시스템(100)은 ECC 관리 테이블(135)을 사용하여 ECC 회로(105)에 의한 에러 정정이 필요한지 여부를 결정할 수 있도록 구성되고, 신뢰성 및 실행 속도 또는 신뢰성 및 전력 저감이 보증된다. 메모리 시스템(100)의 동작예를 나타냄으로써 이것을 아래에서 설명한다.
<<메모리 시스템의 동작예>>
메모리 시스템(100)의 동작예를 도 6, 도 7, 도 8, 도 9, 및 도 10의 (A) 및 (B)를 참조하여 설명한다. 각 흐름도에서 나타내어진 동작은 펌웨어 영역(131)에 저장된 펌웨어에 의하여 정의된다. 메모리 시스템(100)의 각 회로는 프로세서(102)가 펌웨어를 실행한 후에 정의된 처리가 실행되도록 동작한다.
<전원 온>
도 6은 전원이 온이 될 때의 메모리 시스템(100)의 동작예를 나타낸 흐름도이다. 전원이 온이 되면, 프로세서(102)는 메모리(104)에 액세스하여 ECC 관리 테이블(135)의 모든 비트를 "0"으로 초기화한다(단계 S11).
<기록 액세스>
도 7은 호스트 장치(110)의 기록 액세스에 대한 메모리 시스템(100)의 동작예를 나타낸 흐름도이다. 여기서, 호스트 장치(110)로부터 송신된 기록 데이터는 데이터 WDA라고 말한다. 기록 요구가 있으면, 프로세서(102)는 ECC 회로(105)에 데이터 WDA의 중복 비트를 계산시킨다(단계 S21). 다음으로, 프로세서(102)는 메모리(104)를 제어하여 유저 데이터 영역(130) 및 ECC 관리 테이블(135)을 갱신한다. 데이터 WDA 및 단계 S21에서 얻어진 중복 비트가 유저 데이터 영역에 기록된다(단계 S22). 단계 S22에서 데이터를 기록한 블록 UB에 대응하는 ECC 관리 테이블(135)의 비트를 "1"로 한다(단계 S23). 마지막에 프로세서(102)는 I/F(101)를 통하여 호스트 장치(110)에 기록 완료 신호를 송신한다(단계 S24).
<판독 액세스>
도 8은 호스트 장치(110)의 판독 액세스에 대한 메모리 시스템(100)의 동작예를 도시한 흐름도이다. 호스트 장치(110)는 판독 요구 신호 및 어드레스를 I/F(101)로 송신한다. 판독 요구 신호를 수신하면, 프로세서(102)는 메모리(104)를 제어하여 호스트 장치(110)로부터 송신된 어드레스가 지정하는 블록 UB[r]로부터 데이터를 판독하고(단계 S31), ECC 관리 테이블(135)로부터 블록 UB[r]에 대응하는 비트를 판독한다(단계 S32). 또한, r은 1 이상 K 이하의 정수이다.
다음으로, 단계 S32에서, 판독 비트의 값이 "0"인지 "1"인지를 결정한다(단계 S33). 비트의 값이 "1"이면, 단계 S32에서 판독한 데이터를 I/F(101)를 통하여 호스트 장치(110)로 송신하고(단계 S37) 동작을 종료한다.
비트의 값이 "1"이 아닐 때, ECC 회로(105)는 판독 데이터의 에러를 검출 및 정정한다(단계 S34). 다음으로, 프로세서(102)는 메모리(104)를 제어하여 유저 데이터 영역(130) 및 ECC 관리 테이블(135)을 갱신한다. 단계 S34에서 에러가 정정된 데이터를 블록 UB[r]에 다시 기록한다(단계 S35). 블록 UB[r]에 대응하는 ECC 관리 테이블(135)의 비트를 "1"로 한다(단계 S36). 마지막으로, 에러가 정정된 데이터를 호스트 장치(110)로 송신하고(단계 S37) 동작이 종료된다.
바꿔 말하면, 2번째 후의 상기 블록 UB[r]의 판독 액세스에서, ECC를 위한 일련의 처리(단계 S34 내지 S36)가 생략된다.
단계 S34에서 판독 데이터의 에러가 검출되지 않은 경우, 판독 데이터는 단계 S35에서 블록 UB[r]에 다시 기록된다. 즉, 단계 S35 및 단계 S36을 통하여, 액세스된 블록 UB[r]는 리프래시되어, 데이터 유지 신뢰성은 증가된다.
또한, 메모리(104)는 열화로 인한 에러가 발생되기 어렵기 때문에 단계 S34에서 에러가 검출되지 않은 경우, 단계 S35를 실행하지 않고 단계 S36을 실행할 수도 있다. 이것은 액세스 시간 및 소비전력의 저감으로 이어진다. 결과적으로, 메모리 시스템(100)이 저전력 모드이거나 배터리에 의하여 구동될 때에는 이와 같이 메모리 시스템(100)을 동작시켜도 좋다.
도 10의 (A)는 판독 액세스에 대한 메모리 시스템(100)의 동작예를 모식적으로 도시한 것이다. 도 10의 (B)는 비교예로서 플래시 메모리의 동작예를 모식적으로 도시한 것이다. 도 10의 (A) 및 (B)는 블록 UB[1] 내지 블록 UB[5]의 판독 액세스에 대한 메모리 시스템(100) 및 플래시 메모리의 동작을 모식적으로 도시한 것이다.
플래시 메모리에서는 블록 UB[1] 내지 블록 UB[5]는 판독 액세스마다 에러를 검출 및 정정한다(도 10의 (B) 참조). 한편, 메모리 시스템(100)에서는, 블록 UB[1] 내지 블록 UB[5]는 블록 UB[1] 내지 블록 UB[5]의 첫 번째의 판독 액세스에 대하여 에러를 검출 및 정정하고, 블록 UB[1] 내지 블록 UB[5]는 2번째 이후의 판독 액세스에 대하여 에러를 검출 및 정정하지 않는다(도 10의 (A) 참조). 도 10의 (A) 및 도 10의 (B)는 본 실시형태에 의하여 메모리 시스템의 액세스 속도의 향상 및 소비전력의 저감이 가능한 것을 나타낸다.
<전원 오프>
도 9는 메모리 시스템(100)이 전원 오프가 될 때의 프로세서(102)의 동작예를 나타낸 흐름도이다. 메모리 시스템(100)에서, 전원을 오프로 하기 전에 ECC 관리 테이블(135)을 사용하여 한번도 액세스되지 않은 유저 데이터 영역(130)의 블록 UB를 검출하고, ECC 회로(105)는 검출된 블록 UB의 에러를 검출 및 정정한다. 따라서, 메모리 시스템(100)의 데이터 유지 신뢰성이 증가된다.
전원이 오프가 되기 전에, 프로세서(102)는 ECC 관리 테이블(135)을 검색하여 비트의 값이 "0"인 블록 UB[x]를 찾는다(단계 S41 및 S42). 프로세서(102)가 블록 UB[x]를 찾지 못하면 동작은 종료된다. 그 후, 메모리 시스템(100)은 전원이 오프가 된다. x는 1 이상 K 이하의 정수이다.
프로세서(102)가 블록 UB[x]를 찾은 경우, 판독 액세스에서의 ECC 처리(도 8의 단계 S34 내지 S36)와 비슷한 처리가 실행된다. 바꿔 말하면, 블록 UB[x]로부터 데이터를 판독하고(단계 S43), 판독 데이터의 에러를 검출 및 정정한다(단계 S44). 에러가 정정된 데이터를 블록 UB[x]에 다시 기록한다(단계 S45). 블록 UB[x]에 대응하는 ECC 관리 테이블(135)의 비트를 "1"로 한다(단계 S46). ECC 관리 테이블(135)의 모든 비트가 "1"이 될 때까지 단계 S42 내지 S46은 반복된다.
또한, 메모리 시스템(100)에서는 ECC 관리 영역(132)에 포함되는 각각의 메모리 셀(125)은 유저 데이터 영역(130)에 포함되는 메모리 셀(125)의 누설을 모니터링하기 위한 회로로서 기능한다. 예를 들어, ECC 관리 테이블(135)의 블록 UB[1]의 비트로서 "1"이 기록되고 장시간 경과 후, 이 비트를 형성하는 메모리 셀(125)로부터 축적 전하가 누설되고, 비트의 값이 "0"이 될 경우가 있다. 이것은 블록 UB[1]에 유지된 데이터가 에러를 갖고 있을 가능성을 나타낸다. 이 경우, 블록 UB[1]의 판독 액세스가 있으면, ECC 관리 테이블(135)의 비트에 대응하는 값이 "0"이고, 블록 UB[1]의 데이터의 에러가 검출 및 정정되어 판독 데이터의 신뢰성이 확보된다.
예를 들어, ECC 관리 영역(132)에 포함되는 메모리 셀(125) 및 유저 데이터 영역(130)에 포함되는 메모리 셀(125)은 ECC 관리 영역(132)에 포함되는 메모리 셀(125)의 용량 소자(CS1)로부터 누설되는 전하의 양이 유저 데이터 영역(130)에 포함되는 메모리 셀(125)의 용량 소자(CS1)로부터 누설되는 전하의 양보다 더 많도록 다른 소자 구조를 가져도 좋다. 이와 같은 구조로 유저 데이터 영역(130)에 축적된 데이터가 소실되기 전에 ECC를 확실하게 실행할 수 있어 데이터 유지 신뢰성이 높아진다.
상술한 바와 같이, 본 실시형태에서, 에러 정정의 타이밍 및 빈도는 최적화될 수 있다. 따라서, 데이터 유지 신뢰성을 유지하면서 액세스 속도의 향상 및 소비전력의 저감이 가능하다.
(실시형태 2)
본 실시형태에서는 메모리 시스템(100)의 응용예를 설명한다. 메모리 시스템(100)은 예를 들어 전자 기기(예를 들어 정보 단말, 스마트폰, 전자 서적 리더, 디지털 카메라(비디오 카메라를 포함함), 비디오 녹화/재생 장치, 및 내비게이션 시스템)의 기억 장치에 적용할 수 있다. 또는, 메모리 시스템(100)은 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(solid state drives) 등의 리무버블 기억 장치에 적용된다. 도 11의 (A) 내지 (E)는 리무버블 기억 장치의 몇 개의 구조예를 모식적으로 도시한 것이다.
도 11의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 포함한다. 기판(1104)은 하우징(1101)에 수납된다. 기판(1104)은 메모리 시스템(100)에 포함되는 회로를 포함한다. 예를 들어, 메모리 칩(1105) 및 컨트롤러 칩(1106)이 기판(1104)에 장착된다. 메모리(104)는 메모리 칩(1105)에 내장된다. 프로세서(102), 워크 메모리(103), ECC 회로(105) 등은 컨트롤러 칩(1106)에 내장된다. USB 커넥터(1103)는 I/F(101)에 대응한다.
도 11의 (B)는 SD 카드의 외관 모식도이고, 도 11의 (C)는 SD 카드의 내부 구조를 도시한 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 포함한다. 커넥터(1112)는 I/F(101)에 대응한다. 기판(1113)은 하우징(1111)에 수납된다. 기판(1113)은 메모리 시스템(100)에 포함되는 회로를 포함한다. 예를 들어, 메모리 칩(1114) 및 컨트롤러 칩(1115)이 기판(1113)에 장착되어 있다. 메모리(104)는 메모리 칩(1114)에 내장된다. 프로세서(102), 워크 메모리(103), ECC 회로(105) 등은 컨트롤러 칩(1115)에 내장된다.
메모리 칩(1114)을 기판(1113)의 이면(裏面)에도 제공하면, SD 카드(1110)의 용량이 증가될 수 있다. 또한, 무선 통신 기능을 가진 무선 칩을 기판(1113)에 제공하여도 좋다. 이와 같은 무선 칩으로, 메모리 칩(1114)은 호스트 장치(110) 및 SD 카드(1110) 사이의 무선 통신에 의하여 데이터를 판독 및 기록할 수 있다.
도 11의 (D)는 SSD의 외관 모식도이고, 도 11의 (E)는 SSD의 내부 구조를 도시한 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 포함한다. 커넥터(1152)는 I/F(101)에 대응한다. 기판(1153)은 하우징(1151)에 수납된다. 기판(1153)은 메모리 시스템(100)에 포함되는 회로를 포함한다. 예를 들어, 메모리 칩(1154), 메모리 칩(1155), 및 컨트롤러 칩(1156)은 기판(1153)에 장착된다. 메모리(104)는 메모리 칩(1154)에 내장된다. 메모리 칩(1155)을 기판(1153)의 이면에도 제공하면, SSD(1150)의 용량이 증가될 수 있다. 워크 메모리(103)는 메모리 칩(1155)에 내장된다. 예를 들어, DRAM 칩을 메모리 칩(1155)으로서 사용하여도 좋다. 프로세서(102), ECC 회로(105) 등은 컨트롤러 칩(1156)에 내장된다. 워크 메모리(103)로서 기능하는 메모리를 컨트롤러 칩(1156)에도 제공하여도 좋다.
(실시형태 3)
본 실시형태에서, 호스트 장치(110)가 메모리 시스템(100)과 조합되는 정보 처리 시스템을 설명한다.
도 12는 정보 처리 시스템의 구조예를 도시한 블록도이다. 정보 처리 시스템(1500)은 메모리 시스템(1501) 및 호스트 장치(1502)를 포함한다.
실시형태 1의 메모리 시스템(100)은 메모리 시스템(1501)에 적용될 수 있다. 메모리 시스템(1501)은 예를 들어 호스트 장치(1502)의 기억 장치로서 사용되고, 프로그램, 영상 데이터, 또는 음성 데이터 등의 데이터를 저장한다.
호스트 장치(1502)는 로직부(1510), 표시 장치(1521), 및 입력 장치(1522)를 포함한다.
로직부(1510)는 호스트 장치(1502) 전체를 제어하는 기능을 갖는다. 로직부(1510)는 프로세서(1511), 메모리부(1512), I/F(1513), 및 버스(1514)를 포함한다. 프로세서(1511), 메모리부(1512), I/F(1513)는 버스(1514)를 통하여 서로 접속되어 있다. 프로세서(1511)는 연산 장치 및 컨트롤러로서 기능하고, 펌웨어와 같은 프로그램에 따라 호스트 장치(1502) 각 장치의 전체 동작을 제어한다. CPU, 마이크로프로세서(MPU) 등은 프로세서(1511)로서 사용될 수 있다. 메모리부(1512)는 프로세서(1511)에 의하여 실행되는 프로그램이나 프로세서(1511)에 의하여 처리된 데이터 등을 저장한다.
로직부(1510)는 I/F(1513)를 통하여 표시 장치(1521), 입력 장치(1522), 및 메모리 시스템(1501)과 통신한다. 예를 들어, 입력 장치(1522)로부터의 입력 신호는 I/F(1513) 및 버스(1514)를 통하여 로직부(1510)로 송신된다.
표시 장치(1521)는 출력 장치로서 제공되어 있고, 정보 처리 시스템(1500)의 표시부를 구성한다. 호스트 장치(1502)는 표시 장치(1521)에 더하여 스피커 또는 프린터 등, 상기 외의 출력 장치를 포함하여도 좋다. 또는, 호스트 장치(1502)는 표시 장치(1521)를 포함할 필요는 없다.
입력 장치(1522)는 로직부(1510)로 데이터를 입력하기 위한 장치이다. 사용자는 입력 장치(1522)를 동작시킴으로써 정보 처리 시스템(1500)을 동작시킬 수 있다. 다양한 휴먼 인터페이스를 입력 장치(1522)로서 사용할 수 있고, 정보 처리 시스템(1500)은 복수의 입력 장치(1522)를 포함하여도 좋다.
터치 센서, 키보드, 마우스, 조작 버튼, 마이크로폰(음성 입력 장치), 카메라(촬상 시스템) 등이 입력 장치(1522)로서 사용될 수 있다. 소리, 눈의 움직임, 손동작 등을 검출하는 호스트 장치(1502)에 내장된 장치로 정보 처리 시스템(1500)을 동작시켜도 좋다. 예를 들어, 터치 센서가 입력 장치(1522)로서 제공되는 경우, 이 터치 센서는 표시 장치(1521)에 내장되어도 좋다.
정보 처리 시스템(1500)에서, 메모리 시스템(1501) 및 호스트 장치(1502)는 한 하우징에 제공하여도 좋고, 유선 또는 무선으로 서로 접속되는 복수의 장치를 사용하여 형성되어도 좋다. 예를 들어, 전자(前者)의 예에는 노트북형 퍼스널 컴퓨터(PC), 태블릿형 정보 단말, 전자 서적 리더, 스마트폰, 휴대 전화, 오디오 단말, 및 비디오 녹화/재생 장치가 포함된다. 후자(後者)의 예에는 데스크 톱형 PC, 키보드, 마우스, 및 모니터의 세트가 포함된다. 또한, 예를 들어, 비디오 녹화/재생 장치, 음향 장치(예를 들어 스피커 또는 앰프), 및 텔레비전 장치를 포함하는 음향 영상(AV) 시스템, 감시 카메라, 표시 장치, 및 비디오 녹화용 기억 장치를 포함하는 감시 시스템이 있다.
도 13의 (A) 내지 (F)는 정보 처리 시스템(1500)의 구체적인 예로서 몇 개의 전자 기기를 모식적으로 도시한 것이다. 메모리 시스템(1501)은 도 13의 (A) 내지 (F)의 정보 처리 시스템의 하우징에 탑재되어 있다.
도 13의 (A)의 휴대형 게임기(1700)는 하우징(1701), 하우징(1702), 표시부(1703), 표시부(1704), 마이크로폰(1705), 스피커(1706), 조작 버튼(1707) 등을 포함한다.
도 13의 (B)의 비디오 카메라(1710)는 하우징(1711), 하우징(1712), 표시부(1713), 조작 버튼(1714), 렌즈(1715), 및 연결부(1716) 등을 포함한다. 조작 버튼(1714) 및 렌즈(1715)는 하우징(1711)에 제공되고, 표시부(1713)는 하우징(1712)에 제공된다. 하우징(1711) 및 하우징(1712)은 연결부(1716)에 의하여 서로 접속되고, 하우징(1711)과 하우징(1712) 사이의 각도는 연결부(1716)에 의하여 변경될 수 있다. 표시부(1713)에서의 화상은 연결부(1716)에서의 하우징(1711)과 하우징(1712) 사이의 각도에 따라 전환될 수 있다.
도 13의 (C)의 태블릿형 정보 단말(1720)은 하우징(1721)에 내장된 표시부(1722), 조작 버튼(1723), 및 스피커(1724)를 포함한다.
도 13의 (D)의 정보 단말(1730)은 하우징(1731), 하우징(1732), 표시부(1733), 표시부(1734), 연결부(1735), 조작 버튼(1736) 등을 포함한다. 정보 단말(1730)은 둘로 접을 수 있다.
도 13의 (E)의 스마트폰(1740)은 하우징(1741), 조작 버튼(1742), 마이크로폰(1743), 표시부(1744), 스피커(1745), 카메라 렌즈(1746) 등을 포함한다. 촬상 장치가 하우징(1741)에 내장되어 있다. 카메라 렌즈(1746)가 표시부(1744)와 동일한 면에 제공되기 때문에, 영상 통화가 가능하다. 예를 들어, 터치 센서 기능을 가진 액정 표시 장치가 표시부(1744)에 사용된다.
도 13의 (F)의 노트북형 PC(1750)는 하우징(1751), 표시부(1752), 키보드(1753), 포인팅 디바이스(1754) 등을 포함한다.
정보 처리 시스템(1500)의 표시 장치(1521)에 포함되는 표시 패널의 기판으로서 가요성 기판(예를 들어 수지 필름)을 사용하면, 표시 장치(1521)는 휠 수 있다. 그러므로, 정보 처리 시스템(1500)을 접거나 휜 상태로 사용할 수 있다. 도 14의 (A) 내지 (G)는 정보 처리 시스템(1500)의 구체적인 예로서 몇 개의 정보 단말을 모식적으로 도시한 것이다.
도 14의 (A) 내지 (C)의 정보 단말(1800)은 표시부(1801) 및 상기 표시부(1801)를 지지하는 하우징(1802)을 포함한다. 휜 상태의 표시부(1801)는 정보 단말(1800)의 측면 및 상면에 정보를 표시할 수 있도록 하우징(1802)에 의하여 지지되어 있다. 터치 센서가 표시부(1801)에 내장되고, 입출력 장치로서 기능한다. 사용자가 터치한 표시부(1801)의 영역에 따라 정보 단말(1800)의 동작을 다르게 할 수 있다. 예를 들어, 정보 단말(1800)의 측면, 상면, 또는 정면(正面)에 대한 터치 동작에 따라 정보 단말(1800)은 다른 처리를 실행하여도 좋다.
도 14의 (D) 및 (E)의 정보 단말(1810)은 표시부(1811), 표시부(1812), 및 벨트 형상의 하우징(1813)을 포함한다. 하우징(1813)은 표시부(1811) 및 표시부(1812)를 지지한다. 하우징(1813)이 가요성이기 때문에 사용자는 팔 등에 정보 단말(1810)을 장착하여 정보 단말(1810)을 사용할 수 있다.
도 14의 (F) 및 (G)의 정보 단말(1820)은 표시부(1821), 하우징(1822), 하우징(1823)을 포함한다. 표시부(1801) 및 하우징(1822)은 가요성을 갖는다. 그러므로, 정보 단말(1820)은 하우징(1822)에서 둘로 접을 수 있다.
(실시형태 4)
본 실시형태에서, OS 트랜지스터 및 OS 트랜지스터를 포함하는 반도체 장치를 설명한다.
<<OS 트랜지스터의 구조예 1>>
도 15의 (A) 내지 (D)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 15의 (A)는 OS 트랜지스터의 구조예를 도시한 상면도이다. 도 15의 (B)는 도 15의 (A)의 선 y1-y2를 따라 자른 단면도이다. 도 15의 (C)는 도 15의 (A)의 선 x1-x2를 따라 자른 단면도이다. 도 15의 (D)는 도 15의 (A)의 선 x3-x4를 따라 자른 단면도이다. 선 y1-y2의 방향을 채널 길이 방향이라고 하고, 선 x1-x2의 방향을 채널 폭 방향이라고 하는 경우가 있다. 또한, 디바이스 구조를 명확화하기 위하여, 도 15의 (A)에는 일부의 구성요소를 도시하지 않았다.
OS 트랜지스터(800)는 절연 표면 위, 여기서는 절연층(821) 위에 형성된다. 절연층(821)은 기판(820)의 표면 위에 형성된다. 절연층(821)은 OS 트랜지스터(800)의 하지층으로서 기능한다. OS 트랜지스터(800)는 절연층(825)으로 덮여 있다. 또한, 절연층(821) 및 절연층(825)은 OS 트랜지스터(800)의 구성 요소로 간주할 수 있다. OS 트랜지스터(800)는 절연층(822), 절연층(823), 절연층(824), 절연층(825), 금속 산화물층(841 내지 843), 도전층(850), 도전층(851), 도전층(852), 및 도전층(853)을 포함한다. 채널은 주로 금속 산화물층(841 내지 843) 중 금속 산화물층(842)에 형성된다. 여기서, 금속 산화물층(841 내지 843)을 합쳐 편의상 반도체 영역(840)이라고 말한다.
도전층(850)은 게이트 전극으로서 기능하고, 백게이트 전극으로서 도전층(853)이 기능한다. 도전층(851) 및 도전층(852)은 소스 전극 및 드레인 전극으로서 기능한다. 절연층(821)은 기판(820)을 도전층(853)으로부터 전기적으로 분리시키는 기능을 갖는다. 절연층(824)은 게이트 절연층으로서 기능하고, 절연층(823)은 백 채널 측의 게이트 절연층으로서 기능한다.
채널 길이란 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 채널 길이는 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서 등에서 채널 길이는 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서 모든 영역의 채널 폭이 반드시 동일한 값으로 되지는 않는다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)은, 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어지는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 소형화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 증가되는 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
입체적인 구조를 갖는 트랜지스터에서는, 특히 실효적인 채널 폭을 측정하기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 반도체 영역의 형상을 알고 있는 것으로 상정할 필요가 있다. 따라서, 반도체 영역의 형상을 정확히 알 수 없는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
따라서 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체 영역과 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 "채널 폭"이라는 용어는 SCW, 외견상 채널 폭, 또는 실효적인 채널 폭을 나타낼 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 결정할 수 있다.
트랜지스터의 전계 효과 이동도, 및 채널 폭당 전류값 등을 계산하기 위하여 SCW를 사용하여도 좋다. 이러한 경우에는, 얻어지는 값은 시뮬레이션에 실효적인 채널 폭을 사용하여 얻어지는 값과 상이한 경우가 있다.
도 15의 (B) 및 (C)에 도시된 바와 같이 반도체 영역(840)은 금속 산화물층(841), 금속 산화물층(842), 금속 산화물층(843)이 이 순서대로 적층된 부분을 포함한다. 절연층(824)은 이 적층부를 덮는 영역을 포함한다. 도전층(850)은 절연층(823)을 개재(介在)하여 적층부와 중첩된다. 도전층(851) 및 도전층(852)은 금속 산화물층(841) 및 금속 산화물층(843)으로 형성되는 적층 위에 제공되고, 이 적층의 상면 및 적층의 채널 길이 방향의 측면에 접촉되어 있다. 금속 산화물층(841 및 842)과 도전층(851 및 852)의 적층은 같은 마스크를 사용함으로써 형성된다.
금속 산화물층(843)은 금속 산화물층(841) 및 금속 산화물층(842)과, 도전층(851) 및 도전층(852)을 덮도록 형성된다. 절연층(824)은 금속 산화물층(843)을 덮는다. 여기서, 금속 산화물층(843) 및 절연층(824)은 같은 마스크를 사용하여 에칭된다.
도전층(850)은, 절연층(824)을 개재하여 금속 산화물층들(841 내지 843)이 적층된 부분을 채널 폭 방향으로 둘러싸도록 형성된다(도 15의 (C) 참조). 따라서, 수직 방향의 게이트 전계 및 평행 방향의 게이트 전계가 이 적층부에 인가된다. OS 트랜지스터(800)에서, 게이트 전계란 도전층(850)(게이트 전극층)에 인가되는 전압에 의하여 생성되는 전계를 말한다. 따라서, 금속 산화물층(841 내지 843)의 적층 영역 전체를 게이트 전계에 의하여 전기적으로 둘러쌀 수 있기 때문에, 금속 산화물층(842) 전체(벌크)에 채널이 형성되는 경우가 있다. 그러므로, OS 트랜지스터(501)의 높은 온 상태 전류를 실현할 수 있다.
본 명세서 등에서, 반도체 영역이 게이트 전극층의 전계에 의하여 둘러싸인 트랜지스터의 구조는 s-channel(surrounded channel) 구조라고 말한다. s-channel 구조는 OS 트랜지스터(800)의 주파수 특성을 향상시킬 수 있다. 특히, s-channel 구조는 차단 주파수를 향상시킬 수 있다. s-channel 구조는, 그 높은 온 상태 전류 때문에, 고주파수로 동작하는 트랜지스터, LSI 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합하다. 트랜지스터를 포함하는 반도체 장치는 고주파수로 동작할 수 있다.
OS 트랜지스터의 미세화는 작고 고집적화된 반도체 장치를 제공할 수 있다. OS 트랜지스터는 예를 들어 채널 길이가 10nm 이상 1μm 미만, 더 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 70nm 미만, 더더욱 바람직하게는 10nm 이상 60nm 미만, 보다 바람직하게는 10nm 이상 30nm 미만인 영역을 가지면 바람직하다. 또한, OS 트랜지스터는 예를 들어 채널 폭이 바람직하게는 10nm 이상 1μm 미만, 더 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 70nm 미만, 더더욱 바람직하게는 10nm 이상 60nm 미만, 보다 바람직하게는 10nm 이상 30nm 미만의 영역을 가지면 바람직하다.
<도전층>
도전층들(850 내지 853) 각각은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 및 스트론튬(Sr)에서 선택된 저저항 재료, 이러한 저저항 재료의 합금, 또는 이러한 재료를 주성분으로 함유하는 화합물을 함유한 도전막의 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 내열성 및 전도성을 갖는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 특히 바람직하다. 도전층들(530 내지 533) 각각은 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하여 형성하는 것이 바람직하다. 도전층들(530 내지 533) 각각은 Cu-Mn 합금을 사용하여 형성하면 산소를 함유하는 절연체와의 계면에 형성되는 산화 망가니즈가 Cu의 확산을 방지하는 기능을 갖기 때문에 특히 바람직하다.
OS 트랜지스터(801)의 도전층(851 및 852)은 금속 산화물층(841과 842)의 적층을 형성하기 위하여 사용되는 하드 마스크를 사용하여 형성된다. 그러므로, 도전층(851 및 852)은 금속 산화물층(841 및 842)의 측면과 접촉하는 영역을 갖지 않는다. 예를 들어, 다음 공정을 거쳐, 금속 산화물층(841 및 842) 및 도전층(851 및 852)을 형성할 수 있다. 금속 산화물층(841 및 842)을 포함하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 다층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 금속 산화물층(841 및 842)을 형성한다. 그리고, 하드 마스크를 에칭하여 도전층(851 및 852)을 형성한다.
<금속 산화물층>
금속 산화물층(842)은 예를 들어, 인듐(In)을 함유하는 산화물 반도체이다. 금속 산화물층(842)은 예를 들어, 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 금속 산화물층(842)은 원소 M을 함유하는 것이 바람직하다. 원소 M은 바람직하게는 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn) 등으로 한다. 원소 M으로서 사용할 수 있는 다른 원소로서는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 및 텅스텐(W) 등이 있다. 단, 원소 M으로서, 이들 원소 중 2개 이상을 조합하여 사용하여도 좋다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은, 예를 들어 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 금속 산화물층(842)은 아연(Zn)을 함유하는 것이 바람직하다. 산화물 반도체가 아연을 포함하면, 산화물 반도체가 쉽게 결정화되는 경우가 있다.
금속 산화물층(842)은 인듐을 함유하는 산화물 반도체에 한정되지 않는다. 금속 산화물층(842)은 인듐을 포함하지 않고 아연, 갈륨, 및 주석 중 적어도 하나를 포함하는 산화물 반도체(예를 들어 아연 주석 산화물 또는 갈륨 주석 산화물)이어도 좋다. 금속 산화물층(842)에는 예를 들어, 에너지 갭이 넓은 반도체를 사용한다. 금속 산화물층(842)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다. 반도체 영역(840)은 실시형태 5에서 설명하는 CAAC-OS를 사용하여 형성되면 바람직하다. 또는, 반도체 영역(840)에서 적어도 금속 산화물층(842)은 CAAC-OS를 사용하여 형성되는 것이 바람직하다.
또한, 반도체 영역(840)의 산화물 반도체를 스퍼터링법으로 퇴적하는 경우, 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 420℃ 이하의 기판 온도로 형성되는 경우, CAAC-OS가 형성될 수 있다.
금속 산화물층(841 및 843)은 금속 산화물층(842)에 포함되는 산소 외의 원소를 1개 이상, 또는 2개 이상 포함한다. 금속 산화물층(841 및 843)이 금속 산화물층(842)에 포함되는 산소 외의 원소를 1개 이상 또는 2개 이상 포함하기 때문에, 금속 산화물층들(841 및 842)의 계면, 그리고 금속 산화물층들(842 및 843)의 계면에서 계면 준위가 형성되기 어렵다.
금속 산화물층(841)으로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 50atomic% 미만, M의 비율은 50atomic%보다 높게 하고, 더 바람직하게는 In의 비율은 25atomic% 미만, M의 비율은 75atomic%보다 높게 한다. 금속 산화물층(841)을 스퍼터링으로 형성할 때, 상술한 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn은 1:3:2가 바람직하다.
금속 산화물층(842)으로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 25atomic%보다 높게 하고, M의 비율은 75atomic% 미만, 더 바람직하게는 In의 비율은 34atomic%보다 높게 하고, M의 비율은 66atomic% 미만으로 한다. 금속 산화물층(842)을 스퍼터링으로 형성하는 경우, 상술한 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn은 1:1:1, 1:1:1.2, 2:1:3, 3:1:2, 또는 4:2:4.1이 바람직하다. 특히, 원자비 In:Ga:Zn이 4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 금속 산화물층(842)에서의 원자비 In:Ga:Zn은 4:2:3이라도 좋고, 또는 4:2:3 근방이어도 좋다.
금속 산화물층(843)으로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 비율의 합을 100atomic%로 하였을 때, 바람직하게는 In의 비율은 50atomic% 미만, M의 비율은 50atomic%보다 높게 하고, 더 바람직하게는 In의 비율은 25atomic% 미만, M의 비율은 75atomic%보다 높게 한다.
금속 산화물층(843)은 금속 산화물층(841)과 같은 종류의 산화물이어도 좋다. 또한, 금속 산화물층(841) 및/또는 금속 산화물층(843)은 인듐을 함유하지 않아도 되는 경우가 있다. 예를 들어, 금속 산화물층(841) 및 금속 산화물층(843) 중 적어도 하나가 산화 갈륨이어도 좋다.
금속 산화물층(841 및 843)은 산화물 반도체층이어도 좋다. 금속 산화물층(841 및 843)은 금속 산화물층(842)보다 낮은 도전성을 갖는 산화물 반도체가 바람직하고 또는 절연체여도 좋다. 산화물층(841 및 843)이 금속 산화물층(842)보다 낮은 도전성을 가질 경우, 반도체 영역(840)에서, 드레인 전류는 주로 금속 산화물층(842)으로 흐르고, 금속 산화물층(841 및 843)으로 흐르기 어렵다. 바꿔 말하면, 금속 산화물층(841)은 절연층(823)으로부터 채널 형성 영역을 이격할 수 있고, 또한 금속 산화물층(843)은 절연층(824)으로부터 채널 형성 영역을 이격할 수 있다. 그러므로, 반도체 영역(840)에서, 채널이 금속 산화물층(842)에 형성되고, 또한, 매립 채널이 형성될 수 있다.
<에너지 밴드 구조>
금속 산화물층(841, 842, 및 843)이 적층된 반도체 영역(840)의 기능 및 효과를 도 16의 (A) 및 (B)를 참조하여 설명한다. 도 16의 (A)는 도 15의 (B)의 OS 트랜지스터(800)의 활성층(채널 영역)의 부분 확대도이다. 도 16의 (B)는 도 16의 (A)의 점선 z1-z2를 따라 자른 부분(OS 트랜지스터(800)의 채널 형성 영역)의 에너지 밴드 구조를 나타낸 것이다.
도 16의 (B)에서는, Ec823, Ec841, Ec842, Ec843, 및 Ec824는 각각 절연층(823), 금속 산화물층(841), 금속 산화물층(842), 금속 산화물층(843), 및 절연층(824)의 전도대 하단의 에너지를 가리킨다.
여기서, 진공 준위와 전도대 하단의 에너지의 차(이 차를 전자 친화력이라고도 함)는, 진공 준위와 가전자대 상단의 에너지의 차(이 차를 이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 빼서 얻어지는 값에 상당한다. 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광(UPS: ultraviolet photoelectron spectroscopy) 장치를 사용하여 측정할 수 있다.
절연층(823) 및 절연층(824)은 절연체이기 때문에, Ec823 및 Ec824가 Ec841, Ec842, 및 Ec843보다 진공 준위에 가깝다(즉, 절연층(823) 및 절연층(824)은 반도체층(841, 842, 및 843)보다 전자 친화력이 작다).
금속 산화물층(842)은 금속 산화물층(841 및 843)보다 전자 친화력이 높은 산화물층이다. 예를 들어, 금속 산화물층(842)으로서 금속 산화물층(841 및 843)보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 전자 친화력을 갖는 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단 사이의 에너지 갭이다.
인듐 갈륨 산화물은 전자 친화력이 낮고 산소 차단성이 높다. 그러므로, 금속 산화물층(843)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상이다. 이때, 게이트 전압을 인가하면, 금속 산화물층들(841 내지 843) 중에서 전자 친화력이 가장 높은 금속 산화물층(842)에 채널이 형성된다.
금속 산화물층(841)과 금속 산화물층(842) 사이에는 금속 산화물층(841)과 금속 산화물층(842)의 혼합 영역이 있는 경우가 있다. 또한, 금속 산화물층(842)과 금속 산화물층(843) 사이에 금속 산화물층(842)과 금속 산화물층(843)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮기 때문에, 금속 산화물층(841 내지 843)의 적층은, 각 계면 그리고 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 갖는다.
이때, 전자는 금속 산화물층(841 및 843) 내가 아니라, 금속 산화물층(842) 내를 주로 이동한다. 상술한 바와 같이, 금속 산화물층(841)과 금속 산화물층(842)의 계면에서의 계면 준위 밀도와, 금속 산화물층(842)과 금속 산화물층(843)의 계면에서의 계면 준위 밀도가 저하되면, 금속 산화물층(842) 내의 전자 이동이 억제되기 어렵고, OS 트랜지스터(800)의 온 상태 전류가 증가될 수 있다.
도 16의 (B)의 반도체 영역(840)에서는 금속 산화물층(842)은 웰(well)을 형성하고 채널이 금속 산화물층(842) 내에 형성된다. 또한, 반도체 영역(840)의 전도대 하단의 에너지가 연속적으로 변하므로 웰도 U형 웰이라고 말할 수도 있고, 이러한 에너지 밴드 구조를 갖는 채널을 매립 채널이라고 말할 수도 있다.
전자의 이동을 억제하는 요인을 저감시킬수록, 트랜지스터의 온 상태 전류를 증가시킬 수 있다. 예를 들어, 전자 이동을 억제하는 요인이 없는 경우에는, 전자는 효율적으로 이동한다고 생각된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다. 전자의 이동은 예를 들어, 채널 형성 영역에서 결함 준위의 밀도가 높은 경우에도 억제된다.
OS 트랜지스터(800)의 온 상태 전류를 높이기 위해서는, 예를 들어 금속 산화물층(842)의 상면 또는 하면(형성면; 여기서는 금속 산화물층(842)의 상면)의 측정 면적 1μm×1μm의 RMS(root mean square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 1μm×1μm의 측정 면적에서의 평균 표면 거칠기(Ra)는 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이다. 측정 면적 1μm×1μm의 최대 차이(P-V)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 한다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경을 사용하여 측정될 수 있다.
예를 들어, 금속 산화물층(842)이 산소 빈자리(VO)를 함유하는 경우, 산소 빈자리의 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하의 설명에서는 산소 빈자리의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, OS 트랜지스터(800)의 온 상태 전류를 저하시키는 요인이다. 또한, 산소 빈자리의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 것에 의하여 더 안정화된다. 따라서, 금속 산화물층(842)의 산소 빈자리를 저감함으로써, OS 트랜지스터(800)의 온 상태 전류를 높일 수 있는 경우가 있다.
예를 들어, 금속 산화물층(842)의 어느 깊이 또는 금속 산화물층(842)의 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)으로 측정되는 수소 농도는, 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
금속 산화물층(842)의 산소 빈자리를 저감하기 위해서는, 예를 들어 절연층(823)에 함유된 과잉 산소를 금속 산화물층(841)을 통하여 금속 산화물층(842)으로 이동시키는 방법이 있다. 이 경우, 금속 산화물층(841)은 산소 투과성을 갖는 층(산소를 투과시키는 층)인 것이 바람직하다. 예를 들어, 절연층(825)의 형성 후, 150℃ 이상 600℃ 미만의 온도로 열처리를 행하여, 반도체 영역(840)과 접촉되는 절연층(예를 들어 절연층(823))에 함유된 산소를 확산시켜 금속 산화물층(842)으로 이동시킨다. 이로써 금속 산화물층(842)의 산소 빈자리에 산소를 충전할 수 있다. 금속 산화물층(842)의 국재 준위(局在 準位) 밀도가 저감되므로 전기 특성이 우수한 OS 트랜지스터(800)가 형성될 수 있다. 또한, 시간에 따른 전기 특성의 변동이나 스트레스 시험으로 인한 전기 특성의 변동이 적고, 신뢰성이 높은 OS 트랜지스터(800)가 형성될 수 있다. 이때의 열처리의 온도는 250℃ 이상 500℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 할 수 있다.
OS 트랜지스터(800)가 s-channel 구조를 갖는 경우에는, 금속 산화물층(842) 전체에 채널이 형성된다. 따라서, 금속 산화물층(842)의 두께가 두꺼울수록 채널 영역은 커진다. 바꿔 말하면, 금속 산화물층(842)이 두꺼울수록 OS 트랜지스터(800)의 온 상태 전류가 높아진다.
또한, OS 트랜지스터(800)의 온 상태 전류를 높이기 위해서는, 금속 산화물층(843)의 두께가 가능한 한 얇은 것이 바람직하다. 예를 들어, 금속 산화물층(843)은 두께가 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하인 영역을 갖는다. 한편, 금속 산화물층(843)은, 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 금속 산화물층(842)으로 들어가는 것을 차단하는 기능을 갖는다. 그러므로, 금속 산화물층(843)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 금속 산화물층(843)은 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상인 영역을 가져도 좋다. 금속 산화물층(843)은 절연층(823 및 824) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소 차단성을 갖는 것이 바람직하다.
OS 트랜지스터(800)의 신뢰성을 향상시키기 위해서는, 금속 산화물층(841)의 두께는 두껍고 금속 산화물층(843)의 두께는 얇은 것이 바람직하다. 예를 들어, 금속 산화물층(841)은 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상인 영역을 갖는다. 금속 산화물층(841)의 두께를 두껍게 하면, 인접된 절연체와 금속 산화물층(841) 사이의 계면으로부터 채널이 형성되는 금속 산화물층(842)까지의 거리를 크게 할 수 있다. 단, 반도체 장치의 생산성이 저하될 우려가 있기 때문에, 금속 산화물층(841)은 예를 들어, 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하인 영역을 갖는다.
OS 트랜지스터(800)가 안정적인 전기 특성을 갖기 위해서는, 반도체 영역(840)의 불순물 농도를 저감함으로써, 금속 산화물층(842)을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. 또한, 본 명세서 등에서 실질적으로 진성인 산화물 반도체의 캐리어 밀도는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이다. 또는, 실질적으로 진성 또는 진성인 산화물 반도체의 캐리어 밀도는 1×10-9/cm3 이상이 될 수 있다.
산화물 반도체에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시키고, 실리콘은 산화물 반도체에서 불순물 준위를 형성한다. 이 불순물 준위는 트랩의 역할을 하며, 트랜지스터의 전기 특성의 열화를 일으킬 가능성이 있다. 따라서, 금속 산화물층(841, 842, 및 843) 내에서 및 상기 금속 산화물층들의 계면에서 불순물의 농도를 저감시키는 것이 바람직하다.
예를 들어, 금속 산화물층들(841 및 842) 사이에, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 제공한다. 실리콘 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만으로 한다. 금속 산화물층들(842 및 843) 사이에는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 제공한다. 실리콘 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만으로 한다. 실리콘 농도는 SIMS에 의하여 측정할 수 있다.
금속 산화물층(842)의 수소 농도를 저감하기 위해서는, 금속 산화물층(841 및 843)의 수소 농도를 저감하는 것이 바람직하다. 금속 산화물층들(841 및 843)의 각각은 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하인 영역을 갖는다. 수소 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다. 수소 농도는 SIMS에 의하여 측정할 수 있다.
금속 산화물층(842)의 질소 농도를 저감하기 위해서는, 금속 산화물층(841 및 843)의 질소 농도를 저감하는 것이 바람직하다. 금속 산화물층(841 및 843)의 각각은 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만인 영역을 갖는다. 질소 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하로 한다. 질소 농도는 SIMS에 의하여 측정할 수 있다.
상술한 고순도화된 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 매우 낮은 오프 상태 전류를 나타낸다. 예를 들어, 소스와 드레인 사이의 전압을 약 0.1V, 5V, 또는 10V로 하였을 때, 트랜지스터의 채널 폭으로 정규화된 오프 상태 전류는 수yA/μm 내지 수zA/μm로 낮게 될 수 있다.
도 15의 (A) 내지 (D)는 반도체 영역(840)이 3층 구조를 갖는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 반도체 영역(840)은 금속 산화물층(841 또는 843)이 없는 2층 구조를 가져도 좋다. 또는, 반도체 영역(840)은 금속 산화물층(841) 또는 금속 산화물층(843)의 위 또는 아래에 금속 산화물층(841 내지 843)과 같은 금속 산화물층이 제공된 4층 구조를 가질 수 있다. 또는, 반도체 영역(840)은 금속 산화물층(841)의 위 또는 아래 또는 금속 산화물층(843)의 위 또는 아래 중 2개소 이상에 금속 산화물층(841 내지 843)과 같은 금속 산화물층이 제공된 n층(n은 5 이상의 정수) 구조를 가질 수 있다.
OS 트랜지스터(800)가 백 게이트 전극을 갖지 않는 경우, 도전층(853) 및 절연층(822)이 제공되지 않고, 절연층(823)이 절연층(821) 위에 형성된다.
<절연층>
절연층(821 내지 825)은 각각 단층 구조 또는 층상 구조를 갖는 절연막을 사용하여 형성된다. 절연막의 재료의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다.
본 명세서에서, 산화질화물은 질소보다 산소를 많이 포함하는 물질을 말하고, 질화산화물은 산소보다 질소를 많이 포함하는 물질을 말한다. 본 명세서 등에서, 질소 농도가 1atomic% 미만의 산화물도 절연 재료로서 사용된다.
절연층(823 및 824)은 반도체 영역(840)과 접촉되기 때문에 각각 산화물을 함유하는 것이 바람직하다. 특히, 절연층(823 및 824)은 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 함유하는 것이 바람직하다. 절연층(823 및 824)은 각각 화학량론적 조성보다 산소를 많이 함유하는 산화물을 함유하는 것이 바람직하다. 산소의 일부는 가열에 의하여, 화학량론적 조성보다 많은 산소를 포함하는 산화물막으로부터 방출된다. 절연층(823 및 824)으로부터 방출된 산소는 산화물 반도체인 반도체 영역(840)에 공급되어, 산화물 반도체 내의 산소 빈자리를 저감시킬 수 있다. 그 결과, 트랜지스터의 전기 특성의 변동을 저감할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
화학량론적 조성보다 많은 산소를 포함하는 산화물막은 TDS(thermal desorption spectroscopy) 분석에서, 산소 원자로 변환된 방출된 산소량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
절연층(821 및 825)은 절연층(823 및 824)에 함유되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 각각 갖는 것이 바람직하다. 또는, 절연층(821 및 825)은 각각 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등을 차단하는 기능을 갖는 것이 바람직하다. 이러한 기능을 갖는 절연층(821 및 825)은 반도체 영역(840)으로부터의 산소의 외방 확산 및 외부로부터 수소 또는 물 등이 반도체 영역(840)에 들어가는 것을 방지할 수 있다. 절연층(821 및 825)은, 예를 들어 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등 중 적어도 하나의 절연층을 사용하여 각각 형성하여 상기와 같은 기능을 가질 수 있다.
<전하 포획층>
Si 트랜지스터의 문턱 전압이 채널 도핑에 의하여 용이하게 제어할 수 있는 반면 OS 트랜지스터의 문턱 전압은 채널 도핑에 의하여 효과적으로 변화시키는 것이 어렵다. OS 트랜지스터에서, 문턱 전압은 전하 포획층에 전자를 주입함으로써 변화될 수 있다. 예를 들어, 전자는 터널 효과를 이용하여 전하 포획층에 주입되어도 좋다. 도전층(853)에 양의 전압을 인가함으로써 터널 전자는 전하 포획층에 주입된다.
OS 트랜지스터(800)에서, 전하 포획층은 절연층(823) 위에 제공될 수 있다. 전하 포획층의 예에는 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 또는 알루미늄 실리케이트 등을 사용하여 형성된 절연층이 있다. 절연층(823)은 예를 들어 산화 실리콘층, 산화 하프늄층, 및 산화 실리콘층의 3층 구조를 가질 수 있다.
<기판>
기판(820)으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하여도 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용할 수 있다. 반도체 기판으로서는, 예를 들어 실리콘 또는 저마늄 등으로 이루어진 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 반도체 기판은 벌크 반도체 기판이어도 좋고, 또는 반도체 기판에 절연 영역을 개재하여 반도체층이 제공된 SOI(silicon on insulator) 기판이어도 좋다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용할 수 있다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용할 수 있다. 도전체 또는 반도체를 제공한 절연체 기판, 도전체 또는 절연체를 제공한 반도체 기판, 또는 반도체 또는 절연체를 제공한 도전체 기판 등을 사용할 수 있다. 또는, 이들 기판 중 어느 것 위에 소자가 제공된 것을 사용하여도 좋다. 기판 위에 제공하는 소자로서는, 커패시터, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용할 수 있다.
기판(820)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서, 비가요성 기판 위에 트랜지스터(예를 들어, 반도체 기판)를 형성하고, 트랜지스터를 분리하고, 가요성 기판인 기판(820)으로 이동시키는(transfer) 방법이 있다. 이 경우, 비가요성 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(820)으로서는, 섬유를 함유하는 시트, 필름, 또는 박(foil)을 사용하여도 좋다. 기판(820)은 신축성을 가져도 좋다. 기판(820)은 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(820)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(820)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(820)의 두께가 얇으면, 반도체 장치의 중량을 저감할 수 있다. 기판(820)의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판(820)이 탄성, 또는 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등에 의하여 기판(820) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판(820)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 가요성 기판의 선팽창률이 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 가요성 기판은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성하는 것이 바람직하다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 아크릴, 및 폴리테트라플루오로에틸렌(PTFE)이 포함된다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판의 재료로서 바람직하게 사용된다.
<OS 트랜지스터의 구조예 2>
금속 산화물층(843) 및 절연층(824)은 마스크로서 도전층(850)을 사용하여 에칭되어도 좋다. 도 17의 (A)는 이와 같은 단계를 통하여 제작된 OS 트랜지스터의 구조예를 도시한 것이다. 도 17의 (A)의 OS 트랜지스터(801)에서, 금속 산화물층(843) 및 절연층(824)의 단부들은 도전층(850)의 단부에 실질적으로 일치한다. 금속 산화물층(843) 및 절연층(824)은 도전층(850)의 아래에만 제공된다.
<<OS 트랜지스터의 구조예 3>>
도 17의 (B)의 OS 트랜지스터(802)는 OS 트랜지스터(801)에 도전층(855 및 856)을 추가한 디바이스 구조를 갖는다. 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(851 및 855)의 적층 및 도전층(852 및 856)의 적층을 사용하여 형성된다.
도전층(855 및 856)은 단층 또는 적층된 도전체를 사용하여 형성된다. 도전층(855 및 856)은 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 함유하는 도전체를 가져도 좋다. 합금막 또는 화합물을 사용하여도 좋고, 예를 들어 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 도전체로서 사용하여도 좋다.
도전층(855 및 856)은 가시광을 투과시키는 성질을 가져도 좋다. 또는, 도전층(855 및 856)은 가시광, 자외선, 적외선, 또는 X선을 반사 또는 흡수함으로써 그것을 투과시키지 않는 성질을 가져도 좋다. 이러한 성질에 의하여, 미광(stray light)으로 인한 OS 트랜지스터(802)의 전기 특성의 변화를 억제할 수 있는 경우가 있다.
도전층(855 및 856)은 금속 산화물층(842) 등과 쇼트키 장벽을 형성하지 않는 층을 사용하여 형성되는 것이 바람직할 수 있다. 이로써, OS 트랜지스터(802)의 온 상태 특성을 향상시킬 수 있다.
도전층(855 및 856)은 도전층(851 및 852)보다 높은 저항을 갖는 것이 바람직한 경우가 있다. 도전층(855 및 856)은 OS 트랜지스터(802)의 채널(금속 산화물층(842))보다 낮은 저항을 갖는 것이 바람직한 경우가 있다. 예를 들어, 도전층(855 및 856)이 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하의 저항률을 가져도 좋다. 상술한 범위 내에 저항률을 갖는 도전층(855 및 856)은 채널과 드레인 사이의 경계 부분에서의 전계 집중을 저감시킬 수 있다. 그러므로, OS 트랜지스터(802)의 전기 특성의 변화를 억제할 수 있다. 또한, 드레인으로부터의 전계에 의하여 생성되는 펀치스루(punch-through) 전류를 저감시킬 수 있다. 따라서, 채널 길이가 작은 트랜지스터는 양호한 포화 특성을 가질 수 있다. 또한, 소스 및 드레인이 교체되지 않는 회로 구성에서는, 상황에 따라 도전층(855 및 856) 중 하나만(예를 들어, 드레인 측의 층)을 제공하는 것이 바람직하다.
<<OS 트랜지스터의 구조예 4>>
도 15의 (A) 내지 (D)의 OS 트랜지스터(800)에서, 도전층(851 및 852)은 금속 산화물층(841 및 842)의 측면과 접촉되어도 좋다. 이와 같은 구조예는 도 17의 (C)에 도시되었다. 도 17의 (C)의 OS 트랜지스터(803)에서, 도전층(851 및 852)은 금속 산화물층(841 및 842)의 측면과 접촉되어도 좋다.
<<OS 트랜지스터의 구조예 5>>
도 18의 (A) 내지 (C)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 18의 (A)는 OS 트랜지스터(804)의 구조예를 도시한 상면도이다. 도 18의 (B)는 도 18의 (A)의 선 y5-y6을 따라 자른 단면도이다. 도 18의 (C)는 도 18의 (A)에서의 선 x5-x6을 따라 자른 단면도이다. 또한, 상면을 명확하게 하기 위하여, 도 18의 (A)에는 일부의 구성요소를 도시하지 않았다.
OS 트랜지스터(804)는 OS 트랜지스터(803)(도 17의 (C) 참조)의 변형예이고, s-channel 구조를 갖는다. 도전층(853)은 절연층(826)으로 덮이고, 금속 산화물층(841 및 842) 및 도전층(851 및 852)은 절연층(827)으로 덮인다. 절연층(826 및 827)은 절연층(821 내지 825)과 마찬가지로 형성할 수 있다.
금속 산화물층(843), 절연층(824), 및 도전층(850)은 절연층(827) 위에 제공된다. OS 트랜지스터(804)에서, 도전층(850)의 게이트 전극으로서 기능하는 영역이 절연층(827) 등의 개구를 매립하도록 자기정합적으로 형성된다. 그러므로, OS 트랜지스터(804)에서의, 도전층들(850 및 851)이 중첩됨으로 인한 기생 용량 및 도전층들(850 및 852)이 중첩됨으로 인한 기생 용량이 OS 트랜지스터(803)보다 작을 수 있다.
반도체 장치의 제작 공정에서, 절연체, 도전체, 및 반도체는 스퍼터링, CVD(chemical vapor deposition)(열 CVD법, MOCVD(metal organic CVD), 및 PECVD(plasma enhanced CVD) 등을 포함함), MBE(molecular beam epitaxy), ALD(atomic layer deposition), PLD(pulsed laser deposition) 등에 의하여 형성하여도 좋다. 예를 들어, 절연막을 CVD, 더 바람직하게는 PECVD로 형성하면 피복성이 향상될 수 있기 때문에 바람직하다. 절연막을 CVD로 형성하는 경우에, 플라스마 대미지를 저감시키기 위해서는 열 CVD, MOCVD, 또는 ALD를 이용하는 것이 바람직하다. 절연막을 스퍼터링법으로 형성하는 경우, 대향 타깃형 스퍼터링 장치, 평행 평판 스퍼터링 장치 등을 사용하여도 좋다. 예를 들어, 반도체 영역(840)의 금속 산화물층(842)은 대향 타깃형 스퍼터링 장치로 형성하는 것이 바람직하다.
<<메모리 셀의 디바이스 구조예>>
OS 트랜지스터는 Si 트랜지스터 등이 형성된 소자층 위에 적층할 수 있다. 실시형태 1의 메모리(104)는 Si 트랜지스터 및 OS 트랜지스터가 적층된 디바이스 구조를 가질 수 있다. 여기서, OS 트랜지스터를 포함하는 메모리의 디바이스 구조를 도 19, 도 20, 도 21, 및 도 22를 참조하여 설명한다.
도 19는 메모리 셀의 디바이스 구조를 모식적으로 도시한 회로도이다. 도 19의 메모리 셀(156)은 메모리 셀(154)의 변형예이며, 트랜지스터(TW1) 대신 트랜지스터(TW2)를 포함한다.
도 20은 메모리 셀(156)의 레이아웃의 예를 도시한 분해 평면도이다. 도 20에서, 몇 가지의 구성 요소는 도시하지 않았다. 도 21은 도 20의 선 x11-x12 및 선 y11-y12를 따라 자른 단면도이다. 선 x11-x12를 따라 자른 단면도는 채널 길이 방향에서의 트랜지스터(TW2)를 도시한 것이고, 선 y11-y12를 따라 자른 단면도는 채널 폭 방향에서의 트랜지스터(TW2)를 도시한 것이다. 도 21에서, 부호가 붙지 않거나 또는 해치가 없는 영역은 절연체를 사용하여 형성된 영역이다. 부호761 및 762는 각각 절연층을 나타낸다.
메모리 셀(156)은 단결정 실리콘 웨이퍼(700)에 형성된다. 소자층(701 내지 703)은 단결정 실리콘 웨이퍼(700) 위에 형성된다. 소자층(701), 소자층(702), 및 소자층(703)은 각각 Si 트랜지스터, OS 트랜지스터, 및 용량 소자가 형성된 층이다.
p형 웰(710)이 단결정 실리콘 웨이퍼(700)에 형성된다. 트랜지스터(TR1)는 p형 웰(710)에 형성된다. 트랜지스터(TR1)는 p형 불순물 영역(711 및 712) 및 도전체(713)를 포함한다. 도전체(713)는 트랜지스터(TR1)의 게이트 전극을 형성한다. 배선(SL)은 p형 불순물 영역(711 및 712)으로 형성된다.
트랜지스터(TW2)의 디바이스 구조는 OS 트랜지스터(800)와 같다(도 15의 (A) 내지 (D) 참조). 도전체(721)는 트랜지스터(TW2)의 게이트 전극 및 배선(WL)을 형성한다. 도전체(722)는 트랜지스터(TW2)의 백 게이트 전극 및 배선(OBG)을 형성한다. 한 쌍의 도전체(723)는 트랜지스터(TW2)의 소스 전극 및 드레인 전극을 형성한다. 용량 소자(CS1)는 도전체(731) 및 도전체(732)를 포함한다. 도전체(731)는 배선(RWL)을 형성한다. 도전체(741)는 배선(BL)을 형성한다.
트랜지스터들(TR2 및 TW2), 용량 소자(CS1), 및 배선들(WWL, RWL, BL, 및 SL)이 도전체(751 내지 757)를 통하여 전기적으로 접속되어, 메모리 셀(156)이 형성된다.
OS 트랜지스터 및 유지 용량을 동일한 소자층에 형성할 수 있다. 도 22는 이와 같은 경우의 예를 도시한 것이다. 도 22의 메모리 셀(157)은 메모리 셀(155)(도 3의 (F) 참조)의 변형예이며, 트랜지스터(TW1) 대신에 트랜지스터(TW2)를 포함한다. 도 22에서, 부호가 붙지 않거나 또는 해치가 없는 영역은 절연체를 사용하여 형성된 영역이다. 도 21에서, 부호가 붙지 않거나 또는 해치가 없는 영역은 절연체를 사용하여 형성된 영역이다. 또한, 해치는 있으나 부호는 붙지 않은 영역은 도전체를 사용하여 형성되고, 배선 및 전극을 형성한다. 이들 도전체에 의하여, 메모리 셀(157)은 배선들(WWL, RWL, BL, SL, CNL, 및 OBG)에 전기적으로 접속된다.
트랜지스터(TW2)는 OS 트랜지스터(800)와 같은 디바이스 구조를 갖는다(도 15의 (A) 내지 (D) 참조). 용량 소자(CS1)는 트랜지스터(MW2)와 동일한 공정에서 형성되어, 메모리 칩의 제조 단계수의 저감에 이어진다. 용량 소자(CS1)의 한 쌍의 전극 중 한쪽은 도전체(723)로 형성되고, 다른 한쪽은 트랜지스터(TW2)의 게이트 전극과 동일한 층을 사용하여 형성된 도전체로 형성된다.
여기서, 트랜지스터(TR1 내지 TR3)는 평면 트랜지스터지만, 본 발명의 일 실시형태는 이에 한정되지 않는다. 트랜지스터(TR1 내지 TR3)는 예를 들어 3D 구조를 갖는 트랜지스터(예를 들어 FIN 트랜지스터 또는 트라이게이트 트랜지스터)이어도 좋다. 도 23의 (A) 및 도 23의 (B)는 FIN 트랜지스터의 예를 도시한 것이다. 도 23의 (A)는 채널 길이 방향에서의 트랜지스터의 단면도이고, 도 23의 (B)는 도 23의 (A)에서 선 e1-e2를 따라 자른 단면도이다.
도 23의 (A) 및 도 23의 (B)의 트랜지스터(T70)는 볼록 형상의 활성층(반도체 영역)(772), 및 활성층(772)의 측면 및 상면을 따라 제공된 게이트 절연층(776) 및 게이트 전극(777)을 포함한다. 부호 770은 소자 분리층을 나타낸다. 부호 771은 웰을 나타내고, 부호 773은 저농도 불순물 영역을 나타내고, 부호 774는 고농도 불순물 영역을 나타낸다. 부호 775는 도전성 영역을 나타낸다. 부호 778 및 779는 사이드월 절연층을 나타낸다. 도 23의 (A) 및 도 23의 (B)는 단결정 실리콘 웨이퍼(700)를 볼록 형상을 갖도록 가공하는 경우를 도시한 것이지만, SOI 기판이 볼록 형상의 반도체 영역으로 가공되어도 좋다.
메모리 셀(151 내지 153)(도 3의 (A) 내지 (C) 참조)이 메모리 셀 어레이(120)를 형성하는 경우, 메모리 셀 어레이(120)의 트랜지스터는 OS 트랜지스터로 할 수 있다. 그러므로, 단결정 실리콘 웨이퍼(700)에 형성된 Si 트랜지스터는 행 드라이버(121) 및 열 드라이버(122)를 형성하고, 메모리 셀 어레이(120)는 이들 드라이버들(121 및 122)에 적층될 수 있다.
(실시형태 5)
본 실시형태에서는 산화물 반도체를 설명한다. 여기서 설명하는 산화물 반도체는 실시형태 4의 OS 트랜지스터의 금속 산화물층(841 내지 843)에 적용할 수 있다.
본 명세서 등에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다. 본 명세서 등에서 "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 나타내므로, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. 또한, "수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 나타내므로, 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
<<산화물 반도체의 구조>>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 준안정이고 고정되어 있지 않고, 등방성이고 불균일 구조를 갖지 않는다고 일반적으로 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 유연한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다. 이것은 본질적으로 안정된 산화물 반도체는 완전한 비정질 산화물 반도체라고 할 수 없다는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드(void)를 가지므로 불안정한 구조를 갖는다. 이 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<CAAC-OS>
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체이다.
CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)를 투과형 전자 현미경(TEM: transmission electron microscope)에 의하여 관찰하면, 복수의 펠릿을 관찰할 수 있다. 그러나 고분해능 TEM 이미지에서, 펠릿들 사이의 경계, 즉 결정립계는 명료하게 관찰되지 않는다. 그러므로, CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
TEM에 의하여 관찰된 CAAC-OS에 대하여 이하에서 설명한다. 시료면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지는 펠릿에서 금속 원자가 층상으로 배열되는 것을 보여준다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하, 이 표면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 갖고, 상기 형성면 또는 CAAC-OS의 상면에 평행하게 배열된다.
고분해능 TEM 이미지에 따르면, CAAC-OS는 특징적인 원자 배열을 갖는다. 펠릿의 크기가 1nm 이상 또는 3nm 이상이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm이다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
시료면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지는 펠릿에서 금속 원자가 삼각형, 사각형 또는 육각형으로 배열되어 있는 것을 보여준다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음으로, X선 회절(XRD: X-ray diffraction)에 의하여 분석된 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하는 경우, 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 나타낸다.
out-of-plane법에 의한 CAAC-OS의 구조 분석에서는, 31° 근방의 2θ의 피크에 더하여 2θ가 36° 근방일 때 다른 피크가 나타날 수 있다. 36° 근방의 2θ의 피크는 c축 배향을 갖지 않는 결정이 CAAC-OS의 일부에 포함되는 것을 나타낸다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 시료에 대하여 X선이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 시료 표면의 법선 벡터를 축(φ축)으로서 사용하여 시료를 회전시켜 분석(φ 스캔)을 수행하면, 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터 CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되어 있는 것을 알 수 있다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔을 시료 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사시키면, 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 얻을 수 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고, c축이 상기 형성면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되고 있는 것이 시사된다. 한편, 같은 시료에 프로브 직경 300nm의 전자빔을 시료면에 수직인 방향으로 입사시키면 고리 형상의 패턴이 관찰된다. 그러므로, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 나타낸다.
상술한 바와 같이, CAAC-OS는 높은 결정성을 갖는 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(예를 들어 실리콘)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는, 캐리어 트랩으로서 기능하거나, 수소가 포획되면 캐리어 발생원으로서 기능한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 따라서 CAAC-OS는 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<Nc-OS>
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 갖는다. nc-OS의 결정부는 1nm 이상 100nm 이하 또는 1nm 이상 3nm 이하인 경우가 많다. 또한, 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는, 결정립계를 명확하게 관찰할 수 없는 경우가 있다. 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS에서는, 미세한 영역(예를 들어, 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는 a-like OS 또는 비정질 산화물 반도체와 구별하지 못하는 경우가 있다. 예를 들어, 펠릿의 직경보다 큰 직경을 갖는 X선을 사용하여 out-of-plane법에 의하여 nc-OS가 분석되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 직경보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자빔을 사용하여 얻어진 nc-OS의 전자 회절 패턴에는 헤일로(halo) 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 직경과 가깝거나 펠릿의 직경보다 작은 전자빔을 사용하여 얻어진 nc-OS의 나노빔 전자 회절 패턴에는 스폿이 보인다. 또한, nc-OS의 나노빔 전자 회절 패턴에서, 원형(링) 패턴의 휘도가 높은 영역이 관찰되는 경우가 있다. 또한, 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노결정들) 사이에는 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높다.
<A-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다. a-like OS의 고분해능 TEM 이미지에서는, 공동(void)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. a-like OS는 공동을 포함하기 때문에 불안정한 구조를 갖는다. a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적되기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조의 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는, 상이한 조성을 갖는 단결정을 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 조성이 상이한 단결정의 조합 비율에 대한 가중 평균을 사용하여 계산될 수 있다. 밀도 계산에는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층막이어도 좋다.
100: 메모리 시스템, 101: I/F, 102: 프로세서, 103: 메모리 시스템, 103: 워크 메모리, 104: 메모리, 105: ECC 회로, 110: 호스트 장치, 120: 메모리 셀 어레이, 121: 행 드라이버, 122: 열 드라이버, 125: 메모리 셀, 130: 유저 데이터 영역, 131: 펌웨어 영역, 132: ECC 관리 영역, 135: ECC 관리 테이블, 151: 메모리 셀, 152: 메모리 셀, 153: 메모리 셀, 154: 메모리 셀, 155: 메모리 셀, 156: 메모리 셀, 157: 메모리 셀, 700: 단결정 실리콘 웨이퍼, 701: 소자층, 702: 소자층, 703: 소자층, 710: p형 웰, 711: p형 불순물 영역, 712: p형 불순물 영역, 713: 도전체, 721: 도전체, 722: 도전체, 723: 도전체, 731: 도전체, 732: 도전체, 741: 도전체, 751: 도전체, 752: 도전체, 753: 도전체, 754: 도전체, 755: 도전체, 756: 도전체, 757: 도전체, 770: 소자 분리층, 771: 웰, 772: 활성층, 773: 저농도 불순물 영역, 774: 고농도 불순물 영역, 775: 도전성 영역, 776: 게이트 절연층, 777: 게이트 전극, 778: 측벽 절연층, 779: 측벽 절연층, 800: OS 트랜지스터, 801: OS 트랜지스터, 802: OS 트랜지스터, 803: OS 트랜지스터, 804: OS 트랜지스터, 820: 기판, 821: 절연층, 822: 절연층, 823: 절연층, 824: 절연층, 825: 절연층, 840: 반도체 영역, 841: 금속 산화물층, 842: 금속 산화물층, 843: 금속 산화물층, 850: 도전층, 851: 도전층, 852: 도전층, 853: 도전층, 855: 도전층, 856: 도전층, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1500: 정보 처리 시스템, 1501: 메모리 시스템, 1502: 호스트 장치, 1510: 로직부, 1511: 프로세서, 1512: 메모리부, 1513: I/F, 1514: 버스, 1521: 표시 장치, 1522: 입력 장치, 1700: 휴대형 게임기, 1701: 하우징, 1702: 하우징, 1703: 표시부, 1704: 표시부, 1705: 마이크로폰, 1706: 스피커, 1710: 비디오 카메라, 1711: 하우징, 1712: 하우징, 1713: 표시부, 1714: 조작 버튼, 1715: 렌즈, 1716: 연결부, 1720: 태블릿형 정보단말, 1721: 하우징, 1722: 표시부, 1723: 조작 버튼, 1724: 스피커, 1730: 정보단말, 1731: 하우징, 1732: 하우징, 1733: 표시부, 1734: 표시부, 1735: 연결부, 1736: 조작 버튼, 1740: 스마트폰, 1741: 하우징, 1742: 조작 버튼, 1743: 마이크로폰, 1744: 표시부, 1745: 스피커, 1746: 카메라 렌즈, 1750: 노트북형 PC, 1751: 하우징, 1752: 표시부, 1753: 키보드, 1754: 포인팅 디바이스, 1800: 정보 단말, 1801: 표시부, 1802: 하우징, 1810: 정보 단말, 1811: 표시부, 1812: 표시부, 1813: 하우징, 1820: 정보 단말, 1821: 표시부, 1822: 하우징, 1823: 하우징, CS1: 용량 소자, SN1: 노드, T70: 트랜지스터, TR1: 트랜지스터, TR2: 트랜지스터, TR3: 트랜지스터, TW1: 트랜지스터, TW2: 트랜지스터, TW3: 트랜지스터
본 출원은 2015년 2월 26일에 일본 특허청에 출원된 일련 번호 2015-036768의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2015년 2월 26일에 일본 특허청에 출원된 일련 번호 2015-036768의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (6)
- 반도체 장치로서,
채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
채널 형성 영역에 실리콘을 포함하는 제 2 트랜지스터; 및
채널 형성 영역에 산화물 반도체층을 포함하는 제 3 트랜지스터
를 포함하고,
상기 산화물 반도체층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 상기 채널 형성 영역 위에 있고,
상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽의 측면 및 상면과 접촉되며,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 쪽의 측면 및 상면과 접촉되는, 반도체 장치.
- 반도체 장치로서,
채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
채널 형성 영역에 실리콘을 포함하는 제 2 트랜지스터;
채널 형성 영역에 산화물 반도체층을 포함하는 제 3 트랜지스터; 및
용량 소자
를 포함하고,
상기 산화물 반도체층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 상기 채널 형성 영역 위에 있고,
상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽의 측면 및 상면과 접촉되며,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 쪽의 측면 및 상면과 접촉되는, 반도체 장치.
- 반도체 장치로서,
채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
채널 형성 영역에 실리콘을 포함하는 제 2 트랜지스터; 및
채널 형성 영역에 산화물 반도체층을 포함하는 제 3 트랜지스터
를 포함하고,
상기 산화물 반도체층은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 상기 채널 형성 영역 위에 있고,
상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽의 측면 및 상면과 접촉되고,
상기 산화물 반도체층은 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 쪽의 측면 및 상면과 접촉되며,
상기 산화물 반도체층의 일부는 상기 제 3 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽의 아래에 제공되는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 3 트랜지스터의 상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하는, 반도체 장치.
- 제 4 항에 있어서,
상기 제 3 트랜지스터의 상기 산화물 반도체층은 나노 결정을 포함하는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 3 트랜지스터의 제 1 게이트는 상기 산화물 반도체층을 개재하여 상기 제 3 트랜지스터의 제 2 게이트와 중첩되는, 반도체 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015036768 | 2015-02-26 | ||
| JPJP-P-2015-036768 | 2015-02-26 | ||
| PCT/IB2016/050865 WO2016135591A1 (en) | 2015-02-26 | 2016-02-18 | Memory system and information processing system |
| KR1020177026159A KR20170122771A (ko) | 2015-02-26 | 2016-02-18 | 메모리 시스템 및 정보 처리 시스템 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177026159A Division KR20170122771A (ko) | 2015-02-26 | 2016-02-18 | 메모리 시스템 및 정보 처리 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230003301A true KR20230003301A (ko) | 2023-01-05 |
Family
ID=56787957
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227043138A KR20230003301A (ko) | 2015-02-26 | 2016-02-18 | 메모리 시스템 및 정보 처리 시스템 |
| KR1020177026159A KR20170122771A (ko) | 2015-02-26 | 2016-02-18 | 메모리 시스템 및 정보 처리 시스템 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177026159A KR20170122771A (ko) | 2015-02-26 | 2016-02-18 | 메모리 시스템 및 정보 처리 시스템 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9852023B2 (ko) |
| JP (1) | JP2016164780A (ko) |
| KR (2) | KR20230003301A (ko) |
| DE (1) | DE112016000926T5 (ko) |
| TW (1) | TWI696071B (ko) |
| WO (1) | WO2016135591A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6901831B2 (ja) * | 2015-05-26 | 2021-07-14 | 株式会社半導体エネルギー研究所 | メモリシステム、及び情報処理システム |
| SG10201701689UA (en) * | 2016-03-18 | 2017-10-30 | Semiconductor Energy Lab | Semiconductor device, semiconductor wafer, and electronic device |
| US10223194B2 (en) | 2016-11-04 | 2019-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage device, semiconductor device, electronic device, and server system |
| CN113424310A (zh) * | 2019-02-22 | 2021-09-21 | 株式会社半导体能源研究所 | 具有错误检测功能的存储装置、半导体装置以及电子设备 |
| US11908947B2 (en) | 2019-08-08 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20210022260A (ko) | 2019-08-20 | 2021-03-03 | 삼성전자주식회사 | 메모리 컨트롤러의 구동방법, 메모리 컨트롤러 및 스토리지 장치 |
| JP2021051399A (ja) * | 2019-09-20 | 2021-04-01 | キオクシア株式会社 | 記憶システムおよび保護方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187950A (ja) | 2010-02-12 | 2011-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2011221996A (ja) | 2010-03-24 | 2011-11-04 | Panasonic Corp | 不揮発性メモリコントローラ及び不揮発性記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4073799B2 (ja) * | 2003-02-07 | 2008-04-09 | 株式会社ルネサステクノロジ | メモリシステム |
| JP2005078378A (ja) * | 2003-08-29 | 2005-03-24 | Sony Corp | データ記憶装置及び不揮発性メモリに対するデータ書き込み方法 |
| JP4528242B2 (ja) * | 2005-10-20 | 2010-08-18 | 富士通セミコンダクター株式会社 | メモリシステムおよびメモリシステムの動作方法 |
| JP2008287404A (ja) | 2007-05-16 | 2008-11-27 | Hitachi Ltd | 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法 |
| JP2009087509A (ja) * | 2007-10-03 | 2009-04-23 | Toshiba Corp | 半導体記憶装置 |
| JPWO2011013351A1 (ja) * | 2009-07-30 | 2013-01-07 | パナソニック株式会社 | アクセス装置およびメモリコントローラ |
| US20130254463A1 (en) | 2012-03-23 | 2013-09-26 | Kabushiki Kaisha Toshiba | Memory system |
| JP6102632B2 (ja) * | 2013-08-14 | 2017-03-29 | ソニー株式会社 | 記憶制御装置、ホストコンピュータ、情報処理システムおよび記憶制御装置の制御方法 |
-
2016
- 2016-02-18 DE DE112016000926.7T patent/DE112016000926T5/de active Pending
- 2016-02-18 KR KR1020227043138A patent/KR20230003301A/ko not_active Application Discontinuation
- 2016-02-18 KR KR1020177026159A patent/KR20170122771A/ko not_active Application Discontinuation
- 2016-02-18 WO PCT/IB2016/050865 patent/WO2016135591A1/en active Application Filing
- 2016-02-19 US US15/047,729 patent/US9852023B2/en not_active Expired - Fee Related
- 2016-02-22 TW TW105105184A patent/TWI696071B/zh not_active IP Right Cessation
- 2016-02-26 JP JP2016035144A patent/JP2016164780A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187950A (ja) | 2010-02-12 | 2011-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2011221996A (ja) | 2010-03-24 | 2011-11-04 | Panasonic Corp | 不揮発性メモリコントローラ及び不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9852023B2 (en) | 2017-12-26 |
| WO2016135591A1 (en) | 2016-09-01 |
| JP2016164780A (ja) | 2016-09-08 |
| TW201643723A (zh) | 2016-12-16 |
| TWI696071B (zh) | 2020-06-11 |
| DE112016000926T5 (de) | 2017-11-09 |
| US20160253236A1 (en) | 2016-09-01 |
| KR20170122771A (ko) | 2017-11-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal |