KR20160098076A - 반도체 장치, 중앙 처리 장치, 및 전자 기기 - Google Patents

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KR20160098076A
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circuit
memory
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다카히코 이시즈
가즈마 후루타니
게이타 사토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신규 반도체 장치, 소비 전력이 낮은 반도체 장치, 또는 오랫동안 데이터를 유지할 수 있는 반도체 장치를 제공한다.
반도체 장치는, 복수의 제 1 기억 회로와 접속된 제 1 선택 회로, 복수의 제 2 회로와 접속된 제 2 선택 회로, 및 복수의 제 3 기억 회로와 접속된 제 3 선택 회로를 가짐으로써, 제 1 기억 회로마다, 제 2 기억 회로마다, 또는 제 3 기억 회로마다 파워 게이팅을 수행할 수 있다. 이로써, 데이터의 기록/판독을 수행하지 않는 기억 회로는, 전력의 공급이 정지된 상태를 유지할 수 있어, 반도체 장치의 소비 전력을 저감할 수 있다.

Description

반도체 장치, 중앙 처리 장치, 및 전자 기기{SEMICONDUCTOR DEVICE, CENTRAL PROCESSING UNIT, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 중앙 처리 장치, 및 전자 기기에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
특허문헌 1에는, 산화물 반도체를 사용한 트랜지스터와, 단결정 실리콘을 사용한 트랜지스터에 의하여 구성된 기억 장치가 기재되어 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작다는 것이 기재되어 있다.
일본국 특개 2012-256400호 공보
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 오랫동안 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 면적을 축소할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 고속 동작이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
다만, 본 발명의 일 형태는 상술한 과제 모두를 반드시 해결할 필요는 없으며, 적어도 하나의 과제를 해결할 수 있는 것이면 좋다. 또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 복수의 기억 회로와, 선택 회로를 갖고, 복수의 기억 회로 각각은 셀 어레이와 구동 회로를 갖고, 선택 회로는 복수의 기억 회로와 전기적으로 접속되고, 선택 회로에 입력된 어드레스 신호에 의거하여 복수의 기억 회로로부터 특정한 기억 회로를 선택하는 기능을 갖고, 선택 회로에 의하여 선택되지 않는 기억 회로에서 구동 회로에 대한 전력의 공급을 정지하는 기능을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태에 따른 반도체 장치는, 복수의 제 1 기억 회로와 제 1 선택 회로를 갖고, 복수의 제 1 기억 회로 각각은 복수의 제 2 기억 회로와 제 2 선택 회로를 갖고, 복수의 제 2 기억 회로 각각은 셀 어레이와 구동 회로를 갖고, 제 1 선택 회로는 복수의 제 1 기억 회로와 전기적으로 접속되고, 제 2 선택 회로는 복수의 제 2 기억 회로와 전기적으로 접속되고, 제 1 선택 회로는 제 1 선택 회로에 입력된 어드레스 신호에 의거하여 복수의 제 1 기억 회로로부터 특정한 제 1 기억 회로를 선택하는 기능을 갖고, 제 2 선택 회로는 제 2 선택 회로에 입력된 어드레스 신호에 의거하여 복수의 제 2 기억 회로로부터 특정한 제 2 기억 회로를 선택하는 기능을 갖고, 제 1 선택 회로에 의하여 선택되지 않는 복수의 제 1 기억 회로에서 구동 회로에 대한 전력의 공급을 정지하는 기능과, 제 2 선택 회로에 의하여 선택되지 않는 복수의 제 2 기억 회로에서, 구동 회로에 대한 전력의 공급을 정지하는 기능을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 구동 회로와 전원 전위를 공급하는 기능을 갖는 배선 사이에 스위치를 갖고, 스위치가 오프 상태가 됨으로써 구동 회로에 대한 전력의 공급이 정지되어도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 셀 어레이는 제 1 메모리 셀과 제 2 메모리 셀을 갖고, 구동 회로는 제 1 논리 회로와 제 2 논리 회로를 갖고, 제 1 논리 회로는 제 1 배선을 통하여 제 1 메모리 셀과 전기적으로 접속되고, 제 2 논리 회로는 제 2 배선을 통하여 제 2 메모리 셀과 전기적으로 접속되고, 제 1 메모리 셀이 선택되어 있는 기간에 제 2 논리 회로에 대한 전력의 공급을 정지하는 기능을 가져도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 제 1 메모리 셀과 제 2 메모리 셀은 트랜지스터와 용량 소자를 갖고, 트랜지스터의 소스 및 드레인 중 한쪽은 용량 소자와 전기적으로 접속되고, 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하여도 좋다.
또한, 본 발명의 일 형태에 따른 중앙 처리 장치는 상기 반도체 장치를 구비한 캐시 메모리를 갖는다.
또한, 본 발명의 일 형태에 따른 전자 기기는 상기 반도체 장치 또는 상기 중앙 처리 장치와, 표시부, 마이크로폰, 스피커, 또는 조작 키를 갖는다.
본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 오랫동안 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 면적을 축소할 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 고속 동작이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 도면.
도 2는 본 발명의 일 형태의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일 형태의 동작을 설명하기 위한 도면.
도 4는 본 발명의 일 형태를 설명하기 위한 도면.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 회로도.
도 11은 본 발명의 일 형태를 설명하기 위한 회로도.
도 12는 본 발명의 일 형태를 설명하기 위한 도면.
도 13은 본 발명의 일 형태를 설명하기 위한 회로도.
도 14는 본 발명의 일 형태를 설명하기 위한 회로도.
도 15는 본 발명의 일 형태를 설명하기 위한 도면.
도 16은 본 발명의 일 형태를 설명하기 위한 도면.
도 17은 본 발명의 일 형태를 설명하기 위한 도면.
도 18은 본 발명의 일 형태를 설명하기 위한 도면.
도 19는 본 발명의 일 형태를 설명하기 위한 도면.
도 20은 본 발명의 일 형태를 설명하기 위한 도면.
도 21은 본 발명의 일 형태를 설명하기 위한 도면.
도 22는 본 발명의 일 형태를 설명하기 위한 도면.
도 23은 본 발명의 일 형태를 설명하기 위한 도면.
도 24는 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 25는 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 26은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 27은 중앙 처리 장치의 구성의 일례를 설명하기 위한 도면.
도 28은 전자 부품의 제작 방법의 일례를 설명하기 위한 도면.
도 29는 전자 기기의 일례를 설명하기 위한 도면.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 발명의 일 형태에는, 기억 장치, RF(Radio Frequency) 태그, 표시 장치, 촬상 장치, 집적 회로를 포함하는 모든 장치가 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등 집적 회로를 갖는 표시 장치가 그 범주에 포함된다.
또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 같은 것을 가리키는 부호는 상이한 도면 사이에서도 공통적으로 사용하는 경우가 있다.
또한, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면 또는 문장으로 기재된 접속 관계 이외의 것도, 도면 또는 문장으로 기재되어 있는 것으로 한다. 여기서, X와 Y는, 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우를 들 수 있다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 개재(介在)되어 있어도, X로부터 출력된 신호가 Y에 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우란, X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, 'X와 Y가 전기적으로 접속되어 있다'라고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가, 본 명세서 등에 기재되어 있는 것으로 한다. 즉, '전기적으로 접속되어 있다'라고 명시적으로 기재되어 있을 때는 단순히 '접속되어 있다'라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 기재되어 있는 것으로 한다.
또한, 도면에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선 및 전극 양쪽의 구성 요소의 기능을 갖는다. 따라서, 본 명세서에서의 '전기적으로 접속'에는, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 1에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성예를 도시하였다. 반도체 장치(10)는 기억 장치로서의 기능을 갖는다. 따라서, 반도체 장치(10)는 기억 장치(10)라고 부를 수도 있다. 반도체 장치(10)는, 반도체 장치(10), 기억 회로(20), 기억 회로(30), 또는 기억 회로(40)를 공간적 입도(spatial granularity)로 한 파인 그레인드(fine-grained) 파워 게이팅을 수행하는 기능을 갖는다. 이와 같은 반도체 장치(10)의 구성에 대하여 이하에서 설명한다.
반도체 장치(10)는 복수의 기억 회로(20)(이하, 매크로(20)라고도 함)를 갖는다. 또한, 매크로(20)는 각각 복수의 기억 회로(30)(이하, 서브 어레이(30)라고도 함)를 갖는다. 그리고, 서브 어레이(30)는 각각 복수의 기억 회로(40)(이하, 기억 블록(40)이라고도 함)를 갖는다. 즉, 서브 어레이(30)는 기억 블록(40)이 집합됨으로써 구성되는 기억 회로이고, 매크로(20)는 서브 어레이(30)가 집합됨으로써 구성되는 기억 회로이다. 또한, 기억 블록(40)은 데이터를 기억하는 기능을 갖는 회로이다.
도 1에서는 일례로서, 반도체 장치(10)가 4개의 매크로(20)를 갖고, 매크로(20)가 4개의 서브 어레이(30)를 갖고, 서브 어레이(30)가 4개의 기억 블록(40)을 갖는 구성을 도시하였다. 따라서, 반도체 장치(10)는 4×4×4=64개의 기억 블록(40)을 갖는 기억 장치로서의 기능을 갖는다. 예를 들어, 기억 블록(40)의 용량을 2KB로 한 경우, 반도체 장치(10)는 128KB의 기억 장치로서 사용할 수 있다. 또한, 매크로(20), 서브 어레이(30), 기억 블록(40)의 개수나 기억 블록(40)의 용량은 상기에 한정되지 않고, 임의의 값으로 설정할 수 있다.
또한, 반도체 장치(10)에는 선택 회로(S1)가 제공되고, 매크로(20)에는 선택 회로(S2)가 제공되고, 서브 어레이(30)에는 선택 회로(S3)가 제공되어 있다.
반도체 장치(10)에 대한 액세스가 있고, 외부로부터 어드레스 신호(ADDR)가 입력되면, 상기 어드레스 신호(ADDR)에 의거하여 소정의 기억 블록(40)에 액세스된다. 그리고, 액세스된 기억 블록(40)에서, 데이터의 기록 또는 판독이 수행된다. 한편, 반도체 장치(10)에 어드레스 신호(ADDR)가 입력되지 않는 기간에는, 반도체 장치(10)에 대한 전력의 공급을 정지할 수 있다. 이로써, 반도체 장치(10)의 대기 상태에서의 소비 전력을 저감할 수 있다. 또한, 전력 공급의 정지는, 도 5, 6 등에서 후술하는 바와 같이, 고전원 전위 및 저전원 전위 중 한쪽 또는 양쪽의 공급을 정지하는 등의 방법에 의하여 수행할 수 있다.
복수의 매크로(20)는 선택 회로(S1)와 접속되어 있다. 선택 회로(S1)는 어드레스 신호(ADDR)에 의거하여, 복수의 매크로(20) 중 액세스가 요구되어 있는 특정한 매크로(20)를 선택하는 기능을 갖는다. 선택 회로(S1)는 디코더 등에 의하여 구성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 선택 회로(S1)에 4개의 매크로(20)가 접속되어 있는 경우, 선택 회로(S1)에서 어드레스 신호(ADDR)에 포함되는 2비트의 데이터를 디코딩함으로써, 특정한 매크로(20)를 선택할 수 있다.
반도체 장치(10)는 선택 회로(S1)가 선택한 매크로(20)에 대하여 전력을 공급하면서, 선택 회로(S1)가 선택하지 않는 매크로(20)에 대해서는 전력의 공급을 정지하는 기능을 갖는다. 이로써, 선택 회로(S1)가 선택한 매크로(20)에서 데이터의 기록이나 판독 등의 처리를 수행하면서, 다른 매크로(20)에서의 소비 전력을 저감할 수 있다.
매크로(20)가 갖는 복수의 서브 어레이(30)는, 선택 회로(S2)와 접속되어 있다. 선택 회로(S2)는 어드레스 신호(ADDR)에 의거하여, 복수의 서브 어레이(30) 중 액세스가 요구되어 있는 특정한 서브 어레이(30)를 선택하는 기능을 갖는다. 선택 회로(S2)는 디코더 등에 의하여 구성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 선택 회로(S2)에 4개의 서브 어레이(30)가 접속되어 있는 경우, 선택 회로(S2)에서 어드레스 신호(ADDR)에 포함되는 2비트의 데이터를 디코딩함으로써, 특정한 서브 어레이(30)를 선택할 수 있다.
반도체 장치(10)는 선택 회로(S2)가 선택한 서브 어레이(30)에 대하여 전력을 공급하면서, 선택 회로(S2)가 선택하지 않는 서브 어레이(30)에 대해서는 전력의 공급을 정지하는 기능을 갖는다. 이로써, 선택 회로(S2)가 선택한 서브 어레이(30)에서 데이터의 기록이나 판독 등의 처리를 수행하면서, 다른 서브 어레이(30)에서의 소비 전력을 저감할 수 있다.
서브 어레이(30)가 갖는 복수의 기억 블록(40)은 선택 회로(S3)와 접속되어 있다. 선택 회로(S3)는 어드레스 신호(ADDR)에 의거하여, 복수의 기억 블록(40) 중 액세스가 요구되어 있는 특정한 기억 블록(40)을 선택하는 기능을 갖는다. 선택 회로(S3)는 디코더 등에 의하여 구성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 선택 회로(S3)에 4개의 기억 블록(40)이 접속되어 있는 경우, 선택 회로(S3)에서 어드레스 신호(ADDR)에 포함되는 2비트의 데이터를 디코딩함으로써, 특정한 기억 블록(40)을 선택할 수 있다.
반도체 장치(10)는 선택 회로(S3)가 선택한 기억 블록(40)에 대하여 전력을 공급하면서, 선택 회로(S3)가 선택하지 않는 기억 블록(40)에 대해서는 전력의 공급을 정지하는 기능을 갖는다. 이로써, 선택 회로(S3)가 선택한 기억 블록(40)에서 데이터의 기록이나 판독 등의 처리를 수행하면서, 다른 기억 블록(40)에서의 소비 전력을 저감할 수 있다.
상술한 바와 같이, 반도체 장치(10)는 매크로(20)마다, 서브 어레이(30)마다, 또는 기억 블록(40)마다 전력의 공급을 제어할 수 있다.
도 2에, 반도체 장치(10)에 어드레스 신호(ADDR)가 입력된 경우의 동작예를 도시하였다. 여기서는, 일례로서 반도체 장치(10)에 입력되는 어드레스 신호(ADDR)에, 액세스하는 기억 블록(40)을 지정하는 6비트의 데이터 "011011"이 포함되는 경우의 동작에 대하여 설명한다.
6비트의 데이터 "011011"을 포함하는 어드레스 신호(ADDR)가 입력되면, 6비트의 데이터 중 상위 2비트 "01"이 선택 회로(S1)에 의하여 디코딩되어, 액세스가 요구되어 있는 매크로(20)(도면 중, 왼쪽으로부터 2번째의 매크로(20))가 선택된다.
여기서, 액세스가 요구되지 않는 매크로(20)(상위 2비트 "00", "10", "11"로 지정되는 매크로(20))에서는, 전력의 공급이 정지된 상태를 유지할 수 있다. 즉, 매크로(20)를 선택할 때, 선택 회로(S1), 액세스가 요구되어 있는 매크로(20)에 포함되는 서브 어레이(30), 및 선택 회로(S2)에 대해서만 전력을 공급할 수 있다. 따라서, 매크로(20)를 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
다음에, 선택 회로(S1)가 선택한 매크로(20)에서, 6비트의 데이터 중 중위 2비트 "10"이 선택 회로(S2)에 의하여 디코딩되어, 액세스가 요구되어 있는 서브 어레이(30)(도면 중, 아래에서 2번째의 서브 어레이(30))가 선택된다.
여기서, 선택 회로(S1)가 선택한 매크로(20)에 포함되는 서브 어레이(30) 중, 액세스가 요구되지 않는 서브 어레이(30)(중위 2비트 "00", "01", "11"로 지정되는 서브 어레이(30))에서는, 전력의 공급이 정지된 상태를 유지할 수 있다. 즉, 서브 어레이(30)를 선택할 때, 선택 회로(S1), 액세스가 요구되어 있는 매크로(20)에 포함되는 선택 회로(S2), 액세스가 요구되어 있는 서브 어레이(30)에 포함되는 기억 블록(40), 및 선택 회로(S3)에 대해서만 전력을 공급할 수 있다. 따라서, 서브 어레이(30)를 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
다음에, 선택 회로(S2)에 의하여 선택된 서브 어레이(30)에서, 어드레스 데이터 중 하위 2비트 "11"이 선택 회로(S3)에 의하여 디코딩되어, 액세스가 요구되어 있는 기억 블록(40)(도면 중, 오른쪽 아래의 기억 블록(40))이 선택된다.
여기서, 선택 회로(S2)가 선택한 서브 어레이(30)에 포함되는 기억 블록(40) 중, 액세스가 요구되지 않는 기억 블록(40)(하위 2비트 "00", "01", "10"으로 지정되는 기억 블록(40))에서는, 전력의 공급이 정지된 상태를 유지할 수 있다. 즉, 기억 블록(40)을 선택할 때, 선택 회로(S1), 액세스가 요구되어 있는 매크로(20)에 포함되는 선택 회로(S2), 액세스가 요구되어 있는 서브 어레이(30)에 포함되는 선택 회로(S3), 및 액세스가 요구되어 있는 기억 블록(40)에 대해서만 전력을 공급할 수 있다. 따라서, 기억 블록(40)을 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 어드레스 신호가 입력되어 특정한 기억 블록(40)에 대하여 액세스가 요구되었을 때, 어드레스 신호에 의하여 지정되지 않는 매크로(20), 서브 어레이(30), 또는 기억 블록(40)에서, 전력의 공급이 정지된 상태를 유지할 수 있다. 또한, 전력의 공급을 정지하는 대상은, 반도체 장치(10)에 기억된 데이터의 국소성이나 액세스의 빈도 등에 따라 변경될 수 있다.
구체적으로는, 반도체 장치(10)를 동작시킬 때, (1)반도체 장치(10) 전체에 대하여 전력을 공급하는 모드, (2)액세스가 요구된 매크로(20)에 대하여 전력을 공급하는 모드, (3)액세스가 요구된 서브 어레이(30)에 대하여 전력을 공급하는 모드, (4)액세스가 요구된 기억 블록(40)에 대하여 전력을 공급하는 모드를 선택할 수 있다. 즉, 반도체 장치(10)뿐만이 아니라, 매크로(20), 서브 어레이(30), 또는 기억 블록(40)을 공간적 입도로 한 파인 그레인드 파워 게이팅을 수행할 수 있다.
다음에, 반도체 장치(10)에서의 파인 그레인드 파워 게이팅의 자세한 사항에 대하여 설명한다. 도 3에 도시된 바와 같이, 반도체 장치(10)는 파워 게이팅의 공간적 입도를 변경할 수 있다. 또한, 도면 중, 전력이 공급되는 회로를 굵은 테두리로 나타내었다.
도 3의 (A)에, 반도체 장치(10) 전체에 대하여 전력이 공급되는 모드를 도시하였다. 반도체 장치(10)를 선택하는 신호(CE)가 반도체 장치(10)에 입력되면, 반도체 장치(10) 전체에 대하여 전력이 공급되고, 반도체 장치(10)에 포함되는 매크로(20), 서브 어레이(30), 기억 블록(40)(미도시)에 대해서도 전력이 공급된다. 즉, 반도체 장치(10)를 공간적 입도로 한 파워 게이팅이 수행된다. 또한, 신호(CE)가 입력되지 않는 기간에는, 반도체 장치(10)에 대한 전력의 공급이 정지된 상태를 유지할 수 있다.
도 3의 (B)에, 선택 회로(S1)에 의하여 선택된, 특정한 매크로(20)에 대하여 전력이 공급되는 모드를 도시하였다. 선택 회로(S1)에는, 특정한 매크로(20)(여기서는, 지면 왼쪽 단부의 매크로(20))를 선택하는 신호(MA)가 입력되어 있다. 이 때, 선택된 매크로(20)에 대하여 전력이 공급되고, 선택된 매크로(20)에 포함되는 서브 어레이(30), 기억 블록(40)(미도시)에 대해서도 전력이 공급된다.
한편, 선택 회로(S1)에 의하여 선택되지 않는 매크로(20)에 대해서는 전력이 공급되지 않는다. 즉, 선택되지 않는 매크로(20), 및 선택되지 않는 매크로(20)에 포함되는 서브 어레이(30), 기억 블록(40)(미도시)은, 전력의 공급이 정지된 상태가 유지되어 있다. 이로써, 매크로(20)를 공간적 입도로 한 파워 게이팅을 수행할 수 있기 때문에, 반도체 장치(10)에서의 소비 전력을 저감할 수 있다.
도 3의 (C)에, 선택 회로(S2)에 의하여 선택된, 특정한 서브 어레이(30)에 대하여 전력이 공급되는 모드를 도시하였다. 선택 회로(S2)에는, 특정한 서브 어레이(30)(여기서는, 지면 최상부의 서브 어레이(30))를 선택하는 신호(SA)가 입력되어 있다. 이 때, 선택된 서브 어레이(30)에 대하여 전력이 공급되고, 선택된 서브 어레이(30)에 포함되는 기억 블록(40)(미도시)에 대해서도 전력이 공급된다.
한편, 선택 회로(S2)에 의하여 선택되지 않는 서브 어레이(30)에 대해서는 전력이 공급되지 않는다. 즉, 선택되지 않는 서브 어레이(30), 및 선택되지 않는 서브 어레이(30)에 포함되는 기억 블록(40)(미도시)은, 전력의 공급이 정지된 상태가 유지되어 있다. 이로써, 서브 어레이(30)를 공간적 입도로 한 파워 게이팅을 수행할 수 있기 때문에, 매크로(20)에서의 소비 전력을 저감할 수 있다.
도 3의 (D)에, 선택 회로(S3)에 의하여 선택된, 특정한 기억 블록(40)에 대하여 전력이 공급되는 모드를 도시하였다. 선택 회로(S3)에는, 특정한 기억 블록(40)(여기서는, 지면 오른쪽 위의 기억 블록(40))을 선택하는 신호(BA)가 입력되어 있다. 이 때, 선택된 기억 블록(40)에 대하여 전력이 공급된다.
한편, 선택 회로(S3)에 의하여 선택되지 않는 기억 블록(40)에 대해서는, 전력이 공급되지 않는다. 즉, 선택되지 않는 기억 블록(40)은, 전력의 공급이 정지된 상태가 유지되어 있다. 이로써, 기억 블록(40)을 공간적 입도로 한 파워 게이팅을 수행할 수 있기 때문에, 서브 어레이(30)에서의 소비 전력을 저감할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 반도체 장치(10), 매크로(20), 서브 어레이(30), 기억 블록(40)으로부터 파워 게이팅을 수행할 때의 공간적 입도를 선택할 수 있다. 따라서, 반도체 장치(10)에 기억된 데이터의 국소성이나 액세스의 빈도 등에 따라 적절한 파워 게이팅을 수행할 수 있기 때문에, 반도체 장치(10)에서의 소비 전력을 효율적으로 저감할 수 있다. 공간적 입도의 선택은, 실행되는 프로그램의 내용 등에 따라 하드웨어를 사용하여 수행하여도 좋고, 소프트웨어(시스템)를 사용하여 수행하여도 좋다.
또한, 파워 게이팅에 의한 저소비 전력화의 효과는, 반도체 장치(10)에 기억된 데이터의 국소성에 의존한다. 따라서, 반도체 장치(10)를 캐시 메모리와 같이 데이터의 국소성이 강한 기억 장치로서 사용함으로써, 소비 전력을 매우 저감할 수 있다. 반도체 장치(10)를 캐시 메모리로서 사용하는 경우에는, 용량이 상이한 복수의 반도체 장치(10)를 사용하여도 좋다. 예를 들어, 용량이 상이한 3종류의 반도체 장치(10)를, 용량이 작은 것으로부터 각각 1차 캐시, 2차 캐시, 3차 캐시로서 적용할 수 있다.
<기억 블록의 구성예>
도 4에, 도 1~도 3에 도시된 기억 블록(40)의 구성예를 도시하였다. 기억 블록(40)은 셀 어레이(110), 구동 회로(120), 및 구동 회로(130)를 갖는다. 또한, 셀 어레이(110)는 복수의 메모리 셀(111)을 갖는다.
메모리 셀(111)은 데이터를 기억하는 기능을 갖는 회로이다. 메모리 셀(111)은 2레벨(하이 레벨 및 로 레벨)의 데이터를 기억하여도 좋고, 3레벨 이상의 데이터를 기억하여도 좋다.
메모리 셀(111)은, 배선(WL) 및 배선(BL)과 접속되어 있다. 배선(WL)은, 소정의 행의 메모리 셀(111)을 선택하기 위한 신호(이하, 선택 신호라고도 함)를 전달하는 기능을 갖는다. 배선(BL)은 선택된 메모리 셀(111)에 기록하는 데이터에 대응하는 전위(이하, 기록 전위라고도 함)를 전달하는 기능을 갖는다. 또한, 배선(BL)은, 메모리 셀(111)에 기억된 데이터에 대응하는 전위(이하, 판독 전위라고도 함)를 전달하는 기능을 갖는다. 여기서는, 기억 블록(40)에 n+1개의 배선(WL)(배선(WL)[n:0])과, m+1개의 배선(BL)(배선(BL)[m:0])과, (n+1)×(m+1)개의 메모리 셀(111)이 제공된 구성예를 도시하였다(n 및 m은 0 이상의 정수(整數)). 또한, 기록 전위와 판독 전위는 동일한 배선(BL)에 출력되어도 좋고, 상이한 배선에 출력되어도 좋다.
메모리 셀(111)에는, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(이하, OS 트랜지스터라고도 함)를 사용하는 것이 바람직하다. 산화물 반도체는, 실리콘 등의 다른 반도체보다 밴드 갭이 넓고, 캐리어 밀도가 낮다. 그러므로, OS 트랜지스터의 오프 전류는 매우 작다. 따라서, 메모리 셀(111)에 OS 트랜지스터를 사용함으로써, 메모리 셀(111)에 기억된 데이터를 오랫동안 유지할 수 있다. 또한, 기억 블록(40)에 대한 전력의 공급이 정지된 기간에도, 데이터를 유지할 수 있다. OS 트랜지스터를 사용한 메모리 셀(111)에 대한 자세한 사항은, 실시형태 2에서 설명한다.
구동 회로(120)는 어드레스 신호(ADDR)에 의거하여 배선(WL)에 선택 신호를 출력하는 기능을 갖는다. 구동 회로(120)는 디코더 등에 의하여 구성될 수 있다.
구동 회로(130)는 어드레스 신호(ADDR)에 의거하여 선택된 메모리 셀(111)에 데이터를 기록하는 기능을 갖는다. 또한, 어드레스 신호(ADDR)에 의거하여 선택된, 메모리 셀(111)에 기억된 데이터를 판독하는 기능을 갖는다. 구체적으로는, 구동 회로(130)는 배선(BL)에 대하여 기록 전위를 공급하는 기능이나, 배선(BL)의 전위로부터 메모리 셀(111)에 기억된 데이터를 판독하는 기능을 갖는다. 또한, 구동 회로(130)는 배선(BL)을 소정의 전위로 프리차지하는 기능이나, 배선(BL)의 전위를 증폭하는 기능 등을 가져도 좋다.
또한, 구동 회로(120) 및 구동 회로(130)는 인접한 기억 블록(40)과 공유할 수도 있다.
셀 어레이(110)에서, 데이터의 기록/판독이 수행되지 않는 기간에는, 구동 회로(120) 및 구동 회로(130)에 대한 전력의 공급을 정지할 수 있다. 이로써, 기억 블록(40)에서의 소비 전력을 저감할 수 있다.
한편, 어드레스 신호(ADDR)에 의거하여 특정한 기억 블록(40)이 선택되면, 상기 기억 블록(40)에서 구동 회로(120) 및 구동 회로(130)에 대하여 전력이 공급된다. 구체적으로는, 도 4의 (A)에 도시된 바와 같이, 구동 회로(120) 중 선택된 메모리 셀(111)에 배선(WL)을 통하여 선택 신호를 공급하는 소자를 갖는 영역(도면 중, 사선으로 나타냄)과, 구동 회로(130)에 대하여 전력을 공급한다. 도 4의 (A)에서는, 첫 번째 행의 메모리 셀(111)이 선택되어, 구동 회로(120) 중 배선(WL[0])과 접속된 논리 회로에 대하여 전력이 공급되어 있는 상태를 도시하였다. 이와 같이, 구동 회로(120)에서, 특정한 행의 메모리 셀(111)을 선택하기 위한 논리 회로에 대해서만 전력을 공급함으로써, 구동 회로(120)에서의 소비 전력을 저감할 수 있다. 또한, 도 4의 (A)는, 공간적 입도를 메모리 셀(111)의 1행분으로 한 파워 게이팅이라고 할 수 있다.
또한, 도 4의 (B)에 도시된 바와 같이, 어드레스 신호(ADDR)에 의거하여 특정한 기억 블록(40)이 선택되었을 때, 구동 회로(120) 전체에 대하여 전력을 공급하여도 좋다. 이 경우, 공간적 입도를 구동 회로(120)로 한, 파워 게이팅을 수행할 수 있다. 또한, 공간적 입도를 메모리 셀(111)의 복수 행분으로 한, 파워 게이팅을 수행할 수도 있다. 또한, 구동 회로(130)에서 공간적 입도를 메모리 셀(111)의 1열 또는 복수 열분으로 한, 파워 게이팅을 수행할 수도 있다. 구동 회로(120)의 회로 구성의 구체적인 예에 대해서는 도 9에서 후술한다.
<파워 스위치 회로의 구성예>
도 5, 6에 전력의 공급을 제어하기 위한 스위치(파워 스위치)가 제공된 회로의 구성예를 도시하였다.
도 5의 (A)에서, 회로(210)는, 전력의 공급을 제어하는 파워 스위치와 접속되어 있다. 여기서는, 파워 스위치로서 트랜지스터(221)를 사용하였다.
회로(210)는, 고전원 전위(VDD) 및 저전원 전위(VSS)를 이용하여 구동하는 회로이고, 구성이나 기능은 특별히 한정되지 않는다. 예를 들어, 회로(210)는 연산 회로나 기억 회로이어도 좋다. 회로(210)를 연산 회로로서 사용하는 경우, 예를 들어, 인버터 회로, AND 회로, NAND 회로, OR 회로, NOR 회로 등의 조합 회로에 의하여 구성된 회로를 사용할 수 있다. 또한, 회로(210)는 플립플롭 회로, 래치 회로 등의 순서 회로에 의하여 구성된 회로이어도 좋다.
회로(210)는, 저전원 전위(VSS)가 공급되는 배선, 및 트랜지스터(221)의 소스 및 드레인 중 한쪽과 접속되어 있다. 트랜지스터(221)의 소스 및 드레인 중 다른 쪽은, 고전원 전위(VDD)가 공급되는 배선과 접속되어 있다. 트랜지스터(221)의 게이트는 신호(EN)가 공급되는 배선과 접속되어 있다.
신호(EN)로서 로 레벨 신호가 입력되면, 트랜지스터(221)가 온 상태가 되어, 회로(210)에 대하여 고전원 전위(VDD)가 공급됨으로써, 회로(210)가 동작한다. 한편, 신호(EN)로서 하이 레벨 신호가 입력되면, 트랜지스터(221)가 오프 상태가 되어 회로(210)에 대한 고전원 전위(VDD)의 공급이 정지된다.
회로(210)로서, 도 1~도 3에서의 선택 회로(S1)~선택 회로(S3)나, 도 4에서의 셀 어레이(110), 구동 회로(120), 구동 회로(130) 등을 사용할 수 있다. 이에 의하여, 선택 회로(S1)~선택 회로(S3)나, 셀 어레이(110), 구동 회로(120), 및 구동 회로(130)에 대한 전력의 공급을 제어할 수 있다.
또한, 도 5의 (B)에 도시된 바와 같이, 회로(210)와 저전원 전위(VSS)가 공급되는 배선 사이에 스위치를 제공하여도 좋다. 여기서는, 스위치로서 트랜지스터(222)를 사용하였다. 신호(EN)로서 하이 레벨 신호가 입력되면, 트랜지스터(222)가 온 상태가 되어, 회로(210)에 대하여 저전원 전위(VSS)가 공급됨으로써, 회로(210)가 동작한다. 한편, 신호(EN)로서 로 레벨 신호가 입력되면, 트랜지스터(222)가 오프 상태가 되어 회로(210)에 대한 저전원 전위(VSS)의 공급이 정지된다.
또한, 도 5의 (C)에 도시된 바와 같이, 회로(210)와 고전원 전위(VDD)가 공급되는 배선 사이, 및 회로(210)와 저전원 전위(VSS)가 공급되는 배선 사이에 스위치를 제공하여도 좋다. 여기서, 신호(ENB)는 신호(EN)의 반전 신호이다. 신호(EN)로서, 하이 레벨 신호가 입력되면, 회로(210)에 대하여 고전원 전위(VDD) 및 저전원 전위(VSS)가 공급된다.
또한, 도 6의 (A)에 도시된 바와 같이, 도 5의 (A)에서 트랜지스터(231)를 더 제공한 구성으로 할 수도 있다. 트랜지스터(231)의 게이트는 신호(EN)가 공급되는 배선과 접속되고, 소스 및 드레인 중 한쪽은 출력 단자(OUT)와 접속되고, 소스 및 드레인 중 다른 쪽은 저전원 전위(VSS)가 공급되는 배선과 접속되어 있다.
트랜지스터(231)는 신호(EN)로서 하이 레벨 신호가 입력되어 있는 기간에 온 상태가 된다. 이로써, 회로(210)에 대한 전력의 공급이 정지된 기간에, 출력 단자(OUT)의 전위를 로 레벨로 유지할 수 있다. 따라서, 회로(210)의 출력이 부정값으로 되는 것을 방지할 수 있다.
또한, 도 6의 (B)에 도시된 바와 같이, 도 5의 (B)에 트랜지스터(232)를 제공한 구성으로 할 수도 있다. 트랜지스터(232)의 게이트는 신호(EN)가 공급되는 배선과 접속되고, 소스 및 드레인 중 한쪽은 출력 단자(OUT)와 접속되고, 소스 및 드레인 중 다른 쪽은 고전원 전위(VDD)가 공급되는 배선과 접속되어 있다.
트랜지스터(232)는 신호(EN)로서 로 레벨 신호가 입력되어 있는 기간에 온 상태가 된다. 이로써, 회로(210)에 대한 전력의 공급이 정지된 기간에, 출력 단자(OUT)의 전위를 하이 레벨로 유지할 수 있다. 따라서, 회로(210)의 출력이 부정값으로 되는 것을 방지할 수 있다.
또한, 도 6의 (A)에서의 트랜지스터(231) 대신에, 논리 회로를 제공하여도 좋다. 도 6의 (C)에 트랜지스터(231) 대신에 인버터(233) 및 AND 회로(234)를 제공한 구성을 도시하였다. 또한, 도 6의 (D)에, 트랜지스터(231) 대신에 인버터(233), NAND 회로(235), 및 인버터(236)를 제공한 구성을 도시하였다.
또한, 도 6의 (B)에서의 트랜지스터(232) 대신에, 논리 회로를 제공하여도 좋다. 도 6의 (E)에 트랜지스터(232) 대신에 AND 회로(237)를 제공한 구성을 도시하였다. 또한, 도 6의 (F)에 트랜지스터(232) 대신에 NAND 회로(238) 및 인버터(239)를 제공한 구성을 도시하였다.
도 6의 (C)~(F)에서는, 회로(210)에 대한 전력의 공급이 정지된 기간에, 출력 단자(OUT)의 전위를 로 레벨로 유지할 수 있다. 따라서, 회로(210)의 출력이 부정값으로 되는 것을 방지할 수 있다.
또한, 도 5, 6에서, 고전원 전위(VDD)를 저전원 전위(VSS)로 전환함으로써, 전력의 공급을 정지하여도 좋다. 이 때, 저전원 전위(VSS)가 공급되는 2개의 배선 사이에 회로(210)가 접속되어, 회로(210)에 전류가 흐르지 않는 상태가 된다. 마찬가지로, 도 5, 6에서, 저전원 전위(VSS)를 고전원 전위(VDD)로 전환함으로써, 전력의 공급을 정지하여도 좋다.
도 5, 6에서의 트랜지스터(트랜지스터(221), 트랜지스터(222), 트랜지스터(231), 및 트랜지스터(232)나, 인버터, AND 회로, NAND 회로를 구성하는 트랜지스터 등)의 재료는 특별히 한정되지 않고, 예를 들어 OS 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(221) 및 트랜지스터(222)로서 OS 트랜지스터를 사용하면, 트랜지스터(221) 및 트랜지스터(222)가 오프 상태가 되어 전력의 공급이 정지된 기간에, 소비 전력을 매우 작게 억제할 수 있다.
또한, OS 트랜지스터는 다른 트랜지스터 위에 적층할 수 있다. 따라서, 회로(210)에 포함되는 트랜지스터 위에 도 5, 6에서의 트랜지스터를 적층할 수 있어, 파워 스위치를 제공하는 것으로 인한 면적의 증가를 억제할 수 있다.
또한, 도 5, 6에서의 트랜지스터에는, 채널 형성 영역이 단결정 반도체를 갖는 기판의 일부에 형성되는 트랜지스터(이하, 단결정 트랜지스터라고도 함)를 사용하여도 좋다. 단결정 반도체를 갖는 기판으로서는, 단결정 실리콘 기판이나 단결정 저마늄 기판 등을 들 수 있다. 단결정 트랜지스터는 고속 동작이 가능하기 때문에, 트랜지스터(221) 및 트랜지스터(222)로서 단결정 트랜지스터를 사용하면, 전력의 공급을 빠르게 전환할 수 있다.
또한, 도 5, 6에서의 트랜지스터에는, 산화물 반도체 외의 반도체 재료를 포함하는 막에, 채널 형성 영역이 형성되는 트랜지스터를 사용할 수도 있다. 예를 들어, 채널 형성 영역에 비단결정 반도체를 갖는 트랜지스터를 사용할 수 있다. 비단결정 반도체로서는, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등의 비단결정 실리콘이나, 비정질 저마늄, 미결정 저마늄, 다결정 저마늄 등의 비단결정 저마늄 등을 들 수 있다.
<회로(210)의 구성예>
다음에, 도 7, 8에 회로(210)의 구체적인 구성예를 도시하였다.
도 7의 (A)에, 도 5의 (A)에서의 회로(210)가 인버터인 경우의 구성을 도시하였다. 회로(210)는 트랜지스터(241) 및 트랜지스터(242)를 갖는다.
트랜지스터(241)의 게이트는 입력 단자(IN)와 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(221)의 소스 및 드레인 중 한쪽과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(242)의 소스 및 드레인 중 한쪽과 접속되어 있다. 트랜지스터(242)의 게이트는 입력 단자(IN)와 접속되고, 소스 및 드레인 중 다른 쪽은 저전원 전위(VSS)가 공급되는 배선과 접속되어 있다. 또한, 여기서는 도 5의 (A)에서의 회로(210)를 인버터로 한 구성을 도시하였지만, 도 5의 (B), (C), 및 도 6에서의 회로(210)를 인버터로 할 수도 있다.
도 7의 (B)에, 도 5의 (A)에서의 회로(210)가 NAND 회로인 경우의 구성을 도시하였다. 회로(210)는 트랜지스터(251), 트랜지스터(252), 트랜지스터(253), 및 트랜지스터(254)를 갖는다.
트랜지스터(251)의 게이트는 입력 단자(IN1)와 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(252)의 소스 및 드레인 중 한쪽, 및 트랜지스터(221)의 소스 및 드레인 중 한쪽과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(252)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(253)의 소스 및 드레인 중 한쪽과 접속되어 있다. 트랜지스터(252)의 게이트는 입력 단자(IN2)와 접속되어 있다. 트랜지스터(253)의 게이트는 입력 단자(IN2)와 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(254)의 소스 및 드레인 중 한쪽과 접속되어 있다. 트랜지스터(254)의 게이트는 입력 단자(IN1)와 접속되고, 소스 및 드레인 중 다른 쪽은 저전원 전위(VSS)가 공급되는 배선과 접속되어 있다. 또한, 여기서는 도 5의 (A)에서의 회로(210)를 NAND 회로로 한 구성을 도시하였지만, 도 5의 (B), (C), 및 도 6에서의 회로(210)를 NAND 회로로 할 수도 있다.
도 7에 도시된 회로(210)는, 도 1~도 3에서의 선택 회로(S1)~선택 회로(S3)나, 도 4에서의 셀 어레이(110), 구동 회로(120), 구동 회로(130) 등에 사용할 수 있다. 또한, 도 7의 (A)의 인버터와 도 7의 (B)의 NAND 회로를 조합하여 AND 회로를 구성할 수도 있다.
또한, 도 5, 6에서의 회로(210)는, 복수의 논리 소자에 의하여 구성될 수도 있다. 도 8에, 도 5의 (A)에서의 회로(210)가 복수의 논리 회로(211)를 갖는 구성을 도시하였다.
도 8의 (A)에서의 회로(210)는, N개의 논리 회로(211)(논리 회로(211_1)~논리 회로(211_N))를 갖는다(N은 자연수). 복수의 논리 회로(211)는 각각, 트랜지스터(221)를 통하여, 고전원 전위(VDD)가 공급되는 배선과 접속되어 있다. 또한, 복수의 논리 회로(211)는 각각, 저전원 전위(VSS)가 공급되는 배선과 접속되어 있다. 신호(EN)로서 로 레벨 신호를 공급함으로써, 논리 회로(211_1)~논리 회로(211_N)에 대하여 고전원 전위(VDD)가 공급된다. 이로써, 논리 회로(211_1)~논리 회로(211_N)에 대한 전력 공급의 제어를 일괄하여 수행할 수 있다.
논리 회로(211)는, 인버터 회로, AND 회로, NAND 회로, OR 회로, NOR 회로 등의 조합 회로나, 플립플롭 회로, 래치 회로 등의 순서 회로에 의하여 구성된 회로이어도 좋다.
또한, 도 8의 (B)에 도시된 바와 같이, 논리 회로(211)마다 트랜지스터(221)를 제공하여도 좋다. 이 경우, 논리 회로(211)마다 전력 공급의 제어를 수행할 수 있다.
또한, 도 8의 회로(210)에서, 어떤 논리 회로(211)의 출력 단자는, 다른 논리 회로(211)의 입력 단자와 접속되어 있어도 좋다. 이로써, 논리 회로(211)를 조합한 논리 회로를 구성할 수 있다.
또한, 도 8에서의 회로(210)는, 도 5의 (B), (C), 및 도 6에서의 회로(210)에 적용할 수도 있다.
<구동 회로의 구성예>
도 4에서의 구동 회로(120)에 파워 스위치를 제공한 구성예에 대하여 설명한다.
도 9는, 도 4의 (A)에 도시된 바와 같이, 배선(WL)과 접속된 회로마다 파워 게이팅을 수행할 수 있는 구동 회로(120)의 구성예이다. 구동 회로(120)는, 논리 회로(310_0)~논리 회로(310_n)를 갖고, 배선(WL)마다 논리 회로(310)가 제공되어 있다. 또한, 배선(WL)에는, 복수의 메모리 셀(미도시)이 접속되어 있다.
논리 회로(310)는, 트랜지스터(321)~트랜지스터(324), 트랜지스터(331), 트랜지스터(332), 트랜지스터(341), 및 트랜지스터(342)를 갖는다. 또한, 트랜지스터(321)~트랜지스터(324)는, 도 7의 (B)에서의 트랜지스터(251)~트랜지스터(254)에 대응하고, NAND 회로를 구성한다. 트랜지스터(331) 및 트랜지스터(332)는, 도 7의 (A)에서의 트랜지스터(241) 및 트랜지스터(242)에 대응하고, 인버터를 구성한다. 그리고, 논리 회로(310)는 AND 회로를 구성한다.
신호(RA)는 배선(WL)에 출력되는 선택 신호에 대응하는 신호이다. 신호(RA)가 입력된 상태에서, 신호(WLE)를 하이 레벨로 함으로써, 배선(WL)에 선택 신호가 출력된다.
트랜지스터(341)는, 트랜지스터(331)와 고전원 전위(VDD)가 공급되는 배선 사이에 제공되고, 논리 회로(310)에 대한 고전원 전위(VDD)의 공급을 제어하는 기능을 갖는다. 트랜지스터(342)는, 트랜지스터(324)와 저전원 전위(VSS)가 공급되는 배선 사이에 제공되고, 논리 회로(310)에 대한 저전원 전위(VSS)의 공급을 제어하는 기능을 갖는다. 트랜지스터(341) 및 트랜지스터(342) 각각은, 도 5에서의 트랜지스터(221) 및 트랜지스터(222)와 같은 기능을 갖는다.
이와 같이, 논리 회로(310) 각각에 트랜지스터(341) 및 트랜지스터(342)를 제공함으로써, 논리 회로(310)마다 파워 게이팅을 수행할 수 있다. 따라서, 선택된 배선(WL)에 대응하는 논리 회로(310)에 대해서만 전력을 공급할 수 있고, 공간적 입도의 사이즈를 메모리 셀(111)의 1행분으로 한, 파인 그레인드 파워 게이팅을 수행할 수 있다(도 4의 (A) 참조).
또한, 도 10에 도시된 바와 같이, 배선(WL)을 구동하는 논리 회로(311)를 배선(WL)마다 제공한 구성에서, 논리 회로(311_1)~논리 회로(311_n)에서 고전원 전위(VDD)가 공급되는 배선과 저전원 전위(VSS)가 공급되는 배선을 공유하고, 고전원 전위(VDD)가 공급되는 배선과 접속된 트랜지스터(341)와 저전원 전위(VSS)가 공급되는 배선과 접속된 트랜지스터(342)를 제공하여도 좋다. 이 경우, 논리 회로(311_1)~논리 회로(311_n)에 대한 전력 공급의 제어를 일괄하여 수행할 수 있다. 따라서, 도 4의 (B)에 도시된 바와 같이, 구동 회로(120) 전체에 대하여 파워 게이팅을 수행할 수 있다. 또한, 도 10에서는, 신호(RA[0])~신호(RA[n])가 입력된 상태에서, 신호(WLE)를 하이 레벨로 함으로써, 배선(WL[0])~배선(WL[n])에 선택 신호가 출력된다.
도 9, 10에서의 구동 회로(120)에는, 도 5, 6의 구성을 자유로이 적용할 수 있다. 예를 들어, 트랜지스터(341) 및 트랜지스터(342) 중 한쪽은 생략할 수도 있다. 또한, 트랜지스터(341)에 더하여, 또는 트랜지스터(341) 대신에 트랜지스터(321)와 트랜지스터(322), 및 트랜지스터(321)와 트랜지스터(322)에 접속된 고전원 전위(VDD)가 공급되는 배선 사이에 트랜지스터를 제공하여 파워 게이팅을 수행하여도 좋다. 또한, 트랜지스터(342)에 더하여, 또는 트랜지스터(342) 대신에, 트랜지스터(332)와 트랜지스터(332)에 접속된 저전원 전위(VSS)가 공급되는 배선 사이에 트랜지스터를 제공하여 파워 게이팅을 수행하여도 좋다.
<파워 스위치 인에이블 생성 회로>
도 11에, 도 1~도 3에서의 선택 회로(S1)~선택 회로(S3)에 대한 전력의 공급을 제어하는 파워 스위치, 및 기억 블록(40) 내의 회로(구동 회로(120), 구동 회로(130) 등(도 4 참조))에 대한 전력의 공급을 제어하는 파워 스위치에 제어 신호를 출력하기 위한 회로(파워 스위치 인에이블 생성 회로)의 구성예를 도시하였다. 또한, 선택 회로(S1)~선택 회로(S3)나, 구동 회로(120) 및 구동 회로(130)에 제공하는 파워 스위치의 구성에 대해서는, 도 5~도 10을 참작할 수 있다.
도 11의 (A)에, 파워 스위치를 제어하기 위한 신호를 생성하는 회로(400)의 구성예를 도시하였다. 회로(400)는 AO 회로(AND 회로+OR 회로), NOR 회로에 의하여 구성되어 있다. 회로(400)는, 신호(PGD[0])~신호(PGD[3]), 신호(PSE), 신호(CE), 신호(MA), 신호(SA), 및 신호(BA)에 의거하여, 파워 스위치에 입력되는 신호(EN_S1)~신호(EN_S3), 및 신호(EN_block)를 출력하는 기능을 갖는다.
신호(PGD[0])~신호(PGD[3])는, 파워 게이팅의 공간적 입도를 결정하기 위한 신호이다. 신호(PGD[0])~신호(PGD[3])의 입력은, 실행되는 프로그램의 내용에 따라 하드웨어로 수행하여도 좋고 소프트웨어(시스템)를 사용하여 수행하여도 좋다.
신호(CE), 신호(MA), 신호(SA), 및 신호(BA)는, 도 3에 도시된 바와 같이, 각각 반도체 장치(10), 선택 회로(S1), 선택 회로(S2), 및 선택 회로(S3)에 입력되는 선택 신호이다.
신호(PSE)는, 회로(400)에 입력되는 신호(PGD[3:0]), 신호(CE), 신호(MA), 신호(SA), 및 신호(BA)에 상관없이, 반도체 장치(10) 전체에 대하여 전력을 공급하기 위한 신호이다.
신호(EN_S1)~신호(EN_S3)는, 선택 회로(S1)~선택 회로(S3)의 파워 스위치에 공급되는 선택 신호이고, 신호(EN_block)는 어드레스 신호에 의거하여 선택된 기억 블록(40) 내의 회로(구동 회로(120), 구동 회로(130) 등(도 4 참조))에 제공된 파워 스위치에 공급되는 선택 신호이다.
또한, 도면에 도시된 바와 같이, 회로(400)가 갖는 AO 회로의 출력 단자로부터는, 각각 신호(EN_all), 신호(EN_MA), 및 신호(EN_SA)가 출력되고, 신호(BA)가 입력되는 NOR 회로의 출력 단자로부터는, 신호(EN_block)가 출력된다. 신호(EN_all), 신호(EN_MA), 신호(EN_SA), 및 신호(EN_block) 각각은, 반도체 장치(10) 전체를 선택하는 제어 신호, 특정한 매크로(20)를 선택하는 제어 신호, 특정한 서브 어레이(30)를 선택하는 제어 신호, 특정한 기억 블록(40)을 선택하는 제어 신호에 대응한다.
또한, 여기서는, 도 5의 (A), (C), 및 도 6의 (A), (C), (D)에서의 트랜지스터(221)와 같이, 선택 회로(S1)~선택 회로(S3), 및 기억 블록(40) 내의 회로(구동 회로(120), 구동 회로(130) 등)에 제공된 파워 스위치가 p채널형 트랜지스터인 경우의 구성예를 도시하였다. 즉, 신호(EN_S1)~신호(EN_S3) 및 신호(EN_block)로서 로 레벨 신호가 입력되면, 파워 스위치가 온 상태가 되어 전력이 공급된다.
표 1에 신호(PGD[0])~신호(PGD[3]), 및 신호(PSE)와 파워 게이팅을 수행하는 범위의 대응에 대하여 나타내었다. 또한, 표 1에서 X는 부정값을 나타내고, "1"은 하이 레벨 신호, "0"은 로 레벨 신호에 대응한다.
PSE PGD[3:0] 파워 게이팅
0 000X 기억 블록마다
0 001X 서브 어레이마다
0 01XX 매크로마다
0 1XXX 액세스마다
0 XXX1 선택 회로 항상 ON
1 XXXX 전체 ON
0 0000 전체 OFF
반도체 장치(10)가 선택되면, 신호(CE)가 하이 레벨이 되고, 어드레스 신호(ADDR)에 의거하여 선택된 매크로(20), 서브 어레이(30), 및 기억 블록(40)에 입력되는 신호(MA), 신호(SA), 및 신호(BA)가 하이 레벨이 된다. 이로써, 신호(EN_S1)~신호(EN_S3)가 로 레벨이 되어, 선택 회로(S1)~선택 회로(S3)에 대하여 전력이 공급된다.
그리고, 기억 블록(40)마다 파워 게이팅을 수행하는 경우에는, 신호(PSE)를 로 레벨로 한 후에, 신호(PGD[1])~신호(PGD[3])를 로 레벨로 한다. 이 때, 신호(EN_all), 신호(EN_MA), 및 신호(EN_SA)는 모두 로 레벨이 된다. 따라서, 하이 레벨 신호(BA)가 입력된 선택 회로(S3)에 의하여 선택된, 기억 블록(40)에 대해서만 로 레벨 신호(EN_block)가 출력된다. 이로써, 선택된 기억 블록(40) 내의 회로에 제공된 파워 스위치가 온 상태가 되어, 전력이 공급된다. 즉, 기억 블록(40)을 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
서브 어레이(30)마다 파워 게이팅을 수행하는 경우에는, 신호(PSE)를 로 레벨로 한 후에, 신호(PGD[1])를 하이 레벨, 신호(PGD[2]) 및 신호(PGD[3])를 로 레벨로 한다. 이 때, 신호(SA)가 하이 레벨이 되면, 신호(EN_SA)가 하이 레벨이 된다. 따라서, 신호(SA)가 입력된 선택 회로(S2)에 의하여 선택된 서브 어레이(30)에서는, 신호(BA)에 상관없이, 로 레벨 신호(EN_block)가 출력된다. 이로써, 선택 회로(S2)에 의하여 선택된 서브 어레이(30)가 갖는 모든 기억 블록(40)에 대하여 전력이 공급된다. 즉, 서브 어레이(30)를 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
매크로(20)마다 파워 게이팅을 수행하는 경우에는, 신호(PSE)를 로 레벨로 한 후에, 신호(PGD[2])를 하이 레벨, 신호(PGD[3])를 로 레벨로 한다. 이 때, 신호(MA)가 하이 레벨이 되면, 신호(EN_MA)가 하이 레벨이 되고, 신호(EN_SA)도 하이 레벨이 된다. 따라서, 신호(MA)가 입력된 선택 회로(S1)에 의하여 선택된 매크로(20)에서는, 신호(SA) 및 신호(BA)에 상관없이, 로 레벨 신호(EN_block)가 출력된다. 이로써, 선택 회로(S1)에 의하여 선택된 매크로(20)가 갖는 모든 기억 블록(40)에 대하여 전력이 공급된다. 즉, 매크로(20)를 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
또한, 반도체 장치(10)에 대한 액세스가 있고, 어드레스 신호(ADDR)가 입력될 때마다 반도체 장치(10)가 갖는 모든 기억 블록(40)에 대하여 전력을 공급하는 경우에는, 신호(PSE)를 로 레벨로 한 상태에서, 신호(PGD[3])를 하이 레벨로 한다. 이 때, 신호(CE)가 하이 레벨이 되면, 신호(EN_all)가 하이 레벨이 되고, 신호(EN_MA) 및 신호(EN_SA)도 하이 레벨이 된다. 따라서, 신호(CE)가 입력된 경우, 신호(MA), 신호(SA), 및 신호(BA)에 상관없이, 로 레벨 신호(EN_block)가 출력된다. 이로써, 반도체 장치(10)에 포함되는 모든 기억 블록(40)에 대하여 전력이 공급된다. 즉, 반도체 장치(10)를 공간적 입도로 한 파워 게이팅을 수행할 수 있다.
또한, 신호(PGD[0])를 하이 레벨로 하면, 신호(PGD[1])~신호(PGD[3]), 신호(CE), 신호(MA), 신호(SA), 및 신호(BA)에 상관없이 신호(EN_S1)~신호(EN_S3)가 로 레벨이 되어, 선택 회로(S1)~선택 회로(S3)에 대하여 전력이 공급된다. 즉, 반도체 장치(10)를, 선택 회로(S1)~선택 회로(S3)에 대하여 항상 전력을 공급하는 모드로 설정할 수 있다. 선택 회로(S1)~선택 회로(S3)는, 기억 블록(40) 내의 배선(WL) 및 배선(BL)마다 제공될 필요가 없고, 반도체 장치(10) 전체의 소비 전력에 대한 선택 회로(S1)~선택 회로(S3)에서의 소비 전력의 비율은 비교적 작다. 따라서, 선택 회로(S1)~선택 회로(S3)를 항상 온 상태로 하여도, 소비 전력의 증가는 작다. 반도체 장치(10)에 고속 동작이 요구되는 경우에는, 선택 회로(S1)~선택 회로(S3)에 대하여 항상 전력을 공급하는 모드로 함으로써, 선택 회로(S1)~선택 회로(S3)에 대한 전력 공급의 전환에 의한 동작 속도의 저하를 회피할 수 있다.
또한, 신호(PSE)를 하이 레벨로 함으로써, 신호(PGD[0])~신호(PGD[3])나, 신호(CE), 신호(MA), 신호(SA), 및 신호(BA)에 상관없이, 반도체 장치(10)에 포함되는 모든 기억 블록(40) 및 선택 회로(S1)~선택 회로(S3)에 대하여 전력을 공급할 수 있다. 이것은, 반도체 장치(10)에서 파워 게이팅을 수행하지 않는 모드에 대응한다. 이 경우, 반도체 장치(10)에 대한 전력 공급을 전환할 필요가 없기 때문에, 반도체 장치(10)의 동작 주파수를 올림으로써 동작 속도를 향상시킬 수 있다. 고속 처리가 필요한 프로그램을 실행하는 경우 등에는, 신호(PSE)를 하이 레벨로 하는 것이 유효하다.
또한, 반도체 장치(10)에 포함되는 모든 기억 블록(40), 선택 회로(S1)~선택 회로(S3)에 대한 전력의 공급을 정지하는 경우에는, 신호(PGD[0])~신호(PGD[3])를 로 레벨로 하면 좋다.
또한, 도 11의 (A)에서는, 신호(PGD)를 4비트의 신호로 하였지만, 3비트 이하의 신호로 할 수도 있다. 예를 들어, 선택 회로(S1)~선택 회로(S3)에 대하여 항상 전력을 공급하는 모드를 사용하지 않는 경우에는, 도 11의 (B)에 도시된 바와 같이, 신호(PGD[0])가 입력되는 배선을 생략할 수 있다. 또한, 서브 어레이(30)마다 파워 게이팅을 수행하는 모드를 사용하지 않는 경우에는, 도 11의 (C)에 도시된 바와 같이, 신호(PGD[1]) 및 신호(SA)가 입력되는 배선이 생략되어, AND 회로, OR 회로, 및 NOR 회로의 개수를 삭감할 수 있다. 마찬가지로, 매크로(20)마다 파워 게이팅을 수행하는 모드를 사용하지 않는 경우에는, 신호(PGD[2]) 및 신호(MA)가 입력되는 배선을 생략할 수 있다. 또한, 기억 블록(40)마다 파워 게이팅을 수행하는 모드를 사용하지 않는 경우에는, 신호(PGD[0]) 및 신호(BA)가 입력되는 배선을 생략할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치(10)는, 복수의 기억 회로(20)와 접속된 선택 회로(S1)나, 복수의 기억 회로(30)와 접속된 선택 회로(S2)나, 복수의 기억 회로(40)와 접속된 선택 회로(S3)를 가짐으로써, 기억 회로(20)마다, 기억 회로(30)마다, 또는 기억 회로(40)마다 파워 게이팅을 수행할 수 있다. 이로써, 데이터의 기록/판독을 수행하지 않는 기록 회로(40)에 대해서는, 전력의 공급이 정지된 상태를 유지할 수 있어, 반도체 장치(10)에서의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 형태는 상술한 구성에 한정되지 않는다. 즉, 본 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 기억 회로(20)마다, 기억 회로(30)마다, 또는 기억 회로(40)마다 파워 게이팅을 수행할 수 있는 반도체 장치의 예를 기재하였지만, 경우 또는 상황에 따라, 본 발명의 일 형태는 반도체 장치(10) 전체에 대하여 파워 게이팅을 수행하여도 좋고, 수행하지 않아도 된다.
본 실시형태는, 다른 실시형태의 기재와 적절히 조합될 수 있다. 따라서, 본 실시형태에서 설명하는 내용(일부의 내용이라도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부의 내용이라도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 수행할 수 있다. 또한, 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다. 또한, 어떤 하나의 실시형태에서 참조하는 도면(일부라도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 참조하는 다른 도면(일부라도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 참조하는 도면(일부라도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다. 이것은, 이하의 실시형태에서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 메모리 셀의 구성예에 대하여 설명한다. 여기서는, 특히 OS 트랜지스터를 사용하여 구성된 메모리 셀(111)의 구성에 대하여 설명한다.
도 12의 (A)에 기억 블록(40)의 구성예를 도시하였다. 또한, 도 12의 (A)에서의 기억 블록(40)은 도 4에서의 기억 블록(40)에 대응하는 것이다. 셀 어레이(110)는, (n+1)×(m+1)개의 메모리 셀(111)(메모리 셀[0, 0]~메모리 셀[n, m])을 갖는다.
본 발명의 일 형태에서는, 메모리 셀(111)이 선택되지 않는 기간에, 셀 어레이(110), 구동 회로(120) 및 구동 회로(130)에 대한 전력의 공급을 정지할 수 있다. 따라서, 메모리 셀(111)은 전력이 공급되지 않는 기간에도 데이터를 유지할 수 있는 구성으로 하는 것이 바람직하다.
여기서, OS 트랜지스터는 오프 전류가 매우 작기 때문에, 메모리 셀(111)에 사용되는 트랜지스터에 적합하다. 구체적으로는, 도 12의 (B)에 도시된 바와 같이, 메모리 셀(111)에 OS 트랜지스터인 트랜지스터(112) 및 용량 소자(113)를 제공하는 것이 바람직하다. 도면에서 "OS"라는 기호를 붙인 트랜지스터는, OS 트랜지스터인 것을 나타낸다.
트랜지스터(112)의 소스 및 드레인 중 한쪽은 용량 소자(113)와 접속되어 있다. 여기서, 트랜지스터(112)의 소스 및 드레인 중 한쪽, 및 용량 소자(113)와 접속된 노드를 노드(N1)로 한다.
노드(N1)에는, 메모리 셀(111)에 유지되는 전위가 트랜지스터(112)를 통하여 배선(BL) 등으로부터 공급된다. 그리고, 트랜지스터(112)가 오프 상태가 되면, 노드(N1)가 부유 상태가 되어, 노드(N1)의 전위가 유지된다. 여기서, OS 트랜지스터인 트랜지스터(112)의 오프 전류는 매우 작기 때문에, 노드(N1)의 전위를 오랫동안 유지할 수 있다. 또한, 트랜지스터(112)의 게이트와 접속된 배선에 소정의 전위를 공급함으로써, 트랜지스터(112)의 도통 상태를 제어할 수 있다.
노드(N1)에 유지되는 전위는 2레벨(하이 레벨 및 로 레벨)의 전위이어도 좋고, 3레벨 이상의 전위이어도 좋다. 특히, 노드(N1)에 유지되는 전위가 3레벨 이상의 전위인 경우, 유지되는 전위의 간격이 좁아지기 때문에, 미소한 전하의 누설이 데이터 변동의 원인이 될 수 있다. 그러나, OS 트랜지스터는 오프 전류가 매우 작기 때문에, 노드(N1)로부터의 전하의 누설을 매우 작게 억제할 수 있다. 따라서, 노드(N1)에 3레벨 이상의 전위를 유지하는 경우, 트랜지스터(112)를 OS 트랜지스터로 하는 것은 특히 바람직하다.
또한, OS 트랜지스터는 채널 형성 영역에 실리콘을 갖는 트랜지스터(이하, Si 트랜지스터라고도 함) 등과 비교하여 내압성이 높다. 따라서, 트랜지스터(112)를 OS 트랜지스터로 함으로써, 노드(N1)에 유지되는 전위의 범위를 넓힐 수 있다. 따라서, 메모리 셀(111)에 유지되는 데이터의 수를 증가시킬 수 있다. 예를 들어, 노드(N1)에는, 16레벨의 전위를 유지할 수 있다. 이 경우, 메모리 셀(111)에는 4비트의 데이터를 기억할 수 있다.
또한, OS 트랜지스터에는 백 게이트를 제공하여도 좋다. 도 12의 (C), (D)에 트랜지스터(112)에 백 게이트를 제공한 구성예를 도시하였다. 도 12의 (C)에 도시된 트랜지스터(112)의 백 게이트는, 트랜지스터(112)의 프런트 게이트와 접속되어 있다. 도 12의 (D)에 도시된 트랜지스터(112)의 백 게이트는, 소정의 전위가 공급되는 배선과 접속되어 있다.
이와 같이, 메모리 셀(111)에 OS 트랜지스터를 사용함으로써, 메모리 셀(111)에 기억된 데이터를 오랫동안 유지할 수 있어 신뢰성이 높은 반도체 장치를 제공할 수 있다. 이하, 메모리 셀(111)의 구체적인 구성예에 대하여 설명한다.
<메모리 셀의 구성예 1>
도 13의 (A)에, 메모리 셀(111)의 구성예의 일례를 도시하였다. 메모리 셀(111)은 회로(510) 및 회로(520)를 갖는다.
회로(510)는, 트랜지스터(511)~트랜지스터(516)를 갖는다. 트랜지스터(511), 트랜지스터(512), 트랜지스터(515), 및 트랜지스터(516)는 n채널형 트랜지스터이고, 트랜지스터(513) 및 트랜지스터(514)는 p채널형 트랜지스터이다. 또한, 트랜지스터(511) 및 트랜지스터(512) 각각은, n채널형 트랜지스터이어도 좋고, p채널형 트랜지스터이어도 좋다.
트랜지스터(511)의 게이트는 배선(WL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(513)의 소스 및 드레인 중 한쪽, 트랜지스터(515)의 소스 및 드레인 중 한쪽, 트랜지스터(514)의 게이트, 및 트랜지스터(516)의 게이트와 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속되어 있다. 트랜지스터(512)의 게이트는 배선(WL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(514)의 소스 및 드레인 중 한쪽, 트랜지스터(516)의 소스 및 드레인 중 한쪽, 트랜지스터(513)의 게이트, 및 트랜지스터(515)의 게이트와 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BLB)과 접속되어 있다. 트랜지스터(513)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(514)의 소스 및 드레인 중 다른 쪽은 각각 고전위 전원선(VDD)과 접속되어 있다. 트랜지스터(515)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(516)의 소스 및 드레인 중 다른 쪽 각각은, 저전위 전원선(VSS)과 접속되어 있다. 또한, 트랜지스터(513)의 게이트 및 트랜지스터(515)의 게이트와 접속된 노드를 노드(N3)로 하고, 트랜지스터(514)의 게이트 및 트랜지스터(516)의 게이트와 접속된 노드를 노드(N2)로 한다.
배선(WL)은 선택 신호를 전달하는 기능을 갖는 배선이고, 배선(BL)은 기록 전위 또는 판독 전위를 전달하는 기능을 갖는 배선이고, 배선(BLB)은 배선(BL)에 공급되는 신호의 반전 신호를 전달하는 기능을 갖는 배선이다. 배선(BLB)은 구동 회로(130)와 접속되어 있어도 좋고, 인버터 등을 통하여 배선(BL)과 접속되어 있어도 좋다.
회로(510)는 휘발성 메모리 셀인 SRAM(Static Random Access Memory) 셀을 구성한다. 그리고, 노드(N2) 및 노드(N3)는, 메모리 셀(111)에 기록된 데이터에 대응하는 전하를 유지하는 노드에 대응한다.
회로(520)는, 트랜지스터(521) 및 트랜지스터(522)와 용량 소자(523) 및 용량 소자(524)를 갖는다. 여기서, 트랜지스터(521) 및 트랜지스터(522)는 OS 트랜지스터이다.
트랜지스터(521)의 게이트는 배선(PG)과 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(523)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 노드(N3)와 접속되어 있다. 트랜지스터(522)의 게이트는 배선(PG)과 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(524)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 노드(N2)와 접속되어 있다. 용량 소자(523)의 다른 쪽 전극 및 용량 소자(524)의 다른 쪽 전극 각각은, 소정의 전위가 공급되는 배선과 접속되어 있다. 소정의 전위가 공급되는 배선은, 고전위 전원선이어도 좋고, 저전위 전원선(접지선 등)이어도 좋다. 또한, 전위를 전환할 수 있는 배선이어도 좋다. 또한, 트랜지스터(521)의 소스 및 드레인 중 한쪽, 및 용량 소자(523)의 한쪽 전극과 접속된 노드를 노드(N4)로 하고, 트랜지스터(522)의 소스 및 드레인 중 한쪽, 및 용량 소자(524)의 한쪽 전극과 접속된 노드를 노드(N5)로 한다.
배선(PG)은, 데이터의 백업을 수행하는 메모리 셀(111)을 선택하는 기능을 갖는 배선이다. 또한, 배선(WL)에 공급되는 신호와 배선(PG)에 공급되는 신호는, 한쪽 신호에 의하여 다른 쪽 신호가 결정되는 것이어도 좋고, 각각이 독립된 신호이어도 좋다. 또한, 배선(PG)을 구동 회로(120)에 접속함으로써, 배선(PG)의 전위를 구동 회로(120)에 의하여 제어할 수 있다.
메모리 셀(111)에서 데이터가 유지되는 노드에 상당하는 노드(N2)는, OS 트랜지스터인 트랜지스터(522)를 통하여 노드(N5)와 접속되어 있다. 또한, 메모리 셀(111)에서 데이터가 유지되는 노드에 상당하는 노드(N3)는, OS 트랜지스터인 트랜지스터(521)를 통하여 노드(N4)와 접속되어 있다. 이로써, SRAM 셀을 구성하는 회로(510)에 유지된 데이터를, 노드(N4) 및 노드(N5)에 저장시킬 수 있다. 또한, 저장시킨 데이터를, 다시 회로(510)에 복귀시킬 수 있다.
구체적으로는, 회로(510)에서 데이터의 기록/판독이 수행되지 않는 기간에, 배선(PG)의 전위를 하이 레벨로 하여, 트랜지스터(521) 및 트랜지스터(522)를 온 상태로 함으로써, 노드(N2)에 유지된 데이터를 노드(N5)에 저장시키고, 노드(N3)에 유지된 데이터를 노드(N4)에 저장시킬 수 있다. 그 후, 배선(PG)의 전위를 로 레벨로 하여, 트랜지스터(521) 및 트랜지스터(522)를 오프 상태로 함으로써, 노드(N4) 및 노드(N5)의 전위를 유지시킬 수 있다. 또한, 배선(PG)의 전위를 다시 하이 레벨로 하여, 트랜지스터(521) 및 트랜지스터(522)를 온 상태로 함으로써, 노드(N4) 및 노드(N5)에 저장시킨 데이터를 노드(N2) 및 노드(N3)에 복귀시킬 수 있다.
여기서, 트랜지스터(521) 및 트랜지스터(522)는 OS 트랜지스터이고, 오프 전류가 매우 작다. 그러므로, 트랜지스터(521) 및 트랜지스터(522)가 오프 상태일 때, 노드(N4)의 전위와 노드(N5)의 전위를 오랫동안 유지할 수 있다. 따라서, 메모리 셀(111)에 대한 전력의 공급이 정지되기 직전에, 노드(N2) 및 노드(N3)에 유지된 데이터를 노드(N4) 및 노드(N5)에 저장시킴으로써, 메모리 셀(111)에 대한 전력의 공급이 정지된 경우에도, 메모리 셀(111)에 기억된 데이터를 유지할 수 있다. 그리고, 메모리 셀(111)에 대한 전력의 공급이 재개된 후, 노드(N4) 및 노드(N5)에 유지된 데이터를 노드(N2) 및 노드(N3)에 복귀시킬 수 있다.
또한, 메모리 셀(111)은 SRAM 셀을 구성하기 때문에, 트랜지스터(511)~트랜지스터(516)에는 고속 동작이 요구된다. 따라서, 트랜지스터(511)~트랜지스터(516)에는, Si 트랜지스터 등을 사용하는 것이 바람직하다. 다만, 이에 한정되지 않고, 트랜지스터(511)~트랜지스터(516)에는 OS 트랜지스터를 사용할 수도 있다.
또한, 메모리 셀(111)에 대하여 전력이 공급되고, 회로(510)가 SRAM 셀로서 동작하는 기간에는, 트랜지스터(521) 및 트랜지스터(522)는 오프 상태로 하는 것이 바람직하다. 이로써, 회로(510)의 동작 속도의 저하를 방지할 수 있다.
또한, 도 13의 (A)에서는, 회로(520)가 트랜지스터(521) 및 트랜지스터(522)와 용량 소자(523) 및 용량 소자(524)를 갖는 예를 도시하였지만, 트랜지스터(521) 및 용량 소자(523)를 생략한 구성, 또는 트랜지스터(522) 및 용량 소자(524)를 생략한 구성으로 할 수도 있다.
또한, 도 13의 (A)에서는, 회로(510)에 휘발성 메모리 셀인 6 트랜지스터형 SRAM 셀을 사용하였지만, 이에 한정되지 않고, 회로(510)로서 다른 휘발성 메모리 셀을 사용하여도 좋다. 다른 휘발성 메모리 셀을 사용한 경우에도, 도 13의 (A)에 도시된 바와 같이, OS 트랜지스터 및 용량 소자를 접속함으로써, 데이터의 저장 및 복귀가 가능하다.
상술한 바와 같이, 메모리 셀(111)에서, 회로(510)에 저장된 데이터를 회로(520)에 저장시켜 유지함으로써, 메모리 셀(111)에 대한 전력의 공급이 수행되지 않는 기간에도 데이터를 유지할 수 있다. 또한, 전력의 공급이 재개된 후, 회로(520)에 유지된 데이터를 회로(510)에 복귀시킬 수 있다. 따라서, 데이터의 유지 기간에 메모리 셀(111)에 대한 전력의 공급을 정지할 수 있어, 소비 전력을 저감할 수 있다.
또한, 후술하는 바와 같이, OS 트랜지스터는 Si 트랜지스터 위에 적층될 수 있다. 그러므로, 회로(520)를 회로(510) 위에 적층할 수 있다. 따라서, 회로(520)를 제공하는 것으로 인한 메모리 셀(111)의 면적의 증가를 억제할 수 있다.
<메모리 셀의 구성예 2>
도 13의 (B)에, 메모리 셀(111)의 다른 구성예를 도시하였다. 도 13의 (B)에 도시된 메모리 셀(111)은 트랜지스터(531) 및 용량 소자(532)를 갖는다. 여기서는, 트랜지스터(531)는 n채널형 OS 트랜지스터로 한다.
트랜지스터(531)의 게이트는 배선(WL)과 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(532)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속되어 있다. 용량 소자(532)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속되어 있다. 여기서, 트랜지스터(531)의 소스 및 드레인 중 한쪽, 및 용량 소자(532)의 한쪽 전극과 접속된 노드를 노드(N6)로 한다. 이하, 메모리 셀(111)의 동작을 설명한다.
먼저, 용량 소자(532)의 다른 쪽 전극과 접속된 배선의 전위를 일정하게 유지한 후에, 배선(WL)의 전위를 트랜지스터(531)가 온 상태가 되는 전위로 함으로써, 트랜지스터(531)를 온 상태로 한다. 이로써, 배선(BL)의 전위가 노드(N6)에 공급된다(데이터의 기록).
다음에, 배선(WL)의 전위를 트랜지스터(531)가 비도통 상태가 되는 전위로 함으로써 트랜지스터(531)를 비도통 상태로 한다. 이로써, 노드(N6)가 부유 상태가 되어, 노드(N6)의 전위가 유지된다(데이터의 유지). 여기서, 트랜지스터(531)는 OS 트랜지스터이고, 비도통 상태에서의 오프 전류가 매우 작기 때문에, 노드(N6)의 전위를 오랫동안 유지할 수 있다.
다음에, 용량 소자(532)의 다른 쪽 전극과 접속된 배선의 전위를 일정하게 유지한 후에, 배선(WL)의 전위를 트랜지스터(531)가 온 상태가 되는 전위로 함으로써, 트랜지스터(531)를 온 상태로 한다. 이로써, 노드(N6)의 전위가 배선(BL)에 공급된다. 이 때, 배선(BL)의 전위는, 노드(N6)의 전위에 따라 상이한 전위가 된다. 따라서, 배선(BL)의 전위를 판독함으로써, 메모리 셀(111)에 기억되어 있는 데이터를 판독할 수 있다. 노드(N6)에 축적된 전하에 의한 배선(BL)의 전위의 변동이 미약한 경우에는, 배선(BL)에 감지 증폭기 등을 접속하여, 배선(BL)의 전위를 증폭하여 판독하면 좋다.
또한, 데이터의 재기록은, 상기 데이터의 기록 및 유지와 같은 동작에 의하여 수행할 수 있다. 구체적으로는, 배선(WL)의 전위를 트랜지스터(531)가 온 상태가 되는 전위로 함으로써, 트랜지스터(531)를 온 상태로 한다. 이로써, 재기록되는 새로운 데이터에 대응하는 배선(BL)의 전위가 노드(N6)에 공급된다. 그 후, 배선(WL)의 전위를 트랜지스터(531)가 오프 상태가 되는 전위로 하여, 트랜지스터(531)를 오프 상태로 함으로써, 노드(N6)가 부유 상태가 되어, 노드(N6)에는 재기록된 데이터에 대응하는 전위가 유지된다.
여기서, 트랜지스터(531)는 OS 트랜지스터이고, 오프 전류가 매우 작기 때문에, 유지 기간에 노드(N6)의 전위를 오랫동안 유지할 수 있다. 따라서, 소정의 주기에서 재기록하는 동작(리프레시 동작)이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있다. 또한, 메모리 셀(111)에 대한 전력의 공급이 정지된 기간에도 데이터를 유지할 수 있다.
<메모리 셀의 구성예 3>
도 14의 (A)에, 메모리 셀(111)의 다른 구성예를 도시하였다. 도 14의 (A)에 도시된 메모리 셀(111)은, 트랜지스터(541), 트랜지스터(542), 및 용량 소자(543)를 갖는다. 또한, 트랜지스터(541)는 OS 트랜지스터로 한다. 또한, 여기서는 트랜지스터(542)를 n채널형 트랜지스터로 하였지만, p채널형 트랜지스터이어도 좋다.
트랜지스터(541)의 게이트는 배선(WWL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(542)의 게이트, 및 용량 소자(543)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속되어 있다. 트랜지스터(542)의 소스 및 드레인 중 한쪽은 배선(SL)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속되어 있다. 용량 소자의 다른 쪽 전극은 배선(RWL)과 접속되어 있다. 여기서, 트랜지스터(541)의 소스 및 드레인 중 한쪽, 트랜지스터(542)의 게이트, 및 용량 소자(543)의 한쪽 전극과 접속된 노드를 노드(N7)로 한다.
배선(WWL)은, 기록을 수행하는 메모리 셀(111)에 선택 신호를 전달하는 기능을 갖는 배선이고, 배선(RWL)은 판독을 수행하는 메모리 셀(111)에 선택 신호를 전달하는 기능을 갖는 배선이고, 배선(BL)은 기록 전위 또는 판독 전위를 전달하는 기능을 갖는 배선이고, 배선(SL)은 소정의 전위가 공급되는 배선이다. 소정의 전위는 고정 전위이어도 좋고, 상이한 2개 이상의 전위이어도 좋다. 또한, 배선(WWL) 및 배선(RWL)은 도 12에서의 배선(WL)에 대응하고, 구동 회로(120)와 접속되어 있다. 배선(SL)은, 구동 회로(120) 또는 구동 회로(130)와 접속되어 있어도 좋고, 구동 회로(120)나 구동 회로(130)와 별도로 제공된 전원선과 접속되어 있어도 좋다.
트랜지스터(541)에 OS 트랜지스터를 사용함으로써, 트랜지스터(541)를 오프 상태로 한 경우에 노드(N7)의 전위를 매우 오랫동안 유지할 수 있다.
다음에, 도 14의 (A)에 도시된 메모리 셀(111)의 동작에 대하여 설명한다. 먼저, 배선(WWL)의 전위를 트랜지스터(541)가 온 상태가 되는 전위로 함으로써, 트랜지스터(541)를 온 상태로 한다. 이로써, 배선(BL)의 전위가 노드(N7)에 대하여 공급된다. 즉, 트랜지스터(542)의 게이트 전극에는 소정의 전하가 공급된다(데이터의 기록).
그 후, 배선(WWL)의 전위를 트랜지스터(541)가 오프 상태가 되는 전위로 하여, 트랜지스터(541)를 오프 상태로 함으로써, 노드(N7)가 부유 상태가 되어, 노드(N7)의 전위가 유지된다(데이터의 유지).
다음에, 배선(SL)의 전위를 일정한 전위로 유지한 후에, 배선(RWL)의 전위를 소정의 전위로 하면, 노드(N7)에 유지된 전하의 양에 따라 배선(BL)은 상이한 전위가 된다. 일반적으로, 트랜지스터(542)를 n채널형 트랜지스터로 하면, 트랜지스터(542)의 게이트의 전위가 하이 레벨인 경우의 외견상 문턱값(Vth_H)은, 트랜지스터(542)의 게이트의 전위가 로 레벨인 경우의 외견상 문턱값(Vth_L)보다 낮아지기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(542)를 온 상태로 하기 위하여 필요한 배선(RWL)의 전위를 말한다. 따라서, 배선(RWL)의 전위를 Vth_H와 Vth_L 사이의 전위(V0)로 함으로써, 노드(N7)의 전위를 판별할 수 있다. 예를 들어, 노드(N7)의 전위가 하이 레벨인 경우에는, 배선(RWL)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(542)는 온 상태가 된다. 한편, 노드(N7)의 전위가 로 레벨인 경우에는, 배선(RWL)의 전위가 V0(<Vth_L)이 되더라도, 트랜지스터(542)는 오프 상태가 유지된다. 따라서, 배선(BL)의 전위를 판독함으로써, 메모리 셀(111)에 기억되어 있는 데이터를 판독할 수 있다.
데이터의 판독을 수행하지 않는 경우에는, 노드(N7)의 전위에 상관없이, 트랜지스터(542)가 오프 상태가 되는 전위, 즉, Vth_H보다 작은 전위를 배선(RWL)에 공급하면 좋다.
또한, 데이터의 재기록은, 상기 데이터의 기록 및 유지와 같은 동작에 의하여 수행할 수 있다. 구체적으로는, 배선(WWL)의 전위를 트랜지스터(541)가 온 상태가 되는 전위로 함으로써, 트랜지스터(541)를 온 상태로 한다. 이로써, 재기록되는 데이터에 대응하는 배선(BL)의 전위가 노드(N7)에 대하여 공급된다. 그 후, 배선(WWL)의 전위를 트랜지스터(541)가 오프 상태가 되는 전위로 하여, 트랜지스터(541)를 오프 상태로 함으로써, 노드(N7)가 부유 상태가 되어, 노드(N7)에는 재기록된 데이터에 대응하는 전위가 유지된다.
트랜지스터(541)는 OS 트랜지스터이고, 오프 전류가 매우 작기 때문에, 유지 기간에 노드(N7)의 전위를 오랫동안 유지할 수 있다. 따라서, 메모리 셀(111)에 대한 전력의 공급이 정지된 기간에도, 데이터를 유지할 수 있다.
또한, 트랜지스터(541)의 소스 및 드레인 중 한쪽은, 트랜지스터(542)의 게이트와 접속됨으로써, 불휘발성 메모리로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 같은 기능을 갖는다. 따라서, 도 14의 (A)에서, 트랜지스터(541)의 소스 및 드레인 중 한쪽과, 트랜지스터(542)의 게이트가 접속된 부분을 플로팅 게이트부라고 부를 수도 있다. 트랜지스터(541)가 비도통 상태인 경우, 플로팅 게이트부는 절연체 내에 매설된 것으로 간주할 수 있고, 플로팅 게이트부에는 전하가 유지된다. 트랜지스터(541)의 오프 전류는, Si 트랜지스터의 오프 전류의 10만분의 1 이하이기 때문에, 트랜지스터(541)의 누설에 의하여 플로팅 게이트부에 축전된 전하가 소실하는 양은 매우 적다. 또는, 플로팅 게이트부에 축적된 전하의 소실을 오랫동안 무시할 수 있다. 따라서, OS 트랜지스터인 트랜지스터(541)를 사용함으로써, 전력 공급이 정지된 기간에도, 오랫동안 데이터를 유지할 수 있는 기억 장치를 구현할 수 있다.
또한, 도 14의 (A)의 메모리 셀(111)은, 데이터의 재기록에 의하여 직접적으로 데이터를 재기록할 수 있다. 따라서, 플래시 메모리 등에서 필요한 소거 동작이 불필요하며, 소거 동작으로 인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작을 구현할 수 있다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래부터 문제시되었던, 전자를 플로팅 게이트에 주입할 때 게이트 절연막이 열화되는 문제를 해결할 수 있다. 이것은, 원리적인 기록 횟수의 제한이 존재하지 않는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기록이나 소거 시에 필요하였던 고전압도 불필요하다.
또한, 여기서는, 노드(N7)에 2레벨의 전위를 유지하는 경우에 대하여 설명하였지만, 3레벨 이상의 전위를 유지하는 구성으로 하여도 좋다. 이로써, 메모리 셀(111)에 멀티레벨 데이터를 기억할 수 있다.
예를 들어, 노드(N7)에 1비트(2레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전압을 2V 이상, 3.5V 이하, 용량 소자(543)의 용량을 21fF, 유지 전위의 허용 변동량을 0.5V 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N7)로부터의 누설 전류는 33×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설이 더 작고, 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 350nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 93×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(111)을 상술한 구성으로 함으로써, 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한, 노드(N7)에 4비트(16레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전압을 2V 이상, 3.5V 이하, 용량 소자(543)의 용량을 0.1fF, 유지 전위의 분포 폭을 30mV 미만, 유지 전위의 허용 변동량을 80mV 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N7)로부터의 누설 전류는 0.025×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설 전류가 더 작고, 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 60nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 0.423×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(111)을 상술한 구성으로 함으로써, 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한, 노드(N7)에 8비트(256레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전압을 2V 이상, 3.5V 이하, 유지 용량을 0.1fF, 유지 전위의 분포 폭을 2mV 미만, 유지 전위의 허용 변동량을 5mV 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N7)로부터의 누설 전류는 0.0016×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설 전류가 더 작고, 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 60nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 0.026×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(111)을 상술한 구성으로 함으로써, 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한, 도 14의 (A)에서는, 데이터의 기록과 판독을 동일한 배선(BL)을 사용하여 수행하는 구성을 도시하였지만, 데이터의 기록과 판독은 각각 다른 배선을 사용하여 수행하여도 좋다. 즉, 트랜지스터(541)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(542)의 소스 및 드레인 중 다른 쪽은 서로 다른 배선과 접속되어 있어도 좋다. 또한, 트랜지스터(542)와 배선(BL)은 다른 트랜지스터를 통하여 접속되어 있어도 좋고, 트랜지스터(542)와 배선(SL)은 다른 트랜지스터를 통하여 접속되어 있어도 좋다. 도 14의 (A)에서의 메모리 셀(111)의 변형예를 도 14의 (B)에 도시하였다.
도 14의 (B)에 도시된 메모리 셀(111)은, 트랜지스터(541), 트랜지스터(542), 및 용량 소자(543)에 더하여, 트랜지스터(544)를 갖는다. 또한, 여기서는 트랜지스터(542) 및 트랜지스터(544)를 n채널형 트랜지스터로 하였지만, p채널형 트랜지스터이어도 좋다.
트랜지스터(541)의 게이트는 배선(WWL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(542)의 게이트 및 용량 소자(543)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(WBL)과 접속되어 있다. 트랜지스터(542)의 소스 및 드레인 중 한쪽은 배선(SL)과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(544)의 소스 및 드레인 중 한쪽과 접속되어 있다. 트랜지스터(544)의 게이트는 배선(RWL)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(RBL)과 접속되어 있다. 용량 소자(543)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속되어 있다.
또한, 도 14의 (B)에서의 메모리 셀(111)에서는, 배선(BL)이 배선(WBL)과 배선(RBL)으로 분할되어 있다. 배선(WBL)은 기록 전위를 전달하는 기능을 갖는 배선이고, 배선(RBL)은 판독 전위를 전달하는 기능을 갖는 배선이다.
도 14의 (B)에서는, 배선(RWL)의 전위를 트랜지스터(544)가 온 상태가 되는 전위로 하여, 트랜지스터(544)를 온 상태로 함으로써, 배선(RBL)에 대하여 판독 전위를 출력할 수 있다. 즉, 배선(RBL)에 공급하는 신호에 의하여, 메모리 셀(111)로부터의 데이터의 판독을 제어할 수 있다.
또한, 도 14의 (B)에서, 배선(WBL)과 배선(RBL)을 동일한 배선(BL)으로 하여도 좋다. 이와 같은 메모리 셀(111)의 구성을 도 14의 (C)에 도시하였다. 도 14의 (C)에서, 트랜지스터(541)와 트랜지스터(544)는 배선(BL)과 접속되어 있다. 또한, 용량 소자(543)는 배선(SL)과 접속되어 있다.
또한, 도 14에서 트랜지스터(541)와 트랜지스터(542)(및 트랜지스터(544))는 적층될 수 있다. 예를 들어, 트랜지스터(542) 위에 절연층을 제공하고, 이 절연층 위에 OS 트랜지스터인 트랜지스터(541), 및 용량 소자(543)를 제공한 구성으로 할 수 있다. 이로써, 메모리 셀(111)의 면적을 축소할 수 있다.
상술한 바와 같이, 메모리 셀(111)에 OS 트랜지스터를 사용함으로써, 메모리 셀(111)에 기억된 데이터를 오랫동안 유지할 수 있다. 또한, 메모리 셀(111)에 대한 전력의 공급이 정지된 상태에서도, 메모리 셀(111)에 기억된 데이터를 유지할 수 있다.
또한, 도 13, 14에서 "OS"라는 기호를 붙인 트랜지스터 외의 트랜지스터의 재료는, 특별히 한정되지 않는다. 예를 들어, 도 5, 6에서의 트랜지스터와 같은 재료를 사용할 수 있다.
또한, 도 13, 14에 도시된 트랜지스터는, 반도체막이 개재되어 존재하는 한 쌍의 게이트를 가져도 좋다. 또한, 이와 같이, 어떤 트랜지스터(T)가, 반도체막이 개재되어 존재하는 한 쌍의 게이트(프런트 게이트, 백 게이트)를 갖는 경우, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(A)는 전위(V1) 또는 전위(V2)(V1>V2로 함)의 2종류의 전위가 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위(접지 전위 등)로 할 수 있다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는 예를 들어, 트랜지스터(T)의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 별도로 제공할 필요가 없어 바람직하다. 고정 전위(Vb)는, 전위(V1) 또는 전위(V2)와 상이한 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높게 할 수 있는 경우가 있다. 이 결과, 게이트와 소스 사이의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터(T)를 갖는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 이 결과, 게이트와 소스 사이의 전압(Vgs)이 VDD일 때의 드레인 전류를 향상시켜, 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 신호(B)가 공급되어도 좋다. 신호(B)는 예를 들어, 트랜지스터(T)의 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(B)는, 전위(V3) 또는 전위(V4)(V3>V4)의 2종류의 전위가 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 모두 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 갖는 신호이어도 좋다. 그러면, 트랜지스터(T)의 온 전류가 향상되어, 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이 때, 신호(A)의 전위(V1)는 신호(B)의 전위(V3)와 상이하여도 좋다. 또한, 신호(A)의 전위(V2)는 신호(B)의 전위(V4)와 상이하여도 좋다. 예를 들어, 신호(B)가 입력되는 게이트에 대응하는 게이트 절연층이, 신호(A)가 입력되는 게이트에 대응하는 게이트 절연층보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을, 신호(A)의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이로써, 트랜지스터(T)의 도통 상태 또는 비도통 상태에 대하여, 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 모두 디지털 신호인 경우, 신호(B)는 신호(A)와 상이한 디지털 값을 갖는 신호이어도 좋다. 그러면, 트랜지스터(T)의 제어를, 신호(A)와 신호(B)에서 별도로 수행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형 트랜지스터인 경우, 신호(A)가 전위(V1)이며 신호(B)가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호(A)가 전위(V2)이며 신호(B)가 전위(V4)일 때만 비도통 상태가 되는 경우에는, 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 구현할 수 있는 경우가 있다. 또한, 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호(B)는 트랜지스터(T)를 갖는 회로가 동작하는 기간과, 상기 회로가 동작하지 않는 기간에 전위가 상이한 신호이어도 좋다. 신호(B)는, 회로의 동작 모드에 따라 전위가 상이한 신호이어도 좋다. 그러면, 신호(B)는 신호(A)만큼 빈번하게 전위가 전환하지 않는 경우가 있다.
신호(A)와 신호(B)가 모두 아날로그 신호인 경우, 신호(B)는, 신호(A)와 같은 전위의 아날로그 신호, 신호(A)의 전위를 상수배로 한 아날로그 신호, 또는 신호(A)의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 그러면, 트랜지스터(T)의 온 전류가 향상되어, 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호(B)는 신호(A)와 상이한 아날로그 신호이어도 좋다. 그러면, 트랜지스터(T)의 제어를 신호(A)와 신호(B)에 의하여 별도로 수행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다.
신호(A)가 디지털 신호이고, 신호(B)가 아날로그 신호이어도 좋다. 신호(A)가 아날로그 신호이고, 신호(B)가 디지털 신호이어도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 고정 전위(Va)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다. 트랜지스터(T)의 양쪽 게이트에 고정 전위를 공급하는 경우, 트랜지스터(T)를 저항 소자와 같은 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형 트랜지스터인 경우, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게)함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 모두 높게(낮게)함으로써, 하나의 게이트만 갖는 트랜지스터에 의하여 얻을 수 있는 실효 저항보다 낮은(높은) 실효 저항을 얻을 수 있는 경우가 있다.
본 실시형태는, 다른 실시형태의 기재와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 블록의 더 구체적인 구성예에 대하여 설명한다.
도 15에 기억 블록(40)의 구성예를 도시하였다. 도 15에 도시된 기억 블록(40)은 랜덤 액세스 메모리로서 사용할 수 있다.
기억 블록(40)은 메모리 셀 어레이(610) 및 주변 회로(620)를 갖는다. 주변 회로(620)는, 컨트롤 로직 회로(630), 로 드라이버(row driver)(640), 칼럼 드라이버(column driver)(650), 출력 드라이버(660), 프리디코더(predecoder)(670)를 갖는다. 기억 블록(40)에는, 고전원 전위(VDDD), 저전원 전위(VSSS)가 입력되어 있다.
메모리 셀 어레이(610)는, 도 4에서의 셀 어레이(110)에 대응하는 회로이고, 복수의 메모리 셀을 갖는다. 여기서는, 메모리 셀 어레이(610)에 도 14에서의 메모리 셀(111)을 사용하였다. 또한, 메모리 셀(111)이 갖는 트랜지스터(541)에는 백 게이트가 제공되어 있고, 백 게이트에는 외부로부터 전위(VBG)가 공급되어 있다.
컨트롤 로직 회로(630)는, 클럭 신호(CLK), 칩 인에이블 신호(CE), 글로벌 라이트 신호(GW), 바이트 라이트 신호(BW[3:0])에 의거하여, 로 드라이버(640) 및 칼럼 드라이버(650)를 제어하는 신호를 생성하는 기능을 갖는다.
로 드라이버(640)는, 로 디코더(row decoder)(641), 판독 워드선 드라이버(642), 및 기록 워드선 드라이버(643)를 갖는다. 로 디코더(641)는 어드레스 신호(ADDR)를 디코딩하는 기능을 갖는다. 판독 워드선 드라이버(642)는, 배선(RWL)에 출력하는 신호를 생성하는 기능을 갖는다. 기록 워드선 드라이버(643)는, 배선(WWL)에 출력하는 신호를 생성하는 기능을 갖는다. 로 드라이버(640)에는, 고전원 전위(VDDH)가 입력되어 있다.
칼럼 드라이버(650)는, 소스 드라이버(651), 기록 드라이버(652), 출력 멀티플렉서(MUX)(653), 센스 앰프(654), 프리차지 회로(655)를 갖는다. 소스 드라이버(651)는, 배선(SL)을 구동하는 기능을 갖는다. 배선(SL)에는, 소스 드라이버(651)에 의하여 전위(VDDM)가 공급된다. 또한, 전위(VDDM)는, 상이한 2개 이상의 전위이어도 좋다. 기록 드라이버(652)는, 외부로부터 입력된 기록 데이터(WDATA[31:0])에 대응하는 기록 전위를 배선(BL)에 출력하는 기능을 갖는다. 출력 멀티플렉서(653)는, 센스 앰프(654)로부터 출력되는 신호를 선택하여, 출력 드라이버(660)에 전송하는 기능을 갖는다. 센스 앰프(654)는, 배선(BL)의 전위와 전위(VREF)를 비교하여, 배선(BL)의 전위를 증폭하는 기능을 갖는다. 프리차지 회로(655)는, 배선(BL)을 프리차지하는 기능을 갖는다. 칼럼 디코더(column decoder)(661)는 어드레스 신호(ADDR)를 디코딩하는 기능을 갖는다.
출력 드라이버(660)는, 출력 멀티플렉서(653)로부터 입력되는 데이터를 처리하여, 판독 데이터(RDATA[31:0])로서 외부로 출력하는 기능을 갖는다.
프리디코더(670)는, 어드레스 신호(ADDR)에 의거하여, 소정의 기억 블록(40)을 선택하는 기능을 갖는다. 프리디코더(670)는, 도 1~도 3에서의 선택 회로(S3)에 대응하여 복수의 기억 블록(40)에서 공유되어 있다. 여기서는, 반도체 장치(10)를 128KB의 기억 장치로서 사용하고, 프리디코더(670)에는 어드레스 신호(ADDR[16:2])가 입력된다.
본 실시형태는, 다른 실시형태의 기재와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 적층 구조의 일례에 대하여 설명한다.
상술한 실시형태에서, OS 트랜지스터를 갖는 층과, OS 트랜지스터 외의 트랜지스터를 갖는 층을 적층할 수 있다. 또한, OS 트랜지스터를 갖는 복수의 층을 적층할 수 있다. 이로써, 메모리 셀의 면적을 축소할 수 있다. 이하에, OS 트랜지스터와 Si 트랜지스터를 적층한 반도체 장치의 구성예에 대하여, 도 16~도 21을 사용하여 설명한다.
<단면 구조>
본 발명의 일 형태에 따른 반도체 장치가 갖는 트랜지스터는, Si 트랜지스터 또는 OS 트랜지스터로 구성될 수 있다. 또한, 반도체 장치의 단면 구조는, Si 트랜지스터를 갖는 층과, OS 트랜지스터를 갖는 층이 적층된 구성으로 할 수 있다. 각 층은 같은 재료의 반도체로 구성되는, 복수의 트랜지스터를 갖는다.
본 발명의 일 형태에 따른 반도체 장치는, 일례로서는 도 16의 (A)에 도시된 바와 같이, Si 트랜지스터를 갖는 층(61)(도면 중, Si-FET Layer라고 표기함), 배선층(62)(도면 중, Wiring Layer라고 표기함), OS 트랜지스터를 갖는 층(63)(도면 중, OS-FET Layer라고 표기함)의 순서로 적층하여 제공할 수 있다. 도 16의 (A)에 도시된 단면 구조의 모식도에서, Si 트랜지스터를 갖는 층(61)은, 예를 들어, 단결정 실리콘 기판에 형성되는 Si 트랜지스터를 갖는다. 또한, Si 트랜지스터는, 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 저마늄 등의 박막 반도체를 반도체층에 사용하는 트랜지스터이어도 좋다.
도 16의 (A)에 도시된 단면 구조의 모식도에서, OS 트랜지스터를 갖는 층(63)은, 평탄화된 절연 표면 위에 형성되는 OS 트랜지스터를 갖는다.
도 16의 (A)에 도시된 단면 구조의 모식도에서, 배선층(62)은 Si 트랜지스터를 갖는 층(61) 및/또는 OS 트랜지스터를 갖는 층(63)이 갖는 트랜지스터끼리를 전기적으로 접속하기 위한 배선, 또는 트랜지스터에 대하여 전위를 공급하기 위한 배선을 갖는다. 배선층(62)은, 도 16의 (A)에서는 단층으로 도시하였지만, 복수 적층하여 제공하는 구성으로 하여도 좋다.
또한, 도 16의 (A)에 도시된 단면 구조의 모식도에서, OS 트랜지스터를 갖는 층(63)은, 도 16의 (A)에서는 단층으로 도시하였지만, 적층하여 제공하는 구성으로 하여도 좋다. 적층하는 경우에는, 도 16의 (B)에 도시된 단면 구조의 모식도로 나타낼 수 있다.
도 16의 (B)에서는, OS 트랜지스터를 갖는 층(63_1) 및 층(63_2)을 적층한 구조를 예시하였다. 도 16의 (B)에 도시된 단면 구조의 모식도에서 OS 트랜지스터를 갖는 층(63_1) 및 층(63_2)은, 평탄화된 절연 표면 위에 형성되는 OS 트랜지스터를 갖는다. 도 16의 (B)에서는, 2층을 적층하는 예를 도시하였지만, 적층하는 수는 한정되지 않고, 3층 이상이어도 좋다. 또한, OS 트랜지스터를 갖는 층(63_1) 및 층(63_2) 사이에는 배선층(62)을 제공할 수 있다. 상기 구성으로 함으로써, OS 트랜지스터끼리를 전기적으로 접속할 수 있다.
예를 들어, 도 5, 6에서의 트랜지스터(221) 및 트랜지스터(222)는 OS 트랜지스터로 할 수 있고, 그 외의 트랜지스터나 회로(210)를 구성하는 트랜지스터는 Si 트랜지스터로 할 수 있다. 도 16의 (A)의 구조를, 도 5에 도시된 회로에 적용하는 경우, Si 트랜지스터를 갖는 층(61)이 회로(210)를 갖고, OS 트랜지스터를 갖는 층(63)이 트랜지스터(221) 및 트랜지스터(222)를 갖는 구성으로 할 수 있다. 또한, 도 12~도 14에 도시된 메모리 셀(111)에서의 OS 트랜지스터를, OS 트랜지스터를 갖는 층(63)에 제공하고, 그 외의 트랜지스터를 Si 트랜지스터를 갖는 층(61)에 제공할 수도 있다.
도 16의 (A) 및 (B)에 도시된 바와 같이, OS 트랜지스터를 갖는 층을 Si 트랜지스터를 갖는 층과 적층시킴으로써, 반도체 장치의 면적을 축소하여, 소형화를 도모할 수 있다.
<Si 트랜지스터를 갖는 층·배선층>
도 17에, 도 16에서 설명한 Si 트랜지스터를 갖는 층(61)과, Si 트랜지스터를 갖는 층(61) 위의 배선층(62)의 단면 구조의 일례를 도시하였다. 도 17에서는, Si 트랜지스터를 갖는 층(61)이 갖는 트랜지스터(71)의 단면 구조에 대하여 설명한다. 도 17의 트랜지스터(71)의 단면 구조는, 예를 들어, 도 5, 6에서의 회로(210)나, 도 12~도 14에서의 OS 트랜지스터 외의 트랜지스터에 사용할 수 있다. 또한, 도 17에서, 파선 A1-A2로 나타내는 영역에서는, 트랜지스터(71)의 채널 길이 방향에서의 구조를 나타내고 있고, 파선 A3-A4로 나타내는 영역에서는, 트랜지스터(71)의 채널 폭 방향에서의 구조를 나타내고 있다.
도 17에서, 트랜지스터(71)가 형성되는 기판(700)은, 예를 들어, 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판 등을 사용할 수 있다. 도 17에서는, 단결정 실리콘 기판을 기판(700)으로서 사용하는 경우를 예시하였다.
또한, 트랜지스터(71)는, 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서, 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용할 수 있다. 도 17에서는, 트렌치 분리법을 사용하여, 트랜지스터(71)를 전기적으로 분리하는 경우를 예시하였다. 구체적으로는, 도 17에서는, 에칭 등에 의하여 기판(700)에 형성된 트랜치에, 산화 실리콘 등이 포함되는 절연물을 매립한 후, 이 절연물을 에칭 등에 의하여 부분적으로 제거함으로써 형성되는 소자 분리 영역(701)에 의하여, 트랜지스터(71)를 소자 분리시키는 경우를 예시하였다.
또한, 트렌치 외의 영역에 존재하는 기판(700)의 볼록부에는, 트랜지스터(71)의 불순물 영역(702) 및 불순물 영역(703)과, 불순물 영역(702) 및 불순물 영역(703)에 끼워진 채널 형성 영역(704)이 제공되어 있다. 또한, 트랜지스터(71)는, 채널 형성 영역(704)을 덮는 절연막(705)과 절연막(705)을 개재하여 채널 형성 영역(704)과 중첩되는 게이트 전극(706)을 갖는다.
트랜지스터(71)에서는, 채널 형성 영역(704)에서의 볼록부의 측면 및 상부와, 게이트 전극(706)이 절연막(705)을 개재하여 중첩됨으로써, 채널 형성 영역(704)의 측부와 상부를 포함한 넓은 범위에서 캐리어가 흐른다. 따라서, 트랜지스터(71)의 기판 위에서의 점유 면적을 작게 억제하면서, 트랜지스터(71)에서의 캐리어 이동량을 증가시킬 수 있다. 이 결과, 트랜지스터(71)는, 온 전류가 커짐과 함께, 전계 효과 이동도를 높일 수 있다. 특히, 채널 형성 영역(704)에서의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W로 하고, 채널 형성 영역(704)에서의 볼록부의 막 두께를 T로 하면, 채널 폭(W)에 대한 막 두께(T)의 비에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위는 더 넓어지기 때문에, 트랜지스터(71)의 온 전류를 더 크게 할 수 있어, 전계 효과 이동도도 더 높아진다.
또한, 벌크의 반도체 기판을 사용한 트랜지스터(71)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(71) 위에는, 절연막(711)이 제공되어 있다. 절연막(711)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 불순물 영역(702) 및 불순물 영역(703) 각각에 전기적으로 접속되어 있는 도전막(712), 도전막(713), 및 게이트 전극(706)에 전기적으로 접속되어 있는 도전막(714)이 형성되어 있다.
그리고, 도전막(712)은, 절연막(711) 위에 형성된 도전막(716)에 전기적으로 접속되어 있고, 도전막(713)은 절연막(711) 위에 형성된 도전막(717)에 전기적으로 접속되어 있고, 도전막(714)은 절연막(711) 위에 형성된 도전막(718)에 전기적으로 접속되어 있다.
또한, 도 17에서, 도 16의 (A) 및 (B)에서 도시된 배선층(62)은, 도전막(716), 도전막(717), 및 도전막(718)에 상당한다. 또한, 배선층(62)은, 절연막, 이 절연막에 제공되는 개구부, 및 이 개구부를 포함하는 영역에 제공되는 도전막을 순차적으로 형성함으로써 적층할 수 있다.
<OS 트랜지스터를 갖는 층>
이어서, 도 18에서는, 도 16을 사용하여 설명한 OS 트랜지스터를 갖는 층(63)의 단면 구조의 일례에 대하여 도시하였다. 도 18의 (A)에서는, OS 트랜지스터를 갖는 층(63)이 갖는 트랜지스터(72)의 단면 구조에 대하여 설명한다. 도 18의 (A)의 트랜지스터(72)의 단면 구조는, 예를 들어, 도 5, 6에서의 트랜지스터(221) 및 트랜지스터(222)나, 도 12~도 14에서의 OS 트랜지스터 등에 사용할 수 있다.
또한, 도 18에서, 도 17과 마찬가지로, 파선 A1-A2로 나타내는 영역에서는, 트랜지스터(72)의 채널 길이 방향에서의 구조를 나타내고 있고, 파선 A3-A4로 나타내는 영역에서는, 트랜지스터(72)의 채널 폭 방향에서의 구조를 나타내고 있다.
도 16을 사용하여 설명한 배선층(62) 위에 제공되는 절연막(720) 위에는, 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(721)이 제공되어 있다. 절연막(721)은 밀도가 높고 치밀할수록, 또한 댕글링 본드(dangling bond)가 적고 화학적으로 안정적일수록 블로킹 효과가 더 높다. 산소, 수소, 물 등의 확산을 방지하는 블로킹 효과를 갖는 절연막(721)으로서, 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용할 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(721)으로서, 예를 들어, 질화 실리콘, 질화 산화 실리콘 등을 사용할 수 있다.
절연막(721) 위에는 절연막(722)이 제공되어 있고, 절연막(722) 위에는 트랜지스터(72)가 제공되어 있다.
트랜지스터(72)에는, 절연막(722) 위에 산화물 반도체를 포함하는 반도체막(730), 반도체막(730)에 전기적으로 접속된, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(732) 및 도전막(733), 반도체막(730)을 덮는 게이트 절연막(731), 및 게이트 절연막(731)을 개재하여 반도체막(730)과 중첩되는 게이트 전극(734)을 갖는다.
또한, 도 18의 (A)에서, 트랜지스터(72)는 반도체막(730)의 한쪽 측에 적어도 게이트 전극(734)을 갖고 있으면 좋지만, 절연막(722)을 개재하여 반도체막(730)과 중첩되는 게이트 전극을 더 갖고 있어도 좋다.
트랜지스터(72)가 한 쌍의 게이트 전극을 갖는 경우, 한쪽 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극은 다른 배선으로부터 전압이 공급되어 있는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에, 같은 레벨의 전압이 공급되어 있어도 좋고, 다른 쪽 게이트 전극에만 접지 전압 등의 고정 전압이 공급되어 있어도 좋다. 다른 쪽 게이트 전극에 공급되는 전압을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 18의 (A)에서는, 트랜지스터(72)가 하나의 게이트 전극(734)에 대응한 하나의 채널 형성 영역을 갖는, 싱글 게이트 구조인 경우를 예시하였다. 그러나, 트랜지스터(72)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조로 하여도 좋다.
또한, 도 18의 (A)에는, 트랜지스터(72)는 반도체막(730)이 절연막(722) 위에서 순차적으로 적층된 산화물 반도체막(730a)~산화물 반도체막(730c)을 갖는 경우를 예시하였다. 다만, 본 발명의 일 형태에서는, 트랜지스터(72)가 갖는 반도체막(730)이 단막의 금속 산화물막으로 구성되어 있어도 좋다. 여기서는, 산화물 반도체막(730c)이 도전막(732) 및 도전막(733) 위에 제공된 구성을 도시하였다.
또한, 산화물 반도체막(730b)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(730b)을 성막하기 위하여 사용하는 타깃에서 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(730b)으로서 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다. CAAC-OS막의 자세한 사항에 대해서는 후술한다.
또한, 산화물 반도체막(730a) 및 산화물 반도체막(730c)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(730a) 및 산화물 반도체막(730c)을 성막하기 위하여 사용하는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면 x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(730a) 및 산화물 반도체막(730c)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6 등이 있다.
절연막(722)은, 가열에 의하여 산화물 반도체막(730a)~산화물 반도체막(730c)에 산소를 공급하는 기능을 갖는 절연막인 것이 바람직하다. 또한, 절연막(722)은 결함이 적은 것이 바람직하고, 대표적으로는 ESR(Electron Spin Resonance) 측정에 의하여 얻어지는, 실리콘의 댕글링 본드에서 유래하는 g=2.001을 갖는 스핀의 밀도가 1×1018spins/cm3 이하인 것이 바람직하다.
절연막(722)은 가열에 의하여 산화물 반도체막(730a)~산화물 반도체막(730c)에 산소를 공급하는 기능을 갖기 때문에, 산화물인 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 절연막(722)은 플라즈마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한, 본 명세서에서 산화 질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 도 18의 (A)에 도시된 트랜지스터(72)는 채널 영역이 형성되는 산화물 반도체막(730b)의 단부 중 도전막(732) 및 도전막(733)과는 중첩되지 않는 단부, 바꿔 말하면 도전막(732) 및 도전막(733)이 위치하는 영역과는 상이한 영역에 위치하는 단부와, 게이트 전극(734)이 중첩되는 구성을 갖는다. 산화물 반도체막(730b)의 단부는 상기 단부를 형성하기 위한 에칭에 의하여 플라즈마에 노출될 때, 에칭 가스로부터 발생한 염소 라디칼, 플루오린 라디칼 등이 산화물 반도체를 구성하는 금속 원소와 결합하기 쉽다. 따라서, 산화물 반도체막의 단부에서는, 상기 금속 원소와 결합된 산소가 이탈되기 쉬운 상태에 있기 때문에, 산소 결손이 형성되어 n형화되기 쉽다. 그러나, 도 18의 (A)에 도시된 트랜지스터(72)에서는 도전막(732) 및 도전막(733)과는 중첩되지 않는 산화물 반도체막(730b)의 단부와, 게이트 전극(734)이 중첩되기 때문에, 게이트 전극(734)의 전압을 제어함으로써 상기 단부에 가해지는 전계를 제어할 수 있다. 따라서, 산화물 반도체막(730b)의 단부를 통하여 도전막(732)과 도전막(733) 사이를 흐르는 전류를 게이트 전극(734)에 공급되는 전압에 의하여 제어할 수 있다. 이와 같은 트랜지스터(72)의 구조를 Surrounded Channel(s-channel) 구조라고 부른다.
구체적으로는, s-channel 구조의 경우, 트랜지스터(72)가 오프 상태가 되는 전압을 게이트 전극(734)에 공급하였을 때는 상기 단부를 통하여 도전막(732)과 도전막(733) 사이를 흐르는 오프 전류를 작게 억제할 수 있다. 그러므로, 큰 온 전류를 얻기 위하여 트랜지스터(72)의 채널 길이를 짧게 한 결과, 산화물 반도체막(730b)의 단부에서의 도전막(732)과 도전막(733) 사이의 길이가 짧아지더라도 트랜지스터(72)의 오프 전류를 작게 억제할 수 있다. 따라서, 트랜지스터(72)는 채널 길이를 짧게 함으로써 도통 상태일 때는 큰 온 전류를 얻을 수 있고, 비도통 상태일 때는 오프 전류를 작게 억제할 수 있다.
또한, 구체적으로 s-channel 구조의 경우, 트랜지스터(72)가 도통 상태가 되는 전압을 게이트 전극(734)에 공급하였을 때는 상기 단부를 통하여 도전막(732)과 도전막(733) 사이를 흐르는 전류를 크게 할 수 있다. 상기 전류는 트랜지스터(72)의 전계 효과 이동도와 온 전류의 증대에 기여한다. 그리고, 산화물 반도체막(730b)의 단부와 게이트 전극(734)이 중첩됨으로써, 산화물 반도체막(730b)에서 캐리어가 흐르는 영역이 게이트 절연막(731)에 가까운 산화물 반도체막(730b)의 계면 근방뿐만 아니라 산화물 반도체막(730b)의 넓은 범위에서 캐리어가 흐르기 때문에, 트랜지스터(72)에서의 캐리어의 이동량이 증가한다. 이 결과, 트랜지스터(72)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아져 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상, 나아가 20cm2/V·s 이상이 된다. 또한, 여기서 전계 효과 이동도는 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며, 외견상의 전계 효과 이동도이다.
또한, 도 18의 (B)에 도시된 바와 같이, 산화물 반도체막(730c)은, 산화물 반도체막(730b)과, 도전막(732) 및 도전막(733) 사이에 제공되어 있어도 좋다.
<적층 구조>
이어서, 도 19~도 21에서는, 도 17을 사용하여 설명한 Si 트랜지스터를 갖는 층 및 배선층과, 도 18의 (A)에서 설명한 OS 트랜지스터를 갖는 층을 적층한 경우의 단면 구조의 일례에 대하여 설명한다.
도 19에서는, 도 16의 (A)에 도시된 모식도의 단면 구조의 일례를 도시하였다.
또한, 도 19에서, 도 17, 도 18의 (A)와 마찬가지로, 파선 A1-A2로 나타내는 영역에서는, 트랜지스터(71) 및 트랜지스터(72)의 채널 길이 방향에서의 구조를 나타내고 있고, 파선 A3-A4에서 나타내는 영역에서는, 트랜지스터(71) 및 트랜지스터(72)의 채널 폭 방향에서의 구조를 나타내고 있다.
또한, 본 발명의 일 형태에서는, 트랜지스터(71)의 채널 길이 방향과, 트랜지스터(72)의 채널 길이 방향이 반드시 일치하지 않아도 된다.
트랜지스터(71)와 트랜지스터(72)는, 배선층(62)이 갖는 도전막을 통하여 서로 접속될 수 있다.
도 19에 도시된 단면 구조에서는, 도 16의 (A)를 사용하여 설명한 바와 같이, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(72)를 단결정 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(71) 위에 형성한다. 도 19의 구성으로 함으로써, 트랜지스터(72)의 반도체막과 트랜지스터(71)의 채널 형성 영역을 서로 중첩하여 제공할 수 있다. 따라서, 상기 구성으로 한 메모리 셀을 갖는 반도체 장치에서는 레이아웃 면적의 축소를 도모할 수 있다.
또한, 도 19에서 트랜지스터(72)를 덮는 절연막(740)이 제공되어 있다. 절연막(740)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는 것이 바람직하다. 절연막(740)을 제공함으로써, 반도체막(730)으로부터 외부로 산소가 확산되는 것과, 외부로부터 반도체막(730)에 수소, 물 등이 들어가는 것을 방지할 수 있다. 이와 같은 기능을 갖게 하기 위하여, 절연막(740)에는, 예를 들어, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등으로 이루어지는 절연층을 적어도 1층 제공하면 좋다.
또한, OS 트랜지스터를 갖는 층(63) 위에는, 배선층(62)이 제공되어 있고, 이 배선층(62)은 도전막(741)을 갖는다. 그리고, 도전막(733)은 도전막(741)을 개재하여 도전막(718)과 접속되어 있다. 이로써, 트랜지스터(71)의 게이트와 트랜지스터(72)의 소스 또는 드레인을 접속할 수 있다. 이와 같은 구성은, 예를 들어, 도 13의 (A)나 도 14에서의 메모리 셀(111) 등에 사용할 수 있다.
또한, OS 트랜지스터를 갖는 층(63)에 제공되는 트랜지스터(72)가 복수 있는 경우, 각각을 같은 층에 제공하여도 좋고, 상이한 층에 제공하여도 좋다.
예를 들어, OS 트랜지스터를 갖는 층(63)에 제공되는 복수의 트랜지스터(72)를 같은 층에 제공하는 경우, 도 20에 도시된 구성으로 할 수 있다. 또한, OS 트랜지스터를 갖는 층(63)에 제공되는 복수의 트랜지스터(72)를 상이한 층에 제공하는 경우, OS 트랜지스터를 갖는 층(63_1)과 층(63_2)을 나누어, 배선층(62)을 개재하여 적층하는 도 21에 도시된 구성으로 할 수 있다.
도 20에 도시된 단면 구조로 함으로써, OS 트랜지스터의 수가 증가하더라도, OS 트랜지스터를 갖는 층(63)을 1층 제공하면 좋기 때문에, 적층하는 수를 삭감할 수 있다. 예를 들어, 도 20에서는, 트랜지스터(72A)와 트랜지스터(72B)를 한번에 제작할 수 있다. 따라서, 반도체 장치를 제작하기 위한 공정의 삭감을 도모할 수 있다.
또한, 도 20에 트랜지스터(71), 트랜지스터(72A), 및 트랜지스터(72B)의 채널 길이 방향에서의 구조를 도시하였다. 채널 폭 구조에 대해서는, 도 19에서 도시한 구조와 마찬가지이며, 상술한 구조를 참조하면 좋다.
또한, 도 21에 도시된 단면 구조로 함으로써, OS 트랜지스터의 수가 증가하더라도, OS 트랜지스터를 갖는 층(63_1) 및 층(63_2)을 복수의 층에 제공하면 좋기 때문에, OS 트랜지스터의 수가 증가하더라도 회로 면적의 증대를 억제할 수 있다. 따라서, 반도체 장치의 칩 면적을 축소하여 소형화를 도모할 수 있다.
또한, 도 21에 트랜지스터(71), 트랜지스터(72C), 및 트랜지스터(72D)의 채널 길이 방향에서의 구조를 도시하였다. 채널 폭 구조에 대해서는, 도 19에 도시된 구조와 마찬가지이며, 상술한 구조를 참조하면 좋다.
도 21에 도시된 단면 구조로 함으로써, 상이한 층에 있는 OS 트랜지스터를 갖는 층(63_1) 및 층(63_2)에서 막 두께, 막질 등을 상이하게 한 OS 트랜지스터로 할 수 있다. 따라서, 상이한 특성을 갖는 트랜지스터의 구분 제작을 도모할 수 있다. 예를 들어, 게이트 절연막을 박막화하여 스위칭 특성을 높인 트랜지스터, 및 게이트 절연막을 후막화하여 내압성을 높인 트랜지스터를 적층하여 제공할 수 있다. 따라서, 반도체 장치의 고성능화를 도모할 수 있다.
또한, 도 21에서, OS 트랜지스터를 갖는 층(63)을 더 적층할 수도 있다. 예를 들어, OS 트랜지스터를 갖는 층(63_2) 위에, OS 트랜지스터를 갖는 층(63_3) 및 층(63_4)을 순차적으로 적층할 수도 있다.
<구성예>
도 22에, Si 트랜지스터를 갖는 층(61)과 OS 트랜지스터를 갖는 층(63)을 적층한 경우의 구체적인 구성을 도시하였다. 또한, 여기서는 일례로서, 도 14에서의 메모리 셀(111)의 구성예를 도시하였지만, Si 트랜지스터를 갖는 층(61)과 OS 트랜지스터를 갖는 층(63)을 적층한 구성은, 다른 회로에도 적용할 수 있다.
도 22에서, Si 트랜지스터를 갖는 층(61)은 트랜지스터(71)를 갖고, OS 트랜지스터를 갖는 층(63)은 트랜지스터(72) 및 용량 소자(73)를 갖는다. 또한, Si 트랜지스터를 갖는 층(61)과 OS 트랜지스터를 갖는 층(63) 사이에는, 배선층(62_1)이 제공되어 있다. 또한, OS 트랜지스터를 갖는 층(63) 위에는, 배선층(62_2)이 제공되어 있다. 또한, 도 22에서 부호 및 해칭이 부여되지 않는 층은, 절연층을 나타낸다.
트랜지스터(71), 트랜지스터(72), 및 용량 소자(73) 각각은, 도 14에서의 트랜지스터(542), 트랜지스터(541), 및 용량 소자(543)에 대응한다. 이와 같은 구성으로 함으로써, 메모리 셀(111)의 면적을 축소할 수 있어, 반도체 장치의 소형화를 도모할 수 있다.
Si 트랜지스터를 갖는 층(61)은 트랜지스터(71)를 갖는다. 또한, Si 트랜지스터를 갖는 층(61)은 절연층의 개구부에 제공된 도전층(751)을 복수로 갖는다. 트랜지스터(71)의 게이트 전극이나 불순물 영역은, 도전층(751)과 접속되어 있다.
배선층(62_1)은 도전층(761)과, 절연층의 개구부에 제공된 도전층(762)을 복수로 갖는다. 트랜지스터(71)는, 도전층(761) 및 도전층(762)을 통하여 트랜지스터(72)나 용량 소자(73)와 접속되어 있다.
OS 트랜지스터를 갖는 층(63)은, 트랜지스터(72) 및 용량 소자(73)를 갖는다. 용량 소자(73)는, 트랜지스터(72) 위에 적층되어 있다. 또한, OS 트랜지스터를 갖는 층(63)은, 절연층의 개구부에 제공된 도전층(772)과 도전층(773)을 복수로 갖는다. 트랜지스터(72)의 게이트 전극, 소스 전극, 드레인 전극 등은, 도전층(772)과 접속되어 있다.
또한, 트랜지스터(72) 위에는 절연층을 개재하여 용량 소자(73)가 적층되어 있다. 용량 소자(73)는, 도전층(774), 절연층(775), 및 도전층(776)을 갖는다. 도전층(774)은 용량 소자(73)의 한쪽 전극으로서의 기능을 갖고, 절연층(775)은 용량 소자(73)의 유전체로서의 기능을 갖고, 도전층(776)은 용량 소자(73)의 다른 쪽 전극으로서의 기능을 갖는다.
트랜지스터(72)의 소스 및 드레인 중 한쪽은, 도전층을 통하여 트랜지스터(71)의 게이트, 및 용량 소자(73)의 한쪽 전극과 접속되어 있다. 이로써, 도 14에 도시된 메모리 셀(111)을 구성할 수 있다.
또한, OS 트랜지스터를 갖는 층(63)은 도전층(771)을 갖는다. 도전층(771)은, 트랜지스터(72)의 백 게이트로서의 기능을 갖는다. 도전층(771)에는, 트랜지스터(72)의 프런트 게이트와 같은 전위가 공급되어 있어도 좋고, 고정 전위가 공급되어 있어도 좋다.
배선층(62_2)은, 절연층의 개구부에 제공된 도전층(781)과 도전층(782)을 복수로 갖는다. 또한, 여기서는 도전층(782)이 도전층(783), 도전층(784), 및 도전층(785)의 적층으로 구성된 예를 도시하였지만, 도전층(782)은 단층 구조이어도 좋고, 2층 또는 4층 이상의 적층이어도 좋다. 트랜지스터(72)나 용량 소자(73)는, 도전층(781) 및 도전층(782)을 통하여 다른 소자나 배선과 접속된다.
이와 같이, 트랜지스터(71), 트랜지스터(72), 및 용량 소자(73)를 적층하여 메모리 셀을 구성할 수 있다.
도 22에 도시된 도전층은 각각, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr) 등의 재료, 또는 이들 재료를 포함하는 합금, 또는 이들 재료를 주성분으로 하는 화합물을 포함하는 층으로 형성할 수 있다. 또한, 각 도전층은 각각 단층이어도 좋고, 2층 이상의 적층이어도 좋다.
여기서, Si 트랜지스터를 갖는 층(61) 및 배선층(62_1)에 제공된 도전층은, 배선(62_2)에 제공된 도전층보다 융점이 높은 것이 바람직하다. Si 트랜지스터를 갖는 층(61) 및 배선층(62_1)에 제공된 도전층의 융점이 높을수록, 이 도전층에서 열이 확산되기 어려워지기 때문에, OS 트랜지스터를 갖는 층(63)을 형성할 때 처리 온도를 높게 할 수 있다. 따라서, 트랜지스터(72)가 갖는 산화물 반도체막에 산소를 공급하는 공정 등에서, 처리 온도를 높게 할 수 있어, 트랜지스터(72)의 신뢰성을 향상시킬 수 있다.
한편, 배선층(62_2)에 제공된 도전층은, Si 트랜지스터를 갖는 층(61)이나, 배선층(62_1)에 제공된 도전층보다 저항률이 낮은 것이 바람직하다. 이로써, 배선층(62_1)에 제공된 도전층에 입력된 신호가 지연되는 것을 억제하여, 동작 속도를 형상시킬 수 있다.
이와 같이, OS 트랜지스터를 갖는 층(63)의 위 및 아래에 제공되는 도전층의 재료를 바꿈으로써, 트랜지스터(72)의 신뢰성과 회로의 고속 동작 모두를 달성할 수 있다.
예를 들어, 도전층(751), 도전층(761), 및 도전층(762)에 고융점 재료로서 텅스텐을 사용하고, 도전층(781) 및 도전층(782)에 저저항 재료로서 알루미늄 또는 구리를 사용할 수 있다. 도 22에 도시된 바와 같이, 도전층(782)을 도전층(783), 도전층(784), 및 도전층(785)의 적층으로 구성하는 경우에는, 도전층(784)에 알루미늄 또는 구리를 사용하고, 도전층(783) 및 도전층(785)에 그 외의 재료(예를 들어, 타이타늄이나 질화 타이타늄 등)를 사용할 수 있다. 이로써, 트랜지스터(72)를 형성할 때, 열 처리의 온도를 500℃ 이상으로 할 수 있기 때문에, 트랜지스터(72)의 신뢰성을 향상시킴과 함께, 도전층(781) 및 도전층(782)과 접속된 회로의 동작 속도를 향상시킬 수 있다.
또한, 도 22에서, 용량 소자(73)는, 평행하게 배치된 도전층(774) 및 도전층(776)으로 구성된 플레이너형 용량 소자로 하였지만, 다른 구성으로 하여도 좋다. 예를 들어, 도 23에 도시된 바와 같이, 용량 소자(73)를 절연층의 개구부에 형성된 트렌치형 용량 소자로 하여도 좋다. 용량 소자(73)를 트렌치형 용량 소자로 함으로써, 용량 소자(73)의 용량값을 향상시킬 수 있다.
또한, 도 22, 23에서는, Si 트랜지스터를 갖는 층(61) 위에, OS 트랜지스터를 갖는 층(63)을 1층 적층한 구성을 도시하였지만, 2층 이상 적층하여도 좋다.
상술한 바와 같이, OS 트랜지스터를 다른 트랜지스터 위에 적층함으로써, 반도체 장치의 면적을 축소할 수 있다.
본 실시형태에서 설명하는 구성, 방법은, 다른 실시형태에서 설명하는 구성, 방법과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다.
<구성예 1>
도 24에, OS 트랜지스터의 구성의 일례를 도시하였다. 도 24의 (A)는, OS 트랜지스터의 구성의 일례를 도시한 상면도이다. 도 24의 (B)는 y1-y2선 단면도이고, 도 24의 (C)는 x1-x2선 단면도이고, 도 24의 (D)는 x3-x4선 단면도이다. 여기서는, y1-y2선 방향을 채널 길이 방향이라고 하고, x1-x2선 방향을 채널 폭 방향이라고 하는 경우가 있다. 따라서, 도 24의 (B)는, OS 트랜지스터의 채널 길이 방향의 단면 구조를 도시한 도면이고, 도 24의 (C) 및 도 24의 (D)는, OS 트랜지스터의 채널 폭 방향의 단면 구조를 도시한 도면이다. 또한, 디바이스 구조를 명확하게 하기 위하여, 도 24의 (A)에서는, 일부의 구성 요소를 생략하였다.
OS 트랜지스터인 트랜지스터(901)는, 절연 표면에 형성된다. 여기서는, 절연층(911) 위에 형성되어 있다. 절연층(911)은 기판(910) 표면에 형성되어 있다. 트랜지스터(901)는 절연층(916)으로 덮여 있다. 또한, 절연층(916)을 트랜지스터(901)의 구성 요소로 간주할 수도 있다. 트랜지스터(901)는, 절연층(912), 절연층(913), 절연층(914), 절연층(915), 반도체층(921)~반도체층(923), 도전층(930), 도전층(931), 도전층(932), 및 도전층(933)을 갖는다. 여기서는, 반도체층(921)~반도체층(923)을 총칭하여 반도체 영역(920)이라고 한다.
도전층(930)은 게이트 전극으로서 기능하고, 도전층(933)은 백 게이트 전극으로서 기능한다. 도전층(931) 및 도전층(932) 각각은, 소스 전극 또는 드레인 전극으로서 기능한다. 절연층(911)은 기판(910)과 도전층(933)을 전기적으로 분리시키는 기능을 갖는다. 절연층(915)은 게이트 절연층으로서 기능하고, 절연층(913) 및 절연층(914)은 백 채널 측의 게이트 절연층으로서 기능한다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서 등에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주보고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에 도시된 채널 폭(이하, 외견상 채널 폭이라고 함)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서의 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하며 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는, 상면도에서의 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭을 실측에 의하여 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상을 미리 알아야 한다. 따라서, 반도체의 형상을 정확히 확인할 수 없는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
따라서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주보고 있는 부분의 길이인 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등은 단면 TEM 이미지 등을 취득하고, 그 이미지를 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산할 때와는 상이한 값이 될 수 있다.
도 24의 (B) 및 도 24의 (C)에 도시된 바와 같이, 반도체 영역(920)은, 반도체층(921), 반도체층(922), 및 반도체층(923)의 순서로 적층되어 있는 부분을 갖는다. 절연층(915)은, 이 적층 부분을 덮고 있다. 도전층(930)은 절연층(913)을 개재하여 적층 부분과 중첩된다. 도전층(931) 및 도전층(932)은, 반도체층(921) 및 반도체층(922)의 적층 위에 제공되어 있고, 각각 이 적층 상면과 접촉되어 있다. 반도체층(921), 반도체층(922), 도전층(931), 및 도전층(932)의 적층은, 같은 마스크를 사용한 에칭 공정으로 형성되어 있다.
반도체층(923)은, 반도체층(921), 반도체층(922), 도전층(931), 및 도전층(932)을 덮도록 제공되어 있다. 절연층(915)은 반도체층(923)을 덮고 있다. 여기서는, 반도체층(923)과 절연층(915)은 같은 마스크를 사용하여 에칭되어 있다.
절연층(915)을 개재하여, 반도체층(921)~반도체층(923)의 적층 부분의 채널 폭 방향을 둘러싸도록 도전층(930)이 형성되어 있다(도 24의 (C) 참조). 따라서, 이 적층 부분에는, 수직 방향으로부터의 게이트 전계와, 측면 방향으로부터의 게이트 전계도 인가된다. 트랜지스터(901)에서, 게이트 전계란, 도전층(930)(게이트 전극층)에 인가되는 전압에 의하여 형성되는 전계를 말한다. 게이트 전계에 의하여 반도체층(921)~반도체층(923)의 적층 부분 전체를 전기적으로 둘러쌀 수 있기 때문에, 반도체층(922) 전체(벌크)에 채널이 형성되는 경우가 있다. 따라서, 트랜지스터(901)는 높은 온 전류를 가질 수 있다. 또한, s-channel 구조로 함으로써, 트랜지스터(901)의 고주파 특성을 향상시킬 수 있다. 구체적으로는, 차단 주파수를 향상시킬 수 있다.
s-channel 구조는, 높은 온 전류를 얻을 수 있기 때문에, LSI(Large Scale Integration) 등, 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. s-channel 구조는, 높은 온 전류를 얻을 수 있기 때문에, 고주파에서의 동작이 요구되는 트랜지스터에 적합한 구조라고 할 수 있다. 상기 트랜지스터를 갖는 반도체 장치는, 고주파에서 동작 가능한 반도체 장치로 할 수 있다.
OS 트랜지스터의 미세화에 의하여, 집적도가 높은 반도체 장치, 또는 소형 반도체 장치를 제공할 수 있다. 예를 들어, OS 트랜지스터는 채널 길이가 바람직하게는 10nm 이상 1μm 미만, 더 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 70nm 미만, 더욱더 바람직하게는 10nm 이상 60nm 미만, 보다 바람직하게는 10nm 이상 30nm 미만의 영역을 갖는다. 예를 들어, 트랜지스터는 채널 폭이 바람직하게는 10nm 이상 1μm 미만, 더 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 70nm 미만, 더욱더 바람직하게는 10nm 이상 60nm 미만, 보다 바람직하게는 10nm 이상 30nm 미만의 영역을 갖는다.
또한, In-Ga-Zn 산화물 등의 산화물 반도체는, 실리콘에 비하여 열전도율이 낮다. 따라서, 반도체층(922)에 산화물 반도체를 사용하면, 특히 반도체층(922)의 채널 형성 영역의 드레인 측의 단부 등에서, 발열이 생기기 쉽다. 그러나, 도 24의 (B)에 도시된 트랜지스터(901)는, 도전층(931) 및 도전층(932)이 도전층(930)과 중첩되는 영역을 갖기 때문에, 도전층(931) 및 도전층(932)이 반도체층(922)의 채널 형성 영역 근방에 배치된다. 따라서, 반도체층(922)의 채널 형성 영역에서 발생한 열이, 도전층(931) 및 도전층(932)에 전도된다. 즉, 도전층(931) 및 도전층(932)을 사용하여, 채널 형성 영역의 방열을 수행할 수 있다.
다음에, 도 24에 도시된 각 층의 자세한 사항에 대하여 설명한다.
[기판]
기판(910)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판은, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판은, 예를 들어, 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 반도체 기판은, 벌크형이어도 좋고, 반도체 기판에 절연 영역을 개재하여 반도체층이 제공되어 있는 SOI(Silicon On Insulator)형이어도 좋다. 도전체 기판에는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 나아가서는, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 상술한 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
기판(910)은 가요성 기판이어도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)가요성 기판(예를 들어, 반도체 기판) 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여 가요성 기판인 기판(910)에 전치하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(910)으로서, 섬유를 포함하는 시트, 필름 또는 박(箔) 등을 사용하여도 좋다. 또한, 기판(910)이 신축성을 자져도 좋다. 또한, 기판(910)은, 접거나 당기는 동작을 멈췄을 때, 원래의 형상으로 복귀되는 성질을 가져도 좋다. 또는, 원래의 형상으로 복귀되지 않는 성질을 가져도 좋다. 기판(910)의 두께는, 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(910)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(910)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접거나 당기는 동작을 멈췄을 때, 원래의 형상으로 복귀되는 성질을 갖는 경우가 있다. 따라서, 낙하 등에 의하여 기판(910) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(910)은, 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유 등이다. 가요성 기판은, 선 팽창률이 낮을수록 환경에 따른 변형이 억제되어 바람직하다. 가요성 기판에는, 예를 들어, 선 팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나이론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는 선 팽창률이 낮기 때문에, 가요성 기판의 재료로서 적합하다.
[절연층]
절연층(911)~절연층(916)은, 단층 구조 또는 적층 구조의 절연층으로 형성된다. 절연층을 구성하는 재료에는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등이 있다.
또한, 본 명세서에서, 산화 질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 본 명세서 등에서, 절연 재료에 사용되는 산화물에는, 질소 농도가 1atomic% 미만인 것도 포함된다.
절연층(914) 및 절연층(915)은 반도체 영역(920)과 접촉되어 있기 때문에, 산화물을 포함하는 것이 바람직하고, 특히 가열에 의하여 산소가 이탈되는 산화물 재료를 포함하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은, 가열에 의하여 일부 산소가 이탈된다. 절연층(914) 및 절연층(915)으로부터 이탈된 산소는, 산화물 반도체인 반도체 영역(920)에 공급되고, 산화물 반도체 내의 산소 결손을 저감하는 것이 가능하다. 이 결과, 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성을 높일 수 있다.
화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은, 예를 들어 TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연층(913)은, 절연층(914)에 포함되는 산소가 도전층(933)에 포함되는 금속과 결합되어, 절연층(914)에 포함되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 갖는다. 절연층(916)은, 절연층(915)에 포함되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 갖는다.
절연층(911), 절연층(913), 및 절연층(916)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단할 수 있는 기능을 갖는 것이 바람직하다. 절연층(911), 절연층(913), 및 절연층(916)을 제공함으로써, 반도체 영역(920)으로부터 외부로 산소가 확산되는 것과, 외부로부터 반도체 영역(920)에 수소 또는 물 등이 들어가는 것을 방지할 수 있다. 이와 같은 기능을 갖게 하기 위하여, 절연층(911), 절연층(913), 및 절연층(916)에는, 예를 들어, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄 등으로 이루어지는 절연층을 적어도 1층 제공하면 좋다.
또한, 절연층(911)은, 도 18에서의 절연막(721) 등에 대응한다.
[도전층]
도전층(931) 및 도전층(932)은, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성 모두를 달성하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되어, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
도전층(931) 및 도전층(932)은, 반도체층(921)과 반도체층(922)의 적층을 형성하기 위하여 사용되는 하드 마스크로 제작되어 있다. 따라서, 도전층(931) 및 도전층(932)은, 반도체층(921) 및 반도체층(922)의 측면에 접촉하는 영역을 갖지 않는다. 예를 들어, 다음과 같은 공정을 거쳐, 반도체층(921), 반도체층(922), 도전층(931), 및 도전층(932)을 제작할 수 있다. 반도체층(921) 및 반도체층(922)을 구성하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 적층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여, 2층의 산화물 반도체막을 에칭함으로써, 반도체층(921)과 반도체층(922)의 적층을 형성한다. 다음에, 하드 마스크를 에칭하여 도전층(931) 및 도전층(932)을 형성한다.
도전층(930) 및 도전층(933)에는, 도전층(931) 및 도전층(932)과 같은 재료를 사용할 수 있다.
[반도체층]
반도체층(922)은, 예를 들어, 인듐(In)을 포함하는 산화물 반도체이다. 반도체층(922)은, 예를 들어, 인듐을 포함하면 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체층(922)은 원소(M)를 포함하는 것이 바람직하다. 원소(M)는 바람직하게는 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn) 등으로 한다. 원소(M)에 적용할 수 있는 그 외의 원소에는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 등이 있다. 다만, 원소(M)로서, 상술한 원소를 복수 조합하여도 좋은 경우가 있다. 원소(M)는 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소(M)는 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체층(922)은, 아연(Zn)을 포함하는 것이 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화되기 쉬워지는 경우가 있다.
다만, 반도체층(922)은, 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체층(922)은, 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이어도 상관없다. 반도체층(922)은, 예를 들어 에너지 갭이 큰 산화물을 사용한다. 반도체층(922)의 에너지 갭은, 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다. 반도체 영역(920)은 후술하는 CAAC-OS로 형성되어 있는 것이 바람직하다. 또는, 적어도 반도체층(922)은 CAAC-OS로 형성되어 있는 것이 바람직하다.
예를 들어, 반도체층(921) 및 반도체층(923)은, 반도체층(922)을 구성하는 산소 외의 원소 1종류 이상, 또는 2종류 이상으로 구성되는 산화물 반도체이다. 반도체층(922)을 구성하는 산소 외의 원소 1종류 이상 또는 2종류 이상으로 반도체층(921) 및 반도체층(923)이 구성되기 때문에, 반도체층(921)과 반도체층(922)의 계면, 및 반도체층(922)과 반도체층(923)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 반도체층(921)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만 M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만 M이 75atomic%보다 높은 것으로 한다. 반도체층(921)을 스퍼터링법에 의하여 성막하는 경우, 상기 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:3:2가 바람직하다.
또한, 반도체층(922)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 25atomic%보다 높고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 반도체층(922)을 스퍼터링법에 의하여 성막하는 경우, 상기 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 특히, 스퍼터링 타깃으로서, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 반도체층(922)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 반도체층(923)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만 M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만 M이 75atomic%보다 높은 것으로 한다. 또한, 반도체층(923)은, 반도체층(921)과 같은 종류의 산화물을 사용하여도 상관없다. 다만, 반도체층(921) 또는/및 반도체층(923)이 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 반도체층(921) 또는/및 반도체층(923)이 산화 갈륨이어도 상관없다.
도 25를 참조하여, 반도체층(921), 반도체층(922), 및 반도체층(923)의 적층에 의하여 구성되는 반도체 영역(920)의 기능 및 그 효과에 대하여 설명한다. 도 25의 (A)는, 도 24의 (B)의 부분 확대도이며, 트랜지스터(901)의 활성층(채널 부분)을 확대한 도면이다. 도 25의 (B)는, 트랜지스터(901)의 활성층의 에너지 밴드 구조이고, 도 25의 (A)의 점선 Z1-Z2로 나타내는 부분의 에너지 밴드 구조를 나타낸다.
도 25의 (B)의 Ec(914), Ec(921), Ec(922), Ec(923), 및 Ec(915) 각각은, 절연층(914), 반도체층(921), 반도체층(922), 반도체층(923), 및 절연층(915)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단의 에너지의 차이("전자 친화력"이라고도 함)는, 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지의 차이는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연층(914)과 절연층(915)은 절연체이기 때문에, Ec(914)와 Ec(915)는, Ec(921), Ec(922), 및 Ec(923)보다 진공 준위에 가깝다(전자 친화력이 작다).
반도체층(922)에는, 반도체층(921) 및 반도체층(923)보다 전자 친화력이 큰 산화물이 사용된다. 예를 들어, 반도체층(922)으로서, 반도체층(921) 및 반도체층(923)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물이 사용된다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과 높은 산소 블록성을 갖는다. 따라서, 반도체층(923)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어, 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다. 이 때, 게이트 전압을 인가하면, 반도체층(921), 반도체층(922), 및 반도체층(923) 중, 전자 친화력이 큰 반도체층(922)에 채널이 형성된다.
여기서, 반도체층(921)과 반도체층(922) 사이에는, 반도체층(921)과 반도체층(922)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체층(922)과 반도체층(923) 사이에는, 반도체층(922)과 반도체층(923)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 따라서, 반도체층(921), 반도체층(922), 및 반도체층(923)의 적층체는, 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
이 때, 전자는 반도체층(921) 내 및 반도체층(923) 내가 아니라, 반도체층(922) 내를 주로 이동한다. 상술한 바와 같이, 반도체층(921) 및 반도체층(922)의 계면에서의 계면 준위 밀도와, 반도체층(922)과 반도체층(923)의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체층(922) 내에서의 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
전자의 이동을 저해하는 요인을 저감할수록, 트랜지스터의 온 전류를 높게 할 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동하는 것으로 추정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다. 또는, 예를 들어, 채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다.
트랜지스터(901)의 온 전류를 높게 하기 위해서는, 예를 들어, 반도체층(922)의 상면 또는 하면(피형성면, 여기서는 반도체층(921)의 상면)의, 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는, 주사형 프로브 현미경 시스템을 사용하여 측정할 수 있다.
예를 들어, 반도체층(922)이 산소 결손(VO라고도 표기함)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는, 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 것이 안정적이다. 따라서, 반도체층(922) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
예를 들어, 반도체층(922)의 어느 깊이에서, 또는 반도체층(922)의 어느 영역에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는, 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
반도체층(922)의 산소 결손을 저감하기 위하여, 예를 들어, 절연층(915)에 포함되는 과잉 산소를, 반도체층(921)을 통하여 반도체층(922)까지 이동시키는 방법 등이 있다. 이 경우, 반도체층(921)은, 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
트랜지스터(901)가 s-channel 구조인 경우, 반도체층(922) 전체에 채널이 형성된다. 따라서, 반도체층(922)이 두꺼울수록 채널 영역은 커진다. 즉, 반도체층(922)이 두꺼울수록, 트랜지스터(901)의 온 전류를 높게 할 수 있다.
또한, 트랜지스터(901)의 온 전류를 높게 하기 위해서는, 반도체층(923)의 두께는 얇을수록 바람직하다. 반도체층(923)은, 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 갖고 있으면 좋다. 한편, 반도체층(923)은 채널이 형성되는 반도체층(922)으로, 인접한 절연체를 구성하는 산소 외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 반도체층(923)은, 어느 정도의 두께를 갖는 것이 바람직하다. 반도체층(923)은, 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 갖고 있으면 좋다. 또한, 반도체층(923)은 절연층(915) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 트랜지스터(901)의 신뢰성을 높이기 위해서는, 반도체층(921)은 두껍고, 반도체층(923)은 얇은 것이 바람직하다. 반도체층(921)은, 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 갖고 있으면 좋다. 반도체층(921)의 두께를 두껍게 함으로써, 인접한 절연체와 반도체층(921)의 계면으로부터 채널이 형성되는 반도체층(922)까지의 거리를 이격시킬 수 있다. 다만, 반도체 장치의 생산성이 저하될 우려가 있기 때문에, 반도체층(921)은, 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 갖고 있으면 좋다.
트랜지스터(901)에 안정된 전기 특성을 부여하기 위해서는, 반도체 영역(920) 내의 불순물 농도를 저감하여, 반도체층(922)을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 또한, 본 명세서 등에서, 산화물 반도체가 실질적으로 진성이라고 하는 경우에는, 산화물 반도체의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이며, 1×10-9개/cm3 이상인 것을 가리킨다.
산화물 반도체에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하여, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 내에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 반도체층(921), 반도체층(922), 및 반도체층(923)의 층 내나, 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
예를 들어, 반도체층(922)과 반도체층(921) 사이에, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 갖는다. 실리콘 농도는, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만이고, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만이다. 또한, 반도체층(922)과 반도체층(923) 사이에, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 갖는다. 실리콘 농도는, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만이고, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만이다. 실리콘 농도는 예를 들어, SIMS로 측정할 수 있다.
또한, 반도체층(922)의 수소 농도를 저감하기 위하여, 반도체층(921) 및 반도체층(923)의 수소 농도를 저감하는 것이 바람직하다. 반도체층(921) 및 반도체층(923)은, 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하의 영역을 갖는다. 수소 농도는, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하이고, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하이고, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하이다. 수소 농도는 예를 들어, SIMS로 측정할 수 있다.
반도체층(922)의 질소 농도를 저감하기 위하여, 반도체층(921) 및 반도체층(923)의 질소 농도를 저감하는 것이 바람직하다. 반도체층(921) 및 반도체층(923)은, 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만인 영역을 갖는다. 질소 농도는 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하이고, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하이고, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하이다. 질소 농도는 SIMS로 측정할 수 있다.
또한, 상술한 바와 같이, 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1(V), 5(V), 또는 10(V) 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수 yA/μm로부터 수 zA/μm까지 저감할 수 있다.
도 24는, 반도체 영역(920)이 3층인 경우의 예이지만, 이에 한정되지 않는다. 예를 들어, 반도체층(921) 또는 반도체층(923)이 없는 2층 구조로 하여도 좋다. 또는, 반도체층(921) 위 또는 아래, 또는 반도체층(923) 위 또는 아래에, 반도체층(921)~반도체층(923)과 같은 반도체층을 제공하여 4층 구조로 할 수도 있다. 또는, 반도체층(921) 위, 반도체층(921) 아래, 반도체층(923) 위, 반도체층(923) 아래 중 어느 2개소 이상에, 반도체층(921)~반도체층(923)과 같은 반도체층을 제공하여, n층 구조(n은 5 이상의 정수)로 할 수도 있다.
또한, 도 24에서의 반도체층(921)~반도체층(923)은, 도 18에서의 산화물 반도체막(730a)~산화물 반도체막(730c)에 대응한다.
트랜지스터(901)를 백 게이트 전극이 없는 트랜지스터로 하는 경우, 도전층(933)을 제공하지 않으면 된다. 이 경우, 절연층(912)도 제공하지 않고, 절연층(911) 위에 절연층(913)을 형성하면 좋다.
<구성예 2>
도 24에 도시된 트랜지스터(901)는, 도전층(930)을 마스크로 하여, 반도체층(923) 및 절연층(915)을 에칭할 수 있다. 이와 같은 공정을 거친 OS 트랜지스터의 구성예를 도 26의 (A)에 도시하였다. 도 26의 (A)에 도시된 트랜지스터(902)에서는, 반도체층(923) 및 절연층(915)의 단부는, 도전층(930)의 단부와 거의 일치하게 된다. 도전층(930)의 하부에만 반도체층(923) 및 절연층(915)이 존재한다.
<구성예 3>
도 26의 (B)에 도시된 트랜지스터(903)는, 트랜지스터(902)에 도전층(935)과 도전층(936)을 추가한 디바이스 구조를 갖는다. 트랜지스터(903)의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은, 도전층(935)과 도전층(931)의 적층, 및 도전층(936)과 도전층(932)의 적층으로 구성된다.
도전층(935) 및 도전층(936)은, 단층 또는 적층의 도전체로 형성된다. 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종류 이상 포함하는 도전체를 사용할 수 있다. 도전체는, 합금막이나 화합물이어도 좋고, 알루미늄을 포함하는 도전체, 구리와 타이타늄을 포함하는 도전체, 구리와 망가니즈를 포함하는 도전체, 인듐과 주석과 산소를 포함하는 도전체, 및 타이타늄과 질소를 포함하는 도전체 등을 사용하여도 좋다.
도전층(935) 및 도전층(936)은, 가시광선을 투과하는 성질을 가져도 좋다. 또는, 도전층(935) 및 도전층(936)은 가시광선, 자외선, 적외선, 또는 X선을, 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 좋다. 이와 같은 성질을 가짐으로써, 미광(迷光)으로 인한 트랜지스터(903)의 전기 특성의 변동을 억제할 수 있는 경우가 있다.
도전층(935) 및 도전층(936)은, 반도체층(922) 등과의 사이에 쇼트키 장벽을 형성하지 않는 층을 사용하면 바람직한 경우가 있다. 이로써, 트랜지스터(903)의 온 특성을 향상시킬 수 있다.
도전층(935) 및 도전층(936)은, 도전층(931) 및 도전층(932)보다 고저항의 막을 사용하면 바람직한 경우가 있다. 또한, 도전층(935) 및 도전층(936)은, 트랜지스터(903)의 채널(구체적으로는, 반도체층(922))보다 저항이 낮은 것이 바람직한 경우가 있다. 예를 들어, 도전층(935) 및 도전층(936)의 저항률을 0.1Ωcm 이상 100Ωcm 이하, 또는 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 좋다. 도전층(935) 및 도전층(936)의 저항률을 상술한 범위로 함으로써, 채널과 드레인의 경계부에서의 전계 집중을 완화할 수 있다. 따라서, 트랜지스터(903)의 전기 특성의 변동을 저감할 수 있다. 또한, 드레인으로부터 발생되는 전계에 기인한 펀치스루(punch-through) 전류를 저감할 수 있다. 따라서, 채널 길이가 짧은 트랜지스터에서도, 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 교체되지 않는 회로 구성이면, 도전층(935) 및 도전층(936) 중 어느 한쪽만(예를 들어, 드레인 측)을 배치하는 것이 더 바람직한 경우가 있다.
<구성예 4>
도 24에 도시된 트랜지스터(901)는, 도전층(931) 및 도전층(932)이 반도체층(921) 및 반도체층(922)의 측면과 접촉되어 있어도 좋다. 이와 같은 구성예를 도 26의 (C)에 도시하였다. 도 26의 (C)에 도시된 트랜지스터(904)는, 도전층(931) 및 도전층(932)이, 반도체층(921)의 측면 및 반도체층(922)의 측면과 접촉되어 있다.
<산화물 반도체막의 결정 구조>
이하에, 반도체 영역(920)을 구성하는 산화물 반도체막의 구조에 대하여 설명한다. 또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 나눌 수 있다. 비단결정 산화물 반도체막이란, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
또한, 본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
[CAAC-OS막]
CAAC-OS막은, c축 배향된 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써, 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에 의해서도 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면과 대략 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 하지만, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 확인할 수 있다.
out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는, CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크를 나타내고, 2θ가 36° 근방일 때 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 외의 원소이다. 특히, 실리콘 등 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗는 것으로 산화물 반도체막의 원자 배열을 흐트러지게 하기 때문에, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하기 때문에, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
CAAC-OS막을 사용한 OS 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
[미결정 산화물 반도체막]
미결정 산화물 반도체막은 고분해능 TEM 이미지에서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM 이미지에서는, 결정립계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는, nc-OS막은 비정질 산화물 반도체막과 구별되지 않는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자선을 사용하여 nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높다.
[비정질 산화물 반도체막]
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막은 고분해능 TEM 이미지에서 결정부를 확인할 수 없다. XRD 장치로 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막은 고분해능 TEM 이미지에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부를 명확히 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 갖는다. a-like OS막은 TEM에 의한 관찰과 같은 미량의 전자 조사에 의하여 결정화가 일어나, 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이면 TEM에 의한 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
산화물 반도체막은 구조마다 막 밀도가 상이한 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체막의 막 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체막의 막 밀도에 대한 a-like OS막의 막 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어, 단결정 산화물 반도체막의 막 밀도에 대한 nc-OS막의 막 밀도 및 CAAC-OS막의 막 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체막의 막 밀도에 대한 막 밀도가 78% 미만인 산화물 반도체막은 성막 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 막 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 막 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, nc-OS막의 막 밀도 및 CAAC-OS막의 막 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체막이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체막을 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체막에 상당하는 막 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체막의 막 밀도는, 조성이 상이한 단결정 산화물 반도체막을 조합하는 비율에 대하여 가중 평균을 사용하여 산출하면 좋다. 다만, 막 밀도는 가능한 한 적은 종류의 단결정 산화물 반도체막을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
<성막 방법>
반도체 장치를 구성하는 절연층, 도전층, 반도체층 등의 성막 방법으로서는, 스퍼터링법이나 플라즈마 CVD법이 대표적이다. 그 외의 방법, 예를 들어, 열 CVD법에 의하여 형성할 수도 있다. 열 CVD법으로서 예를 들어, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용할 수 있다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지로 인한 결함이 생성되지 않는다는 장점이 있다. 열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입하고, 그 가스 도입의 절차를 반복함으로써 성막을 수행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 즉, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 후에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하며, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 기재된 도전막이나 반도체막을 형성할 수 있고, 예를 들어 InGaZnOX(X>0)막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은, In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이들의 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 사용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 InGaZnOX(X>0)막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성하고, 그 후에 Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성하고, 또한 그 후에 Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, 및 GaZnO층 등의 혼합 화학물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태에서 설명하는 구성, 방법은, 다른 실시형태에서 설명하는 구성, 방법과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 기억 장치로서 사용한, 중앙 처리 장치의 구성예에 대하여 설명한다.
도 27에 중앙 처리 장치(CPU)(1000)의 구성예를 도시하였다. 도 27에 도시된 CPU(1000)는, CPU 코어(1001), 파워 매니지먼트 유닛(PMU)(1021) 및 주변 회로(1022)를 갖는다. PMU(1021)는, 파워 컨트롤러(1002) 및 파워 스위치(1003)를 갖는다. 주변 회로(1022)는 캐시 메모리를 갖는 캐시(1004), 버스 인터페이스(BUS I/F)(1005), 및 디버그 인터페이스(Debug I/F)(1006)를 갖는다. CPU 코어(1001)는, 데이터 버스(1023), 제어 장치(1007), 프로그램 카운터(PC)(1008), 파이프라인 레지스터(1009), 파이프라인 레지스터(1010), 산술 연산 장치(ALU: Arithmetic Logic Unit)(1011), 및 레지스터 파일(1012)을 갖는다. CPU 코어(1001)와 주변 회로(1022)는 데이터 버스(1023)를 통하여 데이터를 주고받을 수 있다.
상술한 실시형태에서 설명한 반도체 장치는, 예를 들어, 캐시(1004)에 적용하여, 캐시 메모리로서 사용할 수 있다. 이로써, 캐시(1004)에서 파인 그레인드 파워 게이팅을 수행할 수 있어, CPU(1000)의 소비 전력을 저감할 수 있다.
제어 장치(1007)는, PC(1008), 파이프라인 레지스터(1009), 파이프라인 레지스터(1010), ALU(1011), 레지스터 파일(1012), 캐시(1004), 버스 인터페이스(1005), 디버그 인터페이스(1006), 및 파워 컨트롤러(1002)의 동작을 총괄적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함되는 명령을 디코딩하여 실행하는 기능을 갖는다.
ALU(1011)는, 사칙 연산, 논리 연산 등의 각종 연산 처리를 수행하는 기능을 갖는다. 캐시(1004)는, 사용 빈도가 높은 데이터를 일시적으로 기억하는 기능을 갖는다. PC(1008)는, 다음에 실행하는 명령의 어드레스를 기억하는 기능을 갖는 레지스터이다. 또한, 도 27에서는 도시하지 않았지만, 캐시(1004)에는, 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공되어 있다.
파이프라인 레지스터(1009)는, 명령 데이터를 일시적으로 기억하는 기능을 갖는 레지스터이다. 레지스터 파일(1012)은, 범용 레지스터를 포함하는 복수의 레지스터를 갖고, 메인 메모리로부터 판독된 데이터, 또는 ALU(1011)의 연산 처리에 의하여 얻어진 데이터 등을 기억할 수 있다. 파이프라인 레지스터(1010)는, ALU(1011)의 연산 처리에 이용하는 데이터, 또는 ALU(1011)의 연산 처리에 의하여 얻어진 데이터 등을 일시적으로 기억하는 기능을 갖는 레지스터이다.
버스 인터페이스(1005)는, CPU(1000)와, CPU(1000)의 외부에 있는 각종 장치 사이에서의 데이터의 경로로서의 기능을 갖는다. 디버그 인터페이스(1006)는, 디버그를 제어하기 위한 명령을 CPU(1000)에 입력하기 위한 신호의 경로로서의 기능을 갖는다.
파워 스위치(1003)는, CPU(1000)가 갖는 파워 컨트롤러(1002) 외의 각종 회로에 대한 전원 전압의 공급을 제어하는 기능을 갖는다. 상기 각종 회로는, 몇 개의 파워 도메인에 각각 속하고, 동일한 파워 도메인에 속하는 각종 회로는, 파워 스위치(1003)에 의하여 전원 전압의 공급의 유무가 제어된다. 또한, 파워 컨트롤러(1002)는, 파워 스위치(1003)의 동작을 제어하는 기능을 갖는다. 이와 같은 구성을 가짐으로써, CPU(1000)는 파워 게이팅을 수행하는 것이 가능하다. 파워 게이팅의 동작 흐름에 대하여, 일례를 들어 설명한다.
먼저, CPU 코어(1001)가 전원 전압의 공급을 정지하는 타이밍을 파워 컨트롤러(1002)의 레지스터에 설정한다. 이어서, CPU 코어(1001)로부터 파워 컨트롤러(1002)에 대하여, 파워 게이팅을 시작하기 위한 명령을 송신한다. 다음에, 필요에 따라, CPU(1000) 내에 포함되는 각종 레지스터와 캐시(1004)가 데이터의 저장을 시작한다. 이어서, CPU(1000)가 갖는 파워 컨트롤러(1002) 외의 각종 회로에 대한 전원 전압의 공급이, 파워 스위치(1003)에 의하여 정지된다. 그리고, 인터럽트 신호가 파워 컨트롤러(1002)에 입력됨으로써, CPU(1000)가 갖는 각종 회로에 대한 전원 전압의 공급이 시작된다. 또한, 파워 컨트롤러(1002)에 카운터를 제공하고, 전원 전압의 공급이 시작되는 타이밍을 인터럽트 신호의 입력에 상관없이 상기 카운터를 사용하여 결정하여도 좋다. 이어서, 레지스터와 캐시(1004)에서 데이터를 저장한 경우에는, 데이터의 복귀를 수행한다. 다음에, 제어 장치(1007)에서의 명령의 실행이 다시 시작된다.
이와 같은 파워 게이팅은, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 수행할 수 있다. 또한, 짧은 시간이라도 전력의 공급을 정지할 수 있다. 따라서, 공간적으로 또는 시간적으로 미세한 입도로 파워 게이팅을 수행할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치의 일례로서, 전자 부품, 및 전자 부품을 구비한 전자 기기 등에 대하여 설명한다.
도 28은, 전자 부품의 제작 방법의 예를 도시한 흐름도이다. 전자 부품은, 반도체 패키지, IC용 패키지, 또는 패키지라고도 한다. 이 전자 부품은, 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그래서, 본 실시형태에서는, 그 일례에 대하여 설명한다.
트랜지스터로 구성되는 반도체 장치는, 조립 공정(후(後)공정)을 거쳐, 착탈 가능한 복수의 부품이 프린트 기판에 제공됨으로써 완성된다. 후공정에 대해서는, 도 28의 (A)에 나타낸 각 공정을 거치면 완성시킬 수 있다. 구체적으로는, 전(前)공정으로 얻어지는 소자 기판이 완성(단계 1)된 후, 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다(단계 2). 기판을 복수로 분리하기 전에, 기판을 박막화하여, 전공정에서의 기판의 휨 등을 저감함으로써 부품의 소형화를 도모한다.
칩을 골라내고 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 수행한다(단계 3). 다이 본딩 공정에서의 칩과 리드 프레임의 접착은, 수지나 테이프에 의하여 수행하면 좋다. 접착 방법은 제품에 적합한 방법을 선택하면 좋다. 다이 본딩 공정은, 인터포저(interposer) 위에 칩을 탑재하여 접합하여도 좋다. 와이어 본딩 공정에서, 리드 프레임의 리드와 칩 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속한다(단계 4). 금속의 세선에는, 은선이나 금선을 사용할 수 있다. 와이어 본딩은, 볼 본딩(ball bonding) 및 웨지 본딩(wedge bonding) 중 어느 쪽을 사용하여도 좋다.
와이어 본딩된 칩은, 에폭시 수지 등으로 밀봉되는 몰드 공정이 실시된다(단계 5). 리드 프레임의 리드를 도금 처리한다. 그리고, 리드를 절단 및 성형 가공한다(단계 6). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 실시할 수 있다. 패키지 표면에 인자 처리(마킹)를 실시한다(단계 7). 검사 공정(단계 8)을 거쳐, 전자 부품이 완성된다(단계 9). 상술한 실시형태의 반도체 장치를 조합함으로써, 저소비 전력이며 소형 전자 부품을 제공할 수 있다.
도 28의 (B)는, 완성된 전자 부품의 사시 모식도이다. 그 일례로서, 도 28의 (B)는 QFP(Quad Flat Package)를 도시한 것이다. 도 28의 (B)에 도시된 전자 부품(1500)에는 리드(1501) 및 회로부(1503)가 포함되어 있다. 회로부(1503)에는, 예를 들어, 상기 실시형태에서 설명한 반도체 장치나 기억 장치, 그 외의 논리 회로가 포함된다. 전자 부품(1500)은, 예를 들어, 프린트 기판(1502)에 실장된다. 이와 같은 전자 부품(1500)이 복수 조합되고, 각각이 프린트 기판(1502) 위에서 전기적으로 접속됨으로써, 전자 기기에 탑재할 수 있다. 완성된 회로 기판(1504)은, 전자 기기 등의 내부에 제공된다. 예를 들어, 전자 부품(1500)은, 데이터를 기억하는 랜덤 액세스 메모리, CPU, MCU, FPGA, 무선 IC 등의 각종 처리를 실행하는 프로세싱 유닛으로서 사용될 수 있다. 전자 부품(1500)을 탑재함으로써, 전자 기기의 소비 전력을 삭감할 수 있다. 또는, 전자 기기를 소형화하기 쉬워진다.
따라서, 전자 부품(1500)은, 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등의 항공에 관한 전자 기기), ASIC 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기의 전자 부품(IC 칩)에 적용될 수 있다. 이와 같은 전자 기기로서는, 표시 기기, 퍼스널 컴퓨터(PC), 기록 매체를 구비한 화상 재생 장치(DVD, 블루 레이(Blue-ray) 디스크, 플래시 메모리, HDD 등의 기록 매체를 재생하는 장치, 및 화상을 표시하기 위한 표시부를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기에는, 휴대 전화, 게임기(휴대형을 포함함), 휴대 데이터 단말, 전자 서적 단말, 카메라(비디오 카메라, 디지털 스틸 카메라 등), 웨어러블형 표시 장치(헤드마운트형, 고글형, 안경형, 완장형, 팔찌형, 목걸이형 등), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등이 있다. 이들 전자 기기의 구체적인 예를 도 29에 도시하였다.
도 29의 (A)에 도시된 휴대형 게임기(2000)는, 하우징(2001), 하우징(2002), 표시부(2003), 표시부(2004), 마이크로폰(2005), 스피커(2006), 조작 키(2007), 및 스타일러스(2008) 등을 갖는다.
도 29의 (B)에 도시된 휴대 정보 단말(2010)은, 하우징(2011), 하우징(2012), 표시부(2013), 표시부(2014), 접속부(2015), 및 조작 키(2016) 등을 갖는다. 표시부(2013)는 하우징(2011)에 제공되고, 표시부(2014)는 하우징(2012)에 제공되어 있다. 접속부(2015)에 의하여, 하우징(2011)과 하우징(2012)이 접속되고, 하우징(2011)과 하우징(2012) 사이의 각도는 접속부(2015)에 의하여 변경이 가능하다. 따라서, 접속부(2015)에서의 하우징(2011)과 하우징(2012) 사이의 각도에 따라, 표시부(2013)에 표시되는 화상을 전환하는 구성으로 하여도 좋다. 또한, 표시부(2013) 및/또는 표시부(2014)에 터치 패널을 구비한 표시 장치를 사용하여도 좋다.
도 29의 (C)에 도시된 노트북형 PC(2020)는, 하우징(2021), 표시부(2022), 키보드(2023), 및 포인팅 디바이스(2024) 등을 갖는다.
도 29의 (D)에 도시된 전기 냉동 냉장고(2030)는, 하우징(2031), 냉장실용 도어(2032), 및 냉동실용 도어(2033) 등을 갖는다.
도 29의 (E)에 도시된 비디오 카메라(2040)는, 하우징(2041), 하우징(2042), 표시부(2043), 조작 키(2044), 렌즈(2045), 및 접속부(2046) 등을 갖는다. 조작 키(2044) 및 렌즈(2045)는, 하우징(2041)에 제공되어 있고, 표시부(2043)는 하우징(2042)에 제공되어 있다. 그리고, 하우징(2041)과 하우징(2042)은, 접속부(2046)에 의하여 접속되어 있으며, 접속부(2046)에 의하여 하우징(2041)과 하우징(2042) 사이의 각도를 변경할 수 있는 구조를 갖는다. 하우징(2041)에 대한 하우징(2042)의 각도에 따라, 표시부(2043)에 표시되는 화상의 방향을 변경하거나, 화상의 표시/비표시의 전환 등을 수행할 수 있도록 하여도 좋다.
도 29의 (F)에 도시된 자동차(2050)는, 차체(2051), 차륜(2052), 대시보드(2053), 및 라이트(2054) 등을 갖는다.
본 실시형태에서 설명하는 구성, 방법은, 다른 실시형태에서 설명하는 구성, 방법과 적절히 조합될 수 있다.
(실시예)
본 실시예에서는, OS 트랜지스터를 사용한 기억 장치의 특성의 측정 결과에 대하여 설명한다.
메모리에서 발생될 수 있는 에러로서, 방사선의 입사에 의한 소프트 에러를 들 수 있다. 소프트 에러는, 메모리나 패키지를 구성하는 재료 등으로부터 방출되는 α선이나, 우주로부터 대기에 입사된 1차 우주선이, 대기 내에 존재하는 원자의 원자핵과 핵 반응을 일으킴으로써 발생되는 2차 우주선 중성자 등이 트랜지스터에 조사되어, 전자-정공 쌍이 생성됨으로써, 메모리에 유지된 데이터가 반전되는 등의 오동작이 발생하는 현상이다. 본 실시예에서는, OS 트랜지스터를 사용한 메모리에 방사선을 조사함으로써, 소프트 에러 내성을 평가하였다.
측정에는, 도 13의 (A), 도 14의 (C)에 도시된 메모리 셀(111)을 8192개 구비한 8k비트의 메모리를 사용하였다. 도 13의 (A)에 도시된 메모리 셀(111)에서는, 용량 소자(523) 및 용량 소자(524)의 용량을 30fF로 하고, 트랜지스터(511)~트랜지스터(516)를 채널 길이 0.35μｍ의 Si 트랜지스터로 하고, 트랜지스터(521) 및 트랜지스터(522)를 채널 길이 0.8μｍ의 OS 트랜지스터로 하였다. 또한, 도 14의 (C)에 도시된 메모리 셀(111)에서는, 용량 소자(543)의 용량을 6.7fF로 하고, 트랜지스터(542) 및 트랜지스터(544)를 채널 길이 0.35μｍ의 Si 트랜지스터로 하고, 트랜지스터(541)를 채널 길이 0.8μｍ의 OS 트랜지스터로 하였다. 또한, 이들 메모리 셀에서, Si 트랜지스터에는 SOI 기판을 사용하였다.
소프트 에러 내성의 평가는, 상기 메모리 셀을 갖는 8k비트의 메모리(1)~메모리(3)에 대하여 방사선을 조사하고, 그 때의 데이터의 유지 특성을 측정함으로써 수행하였다. 메모리(1)는, 도 14의 (C)에 도시된 메모리 셀(111)의 노드(N7)에 데이터가 유지된 상태의 메모리이다. 메모리(2)는, 도 13의 (A)에 도시된 메모리 셀(111)에서, OS 트랜지스터를 갖는 회로(520)의 노드(N4) 및 노드(N5)에 데이터가 유지된 상태의 메모리이다. 메모리(3)는, 도 13의 (A)에 도시된 메모리 셀(111)에서, SRAM 셀에 대응하는 회로(510)의 노드(N2) 및 노드(N3)에 데이터가 유지된 상태의 메모리이다. 메모리(1)~메모리(3) 각각에 대하여, 2개의 샘플(샘플(A), 샘플(B))씩 측정하였다. 또한, 메모리(1)~메모리(3)에 조사하는 방사선의 방사선원에는, α선원으로서 질량수가 241의 아메리슘(Am)을 사용하여, 방사선원과 샘플 사이의 거리는 1mm로 하였다. 그리고, 시험은 방사선의 조사에 의하여, 유지된 데이터가 변동한 메모리 셀(111)의 개수를, 소프트 에러 수로 하여 카운트함으로써 수행되었다. 시험 결과를 표 2에 나타내었다.
Figure pat00001
시험은, 3종류의 조건하에서 수행하였다(시험(1)~시험(3)). 메모리의 전원 전압을 2V로 하고, 방사선이 조사된 상태에서 데이터를 5분간 유지한 시험(1)에서는, 어느 샘플에서도 소프트 에러는 발생되지 않았다.
다음에, 동작 전압을, 2V 미만의 메모리가 동작하는 최소 전압(최저 동작 전압)으로 변경하여, 시험(2)을 수행하였다. 이 결과, 메모리(3)에서, 샘플(A) 및 샘플(B) 양쪽에서 소프트 에러가 확인되었다. 즉, 도 13의 (A)에서의 SRAM 셀에 대응하는 회로(510)에서, 소프트 에러가 발생되었다. 한편, OS 트랜지스터에 의하여 데이터가 유지된 메모리(1) 및 메모리(2)에서는, 소프트 에러는 확인되지 않았다.
다음에, 동작 전압을 최저 동작 전압으로 유지한 채, 데이터의 유지 시간을 20분으로 연장하여 시험(3)을 수행하였다. 이 결과, 메모리(3)에서는, 소프트 에러 수가 증가하였다. 한편, OS 트랜지스터를 사용하여 데이터를 유지하는 메모리(2)에서는, 유지 시간이 길어져, 조사되는 방사선의 양이 증가하더라도 소프트 에러가 확인되지 않고, 데이터가 정확히 유지되어 있었다.
시험(1)~시험(3)의 결과로부터, 도 14의 (C)에 도시된 메모리 셀(111)은, 소프트 에러 내성이 높다는 것을 알 수 있었다. 또한, 도 13의 (A)에 도시된 메모리 셀(111)에서는, SRAM 셀에 대응하는 회로(510)에 기억된 데이터가 OS 트랜지스터를 갖는 회로(520)에 저장됨으로써, 소프트 에러의 발생을 억제할 수 있었다. 즉, SRAM 셀에서, OS 트랜지스터를 사용한 백업을 수행함으로써, 소프트 에러 내성을 향상시킬 수 있었다.
상술한 바와 같이, OS 트랜지스터를 사용하여 메모리 셀을 구성함으로써, 소프트 에러 내성이 높고, 신뢰성이 높은 기억 장치를 구성할 수 있다.
10: 반도체 장치
20: 매크로
30: 서브 어레이
40: 기억 블록
61: 층
62: 배선층
63: 층
71: 트랜지스터
72: 트랜지스터
73: 용량 소자
110: 셀 어레이
111: 메모리 셀
112: 트랜지스터
113: 용량 소자
120: 구동 회로
122: 절연막
130: 구동 회로
210: 회로
211: 논리 회로
221: 트랜지스터
222: 트랜지스터
231: 트랜지스터
232: 트랜지스터
233: 인버터
234: AND 회로
235: NAND 회로
236: 인버터
237: AND 회로
238: NAND 회로
239: 인버터
241: 트랜지스터
242: 트랜지스터
251: 트랜지스터
252: 트랜지스터
253: 트랜지스터
254: 트랜지스터
310: 논리 회로
311: 논리 회로
321: 트랜지스터
322: 트랜지스터
323: 트랜지스터
324: 트랜지스터
331: 트랜지스터
332: 트랜지스터
341: 트랜지스터
342: 트랜지스터
400: 회로
510: 회로
511: 트랜지스터
512: 트랜지스터
513: 트랜지스터
514: 트랜지스터
515: 트랜지스터
516: 트랜지스터
520: 회로
521: 트랜지스터
522: 트랜지스터
523: 용량 소자
524: 용량 소자
531: 트랜지스터
532: 용량 소자
541: 트랜지스터
542: 트랜지스터
543: 용량 소자
544: 트랜지스터
610: 메모리 셀 어레이
620: 주변 회로
630: 컨트롤 로직 회로
640: 로 드라이버
641: 로 디코더
642: 판독 워드선 드라이버
643: 기록 워드선 드라이버
650: 칼럼 드라이버
651: 소스 드라이버
652: 기록 드라이버
653: 출력 멀티플렉서
654: 센스 앰프
655: 프리차지 회로
660: 출력 드라이버
661: 칼럼 디코더
670: 프리디코더
700: 기판
701: 소자 분리 영역
702: 불순물 영역
703: 불순물 영역
704: 채널 형성 영역
705: 절연막
706: 게이트 전극
711: 절연막
712: 도전막
713: 도전막
714: 도전막
716: 도전막
717: 도전막
718: 도전막
720: 절연막
721: 절연막
722: 절연막
730: 반도체막
730a: 산화물 반도체막
730b: 산화물 반도체막
730c: 산화물 반도체막
731: 게이트 절연막
732: 도전막
733: 도전막
734: 게이트 전극
740: 절연막
741: 도전막
751: 도전층
761: 도전층
762: 도전층
771: 도전층
772: 도전층
773: 도전층
774: 도전층
775: 절연층
776: 도전층
781: 도전층
782: 도전층
783: 도전층
784: 도전층
785: 도전층
901: 트랜지스터
902: 트랜지스터
903: 트랜지스터
904: 트랜지스터
910: 기판
911: 절연층
912: 절연층
913: 절연층
914: 절연층
915: 절연층
916: 절연층
920: 반도체 영역
921: 반도체층
922: 반도체층
923: 반도체층
930: 도전층
931: 도전층
932: 도전층
933: 도전층
935: 도전층
936: 도전층
1000: CPU
1001: CPU 코어
1002: 파워 컨트롤러
1003: 파워 스위치
1004: 캐시
1005: 버스 인터페이스
1006: 디버그 인터페이스
1007: 제어 장치
1008: PC
1009: 파이프라인 레지스터
1010: 파이프라인 레지스터
1011: ALU
1012: 레지스터 파일
1021: PMU
1022: 주변 회로
1023: 데이터 버스
1500: 전자 부품
1501: 리드
1502: 프린트 기판
1503: 회로부
1504: 회로 기판
2000: 휴대형 게임기
2001: 하우징
2002: 하우징
2003: 표시부
2004: 표시부
2005: 마이크로폰
2006: 스피커
2007: 조작 키
2008: 스타일러스
2010: 휴대 정보 단말
2011: 하우징
2012: 하우징
2013: 표시부
2014: 표시부
2015: 접속부
2016: 조작 키
2021: 하우징
2022: 표시부
2023: 키보드
2024: 포인팅 디바이스
2030: 전기 냉동 냉장고
2031: 하우징
2032: 냉장실용 도어
2033: 냉동실용 도어
2040: 비디오 카메라
2041: 하우징
2042: 하우징
2043: 표시부
2044: 조작 키
2045: 렌즈
2046: 접속부
2050: 자동차
2051: 차체
2052: 차륜
2053: 대시보드
2054: 라이트

Claims (17)

  1. 반도체 장치에 있어서,
    복수의 제 1 기억 회로; 및
    제 1 선택 회로를 포함하고,
    상기 복수의 제 1 기억 회로 각각은 복수의 제 2 기억 회로 및 제 2 선택 회로를 포함하고,
    상기 복수의 제 2 기억 회로 각각은 셀 어레이 및 구동 회로를 포함하고,
    상기 제 1 선택 회로는 상기 복수의 제 1 기억 회로와 전기적으로 접속되고,
    상기 제 2 선택 회로는 상기 복수의 제 2 기억 회로와 전기적으로 접속되고,
    상기 제 1 선택 회로는 상기 제 1 선택 회로에 입력된 어드레스 신호에 의거하여 상기 복수의 제 1 기억 회로로부터 특정한 제 1 기억 회로를 선택하고,
    상기 제 2 선택 회로는 상기 제 2 선택 회로에 입력된 어드레스 신호에 의거하여 상기 복수의 제 2 기억 회로로부터 특정한 제 2 기억 회로를 선택하고,
    상기 반도체 장치는 상기 제 1 선택 회로에 의하여 선택되지 않는 상기 복수의 제 1 기억 회로 각각에서 상기 구동 회로에 대한 전력의 공급을 정지하고, 상기 제 2 선택 회로에 의하여 선택되지 않는 상기 복수의 제 2 기억 회로 각각에서 상기 구동 회로에 대한 전력의 공급을 정지하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 구동 회로와 전원 전위를 공급하는 배선 사이의 스위치를 더 포함하고,
    상기 구동 회로에 대한 전력의 공급은 상기 스위치가 오프 상태가 됨으로써 정지되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 셀 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 구동 회로는 제 1 논리 회로 및 제 2 논리 회로를 포함하고,
    상기 제 1 논리 회로는 제 1 배선을 통하여 상기 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 2 논리 회로는 제 2 배선을 통하여 상기 제 2 메모리 셀과 전기적으로 접속되고,
    상기 반도체 장치는 상기 제 1 메모리 셀이 선택되어 있는 기간에 상기 제 2 논리 회로에 대한 전력의 공급을 정지하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 트랜지스터 및 용량 소자를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 용량 소자와 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  5. 중앙 처리 장치에 있어서,
    제 1 항에 따른 반도체 장치를 포함하는 캐시 메모리를 포함하는, 중앙 처리 장치.
  6. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 또는 조작 키를 포함하는, 전자 기기.
  7. 반도체 장치에 있어서,
    복수의 기억 회로; 및
    선택 회로를 포함하고,
    상기 복수의 기억 회로 각각은 셀 어레이 및 구동 회로를 포함하고,
    상기 선택 회로는 상기 복수의 기억 회로와 전기적으로 접속되고,
    상기 선택 회로는 상기 선택 회로에 입력된 어드레스 신호에 의거하여 상기 복수의 기억 회로로부터 특정한 기억 회로를 선택하고,
    상기 반도체 장치는 상기 선택 회로에 의하여 선택되지 않는 상기 복수의 기억 회로 각각에서 상기 구동 회로에 대한 전력의 공급을 정지하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 구동 회로와 전원 전위를 공급하는 배선 사이의 스위치를 더 포함하고,
    상기 구동 회로에 대한 전력의 공급은 상기 스위치가 오프 상태가 됨으로써 정지되는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 셀 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 구동 회로는 제 1 논리 회로 및 제 2 논리 회로를 포함하고,
    상기 제 1 논리 회로는 제 1 배선을 통하여 상기 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 2 논리 회로는 제 2 배선을 통하여 상기 제 2 메모리 셀과 전기적으로 접속되고,
    상기 반도체 장치는 상기 제 1 메모리 셀이 선택되어 있는 기간에 상기 제 2 논리 회로에 대한 전력의 공급을 정지하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 트랜지스터 및 용량 소자를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 용량 소자와 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  11. 중앙 처리 장치에 있어서,
    제 7 항에 따른 반도체 장치를 포함하는 캐시 메모리를 포함하는, 중앙 처리 장치.
  12. 전자 기기에 있어서,
    제 7 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 또는 조작 키를 포함하는, 전자 기기.
  13. 반도체 장치에 있어서,
    전원 전위를 공급하는 배선;
    복수의 기억 회로;
    전원 전위를 공급하는 상기 배선과 상기 복수의 기억 회로 사이의 스위치; 및
    전원 전위를 공급하는 상기 배선과 상기 복수의 기억 회로 사이의 선택 회로를 포함하고,
    상기 선택 회로는 상기 복수의 기억 회로로부터 특정한 기억 회로를 선택하고,
    상기 특정한 기억 회로 외의 상기 복수의 기억 회로 각각에 접속되는 스위치는 오프 상태가 되는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 복수의 기억 회로 각각은 셀 어레이 및 구동 회로를 포함하고,
    상기 셀 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 구동 회로는 제 1 논리 회로 및 제 2 논리 회로를 포함하고,
    상기 제 1 논리 회로는 제 1 배선을 통하여 상기 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 2 논리 회로는 제 2 배선을 통하여 상기 제 2 메모리 셀과 전기적으로 접속되고,
    상기 반도체 장치는 상기 제 1 메모리 셀이 선택되어 있는 기간에 상기 제 2 논리 회로에 대한 전력의 공급을 정지하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은 트랜지스터 및 용량 소자를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 용량 소자와 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  16. 중앙 처리 장치에 있어서,
    제 13 항에 따른 반도체 장치를 포함하는 캐시 메모리를 포함하는, 중앙 처리 장치.
  17. 전자 기기에 있어서,
    제 13 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 또는 조작 키를 포함하는, 전자 기기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881513B2 (en) 2018-04-27 2024-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236884B2 (en) 2015-02-09 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Word line driver comprising NAND circuit
US10096631B2 (en) 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
JP6906940B2 (ja) 2015-12-28 2021-07-21 株式会社半導体エネルギー研究所 半導体装置
CN109478883A (zh) 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10263119B2 (en) 2016-09-23 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Programmable device with high reliability for a semiconductor device, display system, and electronic device
WO2018122658A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112018000380T5 (de) * 2017-01-13 2019-09-26 Semiconductor Energy Laboratory Co., Ltd. Speichervorrichtung, Halbleitervorrichtung, elektronisches Bauelement und elektronisches Gerät
US10296070B2 (en) * 2017-02-24 2019-05-21 Winbond Electronics Corporation Power-gating control and method
KR101910518B1 (ko) * 2017-04-11 2018-10-22 삼성전자주식회사 생체 센서 및 생체 센서를 포함하는 장치
JP7004453B2 (ja) * 2017-08-11 2022-01-21 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits
JP7441176B2 (ja) 2018-11-09 2024-02-29 株式会社半導体エネルギー研究所 表示装置および電子機器
US20220208245A1 (en) * 2019-04-26 2022-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10984874B1 (en) * 2019-11-13 2021-04-20 Sandisk Technologies Llc Differential dbus scheme for low-latency random read for NAND memories

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256400A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5615162A (en) * 1995-01-04 1997-03-25 Texas Instruments Incorporated Selective power to memory
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11219589A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3466501B2 (ja) * 1999-03-26 2003-11-10 フーリエ有限会社 セレクタ
JP3464621B2 (ja) * 1999-04-01 2003-11-10 フーリエ有限会社 バンク可変メモリ
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003045189A (ja) * 2001-07-31 2003-02-14 Fujitsu Ltd 半導体メモリ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007035091A (ja) * 2005-07-22 2007-02-08 Sony Corp 半導体記憶装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7796458B2 (en) * 2007-10-18 2010-09-14 Rao G R Mohan Selectively-powered memories
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5168471B2 (ja) * 2008-02-05 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP4359646B1 (ja) * 2008-09-25 2009-11-04 株式会社ビジサー 情報処理装置、外部記憶装置、制御方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US7848172B2 (en) * 2008-11-24 2010-12-07 Agere Systems Inc. Memory circuit having reduced power consumption
CN102473453B (zh) * 2009-09-02 2014-10-22 松下电器产业株式会社 半导体存储装置
KR101872229B1 (ko) 2009-10-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101969279B1 (ko) 2009-10-29 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230130172A (ko) 2009-10-29 2023-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
KR20130072521A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 고전압 트랜지스터를 포함한 반도체 소자
US9317087B2 (en) * 2012-04-26 2016-04-19 Ravindraraj Ramaraju Memory column drowsy control
US9026808B2 (en) * 2012-04-26 2015-05-05 Freescale Semiconductor, Inc. Memory with word level power gating
TW201348946A (zh) * 2012-05-31 2013-12-01 Acer Inc 可攜式電子裝置及其記憶體晶片的控制方法
US9135182B2 (en) * 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
KR102112364B1 (ko) 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
WO2015030150A1 (en) 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
JP6581765B2 (ja) 2013-10-02 2019-09-25 株式会社半導体エネルギー研究所 ブートストラップ回路、およびブートストラップ回路を有する半導体装置
KR20160004936A (ko) 2014-07-04 2016-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 전자 기기
US10236884B2 (en) 2015-02-09 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Word line driver comprising NAND circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256400A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881513B2 (en) 2018-04-27 2024-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

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