TW201640498A - 半導體裝置、中央處理裝置及電子裝置 - Google Patents

Abstract

本發明提供一種新穎的半導體裝置、功耗低的半導體裝置或能夠長期間地保持資料的半導體裝置。半導體裝置包括與多個第一記憶體電路連接的第一選擇電路、與多個第二記憶體電路連接的第二選擇電路、與多個第三記憶體電路連接的第三選擇電路，由此可以根據每個第一記憶體電路、每個第二記憶體電路或每個第三記憶體電路進行電源閘控。因此，可以維持對不進行資料的讀出或寫入的記憶體電路停止供應電力的狀態，從而可以降低半導體裝置的功耗。

Description

半導體裝置、中央處理裝置及電子裝置

本發明的一個實施方式係關於一種半導體裝置、中央處理裝置及電子裝置。

注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。此外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。另外，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、攝像裝置、其驅動方法或其製造方法。

專利文獻1公開了由使用氧化物半導體的電晶體及使用單晶矽的電晶體構成的記憶體裝置。並且，還記載有使用氧化物半導體的電晶體的關態電流極小。

[專利文獻1]日本專利申請公開第2012-256400號公報

本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。本 發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠長期間地保持資料的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠實現面積縮小的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠高速工作的半導體裝置。本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。

注意，本發明的一個實施方式並不需要實現所有上述目的，只要可以實現至少一個目的即可。另外，上述目的的記載不妨礙其他目的的存在。此外，除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。

根據本發明的一個實施方式的半導體裝置包括：多個記憶體電路；以及選擇電路，其中，多個記憶體電路都包括單元陣列和驅動電路，選擇電路與多個記憶體電路電連接，選擇電路根據輸入到選擇電路的位址信號從多個記憶體電路選擇特定的記憶體電路，並且，半導體裝置停止對沒有被選擇電路選擇的記憶體電路的每一個中的驅動電路供應電力。

另外，根據本發明的一個實施方式的半導體裝置包括：多個第一記憶體電路；以及第一選擇電路，其中，多個第一記憶體電路都包括多個第二記憶體電路和第二選擇電路，多個第二記憶體電路都包括單元陣列和驅動電路，第一選擇電路與多個第一記憶體電路電連接，第二選擇電路與多個第二記憶體電路電連接，第一選擇電路根據輸入到第一選擇電路的位址信號從多個第一記憶體電路選擇特定的第一記憶體電路，第二選擇電路根據輸入到第二選擇電路的位址信號從多個第二記憶體電路選擇特定的第二記憶體電路，並且，半導體裝置停止對沒有被第一選擇電路選擇的多個第一記憶體電路的每一個中的驅動電路供應電力，且停止對沒有被第二選擇電路選擇的多個第二記憶體電路的每一個中的驅動電路供應電力。

再者，根據本發明的一個實施方式的半導體裝置還可以包括位於驅動電路與用來供應電源電位的佈線之間的開關，其中藉由使開關成為關閉狀態，停止對驅動電路供應電力。

再者，在根據本發明的一個實施方式的半導體裝置中，單元陣列可以包括第一記憶單元和第二記憶單元，驅動電路可以包括第一邏輯電路和第二邏輯電路，第一邏輯電路可以藉由第一佈線與第一記憶單元電連接，第二邏輯電路可以藉由第二佈線與第二記憶單元電連接，並且半導體裝置在第一記憶單元被選擇的期間中停止對第二邏輯電路供應電力。

再者，在根據本發明的一個實施方式的半導體裝置中，第一記憶單元和第二記憶單元都可以包括電晶體和電容器，電晶體的源極和汲極中的一個可以與電容器電連接，電晶體的通道形成區域可以包含氧化物半導體。

另外，根據本發明的一個實施方式的中央處理裝置包括具有上述半導體裝置的快取記憶體。

另外，根據本發明的一個實施方式的電子裝置包括上述半導體裝置或上述中央處理裝置、以及顯示部、麥克風、揚聲器或操作鍵。

藉由本發明的一個實施方式，可以提供一種新穎的半導體裝置。藉由本發明的一個實施方式，可以提供一種功耗低的半導體裝置。藉由本發明的一個實施方式，可以提供一種能夠長期間地保持資料的半導體裝置。藉由本發明的一個實施方式，可以提供一種能夠實現面積縮小的半導體裝置。藉由本發明的一個實施方式，可以提供一種能夠高速工作的半導體裝置。藉由本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。

注意，上述效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，除上述效果外的效果從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。

10‧‧‧半導體裝置

20‧‧‧巨集

30‧‧‧子陣列

40‧‧‧存儲塊

61‧‧‧層

62‧‧‧佈線層

63‧‧‧層

71‧‧‧電晶體

72‧‧‧電晶體

73‧‧‧電容器

110‧‧‧單元陣列

111‧‧‧記憶單元

112‧‧‧電晶體

113‧‧‧電容器

120‧‧‧驅動電路

122‧‧‧絕緣膜

130‧‧‧驅動電路

210‧‧‧電路

211‧‧‧邏輯電路

221‧‧‧電晶體

222‧‧‧電晶體

231‧‧‧電晶體

232‧‧‧電晶體

233‧‧‧反相器

234‧‧‧AND電路

235‧‧‧NAND電路

236‧‧‧反相器

237‧‧‧AND電路

238‧‧‧NAND電路

239‧‧‧反相器

241‧‧‧電晶體

242‧‧‧電晶體

251‧‧‧電晶體

252‧‧‧電晶體

253‧‧‧電晶體

254‧‧‧電晶體

310‧‧‧邏輯電路

311‧‧‧邏輯電路

321‧‧‧電晶體

322‧‧‧電晶體

323‧‧‧電晶體

324‧‧‧電晶體

331‧‧‧電晶體

332‧‧‧電晶體

341‧‧‧電晶體

342‧‧‧電晶體

400‧‧‧電路

510‧‧‧電路

511‧‧‧電晶體

512‧‧‧電晶體

513‧‧‧電晶體

514‧‧‧電晶體

515‧‧‧電晶體

516‧‧‧電晶體

520‧‧‧電路

521‧‧‧電晶體

522‧‧‧電晶體

523‧‧‧電容器

524‧‧‧電容器

531‧‧‧電晶體

532‧‧‧電容器

541‧‧‧電晶體

542‧‧‧電晶體

543‧‧‧電容器

544‧‧‧電晶體

610‧‧‧記憶單元陣列

620‧‧‧週邊電路

630‧‧‧控制邏輯電路

640‧‧‧行驅動器

641‧‧‧行解碼器

642‧‧‧讀出字線驅動器

643‧‧‧寫入字線驅動器

650‧‧‧列驅動器

651‧‧‧源極驅動器

652‧‧‧寫入驅動器

653‧‧‧輸出多工器

654‧‧‧感測放大器

655‧‧‧預充電電路

660‧‧‧輸出驅動器

661‧‧‧列解碼器

670‧‧‧預解碼器

700‧‧‧基板

701‧‧‧元件隔離區域

702‧‧‧雜質區域

703‧‧‧雜質區域

704‧‧‧通道形成區域

705‧‧‧絕緣膜

706‧‧‧閘極電極

711‧‧‧絕緣膜

712‧‧‧導電膜

713‧‧‧導電膜

714‧‧‧導電膜

716‧‧‧導電膜

717‧‧‧導電膜

718‧‧‧導電膜

720‧‧‧絕緣膜

721‧‧‧絕緣膜

722‧‧‧絕緣膜

730‧‧‧半導體膜

730a‧‧‧氧化物半導體膜

730b‧‧‧氧化物半導體膜

730c‧‧‧氧化物半導體膜

731‧‧‧閘極絕緣膜

732‧‧‧導電膜

733‧‧‧導電膜

734‧‧‧閘極電極

740‧‧‧絕緣膜

741‧‧‧導電膜

751‧‧‧導電層

761‧‧‧導電層

762‧‧‧導電層

771‧‧‧導電層

772‧‧‧導電層

773‧‧‧導電層

774‧‧‧導電層

775‧‧‧絕緣層

776‧‧‧導電層

781‧‧‧導電層

782‧‧‧導電層

783‧‧‧導電層

784‧‧‧導電層

785‧‧‧導電層

901‧‧‧電晶體

902‧‧‧電晶體

903‧‧‧電晶體

904‧‧‧電晶體

910‧‧‧基板

911‧‧‧絕緣層

912‧‧‧絕緣層

913‧‧‧絕緣層

914‧‧‧絕緣層

915‧‧‧絕緣層

916‧‧‧絕緣層

920‧‧‧半導體區域

921‧‧‧半導體層

922‧‧‧半導體層

923‧‧‧半導體層

930‧‧‧導電層

931‧‧‧導電層

932‧‧‧導電層

933‧‧‧導電層

935‧‧‧導電層

936‧‧‧導電層

1000‧‧‧CPU

1001‧‧‧CPU核

1002‧‧‧功率控制器

1003‧‧‧功率開關

1004‧‧‧快取

1005‧‧‧匯流排介面

1006‧‧‧除錯介面

1007‧‧‧控制裝置

1008‧‧‧PC

1009‧‧‧管線暫存器

1010‧‧‧管線暫存器

1011‧‧‧ALU

1012‧‧‧暫存器檔案

1021‧‧‧PMU

1022‧‧‧週邊電路

1023‧‧‧資料匯流排

1500‧‧‧電子構件

1501‧‧‧引線

1502‧‧‧印刷電路板

1503‧‧‧電路部

1504‧‧‧電路基板

2000‧‧‧可攜式遊戲機

2001‧‧‧外殼

2002‧‧‧外殼

2003‧‧‧顯示部

2004‧‧‧顯示部

2005‧‧‧麥克風

2006‧‧‧揚聲器

2007‧‧‧操作鍵

2008‧‧‧觸控筆

2010‧‧‧可攜式資訊終端

2011‧‧‧外殼

2012‧‧‧外殼

2013‧‧‧顯示部

2014‧‧‧顯示部

2015‧‧‧連接部

2016‧‧‧操作鍵

2021‧‧‧外殼

2022‧‧‧顯示部

2023‧‧‧鍵盤

2024‧‧‧指向裝置

2030‧‧‧電冷藏冷凍箱

2031‧‧‧外殼

2032‧‧‧冷藏室門

2033‧‧‧冷凍室門

2040‧‧‧視頻攝影機

2041‧‧‧外殼

2042‧‧‧外殼

2043‧‧‧顯示部

2044‧‧‧操作鍵

2045‧‧‧透鏡

2046‧‧‧連接部

2050‧‧‧汽車

2051‧‧‧車體

2052‧‧‧車輪

2053‧‧‧儀表板

2054‧‧‧燈

在圖式中：圖1是說明本發明的一個實施方式的圖；圖2是說明本發明的一個實施方式的工作的圖； 圖3A至圖3D是說明本發明的一個實施方式的工作的圖；圖4A和圖4B是說明本發明的一個實施方式的圖；圖5A至圖5C是說明本發明的一個實施方式的電路圖；圖6A至圖6F是說明本發明的一個實施方式的電路圖；圖7A和圖7B是說明本發明的一個實施方式的電路圖；圖8A和圖8B是說明本發明的一個實施方式的電路圖；圖9是說明本發明的一個實施方式的電路圖；圖10是說明本發明的一個實施方式的電路圖；圖11A至圖11C是說明本發明的一個實施方式的電路圖；圖12A至圖12D是說明本發明的一個實施方式的圖；圖13A和圖13B是說明本發明的一個實施方式的電路圖；圖14A至圖14C是說明本發明的一個實施方式的電路圖；圖15是說明本發明的一個實施方式的圖；圖16A和圖16B是說明本發明的一個實施方式的圖；圖17是說明本發明的一個實施方式的圖；圖18A和圖18B是說明本發明的一個實施方式的圖；圖19是說明本發明的一個實施方式的圖；圖20是說明本發明的一個實施方式的圖；圖21是說明本發明的一個實施方式的圖；圖22是說明本發明的一個實施方式的圖；圖23是說明本發明的一個實施方式的圖；圖24A至圖24D是說明電晶體的結構的一個例子的圖；圖25A和圖25B是說明電晶體的結構的一個例子的圖；圖26A至圖26C是說明電晶體的結構的一個例子的圖；圖27是說明中央處理裝置的結構的一個例子的圖；圖28A和圖28B是說明電子構件的製造方法的一個例子的圖；圖29A至圖29F是說明電子裝置的一個例子的圖。

下面，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下實施方式中的說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的 情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。

另外，本發明的一個實施方式在其範疇內包括包含記憶體裝置、RF(Radio Frequency：射頻)標籤、顯示裝置、攝像裝置及積體電路的所有裝置。此外，顯示裝置在其範疇內包括液晶顯示裝置、其每個像素具備以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel；電漿顯示面板)、FED(Field Emission Display；場致發射顯示器)等具有積體電路的顯示裝置。

注意，當利用圖式說明發明結構時，有時表示相同物件的元件符號在不同的圖式中共同使用。

在本說明書等中，當明確地記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。這裡，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。

作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接有能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況；以及X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)而連接的情況。

作為X與Y電連接的情況的一個例子，例如可以舉出在X與Y之間連接有一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。

作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。

當明確地記載為“X與Y電連接”時，如下情況也包括在本說明書等中的公開範圍內：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，在本說明書中，明確記載為“電連接”與只簡單地記載為“連接”相同。

即使在圖式上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。

實施方式1

在本實施方式中，對根據本發明的一個實施方式的半導體裝置的結構實例進行說明。

〈半導體裝置的結構實例〉

圖1示出根據本發明的一個實施方式的半導體裝置10的結構實例。半導體裝置10具有記憶體裝置的功能。因此，也可以將半導體裝置10稱為記 憶體裝置10。半導體裝置10具有進行以半導體裝置10、記憶體電路20、記憶體電路30或記憶體電路40為空間粒度的細粒電源閘控的功能。以下，對這種半導體裝置10的結構進行說明。

半導體裝置10包括多個記憶體電路20(以下，也稱為巨集20)。另外，巨集20都包括多個記憶體電路30(以下，也稱為子陣列30)。並且，子陣列30都包括多個記憶體電路40(以下，也稱為存儲塊40)。就是說，子陣列30是由存儲塊40的集合體構成的記憶體電路，巨集20是由子陣列30的集合體構成的記憶體電路。另外，存儲塊40是具有儲存資料的功能的電路。

作為一個例子，圖1示出半導體裝置10包括四個巨集20，巨集20包括四個子陣列30，子陣列30包括四個存儲塊40的結構。因此，半導體裝置10具有包括4×4×4=64個存儲塊40的記憶體裝置的功能。例如，在存儲塊40的容量為2KB的情況下，半導體裝置10可以用作128KB的記憶體裝置。注意，巨集20、子陣列30、存儲塊40的個數和存儲塊40的容量不侷限於上述值，也可以為任意值。

另外，在半導體裝置10中設置有選擇電路S1，在巨集20中設置有選擇電路S2，在子陣列30中設置有選擇電路S3。

當半導體裝置10被存取而從外部被輸入位址信號ADDR時，根據該位址信號ADDR對規定的存儲塊40進行存取。並且，在被存取的存儲塊40中進行資料的寫入或讀出。另一方面，在不對半導體裝置10輸入位址信號ADDR的期間中，可以停止對半導體裝置10供應電力。由此，可以降低半導體裝置10處於待機狀態時的功耗。另外，如後面在圖5A至圖5C以及圖6A至圖6F等中說明那樣，藉由停止供應高電源電位和低電源電位中的一個或兩個等來停止供應電力。

多個巨集20與選擇電路S1連接。選擇電路S1具有根據位址信號ADDR選擇多個巨集20中的被要求存取的特定的巨集20的功能。選擇電路S1可以由解碼器等構成。例如，如圖1所示，在選擇電路S1與四個巨集20連接的情況下，藉由在選擇電路S1中解碼位址信號ADDR所包括的2位元的 資料，可以選擇特定的巨集20。

半導體裝置10具有在對被選擇電路S1選擇的巨集20供應電力的同時停止對沒有被選擇電路S1選擇的巨集20供應電力的功能。由此，在被選擇電路S1選擇的巨集20中進行資料的寫入或讀出等處理的同時，可以降低其他巨集20的功耗。

巨集20所包括的多個子陣列30與選擇電路S2連接。選擇電路S2具有根據位址信號ADDR選擇多個子陣列30中的被要求存取的特定的子陣列30的功能。選擇電路S2可以由解碼器等構成。例如，如圖1所示，在選擇電路S2與四個子陣列30連接的情況下，藉由在選擇電路S2中解碼位址信號ADDR所包括的2位元的資料，可以選擇特定的子陣列30。

半導體裝置10具有在對被選擇電路S2選擇的子陣列30供應電力的同時停止對沒有被選擇電路S2選擇的子陣列30供應電力的功能。由此，在被選擇電路S2選擇的子陣列30中進行資料的寫入或讀出等處理的同時，可以降低其他子陣列30的功耗。

子陣列30所包括的多個存儲塊40與選擇電路S3連接。選擇電路S3具有根據位址信號ADDR選擇多個存儲塊40中的被要求存取的特定的存儲塊40的功能。選擇電路S3可以由解碼器等構成。例如，如圖1所示，在選擇電路S3與四個存儲塊40連接的情況下，藉由在選擇電路S3中解碼位址信號ADDR所包括的2位元的資料，可以選擇特定的存儲塊40。

半導體裝置10具有在對被選擇電路S3選擇的存儲塊40供應電力的同時停止對沒有被選擇電路S3選擇的存儲塊40供應電力的功能。由此，在被選擇電路S3選擇的存儲塊40中進行資料的寫入或讀出等處理的同時，可以降低其他存儲塊40的功耗。

如上所述，半導體裝置10可以根據每個巨集20、每個子陣列30或每個存儲塊40控制供應電力。

圖2示出半導體裝置10被輸入位址信號ADDR時的工作實例。在此， 作為一個例子，對輸入到半導體裝置10的位址信號ADDR包括用來指定要存取的存儲塊40的6位元的資料“011011”時的工作進行說明。

當輸入包括6位元的資料“011011”的位址信號ADDR時，6位元的資料的高階的2位元“01”被選擇電路S1解碼，選擇被要求存取的巨集20(圖式中的從左邊數第二個巨集20)。

在此，可以維持停止對沒有被要求存取的巨集20(由高階的2位元“00”、“10”、“11”指定的巨集20)供應電力的狀態。就是說，在選擇巨集20時，可以只對選擇電路S1、被要求存取的巨集20所包括的子陣列30及選擇電路S2供應電力。因此，可以進行以巨集20為空間粒度的電源閘控。

接著，在被選擇電路S1選擇的巨集20中，6位元的資料的中階的2位元“10”被選擇電路S2解碼，選擇被要求存取的子陣列30(圖式中的從下面數第二個子陣列30)。

在此，可以維持停止對被選擇電路S1選擇的巨集20所包括的子陣列30中的沒有被要求存取的子陣列30(由中階的2位元“00”、“01”、“11”指定的子陣列30)供應電力的狀態。就是說，在選擇子陣列30時，可以只對選擇電路S1、被要求存取的巨集20所包括的選擇電路S2、被要求存取的子陣列30所包括的存儲塊40及選擇電路S3供應電力。因此，可以進行以子陣列30為空間粒度的電源閘控。

接著，在被選擇電路S2選擇的子陣列30中，位址資料的低階的2位元“11”被選擇電路S3解碼，選擇被要求存取的存儲塊40(圖式中的右下側的存儲塊40)。

在此，可以維持停止對被選擇電路S2選擇的子陣列30所包括的存儲塊40中的沒有被要求存取的存儲塊40(由低階的2位元“00”、“01”、“10”指定的存儲塊40)供應電力的狀態。就是說，在選擇存儲塊40時，可以只對選擇電路S1、被要求存取的巨集20所包括的選擇電路S2、被要求存取的子陣列30所包括的選擇電路S3、被要求存取的存儲塊40供應電 力。因此，可以進行以存儲塊40為空間粒度的電源閘控。

如上所述，在本發明的一個實施方式中，位址信號被輸入而被要求存取特定的存儲塊40時，可以維持停止對位址信號沒有指定的巨集20、子陣列30或存儲塊40供應電力的狀態。注意，可以根據儲存在半導體裝置10中的資料的局部性或存取的頻率等改變停止供應電力的物件。

明確而言，在使半導體裝置10工作時，可以選擇(1)對半導體裝置10整體供應電力的模式、(2)對被要求存取的巨集20供應電力的模式、(3)對被要求存取的子陣列30供應電力的模式、(4)對被要求存取的存儲塊40供應電力的模式。就是說，不但可以進行以半導體裝置10為空間粒度的細粒電源閘控，而且可以進行以巨集20、子陣列30或存儲塊40為空間粒度的細粒電源閘控。

下面，對半導體裝置10中的細粒電源閘控進行詳細說明。如圖3A至圖3D所示，在半導體裝置10中，可以改變電源閘控的空間粒度。另外，在圖式中，以粗框表示被供應電力的電路。

圖3A示出對半導體裝置10整體供應電力的模式。在對半導體裝置10輸入選擇半導體裝置10的信號CE時，對半導體裝置10整體供應電力，對半導體裝置10所包括的巨集20、子陣列30、存儲塊40(未圖示)也供應電力。就是說，進行以半導體裝置10為空間粒度的電源閘控。另外，在沒有輸入信號CE的期間中，可以維持停止對半導體裝置10供應電力的狀態。

圖3B示出對被選擇電路S1選擇的特定的巨集20供應電力的模式。對選擇電路S1輸入選擇特定的巨集20(在此，圖式中的最左邊的巨集20)的信號MA。此時，對被選擇的巨集20供應電力，對被選擇的巨集20所包括的子陣列30、存儲塊40(未圖示)也供應電力。

另一方面，對沒有被選擇電路S1選擇的巨集20沒有供應電力。就是說，維持停止對沒有被選擇的巨集20以及沒有被選擇的巨集20所包括的子陣列30、存儲塊40(未圖示)供應電力的狀態。由此，可以進行以巨集20為空間粒度的電源閘控，從而可以降低半導體裝置10的功耗。

圖3C示出對被選擇電路S2選擇的特定的子陣列30供應電力的模式。對選擇電路S2輸入選擇特定的子陣列30(在此，圖式中的最上面的子陣列30)的信號SA。此時，對被選擇的子陣列30供應電力，對被選擇的子陣列30所包括的存儲塊40(未圖示)也供應電力。

另一方面，對沒有被選擇電路S2選擇的子陣列30沒有供應電力。就是說，維持停止對沒有被選擇的子陣列30以及沒有被選擇的子陣列30所包括的存儲塊40(未圖示)供應電力的狀態。由此，可以進行以子陣列30為空間粒度的電源閘控，從而可以降低巨集20的功耗。

圖3D示出對被選擇電路S3選擇的特定的存儲塊40供應電力的模式。對選擇電路S3輸入選擇特定的存儲塊40(在此，圖式中右上側的存儲塊40)的信號BA。此時，對被選擇的存儲塊40供應電力。

另一方面，對沒有被選擇電路S3選擇的存儲塊40沒有供應電力。就是說，維持停止對沒有被選擇的存儲塊40供應電力的狀態。由此，可以進行以存儲塊40為空間粒度的電源閘控，從而可以降低子陣列30的功耗。

如上所述，在本發明的一個實施方式中，可以從半導體裝置10、巨集20、子陣列30、存儲塊40選擇進行電源閘控時的空間粒度。因此，可以根據儲存在半導體裝置10中的資料的局部性或存取的頻率等可以進行適當的電源閘控，可以高效地降低半導體裝置10的功耗。根據要執行的程式的內容等，可以使用硬體或軟體(系統)選擇空間粒度。

另外，細粒電源閘控帶來的低功耗化的效果取決於儲存在半導體裝置10中的資料的局部性。因此，藉由將半導體裝置10用於快取記憶體等資料的局部性強的記憶體裝置，可以大幅度地降低功耗。在將半導體裝置10用作快取記憶體的情況下，可以使用容量不同的多個半導體裝置10。例如，使用容量不同的三種半導體裝置10，並且可以將容量最小的半導體裝置10用於主快取，將容量中間的半導體裝置10用於次要快取，將容量最大的半導體裝置10用於三次快取。

〈存儲塊的結構實例〉

圖4A和圖4B示出圖1至圖3D所示的存儲塊40的結構實例。存儲塊40包括單元陣列110、驅動電路120、驅動電路130。另外，單元陣列110包括多個記憶單元111。

記憶單元111是具有儲存資料的功能的電路。在記憶單元111中，既可以儲存2值(高位準及低位準)的資料，又可以儲存3值以上的資料。

記憶單元111與佈線WL、佈線BL連接。佈線WL具有傳送用來選擇規定的行的記憶單元111的信號(以下，也稱為選擇信號)的功能。佈線BL具有傳送與對被選擇的記憶單元111寫入的資料對應的電位(以下，也稱為寫入電位)的功能。另外，佈線BL具有與儲存在記憶單元111中的資料對應的電位(以下，也稱為讀出電位)的功能。在此，示出在存儲塊40中設置有n+1個佈線WL(佈線WL[n：0])、m+1個佈線BL(佈線BL[m：0])和(n+1)×(m+1)個記憶單元111的結構實例(n、m為0以上的整數)。注意，寫入電位和讀出電位既可以輸出到同一佈線BL，又可以輸出到不同的佈線。

作為記憶單元111，較佳為使用在通道形成區域中包含氧化物半導體的電晶體(以下，也稱為OS電晶體)。氧化物半導體的能帶間隙比矽等其他半導體寬，並且其載子密度比矽等其他半導體低。因此，OS電晶體的關態電流極小。因此，藉由將OS電晶體用於記憶單元111，可以長期間地保持儲存在記憶單元111中的資料。另外，在停止對存儲塊40供應電力的期間中也可以保持資料。關於使用OS電晶體的記憶單元111，將在實施方式2中進行詳細說明。

驅動電路120具有根據位址信號ADDR對佈線WL輸出選擇信號的功能。驅動電路120可以由解碼器等構成。

驅動電路130具有對根據位址信號ADDR被選擇的記憶單元111寫入資料的功能。另外，還具有讀出根據位址信號ADDR被選擇的記憶單元111所儲存的資料的功能。明確而言，驅動電路130具有對佈線BL供應寫入電位的功能、從佈線BL的電位讀出儲存在記憶單元111中的資料的功能。另 外，驅動電路130還可以具有將佈線BL預充電到規定的電位的功能、放大佈線BL的電位的功能等。

注意，相鄰的存儲塊40也可以共同使用驅動電路120、130。

在單元陣列110中沒有進行資料的讀出或寫入的期間中，可以停止對驅動電路120、驅動電路130供應電力。由此，可以降低存儲塊40的功耗。

另一方面，在根據位址信號ADDR被選擇特定的存儲塊40時，在該存儲塊40中，對驅動電路120、驅動電路130供應電力。明確而言，如圖4A所示，將電力供應到驅動電路120中的包括藉由佈線WL對被選擇的記憶單元111供應選擇信號的元件的區域(在圖式中，以斜線表示)和驅動電路130。圖4A示出第一行的記憶單元111被選擇，並且驅動電路120中的與佈線WL[0]連接的邏輯電路供應電力的狀態。如此，在驅動電路120中，藉由只對用來選擇特定的行的記憶單元111的邏輯電路供應電力，可以降低驅動電路120的功耗。另外，可以說，在圖4A中進行以空間粒度為記憶單元111的一行的電源閘控。

此外，如圖4B所示，在根據位址信號ADDR被選擇特定的存儲塊40時，也可以對驅動電路120整體供應電力。此時，可以進行以空間粒度為驅動電路120的電源閘控。另外，也可以進行以空間粒度為記憶單元111的多個行的電源閘控。此外，在驅動電路130中，還可以進行以空間粒度為記憶單元111的一列或多個列的電源閘控。關於驅動電路120的電路結構的具體例子，將在圖9中進行說明。

〈功率開關電路的結構實例〉

圖5A至圖6F示出設置有用來控制電力供應的開關(功率開關)的電路的結構實例。

在圖5A中，電路210與用來控制電力供應的功率開關連接。在此，作為功率開關使用電晶體221。

電路210是利用高電源電位VDD及低電源電位VSS而驅動的電路，對 結構和功能沒有特別的限制。例如，電路210也可以是算術電路或記憶體電路。在將電路210用作算術電路的情況下，例如可以使用由反相器電路、AND電路、NAND電路、OR電路、NOR電路等組合電路構成的電路。另外，電路210也可以是由正反器電路、閂鎖電路等時序電路構成的電路。

電路210與被供應低電源電位VSS的佈線及電晶體221的源極和汲極中的一個連接。電晶體221的源極和汲極中的另一個與被供應高電源電位VDD的佈線連接。電晶體221的閘極與被供應信號EN的佈線連接。

當作為信號EN被輸入低位準信號時，電晶體221成為開啟狀態，對電路210供應高電源電位VDD，電路210工作。另一方面，當作為信號EN被輸入高位準信號時，電晶體221成為關閉狀態，停止對電路210供應高電源電位VDD。

作為電路210，可以使用圖1至圖3D中的選擇電路S1至S3、圖4A和圖4B中的單元陣列110、驅動電路120、130等。由此，可以控制對選擇電路S1至S3、單元陣列110、驅動電路120、130供應電力。

另外，如圖5B所示，也可以在電路210與被供應低電源電位VSS的佈線之間設置開關。在此，作為開關使用電晶體222。當作為信號EN被輸入高位準信號時，電晶體222成為開啟狀態，對電路210供應低電源電位VSS，電路210工作。另一方面，當作為信號EN被輸入低位準信號時，電晶體222成為關閉狀態，停止對電路210供應低電源電位VSS。

此外，如圖5C所示，也可以在電路210與被供應高電源電位VDD的佈線之間以及電路210與被供應低電源電位VSS的佈線之間設置開關。在此，信號ENB是信號EN的反轉信號。當作為信號EN被輸入高位準信號時，對電路210供應高電源電位VDD及低電源電位VSS。

另外，如圖6A所示，也可以對圖5A所示的結構附加電晶體231的結構。電晶體231的閘極與被供應信號EN的佈線連接，源極和汲極中的一個與輸出端子OUT連接，源極和汲極中的另一個與被供應低電源電位VSS的佈線連接。

電晶體231在作為信號EN被輸入高位準信號的期間中成為開啟狀態。由此，在停止對電路210供應電力的期間中，可以將輸出端子OUT的電位保持為低位準。因此，可以防止電路210的輸出成為不定值。

另外，如圖6B所示，也可以對圖5B所示的結構附加電晶體232的結構。電晶體232的閘極與被供應信號EN的佈線連接，源極和汲極中的一個與輸出端子OUT連接，源極和汲極中的另一個與被供應高電源電位VDD的佈線連接。

電晶體232在作為信號EN被輸入低位準信號的期間中成為開啟狀態。由此，在停止對電路210供應電力的期間中，可以將輸出端子OUT的電位保持為高位準。因此，可以防止電路210的輸出成為不定值。

另外，在圖6A中，也可以設置邏輯電路代替電晶體231。圖6C示出設置反相器233、AND電路234代替電晶體231的結構。此外，圖6D示出設置反相器233、NAND電路235及反相器236代替電晶體231的結構。

另外，在圖6B中，也可以設置邏輯電路代替電晶體232。圖6E示出設置AND電路237代替電晶體232的結構。此外，圖6F示出設置NAND電路238及反相器239代替電晶體232的結構。

在圖6C至圖6F中，在停止對電路210供應電力的期間中，可以將輸出端子OUT的電位保持為低位準。因此，可以防止電路210的輸出成為不定值。

另外，在圖5A至圖6F中，可以藉由將高電源電位VDD切換為低電源電位VSS停止供應電力。此時，成為如下狀態：在被供應低電源電位VSS的兩個佈線之間連接電路210，電流不流過電路210。同樣地，在圖5A至圖6F中，也可以藉由將低電源電位VSS切換為高電源電位VDD停止供應電力。

對圖5A至圖6F中的電晶體(電晶體221、222、231、232、構成反相 器、AND電路、NAND電路的電晶體等)的材料沒有特別的限制，例如可以使用OS電晶體。尤其是，藉由作為電晶體221、222使用OS電晶體，在電晶體221、222成為關閉狀態而停止供應電力的期間中可以實現極低的功耗。

另外，也可以將OS電晶體層疊在其他電晶體上。因此，可以將圖5A至圖6F中的電晶體層疊在電路210所包括的電晶體上，從而可以抑制設置功率開關導致的面積增大。

此外，作為圖5A至圖6F中的電晶體，也可以使用通道形成區域形成在包含單晶半導體的基板的一部分的電晶體(以下，也稱為單晶電晶體)。作為包含單晶半導體的基板，可以舉出單晶矽基板和單晶鍺基板等。因為單晶電晶體可以進行高速的工作，所以在作為電晶體221、222使用單晶電晶體的情況下，可以高速地進行供應電力的切換。

另外，作為圖5A至圖6F中的電晶體，也可以使用通道形成區域形成在包含氧化物半導體之外的半導體材料的膜中的電晶體。例如，可以使用在通道形成區域中包含非單晶半導體的電晶體。作為非單晶半導體，可以舉出非晶矽、微晶矽、多晶矽等非單晶矽、非晶鍺、微晶鍺、多晶鍺等非單晶鍺等。

〈電路210的結構實例〉

接著，圖7A至圖8B示出電路210的具體結構實例。

圖7A示出圖5A中的電路210是反相器時的結構。電路210包括電晶體241、242。

電晶體241的閘極與輸入端子IN連接，源極和汲極中的一個與電晶體221的源極和汲極中的一個連接，源極和汲極中的另一個與電晶體242的源極和汲極中的一個連接。電晶體242的閘極與輸入端子IN連接，源極和汲極中的另一個與被供應低電源電位VSS的佈線連接。注意，雖然在此示出圖5A中的電路210是反相器的結構，但是也可以採用圖5B、圖5C以及圖6A至圖6F中的電路210是反相器的結構。

圖7B示出圖5A中的電路210是NAND電路時的結構。電路210包括電晶體251、252、253、254。

電晶體251的閘極與輸入端子IN1連接，源極和汲極中的一個與電晶體252的源極和汲極中的一個及電晶體221的源極和汲極中的一個連接，源極和汲極中的另一個與電晶體252的源極和汲極中的另一個及電晶體253的源極和汲極中的一個連接。電晶體252的閘極與輸入端子IN2連接。電晶體253的閘極與輸入端子IN2連接，源極和汲極中的另一個與電晶體254的源極和汲極中的一個連接。電晶體254的閘極與輸入端子IN1連接，源極和汲極中的另一個與被供應低電源電位VSS的佈線連接。注意，雖然在此示出圖5A中的電路210是NAND電路的結構，但是也可以採用圖5B、圖5C以及圖6A至圖6F中的電路210是NAND電路的結構。

圖7A和圖7B所示的電路210可以用於圖1至圖3D中的選擇電路S1至S3、圖4A和圖4B中的單元陣列110、驅動電路120、驅動電路130等。另外，也可以組合圖7A所示的反相器和圖7B所示的NAND電路而構成AND電路。

此外，圖5A至圖6F中的電路210可以由多個邏輯元件構成。圖8A和圖8B示出圖5A中的電路210包括多個邏輯電路211的結構。

圖8A中的電路210包括N個邏輯電路211(邏輯電路211_1至211_N)(N是自然數)。多個邏輯電路211都藉由電晶體221與被供應高電源電位VDD的佈線連接。另外，多個邏輯電路211都與被供應低電源電位VSS的佈線連接。藉由作為信號EN供應低位準信號，高電源電位VDD供應到邏輯電路211_1至211_N。由此，可以一同控制對邏輯電路211_1至211_N供應電力。

邏輯電路211也可以由組合電路諸如反相器電路、AND電路、NAND電路、OR電路、NOR電路等或時序電路諸如正反器電路、閂鎖電路等構成。

另外，如圖8B所示，也可以按每個邏輯電路211設置電晶體221。此 時，可以根據每個邏輯電路211控制供應電力。

另外，在圖8A和圖8B的電路210中，某個邏輯電路211的輸出端子也可以與其他邏輯電路211的輸入端子連接。由此，可以構成組合邏輯電路211的邏輯電路。

另外，圖8A和圖8B中的電路210也可以應用於圖5B、圖5C以及圖6A至圖6F中的電路210。

〈驅動電路的結構實例〉

對在圖4A和圖4B的驅動電路120中設置有功率開關的結構實例進行說明。

圖9是如圖4A所示的能夠根據與佈線WL連接的每個電路進行電源閘控的驅動電路120的結構實例。驅動電路120包括邏輯電路310_0至310_n，按每個佈線WL設置有邏輯電路310。另外，佈線WL與多個記憶單元(未圖示)連接。

邏輯電路310包括電晶體321至324、電晶體331和332以及電晶體341和342。另外，電晶體321至324對應於圖7B中的電晶體251至254，構成NAND電路。電晶體331和332對應於圖7A中的電晶體241和242，構成反相器。並且，邏輯電路310構成AND電路。

信號RA對應於輸出到佈線WL的選擇信號。藉由在輸入有信號RA的狀態下將信號WLE設定為高位準，選擇信號輸出到佈線WL。

電晶體341設置在電晶體331與被供應高電源電位VDD的佈線之間，並具有控制對邏輯電路310供應高電源電位VDD的功能。電晶體342設置在電晶體324與被供應低電源電位VSS的佈線之間，並具有控制對邏輯電路310供應低電源電位VSS的功能。電晶體341、342分別具有與圖5A至圖5C中的電晶體221、222同樣的功能。

如此，藉由在每個邏輯電路310中設置電晶體341、342，可以根據每 個邏輯電路310進行電源閘控。因此，可以只對與被選擇的佈線WL對應的邏輯電路310供應電力，可以進行以空間粒度為記憶單元111的一行的細粒電源閘控(參照圖4A)。

另外，如圖10所示，在按每個佈線WL設置有驅動佈線WL的邏輯電路311的結構中，邏輯電路311_1至311_n也可以共同使用被供應高電源電位VDD的佈線和被供應低電源電位VSS的佈線，且設置與被供應高電源電位VDD的佈線連接的電晶體341以及與被供應低電源電位VSS的佈線連接的電晶體342。在此情況下，可以一同控制對邏輯電路311_1至311_n供應電力。因此，如圖4B所示，可以對驅動電路120整體進行電源閘控。另外，在圖10中，藉由在輸入有信號RA[0]至[n]的狀態下將信號WLE設定為高位準，對佈線WL[0]至[n]輸出選擇信號。

作為圖9和圖10中的驅動電路120可以自由地使用圖5A至圖6F所示的結構。例如，也可以省略電晶體341和電晶體342中的一個。另外，除了電晶體341之外，在電晶體321、322與連接到電晶體321、322的被供應高電源電位VDD的佈線之間還設置電晶體，或者設置電晶體代替電晶體341，由此進行電源閘控。此外，除了電晶體342之外，在電晶體332與連接到電晶體332的被供應低電源電位VSS的佈線之間還設置電晶體，或者在它們之間設置電晶體代替電晶體342，由此進行電源閘控。

〈功率開關賦能生成電路〉

圖11A至圖11C示出用來對如下功率開關輸出控制信號的電路(功率開關賦能生成電路)的結構實例，上述功率開關是控制對圖1至圖3D中的選擇電路S1至S3供應電力的功率開關以及控制對存儲塊40中的電路(驅動電路120、130等，參照圖4A和圖4B)供應電力的功率開關。注意，設置在選擇電路S1至S3、驅動電路120、130中的功率開關的結構可以參照圖5A至圖10。

圖11A示出生成用來控制功率開關的信號的電路400的結構實例。電路400由AO電路(AND電路+OR電路)和NOR電路構成。電路400具有根據信號PGD[0]至[3]、信號PSE、信號CE、MA、SA、BA而輸出輸入到功率開關的信號EN_S1至EN_S3、信號EN_block的功能。

信號PGD[0]至[3]是用來決定電源閘控的空間粒度的信號。根據要執行的程式的內容，可以使用硬體或軟體(系統)輸入信號PGD[0]至[3]。

如圖3A至圖3D所示，信號CE、MA、SA、BA分別是輸入到半導體裝置10、選擇電路S1、選擇電路S2、選擇電路S3的選擇信號。

信號PSE是對半導體裝置10整體供應電力的信號，而與輸入到電路400的信號PGD[3：0]、信號CE、MA、SA、BA無關。

信號EN_S1至EN_S3是供應到選擇電路S1至S3的功率開關的選擇信號，信號EN_block是供應到在根據位址信號被選擇的存儲塊40中的電路(驅動電路120、130等，參照圖4A和圖4B)中設置的功率開關的選擇信號。

另外，如圖式所示，從電路400所包括的多個AO電路的輸出端子分別輸出信號EN_all、EN_MA、EN_SA，從被輸入信號BA的NOR電路的輸出端子輸出EN_block。信號EN_all、EN_MA、EN_SA、EN_block分別對應於選擇半導體裝置10整體的控制信號、選擇特定的巨集20的控制信號、選擇特定的子陣列30的控制信號、選擇特定的存儲塊40的控制信號。

在此，示出設置在選擇電路S1至S3以及存儲塊40內的電路(驅動電路120、130等)中的功率開關是如圖5A和圖5C以及圖6A、圖6C和圖6D中的電晶體221那樣的p通道型電晶體時的結構實例。就是說，當作為信號EN_S1至EN_S3、信號EN_block被輸入低位準信號時，功率開關成為開啟狀態，進行電力供應。

表1示出信號PGD[0]至[3]、信號PSE與進行電源閘控的範圍的對應關係。注意，表1中的X表示不定值，“1”對應於高位準信號，“0”對應於低位準信號。

[表1]

當半導體裝置10被選擇時，信號CE成為高位準，分別輸入到根據位址信號ADDR被選擇的巨集20、子陣列30、存儲塊40的信號MA、SA、BA成為高位準。由此，信號EN_S1至EN_S3成為低位準，對選擇電路S1至S3供應電力。

並且，在根據每個存儲塊40進行電源閘控的情況下，在將信號PSE設定為低位準的狀態下，將信號PGD[1]至[3]設定為低位準。此時，信號EN_all、EN_MA、EN_SA都成為低位準。因此，只對被輸入高位準信號BA的選擇電路S3所選擇的存儲塊40輸出低位準信號EN_block。由此，設置在被選擇的存儲塊40中的電路的功率開關成為開啟狀態，進行電力供應。就是說，可以進行以存儲塊40為空間粒度的電源閘控。

在根據每個子陣列30進行電源閘控的情況下，在將信號PSE設定為低位準的狀態下，將信號PGD[1]設定為高位準，並且將信號PGD[2]、[3]設定為低位準。此時，當信號SA成為高位準時，信號EN_SA成為高位準。因此，在被輸入信號SA的選擇電路S2所選擇的子陣列30中，與信號BA無關地輸出低位準信號EN_block。由此，對被選擇電路S2選擇的子陣列30所包括的所有存儲塊40供應電力。就是說，可以進行以子陣列30為空間粒度的電源閘控。

在根據每個巨集20進行電源閘控的情況下，在將信號PSE設定為低位準的狀態下，將信號PGD[2]設定為高位準，並且將信號PGD[3]設定為低位準。此時，當信號MA成為高位準時，信號EN_MA成為高位準，EN_SA 也成為高位準。因此，在被輸入信號MA的選擇電路S1所選擇的巨集20中，與信號SA、BA無關地輸出低位準信號EN_block。由此，對被選擇電路S1選擇的巨集20所包括的所有存儲塊40供應電力。就是說，可以進行以巨集20為空間粒度的電源閘控。

另外，在每次半導體裝置10被要求存取且被輸入位址信號ADDR，對半導體裝置10所包括的所有存儲塊40供應電力的情況下，在將信號PSE設定為低位準的狀態下，將信號PGD[3]設定為高位準。此時，當信號CE成為高位準時，信號EN_all成為高位準，信號EN_MA、EN_SA也成為高位準。因此，當被輸入信號CE時，與信號MA、SA、BA無關地輸出低位準信號EN_block。由此，對半導體裝置10所包括的所有存儲塊40供應電力。就是說，可以進行以半導體裝置10為空間粒度的電源閘控。

另外，當將信號PGD[0]設定為高位準時，信號EN_S1至EN_S3與信號PGD[1]至[3]、信號CE、MA、SA、BA無關地成為低位準，對選擇電路S1至S3供應電力。就是說，可以將半導體裝置10的模式設定為對選擇電路S1至S3始終供應電力的模式。不需要按存儲塊40中的每個佈線WL、佈線BL設置選擇電路S1至S3，在半導體裝置10整體的功耗中選擇電路S1至S3的功耗所占的比例較小。因此，即使使選擇電路S1至S3始終處於開啟狀態，功耗的增大也較小。在半導體裝置10被要求高速工作的情況下，藉由將其模式設定為對選擇電路S1至S3始終供應電力的模式，可以防止對選擇電路S1至S3供應電力的切換導致的工作速度的下降。

另外，藉由將信號PSE設定為高位準，與信號PGD[0]至[3]、信號CE、MA、SA、BA無關，可以對半導體裝置10所包括的所有存儲塊40、選擇電路S1至S3供應電力。這對應於在半導體裝置10中不進行電源閘控的模式。在此情況下，不需要對半導體裝置10供應電力的切換，可以提高半導體裝置10的工作頻率，從而提高工作速度。在執行需要高速處理的程式的情況等下，將信號PSE設定為高位準是有效的。

另外，在停止對半導體裝置10所包括的所有存儲塊40、選擇電路S1至S3供應電力的情況下，將信號PGD[0]至[3]設定為低位準即可。

此外，雖然在圖11A中信號PGD為4位元的信號，但是也可以為3位元以下的信號。例如，在不使用對選擇電路S1至S3始終供應電力的模式的情況下，如圖11B所示，可以省略被輸入信號PGD[0]的佈線。另外，在不使用根據每個子陣列30進行電源閘控的模式的情況下，如圖11C所示，可以省略被輸入信號PGD[1]、信號SA的佈線，而減少AND電路、OR電路、NOR電路的個數。與此同樣，在不使用根據每個巨集20進行電源閘控的模式的情況下，可以省略被輸入信號PGD[2]、信號MA的佈線。另外，在不使用根據每個存儲塊40進行電源閘控的模式的情況下，可以省略被輸入信號PGD[0]、信號BA的佈線。

如上所述，根據本發明的一個實施方式的半導體裝置10包括：與多個記憶體電路20連接的選擇電路S1；與多個記憶體電路30連接的選擇電路S2；以及與多個記憶體電路40連接的選擇電路S3，由此可以根據每個記憶體電路20、每個記憶體電路30或每個記憶體電路40進行電源閘控。由此，可以維持停止對不進行資料的讀出或寫入的記憶體電路40供應電力的狀態，從而可以降低半導體裝置10的功耗。

注意，本發明的一個實施方式不侷限於上述結構。就是說，在本實施方式中記載有各種各樣的發明的方式，由此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，雖然示出能夠根據每個記憶體電路20、每個記憶體電路30或每個記憶體電路40進行電源閘控的半導體裝置的例子，但是根據情況或狀況，本發明的一個實施方式既可以對半導體裝置10整體進行電源閘控，又可以不進行電源閘控。

本實施方式可以與其他實施方式的記載適當地組合。因此，在本實施方式中描述的內容(也可以是其一部分的內容)可以應用於、組合於或者替換成在該實施方式中描述的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施方式中描述的內容(也可以是其一部分的內容)。此外，在實施方式中描述的內容是指在各實施方式中利用各種圖式來說明的內容或利用說明書中的文章來說明的內容。另外，藉由使在一個實施方式中示出的圖式(也可以是其一部分)與該圖式的其他部分、在該實施方式中示出的其他圖式(也可以是其一部分)和/或在一個或多個其他實施方式中示出的圖式(也可以是其一部分)組合，可以構成更多圖式。這在下面 的實施方式中也是同樣的。

實施方式2

在本實施方式中，對根據本發明的一個實施方式的記憶單元的結構實例進行說明。在此，尤其是對使用OS電晶體構成的記憶單元111的結構進行說明。

圖12A示出存儲塊40的結構實例。另外，圖12A中的存儲塊40對應於圖4A和圖4B中的存儲塊40。單元陣列110包括(n+1)×(m+1)個記憶單元111(記憶單元[0，0]至[n，m])。

在本發明的一個實施方式中，在記憶單元111沒有被選擇的期間中，可以停止對單元陣列110、驅動電路120、130供應電力。因此，記憶單元111較佳為具有在沒有供應電力的期間中也可以保持資料的結構。

在此，OS電晶體具有極小的關態電流，所以適應於用於記憶單元111的電晶體。明確而言，如圖12B所示，在記憶單元111中設置作為OS電晶體的電晶體112、電容器113是較佳的。在圖式中附有“OS”的電晶體是OS電晶體。

電晶體112的源極和汲極中的一個與電容器113連接。在此，將與電晶體112的源極和汲極中的一個及電容器113連接的節點稱為節點N1。

節點N1從佈線BL等藉由電晶體112被供應要保持在記憶單元111中的電位。並且，當電晶體112成為關閉狀態時，節點N1成為浮動狀態，保持節點N1的電位。在此，作為OS電晶體的電晶體112的關態電流極小，所以可以長期間地保持節點N1的電位。另外，可以藉由對與電晶體112的閘極連接的佈線供應規定的電位，控制電晶體112的導通狀態。

要保持在節點N1中的電位既可以為2值(高位準及低位準)的電位，又可以為3值以上的電位。尤其是，當要保持在節點N1中的電位為3值以上時，要被保持的電位之間的間隔變窄，所以微小的電荷洩漏可能導致資 料變動。但是，OS電晶體具有極小的關態電流，所以可以實現極小的來自節點N1的電荷洩漏。因此，在節點N1中要保持3值以上的電位的情況下，作為電晶體112採用OS電晶體是尤其佳的。

此外，OS電晶體的耐壓性比在通道形成區域中包含矽的電晶體(以下，也稱為Si電晶體)等高。因此，藉由作為電晶體112採用OS電晶體，可以擴大要保持在節點N1中的電位的範圍。因此，可以增加要保持在記憶單元111中的資料的個數。例如，可以在節點N1中保持16值的電位。此時，可以在記憶單元111中保持4位元的資料。

另外，在OS電晶體中，也可以設置背閘極。圖12C和圖12D示出在電晶體112中設置有背閘極的結構的例子。圖12C所示的電晶體112的背閘極與電晶體112的前閘極連接。圖12D所示的電晶體112的背閘極與被供應規定的電位的佈線連接。

如此，藉由作為記憶單元111採用OS電晶體，可以長期間地保持儲存在記憶單元111中的資料，從而可以提供可靠性高的半導體裝置。以下，對記憶單元111的具體結構實例進行說明。

〈記憶單元的結構實例1〉

圖13A示出記憶單元111的結構的一個例子。記憶單元111包括電路510和電路520。

電路510包括電晶體511至516。電晶體511、512、515、516是n通道型電晶體，電晶體513、514是p通道型電晶體。另外，電晶體511、512都可以是n通道型電晶體或p通道型電晶體。

電晶體511的閘極與佈線WL連接，源極和汲極中的一個與電晶體513的源極和汲極中的一個、電晶體515的源極和汲極中的一個、電晶體514的閘極、電晶體516的閘極連接，源極和汲極中的另一個與佈線BL連接。電晶體512的閘極與佈線WL連接，源極和汲極中的一個與電晶體514的源極和汲極中的一個、電晶體516的源極和汲極中的一個、電晶體513的閘極、電晶體515的閘極連接，源極和汲極中的另一個與佈線BLB連接。電晶體 513的源極和汲極中的另一個、電晶體514的源極和汲極中的另一個都與高電位電源線VDD連接。電晶體515的源極和汲極中的另一個、電晶體516的源極和汲極中的另一個都與低電位電源線VSS連接。此外，將與電晶體513的閘極及電晶體515的閘極連接的節點稱為節點N3，將與電晶體514的閘極及電晶體516的閘極連接的節點稱為節點N2。

佈線WL具有傳送選擇信號的功能，佈線BL具有傳送寫入電位或讀出電位的功能，佈線BLB具有傳送供應到佈線BL的信號的反轉信號的功能。佈線BLB既可以與驅動電路130連接，又可以藉由反相器等與佈線BL連接。

電路510構成作為揮發性記憶單元的SRAM(Static Random Access Memory)單元。並且，節點N2及節點N3對應於保持與寫入到記憶單元111中的資料對應的電荷的節點。

電路520包括電晶體521、522及電容器523、524。在此，電晶體521、522是OS電晶體。

電晶體521的閘極與佈線PG連接，源極和汲極中的一個與電容器523的一個電極連接，源極和汲極中的另一個與節點N3連接。電晶體522的閘極與佈線PG連接，源極和汲極中的一個與電容器524的一個電極連接，源極和汲極中的另一個與節點N2連接。電容器523的另一個電極及電容器524的另一個電極都與被供應規定的電位的佈線連接。被供應規定的電位的佈線可以是高電位電源線或低電位電源線(接地線等)。另外，也可以是能夠切換電位的佈線。此外，將與電晶體521的源極和汲極中的一個及電容器523的一個電極連接的節點稱為節點N4，將與電晶體522的源極和汲極中的一個及電容器524的一個電極連接的節點稱為節點N5。

佈線PG具有選擇進行資料的備份的記憶單元111的功能。另外，關於供應到佈線WL的信號和供應到佈線PG的信號，一個信號可以取決於另一個信號，或者它們可以彼此獨立。另外，藉由將佈線PG連接於驅動電路120，可以由驅動電路120控制佈線PG的電位。

與在記憶單元111中保持資料的節點相當的節點N2藉由作為OS電晶體的電晶體522與節點N5連接。另外，與在記憶單元111中保持資料的節點相當的節點N3藉由作為OS電晶體的電晶體521與節點N4連接。由此，可以將保持在構成SRAM單元的電路510中的資料備份到節點N4及節點N5。另外，可以將所備份的資料再次恢復到電路510。

明確而言，在電路510中沒有進行資料的讀出或寫入的期間中，藉由將佈線PG的電位設定為高位準而使電晶體521、522成為開啟狀態，可以將保持在節點N2中的資料備份到節點N5，並且將保持在節點N3中的資料備份到節點N4。然後，藉由將佈線PG的電位設定為低位準而使電晶體521、522成為關閉狀態，可以保持節點N4、N5的電位。另外，藉由將佈線PG的電位再次設定為高位準而使電晶體521、522成為開啟狀態，可以將備份到節點N4、N5的資料恢復到節點N2、N3。

在此，電晶體521、522是OS電晶體，它們的關態電流極小。因此，當電晶體521、522處於關閉狀態時，可以長期間地保持節點N4的電位和節點N5的電位。因此，藉由在即將停止對記憶單元111供應電力之前將保持在節點N2、N3中的資料備份到節點N4、N5，即使停止對記憶單元111供應電力也可以保持儲存在記憶單元111中的資料。並且，在再次開始對記憶單元111供應電力之後，可以將保持在節點N4、N5中的資料恢復到節點N2、N3。

另外，因為記憶單元111構成SRAM單元，所以電晶體511至516被要求高速工作。因此，作為電晶體511至516較佳為使用Si電晶體等。但是，不侷限於此，作為電晶體511至516也可以使用OS電晶體。

另外，在記憶單元111被供應電力，電路510作為SRAM單元工作的期間中，使電晶體521、522成為關閉狀態是較佳的。由此，可以防止電路510的工作速度的下降。

注意，雖然在圖13A中示出電路520包括電晶體521、522和電容器523、524的例子，但是也可以採用省略電晶體521及電容器523的結構、或者省略電晶體522及電容器524的結構。

另外，雖然在圖13A中作為電路510使用作為揮發性記憶單元的包括六個電晶體的SRAM單元，但是不侷限於此，作為電路510也可以使用其他揮發性記憶單元。即使使用其他揮發性記憶單元，藉由如圖13A所示將其連接到OS電晶體及電容器，也可以進行資料的備份及恢復。

如上所述，在記憶單元111中，藉由將儲存在電路510中的資料備份到電路520而保持該資料，在對記憶單元111沒有供應電力的期間中也可以保持資料。另外，在再次開始供應電力之後，可以將保持在電路520中的資料恢復到電路510。因此，可以在資料的保持期間中停止對記憶單元111供應電力，從而降低功耗。

另外，如下所述，可以將OS電晶體層疊在Si電晶體上。因此，可以將電路520層疊在電路510上。因此，可以抑制設置電路520導致的記憶單元111的面積增大。

〈記憶單元的結構實例2〉

圖13B示出記憶單元111的其他結構實例。圖13B所示的記憶單元111包括電晶體531、電容器532。在此，電晶體531是n通道型OS電晶體。

電晶體531的閘極與佈線WL連接，源極和汲極中的一個與電容器532的一個電極連接，源極和汲極中的另一個與佈線BL連接。電容器532的另一個電極與被供應規定的電位的佈線連接。在此，將與電晶體531的源極和汲極中的一個及電容器532的一個電極連接的節點稱為節點N6。以下，對記憶單元111的工作進行說明。

首先，在將與電容器532的另一個電極連接的佈線的電位維持為恆定電位的狀態下將佈線WL的電位設定為使電晶體531成為開啟狀態的電位，而使電晶體531成為開啟狀態。由此，佈線BL的電位被供應到節點N6(資料的寫入)。

接著，將佈線WL的電位設定為使電晶體531成為非導通狀態的電位，而使電晶體531成為非導通狀態。由此，節點N6成為浮動狀態，而保持節 點N6的電位(資料的保持)。在此，電晶體531是OS電晶體，其非導通狀態下的關態電流極小，所以能夠長期間地保持節點N6的電位。

接著，在將與電容器532的另一個電極連接的佈線的電位維持為恆定電位的狀態下將佈線WL的電位設定為使電晶體531成為開啟狀態的電位，而使電晶體531成為開啟狀態。由此，節點N6的電位被供應到佈線BL。此時，佈線BL的電位根據節點N6的電位不同。因此，藉由讀出佈線BL的電位，能夠讀出儲存在記憶單元111中的資料。在儲存在節點N6中的電荷引起的佈線BL的電位變動微弱時，將佈線BL與感測放大器等連接，放大佈線BL的電位而進行讀出即可。

另外，資料的改寫可以與上述資料的寫入及保持同樣地進行。明確而言，將佈線WL的電位設定為使電晶體531成為開啟狀態的電位，而使電晶體531成為開啟狀態。由此，對應於要重新改寫的資料的佈線BL的電位被供應到節點N6。然後，將佈線WL的電位設定為使電晶體531成為關閉狀態的電位，而使電晶體531成為關閉狀態，由此節點N6成為浮動狀態，在節點N6中保持對應於重新改寫的資料的電位。

在此，電晶體531是OS電晶體，其關態電流極小，所以在保持期間中可以長期間地保持節點N6的電位。因此，不需要進行在規定週期中重新寫入的工作(更新工作)，或者可以實現極低的更新工作的頻率。另外，在停止對記憶單元111供應電力的期間中也可以保持資料。

〈記憶單元的結構實例3〉

圖14A示出記憶單元111的其他結構實例。圖14A所示的記憶單元111包括電晶體541、542、電容器543。注意，電晶體541是OS電晶體。另外，雖然在此電晶體542是n通道型電晶體，但是也可以是p通道型電晶體。

電晶體541的閘極與佈線WWL連接，源極和汲極中的一個與電晶體542的閘極及電容器543的一個電極連接，源極和汲極中的另一個與佈線BL連接。電晶體542的源極和汲極中的一個與佈線SL連接，源極和汲極中的另一個與佈線BL連接。電容器的另一個電極與佈線RWL連接。在此，將與電晶體541的源極和汲極中的一個、電晶體542的閘極及電容器543的 一個電極連接的節點稱為節點N7。

佈線WWL具有對進行寫入的記憶單元111傳送選擇信號的功能，佈線RWL具有對進行讀出的記憶單元111傳送選擇信號的功能，佈線BL具有傳送寫入電位或讀出電位的功能，佈線SL被供應規定的電位。規定的電位可以為固定電位或兩個以上的不同的電位。另外，佈線WWL及佈線RWL對應於圖12A中的佈線WL，並與驅動電路120連接。佈線SL既可以與驅動電路120或驅動電路130連接，又可以與除了驅動電路120和驅動電路130之外另行設置的電源線連接。

藉由將OS電晶體用於電晶體541，當使電晶體541成為關閉狀態時，可以極為長期間地保持要保持在節點N7中的電位。

接著，說明圖14A所示的記憶單元111的工作。首先，將佈線WWL的電位設定為使電晶體541成為開啟狀態的電位，而使電晶體541成為開啟狀態。由此，佈線BL的電位被施加到節點N7。亦即，對電晶體542的閘極電極施加所規定的電荷(資料的寫入)。

然後，藉由將佈線WWL的電位設定為使電晶體541成為關閉狀態的電位，而使電晶體541成為關閉狀態，由此，節點N7成為浮動狀態，而保持節點N7的電位(資料的保持)。

接著，當在將佈線SL的電位維持為恆定電位的狀態下將佈線RWL的電位設定為所規定的電位時，佈線BL的電位根據保持在節點N7中的電荷量不同。一般而言，這是因為，當電晶體542為n通道型電晶體時，電晶體542的閘極電位為高位準時的外觀上的臨界值V_{th_H}比電晶體542的閘極電位為低位準時的外觀上的臨界值V_{th_L}低。在此，外觀上的臨界電壓是指為了使電晶體542成為開啟狀態所需要的佈線RWL的電位。因此，藉由將佈線RWL的電位設定為V_{th_H}與V_{th_L}之間的電位V₀，可以辨別節點N7的電位。例如，當節點N7的電位為高位準時，若佈線RWL的電位為V₀(>V_{th_H})，電晶體542則處於開啟狀態。另一方面，當節點N7的電位為低位準時，即便佈線RWL的電位成為V₀(<V_{th_L})，電晶體542還保持關閉狀態。因此，藉由讀出佈線BL的電位，可以讀出儲存在記憶單元111中的資料。

當不進行資料的讀出時，與節點N7的電位無關地將使電晶體542處於關閉狀態的電位，亦即低於V_{th_H}的電位施加到佈線RWL即可。

另外，資料的改寫可以與上述資料的寫入及保持同樣地進行。明確而言，將佈線WWL的電位設定為使電晶體541成為開啟狀態的電位，而使電晶體541成為開啟狀態。由此，對應於要改寫的資料的佈線BL的電位供應到節點N7。然後，將佈線WWL的電位設定為使電晶體541成為關閉狀態的電位，而使電晶體541成為關閉狀態，由此節點N7成為浮動狀態，在節點N7中保持對應於所寫改的資料的電位。

電晶體541是OS電晶體，其關態電流極小，所以在保持期間中可以長期間地保持節點N7的電位。由此，在停止對記憶單元111供應電力的期間中也可以保持資料。

另外，電晶體541的源極和汲極中的一個與電晶體542的閘極連接，由此具有與用作非揮發性記憶體的浮動閘極型電晶體的浮動閘極同樣的功能。因此，有時也可以將圖14A中的電晶體541的源極和汲極中的一個與電晶體542的閘極連接的部分稱為浮動閘極部。當電晶體541處於非導通狀態時，可認為該浮動閘極部被埋設在絕緣體中，而在浮動閘極部中保持電荷。電晶體541的關態電流為Si電晶體的關態電流的十萬分之一以下，因此由於電晶體541的洩漏電流而使儲存在浮動閘極部中的電荷消失的量極少。或者，可以長期間地不考慮儲存在浮動閘極部中的電荷的消失。因此，藉由使用作為OS電晶體的電晶體541，可以實現即使在停止供應電力的期間中也能夠長期間地保持資料的記憶體裝置。

另外，圖14A所示的記憶單元111可以藉由再次進行資料的寫入而直接改寫資料。由此，不需要閃速記憶體等所需要的擦除工作，以便能夠抑制擦除工作所導致的工作速度的降低。亦即，實現了半導體裝置的高速工作。

另外，此時不存在習知的浮動閘極型電晶體被指出的閘極絕緣膜(穿隧絕緣膜)的劣化的問題。亦即，可以解決以往被視為問題的將電子注入 到浮動閘極時發生的閘極絕緣膜劣化的問題。這意味著在原理上不存在寫入次數的限制。另外，不需要在習知的浮動閘極型電晶體中進行寫入或擦除時所需要的高電壓。

注意，雖然在此說明在節點N7中保持2值的電位的情況，但是也可以保持3值以上的電位。由此，可以在記憶單元111中儲存多值資料。

例如，考慮使節點N7將1位元(2值)的資料保持10年的情況。在電源電壓為2V以上且3.5V以下，電容器543的容量為21fF，且所允許的保持電位的變動量低於0.5V的情況下，為了以85℃在10年間將保持電位抑制在允許範圍內，從節點N7洩漏的電流量需要低於33×10^-24A。在來自其他元件的洩漏電流更小，且電流幾乎只從OS電晶體洩漏的情況下，通道寬度為350nm的OS電晶體的每單位面積的洩漏電流值低於93×10^-24A/μm是較佳的。藉由採用上述結構的記憶單元111，可以在85℃下將資料保持10年。

另外，考慮使節點N7將4位元(16值)的資料保持10年的情況。在電源電壓為2V以上且3.5V以下，電容器543的容量為0.1fF，保持電位的分佈寬度低於30mV，且所允許的保持電位的變動量低於80mV的情況下，為了以85℃在10年間將保持電位抑制在允許範圍內，從節點N7洩漏的電流量需要低於0.025×10^-24A。在來自其他元件的洩漏電流更小，且電流幾乎只從OS電晶體洩漏的情況下，通道寬度為60nm的OS電晶體的每單位面積的洩漏電流值低於0.423×10^-24A/μm是較佳的。藉由採用上述結構的記憶單元111，可以在85℃下將資料保持10年。

此外，考慮使節點N7將8位元(256值)的資料保持10年的情況。在電源電壓為2V以上且3.5V以下，記憶容量為0.1fF，保持電位的分佈寬度低於2mV，且所允許的保持電位的變動量低於5mV的情況下，為了以85℃在10年間將保持電位抑制在允許範圍內，從節點N7洩漏的電流量需要低於0.0016×10^-24A。在來自其他元件的洩漏電流更小，且電流幾乎只從OS電晶體洩漏的情況下，通道寬度為60nm的OS電晶體的每單位面積的洩漏電流值低於0.026×10^-24A/μm是較佳的。藉由採用上述結構的記憶單元111，可以在85℃下將資料保持10年。

注意，雖然在圖14A中示出使用同一佈線BL進行資料的寫入及讀出的結構，但是也可以使用不同的佈線進行資料的寫入及讀出。就是說，電晶體541的源極和汲極中的另一個及電晶體542的源極和汲極中的另一個可以與不同的佈線連接。此外，電晶體542與佈線BL也可以藉由其他電晶體連接，電晶體542與佈線SL也可以藉由其他電晶體連接。圖14B示出圖14A中的記憶單元111的變形實例。

圖14B所示的記憶單元111除了電晶體541、542、電容器543之外還包括電晶體544。另外，雖然在此電晶體542、544是n通道型電晶體，但是電晶體542、544也可以是p通道型電晶體。

電晶體541的閘極與佈線WWL連接，源極和汲極中的一個與電晶體542的閘極及電容器543的一個電極連接，源極和汲極中的另一個與佈線WBL連接。電晶體542的源極和汲極中的一個與佈線SL連接，源極和汲極中的另一個與電晶體544的源極和汲極中的一個連接。電晶體544的閘極與佈線RWL連接，源極和汲極中的另一個與佈線RBL連接。電容器543的另一個電極與被供應規定的電位的佈線連接。

此外，圖14B中的記憶單元111作為佈線BL包括不同的佈線，亦即佈線WBL和佈線RBL。佈線WBL具有傳送寫入電位的功能，佈線RBL具有傳送讀出電位的功能。

在圖14B中，將佈線RWL的電位設定為使電晶體544成為開啟狀態的電位，而使電晶體544成為開啟狀態，由此可以將讀出電位輸出到佈線RBL。就是說，可以藉由供應到佈線RBL的信號控制來自記憶單元111的資料的讀出。

另外，在圖14B中，佈線WBL和佈線RBL也可以是同一佈線BL。圖14C示出這種記憶單元111的結構。在圖14C中，電晶體541及電晶體544與佈線BL連接。此外，電容器543與佈線SL連接。

此外，在圖14A至圖14C中，可以層疊電晶體541和電晶體542(及電晶體544)。例如，可以在電晶體542的上方設置絕緣層，在該絕緣層的上 方設置作為OS電晶體的電晶體541及電容器543。由此，可以縮小記憶單元111的面積。

如上所述，藉由將OS電晶體用於記憶單元111，可以長期間地保持儲存在記憶單元111中的資料。另外，即使在停止對記憶單元111供應電力的狀態下也可以保持儲存在記憶單元111中的資料。

注意，在圖13A至圖14C中，對除了附有“OS”的電晶體之外的電晶體的材料沒有特別的限制。例如，可以使用與圖5A至圖6F中的電晶體的材料同樣的材料。

另外，圖13A至圖14C所示的電晶體也可以包括其間設置有半導體膜的一對閘極。此外，如此，在某個電晶體T包括其間設置有半導體膜的一對閘極(前閘極、背閘極)的情況下，也可以對一個閘極供應信號A，並且對另一個閘極供應固定電位Vb。

信號A例如為用來控制導通狀態/非導通狀態的信號。信號A也可以為具有電位V1或者電位V2(V1>V2)的兩種電位的數位信號。例如，可以將電位V1設定為高電源電位且將電位V2設定為低電源電位(接地電位等)。信號A也可以為類比信號。

固定電位Vb例如為用來控制電晶體T的臨界電壓VthA的電位。固定電位Vb可以為電位V1或者電位V2。此時，不需要另行設置用來生成固定電位Vb的電位發生電路，所以是較佳的。固定電位Vb也可以為與電位V1或者電位V2不同的電位。藉由降低固定電位Vb，有時可以提高臨界電壓VthA。其結果，有時可以降低閘極與源極之間的電壓Vgs為0V時的汲極電流，而可以降低包括電晶體T的電路的洩漏電流。例如，可以使固定電位Vb低於低電源電位。藉由提高固定電位Vb，有時可以降低臨界電壓VthA。其結果，有時可以提高閘極與源極之間的電壓Vgs為VDD時的汲極電流，而可以提高包括電晶體T的電路的工作速度。例如，可以使固定電位Vb高於低電源電位。

另外，信號A也可以被供應到電晶體T的一個閘極，信號B也可以被 供應到另一個閘極。信號B例如為用來控制電晶體T的導通狀態/非導通狀態的信號。信號B也可以為具有電位V3或者電位V4(V3>V4)的兩種電位的數位信號。例如，可以將電位V3設定為高電源電位且將電位V4設定為低電源電位。信號B也可以為類比信號。

在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有相同數位值的信號。此時，有時可以增加電晶體T的通態電流(on-state current)，而可以提高包括電晶體T的電路的工作速度。此時，信號A的電位V1也可以與信號B的電位V3不同。信號A的電位V2也可以與信號B的電位V4不同。例如，當對應於被輸入信號B的閘極的閘極絕緣層的厚度大於對應於被輸入信號A的閘極的閘極絕緣層時，可以使信號B的電位振幅(V3-V4)大於信號A的電位振幅(V1-V2)。由此，有時可以使信號A及信號B對電晶體T的導通狀態或非導通狀態造成的影響大致相同。

在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有不同數位值的信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。例如，當電晶體T為n通道電晶體時，在僅在信號A為電位V1且信號B為電位V3時該電晶體處於導通狀態的情況下或者在僅在信號A為電位V2且信號B為電位V4時該電晶體處於非導通狀態的情況下，有時可以由一個電晶體實現NAND電路或NOR電路等的功能。另外，信號B也可以為用來控制臨界電壓VthA的信號。例如，信號B也可以在包括電晶體T的電路工作期間與在該電路不工作期間具有不同電位。信號B也可以根據電路的工作模式具有不同電位。此時，信號B有可能沒有信號A那麼頻繁地切換電位。

在信號A與信號B都是類比信號的情況下，信號B也可以為與信號A具有相同電位的類比信號、用常數乘以信號A的電位而得的類比信號、或者將常數加到信號A的電位或從信號A的電位減去常數而得的類比信號等。此時，有時可以藉由增加電晶體T的通態電流，而提高包括電晶體T的電路的工作速度。信號B也可以為與信號A不同的類比信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。

也可以使信號A為數位信號且使信號B為類比信號。也可以使信號A 為類比信號且使信號B為數位信號。

另外，固定電位Va也可以被供應到電晶體T的一個閘極，固定電位Vb也可以被供應到另一個閘極。當對電晶體T的兩個閘極供應固定電位時，有時可以將電晶體T用作相當於電阻元件的元件。例如，當電晶體T為n通道電晶體時，藉由提高(降低)固定電位Va或固定電位Vb，有時可以降低(提高)電晶體的有效電阻。藉由提高(降低)固定電位Va及固定電位Vb的兩者，有時可以獲得比只具有一個閘極的電晶體低(高)的有效電阻。

本實施方式可以與其他實施方式的記載適當地組合。

實施方式3

在本實施方式中，對根據本發明的一個實施方式的存儲塊的更具體結構實例進行說明。

圖15示出存儲塊40的結構實例。圖15所示的存儲塊40可以被用作隨機存取記憶體。

存儲塊40包括記憶單元陣列610、週邊電路620。週邊電路620包括控制邏輯電路630、行驅動器640、列驅動器650、輸出驅動器660，預解碼器670。存儲塊40被輸入高電源電位VDDD、低電源電位VSSS。

記憶單元陣列610是對應於圖4A和圖4B中的單元陣列110的電路，並包括多個記憶單元。在此，將圖14A至圖14C中的記憶單元111用於記憶單元陣列610。另外，在記憶單元111所包括的電晶體541中設置有背閘極，背閘極從外部被供應電位VBG。

控制邏輯電路630具有根據時脈信號CLK、晶片賦能信號CE、全域寫入信號(global write signal)GW、位元組寫入信號(byte write signal)BW[3：0]而生成控制行驅動器640、列驅動器650的信號的功能。

行驅動器640包括行解碼器641、讀出字線驅動器642、寫入字線驅動器643。行解碼器641具有對位址信號ADDR進行解碼的功能。讀出字線驅動器642具有生成要輸出到佈線RWL的信號的功能。寫入字線驅動器643具有生成要輸出到佈線WWL的信號的功能。行驅動器640被輸入高電源電位VDDH。

列驅動器650包括源極驅動器651、寫入驅動器652、輸出多工器(MUX)653、感測放大器654、預充電電路655。源極驅動器651具有驅動佈線SL的功能。佈線SL被源極驅動器651供應電位VDDM。另外，電位VDDM也可以為兩個以上的不同的電位。寫入驅動器652具有將與從外部被輸入的寫入資料WDATA[31：0]對應的寫入電位輸出到佈線BL的功能。輸出多工器653具有選擇從感測放大器654輸出的信號而將其傳送到輸出驅動器660的功能。感測放大器654具有對佈線BL的電位與電位VREF進行比較而放大佈線BL的電位的功能。預充電電路655具有對佈線BL進行預充電的功能。列解碼器661具有解碼位址信號ADDR的功能。

輸出驅動器660具有對從輸出多工器653輸入的資料進行處理，將其作為讀出資料RDATA[31：0]輸出到外部的功能。

預解碼器670具有根據位址信號ADDR選擇規定的存儲塊40的功能。預解碼器670對應於圖1至圖3D中的選擇電路S3，多個存儲塊40共同使用該預解碼器670。在此，將半導體裝置10用作128KB的記憶體裝置，對預解碼器670輸入位址信號ADDR[16：2]。

本實施方式可以與其他實施方式的記載適當地組合。

實施方式4

在本實施方式中，對根據本發明的一個實施方式的半導體裝置的疊層結構的一個例子進行說明。

在上述實施方式中，可以層疊具有OS電晶體的層和具有OS電晶體之外的電晶體的層。另外，可以層疊包括OS電晶體的多個層。由此，可以縮 小記憶單元的面積。以下，參照圖16A至圖21對層疊OS電晶體和Si電晶體的半導體裝置的結構實例進行說明。

〈剖面結構〉

根據本發明的一個實施方式的半導體裝置所包括的電晶體可以由Si電晶體或OS電晶體構成。另外，在半導體裝置的剖面結構中，可以層疊具有Si電晶體的層和具有OS電晶體的層。各層包括由使用同一材料的半導體構成的多個電晶體。

在根據本發明的一個實施方式的半導體裝置的一個例子中，如圖16A所示，可以依次層疊具有Si電晶體的層61(在圖式中，表示為Si-FET Layer)、佈線層62(在圖式中，表示為Wiring Layer)、具有OS電晶體的層63(在圖式中，表示為OS-FET Layer)。在圖16A所示的剖面結構的示意圖中，具有Si電晶體的層61例如包括形成在單晶的矽基板上的Si電晶體。注意，在Si電晶體中，也可以將作為非晶、微晶、多晶或單晶的矽或鍺等的薄膜的半導體用於半導體層。

在圖16A所示的剖面結構的示意圖中，具有OS電晶體的層63包括形成在被平坦化的絕緣表面上的OS電晶體。

在圖16A所示的剖面結構的示意圖中，佈線層62包括：用來將具有Si電晶體的層61所包括的電晶體及/或具有OS電晶體的層63所包括的電晶體彼此電連接的佈線；或者用來對電晶體供應電位的佈線。雖然在圖16A中佈線層62是單層，但是也可以是疊層。

注意，雖然在圖16A所示的剖面結構的示意圖中具有OS電晶體的層63是單層，但是也可以是疊層。在採用疊層的情況下，可以表示為圖16B所示的剖面結構的示意圖。

圖16B例示出層疊有具有OS電晶體的層63_1及63_2的結構。在圖16B所示的剖面結構的示意圖中，具有OS電晶體的層63_1及63_2包括形成在被平坦化的絕緣表面上的OS電晶體。雖然在圖16B中示出層疊兩層的具有OS電晶體的層的例子，但是疊層的個數不侷限於此，也可以層疊三層以上 的具有OS電晶體的層。另外，也可以在具有OS電晶體的層63_1與63_2之間設置佈線層62。藉由採用上述結構，可以將OS電晶體彼此電連接。

例如，圖5A至圖6F中的電晶體221、222可以是OS電晶體，其他電晶體和構成電路210的電晶體可以是Si電晶體。在將圖16A所示的結構應用於圖5A至圖5C所示的電路的情況下，可以採用具有Si電晶體的層61包括電路210，並且具有OS電晶體的層63包括電晶體221、222的結構。另外，也可以將圖12A至圖14C所示的記憶單元111中的OS電晶體設置在具有OS電晶體的層63中，將其他電晶體設置在具有Si電晶體的層61中。

如圖16A和圖16B所示，藉由層疊具有OS電晶體的層和具有Si電晶體的層，可以縮小半導體裝置的面積，從而實現小型化。

〈具有Si電晶體的層、佈線層〉

圖17示出圖16A和圖16B所說明的具有Si電晶體的層61及具有Si電晶體的層61上的佈線層62的剖面結構的一個例子。在圖17中，對具有Si電晶體的層61所包括的電晶體71的剖面結構進行說明。圖17所示的電晶體71的剖面結構例如可以應用於圖5A至圖6F中的電路210、圖12A至圖14C中的OS電晶體之外的電晶體。注意，在圖17中，以虛線A1-A2表示的區域示出電晶體71的通道長度方向上的結構，以虛線A3-A4表示的區域示出電晶體71的通道寬度方向上的結構。

在圖17中，作為形成有電晶體71的基板700例如可以使用矽基板、鍺基板、矽鍺基板等。圖17示出將單晶矽基板用作基板700的例子。

另外，電晶體71利用元件隔離法被電隔離。作為元件隔離法，可以採用淺溝槽隔離(STI：Shallow Trench Isolation)法等。在圖17中示出利用淺溝槽隔離法使電晶體71電隔離的例子。明確而言，圖17示出利用元件隔離區域701使電晶體71元件隔離的情況的例子，該元件隔離區域701是將含有氧化矽等的絕緣物嵌入藉由蝕刻等形成於基板700的溝槽中，然後利用蝕刻等部分去除該絕緣物而形成的。

另外，在位於溝槽以外的區域的基板700的凸部中設置有電晶體71的 雜質區域702及雜質區域703以及夾在雜質區域702與雜質區域703之間的通道形成區域704。再者，電晶體71包括覆蓋通道形成區域704的絕緣膜705以及隔著絕緣膜705與通道形成區域704重疊的閘極電極706。

在電晶體71中，藉由使通道形成區域704中的凸部的側部及上部隔著絕緣膜705與閘極電極706重疊，可以使載子流過包括通道形成區域704的側部及上部的較廣的範圍。由此，可以縮小電晶體71在基板上所占的面積，並可以增加電晶體71中的載子的移動量。其結果，可以在增大電晶體71的通態電流的同時提高場效移動率。尤其在將通道形成區域704中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區域704中的凸部的膜厚度設定為T時，在膜厚T與通道寬度W的縱橫比較高的情況下，載子流過的範圍變得更廣，因此可以增大電晶體71的通態電流並提高場效移動率。

另外，當電晶體71使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。

在電晶體71上設置有絕緣膜711。在絕緣膜711中形成有開口部。並且，在上述開口部中形成有分別與雜質區域702、雜質區域703電連接的導電膜712、導電膜713以及與閘極電極706電連接的導電膜714。

並且，導電膜712與形成於絕緣膜711上的導電膜716電連接，導電膜713與形成於絕緣膜711上的導電膜717電連接，導電膜714與形成於絕緣膜711上的導電膜718電連接。

另外，圖16A和圖16B所示的佈線層62對應於圖17中的導電膜716、717、718。此外，佈線層62可以藉由依次形成絕緣膜、形成在該絕緣膜中的開口部、設置在包括該開口部的區域中的導電膜而層疊。

〈具有OS電晶體的層〉

下面，圖18A和圖18B示出圖16A和圖16B所說明的具有OS電晶體的層63的剖面結構的一個例子。在圖18A中，對具有OS電晶體的層63所包括的電晶體72的剖面結構進行說明。圖18A所示的電晶體72的剖面結 構例如可以用於圖5A至圖6F中的電晶體221、222、圖12A至圖14C中的OS電晶體等。

另外，與圖17同樣，在圖18A和圖18B中，以虛線A1-A2表示的區域示出電晶體72的通道長度方向上的結構，以虛線A3-A4所示的區域示出電晶體72的通道寬度方向上的結構。

在設置於圖16A和圖16B所說明的佈線層62的上方的絕緣膜720上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜721。絕緣膜721的密度越高越緻密或者懸空鍵越少在化學上越穩定，阻擋效果則越高。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜721，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。另外，作為具有防止氫、水的擴散的阻擋效果的絕緣膜721，例如還可以採用氮化矽、氮氧化矽等。

在絕緣膜721上設置有絕緣膜722，在絕緣膜722上設置有電晶體72。

電晶體72在絕緣膜722上包括：含有氧化物半導體的半導體膜730；與半導體膜730電連接的用作源極電極或汲極電極的導電膜732及導電膜733；覆蓋半導體膜730的閘極絕緣膜731；以及隔著閘極絕緣膜731與半導體膜730重疊的閘極電極734。

另外，在圖18A中，雖然電晶體72在半導體膜730的至少一側包括閘極電極734即可，但是也可以還包括夾著絕緣膜722與半導體膜730重疊的閘極電極。

在電晶體72具有一對閘極電極的情況下，可以對一個閘極電極施加用來控制導通狀態或非導通狀態的信號，並從其他佈線對另一個閘極電極施加電壓。在此情況下，既可以對一對閘極電極施加相同位準的電壓，又可以只對另一個閘極電極施加地電壓等固定電壓。藉由控制對另一個閘極電極施加的電壓，可以控制電晶體的臨界電壓。

另外，圖18A例示出電晶體72具有單閘極結構的情況，亦即包括對應 於一個閘極電極734的一個通道形成區域。但是，電晶體72也可以具有多閘極結構，其中藉由具有相互電連接的多個閘極電極，在一個活性層中具有多個通道形成區域。

另外，圖18A示出電晶體72中的半導體膜730包括依次層疊於絕緣膜722上的氧化物半導體膜730a至氧化物半導體膜730c的例子。但是，在本發明的一個實施方式中，電晶體72所具有的半導體膜730也可以由單層的金屬氧化物膜構成。在此，示出氧化物半導體膜730c設置在導電膜732及導電膜733上的結構。

另外，當氧化物半導體膜730b是In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)時，在用於形成氧化物半導體膜730b的靶材中的金屬元素的原子個數比為In：M：Zn=x₁：y₁：z₁的情況下，x₁/y₁較佳為1/3以上且6以下，更佳為1以上且6以下，z₁/y₁較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z₁/y₁設定為1以上且6以下，作為氧化物半導體膜730b容易形成CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。將在後面說明CAAC-OS膜的詳細內容。

另外，當氧化物半導體膜730a及氧化物半導體膜730c是In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)時，在用於形成氧化物半導體膜730a及氧化物半導體膜730c的靶材中的金屬元素的原子個數比為In：M：Zn=x₂：y₂：z₂的情況下，x₂/y₂<x₁/y₁，z₂/y₂較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z₂/y₂設定為1以上且6以下，作為氧化物半導體膜730a及氧化物半導體膜730c容易形成CAAC-OS膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6等。

絕緣膜722較佳為具有藉由加熱將氧供應到氧化物半導體膜730a至氧化物半導體膜730c的功能。此外，絕緣膜722中的缺陷較佳為少，典型的是，藉由ESR(Electron Spin Resonance)測量所得到的在起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×10¹⁸spins/cm³以下。

由於絕緣膜722具有藉由加熱將氧供應到氧化物半導體膜730a至氧化物半導體膜730c的功能，因此絕緣膜722較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜722可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。

注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。

另外，圖18A所示的電晶體72具有如下結構：形成有通道區域的氧化物半導體膜730b的端部中的不與導電膜732及導電膜733重疊的端部(換言之，位於與導電膜732及導電膜733所在的區域不同的區域的端部)與閘極電極734重疊。在用來形成氧化物半導體膜730b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，而形成氧缺陷，所以容易成為n型。然而，在圖18A所示的電晶體72中，由於不與導電膜732及導電膜733重疊的氧化物半導體膜730b的端部與閘極電極734重疊，因此藉由控制閘極電極734的電壓可以控制施加於該端部的電場。因此，可以由供應到閘極電極734的電壓控制經過氧化物半導體膜730b的端部流過導電膜732與導電膜733之間的電流。將這種電晶體72的結構稱為Surrounded Channel(s-channel：圍繞通道)結構。

明確而言，在採用s-channel結構的情況下，當將使電晶體72關閉的電壓供應到閘極電極734時，可以使經過該端部流過導電膜732與導電膜733之間的關態電流較小。因此，在電晶體72中，即使為了得到大通態電流而縮短通道長度，其結果，氧化物半導體膜730b的端部的導電膜732與導電膜733之間的長度變短，也可以降低電晶體72的關態電流。因此，在電晶體72中，藉由縮短通道長度，在處於導通狀態時可以得到較大的通態電流，在處於非導通狀態時可以降低關態電流。

明確而言，在採用s-channel結構的情況下，當將使電晶體72成為導通 狀態的電壓供應到閘極電極734時，可以增大經過氧化物半導體膜730b的端部流過導電膜732與導電膜733之間的電流。該電流有助於電晶體72的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜730b的端部與閘極電極734重疊，氧化物半導體膜730b中的載子不僅在近於閘極絕緣膜731的氧化物半導體膜730b的介面附近流過，還在氧化物半導體膜730b中的較廣的範圍內流過，所以電晶體72中的載子的移動量增加。其結果，在電晶體72的通態電流增大的同時場效移動率增高，典型的是，場效移動率為10cm²/V．s以上，進一步為20cm²/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，亦即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。

另外，如圖18B所示，氧化物半導體膜730c也可以設置在氧化物半導體膜730b與導電膜732及導電膜733之間。

〈疊層結構〉

下面，圖19至圖21示出層疊圖17所說明的具有Si電晶體的層及佈線層和圖18A所說明的具有OS電晶體的層時的剖面結構的一個例子。

圖19是圖16A所示的示意圖的剖面結構的一個例子。

另外，與圖17和圖18A同樣，在圖19中，以虛線A1-A2表示的區域示出電晶體71、72的通道長度方向上的結構，以虛線A3-A4所示的區域示出電晶體71、72的通道寬度方向上的結構。

注意，在本發明的一個實施方式中，電晶體71的通道長度方向不一定需要與電晶體72的通道長度方向一致。

電晶體71和電晶體72可以藉由佈線層62所包括的導電膜彼此連接。

如圖16A所說明，在圖19所示的剖面結構中，將在氧化物半導體膜中具有通道形成區域的電晶體72形成於在單晶的矽基板中具有通道形成區域的電晶體71上。藉由採用圖19所示的結構，可以層疊電晶體72的半導體膜和電晶體71的通道形成區域。因此，在包括採用上述結構的記憶單元的 半導體裝置中，可以實現佈局面積的縮小。

另外，在圖19中，設置有覆蓋電晶體72的絕緣膜740。絕緣膜740較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜740，可以防止氧從半導體膜730擴散到外部以及氫、水等從外部侵入到半導體膜730。為了實現這種功能，作為絕緣膜740，例如設置包含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的至少一層絕緣層，即可。

另外，在具有OS電晶體的層63上設置有佈線層62，該佈線層62包括導電膜741。並且，導電膜733藉由導電膜741與導電膜718連接。由此，可以將電晶體71的閘極與電晶體72的源極和汲極中的一個連接。這種結構例如可以用於圖13A和圖14A至圖14C中的記憶單元111等。

注意，在包括多個設置於具有OS電晶體的層63中的電晶體72的情況下，既可以將它們設置在同一層中，又可以將它們設置在不同的層中。

例如，在將設置於具有OS電晶體的層63中的多個電晶體72設置在同一層中的情況下，可以採用圖20所示的結構。另外，在將設置於具有OS電晶體的層63中的多個電晶體72設置在不同的層中的情況下，可以採用圖21所示的結構，亦即以隔著佈線層62層疊的方式將具有OS電晶體的層分成為層63_1和層63_2的結構。

藉由採用圖20所示的剖面結構，即使OS電晶體的個數增加也設置一層的具有OS電晶體的層63即可，所以可以降低疊層的個數。在圖20中，例如可以同時製造電晶體72A和電晶體72B。因此，可以減少用來製造半導體裝置的製程數。

另外，圖20示出電晶體71、72A、72B的通道長度方向上的結構。通道寬度方向上的結構與圖19所示的結構同樣，因此可以參照上述結構。

此外，藉由採用圖21所示的剖面結構，即使OS電晶體的個數增加也可以將它們設置在具有OS電晶體的層63_1、63_2的多個層中，因此即使 OS電晶體的個數增加也可以抑制電路面積的增大。由此，可以縮小半導體裝置的晶片面積，從而實現小型化。

另外，圖21示出電晶體71、72C、72D的通道長度方向上的結構。通道寬度方向上的結構與圖19所示的結構同樣，因此可以參照上述結構。

藉由採用圖21所示的剖面結構，可以在位於不同的層中的具有OS電晶體的層63_1、63_2中製造厚度、膜質等彼此不同的OS電晶體。因此，可以分別製造具有不同的特性的電晶體。例如，可以層疊使閘極絕緣膜薄膜化而提高開關特性的電晶體和使閘極絕緣膜厚膜化而提高耐壓性的電晶體。因此，可以實現半導體裝置的高性能化。

另外，在圖21中，還可以層疊具有OS電晶體的層63。例如，也可以在具有OS電晶體的層63_2上依次層疊具有OS電晶體的層63_3、63_4。

〈結構實例〉

圖22示出層疊具有Si電晶體的層61和具有OS電晶體的層63時的具體的結構。注意，雖然在此作為一個例子示出圖14A至圖14C中的記憶單元111的結構實例，但是層疊具有Si電晶體的層61和具有OS電晶體的層63的結構可以應用於其他電路。

在圖22中，具有Si電晶體的層61包括電晶體71，具有OS電晶體的層63包括電晶體72及電容器73。另外，在具有Si電晶體的層61與具有OS電晶體的層63之間設置有佈線層62_1。此外，在具有OS電晶體的層63上設置有佈線層62_2。注意，在圖22中，沒有附加符號及陰影圖案的層表示絕緣層。

電晶體71、電晶體72、電容器73分別對應於圖14A至圖14C中的電晶體542、電晶體541、電容器543。藉由採用這種結構，可以縮小記憶單元111的面積，從而實現半導體裝置的小型化。

具有Si電晶體的層61包括電晶體71。另外，具有Si電晶體的層61包括設置在絕緣層的開口部中的多個導電層751。電晶體71的閘極電極和雜 質區域與導電層751連接。

佈線層62_1包括多個導電層761、設置在絕緣層的開口部中的多個導電層762。電晶體71藉由導電層761、762與電晶體72和電容器73連接。

具有OS電晶體的層63包括電晶體72、電容器73。電容器73層疊在電晶體72上。另外，具有OS電晶體的層63包括設置在絕緣層的開口部中的多個導電層772和多個導電層773。電晶體72的閘極電極、源極電極、汲極電極等與導電層772連接。

此外，在電晶體72上隔著絕緣層層疊有電容器73。電容器73包括導電層774、絕緣層775、導電層776。導電層774具有電容器73的一個電極的功能，絕緣層775具有電容器73的介電質的功能，導電層776具有電容器73的另一個電極的功能。

電晶體72的源極和汲極中的一個藉由導電層與電晶體71的閘極及電容器73的一個電極連接。由此，可以構成圖14A至圖14C所示的記憶單元111。

另外，具有OS電晶體的層63包括導電層771。導電層771具有電晶體72的背閘極的功能。導電層771既可以被供應與電晶體72的前閘極相同的電位，又可以被供應固定電位。

佈線層62_2包括設置在絕緣層的開口部中的多個導電層781和多個導電層782。注意，雖然在此示出導電層782由導電層783、784、785的疊層構成的例子，但是導電層782既可以具有單層結構，又可以具有兩層或四層以上的疊層。電晶體72和電容器73藉由導電層781、782與其他元件和佈線連接。

由此，可以層疊電晶體71、電晶體72、電容器73而構成記憶單元。

圖22所示的導電層都可以使用包含如下材料的層來形成：銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑 (Pt)、銥(Ir)、鍶(Sr)等材料、包含上述材料的合金、或者包含以上述材料為主要成分的化合物。另外，各導電層的每一個可以具有單層結構或兩層以上的疊層。

在此，較佳的是，設置在具有Si電晶體的層61、佈線層62_1中的導電層的熔點高於設置在佈線層62_2中的導電層的熔點。設置在具有Si電晶體的層61、佈線層62_1中的導電層的熔點越高，該導電層中的熱擴散越不容易產生，由此可以增高形成具有OS電晶體的層63時的處理溫度。因此，在對電晶體72所包括的氧化物半導體膜供應氧的製程等中，可以增高處理溫度，從而可以提高電晶體72的可靠性。

另一方面，較佳的是，設置在佈線層62_2中的導電層的電阻率低於設置在具有Si電晶體的層61和佈線層62_1中的導電層的電阻率。由此，可以抑制對設置在佈線層62_1中的導電層輸入的信號的延遲，可以提高工作速度。

如此，藉由改變設置在具有OS電晶體的層63的上下的導電層的材料，可以同時實現電晶體72的可靠性和電路的高速工作。

例如，可以將作為高熔點材料的鎢用於導電層751、761、762，可以將作為低電阻材料的鋁或銅用於導電層781、782。如圖22所示，在由導電層783、784、785的疊層構成導電層782的情況下，可以將鋁或銅用於導電層784，可以將其他材料(例如，鈦或氮化鈦等)用於導電層783、785。由此，可以將形成電晶體72時的熱處理的溫度設定為500℃以上，可以在提高電晶體72的可靠性的同時，提高與導電層781、782連接的電路的工作速度。

注意，在圖22中，雖然電容器73是由平行地配置的導電層774、776構成的平面型電容器，但是也可以具有其他結構。例如，如圖23所示，電容器73可以是形成在絕緣層的開口部中的溝槽型電容器。藉由實現溝槽型電容器73，可以提高電容器73的電容值。

另外，雖然在圖22和圖23中示出在具有Si電晶體的層61上層疊一層的具有OS電晶體的層63的結構，但是也可以層疊兩層以上的具有OS電晶 體的層63。

如上所述，藉由在其他電晶體上層疊OS電晶體，可以縮小半導體裝置的面積。

本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。

實施方式5

在本實施方式中，對可用於本發明的一個實施方式的OS電晶體的結構實例進行說明。

〈結構實例1〉

圖24A至圖24D示出OS電晶體的結構的一個例子。圖24A是示出OS電晶體的結構的一個例子的俯視圖。圖24B為y1-y2之間的剖面圖，圖24C為x1-x2之間的剖面圖，圖24D為x3-x4之間的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。也就是說，圖24B示出OS電晶體的通道長度方向上的剖面結構，圖24C及圖24D示出OS電晶體的通道寬度方向上的剖面結構。注意，為了明確地示出裝置結構，在圖24A中省略部分組件。

作為OS電晶體的電晶體901形成在絕緣表面上。在此，電晶體901形成在絕緣層911上。絕緣層911形成在基板910表面上。電晶體901被絕緣層916覆蓋。注意，也可以將絕緣層916視為電晶體901的組件。電晶體901包括絕緣層912、絕緣層913、絕緣層914、絕緣層915、半導體層921至923、導電層930、導電層931、導電層932及導電層933。在此，將半導體層921至923總稱為半導體區域920。

導電層930用作閘極電極，導電層933用作背閘極電極。導電層931、932用作源極電極或汲極電極。絕緣層911具有使基板910與導電層933電分離的功能。絕緣層915用作閘極絕緣層，絕緣層913、914用作位於背後通道一側的閘極絕緣層。

注意，例如，通道長度是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中都成為相同的值。也就是說，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書等中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。

例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。

另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的頂面上的通道區域的比例變大。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。

在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以正確地測量實效的通道寬度。

於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上 的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。

另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。

如圖24B、圖24C所示，半導體區域920包括依次層疊有半導體層921、半導體層922、半導體層923的部分。絕緣層915覆蓋上述疊層部分。導電層930隔著絕緣層913與疊層部分重疊。導電層931及導電層932設置在半導體層921及半導體層922所形成的疊層上，並與上述疊層的頂面接觸。半導體層921、922以及導電層931、932的疊層藉由使用同一遮罩的蝕刻製程而形成。

半導體層923以覆蓋半導體層921、922以及導電層931、932的方式形成。絕緣層915覆蓋半導體層923。在此，半導體層923和絕緣層915使用同一遮罩被蝕刻。

以隔著絕緣層915在通道寬度方向上圍繞半導體層921至923的疊層部分的方式形成有導電層930(參照圖24C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部分。在電晶體901中，閘極電場是指施加到導電層930(閘極電極層)的電壓所形成的電場。藉由利用閘極電場，可以電圍繞半導體層921至923的整個疊層部分，因此有時通道形成在半導體層922整體(塊內)。因此，電晶體901能夠具有高通態電流。另外，藉由採用s-channel結構，可以提高電晶體901的高頻特性。明確而言，可以提高截止頻率。

因為s-channel結構可以獲得高通態電流，所以可以說是適用於LSI(Large Scale Integration)等被要求微型電晶體的半導體裝置的結構。s-channel結構可以獲得高通態電流，所以可以說是適用於被要求高頻下的工作的電晶體的結構。包括該電晶體的半導體裝置可以實現能夠在高頻下 工作的半導體裝置。

藉由實現OS電晶體的微型化，可以提供集成度高或小型的半導體裝置。例如，OS電晶體包括通道長度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，還進一步較佳為10nm以上且小於30nm的區域。例如，電晶體包括通道寬度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，還進一步較佳為10nm以上且小於30nm的區域。

注意，In-Ga-Zn氧化物等氧化物半導體的導熱性比矽低。因此，當將氧化物半導體用於半導體層922時，尤其是在半導體層922的通道形成區域的位於汲極一側的端部等容易發熱。但是，在圖24B所示的電晶體901中，導電層931、932包括與導電層930重疊的區域，所以導電層931、932配置在半導體層922的通道形成區域附近。因此，產生在半導體層922的通道形成區域的熱傳導到導電層931、932。就是說，可以使用導電層931、932釋放通道形成區域的熱。

下面，對圖24A至圖24D所示的各層進行詳細說明。

[基板]

作為基板910例如可以使用絕緣體基板、半導體基板或導電體基板。絕緣體基板例如可以為玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，半導體基板可以為由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。半導體基板也可以為塊型基板或在半導體基板上隔著絕緣區域設置有半導體層的SOI(Silicon on Insulator：絕緣層上覆矽)型基板等。導電體基板為石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬的氮化物的基板、包含金屬的氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。在基板上設置的元件為電容器、電阻元件、切換元件、發光元件、記憶元 件等。

基板910也可以為撓性基板。作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板(例如，半導體基板)上形成電晶體，然後將該電晶體剝離並轉置到作為撓性基板的基板910上。在此情況下，較佳的是，在非撓性基板與電晶體之間設置剝離層。此外，作為基板910，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板910也可以具有伸縮性。此外，基板910可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板910的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板910形成為薄，可以實現半導體裝置的輕量化。另外，藉由將基板910形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板910上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。

作為撓性基板的基板910例如包含金屬、合金、樹脂、玻璃和其纖維等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板，例如較佳為使用線性膨脹係數為1×10^-3/K以下、5×10^-5/K以下或1×10^-5/K以下的材質。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺具有較低的線性膨脹係數，因此適用於撓性基板的材料。

[絕緣層]

絕緣層911至916使用具有單層結構或疊層結構的絕緣層形成。作為構成絕緣層的材料，例如有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等。

注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。在本說明書等中，用於絕緣材料的氧化物還包括氮濃度低於1atomic%的氧化物。

絕緣層914及絕緣層915與半導體區域920接觸，所以較佳為包含氧化物，尤其是，較佳為包含藉由加熱使氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣層914、絕緣層915脫離的氧被供應到為氧化物半導體的半導體區域920，由此可以減少氧化物半導體中的氧缺陷。其結果是，可以抑制電晶體的電特性變動，而可以提高可靠性。

例如在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，其氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×10¹⁸atoms/cm³以上，較佳為3.0×10²⁰atoms/cm³以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。

絕緣層913具有防止包含在絕緣層914中的氧與包含在導電層933中的金屬結合而導致包含在絕緣層914中的氧減少的鈍化功能。絕緣層916具有防止包含在絕緣層915中的氧減少的鈍化功能。

絕緣層911、913、916較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層911、913、916，可以防止氧從半導體區域920擴散到外部以及氫、水等從外部侵入到半導體區域920中。為了實現這種功能，在絕緣層911、913、916中例如設置包含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的至少一層絕緣層，即可。

另外，絕緣層911對應於圖18A和圖18B中的絕緣膜721等。

[導電層]

導電層931及導電層932較佳為具有包含如下材料的的導電膜的單層或疊層：銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)等低電阻材料、上述低電阻材料的合金、或者包含以上述材料為主要成分的化合物。尤其是，較佳為使用同時實現 耐熱性和導電性的鎢和鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料形成導電層931及導電層932。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳以抑制Cu的擴散，所以是較佳的。

導電層931及導電層932使用用來形成半導體層921及半導體層922的疊層的硬遮罩形成。因此，導電層931及導電層932不具有與半導體層921及半導體層922的側面接觸的區域。例如，可以藉由如下製程形成半導體層921、922、導電層931、932：形成構成半導體層921、922的兩層的氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，形成半導體層921和半導體層922的疊層。接著，藉由對硬遮罩進行蝕刻，形成導電層931及導電層932。

作為導電層930及導電層933，可以使用與導電層931及導電層932同樣的材料。

[半導體層]

半導體層922例如是包含銦(In)的氧化物半導體。例如，在半導體層922包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體層922較佳為包含元素M。較佳的是，元素M為鋁(Al)、鎵(Ga)、釔(Y)或錫(Sn)等。作為可用作元素M的其他元素，有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體層922較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。

注意，半導體層922不侷限於包含銦的氧化物半導體。半導體層922例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。作為半導體層922例如使用能隙大的氧化物。半導體層922的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。半導體區域920較佳為使用後面說明的 CAAC-OS形成。或者，半導體層922至少使用CAAC-OS形成是較佳的。

例如，半導體層921及半導體層923是包含一種以上或兩種以上構成半導體層922的除了氧之外的元素的氧化物半導體。因為半導體層921及半導體層923包含一種以上或兩種以上構成半導體層922的除了氧之外的元素，所以不容易在半導體層921與半導體層922的介面以及半導體層922與半導體層923的介面處形成介面能階。

另外，在半導體層921是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。在利用濺射法形成半導體層921的情況下，較佳為使用滿足上述組成的濺射靶材。例如，較佳為滿足In：M：Zn=1：3：2。

此外，在半導體層922是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。在利用濺射法形成半導體層922的情況下，較佳為使用滿足上述組成的濺射靶材。例如，較佳為滿足In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。尤其是，在作為濺射靶材使用原子個數比為In：Ga：Zn=4：2：4.1的靶材的情況下，所形成的半導體層922的原子個數比有時為In：Ga：Zn=4：2：3附近。

此外，在半導體層923是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，半導體層923也可以使用與半導體層921相同的種類的氧化物。注意，半導體層921或/及半導體層923有時也可以不包含銦。例如，半導體層921或/及半導體層923也可以包含氧化鎵。

參照圖25A和圖25B對由半導體層921、半導體層922及半導體層923的疊層構成的半導體區域920的功能及效果進行說明。圖25A是圖24B的部分放大圖，亦即放大電晶體901的活性層(通道部分)的圖。圖25B是 電晶體901的活性層的能帶結構，並示出圖25A中的以虛線Z1-Z2表示的部分的能帶結構。

圖25B的Ec914、Ec921、Ec922、Ec923、Ec915分別示出絕緣層914、半導體層921、半導體層922、半導體層923、絕緣層915的導帶底端的能量。

這裡，真空能階與導帶底之間的能量差(也稱為電子親和力)是真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙而得到的值。另外，可以利用光譜橢圓偏光計測量能隙。此外，真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置來測量。

因為絕緣層914和絕緣層915是絕緣體，所以Ec914及Ec915比Ec921、Ec922及Ec923更接近於真空能階(電子親和力小)。

作為半導體層922使用其電子親和力大於半導體層921及半導體層923的氧化物。例如，作為半導體層922使用如下氧化物，該氧化物的電子親和力比半導體層921及半導體層923大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。

注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體層923較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。此時，若施加閘極電壓，通道則形成在半導體層921、半導體層922和半導體層923當中的電子親和力最大的半導體層922中。

在此，有時在半導體層921與半導體層922之間具有半導體層921和半導體層922的混合區域。另外，有時在半導體層922與半導體層923之間具有半導體層922和半導體層923的混合區域。混合區域的介面態密度較低。因此，在半導體層921、半導體層922和半導體層923的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。

此時，電子不是在半導體層921及半導體層923中而主要在半導體層922中移動。如上所述，藉由降低半導體層921與半導體層922的介面處的介面態密度、半導體層922與半導體層923的介面處的介面態密度，在半導體層922中妨礙電子移動的情況減少，從而可以提高電晶體的通態電流。

越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的原因的情況下，估計為電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。或者，例如，在形成有通道的區域中的缺陷能階密度高的情況下電子移動也會受到妨礙。

為了提高電晶體901的通態電流，例如，半導體層922的頂面或底面(被形成面，在此為半導體層921的頂面)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用掃描探針顯微鏡測定。

例如，在半導體層922具有氧缺陷(也記為“V_O”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“V_OH”。由於V_OH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低半導體層922中的氧缺陷，有時能夠提高電晶體的通態電流。

例如，在半導體層922的某個深度上或者半導體層922的某個區域中，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定的氫濃度為1×10¹⁶atoms/cm³以上且2×10²⁰atoms/cm³以下，較佳為1×10¹⁶atoms/cm³以上且5×10¹⁹atoms/cm³以下，更佳為1×10¹⁶atoms/cm³以上且1×10¹⁹atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³ 以下。

為了減少半導體層922的氧缺陷，例如採用將包含於絕緣層915中的過量氧經過半導體層921移動到半導體層922的方法等。此時，半導體層921較佳為具有氧透過性的層(使氧經過或透過的層)。

當電晶體901具有s-channel結構時，在整個半導體層922中形成通道。因此，半導體層922的厚度越大，通道區域越大。亦即，半導體層922越厚，越能夠提高電晶體901的通態電流。

此外，為了提高電晶體901的通態電流，半導體層923的厚度越小越佳。例如，半導體層923具有其厚度小於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，半導體層923具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體層922中的功能。因此，半導體層923較佳為具有一定程度的厚度。例如，半導體層923具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣層915等釋放的氧向外擴散，半導體層923較佳為具有阻擋氧的性質。

此外，為了提高電晶體901的可靠性，使半導體層921變厚並使半導體層923變薄是較佳的。例如，半導體層921具有其厚度為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體層921形成為厚，可以拉開從相鄰的絕緣體與半導體層921的介面到形成有通道的半導體層922的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體層921具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。

為了對電晶體901賦予穩定的電特性，藉由降低半導體區域920中的雜質濃度，來使半導體層922成為本質或實質上本質是有效的。注意，在本說明書等中，“氧化物半導體為實質上本質”是指氧化物半導體的載子密度低於8×10¹¹個/cm³，較佳為低於1×10¹¹個/cm³，更佳為低於1×10¹⁰個/cm³，並且為1×10^-9個/cm³以上的情況。

對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低半導體層921、半導體層922及半導體層923中或各介面的雜質濃度。

例如，在半導體層922與半導體層921之間包括矽濃度為1×10¹⁶atoms/cm³以上且低於1×10¹⁹atoms/cm³的區域。矽濃度較佳為1×10¹⁶atoms/cm³以上且低於5×10¹⁸atoms/cm³，更佳為1×10¹⁶atoms/cm³以上且低於2×10¹⁸atoms/cm³。另外，在半導體層922與半導體層923之間包括矽濃度為1×10¹⁶atoms/cm³以上且低於1×10¹⁹atoms/cm³的區域。矽濃度較佳為1×10¹⁶atoms/cm³以上且低於5×10¹⁸atoms/cm³，更佳為1×10¹⁶atoms/cm³以上且低於2×10¹⁸atoms/cm³。矽濃度例如可以藉由SIMS來測量。

另外，為了降低半導體層922的氫濃度，較佳為降低半導體層921及半導體層923的氫濃度。半導體層921及半導體層923包括氫濃度為1×10¹⁶atoms/cm³以上且2×10²⁰atoms/cm³以下的區域。氫濃度較佳為1×10¹⁶atoms/cm³以上且5×10¹⁹atoms/cm³以下，更佳為1×10¹⁶atoms/cm³以上且1×10¹⁹atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³以下。氫濃度例如可以藉由SIMS來測量。

為了降低半導體層922的氮濃度，較佳為降低半導體層921及半導體層923的氮濃度。半導體層921及半導體層923包括氮濃度為1×10¹⁶atoms/cm³以上且低於5×10¹⁹atoms/cm³的區域。氮濃度較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³以下，更佳為1×10¹⁶atoms/cm³以上且1×10¹⁸atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁷atoms/cm³以下。氮濃度可以藉由SIMS來測量。

此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區域的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1(V)、5(V)或10(V)左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。

圖24A至圖24D是半導體區域920具有三層結構的例子，但是不侷限於此。例如，也可以採用沒有半導體層921或半導體層923的兩層結構。或者，也可以採用在半導體層921的上方或下方、或者半導體層923的上方或下方設置與半導體層921至923同樣的半導體層的四層結構。或者，也可以採用在半導體層921的上方、半導體層921的下方、半導體層923的上方、半導體層923的下方中的任何兩個部分以上設置與半導體層921至923同樣的半導體層的n層結構(n為5以上的整數)。

另外，圖24A至圖24D中的半導體層921至923對應於圖18A和圖18B中的氧化物半導體膜730a至730c。

在採用沒有背閘極電極的電晶體901的情況下，不設置導電層933即可。此時，還不設置絕緣層912，而在絕緣層911上形成絕緣層913即可。

〈結構實例2〉

在圖24A至圖24D所示的電晶體901中，可以以導電層930為遮罩對半導層923及絕緣層915進行蝕刻。圖26A示出經過該製程而形成的OS電晶體的結構實例。在圖26A所示的電晶體902中，半導層923及絕緣層915的端部與導電層930的端部大致對齊。僅在導電層930之下存在半導層923及絕緣層915。

〈結構實例3〉

圖26B所示的電晶體903具有在電晶體902中追加導電層935及導電層936的裝置結構。作為電晶體903的源極電極及汲極電極的一對電極分別由導電層935與導電層931的疊層以及導電層936與導電層932的疊層構成。

導電層935及導電層936使用單層或疊層的導電體形成。例如，可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體。導電體也可以為合金膜或化合物，例如可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。

導電層935及導電層936也可以具有使可見光線透過的性質。或者，導電層935及導電層936也可以具有藉由將可見光線、紫外線、紅外線或X射線反射或吸収而不使其透過的性質。藉由具有上述性質，有時可以抑制雜散光導致的電晶體903的電特性變動。

作為導電層935及導電層936，有時較佳為使用不在與半導層922之間形成肖特基能障的層。由此，可以提高電晶體903的導通特性。

導電層935及導電層936有時較佳為使用電阻高於導電層931及導電層932的膜。另外，有時較佳的是，導電層935及導電層936的電阻低於電晶體903的通道(明確而言，半導層922)的電阻。例如，可以將導電層935及導電層936的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將導電層935及導電層936的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低電晶體903的電特性變動。另外，也可以降低起因於從汲極產生的電場的衝穿電流。因此，在通道長度短的電晶體中也能夠實現良好的飽和特性。注意，在不調換源極與汲極的電路結構中，有時只配置導電層935及導電層936中的一個(例如，位於汲極一側的導電體)是較佳的。

〈結構實例4〉

在圖24A至圖24D所示的電晶體901中，導電層931及導電層932可以與半導層921及半導層922的側面接觸。圖26C示出這種情況的結構實例。圖26C所示的電晶體904的導電層931及導電層932與半導層921的側面及半導層922的側面接觸。

〈氧化物半導體膜的晶體結構〉

下面，對構成半導體區域920的氧化物半導體膜進行說明。在本說明書中，六方晶系包括三方晶系和菱方晶系。

氧化物半導體膜可以大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜是指CAAC-OS膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。

在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。

[CAAC-OS膜]

CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。

根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，亦即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。

根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了形成有CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。

另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。

使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO₄結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO₄結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。

當利用out-of-plane法分析包括InGaZnO₄結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。

此外，CAAC-OS膜是缺陷能階密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。

將雜質濃度低且缺陷能階密度低(氧缺損少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷能階密度高的氧化物半導體膜的電晶體的電特性有時不穩定。

此外，在使用CAAC-OS膜的OS電晶體中，起因於可見光或紫外光的照射的電特性的變動小。

[微晶氧化物半導體膜]

在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。

nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。

nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷能階密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷能階密度比CAAC-OS膜高。

[非晶氧化物半導體膜]

非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。

在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法 分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。

氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。

在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生的晶化。

此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO₄結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO₄結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從晶體結構分析求出其值，亦即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO₄結晶的a-b面。

有時氧化物半導體膜的膜密度因結構而不同。例如，當知道某個氧化物半導體膜的組成時，藉由與具有相同組成的單晶氧化物半導體膜的膜密度進行比較，可以推測出該氧化物半導體膜的結構。例如，a-like OS膜的密度為單晶氧化物半導體膜的膜密度的78.6%以上且小於92.3%。例如，nc-OS膜的膜密度和CAAC-OS膜的膜密度為單晶氧化物半導體膜的膜密度的92.3%以上且小於100%。注意，形成其密度小於單晶氧化物半導體膜的膜密度的78%的氧化物半導體膜是很困難的。

使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO₄ 的膜密度為6.357g/cm³。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的膜密度為5.0g/cm³以上且小於5.9g/cm³。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，nc-OS膜的膜密度和CAAC-OS膜的膜密度為5.9g/cm³以上且小於6.3g/cm³。

注意，有時不存在相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合組成不同的單晶氧化物半導體膜，可以算出相當於所希望的組成的單晶氧化物半導體膜的密度。例如，藉由考慮組成不同的單晶氧化物半導體膜的組合比例算出加權平均，可以獲得所希望的組成的單晶氧化物半導體膜的密度。注意，較佳的是，儘可能以少的所組合的單晶氧化物半導體膜的種類來計算膜密度。

注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。

〈成膜方法〉

作為構成半導體裝置的絕緣層、導電層及半導體層等的成膜方法的典型例子，有濺射法、電漿CVD法。也可以使用其他方法，例如熱CVD法。作為熱CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。

由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。在熱CVD法中，將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應而沉積在基板上。

另外，可以利用ALD法進行成膜，其中將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意， 當同時引入第一源氣體及惰性氣體時，惰性氣體被用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面以形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上以形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。

利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnO_X(X>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為(CH₃)₃In。另外，三甲基鎵的化學式為(CH₃)₃Ga。另外，二甲基鋅的化學式為(CH₃)₂Zn。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C₂H₅)₃Ga)來代替三甲基鎵，使用二乙基鋅(化學式為(C₂H₅)₂Zn)來代替二甲基鋅。

例如，在使用利用ALD法的沉積装置形成鎢膜時，依次反復引入WF₆氣體和B₂H₆氣體形成初始鎢膜，然後依次反復引入WF₆氣體和H₂氣體形成鎢膜。注意，也可以使用SiH₄氣體代替B₂H₆氣體。

例如，在使用利用ALD的沉積装置形成氧化物半導體膜如InGaZnO_X(X>0)膜時，依次反復引入In(CH₃)₃氣體和O₃氣體形成InO₂層，然後依次反復引入Ga(CH₃)₃氣體和O₃氣體形成GaO層，之後依次反復引入Zn(CH₃)₂氣體和O₃氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO₂層、InZnO₂層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得來的H₂O氣體來代替O₃氣體，但較佳為使用不含有H的O₃氣體。還可以使用In(C₂H₅)₃氣體代替In(CH₃)₃氣體。還可以使用Ga(C₂H₅)₃氣體代替Ga(CH₃)₃氣體。另外，也可以使用Zn(CH₃)₂氣體。

本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。

實施方式6

在本實施方式中，對將根據本發明的一個實施方式的半導體裝置用作記憶體裝置的中央處理裝置的結構實例進行說明。

圖27示出中央處理裝置(CPU)1000的結構實例。圖27所示的CPU1000包括CPU核1001、電源管理單元(PMU)1021及週邊電路1022。PMU1021包括功率控制器1002及功率開關1003。週邊電路1022包括具有快取記憶體的快取1004、匯流排介面(BUS I/F)1005及除錯介面(Debug I/F)1006。CPU核1001包括資料匯流排1023、控制裝置1007、程式計數器(PC)1008、管線暫存器1009、管線暫存器1010、算術邏輯單元(ALU：Arithmetic logic unit)1011及暫存器檔案1012。經過資料匯流排1023進行CPU核1001與週邊電路1022之間的資料的發送和接收。

上述實施方式所示的半導體裝置例如可以應用於快取1004，而用作快取記憶體。由此，可以在快取1004中進行細粒電源閘控，從而降低CPU1000的功耗。

控制裝置1007藉由對PC1008、管線暫存器1009、管線暫存器1010、ALU1011、暫存器檔案1012、快取1004、匯流排介面1005、除錯介面1006及功率控制器1002的工作進行整體控制，能夠將被輸入的應用軟體等程式所包含的指令解碼並執行。

ALU1011能夠進行四則運算及邏輯運算等各種運算處理。快取1004能夠暫時儲存使用次數多的資料。PC1008是能夠儲存接下來執行的指令的位址的暫存器。另外，雖然在圖27中沒有進行圖示，但是快取1004還設置有控制快取記憶體的工作的快取控制器。

管線暫存器1009是能夠暫時儲存指令的暫存器。暫存器檔案1012具有包括常用暫存器的多個暫存器，而可以儲存從主記憶體讀出的資料或者由ALU1011的運算處理的結果得出的資料等。管線暫存器1010是能夠暫時儲存用於ALU1011的運算處理的資料或者由ALU1011的運算處理結果得出的 資料等的暫存器。

匯流排介面1005被用作CPU1000與位於CPU1000外部的各種裝置之間的資料的路徑。除錯介面1006被用作用來將控制調試的指令輸入到CPU1000的信號的路徑。

功率開關1003能夠控制對CPU1000所包括的功率控制器1002以外的各種電路供應電源電壓。上述各種電路分別屬於幾個電源定域，屬於同一電源定域的各種電路被功率開關1003控制是否供應電源電壓。另外，功率控制器1002能夠控制功率開關1003的工作。藉由具有上述結構，CPU1000能夠進行電源閘控。對電源閘控的流程的一個例子進行說明。

首先，CPU核1001將停止供應電源電壓的時機設定在功率控制器1002的暫存器中。接著，從CPU核1001對功率控制器1002發送開始進行電源閘控的指令。接著，根據需要，CPU1000內的各種暫存器及快取1004開始進行資料的備份。接著，利用功率開關1003停止對CPU1000所包括的功率控制器1002以外的各種電路供應電源電壓。接著，藉由對功率控制器1002輸入中斷信號，開始對CPU1000所包括的各種電路供應電源電壓。此外，也可以在功率控制器1002中設置計數器，不依靠輸入中斷信號而利用該計數器來決定開始供應電源電壓的時機。接著，在暫存器及快取1004中進行資料的備份的情況下，進行資料的恢復。接著，再次開始執行控制裝置1007中的指令。

這種電源閘控在處理器整體或者構成處理器的一個或多個邏輯電路中能夠進行。另外，也可以在較短的時間內也停止供應電力。因此，可以以空間上或時間上微細的細微性能夠進行電源閘控。

實施方式7

在本實施方式中，作為半導體裝置的一個例子，對電子構件及具備該電子構件的電子裝置等進行說明。

〈電子構件的製造方法實例〉

圖28A和圖28B是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝、IC用封裝或封裝。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。

藉由組裝製程(後製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成使用電晶體構成的半導體裝置。後製程可以藉由進行圖28A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(Step1)之後，將基板分成多個晶片的切割(dicing)製程(Step2)。在將基板分成多個晶片之前使基板薄膜化，減少在前製程中產生的基板的翹曲等，而實現構件的小型化。

進行如下晶片接合(die bonding)製程(Step3)：拾取晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以利用樹脂或膠帶進行即可。接合方法可以適當地選擇適合於產品的方法。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。在打線接合(wire bonding)製程中，將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接(Step4)。作為金屬細線可以使用銀線或金線。打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。

實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(Step5)。對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(Step6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲接。對封裝表面實施印字處理(marking)(Step7)。藉由檢驗步驟(Step8)完成電子構件(Step9)。藉由安裝有上面說明的實施方式的半導體裝置，可以提供功耗低且小型的電子構件。

圖28B是完成的電子構件的透視示意圖。在圖28B中，作為一個例子，示出QFP(Quad Flat Package：四面扁平封裝)。圖28B所示的電子構件1500包括引線1501及電路部1503。在電路部1503中，例如包括上述實施方式所示的半導體裝置和記憶體裝置、其他邏輯電路。電子構件1500例如安裝於印刷電路板1502。藉由組合多個這種電子構件1500並使其在印刷電路板1502上彼此電連接，可以安裝於電子裝置。完成的電路基板1504設置於電子裝置等的內部。例如，電子構件1500能夠用於儲存資料的隨機存取記憶 體、進行各種處理的處理單元如CPU、MCU、FPGA或無線IC等。藉由安裝有電子構件1500，可以減少電子裝置的功耗。或者，可以容易實現電子裝置的小型化。

因此，電子構件1500能夠用於如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體無線電(software-defined radio systems)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，可以舉出顯示裝置、個人電腦(PC)或具備儲存媒體的影像再現裝置(再現儲存媒體如數位影音光碟(DVD)、藍光光碟(Blu-ray Disc)、快閃記憶體、HDD等的裝置以及具有用來顯示影像的顯示部的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置(視頻攝影機、數位相機等)、可穿戴顯示裝置(頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖29A至圖29F示出這些電子裝置的具體例子。

圖29A所示的可攜式遊戲機2000包括外殼2001、外殼2002、顯示部2003、顯示部2004、麥克風2005、揚聲器2006、操作鍵2007等以及觸控筆2008等。

圖29B所示的可攜式資訊終端2010包括外殼2011、外殼2012、顯示部2013、顯示部2014、連接部2015及操作鍵2016等。顯示部2013設置在外殼2011中，顯示部2014設置在外殼2012中。並且，外殼2011與外殼2012藉由連接部2015連接，外殼2011與外殼2012所形成的角度可以藉由連接部2015改變。由此，也可以根據連接部2015所形成的外殼2011和外殼2012之間的角度切換顯示在顯示部2013上的影像。另外，也可以作為顯示部2013及/或顯示部2014使用設置有觸控感測器的顯示裝置。

圖29C所示的膝上型個人電腦2020包括外殼2021、顯示部2022、鍵盤 2023及指向裝置2024等。

圖29D所示的電冷藏冷凍箱2030包括外殼2031、冷藏室門2032及冷凍室門2033等。

圖29E所示的視頻攝影機2040包括外殼2041、外殼2042、顯示部2043、操作鍵2044、透鏡2045以及連接部2046等。操作鍵2044及透鏡2045設置在外殼2041中，顯示部2043設置在外殼2042中。而且，外殼2041和外殼2042由連接部2046連接，由連接部2046可以改變外殼2041與外殼2042之間的角度。可以根據外殼2042和外殼2041所形成的角度而改變顯示在顯示部2043中的影像的方向並切換影像的顯示/非顯示等。

圖29F所示的汽車2050包括車體2051、車輪2052、儀表板2053及燈2054等。

本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。

實施例

在本實施例中，說明對使用OS電晶體的記憶體裝置的特性進行測量的結果。

作為可能在記憶體中發生的誤差，可以舉出因輻射入射而產生的軟錯誤。軟錯誤是如下現象：從構成記憶體或封裝的材料等釋放的α線或從宇宙入射到大氣的一次宇宙射線與存在於大氣中的原子的原子核產生核反應而產生的二次宇宙射線中性子等照射到電晶體以生成電子電洞對，由此產生保持在記憶體中的資料反轉等的故障。在本實施例中，藉由對使用OS電晶體的記憶體照射輻射，對軟錯誤耐性進行評價。

在測量中，使用具備8192個圖13A和圖14C所示的記憶單元111的8k位元的記憶體。在圖13A所示的記憶單元111中，電容器523、524的容量為30fF，電晶體511至516是通道長度為0.35μm的Si電晶體，電晶體521、 522是通道長度為0.8μm的OS電晶體。另外，在圖14C所示的記憶單元111中，電容器543的容量為6.7fF，電晶體542、544是通道長度為0.35μm的Si電晶體，電晶體541是通道長度為0.8μm的OS電晶體。另外，在各記憶單元中，作為Si電晶體的基板都使用SOI基板。

在軟錯誤耐性的評價中，對具有上述記憶單元的8k位元的記憶體1至3照射輻射，測量此時的資料的保持特性。記憶體1是在圖14C所示的記憶單元111的節點N7中保持有資料的狀態下的記憶體。記憶體2是在圖13A所示的記憶單元111中，在具有OS電晶體的電路520的節點N4、N5中保持有資料的狀態下的記憶體。記憶體3是在圖13A所示的記憶單元111中，在對應於SRAM單元的電路510的節點N2、N3中保持有資料的狀態下的記憶體。對記憶體1至3的每一個測量兩個樣本(樣本A、B)。另外，作為照射到記憶體1至3的輻射的輻射源，使用用作α線源的質量數為241的鋂(Am)，將輻射源與樣本之間的距離設定為1mm。並且，藉由計算所保持的資料因輻射的照射而變動的記憶單元111的個數作為軟錯誤的個數，來進行測試。表2示出測試結果。

在三種條件下進行測 試(測試1至3)。在將記憶體的電源電壓設定為2V且被照射輻射的狀態下保持資料5分鐘的測試1中，各樣本都沒有產生軟錯誤。

接著，將工作電壓變換為在小於2V下記憶體工作的最小的電壓(最低工作電壓)進行測試2。其結果，在記憶體3中，在樣本A、B都確認到軟錯誤。就是說，在圖13A中的對應於SRAM單元的電路510中產生軟錯誤。另一方面，在使用OS電晶體保持資料的記憶體1、2中沒有確認到軟錯誤。

接著，在將工作電壓保持為最低工作電壓的狀態下，將資料的保持時間延長到20分鐘進行測試3。其結果，在記憶體3中確認到軟錯誤的個數增加。另一方面，在使用OS電晶體保持資料的記憶體2中，保持時間變長而被照射的輻射量增加也沒有確認到軟錯誤，保持正確的資料。

從測試1至3的結果可知，圖14C所示的記憶單元111的軟錯誤耐性高。另外，在圖13A所示的記憶單元111中，藉由將儲存在對應於SRAM單元的電路510中的資料備份到包括OS電晶體的電路520，可以抑制軟錯誤的產生。就是說，藉由在SRAM單元中進行使用OS電晶體的備份，可以提高軟錯誤耐性。

如上所述，藉由使用OS電晶體構成記憶單元，可以構成軟錯誤耐性高且可靠性高的記憶體裝置。

10‧‧‧半導體裝置

20‧‧‧巨集

30‧‧‧子陣列

40‧‧‧存儲塊

S1‧‧‧選擇電路

S2‧‧‧選擇電路

S3‧‧‧選擇電路

ADDR‧‧‧位址信號

Claims (17)

1. 一種半導體裝置，包括：多個第一記憶體電路；以及一第一選擇電路，其中，該多個第一記憶體電路都包括多個第二記憶體電路和一第二選擇電路，該多個第二記憶體電路都包括一單元陣列和一驅動電路，該第一選擇電路與該多個第一記憶體電路電連接，該第二選擇電路與該多個第二記憶體電路電連接，該第一選擇電路根據輸入到該第一選擇電路的位址信號從該多個第一記憶體電路選擇特定的第一記憶體電路，該第二選擇電路根據輸入到該第二選擇電路的位址信號從該多個第二記憶體電路選擇特定的第二記憶體電路，並且，該半導體裝置停止對沒有被該第一選擇電路選擇的該多個第一記憶體電路的每一個中的該驅動電路供應電力，且停止對沒有被該第二選擇電路選擇的該多個第二記憶體電路的每一個中的該驅動電路供應電力。
2. 根據申請專利範圍第1項之半導體裝置，還包括位於該驅動電路與用來供應電源電位的佈線之間的一開關，其中藉由使該開關成為關閉狀態停止對該驅動電路供應電力。
3. 根據申請專利範圍第1項之半導體裝置，其中該單元陣列包括一第一記憶單元和一第二記憶單元，該驅動電路包括一第一邏輯電路和一第二邏輯電路，該第一邏輯電路藉由第一佈線與該第一記憶單元電連接，該第二邏輯電路藉由第二佈線與該第二記憶單元電連接，並且該半導體裝置在該第一記憶單元被選擇的期間中停止對該第二邏輯電路供應電力。
4. 根據申請專利範圍第3項之半導體裝置，其中該第一記憶單元和該第二記憶單元都包括一電晶體和一電容器，該電晶體的源極和汲極中的一個與該電容器電連接，並且該電晶體的通道形成區域包含氧化物半導體。
5. 一種包括具有申請專利範圍第1項之半導體裝置的快取記憶體的中央處理裝置。
6. 一種電子裝置，包括： 申請專利範圍第1項之半導體裝置；以及顯示部、麥克風、揚聲器或操作鍵。
7. 一種半導體裝置，包括：多個記憶體電路；以及一選擇電路，其中，該多個記憶體電路都包括一單元陣列和一驅動電路，該選擇電路與該多個記憶體電路電連接，該選擇電路根據輸入到該選擇電路的位址信號從該多個記憶體電路選擇特定的記憶體電路，並且，該半導體裝置停止對沒有被該選擇電路選擇的該多個記憶體電路的每一個中的該驅動電路供應電力。
8. 根據申請專利範圍第7項之半導體裝置，還包括位於該驅動電路與用來供應電源電位的佈線之間的一開關，其中藉由使該開關成為關閉狀態停止對該驅動電路供應電力。
9. 根據申請專利範圍第7項之半導體裝置，其中該單元陣列包括一第一記憶單元和一第二記憶單元，該驅動電路包括一第一邏輯電路和一第二邏輯電路，該第一邏輯電路藉由第一佈線與該第一記憶單元電連接，該第二邏輯電路藉由第二佈線與該第二記憶單元電連接，並且該半導體裝置在該第一記憶單元被選擇的期間中停止對該第二邏輯電路供應電力。
10. 根據申請專利範圍第9項之半導體裝置，其中該第一記憶單元和該第二記憶單元都包括一電晶體和一電容器，該電晶體的源極和汲極中的一個與該電容器電連接，並且該電晶體的通道形成區域包含氧化物半導體。
11. 一種包括具有申請專利範圍第7項之半導體裝置的快取記憶體的中央處理裝置。
12. 一種電子裝置，包括：申請專利範圍第7項之半導體裝置；以及顯示部、麥克風、揚聲器或操作鍵。
13. 一種半導體裝置，包括：用來供應電源電位的佈線；多個記憶體電路； 位於該用來供應電源電位的佈線與該多個記憶體電路之間的開關；以及位於該用來供應電源電位的佈線與該多個記憶體電路之間的選擇電路，其中，該選擇電路從該多個記憶體電路選擇特定的記憶體電路，並且，與該特定的記憶體電路之外的該多個記憶體電路的每一個連接的開關成為關閉狀態。
14. 根據申請專利範圍第13項之半導體裝置，其中該多個記憶體電路都包括一單元陣列和一驅動電路，該單元陣列包括一第一記憶單元和一第二記憶單元，該驅動電路包括一第一邏輯電路和一第二邏輯電路，該第一邏輯電路藉由第一佈線與該第一記憶單元電連接，該第二邏輯電路藉由第二佈線與該第二記憶單元電連接，並且該半導體裝置在該第一記憶單元被選擇的期間中停止對該第二邏輯電路供應電力。
15. 根據申請專利範圍第14項之半導體裝置，其中該第一記憶單元和該第二記憶單元都包括一電晶體和一電容器，該電晶體的源極和汲極中的一個與該電容器電連接，並且該電晶體的通道形成區域包含氧化物半導體。
16. 一種包括具有申請專利範圍第13項之半導體裝置的快取記憶體的中央處理裝置。
17. 一種電子裝置，包括：申請專利範圍第13項之半導體裝置；以及顯示部、麥克風、揚聲器或操作鍵。