KR20130072521A - 고전압 트랜지스터를 포함한 반도체 소자 - Google Patents

고전압 트랜지스터를 포함한 반도체 소자 Download PDF

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Abstract

본 발명은 이븐 비트라인 또는 오드 비트라인을 선택하기 위한 비트라인 선택회로 그룹들에 배치되는 이븐 비트라인들, 오드 비트라인들 및 게이트 라인들을 서로 다른 비트라인 선택회로 그룹들 간에 대칭되도록 배열함으로써 서로 다른 비트라인 선택회로들 간의 디플리션을 방지함으로써, 비트라인 선택회로들 사이에 필드스톱 이온주입 영역을 형성하지 않는 반도체 소자로 이루어진다.

Description

고전압 트랜지스터를 포함한 반도체 소자{Semiconductor device having high voltage transistor}
본 발명은 고전압 트랜지스터를 포함한 반도체 소자에 관한 것으로, 특히 반도체 소자의 크기를 감소시키기 위한 고전압 트랜지스터를 포함한 반도체 소자에 관한 것이다.
반도체 소자는 데이터를 저장하기 위한 메모리 셀 어레이와 메모리 셀 어레이에 포함된 메모리 셀들을 프로그램 또는 소거하거나 메모리 셀들에 저장된 데이터를 독출하기 위한 다수의 주변회로들을 포함한다.
주변회로들 중에는 비트라인들을 통해 메모리 셀 어레이에 연결되는 다수의 페이지 버퍼들이 포함된다. 페이지 버퍼들은 비트라인들을 통해 프로그램 동작 시 프로그램 허용전압 또는 프로그램 금지전압을 인가하며, 독출 동작 시 독출하고자 하는 셀들의 상태를 전달받는다.
한편, 반도체 소자의 집적도가 증가함에 따라 서로 인접한 비트라인들 간의 간섭을 억제시키기 위하여, 비트라인들은 짝수차 비트라인들과 홀수차 비트라인들로 구분된다. 짝수차 비트라인은 이븐 비트라인(even bit line)이 되고, 홀수차 비트라인은 오드 비트라인(odd bit line)이 된다. 각 페이지 버퍼는 이븐 비트라인 및 오드 비트라인과 쌍을 이루어 연결되기 때문에, 이븐 또는 오드 비트라인을 선택하기 위한 비트라인 선택회로를 포함한다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 1을 참조하면, 반도체 소자의 페이지 버퍼에는 이븐 또는 오드 비트라인(BLe 또는 BLo)을 선택하기 위한 비트라인 선택회로를 포함한다. 비트라인 선택회로는 이븐 또는 오드 비트라인(BLe 또는 BLo)을 프리차지하기 위한 비트라인 프리차지 회로와 이븐 또는 오드 비트라인(BLe 또는 BLo)을 선택하기 위한 선택회로를 포함한다. 도 1은 선택회로의 일부를 레이아웃으로 도시한 도면이다.
선택회로는 이븐 또는 오드 비트라인들 선택하기 위한 다수의 트랜지스터(TR)들을 포함한다. 트랜지스터(TR)들은 액티브 영역(AT)의 반도체 기판 상에 형성되는데, 이븐 및 오드 비트라인들(BLe 및 BLo)의 개수 증가로 인해 단일 선상의 액티브 영역(AT) 내에 모두 포함될 경우 선택회로의 길이가 상당히 증가된다. 따라서, 선택회로들을 그룹화하고, 각 선택회로 블럭들을 제1 방향으로 이격되도록 배치한다. 각각의 선택회로 블럭에는 제1 방향에 직교하는 제2 방향으로 이격된 다수의 선택회로들이 포함된다. 각각의 선택회로는 액티브 영역(AT)의 반도체 기판 상에 형성된 다수의 콘택 플러그들 및 트랜지스터들을 포함한다. 구체적으로 설명하면, 각 선택회로는 제1 방향으로 순차적으로 배치된 제1 콘택 플러그, 제1 게이트 라인, 제2 콘택 플러그, 제2 게이트 라인 및 제3 콘택 플러그를 포함한다. 동일한 선택회로 블럭 내에서, 제1 게이트 라인 및 제2 게이트 라인은 모든 액티브 영역(AT)들을 가로지르도록 배치된다. 제1 콘택 플러그에는 이븐 비트라인(BLe)들이 연결되고, 제3 콘택 플러그에는 오드 비트라인(BLo)들이 연결된다. 각각의 액티브 영역(AT)들 사이는 소자분리 영역(IS)으로 정의되며, 소자분리 영역(IS) 내에는 절연물질(14)이 채워진다.
특히, 이븐 비트라인(BLe) 그룹과 오드 비트라인(BLo) 그룹이 서로 교호적으로 배열되어 있기 때문에, 서로 인접한 선택회로 영역들에서 이븐 비트라인(BLe)들과 오드 비트라인들(BLo)이 서로 마주보게 배열된다. 예를 들어, 제1 선택회로 영역 내에서 제1 방향으로 이븐 비트라인(BLe) 그룹 및 오드 비트라인(BLo) 그룹이 배열되면, 제1 선택회로 영역에 제1 방향으로 인접한 제2 선택회로 영역 내에도 이븐 비트라인(BLe) 그룹과 오드 비트라인(BLo) 그룹이 제1 방향으로 배열된다. 따라서, 제1 선택회로 영역의 오드 비트라인(BLo) 그룹과 제2 선택회로 영역의 이븐 비트라인(BLe) 그룹이 서로 마주보게 배열된다. 이처럼, 서로 다른 비트라인 그룹들을 마주보게 배열할 경우, 소자분리 영역(IS)의 하부 반도체 기판을 통한 디플리션(depletion)이 발생할 수 있다. 이러한 디플리션을 방지하기 위하여, 소자분리 영역(IS)의 하부 반도체 기판 내에 이온주입 공정을 실시하여 필드스톱 이온주입 영역(FS)을 형성한다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 2는 도 1의 일부 단면을 설명하기 위한 단면도이다.
도 2를 참조하면, 도 2는 도 1의 A-A' 방향의 단면을 나타낸 단면도로써, 액티브 영역(AT)들의 반도체 기판(10) 사이에 소자분리 영역(IS)이 정의되며, 소자분리 영역(IS) 내에는 절연물질(14)이 채워져 있다. 액티브 영역(AT)의 반도체 기판(10) 상에는 트랜지스터(TR)용 게이트 라인이 형성되며, 게이트 라인의 양단에 인접한 반도체 기판(10) 내에는 접합영역(12)이 형성되어, 게이트 라인과 접합영역(12)으로 이루어진 트랜지스터(TR)가 형성된다. 트랜지스터(TR)를 포함한 전체구조 상부에는 층간 절연막(7)이 형성되며, 접합영역(12)의 상부에는 층간 절연막(7)을 관통하는 콘택 플러그(CP)가 형성된다. 콘택 플러그(CP)의 상부에는 비트라인(BLo 또는 BLe)이 연결된다.
특히, 선택회로 영역과 같이 고전압 트랜지스터들이 형성된 경우에는, 서로 다른 액티브 영역(AT)들에 형성된 접합영역(12)에 서로 다른 전압이 인가될 경우, 서로다른 접합영역(12)들 간 디플리션(depletion)이 발생할 수 있으므로, 이를 방지하기 위하여 소자분리 영역(IS) 하부의 반도체 기판(10)에는 이온주입 공정을 실시하여 형성된 필드스톱 이온주입 영역(FS)을 형성한다. 필드스톱 이온주입 영역(FS)은 액티브 영역(AT)에 형성된 접합영역(12)과 다른 타입의 불순물을 주입하여 형성한다. 따라서, 필드스톱 이온주입 영역(FS)과 액티브 영역(AT)의 접합영역(12) 간의 간격이 너무 가까우면 브레이크 다운(break down; BD) 전압이 낮아질 수 있다. 이를 방지하기 위하여, 필드스톱 이온주입 영역(FS)과 접합영역(12) 간의 최소 간격을 확보해야만 한다. 이로 인해, 반도체 소자는 필드스톱 이온주입 영역(FS)의 폭(W)과 필드스톱 이온주입 영역(FS)과 접합영역(12) 간의 최소 간격만큼 면적을 더 차지하게 된다.
본 발명이 해결하려는 과제는, 이븐 비트라인 또는 오드 비트라인을 선택하기 위한 선택회로에서, 이븐 비트라인 및 오드 비트라인의 위치를 변경함으로써 소자분리 영역에 필드스톱 영역을 포함시키지 않도록 하여 반도체 소자의 면적을 감소시키고자 하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 및 제2 비트라인들에 각각 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 페이지 버퍼들; 및 상기 제1 또는 제2 비트라인들을 상기 페이지 버퍼들에 연결하기 위한 다수의 선택회로 블럭들이 포함된 비트라인 선택회로를 포함하며, 서로 인접한 상기 선택회로 블럭들은 서로 동일한 제1 또는 제2 비트라인들이 서로 마주보도록 배치된다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 데이터가 저장되는 메모리 셀 어레이; 및 메모리 셀 어레이에 이븐 및 오드 비트라인들을 통해 연결되며, 이븐 또는 오드 비트라인들을 선택하기 위한 다수의 비트라인 선택회로 그룹들을 포함하는 페이지 버퍼 그룹을 포함하며, 상기 비트라인 선택회로 그룹 각각은, 상기 이븐 비트라인들의 일부로 이루어진 이븐 비트라인 그룹, 상기 오드 비트라인들로 이루어진 오드 비트라인 그룹, 상기 이븐 비트라인 그룹을 선택하기 위한 트랜지스터에 연결된 이븐 게이트 라인 및 상기 오드 비트라인 그룹을 선택하기 위한 트랜지스터에 연결된 오드 게이트 라인들을 포함하며, 상기 이븐 게이트 라인과 오드 게이트 라인은 상기 이븐 비트라인 그룹과 상기 오드 비트라인 그룹 사이에서 수평으로 배치되며, 서로 다른 비트라인 선택회로 그룹들 간에 상기 이븐 비트라인 그룹들과 상기 오드 비트라인 그룹들이 서로 마주보도록 배치된다.
본 발명의 또 다른 실시 예에 따른 반도체 소자는, 데이터가 저장되는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 비트라인들을 통해 연결되고, 상기 비트라인들 중에서 짝수차 비트라인들 또는 홀수차 비트라인들을 선택하기 위하여 제1 방향으로 수평하게 배치된 비트라인 선택회로 그룹들을 포함하는 페이지 버퍼 그룹을 포함하며, 상기 각각의 비트라인 선택회로 그룹은 상기 짝수차 비트라인들로 이루어진 비트라인 그룹과, 상기 홀수차 비트라인들로 이루어진 비트라인 그룹과, 상기 비트라인 그룹들 사이에서 서로 수평으로 배치된 게이트 라인들을 포함하며, 서로 인접한 비트라인 선택회로에 배치된 상기 비트라인 그룹들 및 게이트 라인들은 서로 대칭으로 배치된다.
본 발명은 소자분리 영역을 사이에 두고, 서로 평행하게 배열되는 비트라인들을 동일 그룹의 비트라인들로 배치함으로써, 디플리션 차단영역을 형성하지 않고도 소자분리 영역의 하부 반도체 기판을 통한 디플리션 및 브레이크 다운 전압 저하를 억제할 수 있으며, 반도체 소자의 감소시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 일부 단면을 설명하기 위한 단면도이다.
도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 4는 도 3의 셀 블록 및 페이지 버퍼를 상세히 설명하기 위한 회로도이다.
도 5는 도 4의 선택회로를 설명하기 위한 회로도이다.
도 6은 본 발명에 따른 선택회로의 레이아웃을 설명하기 위한 블록도이다.
도 7은 도 6의 선택회로를 구체적으로 설명하기 위한 레이아웃도이다.
도 8은 도 7의 일부 단면을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 3을 참조하여 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 또는 소거 동작을 수행하도록 구성된 회로들(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 상기 회로들(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 상기 회로들은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 회로(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 데이터가 저장되는 다수의 메모리 셀들이 포함된 다수의 셀 블럭들(MCA1 내지 MCAi)을 포함하는데, 셀 블럭들(MCA1 내지 MCAi)은 이븐(even) 및 오드(odd) 비트라인들(BLe 및 BLo)을 서로 공유한다. 즉, 이븐 비트라인들(BLe)은 제1 셀 블럭(MCA1)에 접속되지만, 나머지 셀 블럭들(MCA2 내지 MCAi)에도 접속되며, 오드 비트라인들(BLo) 또한 제1 셀 블럭(MCA1) 뿐만 아니라 나머지 셀 블럭들(MCA2 내지 MCAi)에도 접속된다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들(PB)을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 리드 또는 소거 동작에 필요한 전압들을 선택된 셀 블럭의 드레인 셀렉트 라인(DSL), 드레인 더미 라인(DDWL), 워드라인들(WL0 내지 WLn), 소오스 더미 라인(SDWL) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다. 또한, 소거하는 경우에는 워드라인들(WL[n:0])에 접지전압을 인가하거나 워드라인들(WL[n:0])을 플로팅(floating) 시킨다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 셀 블럭의 로컬 라인들(DSL, WL[n:0], SSL) 및 더미 라인들(DDWL 및 SDWL)로 전달한다.
페이지 버퍼 회로(150)는 이븐 및 오드 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들(PB)을 포함한다. 각각의 페이지 버퍼(PB)는 쌍을 이루는 두 개의 비트라인들, 즉 이븐 및 오드 비트라인들(BLe 및 BLo)에 각각 대응되며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 이븐 또는 오드 비트라인들(BLe 또는 BLo)을 선택한다. 구체적으로, 페이지 버퍼 회로(150)는 메모리 셀들의 프로그램, 리드 또는 소거 동작시 이븐 또는 오드 비트라인들(BLe 또는 BLo)을 프리차지하거나, 이븐 또는 오드 비트라인들(BLe 또는 BLo)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 회로(150)는 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 이븐 및 오드 비트라인들(BLe 및 BLo)의 전압을 전달받아 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들(PB)을 선택하고, 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 선택된 비트라인으로 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들(PB1 내지 PBj)에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 회로(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 회로(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표레벨보다 낮은 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다. 제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 4는 도 3의 셀 블록 및 페이지 버퍼를 상세히 설명하기 위한 회로도이다.
도 4를 참조하면, 설명의 편의를 위하여 제1 셀 블록(MCA1)과 제1 셀 블록(MCA1)에 대응되는 하나의 페이지 버퍼(PB)만 도시하였다. 또한, 페이지 버퍼(PB)는 고전압을 전달하므로, 스위치용 트래지스터로 고전압 트랜지스터가 사용된다. 구체적으로 설명하면 다음과 같다.
페이지 버퍼(PB)는 이븐 또는 오드 비트라인(BLe 또는 BLo)을 선택하기 위한 비트라인 선택회로(210)와, 독출 동작시 선택된 비트라인의 전위를 센싱노드(SO)로 전달하기 위한 센싱회로(220)와, 센싱노드(SO)를 프리차지하기 위한 프리차지 회로(230), 데이터를 저장하기 위한 제1 래치(240), 제2 래치(250) 및 제3 래치(260)와, 제1 래치(240)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(270)와, 제2 래치(250)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(280)와, 제3 래치(260)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제3 전달회로(290)와, 제1 래치(240)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(300)와, 제2 래치(250)를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(310)와, 제3 래치(260)를 셋업 또는 리셋하기 위한 제3 셋/리셋 회로(320)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(330)를 포함한다.
비트라인 선택회로(210)는, 프로그램 동작 중 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 프리차지하기 위한 비트라인 프리차지 회로(212)와, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하기 위한 선택회로(214)를 포함한다.
비트라인 프리차지 회로(212)는 이븐 프리차지 신호(PDE)에 응답하여 이븐 비트라인(BLe)을 프리차지하기 위한 제1 스위치(N01)와, 오드 프리차지 신호(PDO)에 응답하여 오드 비트라인(BLO)을 프리차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BLe)과 버추어파워(VIRPERE)가 인가되는 단자 사이에 연결되는 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BLo)과 버추어파워(VIRPWR)가 인가되는 단자 사이에 연결되는 NMOS 트랜지스터로 구현된다.
선택회로(214)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BLe)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BLo)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03)는 이븐 비트라인(BLe)과 노드(CN) 사이에 접속되며, 제4 스위치(N04)는 오드 비트라인(BLo)과 노드(CN) 사이에 접속된다. 제3 및 제4 스위치들(N03 및 N04)은 NMOS 트랜지스터로 구현된다.
센싱회로(220)는 센싱신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(230)는 프리차지 신호(PRECHb)에 응답하여 전원전압(VDD)이 인가되는 단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(240)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다. 제1 래치(240)에 저장되는 데이터(QA)는 제1 인버터(I1)의 출력단의 전위로 결정된다. 예를 들면, 제1 인터버(I1)의 출력단의 전위가 하이(high)이면, 제1 래치(240)의 데이터(QA)는 '1'이 되고, 제1 인터버(I1)의 출력단의 전위가 로우(low)이면, 제1 래치(240)의 데이터(QA)는 '0'이 된다.
제2 래치(250)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 제2 래치(250)에 저장되는 데이터(QB)는 제3 인버터(I3)의 출력단의 전위로 결정된다. 예를 들면, 제3 인터버(I3)의 출력단의 전위가 하이(high)이면, 제2 래치(250)의 데이터(QB)는 '1'이 되고, 제3 인터버(I3)의 출력단의 전위가 로우(low)이면, 제2 래치(250)의 데이터(QB)는 '0'이 된다.
제3 래치(260)는 제5 및 제5 인터버들(I5 및 I6)로 이루어진다. 제5 인버터(I5)의 출력단과 제6 인버터(I6)의 입력단이 서로 연결되고, 제6 인버터(I6)의 출력단과 제5 인버터(I5)의 입력단이 서로 연결된다. 제3 래치(260)에 저장되는 데이터(QC)는 제5 인버터(I5)의 출력단의 전위로 결정된다. 예를 들면, 제5 인버터(I5)의 출력단의 전위가 하이(high)이면, 제3 래치(260)의 데이터(QC)는 '1'이 되고, 제5 인터버(I5)의 출력단의 전위가 로우(low)이면, 제3 래치(260)의 데이터(QC)는 '0'이 된다. 도 2에 도시된 페이지 버퍼(PB)는 세 개의 래치(240 내지 260)를 포함하고 있으나, 더 많은 래치들이 포함될 수 있다.
제1 전달회로(270)는 제1 전달신호(TRANA_A)에 응답하여 제1 인버터(I1)의 입력단과 센싱노드(SO)를 연결하는 제7 스위치(N07)와, 제2 전달신호(TRANA_B)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제7 및 제8 스위치들(N07 및 N08)은 NMOS 트랜지스터로 각각 구현된다.
제2 전달회로(280)는 제3 전달신호(TRANA_C)에 응답하여 제3 인버터(I3)의 입력단과 센싱노드(SO)를 연결하는 제9 스위치(N09)와, 제4 전달신호(TRANA_D)에 응답하여 제3 인버터(I3)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제9 및 제10 스위치들(N09 및 N10)은 NMOS 트랜지스터로 구현된다.
제3 전달회로(290)는 제5 전달신호(TRANA_E)에 응답하여 제5 인버터(I5)의 입력단과 센싱노드(SO)를 연결하는 제11 스위치(N11)와, 제6 전달신호(TRANA_F)에 응답하여 제5 인버터(I5)의 출력단과 센싱노드(SO)를 연결하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 각각 구현된다.
제1 셋/리셋 회로(300)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 리셋(reset)하는 제13 스위치(N13)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 각각 구현된다.
제2 셋/리셋 회로(310)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 리셋(reset)하는 제15 스위치(N15)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 셋업(setup)하는 제16 스위치(N16)를 포함한다. 제15 및 제16 스위치들(N15 및 N16)은 NMOS 트랜지스터로 각각 구현된다.
제3 셋/리셋 회로(320)는 제3 리셋신호(RESET_C)에 응답하여 제6 인버터(I6)의 출력단과 공통노드(CON)를 연결함으로써 제3 래치(260)를 리셋(reset)하는 제17 스위치(N17)와, 제3 셋신호(SET_C)에 응답하여 제6 인버터(I6)의 입력단과 공통노드(CON)를 연결함으로써 제3 래치(260)를 셋업(setup)하는 제18 스위치(N18)를 포함한다. 제17 및 제18 스위치들(N17 및 N18)은 NMOS 트랜지스터로 각각 구현된다.
디스차지 회로(330)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제19 스위치(N19)로 이루어지며, 제19 스위치(N19)는 NMOS 트랜지스터로 구현된다.
도 5는 도 4의 선택회로를 설명하기 위한 회로도이다.
도 5를 참조하면, 선택회로(214)는 페이지 버퍼(PB)의 개수만큼 구비되며, 각각 한 쌍의 이븐 및 오드 비트라인들(BLe 및 BLo)과 노드(CN) 사이에 연결된 스위치용 트랜지스터들(N03 및 N04)을 포함한다. 서로 다른 선택회로(214)에 포함된 트랜지스터들 중, 이븐 비트라인(BLe)을 선택하기 위한 트랜지스터(N03)들의 게이트는 이븐 선택신호(BSLE)가 인가되는 게이트 라인에 연결되며, 오드 비트라인(BLo)을 선택하기 위한 트랜지스터(N04)들의 게이트는 오드 선택신호(BSLO)가 인가되는 게이트 라인에 연결된다. 따라서, 이븐 선택신호(BSLE)가 활성화되면 모든 이븐 비트라인(BLe)들은 노드(CN)에 연결되며, 오드 선택신호(BSLO)가 활성화되면 모든 오드 비트라인(BLo)들이 노드(CN)에 연결된다.
상술한 선택회로의 레이아웃을 설명하면 다음과 같다.
도 6은 본 발명에 따른 선택회로의 레이아웃을 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 소자에는 매우 많은 수의 비트라인들(BLe 및 BLo)이 포함되어 있으므로 선택회로(214)들 또한 많은 개수가 포함된다. 따라서, 선택회로(214)들을 제2 방향으로 배열할 경우 매우 긴 레이아웃 영역이 필요하므로, 제2 방향에 직교하는 제1 방향으로 배열된 다수의 선택회로 블럭들(SB1 내지 SBk)을 구비하고, 각 선택회로 블럭에 다수의 선택회로(214)들을 포함시킨다. 또한, 각각의 선택회로 블럭들(SB1 내지 SBk)에는 다수의 이븐 및 오드 비트라인들(BLe 및 BLo)이 배열되는데, 특히, 서로 인접한 선택회로 블럭들에 연결되는 비트라인들은 서로 동일한 비트라인들이 서로 마주보도록 배열한다. 즉, 제1 선택회로 블럭(SB1) 내에 다수의 이븐 비트라인들(BLe) 및 오드 비트라인들(BLo)을 제1 방향으로 배열하면, 제2 선택회로 블럭(SB2)에서는 다수의 오드 비트라인들(BLo) 및 이븐 비트라인들(BLe)을 제1 방향으로 배열한다. 따라서, 제1 선택회로 블럭(SB1)의 오드 비트라인들(BLo)과 제2 선택회로 블럭(SB2)의 오드 비트라인들(BLo)이 서로 마주보도록 배열된다. 또한, 제2 선택회로 블럭(SB2)의 이븐 비트라인들(BLe)과 제3 선택회로 블럭(SB2)의 이븐 비트라인들(BLe)이 서로 마주보도록 배열된다. 이와 같은 방식으로 이븐 및 오드 비트라인들(BLe 및 BLo)을 배열하면, 서로 마주보는 비트라인들에는 동일한 전압이 인가되므로, 서로 다른 선택회로 블럭들 사이에서 디플리션이 발생하지 않는다. 따라서, 소자분리 영역에 필드스톱 이온주입 영역을 형성하지 않는다. 각각의 선택회로 블럭을 구체적으로 설명하면 다음과 같다.
도 7은 도 6의 선택회로를 구체적으로 설명하기 위한 레이아웃도이고, 도 8은 도 7의 일부 단면을 설명하기 위한 단면도이다.
도 7을 참조하여 제1 방향으로 이격된 제1 선택회로 블럭(SB1)과 제2 선택회로 블럭(SB2)을 설명하면 다음과 같다.
제1 선택회로 블럭(SB1)은 제1 방향에 직교하는 제2 방향으로 이격된 다수의 선택회로(214)들을 포함한다. 각각의 선택회로(214)는 액티브 영역(AT)의 반도체 기판 상에 형성된다. 액티브 영역(AT)들의 사이는 소자분리 영역(IS)이 되며, 소자분리 영역(IS) 내에는 절연물질로 이루어진 소자 분리막(640)이 형성된다. 각각의 선택회로(214)들은 제1 방향으로 서로 이격되며, 이븐 선택신호(BSLE)가 인가되는 이븐 게이트 라인과 오드 선택신호(BSLO)가 인가되는 오드 게이트 라인을 공유한다. 이븐 게이트 라인과 오드 게이트 라인 사이에는 노드(CN)와 연결되는 콘택 플러그(CP)가 형성되며, 각 게이트 라인들을 기준으로 노드(CN)에 연결되는 콘택 플러그(CP)가 형성된 방향과 반대 방향에 이븐 또는 오드 비트라인(BLe 또는 BLo)에 연결되는 콘택 플러그들(CP)이 형성된다. 이븐 게이트 라인에 이븐 선택신호(BSLE)가 인가되면 이븐 비트라인들(BLe)과 노드(CN)가 연결되며, 반대로 오드 게이트 라인에 오드 선택신호(BSLO)가 인가되면 오드 비트라인들(BLo)과 노드(CN)가 연결된다.
제2 선택회로 블럭(SB2)에서는 이븐 비트라인들(BLe), 이븐 게이트 라인, 오드 게이트 라인 및 오드 비트라인들(BLo)이 제1 선택회로 블럭(SB1)의 이븐 비트라인들(BLe), 이븐 게이트 라인, 오드 게이트 라인 및 오드 비트라인들(BLo)과 제1 방향으로 서로 대칭되도록 배열된다. 구체적으로 설명하면, 제1 선택회로 블럭(SB1)의 오드 비트라인들(BLo)에 인접한 영역에서부터 제2 선택회로 블럭(SB2)의 오드 비트라인들(BLo), 오드 게이트 라인, 이븐 게이트 라인 및 이븐 비트라인들(BLe)을 순차적으로 배열한다.
또한, 제1 및 제2 선택회로 블럭(SB1 및 SB2)의 게이트 라인에 인가하는 신호를 바꿈으로써 구현할 수도 있다. 즉, 제1 선택회로 블럭(SB1)의 첫 번째 게이트 라인에 이븐 선택신호(BSLE)를 인가하도록 하고, 다음 게이트 라인에 오드 선택신호(BSLO)를 인가하도록 하면, 제2 선택회로 블럭(SB2)의 첫 번째 게이트 라인에는 오드 선택신호(BSLO)를 인가하도록 하고, 다음 게이트 라인에는 이븐 선택신호(BSLE)를 인가하도록 한다. 즉, 비트라인들은 게이트 라인에 연결된 트랜지스터들(TR)의 동작에 의해 선택 또는 비선택되므로, 서로 다른 선택회로 블럭에서 서로 마주보는 비트라인들이 동시에 선택 또는 비선택되도록 게이트 라인에 인가하는 신호를 바꾸어 주면 소자분리 영역(IS)에서 디플리션 발생을 방지할 수 있다.
도 8을 참조하면, 소자분리 영역(IS) 내에 필드스톱 영역을 형성하지 않으므로, 기존의 필드스톱 영역이 소자분리 영역에서 차지하던 면적을 감소시킬 수 있다. 도 7에서 '670'은 층간 절연막이고, '620'은 트랜지스터들에 포함되는 접합영역이며, '640'은 소자분리 영역에 형성된 소자 분리막이다. 예를 들어, 오드 비트라인들(BLo)에 제1 전압을 인가하는 경우, 서로 마주보는 오드 비트라인들(BLo)에 동일한 제1 전압을 인가하므로, 소자분리 영역(IS) 하부의 반도체 기판을 통한 디플리션이 발생하지 않는다. 이처럼, 필드스톱 영역을 형성하지 않으면 반도체 소자의 면적을 감소시킬 수 있으며, 필드스톱 영역을 형성하기 위한 이온주입 공정을 수행하지 않으므로 공정 횟수도 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
BLe: 이븐 비트라인 BLo: 오드 비트라인
CP: 콘택 플러그 AT: 액티브 영역
IS: 소자분리 영역 FS: 필드스톱 영역
TR: 트랜지스터 12, 620: 접합영역
14, 640: 소자 분리막 17, 670: 층간 절연막

Claims (11)

  1. 제1 및 제2 비트라인들에 각각 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    페이지 버퍼들; 및
    상기 제1 또는 제2 비트라인들을 상기 페이지 버퍼들에 연결하기 위한 다수의 선택회로 블럭들이 포함된 비트라인 선택회로를 포함하며,
    서로 인접한 상기 선택회로 블럭들은 서로 동일한 제1 또는 제2 비트라인들이 서로 마주보도록 배치되는 반도체 소자.
  2. 제1항에 있어서,
    상기 선택회로 블럭들 각각은,
    서로 이격된 액티브 영역들;
    상기 제1 비트라인들과 상기 제2 비트라인들 사이에서 상기 각 액티브 영역의 반도체 기판 상에 배치된 제1 및 제2 선택트랜지스터들이 포함된 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 선택트랜지스터들의 게이트는 제1 게이트 라인에 연결되고, 상기 제2 선택트랜지스터들의 게이트는 상기 제1 게이트 라인에 평행하게 배열되는 제2 게이트 라인에 연결된 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 게이트 라인과 상기 제1 비트라인들이 서로 인접하게 배열되고,
    상기 제2 게이트 라인과 상기 제2 비트라인들이 서로 인접하게 배열된 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 선택트랜지스터의 제1 접합영역과 상기 제1 비트라인들이 서로 연결되고, 상기 제2 선택드랜지스터의 제2 접합영역과 상기 제2 비트라인들이 서로 연결된 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 선택트랜지스터와 제2 선택트랜지스터 사이의 공통 접합영역을 통해, 상기 페이지 버퍼의 센싱노드가 각각 연결되는 반도체 소자.
  7. 데이터가 저장되는 메모리 셀 어레이; 및
    메모리 셀 어레이에 이븐 및 오드 비트라인들을 통해 연결되며, 이븐 또는 오드 비트라인들을 선택하기 위한 다수의 비트라인 선택회로 그룹들을 포함하는 페이지 버퍼 그룹을 포함하며,
    상기 비트라인 선택회로 그룹 각각은,
    상기 이븐 비트라인들의 일부로 이루어진 이븐 비트라인 그룹, 상기 오드 비트라인들로 이루어진 오드 비트라인 그룹, 상기 이븐 비트라인 그룹을 선택하기 위한 트랜지스터에 연결된 이븐 게이트 라인 및 상기 오드 비트라인 그룹을 선택하기 위한 트랜지스터에 연결된 오드 게이트 라인들을 포함하며,
    상기 이븐 게이트 라인과 오드 게이트 라인은 상기 이븐 비트라인 그룹과 상기 오드 비트라인 그룹 사이에서 수평으로 배치되며, 서로 다른 비트라인 선택회로 그룹들 간에 상기 이븐 비트라인 그룹들과 상기 오드 비트라인 그룹들이 서로 마주보도록 배치된 반도체 소자.
  8. 제7항에 있어서,
    상기 비트라인 선택회로 그룹 각각은 상기 비트라인 선택회로 그룹들이 배열된 방향과 직교하는 방향으로 서로 이격되어 배열된 다수의 비트라인 선택회로들을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 비트라인 선택회로 각각은 서로 이격된 액티브 영역으로 구분되며,
    상기 이븐 비트라인, 상기 트랜지스터들 및 상기 오드 비트라인은 상기 액티브 영역의 반도체 기판 상에 연결되는 반도체 소자.
  10. 데이터가 저장되는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 비트라인들을 통해 연결되고, 상기 비트라인들 중에서 짝수차 비트라인들 또는 홀수차 비트라인들을 선택하기 위하여 제1 방향으로 수평하게 배치된 비트라인 선택회로 그룹들을 포함하는 페이지 버퍼 그룹을 포함하며,
    상기 각각의 비트라인 선택회로 그룹은 상기 짝수차 비트라인들로 이루어진 비트라인 그룹과, 상기 홀수차 비트라인들로 이루어진 비트라인 그룹과, 상기 비트라인 그룹들 사이에서 서로 수평으로 배치된 게이트 라인들을 포함하며, 서로 인접한 비트라인 선택회로에 배치된 상기 비트라인 그룹들 및 게이트 라인들은 서로 대칭으로 배치되는 반도체 소자.
  11. 제10항에 있어서,
    상기 게이트 라인들은 상기 짝수차 비트라인들을 선택하기 위한 트랜지스터들의 게이트에 연결된 제1 게이트 라인과 상기 홀수차 비트라인들을 선택하기 위한 트랜지스터들의 게이트에 연결된 제2 게이트 라인을 포함하는 반도체 소자.
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