KR101648061B1 - 반도체 기억 장치, 독출 방법 및 프로그램 방법 - Google Patents

반도체 기억 장치, 독출 방법 및 프로그램 방법 Download PDF

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Abstract

고속 동작이 가능한 NAND형 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 매트릭스 방향으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이와, 상기 메모리 어레이에 커플링하고 행 어드레스 신호에 기초하여 메모리 어레이의 행방향의 메모리 셀을 선택하는 행 선택 수단과, 상기 메모리 어레이에 커플링하고 열 어드레스 신호에 기초하여 메모리 어레이의 열방향의 메모리 셀을 선택하는 열 선택 수단과, 메모리 셀로부터의 데이터 독출 또는 메모리 셀에의 데이터 기입을 행하는 제어 수단을 가진다. 메모리 어레이에는, 데이터를 기억하는 데이터용 메모리 셀과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀로 구성되는 셀 유닛이 복수개로서 배치된다.

Description

반도체 기억 장치, 독출 방법 및 프로그램 방법{Semiconductor memory device, reading method, and programming method}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 고속 독출 및 기입이 가능한 동작 방법에 관한 것이다.
NAND(Not AND)형 플래시 메모리는, 공지와 같이 복수의 메모리 셀을 직렬 접속한 NAND 스트링으로 이루어지는 메모리 셀 어레이와, 메모리 어레이의 비트라인에 접속된 페이지 버퍼를 가진다. 페이지 버퍼는, 메모리 어레이의 선택된 페이지로부터 전송된 데이터를 보유하거나 혹은 선택된 페이지에 프로그램하기 위한 데이터를 보유한다. 이러한 페이지 버퍼를 데이터 레지스터와 캐시 레지스터로 구성하여 독출 및 프로그램의 고속화를 도모하는 플래시 메모리가 개시되어 있다(특허문헌 1).
특허문헌 1: 일본공개특허 2013-118031호 공보
NAND형 플래시 메모리의 독출 동작에서는, 센스 회로로부터 비트라인을 프리차지하기 때문에 독출에 시간이 걸리는 결점이 있다. 또한, NAND형 플래시 메모리는 이른바 페이지 단위로 독출(read)이나 프로그램(기입(write))을 행하는 것으로, NOR(Not OR)형 플래시 메모리와 같은 랜덤 액세스를 행할 수 없다.
본 발명은 이러한 종래의 과제를 해결하여 고속 동작이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다. 그리고, 본 발명은 랜덤 액세스가 가능한 반도체 기억 장치를 제공한다.
본 발명에 관한 반도체 기억 장치는, 매트릭스 방향으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이와, 상기 메모리 어레이에 커플링하고 행 어드레스 신호에 기초하여 메모리 어레이의 행방향의 메모리 셀을 선택하는 행 선택 수단과, 상기 메모리 어레이에 커플링하고 열 어드레스 신호에 기초하여 메모리 어레이의 열방향의 메모리 셀을 선택하는 열 선택 수단과, 메모리 셀로부터의 데이터 독출 또는 메모리 셀에의 데이터 기입을 행하는 제어 수단을 가지며, 메모리 어레이에는 데이터를 기억하는 데이터용 메모리 셀과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀로 구성되는 셀 유닛이 복수개로서 배치되고, 상기 제어 수단은 상기 행 선택 수단 및 상기 열 선택 수단에 의해 선택된 상기 셀 유닛의 독출 동작, 프로그램 동작 또는 소거 동작을 실행한다.
바람직하게는 하나의 데이터용 메모리 셀은 행방향 및 열방향으로도 다른 하나의 상기 데이터용 메모리 셀에 인접하지 않게 된다. 바람직하게는 상기 제어 수단은 메모리 셀의 비트라인에 접속된 센스 회로를 포함하고, 독출 동작시에 선택된 셀 유닛의 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀이 동시에 독출되며, 상기 센스 회로는 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀의 독출된 전류를 비교하여 상기 데이터용 메모리 셀의 기억된 데이터를 판단한다. 바람직하게는 상기 제어 수단은, 프로그램 동작시에 선택된 셀 유닛의 레퍼런스용 메모리 셀에 선택된 셀 유닛의 데이터용 메모리 셀의 데이터를 판단하기 위한 값을 기입한다. 바람직하게는 레퍼런스용 메모리 셀에는 데이터용 메모리 셀이 제1 데이터를 기억할 때, 제1 레퍼런스 데이터가 기입되고, 데이터용 메모리 셀이 제2 데이터를 기억할 때, 제1 레퍼런스 데이터와 다른 제2 레퍼런스 데이터가 기입된다. 바람직하게는 상기 제어 수단은 기입 펄스를 인가함으로써, 제1 데이터, 제1 레퍼런스 데이터 및 제2 레퍼런스 데이터의 기입을 행한다. 바람직하게는 제1 데이터의 기입 펄스 수보다 제1 레퍼런스 데이터의 기입 펄스 수가 작고, 제2 레퍼런스 데이터의 기입 펄스 수는 제1 데이터의 기입 펄스 수와 제1 레퍼런스 데이터의 기입 펄스 수의 사이이다. 예를 들면, 제1 데이터의 기입 펄스 수를 N1, 제1 레퍼런스 데이터의 기입 펄스 수를 R1, 제2 레퍼런스 데이터의 기입 펄스 수를 R2라고 하였을 때, R1=N1-2, R2=N1-1이다. 바람직하게는 상기 제어 수단은 블록 단위로 상기 메모리 어레이에 소거 동작을 하고, 또한 상기 제어 수단은 소거 동작이 완성된 상기 블록에서 상기 복수의 셀 유닛의 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀의 위치를 반전시킨다.
본 발명에 관한 독출 방법은, 복수의 메모리 셀이 매트릭스 방향으로 배열된 메모리 어레이를 포함하는 반도체 기억 장치에 적용되는 것으로서, 데이터를 기억하는 데이터용 메모리 셀과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀로 구성되는 셀 유닛이 복수개로서 배치된 메모리 어레이를 행 어드레스 정보 및 열 어드레스 정보에 기초하여 독출하는 단계, 및 선택된 셀 유닛의 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀의 독출된 전류를 비교하여 상기 데이터용 메모리 셀에 기억된 데이터를 판단하는 단계를 포함한다.
본 발명에 관한 프로그램 방법은, 복수의 메모리 셀이 매트릭스 방향으로 배열된 메모리 어레이를 포함하는 반도체 기억 장치에 적용되는 것으로서, 데이터를 기억하는 데이터용 메모리 셀과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀로 구성되는 셀 유닛이 복수개로서 배치된 메모리 어레이를 행 어드레스 정보 및 열 어드레스 정보에 기초하여 프로그램하는 단계, 및 기입하는 데이터에 따라 선택된 상기 셀 유닛의 상기 데이터용 메모리 셀에 기입을 행하고, 상기 레퍼런스용 메모리 셀에 상기 기입하는 데이터에 부속되는 값을 기입하는 단계를 포함한다.
본 발명에 의하면, 데이터용 메모리 셀과 레퍼런스용 메모리 셀로 구성되는 셀 유닛을 단위로 함으로써 독출 및 기입을 행할 수 있으므로, 종래의 NAND형 플래시 메모리와 비교하여 NAND형 플래시 메모리의 랜덤 액세스 및 고속 동작이 가능하게 된다.
도 1은 본 발명의 실시예에 관한 반도체 기억 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 관한 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 회로도이다.
도 3은 메모리 셀에 「0」, 「1」이 기억되었을 때의 문턱값(Vt_0, Vt_1)의 분포 폭을 나타내는 도면이다.
도 4는 본 발명의 실시예에 의한 NAND 스트링의 개략적인 레이아웃을 나타내는 평면도이다.
도 5는 본 발명의 실시예에 의한 데이터용 메모리 셀과 레퍼런스용 메모리 셀을 나타내는 배치도이다.
도 6은 본 발명의 실시예에 의한 셀 유닛을 나타내는 배치도이다.
도 7은 본 발명의 실시예에 의한 페이지 프로그램 시퀀스를 나타내는 흐름도이다.
도 8은 페이지 프로그램 시퀀스를 행할 때의 레퍼런스 셀 및 데이터 셀의 상태를 나타내는 설명도이다.
도 9는 ISPP(Incremental Step Pulse Program)에 의한 기입 펄스 수와 레퍼런스 셀 및 데이터 셀의 문턱값의 관계를 나타내는 도면이다.
본 발명은, NAND형이 형성된 플래시 메모리 어레이를 가지는 반도체 기억 장치에 있어서, 메모리 셀에의 랜덤 액세스를 가능하게 하여 전형적인 플래시 메모리일 때보다 고속의 데이터 독출(read)을 가능하게 한다. 데이터 소거(erase)는 전형적인 플래시 메모리와 마찬가지로 블록 단위로 데이터의 일괄 소거가 가능하다. 더 바람직하게는, 본 발명의 반도체 기억 장치는 전형적인 플래시 메모리와 마찬가지의 동작을 실행할 수 있는 호환성을 가지는 것도 가능하다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 다른 점에 유의해야 한다.
[실시예]
도 1은 본 발명의 실시예에 관한 반도체 기억 장치를 나타내는 블록도이다. 단, 여기에 나타내는 플래시 메모리의 구성은 예시이며, 본 발명은 반드시 이러한 구성에 한정되는 것은 아니다.
본 실시예의 플래시 메모리(100)는, 매트릭스 방향으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 보유하는 데이터 레지스터(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(예를 들면, 칩 인에이블이나 어드레스 래치 인에이블 등)에 기초하여 각 부를 제어하는 제어 신호(C1), 제어 신호(C2), 제어 신호(C3) 등을 제공하는 컨트롤러(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩(decoding)하고 디코딩 결과에 기초하여 메모리 블록 선택 및 워드라인(wordline) 선택 등을 행하는 워드라인 선택 회로(160)와, 비트라인(bitline)을 통해 독출된 데이터를 보유하거나 비트라인을 통해 기입(write)하는 데이터 등을 보유하는 센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하고 그 디코딩 결과에 기초하여 비트라인 선택 등을 행하는 열 선택 회로(180)와, 데이터 독출, 프로그램 및 소거 등을 위해 필요한 전압(예를 들면, 프로그램 전압(Vprog), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
메모리 어레이(110)는 열방향으로 배치된 복수의 메모리 블록(BLK(0), BLK(1), …, BLK(m))을 가진다. 블록의 한쪽 단부에는 센스 회로(170)가 배치된다. 단, 센스 회로(170)는 블록의 다른 쪽 단부 혹은 양측 단부에 배치되는 것이어도 된다.
하나의 메모리 블록에는, 도 2에 도시된 바와 같이 n개의 NAND형 스트링(NU)이 행방향으로 배열되어 있다. 하나의 NAND형 스트링(NU)은, 직렬로 접속된 8개의 메모리 셀(MCi(i=0, 1, …, 7))과, 한쪽 단부인 메모리 셀(MC7)의 드레인 측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 선택 트랜지스터(TS)를 포함하고, 선택 트랜지스터(TD)의 드레인은 대응하는 하나의 비트라인(BL)에 접속되며, 선택 트랜지스터(TS)의 소스는 공통 소스 라인(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WL)과 병행하는 선택 게이트 라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는, 행 어드레스(Ax)에 기초하여 메모리 블록을 선택할 때, 그 메모리 블록의 선택 게이트 신호를 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.
센스 회로(170)는 비트라인(BL)을 통해 접속된 복수의 센스 앰프를 포함한다. 하나의 센스 앰프는 짝수 비트라인과 홀수 비트라인에 접속된 차동 입력을 포함하고, 입력된 전압 또는 전류를 비교하여 그 비교 결과를 보유하거나 혹은 비교 결과를 데이터 레지스터(140)에 제공한다. 또한, 데이터 레지스터(140)로부터 데이터를 수취할 수 있고 이를 비트라인에 공급한다. 하나의 블록에 n개의 NAND 스트링이 형성될 때, 센스 회로(170)는 n/2개의 센스 앰프를 포함한다. 센스 앰프는 공지의 회로에 의해 구성될 수 있고, 예를 들어 비트라인을 흐르는 전류를 전압으로 변환하는 I-V 변환 회로를 포함하는 차동 증폭 회로 등에 의해 구성된다. 또한, 센스 회로(170)와 비트라인의 사이에는 비트라인 선택 회로가 마련되고, 비트라인 선택 회로는 열 선택 회로(180)로부터의 선택 신호에 기초하여 선택된 비트라인을 센스 앰프에 접속시킨다. 또, 센스 앰프는 열 선택 회로(180)로부터의 선택 신호에 의해 활성화 또는 비활성화되도록 구성될 수 있다.
도 4는 메모리 블록(BLK(k))과 메모리 블록(BLK(k+1))의 스트링(NU)의 평면적인 레이아웃이며, 워드라인(WL0~WL7) 및 선택 트랜지스터(TD/TS)의 선택 게이트 라인(SGD/SGS)을 구성하는 폴리실리콘 배선이 나타나 있다. CTo는 홀수 비트라인을 구성하는 금속 배선을 선택 트랜지스터(TD)의 드레인 확산 영역에 접속하기 위한 컨택트 홀(contact hole)이며, CTe는 짝수 비트라인을 구성하는 금속 배선을 드레인 확산 영역에 접속하기 위한 컨택트 홀이다.
본 실시예에서는, 하나의 메모리 블록에는 8개의 워드라인이 형성되고, 전형적인 NAND형 플래시 메모리의 수보다 작게 구성되어 있다. 이에 의해, 메모리 셀의 프로그래밍에 의한 디스터브(disturb)를 억제하는 것에 기여할 수 있게 되고, 또한 고속의 독출, 기입 및 소거 동작을 도모한다. 단, 본 발명은 이에 한정하지 않고, 메모리 블록 내의 워드라인의 수는 8개보다 많아도 된다.
메모리 셀은 전형적으로 P웰 내에 형성된 N형 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 가진다. 플로팅 게이트에 전하가 축적되지 않았을 때, 즉 데이터 「1」이 기억되어 있을 때, 문턱값은 음의 상태에 있고, 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기억되어 있을 때, 문턱값은 양으로 시프트하고, 메모리 셀은 노멀리 오프(normally off)이다. 도 3에, 메모리 셀에 「0」, 「1」이 기억되었을 때의 문턱값(Vt_0, Vt_1)의 분포 폭을 나타낸다.
표 1은 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(Vx)을 인가하며, 비선택 워드라인에 독출 전압(Vread)(예를 들면 4.5V)을 인가하고, 선택 게이트 라인(SGD), 선택 게이트 라인(SGS)에 양의 전압(예를 들면 4.5V)을 인가하며, 비트라인 선택 트랜지스터(TD), 소스 라인 선택 트랜지스터(TS)를 온하고 공통 소스 라인에 0V를 인가한다. 기입 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vprog)(15V~20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들면 10V)를 인가하며, 비트라인 선택 트랜지스터(TD)를 온시키고, 소스 라인 선택 트랜지스터(TS)를 오프시키며, 기입 대상 또는 기입 방지의 메모리 셀에 따른 전위를 비트라인(BL)에 공급한다. 소거 동작에서는, 메모리 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들면 21V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.
소거 기입 독출
선택 워드라인 0V 15V~20V Vx
비선택 워드라인 플로팅 10V 4.5V
SGD 플로팅 Vcc 4.5V
SGS 플로팅 0V 4.5V
SL 플로팅 Vcc 0V
P웰 21V 0V 0V
본 실시예의 메모리 어레이에는, 「0」 또는 「1」의 데이터를 기억하는 데이터용 메모리 셀(이하, 데이터 셀이라고 함)과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀(이하, 레퍼런스 셀이라고 함)이 배치된다. 그리고, 워드라인을 공통으로 하는 하나의 데이터 셀과 그 데이터 셀에 인접하는 레퍼런스 셀이 하나의 셀 유닛을 공동으로 구성한다.
본 발명의 실시예에 있어서, 소거 셀에는 데이터 「1」이 기억되고, 소거 셀과 쌍을 이루는 레퍼런스 셀에는 데이터 「1」을 판정하기 위한 레퍼런스 데이터가 기억되며, 프로그램 셀에는 데이터 「0」이 기억되고, 프로그램 셀과 쌍을 이루는 레퍼런스 셀에는 데이터 「0」을 판정하기 위한 레퍼런스 데이터가 기억된다. 구체적으로 말하면, 도 3을 참조하여 소거 셀에는 문턱값(Vt_1)을 설정하는 데이터가 기억되고, 소거 셀용 레퍼런스 셀에는 문턱값(Vref1)을 설정하는 것에 이용하는 레퍼런스 데이터가 기억된다. 프로그램 셀에는 문턱값(Vt_0)을 설정하는 데이터가 보유되고, 프로그램 셀용 레퍼런스 셀에는 문턱값(Vref0)을 설정하는 것에 이용하는 레퍼런스 데이터가 기억된다. 후술하는 바와 같이, 독출 동작시에는 데이터 셀과 레퍼런스 셀로 이루어지는 하나의 셀 유닛이 선택되고, 데이터 셀과 레퍼런스 셀에 의해 만들어진 전류 또는 전압이 센스 회로(170)에 의해 비교되어 데이터 셀에 기억된 데이터가 감지된다. 또한, 프로그램 동작시에는 프로그램 셀 및 레퍼런스 셀에의 기입이 실행되고, 레퍼런스 셀에는 프로그램 셀용 레퍼런스 셀의 문턱값(Vref0)과 소거 셀용 레퍼런스 셀의 문턱값(Vref1)이 설정될 수 있다.
도 5는 메모리 블록 내의 데이터 셀과 레퍼런스 셀을 나타내는 배치도이다. 도면 중, ●이 레퍼런스 셀을 나타내고, ○이 데이터 셀을 나타내고 있다. 도 5에 도시된 바와 같이, 워드라인(WL7) 상의 짝수 비트라인 상에 레퍼런스 셀이 형성되고, 워드라인(WL6) 상의 홀수 비트라인 상에 레퍼런스 셀이 형성되도록, 레퍼런스 셀은 체크 모양 또는 체커보드(checkerboard) 형상으로 배치된다. 그리고, 레퍼런스 셀과 레퍼런스 셀의 사이에 데이터 셀이 배치되고, 즉 하나의 데이터 셀은 행방향 및 열방향에서도 다른 하나의 데이터 셀에 인접하지 않게 된다. 데이터 셀의 사방이 레퍼런스 셀에 의해 둘러싸임으로써, 프로그램 셀과 소거 셀이 인접하는 것이 회피되고, 프로그램 셀과 소거 셀 간의 원하지 않는 플로팅 게이트 간의 용량 결합이 억제되며, 따라서 프로그램 동작시의 디스터브 문제를 해소할 수 있다.
도 6의 (A), (B)는 메모리 블록 내의 셀 유닛을 나타내는 배치도이다. 도면 중, 점선은 하나의 레퍼런스 셀과 하나의 데이터 셀로 구성되는 셀 유닛을 나타내고, 또한 도 6의 (A)와 (B)에 나타내는 예에서는 데이터 셀과 레퍼런스 셀의 위치가 반전되어 있다. 레퍼런스 셀은 도 5에 도시된 바와 같이 행방향 및 열방향으로 하나 걸러 배치되고, 레퍼런스 셀의 사이에 데이터 셀이 형성된다. 하나의 셀 유닛은, 워드라인을 공유하는 행방향으로 인접하는 하나의 데이터 셀과 하나의 레퍼런스 셀의 쌍으로 구성된다. 본 발명의 실시예에 있어서, 레퍼런스 셀은 선택되었을 때에 항상 전류를 흘려 보내는 문턱값으로 프로그램되기 때문에, 데이터 셀과 비교하여 열화가 빨리 진행될 가능성이 있다. 그래서, 바람직한 태양에서는, 컨트롤러(150)는 블록 단위로 데이터 셀과 레퍼런스 셀이 할당되는 어드레스 정보를 관리하고, 메모리 블록의 소거 동작이 행해진 후, 컨트롤러(150)는 프로그램 시퀀스를 제어하여 메모리 블록 내의 데이터 셀과 레퍼런스 셀의 배치를 도 6의 (A)에서 (B)와 같이 반전한다. 그래서, 본 발명은 데이터 셀과 레퍼런스 셀의 위치를 반전시킴으로써, 메모리 블록 내의 메모리 셀의 열화 또는 특성 변화를 일치시킨다.
다음에, 본 실시예의 플래시 메모리의 동작에 대해 설명한다. 우선, 페이지 프로그램 시퀀스에 대해 설명한다. 도 7은 본 발명의 실시예에 의한 페이지 프로그램 시퀀스를 나타내는 흐름도이고, 도 8의 (A), (B), (C)는 페이지 프로그램 시퀀스가 행해질 때의 레퍼런스 셀 및 데이터 셀의 상태를 나타내는 설명도이다.
동시에 도 7, 도 8의 (A), (B), (C)를 참조한다. 컨트롤러(150)는 외부로부터 커맨드, 기입 데이터 및 어드레스 정보 등을 수취하면, 이에 응답하여 페이지 프로그램을 개시한다. 여기서는, 메모리 블록의 소거 동작이 행해진 후에, 도 8의 (A)에 도시된 바와 같은 워드라인(WL4)이 선택되고, 여기에 기입이 행해진다고 가정한다. 또한, 워드라인(WL4)에는 셀 유닛(U1)~셀 유닛(U4)이 포함되고, 셀 유닛(U1)~셀 유닛(U4) 각각은 홀수 비트라인 상의 레퍼런스 셀과 짝수 비트라인 상의 데이터 셀의 쌍을 포함하며, 짝수 비트라인(BL2), 짝수 비트라인(BL6)의 데이터 셀은 데이터 「0」이 기억되는 프로그램 셀이고, 짝수 비트라인(BL4), 짝수 비트라인(BL8)의 데이터 셀은 데이터 「1」을 기억하는 소거 셀이라고 한다.
본 발명의 실시예에 있어서, 짝수 비트라인(BL2), 짝수 비트라인(BL6)의 프로그램 셀이 기입 대상 셀이고, 짝수 비트라인(BL4), 짝수 비트라인(BL8)의 소거 셀이 기입 방지 셀이 된다. 또한, 홀수 비트라인(B1), 홀수 비트라인(B3), 홀수 비트라인(B5), 홀수 비트라인(B7)의 레퍼런스 셀은 선택되었을 때에 항상 전류를 흘려 보내는 문턱값으로 설정된다. 이 때문에, 레퍼런스 셀도 기입 대상 셀이다. 센스 회로(170)는 기입 대상 셀의 비트라인에 데이터 기입이 가능하게 되는 전압, 예를 들어 0V를 공급하고, 기입 방지 셀의 비트라인에 데이터 기입이 방지가 되는 전압, 예를 들어 3.3V 또는 Vdd 전압을 공급한다. 또한, 워드라인 선택 회로(160)는 내부 전압 발생 회로(190)에 의해 발생된 기입 펄스를 선택 워드라인(WL4)에 인가하고, 비선택 워드라인에는 중간 전압(예를 들면, 10V)을 인가한다. 이에 의해, 선택 워드라인(WL4)의 레퍼런스 셀과 비트라인(BL2), 비트라인(BL6)의 프로그램 셀에 기입 펄스를 인가하고 페이지 프로그램이 행해진다(S100).
컨트롤러(150)의 제어 하에, 프로그램 셀용 레퍼런스 셀은 문턱값 Vt=Vref0(예를 들면, Vref0=0V 또는 Vref0>0V)이 될 때까지 프로그램된다. 다음에, 센스 회로(170)는 프로그램 셀용 레퍼런스 셀의 문턱값을 감지하고, 그 감지 결과에 기초하여 검증(verify)의 합격 여부가 판정된다(S102). 하나의 실시예에서는, 센스 셀은 예를 들어 프로그램 셀용 레퍼런스 셀의 드레인 전류(Id)를 감지하거나 또는 드레인 전류(Id)로부터 전환된 전압을 감지하여 판정한다.
도 9의 (A), (B), (C)는, ISPP에 의한 기입 펄스 수와 레퍼런스 셀 및 데이터 셀의 문턱값의 관계를 나타내고 있다. 도 9에는, 하나의 기입 펄스는 메모리 셀의 문턱값을 ΔV만큼 시프트시키는 것으로 설정된다. 도 9의 (A), (B), (C)는, 프로그램 셀용 레퍼런스 셀에 기입 펄스가 7회 인가되었을 때, 검증이 합격으로 판정되었던 것이 나타나 있다. 이 때, 프로그램 셀용 레퍼런스 셀(즉, 비트라인(BL1), 비트라인(BL5)의 레퍼런스 셀)에는 프로그램 셀 데이터를 판단하기 위한 문턱값(Vref0)이 기억된다.
다음에, 프로그램 셀 이외의 비트라인에는 기입 방지를 위한 전압이 공급된다. 그리고, 프로그램 셀용 레퍼런스 셀의 검증이 합격으로 판정될 때의 기입 펄스 수를 기준으로 프로그램 셀에 기입 펄스가 2회 인가된다(S104). 즉, 도 8의 (B)에 도시된 바와 같이, 비트라인(BL2), 비트라인(BL6)의 프로그램 셀에 기입 펄스가 2회 추가된다. 결과적으로 프로그램 셀에는 레퍼런스 셀일 때에 인가된 기입 펄스 수에 덧붙여 합계 9회의 기입 펄스가 인가된다(도 9의 (A), (B)를 참조). 그 중에서 이 단계는 프로그램 셀에 2회의 기입 펄스를 인가하는 것만으로 종료되고 검증은 행해지지 않는다. 따라서, 데이터 「0」을 프로그램하는 프로그램 셀의 문턱값(Vt_0)은 레퍼런스 셀의 문턱값(Vref0)보다 2×ΔV만큼 크다.
다음에, 소거 셀용 레퍼런스 셀을 생성하기 위해, 소거 셀용 레퍼런스 셀 이외의 비트라인에는 기입 방지를 위한 전압이 공급된다. 그리고, 프로그램 셀용 레퍼런스 셀의 검증이 합격으로 판정될 때의 기입 펄스 수를 기준으로 소거 셀용 레퍼런스 셀에 기입 펄스가 1회 인가된다(S106). 즉, 도 8의 (C)에 도시된 바와 같이, 비트라인(BL4), 비트라인(BL8)이 소거 셀이기 때문에, 비트라인(BL3), 비트라인(BL7)의 소거 셀용 레퍼런스 셀에 기입 펄스가 1회 추가된다. 결과적으로 소거 셀용 레퍼런스 셀에는 합계 8회의 기입 펄스가 인가된다. 따라서, 도 9의 (A), (B)에 도시된 바와 같이, 소거 셀용 레퍼런스 셀의 문턱값(Vref1)은 프로그램 셀용 레퍼런스 셀의 문턱값(Vref0)보다 크고 프로그램 셀의 문턱값(Vt_0)보다 작게 설정된다. 이렇게 하여 워드라인(WL4)에의 페이지 프로그램 시퀀스가 완료된다.
또, 도 9의 (C)는 소정 횟수의 프로그램이 행해졌을 때의 기입 펄스 수의 전이를 나타내고 있다. 도 9의 (C)를 참조하여, 프로그램의 사이클 횟수가 증가하면 메모리 셀은 프로그램되기 쉬운 상태가 되기 때문에, 도 9의 (B)일 때보다 적은 기입 펄스 수에 의해 원하는 문턱값을 얻을 수 있다.
페이지 프로그램이 행해진 결과, 소거 셀 및 프로그램 셀의 문턱값(Vt_1, Vt_0)은 도 3에 도시된 바와 같은 분포 폭 내에 형성된다. 또한, 프로그램 셀용 레퍼런스 셀은 문턱값(Vref0)이 되는 레퍼런스 데이터를 보유하고, 소거 셀용 레퍼런스 셀은 Vref1=Vref0+ΔV가 되는 레퍼런스 데이터를 보유한다. 또한, 프로그램 셀은 문턱값 Vt_0=Vref0+2×ΔV가 되는 데이터를 보유한다. 또, 페이지 프로그램 시퀀스에 있어서, 임의의 데이터 셀에 데이터 「0」을 기입하는 것도 가능한 것은 물론이다.
다음에, 독출 동작에 대해 설명한다. 독출 동작에서는, 선택된 셀 유닛의 데이터 셀과 레퍼런스 셀이 동시에 독출되고, 센스 회로(170)에 의해 그 데이터 셀과 레퍼런스 셀의 2개의 비트라인을 흐르는 전류 또는 전압이 비교되어 데이터 셀에 기억된 데이터가 판별된다. 구체적으로 워드라인 선택 회로(160)는 행 어드레스 정보(Ax)에 기초하여 메모리 블록 및 워드라인을 선택하고, 선택 워드라인에 선택 전압(Vx)을 인가한다. 이 선택 전압(Vx)은, 예를 들어 도 3에 도시된 소거 셀용 레퍼런스 셀의 문턱값(Vref1)과 프로그램 셀의 문턱값(Vt_0)의 중간으로 설정된다. 또한, 비선택 워드라인에는 프로그램 셀이 온하는 독출 전압(Vread), 예를 들어 4.5V가 인가된다. 센스 회로(170)는 열 어드레스 정보(Ay)에 기초하여 선택된 비트라인에 전류를 흘려 보내고 감지가 행해진다. 만약 한쪽 비트라인에 프로그램 셀이 접속되어 있으면, 비트라인에는 전류가 흐르지 않고, 다른 쪽 비트라인에는 프로그램 셀용 레퍼런스 셀의 문턱값(Vref0)에 따른 전류가 흐른다. 또한, 한쪽 비트라인에 소거 셀이 접속되어 있으면, 비트라인에는 소거 셀의 문턱값(Vt_1)에 따른 전류가 흐르고, 다른 쪽 비트라인에는 소거 셀용 레퍼런스 셀의 문턱값(Vref1)에 따른 전류가 흐르며, 이 전류는 소거 셀을 흐르는 전류보다 작다.
예를 들어 말하면, 도 8의 (A), (B), (C)를 예로 하여 선택 워드라인(WL4)에 선택 전압(Vx)이 인가되고, 그 이외의 비선택 워드라인에 독출 전압(Vread)이 인가된다. 열 어드레스 정보(Ay)에 기초하여 비트라인(BL2)의 데이터 셀의 독출을 행하는 경우, 센스 회로(170) 중에서 셀 유닛(U1)에 접속된 센스 앰프가 활성화되고, 그 이외의 센스 앰프는 비활성화된 채로 있다. 비트라인(BL1, BL2)의 전류 또는 전압 차이가 센스 앰프에 의해 감지된다. 이 경우, 비트라인(BL2)의 데이터 셀의 문턱값(Vt_0)이 비트라인(BL1)의 레퍼런스 셀의 문턱값(Vref0)보다 큰 것이 센스 회로(170)에 의해 감지된다.
또한, 비트라인(BL4)의 데이터 셀의 독출이 행해지는 경우도 마찬가지로 데이터 셀과 쌍인 레퍼런스 셀을 포함하는 셀 유닛이 독출된다. 이 경우, 데이터 셀은 데이터 「1」이 기억된 소거 셀이기 때문에, 레퍼런스 셀에는 문턱값(Vref1)의 레퍼런스 데이터가 기억되어 있다. 센스 회로(170)는 레퍼런스 셀의 문턱값(Vref1)이 소거 셀의 문턱값(Vt_1)보다 큰 것을 감지한다.
전형적인 플래시 메모리에서는, 페이지 독출을 행하는 경우에는 모든 비트라인을 프리차지하고 나서의 독출이 되기 때문에 독출에 시간이 걸린다. 이에 대해, 본 실시예의 플래시 메모리에서는, 한 쌍의 데이터 셀과 레퍼런스 셀의 비트라인 간의 전압 또는 전류를 비교하면 되므로 고속 센싱이 가능하게 된다. 또한, 페이지 단위의 독출에 한정하지 않고, 비트 단위의 독출도 가능하다.
다음에, 소거 동작에 대해 설명한다. 소거 동작은 전형적인 플래시 메모리일 때와 마찬가지로, 메모리 블록을 선택하고, 표 1에 나타내는 바와 같은 바이어스 조건에 따라 메모리 블록 내의 메모리 셀의 데이터가 일괄 소거된다. 그리고, 상기한 바와 같이 컨트롤러(150)는 메모리 블록의 소거 동작이 행해진 경우, 도 6의 (A), (B)에 도시된 바와 같이 레퍼런스 셀과 데이터 셀의 위치를 반전시키도록 페이지 프로그램 시퀀스를 제어한다.
상기 실시예에서는 프로그램 셀용 레퍼런스 셀의 기입 펄스 수보다 프로그램 셀의 기입 펄스 수를 2회 많게 하였지만, 이는 예시로서, 보다 큰 마진이 필요하면 추가하는 기입 펄스 수를 2회보다 크게 해도 된다. 그 경우, 소거 셀용 레퍼런스 셀의 기입 펄스 수는 프로그램 셀의 기입 펄스 수보다 하나 혹은 그 이상 작게 하도록 해도 된다.
또, 상기 실시예에서는 도 7에 도시된 페이지 프로그램 시퀀스에 있어서, 프로그램 셀의 기입(S104) 및 소거 셀용 레퍼런스 셀에의 기입(S106)에 있어서 검증을 필요 없다고 하였지만, 반드시 이에 한정하지 않고, 원하는 문턱값(Vt_0, Vref1)에 도달하는지를 판정하기 위해 검증을 행하도록 해도 된다. 이 경우, 검증 전압은 Vref1, Vt_0에 대응하는 전압이 인가된다.
또, 상기 실시예에서는 레퍼런스 셀의 문턱값(Vref0)은 양의 전압이었으나, 이에 한정하지 않고, Vref0은 0V 또는 음의 전압이어도 된다. 또, 독출 동작시에 선택 워드라인에 인가되는 선택 전압(Vx)은 소거 셀의 문턱값(Vt_1), 프로그램 셀의 문턱값(Vt_0), 레퍼런스 셀의 문턱값(Vref0, Vref1)을 판정할 수 있는 값이면 좋고, 예를 들어 선택 전압 Vx=0V가 되도록 메모리 셀의 문턱값을 선택하는 것도 가능하다.
전문은 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지 범위 내에서 여러 가지 변형·변경이 가능하다.
100: 플래시 메모리
110: 메모리 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 데이터 레지스터
150: 컨트롤러
160: 워드라인 선택 회로
170: 센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로
Ax: 행 어드레스 정보
Ay: 열 어드레스 정보
BL1~BLn: 비트라인
BLK(0)~BLK(m), BLK(k), BLK(k+1): 메모리 블록
C1, C2, C3: 제어 신호
CTe, CTo: 컨택트 홀
MC0~MC7: 메모리 셀
NU: 스트링
S100~S106: 단계
SGD, SGS: 선택 게이트 라인
SL: 소스 라인
TD: 선택 트랜지스터
TS: 선택 트랜지스터
U1~U4: 셀 유닛
Vers: 소거 전압
Vpass: 패스 전압
Vprog: 프로그램 전압
Vread: 독출 전압
Vt, Vt_0, Vt_1, Vref0, Vref1: 문턱값
Vx: 전압
WL0~WL7: 워드라인

Claims (8)

  1. 매트릭스 방향으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이;
    상기 메모리 어레이에 커플링하고, 행 어드레스 신호에 기초하여 상기 메모리 어레이의 행방향의 상기 메모리 셀을 선택하는 행 선택 수단;
    상기 메모리 어레이에 커플링하고, 열 어드레스 신호에 기초하여 상기 메모리 어레이의 열방향의 상기 메모리 셀을 선택하는 열 선택 수단;
    상기 메모리 셀로부터의 데이터 독출 또는 상기 메모리 셀에의 데이터 기입을 행하는 제어 수단;을 가지며,
    상기 메모리 어레이에는, 데이터를 기억하는 데이터용 메모리 셀과 레퍼런스 데이터를 기억하는 레퍼런스용 메모리 셀로 구성되는 셀 유닛이 복수개로서 배치되고,
    상기 제어 수단은, 상기 행 선택 수단 및 상기 열 선택 수단에 의해 선택된 상기 셀 유닛의 독출 동작, 프로그램 동작 또는 소거 동작을 실행하고,
    상기 메모리 어레이는 NAND형 플래시 메모리 어레이이고,
    상기 제어 수단은 블록 단위로 상기 메모리 어레이에 소거 동작을 하고, 또한 상기 제어 수단은 소거 동작이 완성된 상기 블록 중의 상기 복수의 셀 유닛의 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀의 위치를 반전시키는 반도체 기억 장치.
  2. 제1항에 있어서,
    하나의 상기 데이터용 메모리 셀은 행방향 및 열방향으로도 다른 하나의 상기 데이터용 메모리 셀에 인접하지 않게 되는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어 수단은 상기 메모리 셀의 비트라인에 접속된 센스 회로를 포함하고, 독출 동작시에 선택된 셀 유닛의 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀이 동시에 독출되며, 상기 센스 회로는 상기 데이터용 메모리 셀과 상기 레퍼런스용 메모리 셀의 독출된 전류를 비교하여 상기 데이터용 메모리 셀의 기억된 데이터를 판단하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제어 수단은, 프로그램 동작시에 선택된 상기 셀 유닛의 상기 레퍼런스용 메모리 셀에, 선택된 상기 셀 유닛의 상기 데이터용 메모리 셀의 데이터를 판단하기 위한 값을 기입하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 레퍼런스용 메모리 셀에는 상기 데이터용 메모리 셀이 제1 데이터를 기억할 때, 제1 레퍼런스 데이터가 기입되고, 상기 데이터용 메모리 셀이 제2 데이터를 기억할 때, 상기 제1 레퍼런스 데이터와 다른 제2 레퍼런스 데이터가 기입되는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제어 수단은 기입 펄스를 인가함으로써, 상기 제1 데이터, 상기 제1 레퍼런스 데이터 및 상기 제2 레퍼런스 데이터의 기입을 행하는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제1 데이터의 기입 펄스 수보다 상기 제1 레퍼런스 데이터의 기입 펄스 수가 작고, 상기 제2 레퍼런스 데이터의 기입 펄스 수는 상기 제1 데이터의 기입 펄스 수와 상기 제1 레퍼런스 데이터의 기입 펄스 수의 사이인 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 데이터의 기입 펄스 수를 N1, 상기 제1 레퍼런스 데이터의 기입 펄스 수를 R1, 상기 제2 레퍼런스 데이터의 기입 펄스 수를 R2라고 하였을 때, R1=N1-2, R2=N1-1인 반도체 기억 장치.
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