JP2017097927A - Ｎａｎｄ型フラッシュメモリとそのプログラム方法 - Google Patents

Abstract

【課題】メモリセル間のフローティングゲートカップリングによる影響を抑制した信頼性の高いＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、メモリアレイのページを選択するステップと、選択ページの偶数ページにプログラム電圧を印加するステップと、選択ページの奇数ページをソフトプログラムするステップと、偶数ページのプログラムが終了したら、次に奇数ページにプログラム電圧を印加するステップとを有する。
【選択図】図６

Description

本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に、選択されたページのプログラム方法に関する。

ＮＡＮＤ型のフラッシュメモリにおいて、ページの読出しまたはプログラムを行うとき、ビット線間の容量カップリングによるノイズを抑制するため、１つのワード線を偶数ページと奇数ページに分けて動作させている。例えば、偶数ページの読出しを行うとき、奇数ページを接地し、奇数ページの読み出しを行うとき、偶数ページを接地し、また、偶数ページのプログラムを行うとき、奇数ページをプログラム禁止にし、奇数ページのプログラムを行うとき、偶数ページをプログラム禁止にしている（例えば、特許文献１）。

特開平１１−１７６１７７号公報

フラッシュメモリの低電圧化、高集積化が進むと、ビット線間の容量カップリングに加えて、メモリセル間のＦＧ（Floating Gate）カップリングによる影響を無視できなくなる。例えば、偶数ページのメモリセルにデータ「０」がプログラムさるとき、隣接するメモリセルがデータ「１」を記憶していれば、両メモリセル間の電位差が大きくなり、ＦＧカップリングにより隣接するメモリセルのしきい値が上昇してしまう。このような環境下でプログラムが実施されると、結果として、データ「１」、「０」のメモリセルのしきい値分布幅が大きくなってしまい、フラッシュメモリの信頼性が低下してしまう。

本発明は、このような従来の課題を解決し、隣接するメモリセル間のＦＧカップリングによる影響を抑制した信頼性の高いＮＡＮＤ型フラッシュメモリを提供することを目的とする。

本発明に係るプログラム方法は、ＮＡＮＤ型フラッシュメモリのページをプログラムするものであって、メモリアレイのページを選択するステップと、選択ページの偶数ページをプログラムするステップと、前記偶数ページに隣接するメモリセルをソフトプログラムする第１のソフトプログラムステップと、前記偶数ページのプログラムの終了後に前記選択ページの奇数ページをプログラムするステップと、を有する。

好ましくは前記第１のソフトプログラムステップは、奇数ページをソフトプログラムすることを含む。好ましくは前記第１のソフトプログラムステップは、前記選択ページに隣接する次のワード線の偶数ページをソフトプログラムすることを含む。好ましくは前記奇数ページをプログラムするステップは、奇数ページにプログラム電圧を印加するステップと、奇数ページに隣接する次のワード線の奇数ページをソフトプログラムする第２のソフトプログラムステップを含む。好ましくは前記第１のソフトプログラムステップは、ソフトプログラムのためのベリファイを含む。好ましくは前記第２のソフトプログラムステップは、ソフトプログラムのためのベリファイを含む。好ましくは前記偶数ページをプログラムするステップは、プログラムのためのベリファイを含む。好ましくは前記奇数ページをプログラムするステップは、プログラムのためのベリファイを含む。

本発明に係るＮＡＮＤ型のフラッシュメモリは、複数のメモリセルが形成されたメモリアレイと、前記メモリアレイのページを選択するページ選択手段と、前記ページ選択手段によって選択されたページのプログラムを行うプログラム手段とを有し、前記プログラム手段は、選択ページの偶数ページをプログラムする手段と、メモリセルをソフトプログラムする手段と、前記選択ページの奇数ページをプログラムする手段とを含み、前記ソフトプログラムする手段は、偶数ページに隣接するメモリセルをソフトプログラムする。

好ましくは前記ソフトプログラムする手段は、偶数ページのプログラム中に、選択ページの奇数ページおよび選択ページに隣接する次のワード線の偶数ページをソフトプログラムする。好ましくは前記ソフトプログラムする手段はさらに、奇数ページのプログラム中に、奇数ページに隣接する次のワード線の奇数ページをソフトプログラムする。好ましくは前記ソフトプログラムする手段は、ソフトプログラムのためのベリファイを含む。好ましくは前記偶数ページをプログラムする手段は、プログラムのためのベリファイを含み、前記奇数ページをプログラムする手段は、プログラムのためのベリファイを含む。

本発明によれば、隣接するメモリセルをソフトプログラムすることでＦＧカップリングによる影響を抑制し、メモリセルのしきい値分布幅を狭帯化することができる。これにより信頼性の高いフラッシュメモリを提供することができる。

本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るフラッシュメモリの各動作時に各部に印加される電圧の一例を示すテーブルである。 本実施例のフラッシュメモリのビット線選択回路およびページバッファ／センス回路の一例を示す図である。 本発明の実施例に係るフラッシュメモリの選択ページのプログラミングの動作フローである。 本実施例による選択ページの偶数ページのプログラムの動作フローである。 本実施例による選択ページの奇数ページのプログラムの動作フローである。 本実施例のプログラムにおいて、偶数ページのプログラムをするときのメモリセルのしきい値変化を模式的に表した図である。 本実施例のプログラムにおいて、奇数ページのプログラムをするときのメモリセルのしきい値変化を模式的に表した図である。 本実施例のプログラムにおいて、偶数ページのプログラムをするときのしきい値の数値例を示した図である。 本実施例のプログラムにおいて、奇数ページのプログラムをするときのしきい値の数値例を示した図である。 本実施例のプログラムの効果を説明する図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図１は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するキャッシュメモリ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、レディ・ビジーＲＹ／ＢＹ等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスを含む）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。

１つのブロックには、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成される。図の例では、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきブロックを選択し、選択されたブロックの選択ゲート信号SGS、SGDに動作に応じた電圧を供給する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図３は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

図４は、ビット線選択回路とページバッファ／センス回路の一例を示す図であり、ここには、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oが例示されている。ビット線選択回路２００は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数ビット線GBL_eと仮想電位VIRとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VIRとの間に接続された奇数バイアス選択トランジスタYSEL_oと、偶数選択トランジスタSEL_eおよび奇数選択トランジスタSEL_oの共通ノードN1に接続されたビット線選択トランジスタBLSとを有する。

１つのページバッファ／センス回路１７０は、ビット線選択トランジスタBLSを介してビット線選択回路２００に接続され、一対の偶数ビット線GBL_eと奇数ビット線GBL_oによって共用される。ページバッファ／センス回路１７０は、ビット線にプリチャージ電位を供給するためのプリチャージトランジスタBLPREと、プリチャージトランジスタBLPREとビット線選択トランジスタBLSとの間に形成されるセンスノードSNに接続されたキャパシタＣと、センスノードSNの電位をラッチ回路１７２へ転送する転送トランジスタBLCD等を有する。

選択されたページの読出しまたはプログラムが行われるとき、偶数ページ（偶数ビット線）と奇数ページ（奇数ビット線）に分けて動作が行われる。すなわち、偶数ページの読出し動作が行われるとき、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフし、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VIRによりＧＮＤ電位が供給される。奇数ページの読出しが行われるとき、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフし、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VIRによりＧＮＤ電位が供給される。こうして、ビット線シールドによる読出しが行われ、隣接するビット線間の容量結合によるノイズが低減される。

また、偶数ページのプログラムが行われるとき、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフし、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VIRによりプログラム禁止の電圧（例えば、或る正の電圧）が供給される。奇数ページのプログラムが行われるとき、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフし、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VIRによりプログラム禁止の電圧が供給される。

次に、本実施例に係るフラッシュメモリの詳細なプログラム動作について説明する。本実施例は、選択されたページのプログラムを行う場合、隣接するメモリセル間のＦＧカップリングの影響を抑制したプログラミングモードを備える。

図５に、本実施例による選択ページのプログラム動作のフローを示す。先ず、入出力バッファ１２０を介してプログラムコマンド、プログラムデータ、アドレス等が受取られると（Ｓ１０）、コントローラ１５０によりプログラムシーケンスが開始される。ワード線選択回路１６０は、行アドレス情報Ａｘに基づきメモリアレイ１１０のブロックを選択し、かつ選択されたブロックのワード線を選択する。一方、列選択回路１８０は、列アドレス情報Ａｙに基づきプログラムデータをページバッファ／センス回路１７０にロードする。

次に、ワード線選択回路１６０によって選択されたワード線、すなわち選択されたページのプログラムが開始される（Ｓ２０）。選択ページのプログラムでは、最初に、偶数ページのプログラムが行われ（Ｓ３０）、偶数ページのプログラムが終了すると、次に奇数ページのプログラムが行われる（Ｓ４０）。メモリセルへの電子の注入を正確にまたは効果的に行うために、ISPP（Incremental Step Pulse Program）方式が用いられる。この方式では、初期のプログラムパルスを印加し、プログラムベリファイにより不合格と判定された場合には、初期のプログラムパルスよりも１ステップ電圧だけ高いプログラムパルスを印加し、ページ内のすべてのメモリセルのプログラムが合格と判定されるまでプログラムパルスの電圧を順次増加させる。なお、本例では、偶数ページのプログラムの次に奇数ページのプログラムを行うが、偶数ページまたは奇数ページの割り当ては任意であり、奇数ページのプログラムの次に偶数ページのプログラムを行うことも本質的には同じことである。

図６は、偶数ページのプログラムのフローを示し、図７は、奇数ページのプログラムのフローを示す。図８、図８Ａは、偶数ページ／奇数をプログラムするときのＦＧカップリングによるメモリセルのしきい値のシフトを模式的に示しており、ｅ１、ｅ２、ｅ３、ｅ４は、偶数ビット線、ｏ１、ｏ２、ｏ３は、奇数ビット線、ＷＬ１、ＷＬ２、ＷＬ３は、ワード線、ハッチングは、メモリセルのしきい値のシフトを表している。また、図９、図９Ａは、ＦＧカップリングによるメモリセルのしきい値の変化を理解し易くするため、データ「１」の消去のしきい値分布の下限値からデータ「０」のプログラムのしきい値分布の上限値までを、「０」から「１０」までの数値例で表している。

先ず、図６に示すように、選択されたページの偶数ページのプログラムを行うため、偶数ページに１回目のプログラムパルスが印加される（Ｓ１００）。このときの状態を図８（Ａ）に示す。ワード線ＷＬ１が選択ページである。なお、プログラムが行われる前に、全てのメモリセルは消去状態にあるものとする。このとき、図９（Ａ）に示すプログラムデータ「０１１１０１０」がページバッファ／センス回路１７０にセットされる。すなわち、奇数ビット線ｏ１、ｏ２、ｏ３には、データ「１」、すなわちプログラム禁止である電圧が供給され、偶数ビット線ｅ１、ｅ２、ｅ３、ｅ４には、「０１００」のデータに応じた電圧が供給される。

ワード線ＷＬ１には、内部電圧発生回路１９０によって生成された１回目のプログラムパルスが印加され、データ「０」の偶数ビット線ｅ１、ｅ３、ｅ４のメモリセルに電子が注入され、メモリセルのしきい値が正の方向にシフトされ、しきい値が「３」にシフトしたものとする。データ「０」をプログラムされたメモリセルのしきい値が正の方向にシフトされることで、これに隣接するメモリセルのしきい値がＦＧカップリングにより正の方向にシフトされる。具体的には、図９（Ａ）に示すように、奇数ビット線ｏ１のメモリセルのしきい値は、偶数ビット線ｅ１のメモリセルとのＦＧカップリングにより「１．５」にシフトし、奇数ビット線ｏ２のメモリセルのしきい値は、偶数ビット線ｅ３のメモリセルとのＦＧカップリングにより「１．５」になる。奇数ビット線ｏ３のメモリセルのしきい値は、偶数ビット線ｅ３、ｅ４の２つのメモリセルとのＦＧカップリングにより「２」にシフトされる。さらに、選択ページＷＬ１に隣接する次のワード線ＷＬ２において、偶数ビット線ｅ１、ｅ３、ｅ４のメモリセルのしきい値がＦＧカップリングの影響により「１．２」にシフトされる。また、奇数ビット線ｏ３のメモリセルのしきい値も「０．２」にシフトされる。１回目のプログラムパルスの印加により、図８（Ａ）に示すように、偶数ページのデータ「０」のメモリセルに隣接する奇数ページおよび次のワード線ＷＬ２の偶数ページのしきい値が幾分上昇される。

再び図６に戻り、偶数ページへの１回目のプログラムパルスの印加が終了すると、次に、コントローラ１５０は、選択ページ内において隣接するメモリセル、すなわち奇数ページのソフトプログラムのためのベリファイを実施する（Ｓ１０２）。上記したように、データ「０」をプログラムされた偶数ページのメモリセルと隣接するメモリセルのしきい値がＦＧカップリングにより上昇するが、本実施例では、このようなＦＧカップリングによりメモリセルのしきい値が上昇することを前提に隣接するメモリセルのソフトプログラムを行い、隣接するメモリセルのしきい値を一定の値に収束させる。ベリファイは、選択ワード線ＷＬ１にベリファイ電圧を印加し、それ以外は通常の読出し動作と同様に行われる。図９（Ａ）の例では、ソフトプログラムのベリファイの合否を判定するしきい値が、例えば「２」に設定される。その結果、奇数ビット線ｏ１、ｏ２のしきい値が「１．５」であるため不合格となり、奇数ビット線ｏ３のしきい値が「２」であるため合格となる。

コントローラ１５０は、ベリファイの判定結果に基づき不合格とされた奇数ページについてソフトプログラムを実施する（Ｓ１０４）。図９（Ａ）の例では、奇数ビット線ｏ１、ｏ２のメモリセルについてソフトプログラムが行われる。ソフトプログラムでは、通常のプログラムパルスよりも低い電圧に設定されたソフトプログラム電圧Vsoftが選択ワード線ＷＬ１に印加され、不合格とされた奇数ビット線ｏ１、ｏ２にプログラム可能な電圧が供給され、合格とされた奇数ビット線ｏ３にプログラム禁止の電圧が供給される。また、偶数ビット線にもプログラム禁止の電圧が供給される。不合格とされた奇数ビット線ｏ１、ｏ２のメモリセルのしきい値は、ソフトプログラムにより正の方向へシフトされる。ソフトプログラムおよびそのベリファイは、すべての奇数ビット線のメモリセルのしきい値が合格するまで（この例では、しきい値が「２」となるまで）繰り返される。その結果、図９（Ｂ）に示すように、奇数ビット線ｏ１、ｏ２、ｏ３のしきい値が「２」に収束される。

次に、コントローラ１５０は、選択ページに隣接する次のワード線の偶数ページのソフトプログラムのためのベリファイを実施する（Ｓ１０６）。ワード線ＷＬ１の偶数ページのデータ「０」のプログラムにより、隣接するワード線ＷＬ２の偶数ページのメモリセルのしきい値もまたＦＧカップリングにより上昇する。本実施例では、隣接するワード線の偶数ページのメモリセルのしきい値がＦＧカップリングにより上昇することを前提に、そのようなメモリセルにソフトプログラムを行い、しきい値をほぼ一定に収束させる。ベリファイを判定するしきい値は、奇数ページのソフトプログラムのときと同じであり、従って、しきい値が「２」に達しているか否かを判定する。図９（Ａ）の例では、ワード線ＷＬ２のビット線ｅ１、ｅ２、ｅ３、ｅ４のメモリセルのしきい値が「２」より小さいため、これらのメモリセルが不合格と判定される。

次に、コントローラ１５０は、不合格とされた次のワード線の偶数ページのメモリセルについてソフトプログラムを行う（Ｓ１０８）。このソフトプログラムは、ステップＳ１０４のときと同様に行われる。その結果、図９（Ｂ）に示すように、隣接するワード線ＷＬ２の偶数ページのメモリセルのしきい値が「２」に収束される。こうして、ワード線ＷＬ１、ＷＬ２の隣接するメモリセルのしきい値がソフトプログラムにより「２」に設定される。

次に、コントローラ１５０は、偶数ページのプログラムベリファイを実施する（Ｓ１１０）。すなわち、電荷を注入されるべきデータ「０」のメモリセルが不合格と判定された場合には（Ｓ１１２）、そのメモリセルに次のプログラムパルスが印加され、すべてのメモリセルのプログラムが合格と判定されるまで、ステップＳ１００〜Ｓ１１０が繰り返される。例えば、プログラムベリファイにより判定されるしきい値が「８」とすると、図９（Ｃ）に示すように、選択ページの偶数ビット線ｅ１、ｅ３、ｅ４のメモリセルのしきい値は、「８」またはそれ以上である。偶数ビット線ｅ１、ｅ３、ｅ４のメモリセルのしきい値が「８」以上となることで、これらに隣接するメモリセルのしきい値もまたＦＧカップリングによりさらに上昇される。ここで留意すべきは、データ「０」がプログラムされるメモリセルにプログラムを印加するとき、隣接するメモリセルのしきい値がソフトプログラムにより一定値まで上昇されているため、隣接するメモリセルをソフトプログラムしない場合と比較すると、隣接するメモリセルと偶数ページのデータ「０」がプログラムされるメモリセルとの間の電圧差が小さくなり、ＦＧカップリングによりしきい値のシフト量が小さくされる。こうして、偶数ページのプログラムが終了されると、次に奇数ページのプログラムが開始される（Ｓ１１４）。

次に、奇数ページのプログラムについて図７を参照して説明する。コントローラ１５０は、奇数ページをプログラムするため、ワード線ＷＬ１に１回目のプログラムパルスを印加する（Ｓ２００）。このとき、偶数ビット線には、データ「１」としてプログラム禁止電圧が供給され、奇数ビット線には、プログラムデータに応じた電圧が供給される。図９Ａの例では、奇数ビット線ｏ１、ｏ２、ｏ３に「０１０」がセットされ、ビット線ｏ１、ｏ３のしきい値が「４．５」、「４．７」にシフトされ、これに伴い隣接するメモリセルのしきい値もまたＦＧカップリングにより上昇される。図８Ａの（Ｄ）は、奇数ページの１回目のプログラムの様子を表している。

次に、コントローラ１５０は、隣接する次のワード線ＷＬ２の奇数ページのソフトプログラムのためのベリファイを実施する（Ｓ２０２）。ベリファイを判定するしきい値は、偶数ページのときと同じであり、従って、しきい値が「２」に達しているか否かを判定する。図９Ａの例では、ワード線ＷＬ２の奇数ビット線ｏ１、ｏ２、ｏ３のしきい値は、いずれも「２」よりも小さいため、これらのメモリセルは不合格と判定される。

次に、不合格と判定されたワード線ＷＬ２の奇数ページについてソフトプログラムを行う（Ｓ２０４）。その結果、図９Ａの（Ｅ）に示すように、ワード線ＷＬ２の奇数ビット線ｏ１、ｏ２、ｏ３のメモリセルのしきい値が「２」に収束される。

次に、コントローラ１５０は、奇数ページのプログラムベリファイを行い、不合格のメモリセルがあれば、そのメモリセルに次のプログラムパルスが印加され（Ｓ２００）、最終的にすべての奇数ページのメモリセルが合格するまで、ステップＳ２００〜Ｓ２０６が繰り返される。そして、奇数ページのプログラムが終了すると、選択ページのプログラムが終了される（Ｓ２１０）。

図８Ａの（Ｆ）、図９Ａの（Ｆ）は、奇数ページのプログラム終了時の各メモリセルのしきい値を表している。ここで留意すべきは、奇数ページのプログラムにおいても、隣接するワード線の奇数ページにソフトプログラムをするため、データ「１」のメモリセルとデータ「０」がプログラムされるメモリセル間の電圧差が小さくなり、それ故、ＦＧカップリングによるしきい値のシフトを小さくすることができる。さらに、隣接するワード線ＷＬ２のすべてのメモリセルのしきい値は、ソフトプログラムにより正の方向にシフトされるが、これらのしきい値は、一定の範囲内に収束され得る。それは、データ「０」がプログラムされるメモリセルとの電圧差が小さくなり、ＦＧカップリングによる影響が小さくなるためである。

次のワード線ＷＬ２のプログラムを行う場合、偶数ページのプログラムでは、奇数ページのプログラムのときと同様に、隣接する次のワード線ＷＬ３の偶数ページのソフトプログラムのみが実施されるようにしてもよい。つまり、図６に示すフローのステップＳ１０２、Ｓ１０４がスキップされる。なぜなら、図８Ａの（Ｆ）や図９Ａの（Ｆ）に示されるように、ワード線ＷＬ２のプログラムを行うとき、ワード線ＷＬ２の偶数ページおよび奇数ページの全てのメモリセルのしきい値は、すでにソフトプログラムされた状態にあるためである。ワード線ＷＬ２に、データ「０」のプログラムをされるメモリセルと、データ「１」のメモリセルとの間の電圧差は、ソフトプログラムが実施されていないときと比較して小さくなり、それ故、ＦＧカップリングによるしきい値のシフトが抑制される。

図１０に、データ「１」のしきい値分布と、データ「０」のしきい値分布を示す。波形Ｊは、隣接するメモリセルにソフトプログラムを実施しない従来のプログラム方法のときのしきい値分布であり、破線で表すＫは、隣接するメモリセルにソフトプログラムを実施したときの本実施例のプログラム方法のしきい値分布である。本実施例では、上記したように、偶数ページのプログラム中に、隣接するメモリセルにソフトプログラムを実施することで、データ「１」のしきい値が上昇され、データ「０」をプログラムするときに、データ「１」のメモリセルとの電圧差が小さくなり、ＦＧカップリングによるしきい値のシフトが抑制される。その結果、データ「１」、「０」のしきい値の分布幅が従来よりも狭帯化される。

上記実施例では、メモリセルが１ビットのデータを記憶する例を示したが、メモリセルは多ビットのデータを記憶するものであっても良い。さらに上記実施例では、ＮＡＮＤストリングが基板表面に形成される例を示したが、ＮＡＮＤストリングが基板表面に立体的に形成されるものであってもよい。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：キャッシュメモリ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：ビット線選択回路

Claims (13)

1. ＮＡＮＤ型フラッシュメモリのページをプログラムするプログラム方法であって、
   メモリアレイのページを選択するステップと、
   選択ページの偶数ページをプログラムするステップと、
   前記偶数ページに隣接するメモリセルをソフトプログラムする第１のソフトプログラムステップと、
   前記偶数ページのプログラムの終了後に前記選択ページの奇数ページをプログラムするステップと、
   を有するプログラム方法。
2. 前記第１のソフトプログラムステップは、奇数ページをソフトプログラムすることを含む、請求項１に記載のプログラム方法。
3. 前記第１のソフトプログラムステップは、前記選択ページに隣接する次のワード線の偶数ページをソフトプログラムすることを含む、請求項１に記載のプログラム方法。
4. 前記奇数ページをプログラムするステップは、奇数ページにプログラム電圧を印加するステップと、奇数ページに隣接する次のワード線の奇数ページをソフトプログラムする第２のソフトプログラムステップを含む、請求項１ないし３いずれか１つに記載のプログラム方法。
5. 前記第１のソフトプログラムステップは、ソフトプログラムのためのベリファイを含む、請求項１ないし４いずれか１つに記載のプロフラム方法。
6. 前記第２のソフトプログラムステップは、ソフトプログラムのためのベリファイを含む、請求項４に記載のプログラム方法。
7. 前記偶数ページをプログラムするステップは、プログラムのためのベリファイを含む、請求項１ないし６いずれか１つに記載のプログラム方法。
8. 前記奇数ページをプログラムするステップは、プログラムのためのベリファイを含む、請求項１ないし７いずれか１つに記載のプログラム方法。
9. 複数のメモリセルが形成されたメモリアレイと、
   前記メモリアレイのページを選択するページ選択手段と、
   前記ページ選択手段によって選択されたページのプログラムを行うプログラム手段とを有し、
   前記プログラム手段は、選択ページの偶数ページをプログラムする手段と、メモリセルをソフトプログラムする手段と、前記選択ページの奇数ページをプログラムする手段とを含み、
   前記ソフトプログラムする手段は、偶数ページに隣接するメモリセルをソフトプログラムする、ＮＡＮＤ型のフラッシュメモリ。
10. 前記ソフトプログラムする手段は、偶数ページのプログラム中に、選択ページの奇数ページおよび選択ページに隣接する次のワード線の偶数ページをソフトプログラムする、請求項９に記載のフラッシュメモリ。
11. 前記ソフトプログラムする手段はさらに、奇数ページのプログラム中に、奇数ページに隣接する次のワード線の奇数ページをソフトプログラムする、請求項９または１０に記載のフラッシュメモリ。
12. 前記ソフトプログラムする手段は、ソフトプログラムのためのベリファイを含む、請求項９に記載のフラッシュメモリ。
13. 前記偶数ページをプログラムする手段は、プログラムのためのベリファイを含み、前記奇数ページをプログラムする手段は、プログラムのためのベリファイを含む、請求項９のフラッシュメモリ。
    

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