KR100822804B1 - 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법 - Google Patents

커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법 Download PDF

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KR100822804B1
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이영택
김기남
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삼성전자주식회사
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Abstract

본 발명에 따른 플래시 메모리 장치는, 워드 라인과; 상기 워드 라인에 연결되며, 물리적으로 인접한 복수의 메모리 셀들로 이루어진 짝수 페이지 셀들; 상기 워드 라인에 연결되며, 물리적으로 인접한 복수의 메모리 셀들로 이루어진 홀수 페이지 셀들을 포함하되, 프로그램 동작시, 페이지 단위의 데이터가 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 어느 한쪽에 프로그램된다.
상술한 구성에 따라, 본 발명의 플래시 메모리 장치는 동일 워드 라인에 연결되는 메모리 셀들 간의 커플링 현상을 효과적으로 차단할 수 있다.

Description

커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그 프로그램 방법{FLASH MEMORY DEVICE HAVING THE FUNCTION OF BLOCKING A CHARGE COUPLING EFFECT AND PROGRAM METHOD THEREOF}
도 1은 일반적인 플래시 메모리 장치의 비트 라인 선택회로 및 셀 어레이의 구성을 보여주는 도면;
도 2는 도 1에 도시된 비트 라인 선택회로의 레이아웃 패턴을 보여주는 도면;
도 3은 일반적인 메모리 셀들 간의 행 방향 커플링의 경향을 나타내는 회로도;
도 4는 본 발명에 따른 프로그램 방법을 간략히 설명하는 도면;
도 5는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 6a는 도 5에 도시된 비트 라인 선택회로를 구현하기 위한 레이아웃 패턴의 일 실시예를 간략히 보여주는 도면;
도 6b는 도 5에 도시된 비트 라인 선택회로를 구현하기 위한 레이아웃 패턴의 다른 실시예를 간략히 보여주는 도면;
도 7은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 개략적인 구성 을 보여주는 블록도;
도 8은 도 7에 도시된 비트 라인 선택회로를 구현하기 위한 레이아웃 패턴을 간략히 보여주는 도면;
도 9는 도 7이 실시예에 따른 행 방향 커플링 경향을 설명하는 회로도;
도 10은 상술한 도 5 및 도 6의 A-A', B-B'의 절단면을 보여주는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10, 110, 210: 셀 어레이 101 : 짝수 페이지
102 : 홀수 페이지 103 : 스위치
20, 120, 220 : 비트 라인 선택회로
30, 104, 130, 230 : 페이지 버퍼
40, 140, 240 : 제어 회로 50, 150, 250 : 행 디코더
300, 310 : 메탈 라인 330 : 고전압 스위치
340 : 소자 분리막
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 동일한 행에 연결되어 있는 인접 메모리 셀들 사이에서 발생하는 커플링을 줄일 수 있는 플래시 메모리 장치에 관한 것이다.
최근의 동향에 따르면, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들로 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재생 기능)을 제공하기 위해서 점차 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져 오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2비트 데이터 또는 그보다 많은 데이터 비트들을 저장하는 멀티 비트 메모리 장치가 제안되어 오고 있다. 메모리 셀당 다중 비트 데이터가 저장되는 메모리 셀을 이하에서는 "MLC(Multi-Leveled Cell)"라 칭하기로 한다. 또한, 공정 기술의 진보에 따라 단위 면적당 많은 수의 메모리 셀들을 집적하는 것으로도 이러한 대용량화를 구현할 수 있다.
도 1은 일반적인 플래시 메모리 장치의 구성을 간략히 보여주는 도면이다. 일반적으로 플래시 메모리 장치는 셀 어레이(10)와 비트 라인 선택회로(20) 및 페이지 버퍼(30)를 포함한다.
셀 어레이(10)는 비트 라인과 워드 라인을 통해서 제공되는 전압에 의해서 데이터가 기입되는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 워드 라인을 공유하는 페이지 단위를 구성한다. 또는, 동일 비트 라인에 메모리 셀들이 직렬로 연결된 스트링 단위를 구성한다. 복수의 스트링 단위들은 소거의 기본 단위가 되는 블록(Block)을 구성한다.
비트 라인 선택회로(20)는 상술한 비트 라인들을 제어 회로(40)의 제어에 따라 홀수 번째 비트 라인들(BLe<X>)과 짝수 번째 비트 라인들(BLo<X>)을 번갈아 선택한다. 이러한 비트 라인의 연결 구조는 독출 동작시에 발생하는 전류 노이즈를 줄이기 위한 방책이다. 따라서, 하나의 워드 라인에 연결되는 셀들을 모두 독출하기 위해서는 비트 라인 선택회로(20)에 의한 짝수 번째 및 홀수 번째 비트 라인들을 선택하는 2회의 선택동작이 수반된다. 이러한 2회의 스위칭 동작은 비단 독출 동작에만 국한되는 것은 아니다. 프로그램 동작시에도 짝수 페이지(Even Page)와 홀수 페이지(Odd Page)는 별도로 입력되고 순차적으로 프로그램된다. 각각의 스위치(SW1~SW8)들은 고전압 스위치(High Voltage Switch)로 구성된다.
페이지 버퍼(30)는 프로그램 동작시에는 기입 드라이버로, 독출 동작 시에는 감지 증폭기로써 동작한다. 프로그램 동작 시, 페이지 버퍼(30)는 홀수 및 짝수 각 한 쌍의 비트 라인들로 순차적으로 데이터에 대응하는 전압을 제공한다. MLC의 프로그램 동작시, 페이지 버퍼(30)는 LSB 페이지의 데이터를 각각의 비트 라인으로 제공하고, 이후에는 MSB 페이지 데이터를 제공한다. 따라서, 하나의 래치에 짝수 및 홀수의 두 비트 라인이 연결된다.
제어 회로(40)는 열 어드레스에 의해서 선택되는 홀수 열의 비트 라인 또는 짝수 열의 비트 라인을 선택한다. 행 디코더(50)는 행 어드레스에 응답하여 비트 라인과 메모리 셀의 연결 동작을 제어하며, 선택된 워드 라인으로는 프로그램 전압, 독출 전압 등을 제공한다. 행 디코더(50)는 프로그램 동작 시, 비선택 워드 라인들로는 패스 전압(Vpass)을 제공하여 선택된 메모리 셀과 비트 라인과의 연결이 유지되도록 메모리 셀들을 제어한다.
도 2는 도 1에 나타난 비트 라인 선택회로(20)의 레이 아웃(Lay-out) 구조를 간략히 보여주는 도면이다. 도 2를 참조하면, 액티브 영역(21)을 포함하는 복수의 액티브 영역들의 상부는 짝수 비트 라인을 선택하기 위한 게이트 라인들(GL<0>,GL<2>,…,GL<k-2>)과 홀수 비트 라인을 선택하기 위한 게이트 라인들(GL<1>,GL<3>,…,GL<k-1>)이 형성된다. 액티브 영역(21)을 설명하는 것으로 여타의 스위치들이 설명될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게 자명하다. 액티브 영역(21) 상부에 형성되는 게이트 라인들(GL<0>, GL<1>)로 전달되는 제어 신호(BLSe, BLSo)에 의해서 페이지 버퍼(30, 도 1 참조)의 래치(LCH<0>)로부터의 비트 라인 신호가 비트 라인(BLe<0>) 또는 비트 라인(BLo<0>)로 제공된다. 제어 신호(BLSe)는 하이 레벨, 제어 신호(BLSo)는 로우 레벨이 되는 경우, 비트 라인(BLe<0>)가 선택된다. 반면에 제어 신호(BLSe)가 로우 레벨, 제어 신호(BLSo)가 하이 레벨로 제공되는 경우에는, 비트 라인(BLo<0>)가 선택될 것이다. 모든 페이지 버퍼(30)로부터의 비트 라인 신호들은 상술한 방식으로 홀수 또는 짝수 비트 라인들로 번갈아 전달된다. 즉, 액티브 영역(21)과 게이트 라인들(GL<0>, GL<1>)에 의해서 고전압 스위치들(SW1, SW2 : 도 1 참조)이 형성된다.
도 3은 이상에서 설명된 방식으로 메모리 셀들이 프로그램되는 경우, 셀 어레이(10)에서 워드 라인을 공유하는 메모리 셀들 사이에 발생하는 커플링을 설명하는 회로도이다. 짝수 비트 라인들이 선택되어 메모리 셀(MC<0>) 및 메모리 셀(MC<2>)가 특정 스테이트로 프로그램된 이후에 홀수 비트 라인이 선택되어 메모리 셀(MC<1>)이 프로그램될 것이다. 메모리 셀(MC<1>)가 프로그램되는 순간 인접한 메모리 셀(MC<0>) 및 메모리 셀(MC<2>)의 플로팅 게이트 간 존재하는 기생성 용량(Cx)에 의해서 커플링이 발생한다. 따라서, 메모리 셀(MC<0>) 및 메모리 셀(MC<2>)의 문턱 전압은 이미 프로그램된 문턱 전압 이상으로 확산된다.
커플링 현상에 의한 메모리 셀의 문턱전압 변화로 인해, 비선택 메모리 셀에서 발생되는 의도하지 않은 프로그램을 "프로그램 디스터브"라 한다. 플래시 메모리 장치의 프로그램 디스터브 문제는 U.S. Patent No. 5,867,429에 "HIGH DENSITY NON - VOLATILE FLASH MEMORY WITHOUT ADVERSE EFFECTS OF ELECTRIC FIELD COUPLING BETWEEN ADJACENT FLOATING GATES"라는 제목으로 게재되어 있다. 이와 같은 프로그램 방법에 따르면, 커플링에 의해 넓어진 인접 메모리 셀들의 문턱전압 분포가 좁아지게 된다. 하지만, 상술한 특허에서는 일반적인 프로그램 동작을 수행하고 나서 문턱 전압 분포를 조정하기 위한 부가적인 프로그램 동작이 필요하기 때문에, 프로그램 시간이 길어지게 되고, 제어가 복잡해 지는 문제점이 있다.
따라서, 부가적인 프로그램 동작 없이도 메모리 셀들 간에 발생하는 커플링의 영향을 차단할 수 있는 메모리 장치 및 그 구조에 대한 요구가 증가하고 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 동일 워드 라인 상에 공유되는 인접 메모리 셀들 간에 발생하는 커플링에 의한 문턱 전압 산포의 확산을 억제할 수 있는 플래시 메모리 장치를 제공하는 데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 따른 플래시 메모리 장치는, 워드 라인과; 상기 워드 라인에 연결되며, 물리적으로 인접 한 복수의 메모리 셀들로 이루어진 짝수 페이지 셀들; 상기 워드 라인에 연결되며, 물리적으로 인접한 복수의 메모리 셀들로 이루어진 홀수 페이지 셀들을 포함하되, 프로그램 동작시, 페이지 단위의 데이터가 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 어느 한쪽에 프로그램된다.
바람직한 실시예에 있어서, 상기 페이지 단위 데이터를 공급하는 페이지 버퍼; 상기 페이지 버퍼로부터 공급되는 상기 페이지 단위 데이터를 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 어느 한쪽의 비트 라인들에 선택적으로 공급하는 비트 라인 선택회로를 더 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로에 의해서 선택되지 않는 셀들의 비트 라인들로는 프로그램 금지 전압이 인가된다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 워드 라인에 연결되는 인접한 적어도 2개의 메모리 셀들로 이루어진 짝수 페이지 셀들 및 상기 워드 라인을 공유하는 인접한 적어도 2개의 메모리 셀들로 이루어진 홀수 페이지 셀들을 갖는 셀 어레이; 페이지 단위의 데이터를 상기 셀 어레이로 제공하는 페이지 버퍼; 상기 페이지 버퍼와 상기 셀 어레이 사이에 위치하며, 프로그램 동작시 상기 페이지 단위의 데이터를 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 어느 한쪽의 비트 라인들로 선택적으로 전달하는 비트 라인 선택회로를 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로는, 열 어드레스에 응답하여 상기 짝수 페이지 셀들의 비트 라인 또는 상기 홀수 페이지 셀들의 비트 라인 을 선택하도록 제 1 선택 신호 및 제 2 선택 신호를 생성하는 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로는, 상기 제 1 선택 신호에 응답하여 상기 페이지 단위의 데이터를 상기 짝수 페이지 셀들의 비트 라인들로 전달하는 제 1 스위치단; 및 상기 제 2 선택 신호에 응답하여 상기 페이지 단위의 데이터를 상기 홀수 페이지 셀들의 비트 라인들로 전달하는 제 2 스위치단을 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로에 의해서 선택되지 않는 셀들의 비트 라인들로는 프로그램 금지 전압이 인가된다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로는, 상기 제 1 선택 신호가 전달되는 제 1 내지 제 2 짝수 게이트 배선들과; 상기 제 2 선택 신호가 전달되는 제 1 내지 제 2 홀수 게이트 배선들과; 상기 제 1 짝수 게이트 배선의 하부에 형성되고, 상기 짝수 페이지 셀들 중 제 1 메모리 셀의 비트 라인 배선과 연결되며, 상기 페이지 버퍼의 제 1 래치로부터의 연결 배선과의 콘택이 형성되는 제 1 액티브 영역; 상기 제 2 짝수 게이트 배선의 하부에 형성되며, 상기 짝수 페이지 셀들 중 상기 제 1 메모리 셀과 인접한 제 2 메모리 셀의 비트 라인 배선과 연결되는 제 2 액티브 영역; 상기 제 1 홀수 게이트 배선의 하부에 형성되며, 상기 홀수 페이지 셀들 중 제 3 메모리 셀의 비트 라인 배선과 연결되는 제 3 액티브 영역; 상기 제 2 홀수 게이트 배선의 하부에 형성되며, 상기 제 3 메모리 셀과 인접한 제 4 메모리 셀의 비트 라인 배선과 연결되고, 상기 페이지 버퍼의 제 2 래치로부터의 연결 배선과의 콘택이 형성되는 제 4 액티브 영역을 포함하되, 상기 제 1 래치로부터의 연결 배선은 상기 제 3 액티브 영역과 연결되고, 상기 제 2 래치로부터의 연결 배선은 상기 제 2 액티브 영역과 연결된다.
바람직한 실시예에 있어서, 상기 제 1 래치로부터의 연결 배선과 상기 제 3 액티브 영역과의 연결 및 상기 제 2 래치로부터의 연결 배선과 상기 제 2 액티브 영역과의 연결은 상기 비트 라인들과는 다른 층에서 형성되며, 상기 비트 라인과 직교하는 메탈 배선으로 형성된다.
바람직한 실시예에 있어서, 상기 제 1 내지 제 2 홀수 게이트 배선들은 상기 제 1 내지 제 2 짝수 게이트 배선들 사이에 교대로 형성된다.
바람직한 실시예에 있어서, 상기 제 1 내지 제 2 액티브 영역과 상기 제 3 내지 제 4 액티브 영역들 사이에는 상기 게이트 배선들의 상부에 형성되고, 접지 레벨로 바이어스되는 더미 비트 라인이 형성된다.
바람직한 실시예에 있어서, 상기 비트 라인 선택회로는, 상기 페이지 버퍼의 제 1 래치로부터의 연결 배선; 상기 페이지 버퍼의 제 2 래치로부터의 연결 배선; 상기 제 1 래치로부터의 연결 배선과 제 1 콘택으로, 상기 제 2 래치로부터의 연결 배선과는 제 2 콘택으로 연결되며, 상기 짝수 페이지 셀들 중 인접한 적어도 제 1 내지 제 2 메모리 셀의 비트 라인 배선들과 제 3 콘택 및 제 4 콘택으로 각각 연결되는 제 1 액티브 영역; 상기 제 1 래치로부터의 연결 배선과 제 5 콘택으로, 상기 제 2 래치로부터의 연결 배선과는 제 6 콘택으로 연결되며, 상기 홀수 페이지 셀들 중 적어도 제 3 내지 제 4 메모리 셀의 비트 라인 배선들과 제 7 콘택 및 제 8 콘 택으로 각각 연결되는 제 2 액티브 영역; 상기 제 1 콘택과 상기 제 3 콘택 사이 및 상기 제 2 콘택과 상기 제 4 콘택 사이의 상기 제 1 액티브 영역의 상부에 형성되는 제 1 내지 제 2 짝수 게이트 배선들; 상기 제 5 콘택과 상기 제 7 콘택 사이 및 상기 제 6 콘택과 상기 제 8 콘택 사이의 상기 제 2 액티브 영역의 상부에 형성되는 제 1 내지 제 2 홀수 게이트 배선들; 상기 제 1 액티브 영역 및 상기 제 2 액티브 영역의 상부에 형성되고, 상기 제 1 내지 제 2 짝수 게이트 배선들의 사이 및 상기 제 1 내지 제 2 홀수 게이트 배선들 사이에 교대로 형성되며, 접지 레벨로 바이어스되는 복수의 더미 게이트 배선들을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 액티브 영역과 상기 제 2 액티브 영역 사이에는 상기 게이트 배선들의 상부에 형성되고, 접지 레벨로 바이어스되는 더미 비트 라인이 형성된다.
바람직한 실시예에 있어서, 상기 제 1 래치로부터의 연결 배선과 상기 제 5 콘택 사이 및 상기 제 2 래치로부터의 연결 배선과 상기 제 2 콘택 사이에는 상기 비트 라인 배선들과는 다른 층에서 형성되며, 상기 비트 라인 배선들과 직교하는 메탈 배선을 포함한다.
바람직한 실시예에 있어서, 상기 짝수 페이지 셀들과 상기 홀수 페이지 셀들 사이에는 접지 레벨로 바이어스되는 더미 비트 라인이 형성된다.
바람직한 실시예에 있어서, 상기 짝수 페이지 셀들 또는 홀수 페이지 셀들은 낸드형 플래시 메모리 셀들이다.
상술한 제반 목적을 달성하기 위한 본 발명에 따른 워드 라인에 복수의 메모 리 셀들이 연결되는 플래시 메모리 장치의 프로그램 방법은: 페이지 단위의 데이터를 페이지 버퍼에 일시 저장하는 단계; 열 어드레스에 응답하여, 상기 페이지 단위의 데이터를 상기 복수의 메모리 셀들 중, 물리적으로 인접한 짝수 페이지 셀들의 비트 라인들 또는 물리적으로 인접한 홀수 페이지 셀들의 비트 라인들 중 어느 한쪽으로 공급하는 단계; 상기 워드 라인으로 프로그램 전압을 인가하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 상기 페이지 단위의 데이터가 공급되지 않는 비트 라인들로는 프로그램 금지 전압이 인가된다.
상술한 목적을 달성하기 위한 본 발명에 워드 라인에 복수의 메모리 셀들이 연결되는 플래시 메모리 장치의 프로그램 방법은: 페이지 단위의 데이터를 페이지 버퍼에 일시 저장하는 단계; 열 어드레스에 응답하여, 상기 페이지 단위의 데이터를 상기 복수의 메모리 셀들 중 물리적으로 인접한 적어도 2개의 메모리 셀들을 포함하는 짝수 페이지 유닛 또는 물리적으로 인접한 적어도 2개의 메모리 셀들을 포함하는 홀수 페이지 유닛 중 어느 한쪽으로 공급하는 단계; 상기 워드 라인으로 프로그램 전압을 인가하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 짝수 페이지 유닛 또는 상기 홀수 페이지 유닛 중 상기 페이지 단위의 데이터가 공급되지 않는 쪽의 비트 라인들로는 프로그램 금지 전압이 인가된다.
바람직한 실시예에 있어서, 상기 복수의 메모리 셀들은 교대로 배치되는 복 수의 상기 짝수 페이지 유닛들 및 복수의 상기 홀수 페이지 유닛들을 포함한다.
이상의 본 발명에 따른 플래시 메모리 장치 및 그것을 프로그램 방법에 따르면, 짝수 페이지 데이터와 홀수 페이지 데이터의 저장 영역을 이격하여 짝수 페이지 데이터의 프로그램 동작 또는 홀수 페이지 프로그램 동작시 메모리 셀들 상호 간 발생하는 커플링을 차단할 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
(실시예)
도 4는 본 발명에 따른 프로그램 방식을 간략히 설명하기 위한 도면이다. 도 4를 참조하면, 동일한 워드 라인(WL)에 연결되는 메모리 셀들이 각각 짝수 페이지 영역(101)과 홀수 페이지 영역(102)로 구분되고 짝수 페이지 데이터와 홀수 페이지 데이터가 각각 저장된다.
프로그램 동작시, 프로그램 데이터는 페이지 버퍼(104)에 로드된다. 그리고 페이지 버퍼(104)에 로드된 페이지 단위의 데이터는 메모리 셀들의 비트 라인으로 공급된다. 본 발명에 따른 플래시 메모리 장치는 상술한 페이지 데이터가 각각 물리적으로 인접한 셀들로 공급된다. 짝수 페이지 데이터를 프로그램하는 경우, 비트 라인 선택신호(BLS)에 응답하여 스위치(103)는 페이지 버퍼(104)로부터의 짝수 페이지 데이터를 짝수 페이지 영역(101)의 비트 라인들(BLa)로 공급한다. 반면에, 홀수 페이지 데이터가 프로그램되는 경우, 비트 라인 선택신호(BLS)는 스위치(103)가 페이지 버퍼(104)로부터 전달되는 홀수 페이지 데이터(Even Page Data)를 홀수 페이지 영역(102)의 비트 라인들(BLb)로 전달되도록 한다. 물론, 도면에서 도시되지는 않았지만, 스위치(103)에 의해서 선택되지 않은 페이지 영역에 포함되는 메모리 셀들의 비트 라인들로는 프로그램 금지 전압(Program Inhibit Voltage)이 공급됨은 이 분야에서 통상의 지식을 습득한 자들에게는 자명한 사항이다.
따라서, 홀수 페이지 데이터(Even Page Data)가 홀수 페이지 영역(102)에 속하는 메모리 셀들에 프로그램되는 동안, 짝수 페이지 영역(101)에 속한 메모리 셀들은 커플링의 영향으로부터 벗어날 수 있다.
도 5는 상술한 도 4에 도시된 방식으로 프로그램을 수행하기 위한 본 발명의 제 1 실시예를 간략히 보여주는 회로도이다. 도 5를 참조하면, 동일한 워드 라인에 연결되는 메모리 셀들로 짝수 페이지(Even Page) 데이터와 홀수 페이지(Odd Page) 데이터가 순차적으로 프로그램되더라도 커플링 효과를 차단하는 플래시 메모리 장 치가 개시된다. 본 발명의 제 1 실시예에 따르면 비트 라인 선택회로(120)는 페이지 버퍼(130)로부터 전달되는 짝수 페이지(Even Page) 데이터와 홀수 페이지(Odd Page) 데이터를 인접하지 않은 셀 영역으로 제공한다. 즉, 본 발명의 비트 라인 선택회로(120)는 짝수 페이지 데이터와 홀수 페이지 데이터를 동일 워드 라인의 인접한 셀들로 전달하는 종래와는 달리 서로 인접하지 않은 셀들로 짝수 페이지 데이터 및 홀수 페이지 데이터를 제공할 수 있다.
셀 어레이(110)는 일반적인 메모리 셀과 동일한 구성 및 기능을 갖는다. 그러나 이하에서 설명될 비트 라인 선택회로(120)에 의하여 동일 워드 라인에 연결되는 셀들에는 복수의 인접한 셀들 단위로 홀수 페이지 데이터와 짝수 페이지 데이터가 분할되어 저장된다. 즉, 짝수 페이지 영역(114)으로는 짝수 페이지 데이터가 저장되고, 홀수 페이지 영역(115)으로는 홀수 페이지 데이터가 저장된다. 그리고 짝수 페이지 영역(114) 및 홀수 페이지 영역의 사이에는 공통 소스 라인과 연결되는 라인 또는 더미 비트 라인들(112)이 배열되어 각각의 영역은 격리된다. 따라서, 두 영역 간에 커플링의 영향은 차단될 수 있다. 짝수 페이지 영역(114) 및 홀수 페이지 영역(115)은 도면에서는 두 부분으로 구분되었으나 이는 일 예에 불과하다. 즉, 짝수 및 홀수 페이지 영역은 상술한 더미 비트 라인들(111, 112, 113)을 경계로 하여 임의로 나눌 수 있다. 또한, 도시된 짝수 페이지 영역(114)과 홀수 페이지 영역(115)은 이후에 설명되는 본 발명의 비트 라인 선택회로(120)에 의한 짝수 및 홀수 페이지 데이터의 선택 동작에 따라 저장 위치가 변경된 것일 뿐, 셀 어레이의 구조적인 변경이 가해진 것은 아니다.
비트 라인 선택회로(120)는 프로그램 동작시에는 페이지 버퍼(130)로부터 제공되는 프로그램 데이터에 대응하는 신호를 비트 라인들로 제공한다. 본 발명에 따른 비트 라인 선택회로(120)는 페이지 버퍼(130)로부터 순차적으로 제공되는 짝수 페이지 데이터와 홀수 페이지 데이터를 상호 격리된 짝수 페이지 영역(114)과 홀수 페이지 영역(115)으로 프로그램되도록 제어한다. 페이지 버퍼(130)로부터 짝수 페이지 데이터가 입력되면, 제어 회로(140)는 선택 신호(BLSe)를 활성화한다. 이때, 비트 라인 선택회로(120)의 고전압 스위치들(SW1~SW4)이 턴-온 되고, 페이지 버퍼(130)의 짝수 페이지 데이터에 대응하는 비트 라인 신호들이 셀 어레이(110)의 짝수 페이지 영역(114)으로 연결되는 비트 라인들(BLe<0>, BLo<0>, BLe<1>, BLo<1>, …)로 전달된다. 반대로 홀수 페이지 데이터가 페이지 버퍼(130)로부터 전달되면, 제어 회로(140)는 선택 신호(BLSo)를 활성화한다. 이때, 고전압 스위치(SW4~SW8)가 턴온되고, 홀수 페이지 데이터에 대응하는 비트 라인 신호들이 홀수 페이지 영역(115)으로 배열되는 비트 라인들(BLe<m-2>, BLo<m-2>, BLe<m-1>, BLo<m-1>, …)로 전달된다. 이러한 선택 동작을 위해서, 페이지 버퍼(130)의 래치(LCH<x>)로부터 제공되는 짝수 페이지 데이터와 홀수 페이지 데이터 각각에 대응하는 비트 라인 신호를 비트 라인(BLe<0>)와 비트 라인(BLe<m-2>)로의 순차적인 스위칭 동작이 필요하다. 따라서, 래치(LCH<x>)로부터의 비트 라인 신호가 고전압 스위치들(SW1, SW5)로 전달되어야 한다. 물론, 도면에서 도시되지는 않았지만, 고전압 스위치들(SW1~SW8)에 의해서 선택되지 않은 비트 라인들로는 프로그램 금지 전압(Program Inhibit Voltage)이 공급됨은 이 분야에서 통상의 지식을 습득한 자들 에게는 자명한 사항이다. 여기서, 짝수 페이지 영역(114)에 배열되는 비트 라인(BLe<0>)에 래치(LCH<x>)의 비트 라인 신호를 전달하는 연결 배선의 형성은 용이하나, 상대적으로 먼 거리에 형성되는 고전압 스위치(SW5)로의 연결 배선(121)의 형성을 위해서는 기존의 연결 구조가 변경되어야 한다. 이는 이후의 비트 라인 선택회로(120)의 레이아웃 구조를 설명하는 도 6a 및 도 6b에서 상세히 설명하기로 한다.
다시 도면을 참조하면, 짝수 페이지 영역(114)에 배열되는 비트 라인들로 페이지 버퍼(130)의 비트 라인 신호를 제공하는 스위치들(SW1~SW4)과 홀수 페이지 영역(115)으로 비트 라인 신호를 제공하는 스위치들(SW5~SW8)은 연결되어야 한다. 이러한 스위치의 연결을 위한 연결 배선들(121)의 구성에 따라, 셀 어레이(110)의 구조적인 변화 없이도 짝수 페이지 영역(114)에 포함되는 메모리 셀들과 홀수 페이지 영역(115)에 포함되는 메모리 셀들간의 커플링을 완전히 차단할 수 있다.
페이지 버퍼(130)는 프로그램 동작시에는 기입 드라이버로, 독출 동작 시에는 감지 증폭기로써 동작한다. 프로그램 동작 시에는, 홀수 및 짝수 각 한 쌍의 비트 라인들로 순차적으로 데이터에 대응하는 비트 라인 신호를 제공한다. MLC의 경우에는 LSB 페이지의 데이터를 각각의 비트 라인으로 제공하고, 이후에는 MSB 페이지 데이터를 제공한다. 따라서, 하나의 래치에 짝수 및 홀수의 두 비트 라인이 연결된다. 여기서 제어 회로(140) 및 행 디코더(150)는 상술한 종래기술에서의 동일한 기능을 갖는 구성들이다.
이상의 도 5를 통하여 개시된 본 발명의 비트 라인 선택회로(130)에 따르면, 비트 라인 선택회로(120) 내에서의 고전압 스위치들 간의 연결 관계를 변형하는 것만으로도 동일 워드 라인 상에 연결되는 셀들 간의 커플링 효과를 차단할 수 있다. 즉, 비트 라인 선택회로(120)의 연결 배선(121)을 통해서 프로그램 동작시, 셀 어레이(110)의 동일 워드 라인에 연결되는 짝수 페이지 데이터가 저장되는 셀과 홀수 페이지 데이터가 저장되는 셀들 간의 커플링 발생을 완벽하게 차단할 수 있다.
도 6a는 도 5에 도시한 비트 라인 선택회로(120)의 레이아웃 구조의 일예를 간략히 보여주는 도면이다. 도 6a를 참조하면, 본 발명에 따른 비트 라인 선택회로(120)의 레이아웃 구조는 하나의 액티브 영역당 하나의 스위치가 형성되는 구조를 갖는다.
액티브 영역(122e) 및 게이트 라인(GL<0>)은 선택 신호(BLSe)에 응답하여 페이지 버퍼(120)의 래치(LCH<x>)로부터 전달되는 비트 라인 신호를 비트 라인(BLe<0>)으로 전달하는 고전압 스위치(SW1)를 형성한다. 반면에 더미 비트 라인(112)의 우측에 형성되는 액티브 영역(122o) 및 게이트 라인(GL<1>)은 선택 신호(BLSo)에 응답하여 페이지 버퍼(120)의 래치(LCH<x>)로부터 전달되는 비트 라인 신호를 비트 라인(BLe<m-2>)로 전달하는 고전압 스위치(SW5)를 형성한다.
동일한 방식으로 액티브 영역(123e) 및 게이트 라인(GL<2>)에 의해서 도 4의 고전압 스위치(SW2)가 형성되며, 액티브 영역(123o) 및 게이트 라인(GL<3>)에 의해서 고전압 스위치(SW6)가 형성된다. 그리고 짝수 페이지 데이터가 전달되는 비트 라인들과 연결되는 고전압 스위치들과 홀수 페이지 데이터가 전달되는 비트 라인들과 연결되는 고전압 스위치들은 더미 비트 라인(112)에 의해서 격리될 수 있다. 본 발명에 따른 비트 라인 선택회로(120)는 페이지 버퍼(130)로부터 전달되는 비트 라인 신호를 각각 짝수 페이지 영역(114) 및 홀수 페이지 영역(115)으로 전달하기 위한 고전압 스위치들이 형성된다. 도 2에 도시된 종래 방식에서는 하나의 액티브 영역에서 두 개의 고전압 스위치가 형성된데 반해, 본 발명의 비트 라인 선택회로(120)의 일 실시예에 따르면 하나의 액티브 영역은 하나의 고전압 스위치가 형성된다.
또한, 본 발명의 짝수 페이지 영역(114)과 홀수 페이지 영역(115) 각각의 고전압 스위치를 연결하는 연결 배선(121)은 행 방향으로 배열되는 도전층을 사용한다. 이러한 도전층은 비트 라인의 하부에 형성되는 메탈 라인(Metal 0층)을 사용하여 형성할 수 있다. 상술한 도전층(또는, 메탈 라인)에 의한 연결 배선(121)을 통하여 페이지 버퍼(130)로부터 순차적으로 제공되는 비트 라인 신호들이 홀수 페이지 영역 및 짝수 페이지 영역으로 분리되어 전달될 수 있다.
도 6b는 상술한 비트 라인 선택회로(120)를 구현하기 위한 레이아웃 구조의 다른 실시예이다. 도 6b를 참조하여, 비트 라인 선택회로(120)를 형성하기 위한 레이아웃 구조의 다른 실시예가 간략히 설명될 것이다. 비트 라인 선택회로(120)의 레이아웃 구조의 다른 실시예에 따르면, 하나의 액티브 영역 상에 복수의 고전압 스위치들이 형성된다. 특히, 도 6a의 고전압 스위치의 게이트 라인들과는 달리, 도 6b에 도시된 게이트 라인은 짝수 페이지 영역으로 비트 라인 신호를 제공하는 게이트 라인(GLe<0>~GLe<k-1>)과 홀수 페이지 영역으로 비트 라인 신호를 제공하는 게이트 라인(GLo<0>~GLo<k-1>)이 서로 차단되어 있다. 그리고 그 사이에는 더미 비트 라인(112)이 형성되어 셀 어레이(110)의 짝수 페이지 영역(114)과 홀수 페이지 영역(115)을 구분하는 동일한 방식으로 비트 라인 선택회로(120)의 고전압 스위치들도 차단된다.
다시 도면을 참조하면, 액티브 영역들(125, 126) 상에는 짝수 비트 라인들이 선택되도록 비트 라인 선택신호(BLSe)가 제공되는 게이트 라인들(GLe<0>, GLe<2>,…, GLe<k-2>)이 형성된다. 그리고 각 게이트 라인들(GLe<0>, GLe<2>,…, GLe<k-2>)의 사이에는 접지되는 게이트 라인들(GLe<1>, GLe<3>,…, GLe<k-1>)이 형성된다. 게이트 라인 (GLe<0>)와 액티브 영역 (125)는 고전압 스위치(SW1)을, 게이트 라인(GLe<2>)와 액티브 영역(125)은 고전압 스위치(SW2)를 형성한다.
반면에, 액티브 영역들(127, 128) 상에는 홀수 비트 라인들이 선택되도록 비트 라인 선택신호(BLSo)가 제공되는 게이트 라인들(GLo<1>,GLo<3>, …,GLo<k-1>)이 형성된다. 그리고 각각의 게이트 라인들(GLo<1>,GLo<3>, …,GLo<k-1>) 사이에는 접지와 연결되는 게이트 라인들(GLo<0>,GLo<2>, …,GLo<k-2>)이 형성된다.
상술한 고전압 스위치들의 형성과 함께, 페이지 버퍼(130)의 래치로부터의 짝수 페이지 데이터 및 홀수 페이지 데이터 각각에 대응하는 비트 라인 신호를 순차적으로 짝수 페이지 영역(114) 및 홀수 페이지 영역(115)으로 제공하기 위한 연결 배선(121)이 형성된다. 이러한 연결 배선(121)을 형성하기 위하여 고전압 스위치들(예를 들면 SW1과 SW5) 간의 연결 배선은 워드 라인과 평행한 방향으로 형성되는 도전층(또는, 메탈층)을 사용한다.
이상의 비트 라인 선택회로(120)의 고전압 스위치 구성 및 레이아웃 구조에 따르면, 짝수 페이지 데이터의 프로그램 동작과 홀수 페이지 데이터의 프로그램 동작시에 각각의 영역 간에는 커플링의 영향이 완전히 차단될 수 있다. 동일한 워드 라인에 연결되는 셀들이라 하더라도, 홀수 페이지 데이터가 저장되는 셀들과 짝수 페이지 데이터가 저장되는 셀들은 상호 먼 이격 거리를 갖게 된다. 그리고 더미 비트 라인에 의한 차폐 효과를 통하여 상호 간에 유도되는 커플링의 영향을 완벽하게 차단할 수 있다.
도 7은 본 발명의 제 2 실시예를 간략히 보여주는 도면이다. 도 7을 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치(200)는 동일한 워드 라인에 연결되는 메모리 셀들의 커플링을 종전보다 약 50% 저감할 수 있는 동작 특성을 갖는다.
셀 어레이(210)는 기본적으로 본 발명의 제 1 실시예에 대하여 그 구조의 변경이 가해지지는 않는다. 단지, 비트 라인 선택회로(220)의 구조에 따라 각 비트 라인으로 전달되는 짝수 페이지(Even Page) 데이터와 홀수 페이지(Odd Page) 데이터의 프로그램 위치 변화가 있을 뿐이다. 본 발명의 제 2 실시예에 따르면, 하나의 워드 라인에 연결되는 인접한 두 개의 셀에는 짝수 페이지 데이터가 저장된다. 그리고 짝수 페이지 데이터가 저장되는 두 개의 셀에 행 방향으로 연속되는 또 다른 두 개의 셀에는 홀수 페이지 데이터가 저장된다. 이러한 인접한 두 개의 셀에 짝수 또는 홀수 페이지 데이터가 번갈아 저장되는 구조를 통하여 짝수 페이지 데이터의 프로그램 동작과 홀수 페이지 데이터의 프로그램 동작시에 발생하는 커플링의 영향을 줄일 수 있다. 결국, 도시된 바와 같이 셀 어레이(210)는 인접한 두 개의 스트 링 단위로 짝수 페이지 영역들(214e, 215e)과 홀수 페이지 영역들(214o, 215o)로 구분될 수 있다. 그러나 이러한 특성은 본 발명의 비트 라인 선택회로(220)에 따른 프로그램의 결과일 분, 셀 어레이(210)의 설계 구조의 변경에 따른 것이 아님은 이 분야에서 통상의 지식을 습득한 자들에게 자명하다.
비트 라인 선택회로(220)는 짝수 페이지 데이터 및 홀수 페이지 데이터가 2개의 셀 단위로 번갈아 저장되도록 고전압 스위치들(SW1~SW8)을 포함한다. 페이지 버퍼(230)의 래치들(LCH<0>~LCH<m-1>)로부터 짝수 페이지 데이터에 대응하는 비트 라인 신호가 전달되면, 제어회로(240)는 비트 라인 선택신호(BLSe)를 활성화한다. 이때, 짝수 페이지 영역들(214e, 215e)로 비트 라인 신호를 제공하도록 고전압 스위치들(SW1, SW2, SW5, SW6)이 턴-온될 것이다. 그러면 선택 워드 라인에 연결되는 짝수 페이지 영역들(214e, 215e)의 메모리 셀들은 비트 라인 신호에 대응되는 상태(State)로 프로그램된다. 반면에, 페이지 버퍼(230)의 래치들(LCH<0>~LCH<m-1>)로부터 홀수 페이지 데이터에 대응하는 비트 라인 신호가 전달되면, 제어회로(240)는 비트 라인 선택신호(BLSo)를 활성화한다. 이때, 홀수 페이지 영역들(214o, 215o)로 비트 라인 신호를 제공하도록 고전압 스위치들(SW3, SW4, SW7, SW8)이 턴-온될 것이다. 그러면, 홀수 페이지 영역들(214o, 215o)에 존재하는 선택 워드 라인 상의 모든 메모리 셀들이 제공되는 비트 라인 신호에 대응하는 상태로 프로그램될 것이다.
페이지 버퍼(230)는 프로그램 동작시, 짝수 페이지 데이터 및 홀수 페이지 데이터를 순차적으로 상술한 비트 라인으로 제공하기 위한 비트 라인 신호들을 비 트 라인 선택회로(220)에 제공한다. 독출 동작시, 페이지 버퍼(230)는 선택된 비트 라인들로부터의 신호를 감지하여 대응하는 메모리 셀의 프로그램된 데이터를 감지한다.
제어 회로(240)는 일반적으로 칼럼 어드레스(Column Address)에 응답하여 고전압 스위치들(SW1~SW8)을 제어한다. 짝수 페이지 데이터의 프로그램 시에는 짝수 페이지 영역들로 비트 라인 신호들이 전달되도록 고전압 스위치들(SW1/SW2, SW5/SW6)로 선택신호(BLSe)를 제공하여 턴-온 시킨다. 반면에, 홀수 페이지 데이터의 프로그램 시에는 홀수 페이지 영역들로 비트 라인 신호들이 전달되도록 고전압 스위치들(SW3/SW4, SW7/SW8)로 선택신호(BLSo)를 제공하여 턴-온 시킨다.
행 디코더(250)는 행 어드레스에 응답하여 대응하는 블록, 페이지를 선택하여 각 워드 라인들로 전압을 제공한다. 여기서 페이지 버퍼(230), 제어 회로(240) 및 행 디코더(250)의 구조적인 변경은 실시되지 않는다. 본 발명은 상술한 비트 라인 선택회로(220)의 변경만으로도 구현될 수 있기 때문이다.
도 8은 상술한 도 7의 비트 라인 선택회로(220)를 구현하기 위한 레이아웃 구조를 간략히 보여주는 도면이다. 도 8을 참조하면, 비트 라인 선택회로(220)의 레이아웃 구조는 하나의 활성화 영역 상에 선택 신호들(BLSe, BLSo)이 순차적으로 전달되도록 두 개의 게이트 라인이 형성된다. 액티브 영역(221)에는 선택 신호(BLSe)가 전달되는 게이트 라인(BL<0>)과 선택 신호(BLSo)가 전달되도록 게이트 라인(GL<1>)이 형성된다. 따라서, 액티브 영역(221)에는 래치(LCH<0>)의 짝수 페이지 데이터와 홀수 페이지 데이터를 순차적으로 비트 라인(BLe<0>)와 비트 라 인(BLe<1>)으로 제공하기 위한 두 개의 고전압 스위치(SW1, SW3)가 형성된다. 액티브 영역(222)의 상에는 두 개의 고전압 스위치(SW2, SW4)를 형성하기 위해 선택 신호(BLSe)를 전달하는 게이트 라인(GL<2>) 및 선택 신호(BLSo)를 전달하는 게이트 라인(GL<3>)이 형성된다.
본 발명의 제 2 실시예의 레이아웃 구조에 따르면, 메탈층을 사용한 고전압 스위치들 간의 추가적인 연결 없이 짝수 페이지 데이터와 홀수 페이지 데이터를 각각의 영역에 대응하는 비트 라인들로 전달할 수 있다.
도 9는 상술한 도 7 및 도 8에 따른 플래시 메모리 장치의 메모리 셀들 간의 커플링의 영향을 설명하기 위한 회로도이다. 도 9를 참조하면, 메모리 셀(MC<0>)가 포함되는 짝수 페이지 영역의 셀들이 프로그램되는 동안 메모리 셀(MC<1>)은 메모리 셀(MC<0>)로부터 커플링 영향을 받는다. 메모리 셀(MC<2>)는 메모리 셀(MC<1>)과 동일한 홀수 페이지 영역이기 때문에 프로그램 동작시 상호 아무런 커플링 영향을 미치지 않는다. 결국, 하나의 메모리 셀은 서로 다른 페이지 영역에 속하는 또 다른 하나의 메모리 셀로부터만 커플링의 영향을 받는다. 커플링의 영향이 완전히 제거된 것은 아니지만, 본 발명의 제 2 실시예에 의해서도 문턱전압 산포의 마진을 충분히 확보할 수 있을 만큼 커플링 효과를 차단할 수 있다.
도 10은 상술한 도 5의 A-A′및 도 6의 B-B′의 절단면을 간략히 보여주는 단면도이다. 도 10을 참조하면 소자 분리막들(340) 사이에 형성되는 고전압 스위치(330)와 고전압 스위치(330)의 소스 또는 드레인을 연결하기 위한 메탈층들(300, 310)(Metal 0, Metal 1) 및 각 메탈층과 고전압 스위치(330)를 연결하기 위한 콘택 플러그들이 포함된다. 고전압 스위치(330)를 짝수 페이지에 대응하는 다른 고전압 스위치(미도시됨)로 연결하기 위한 메탈 라인들(예를 들면 도 5의 121)은 메탈층(310, Metal0)를 사용한다. 반면에 메탈층(300, Metal1)은 비트 라인들이 형성되는 메탈층이다. 도시한 바와 같이 콘택 플러그들(351, 361)에 의해서 고전압 스위치(330)의 소스 또는 드레인이 비트 라인이 형성되는 메탈층(300)으로 연결된다. 비트 라인과 동일한 층에 형성되는 도전성 메탈 라인(302)에 의해서 고전압 스위치의 일단에 형성된 메탈 라인(302)은 페이지 버퍼(130, 도 4 참조) 측으로 연장된다. 그리고 콘택 플러그(352)에 의해서 메탈층(310)에 워드 라인 방향으로 형성되는 메탈 라인(313)과 연결되며, 이 메탈 라인(313)은 다른 측에 위치하는 고전압 스위치에 동일한 구조로 접속된다. 그러나 고전압 스위치 간에 연결을 형성하는 메탈 라인(313)이 메탈층(310, Metal0) 이외의 도전층에 의해서도 형성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
상술한 구조의 메탈 라인(313)에 의해서 형성되는 비트 라인 선택회로(120)의 구성에 따르면, 여타의 회로들에 대한 구조의 변경 없이, 고전압 스위치들 간의 연결을 형성하는 것만으로도 메모리 셀들 간에 발생하는 커플링을 차단할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 이상에서는 낸드형 플래시 메모리 장치들을 예로 들어 설명하였으나, 본 발명에 따른 프로그램 특성은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래 시 메모리 장치들에도 적용 가능하다.
이상과 같은 본 발명에 의하면, 동일 행에 배열되어 있는 인접 메모리 셀들에서 발생되는 커플링에 의한 문턱전압의 변화를 줄일 수 있게 된다. 그 결과, 플래시 메모리 장치의 셀들의 문턱전압 산포의 마진을 충분히 확보할 수 있다.

Claims (22)

  1. 워드 라인과;
    상기 워드 라인에 연결되며, 물리적으로 인접한 복수의 메모리 셀들로 이루어진 짝수 페이지 셀들;
    상기 워드 라인에 연결되며, 물리적으로 인접한 복수의 메모리 셀들로 이루어진 홀수 페이지 셀들;
    페이지 단위 데이터를 공급하는 페이지 버퍼; 및
    프로그램 동작시, 상기 페이지 버퍼로부터 제공되는 상기 페이지 단위 데이터를 상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 어느 한쪽의 비트 라인들에 선택적으로 공급하는 비트 라인 선택회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 각각은 하나의 셀에 복수의 비트가 저장되는 멀티-레벨 셀인 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트 라인 선택회로에 의해서 선택되지 않는 셀들의 비트 라인들로는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 워드 라인에 연결되는 인접한 적어도 2개의 메모리 셀들로 이루어진 짝수 페이지 유닛 및 상기 워드 라인을 공유하는 인접한 적어도 2개의 메모리 셀들로 이루어진 홀수 페이지 유닛을 갖는 셀 어레이;
    페이지 단위의 데이터를 상기 셀 어레이로 제공하는 페이지 버퍼;
    상기 페이지 버퍼와 상기 셀 어레이 사이에 위치하며, 프로그램 동작시 상기 페이지 단위의 데이터를 상기 짝수 페이지 유닛 또는 상기 홀수 페이지 유닛 중 어느 한쪽의 비트 라인들로 선택적으로 전달하는 비트 라인 선택회로를 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    교대로 배치되는 복수의 상기 짝수 페이지 유닛들 및 복수의 상기 홀수 페이지 유닛들을 포함하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 비트 라인 선택회로는,
    열 어드레스에 응답하여 상기 짝수 페이지 유닛의 비트 라인들 또는 상기 홀수 페이지 유닛의 비트 라인들을 선택하도록 제 1 선택 신호 및 제 2 선택 신호를 생성하는 제어 회로를 포함하는 플래시 메모리 장치.
  7. 제 4 항에 있어서,
    상기 비트 라인 선택회로는,
    상기 제 1 선택 신호에 응답하여 상기 페이지 단위의 데이터를 상기 짝수 페이지 셀들의 비트 라인들로 전달하는 제 1 스위치단; 및
    상기 제 2 선택 신호에 응답하여 상기 페이지 단위의 데이터를 상기 홀수 페이지 셀들의 비트 라인들로 전달하는 제 2 스위치단을 포함하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 비트 라인 선택회로에 의해서 선택되지 않는 유닛의 비트 라인들로는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 비트 라인 선택회로는,
    상기 제 1 선택 신호가 전달되는 제 1 내지 제 2 짝수 게이트 배선들과;
    상기 제 2 선택 신호가 전달되는 제 1 내지 제 2 홀수 게이트 배선들과;
    상기 제 1 짝수 게이트 배선의 하부에 형성되고, 상기 짝수 페이지 셀들 중 제 1 메모리 셀의 비트 라인 배선과 연결되며, 상기 페이지 버퍼의 제 1 래치로부터의 연결 배선과의 콘택이 형성되는 제 1 액티브 영역;
    상기 제 2 짝수 게이트 배선의 하부에 형성되며, 상기 짝수 페이지 셀들 중 상기 제 1 메모리 셀과 인접한 제 2 메모리 셀의 비트 라인 배선과 연결되는 제 2 액티브 영역;
    상기 제 1 홀수 게이트 배선의 하부에 형성되며, 상기 홀수 페이지 셀들 중 제 3 메모리 셀의 비트 라인 배선과 연결되는 제 3 액티브 영역;
    상기 제 2 홀수 게이트 배선의 하부에 형성되며, 상기 제 3 메모리 셀과 인접한 제 4 메모리 셀의 비트 라인 배선과 연결되고, 상기 페이지 버퍼의 제 2 래치로부터의 연결 배선과의 콘택이 형성되는 제 4 액티브 영역을 포함하되,
    상기 제 1 래치로부터의 연결 배선은 상기 제 3 액티브 영역과 연결되고, 상기 제 2 래치로부터의 연결 배선은 상기 제 2 액티브 영역과 연결되는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 래치로부터의 연결 배선과 상기 제 3 액티브 영역과의 연결 및 상기 제 2 래치로부터의 연결 배선과 상기 제 2 액티브 영역과의 연결은 상기 비트 라인들과는 다른 층에서 형성되며, 상기 비트 라인과 직교하는 메탈 배선으로 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 내지 제 2 홀수 게이트 배선들은 상기 제 1 내지 제 2 짝수 게이트 배선들 사이에 교대로 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 내지 제 2 액티브 영역과 상기 제 3 내지 제 4 액티브 영역들 사이에는 상기 게이트 배선들의 상부에 형성되고, 접지 레벨로 바이어스되는 더미 비트 라인이 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 7 항에 있어서,
    상기 비트 라인 선택회로는,
    상기 페이지 버퍼의 제 1 래치로부터의 연결 배선;
    상기 페이지 버퍼의 제 2 래치로부터의 연결 배선;
    상기 제 1 래치로부터의 연결 배선과 제 1 콘택으로, 상기 제 2 래치로부터의 연결 배선과는 제 2 콘택으로 연결되며, 상기 짝수 페이지 유닛의 인접한 적어도 제 1 내지 제 2 메모리 셀의 비트 라인 배선들과 제 3 콘택 및 제 4 콘택으로 각각 연결되는 제 1 액티브 영역;
    상기 제 1 래치로부터의 연결 배선과 제 5 콘택으로, 상기 제 2 래치로부터의 연결 배선과는 제 6 콘택으로 연결되며, 상기 홀수 페이지 유닛의 인접한 적어도 제 3 내지 제 4 메모리 셀의 비트 라인 배선들과 제 7 콘택 및 제 8 콘택으로 각각 연결되는 제 2 액티브 영역;
    상기 제 1 콘택과 상기 제 3 콘택 사이 및 상기 제 2 콘택과 상기 제 4 콘택 사이의 상기 제 1 액티브 영역의 상부에 형성되는 제 1 내지 제 2 짝수 게이트 배 선들;
    상기 제 5 콘택과 상기 제 7 콘택 사이 및 상기 제 6 콘택과 상기 제 8 콘택 사이의 상기 제 2 액티브 영역의 상부에 형성되는 제 1 내지 제 2 홀수 게이트 배선들;
    상기 제 1 액티브 영역 및 상기 제 2 액티브 영역의 상부에 형성되고, 상기 제 1 내지 제 2 짝수 게이트 배선들의 사이 및 상기 제 1 내지 제 2 홀수 게이트 배선들 사이에 교대로 형성되며, 접지 레벨로 바이어스되는 복수의 더미 게이트 배선들을 포함하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 액티브 영역과 상기 제 2 액티브 영역 사이에는 상기 게이트 배선들의 상부에 형성되고, 접지 레벨로 바이어스되는 더미 비트 라인이 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 1 래치로부터의 연결 배선과 상기 제 5 콘택 사이 및 상기 제 2 래치로부터의 연결 배선과 상기 제 2 콘택 사이에는 상기 비트 라인 배선들과는 다른 층에서 형성되며, 상기 비트 라인 배선들과 직교하는 메탈 배선을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 4 항에 있어서,
    상기 짝수 페이지 유닛과 상기 홀수 페이지 유닛 사이에는 접지 레벨로 바이어스되는 더미 비트 라인이 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 4 항에 있어서,
    상기 짝수 페이지 유닛 또는 홀수 페이지 유닛에 포함되는 메모리 셀들은 낸드형 플래시 메모리 셀들인 것을 특징으로 하는 플래시 메모리 장치.
  18. 워드 라인에 복수의 메모리 셀들이 연결되는 플래시 메모리 장치의 프로그램 방법에 있어서:
    페이지 단위의 데이터를 페이지 버퍼에 일시 저장하는 단계;
    열 어드레스에 응답하여, 상기 페이지 단위의 데이터를 상기 복수의 메모리 셀들 중, 물리적으로 인접한 짝수 페이지 셀들의 비트 라인들 또는 물리적으로 인접한 홀수 페이지 셀들의 비트 라인들 중 어느 한쪽으로 공급하는 단계;
    상기 워드 라인으로 프로그램 전압을 인가하는 단계를 포함하는 프로그램 방법.
  19. 제 18 항에 있어서,
    상기 짝수 페이지 셀들 또는 상기 홀수 페이지 셀들 중 상기 페이지 단위의 데이터가 공급되지 않는 비트 라인들로는 프로그램 금지 전압이 인가되는 프로그램 방법.
  20. 워드 라인에 복수의 메모리 셀들이 연결되는 플래시 메모리 장치의 프로그램 방법에 있어서:
    페이지 단위의 데이터를 페이지 버퍼에 일시 저장하는 단계;
    열 어드레스에 응답하여, 상기 페이지 단위의 데이터를 상기 복수의 메모리 셀들 중 물리적으로 인접한 적어도 2개의 메모리 셀들을 포함하는 짝수 페이지 유닛 또는 물리적으로 인접한 적어도 2개의 메모리 셀들을 포함하는 홀수 페이지 유닛 중 어느 한쪽으로 공급하는 단계;
    상기 워드 라인으로 프로그램 전압을 인가하는 단계를 포함하는 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 짝수 페이지 유닛 또는 상기 홀수 페이지 유닛 중 상기 페이지 단위의 데이터가 공급되지 않는 쪽의 비트 라인들로는 프로그램 금지 전압이 인가되는 프로그램 방법.
  22. 제 20 항에 있어서,
    상기 복수의 메모리 셀들은 교대로 배치되는 복수의 상기 짝수 페이지 유닛들 및 복수의 상기 홀수 페이지 유닛들을 포함하는 프로그램 방법.
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