KR101069004B1 - 플래시 메모리 소자의 프로그램 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이와 연결된 페이지 버퍼에 제1 데이터 및 제2 데이터를 입력하는 단계와, 상기 제1 데이터를 이용하여 상기 오드 페이지의 제1 메모리 셀을 프리 프로그램하는 단계와, 상기 제2 데이터를 이용하여 상기 이븐 페이지의 제2 메모리 셀을 프로그램하는 단계, 및 상기 프리 프로그램한 상기 제1 메모리 셀을 상기 제1 데이터를 이용하여 프로그램하는 단계를 포함한다.
플래시, 인터피어런스, 프리 프로그램, 타겟 문턱 전압

Description

플래시 메모리 소자의 프로그램 방법{Method for programming a flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 멀티 레벨 셀을 갖는 플래시 메모리 소자의 인터피어런스 효과에 의한 문턱 전압 불균형을 감소시킬 수 있는 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND 형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
멀티 레벨 셀(MLC)은 통상적으로 2개 이상의 문턱 전압(threshold voltage) 분포를 가지며, 이에 대응되는 2개 이상의 데이터를 저장할 수 있다. 따라서, 2개 레벨의 싱글 레벨 셀(Single Level Cell; SLC)에 비해 1개 셀이 4개 이상의 레벨로 나누어질 수 있으므로 SLC보다 2배 이상 많은 비트수를 증가시킬 수 있다.
이러한 MLC를 구현하기 위해 셀 문턱 전압의 변화를 감소시키는 것이 중요한데, 셀 문턱 전압 변화의 요인중 하나가 셀간 캐패시턴스에 의한 인터피어런스(interference) 효과이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 문턱 전압 분포도이다.
일반적으로 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀이 직렬로 이븐 비트라인 및 오드 비트라인에 연결되는 스트링 구조를 이루고 있으며, 이븐 및 오드 비트라인은 서로 인접하게 배치된다.
플래시 메모리 소자의 프로그램 동작시 먼저 이븐 비트라인에 연결된 제1 메모리 셀의 워드라인에 프로그램 전압(예를 들어 15V)이 인가되어 제1 메모리 셀은 A와 같은 문턱 전압 분포를 갖으며 프로그램된다.
이후, 제1 메모리 셀과 인접한 오브 비트라인에 연결된 제2 메모리 셀의 워드라인에 프로그램 전압(예를 들어 15V)이 인가되어 제2 메모리 셀은 A'와 같은 문턱 전압 분포를 갖으며 프로그램된다. 이때 제1 메모리 셀은 제2 메모리 셀 프로그램 동작시 인터피어런스 효과에 의해 문턱 전압 분포가 A에서 B로 이동하게 된다.
이러한 문턱 전압의 변화는 플래시 메모리 소자의 프로그램 특성을 저하시키며, 특히 멀티 레벨 셀을 갖는 플래시 메모리 소자의 경우 문턱 전압의 변화에 의해 센싱 마진이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이의 오드 페이지를 프리 프로그램하여 문턱 전압을 일정 값으로 상승시킨 후, 이븐 페이지 프로그램 동작 및 오드 페이지 프로그램 동작을 실시함으로써, 셀간 인터피어런스 효과에 의해 문턱 전압 분포가 불균일하게 분포하는 것을 억제할 수 있는 플래시 메모리 소자의 프로그램 동작을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이와 연결된 페이지 버퍼에 제1 데이터 및 제2 데이터를 입력하는 단계와, 상기 제1 데이터를 이용하여 상기 오드 페이지의 제1 메모리 셀을 프리 프로그램하는 단계와, 상기 제2 데이터를 이용하여 상기 이븐 페이지의 제2 메모리 셀을 프로그램하는 단계, 및 상기 프리 프로그램한 상기 제1 메모리 셀을 상기 제1 데이터를 이용하여 프로그램하는 단계를 포함한다.
상기 프리 프로그램은 타겟 검증 전압보다 낮은 제1 검증 전압을 이용하여 실시한다.
상기 제1 메모리 셀을 프로그램하는 단계 및 상기 제2 메모리 셀을 프로그램하는 단계는 타겟 검증 전압을 이용하여 실시한다.
상기 제1 메모리 셀은 상기 프리 프로그램 단계 후의 문턱 전압이 상기 제2 메모리 셀의 프로그램 동작의 인터피어런스 효과에 의해 상승한다.
상기 제1 메모리 셀을 프로그램하는 단계 및 상기 제2 메모리 셀을 프로그램하는 단계는 ISPP(incremental step pulse programming) 방식을 이용하여 실시한다.
본 발명의 일실시 예에 따르면, 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이의 오드 페이지를 프리 프로그램하여 문턱 전압을 일정 값으로 상승시킨 후, 이븐 페이지 프로그램 동작 및 오드 페이지 프로그램 동작을 실시함으로써, 셀간 인터피어런스 효과에 의해 문턱 전압 분포가 불균일하게 분포하는 것을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다. 도 2 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하면 다음과 같다.
1) 프로그램 데이트 입력(11)
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다. 도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 구성도이다.
이븐 페이지와 오드 페이지를 포함하는 메모리 셀 어레이(100)와 연결된 페이지 버퍼(200)에 프로그램 데이터 즉, 이븐 페이지의 메모리 셀(MC1)에 저장할 이븐 페이지 데이터 및 오드 페이지의 메모리 셀(MC2)에 저장할 오드 페이지 데이터를 입력한다. 이때 페이지 버퍼(200)는 제1 및 제2 래치(210, 및 220)를 포함하도록 구성되어, 이븐 페이지 데이터 및 오드 페이지 데이터를 각각 저장할 수 있다.
2) 오드 페이지 데이터 프리 프로그램(12)
도 4는 일실시 예에 따른 플래시 메모리 소자의 메모리 셀의 문턱 전압 분포도이다.
페이지 버퍼(200)에 임시 저장된 오드 페이지 데이터를 오드 비트라인(BLo)을 통해 전송하고, 오드 페이지의 메모리 셀(MC2)에 연결된 워드라인(Sel-WL)에 프리 프로그램 전압을 인가하여 오드 페이지의 메모리 셀(MC2)을 프리 프로그램한다. 이로 인하여 오드 페이지의 메모리 셀(MC2)의 문턱 전압(Vt)은 도 4의 ①과 같이 나타난다. 이때 프로 프로그램은 제1 검증 전압(Vverify1)을 사용하여 제일 낮은 문턱 전압이 제1 검증 전압(Vverify1) 보다 크도록 실시하는 것이 바람직하다.
제1 검증 전압(Vverify1)은 실제 검증 동작(후술하는 검증동작(17))시 사용되는 타겟 검증 전압(제2 검증 전압(Vverify2))보다 작은 전압을 사용하여 실시하는 것이 바람직하며, 좀더 자세하게는 이븐과 오드 비트라인 간의 인터피어런스 효과에 따른 문턱 전압 문포 변화량을 측정하여 이를 고려하여 제2 검증 전압(Vverify2)보다 작은 전압을 사용하는 것이 바람직하다.
3)이븐 페이지 데이터 프로그램(13)
페이지 버퍼(200)에 임시 저장된 이븐 페이지 데이터를 이븐 비트라인(BLe)을 통해 전송하고, 이븐 페이지의 메모리 셀(MC1)에 연결된 워드라인(Sel-WL)에 제1 프로그램 전압(PV1)을 인가하여 이븐 페이지의 메모리 셀(MC1)을 프로그램한다.
4) 검증 동작(14)
상술한 이븐 페이지 데이터 프로그램(13)을 완료한 이븐 페이지의 메모리 셀(MC1)에 제2 검증 전압(Vverify2)을 인가하여 프로그램 동작이 정상적으로 진행되었는지를 판단한다. 즉, 이븐 페이지의 메모리 셀(MC1)의 문턱 전압이 제2 검증 전압(Vverify2)보다 큰지 작은지를 판변하여 이븐 페이지의 메모리 셀(MC1)의 문턱 전압이 제2 검증 전압(Vverify2)보다 큰경우 프로그램 동작을 완료로 판별하고, 작은 경우 프로그램 동작의 미완료로 판단한다. 이때 제2 검증 전압(Vverify2)은 일반적인 프로그램 동작의 타겟 문턱 전압과 같으며, 오드 페이지 데이터 프리 프로 그램 동작(12)시 사용된 제1 검증 전압(Vverify1)보다 큰 것이 바람직하다.
5) 프로그램 전압 증가(15)
도 5는 일실시 예에 따른 ISPP 프로그램 방법을 설명하기 위한 프로그램 전압 파형도이다.
상술한 검증 동작(14)의 판결 결과 이븐 페이지의 메모리 셀(MC1)의 문턱 전압이 제2 검증 전압(Vverify2)보다 작은 경우 이븐 페이지 데이터 프로그램 동작(13)을 재실시하되, 제1 프로그램 전압(PV1)을 스텝 전압(Vstep)만큼 상승시킨 제2 프로그램 전압(PV2)을 사용하도록 한다. 즉 ISPP(incremental step pulse programming) 방식을 이용하여 재프로그램 동작을 진행하도록 한다.
이때 프로그램 동작시 발생하는 인터피어런스 효과에 의해 인접한 오드 페이지의 메모리 셀(MC2)의 문턱 전압은 ①에서 ②로 이동하게 된다.
6) 오드 페이지 데이터 프로그램(16)
상술한 오드 페이지 데이터 프리 프로그램 동작(12)을 완료한 오드 페이지의 메모리 셀(MC2)에 연결된 워드라인(Sel-WL)에 제1 프로그램 전압(PV1)을 인가하여 오드 페이지의 메모리 셀(MC2)을 프로그램한다.
7) 검증 동작(17)
오드 페이지의 메모리 셀(MC2)에 제2 검증 전압(Vverify2)을 인가하여 프로 그램 동작이 정상적으로 진행되었는지를 판단한다. 즉, 오드 페이지의 메모리 셀(MC2)의 문턱 전압이 제2 검증 전압(Vverify2)보다 큰지 작은지를 판변하여 이븐 페이지의 메모리 셀(MC1)의 문턱 전압이 제2 검증 전압(Vverify2)보다 큰경우 프로그램 동작을 완료로 판별하고, 작은 경우 프로그램 동작의 미완료로 판단한다.
8) 프로그램 전압 증가(18)
상술한 검증 동작(17)의 판결 결과 오드 페이지의 메모리 셀(MC2)의 문턱 전압이 제2 검증 전압(Vverify2)보다 작은 경우 오드 페이지 데이터 프로그램 동작(16)을 재실시하되, 제1 프로그램 전압(PV1)을 스텝 전압(Vstep)만큼 상승시킨 제2 프로그램 전압(PV2)을 사용하도록 한다. 즉 ISPP(incremental step pulse programming) 방식을 이용하여 재프로그램 동작을 진행하도록 한다.
이로 인하여 오드 페이지의 메모리 셀(MC2)의 문턱 전압 분포는 ②에서 ③으로 이동하게 된다.
이로 인하여 이븐 페이지의 메모리 셀(MC1)과 오드 페이지의 페모리 셀(MC2)는 균일한 문턱 전압 분포를 갖게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 구성도이다.
도 4는 일실시 예에 따른 플래시 메모리 소자의 메모리 셀의 문턱 전압 분포도이다.
도 5는 일실시 예에 따른 ISPP 프로그램 방법을 설명하기 위한 프로그램 전압 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메모리 셀 어레이 200 : 페이지 버퍼
210 : 제1 래치 220 : 제2 래치

Claims (7)

  1. 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이와 연결된 페이지 버퍼에 제1 데이터 및 제2 데이터를 입력하는 단계;
    상기 제1 데이터를 이용하여 상기 오드 페이지의 제1 메모리 셀을 프리 프로그램하는 단계;
    상기 제2 데이터를 이용하여 상기 이븐 페이지의 제2 메모리 셀을 프로그램하는 단계; 및
    상기 프리 프로그램한 상기 제1 메모리 셀을 상기 제1 데이터를 이용하여 프로그램하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프리 프로그램은 타겟 검증 전압보다 낮은 제1 검증 전압을 이용하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제1 메모리 셀을 프로그램하는 단계 및 상기 제2 메모리 셀을 프로그램하는 단계는 타겟 검증 전압을 이용하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제1 메모리 셀은 상기 프리 프로그램 단계 후의 문턱 전압이 상기 제2 메모리 셀의 프로그램 동작의 인터피어런스 효과에 의해 상승하는 플래시 메모리 소자의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 제1 메모리 셀을 프로그램하는 단계 및 상기 제2 메모리 셀을 프로그램하는 단계는 ISPP(incremental step pulse programming) 방식을 이용하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  6. 이븐 페이지 및 오드 페이지를 포함하는 메모리 셀 어레이와 연결된 페이지 버퍼에 제1 데이터 및 제2 데이터를 입력하는 단계;
    상기 제1 데이터를 이용하여 상기 오드 페이지의 제1 메모리 셀을 프리 프로그램하는 단계;
    상기 제2 데이터를 이용하여 상기 이븐 페이지의 제2 메모리 셀을 프로그램 하는 단계;
    제1 검증 동작을 실시하여 상기 제2 메모리 셀의 문턱 전압이 타겟 문턱 전압보다 높을 때까지 상기 제2 메모리 셀의 프로그램 동작을 반복 실시하되, 프로그램 전압을 스텝 전압 만큼 상승시켜 사용하는 단계;
    상기 프리 프로그램한 상기 제1 메모리 셀을 상기 제1 데이터를 이용하여 프로그램하는 단계; 및
    제2 검증 동작을 실시하여 상기 제1 메모리 셀의 문턱 전압이 상기 타겟 문턱 전압보다 높을 때까지 상기 제1 메모리 셀의 프로그램 동작을 반복 실시하되, 프로그램 전압을 상기 스텝 전압 만큼 상승시켜 사용하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 프리 프로그램 단계 후의 상기 제1 문턱 전압의 최소 값은 상기 타겟 문턱 전압보다 작은 플래시 메모리 소자의 프로그램 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170092959A (ko) * 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101001416B1 (ko) * 2009-02-10 2010-12-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 및 독출 방법
KR20120043521A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US8687431B2 (en) 2011-07-06 2014-04-01 Micron Technology, Inc. Programming methods and memories
KR20130034919A (ko) * 2011-09-29 2013-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
CN103366825B (zh) * 2012-04-06 2015-08-19 北京兆易创新科技股份有限公司 一种nand闪存芯片及其棋盘格检查的芯片编程方法
US9627072B2 (en) * 2014-11-25 2017-04-18 Macronix International Co., Ltd. Variant operation sequences for multibit memory
TWI563511B (en) * 2015-01-12 2016-12-21 Macronix Int Co Ltd Memory device and method applied thereto
US10614886B2 (en) * 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device
US10691358B2 (en) * 2018-06-14 2020-06-23 Silicon Motion, Inc. Memory controller and method capable of using different storing modes to store data units having different data sizes
CN114743585B (zh) * 2022-06-10 2022-08-30 芯天下技术股份有限公司 用于测试闪速存储器的编程方法、装置及闪速存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769802B1 (ko) 2005-07-18 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR100841336B1 (ko) * 2006-01-24 2008-06-26 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리를 구비한 메모리 시스템
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
KR100822804B1 (ko) * 2006-10-20 2008-04-17 삼성전자주식회사 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법
KR100908560B1 (ko) * 2007-08-06 2009-07-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US7869273B2 (en) * 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769802B1 (ko) 2005-07-18 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170092959A (ko) * 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102498248B1 (ko) * 2016-02-04 2023-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

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