CN104821184B

CN104821184B - 半导体器件

Info

Publication number: CN104821184B
Application number: CN201410356792.6A
Authority: CN
Inventors: 李元熙
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2014-02-03
Filing date: 2014-07-24
Publication date: 2019-09-17
Anticipated expiration: 2034-07-24
Also published as: CN104821184A; TWI669715B; TW201532046A; KR20150091687A; US9466381B2; US20150221380A1

Abstract

一种半导体器件包括：存储块，其包括存储器单元，存储器单元耦接在位线和公共源极线之间，且通过施加至字线的电压来操作；以及操作控制块，其适于对存储块执行擦除操作和预编程操作，其中，操作控制块在擦除操作完成之后执行擦除电平控制操作，使得相对靠近位线的存储器单元的阈值电压和相对靠近公共源极线的存储器单元的阈值电压分布在不同的擦除电平处。

Description

半导体器件

相关申请的交叉引用

本申请要求2014年2月3日提交的申请号为10-2014-0012205的韩国专利申请的优先权，其全部公开通过引用合并于此。

技术领域

本发明的各种实施例总体而言涉及一种半导体器件，并且更具体地，涉及一种包括存储块的半导体器件。

背景技术

与非(NAND)存储器件是一种典型的非易失性半导体存储器件。NAND存储器件可以包括多个存储块，以及可以对相应的存储块执行NAND存储器件的擦除操作。

在执行擦除操作时，包括在相应的存储块中的存储器单元的阈值电压将处在擦除电平。当擦除的存储器单元的阈值电压具有相对较宽的电压分布宽度时，在随后的编程操作期间可能出现显著的干扰或扰动。结果，数据储存特性可能会恶化。

发明内容

本发明的示例性实施例涉及一种能够改善操作特性的半导体器件。

根据本发明的一个实施例的半导体器件可以包括：存储块，其包括存储器单元，所述存储器单元耦接在位线和公共源极线之间，且通过施加至字线的电压来操作；以及操作控制块，其适于对存储块执行擦除操作，其中，在完成擦除操作之后，操作控制块执行擦除电平控制操作，使得相对靠近位线的存储器单元的阈值电压和相对靠近公共源极线的存储器单元的阈值电压分布在不同的擦除电平处。

根据本发明的一个实施例的操作半导体器件的方法可以包括以下步骤：将包括在存储块中的字线分成相对靠近公共源极线的第一字线组和相对靠近位线的第二字线组；对存储块执行擦除操作；控制包括在存储块中的存储器单元的擦除电平，其中，包括在第一字线组中的第一存储器单元具有比包括在第二字线组中的第二存储器单元更高的擦除电平；对第一字线组编程；以及对第二字线组编程。

附图说明

图1是说明根据本发明的一个实施例的半导体器件的框图；

图2是图1中所示的存储器阵列的详图；

图3A至图3C是用于描述对字线分组的实例的电路图；

图4是用于描述根据本发明的一个实施例的操作半导体器件的方法的流程图；

图5A至图5E是说明根据本发明的一个实施例的半导体器件的单元阈值电压分布的图；

图6是说明根据本发明的一个实施例的半导体器件的单元阈值电压分布的图；

图7是说明根据本发明的一个实施例的存储系统的框图；

图8是说明根据实施例的执行操作的融合式存储器件或融合式存储系统的框图；以及

图9是说明根据本发明的一个实施例的包括快闪存储器件的计算系统的框图。

具体实施方式

在下文中，将参照附图更详细地描述本发明的各种示例性实施例。提供附图以使得本领域的普通技术人员能够根据示例性实施例来制造和使用本发明。在本公开中，附图标记直接对应于本发明的各种附图和实施例中的相同编号的部分。还应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未在句中特意提及，单数形式可以包括复数形式，且反之亦然。

另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。

应当容易理解的是，本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅表示“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，并且“在…之上”的意思不仅表示直接在某物的顶部上，还包括在具有中间特征或中间层的情况下在某物的顶部上的意思。

图1是说明根据本发明的一个实施例的半导体器件的图。

参见图1，半导体器件可以包括存储器阵列110和操作控制块120至170。

存储器阵列110可以包括多个存储块110MB。

图2是图1中所示的存储器阵列的详图。

参见图2，存储块110MB中的每个可以包括耦接在位线BLe和BLo与公共源极线SL之间的多个存储串ST。换言之，存储串ST中的每个可以和与其相对应的位线BLe和BLo中的每个耦接，并且与公共源极线SL耦接。存储串ST中的每个可以包括：源极选择晶体管SST，其具有与公共源极线SL耦接的源极；单元串，其包括彼此串联耦接的多个存储器单元C00至Cn0；以及漏极选择晶体管DST，其具有与位线BLe或BLo耦接的漏极。包括在单元串中的存储器单元C00至Cn0可以串联耦接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST的栅极可以与源极选择线SSL耦接。存储器单元C00至Cn0的栅极可以分别与字线WL0至WLn耦接。漏极选择晶体管DST的栅极可以与漏极选择线DSL耦接。

漏极选择晶体管DST可以控制单元串C00至Cn0和位线之间的连接或断开。源极选择晶体管SST可以控制单元串C00至Cn0和公共源极线SL之间的连接或断开。

在NAND快闪存储器件中，包括在存储器单元块中的存储器单元可以被划分成物理页或逻辑页。例如，与单个字线WL0耦接的存储器单元C00至C0k可以形成单个物理页PAGE。另外，与字线WL0耦接的偶数存储器单元可以形成偶数页，而奇数存储器单元可以形成奇数页。这种页(或者偶数页和奇数页)可以是用于编程操作或读取操作的基本单位。

存储块中的字线可以被分成多个组。图3A至图3C是用于描述将图2中所示的字线分成多个组的实例的电路图。

参见图3A，存储块中的字线可以被分成两组。当存储块包括三十二个字线WL0至WL31时，靠近源极选择线SSL或者公共源极线SL的第一字线WL0至第十六字线WL15可以被分成第一字线组WLG0，而靠近漏极选择线DSL或位线BL的第十七字线WL16至第三十二字线WL31可以被分成第二字线组WLG1。

参见图3B，存储块中的字线可以被分成多个组。例如，当存储块包括三十二个字线WL0至WL31时，字线WL0至WL31可以被分成八个字线组WLG0至WLG7。

第一字线组WLG0至第四字线组WLG3可以靠近源极选择线SSL或公共源极线SL，而第五字线组WLG4至第八字线组WLG7可以靠近漏极选择线DSL或位线BL。

在另一个实例中，字线WL0至WL31可以被分成比八个更多或更少的字线组。

参见图3C，可以组合字线，使得字线组中的每个可以包括不同数目的字线。在字线组较靠近漏极选择线DSL或位线BL时，字线组可以包括较多的字线。在字线组较远离源极选择线SSL或公共源极线SL时，字线组可以包括较少的字线。例如，字线组WLG5可以包括字线WL16至WL31，而字线组WLG0可以包括字线WL0和WL1。

另一方面，尽管在图3C中未示出，但是在字线组较靠近漏极选择线DSL或位线BL时，字线组可以包括较少的字线，而在字线组较靠近源极选择线SSL或公共源极线SL时，字线组可以包括较多的字线。

已参照具有32个字线的实例进行了描述。然而，当具有64、128、256或更多个字线时，可以采用与上述大体上相同的方式将存储块中的字线分成各种组。另外，在存储器单元耦接在与半导体衬底大体上垂直的位线和公共源极线之间的三维存储块中，也可以采用与上述大体上相同的方式将存储块中的字线组合成各种组。

再次参见图1，操作控制块120至170可以对与选中的字线耦接的存储器单元执行编程循环、擦除循环和读取操作。编程循环可以包括编程操作和验证操作，而擦除循环可以包括擦除操作和验证操作。操作控制块120至170可以执行编程操作(或后编程操作)以控制擦除循环之后存储器单元的阈值电压分布的擦除电平。

为了执行编程循环、擦除循环和读取操作，操作控制块120至170可以选择性地将操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl输出至公共源极线SL和选中的存储块的局部线SSL、WL0至WLn以及DSL，控制位线BLe和BLo的预充电/放电或者感测流经位线BLe和BLo的电流。

在NAND快闪存储器中，操作控制块可以包括：控制电路120、电压供应电路130、读取/写入电路140、列选择电路150、输入/输出电路160和通过/失败检查电路170。以下描述每个部件。

控制电路120可以响应于经由输入/输出电路160从外部设备输入的命令信号CMD而将用于控制电压供应电路130的电压控制信号CMDv输出以产生用于编程循环、擦除循环和读取操作的处于期望电平的操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。另外，控制电路120可以输出控制信号CMDpb以控制包括在读取/写入电路140中的电路PB用于编程循环、擦除循环和读取操作。另外，当输入地址信号ADD时，控制电路120可以输出列地址信号CADD和行地址信号RADD。

电压供应电路130可以响应于从控制电路120输出的电压控制信号CMDv而产生对存储器单元执行编程循环、擦除循环和读取操作所必需的操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。电压供应电路130可以响应于从控制电路120输出的行地址信号RADD而将操作电压输出至公共源极线SL以及选中的存储块的局部线SSL、WL0至WLn和DSL。

电压供应电路130可以包括电压发生器131和行译码器133。电压发生器131可以响应于控制电路120的电压控制信号CMDv而产生操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。行译码器133可以响应于从控制电路120输出的行地址信号RADD而将操作电压传送至公共源极线SL以及存储块110MB之中选中的存储块的局部线SSL、WL0至WLn和DSL。

电压供应电路130可以响应于来自控制电路120的电压控制信号CMDv而输出且改变以下将描述的操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl。

读取/写入电路140可以包括经由位线BLe和BLo与存储器阵列110耦接的多个页缓冲器PB。页缓冲器PB中的每个可以与位线BLe和BLo中的每个耦接。换言之，单个页缓冲器PB可以与单个位线耦接。页缓冲器PB可以响应于从控制电路120输出的PB控制信号CMDpb和要在编程操作期间储存在存储器单元中的数据DATA而对位线BLe和BLo进行选择性地预充电。页缓冲器PB可以在编程验证操作或读取操作期间，响应于从控制电路120输出的PB控制信号CMDpb而对位线BLe和BLo进行预充电，感测位线BLe和BLo的电压变化或电流，以及锁存从存储器单元中读出的数据。

由于页缓冲器PB中的每个与位线中的每个耦接，所以可以通过偶奇位线(EOBL)方案或全位线(ABL)方案来执行编程操作、读取操作或验证操作，在EOBL方案中，分别操作偶数位线的存储器单元和奇数位线的存储器单元，在ABL方案中，同时操作偶数位线的存储器单元和奇数位线的存储器单元。

在编程验证操作或擦除验证操作期间，页缓冲器PB可以基于选中页的存储器单元锁存的数据来将验证检查信号FF[0:k]输出至通过/失败检查电路170。

列选择电路150可以响应于从控制电路120输出的列地址CADD而选择包括在读取/写入电路140中的页缓冲器PB。换言之，列选择电路150可以响应于列地址CADD而将要储存在存储器单元中的数据顺序地传送至页缓冲器PB。另外，列选择电路150可以响应于列地址CADD而顺序地选择页缓冲器PB，使得存储器单元的锁存至页缓冲器PB的数据可以在读取操作期间向外部输出。

输入/输出电路160可以将外部输入的命令信号CMD和地址信号ADD传送至控制电路120。另外，输入/输出电路160可以在编程操作期间将外部输出的数据DATA传送至列选择电路150或者在读取操作期间操作从存储器单元读出的数据。

通过/失败检查电路170可以执行编程验证操作以判断编程通过/失败或者执行擦除验证操作以判断擦除通过/失败，以及随后根据从页缓冲器PB输出的检查信号FF[0:k]来感测电流量。通过/失败检查电路170可以响应于检查信号FF[0:k]而将检查结果值CHECKs输出至控制电路120。

在完成擦除操作之后，半导体器件的操作控制块120至170可以执行擦除电平控制操作，使得靠近位线的存储器单元的阈值电压和靠近公共源极线的存储器单元的阈值电压可以分布在不同的擦除电平处。例如，在对存储块执行擦除操作之后，操作控制块120至170可以执行编程操作和编程验证操作，使得靠近位线的存储器单元的阈值电压和靠近公共源极线的存储器单元的阈值电压可以分布在不同的擦除电平处，这在下文中将被详细描述。

图4是用于描述根据本发明的一个实施例的操作半导体器件的方法的流程图。图5A至5E是说明根据本发明的一个实施例的半导体器件的单元阈值电压分布的图。以下参考采用在单位单元中储存二比特的数据的多电平单元(MLC)方法来执行编程操作的实例进行描述。然而，以下的操作方法也适用于采用三电平单元(TLC)方法或四电平单元(QLC)方法来执行的编程操作，在TLC方法中，在单位单元中储存三比特的数据，在QLC方法中，在单位单元中储存四比特的数据。

参见图3A、图4和图5A，每个单位单元储存二比特的数据的存储器单元的阈值电压可以根据要储存在存储器单元中的数据而被分成擦除电平PV0和三个编程电平PV1至PV3。当从外部控制器(未示出)输入命令信号和地址时，在步骤S401中，半导体器件可以进入擦除模式。

参见图3A、图4和图5B，在步骤S403、S405和S407中，可以对选中存储块执行擦除循环。可以使用增量式步进脉冲擦除(ISPE)方法来执行擦除循环。首先，在步骤S403中，可以对选中的存储块执行擦除操作。电压供应电路可以将用于擦除操作的电压施加至选中的存储块，以在控制电路的控制下执行擦除操作。

例如，可以将接地电压(即，0V)施加至字线WL0至WL31，以及可以将擦除电压施加至存储器单元的本体(即衬底或P阱)。由于这种操作条件在本领域中已知，所以将省略其描述。在擦除操作期间可以将漏极选择线DSL和源极选择线SSL设定成浮置状态。

由于在字线和本体之间高的电压差，所以注入至存储器单元的浮栅中的电子可以迁移至本体中。结果，可以降低存储器单元的阈值电压。

对于具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构或钽-铝-氧化物-氮化物-氧化物-硅(TANOS)结构的存储器单元(包括由氮化物层形成的电荷储存层，而不是包括多晶硅的浮栅)、或者对于具有三维结构的存储器单元(由氮化物层形成的电荷储存层在垂直沟道层的表面上)，在执行擦除操作时，由于字线和本体之间高的电压差，所以可以降低存储器单元的阈值电压。

在步骤S405中，执行擦除验证操作以检查擦除操作是否成功。换言之，可以检查存储器单元的阈值电压是否降至目标电平。控制电路可以控制电压供应电路以将用于擦除验证操作的电压施加至存储块。控制电路可以控制读取/写入电路以感测位线的电压变化。读取/写入电路可以响应于感测结果而将验证检查信号输出至通过/失败检查电路。通过/失败检查电路可以响应于验证检查信号而将检查结果值输出至控制电路。控制电路可以根据检查结果值来检查擦除操作是否成功。

当判断出擦除操作失败时，在步骤S407中可以改变擦除电压。换言之，可以将擦除电压改变至更高的电平。随后，在步骤S403中可以通过使用改变后的擦除电压再次执行擦除操作。当执行擦除操作时，包括在存储块中的存储器单元的阈值电压可以分布在擦除电平PV0处。

当在步骤S405中判断出擦除操作成功时，在步骤S409、S411、S413、S415和S417中，靠近位线的存储器单元的阈值电压和靠近公共源极线的存储器单元的阈值电压可以分布在不同的擦除电平处。可以首先控制与第一字线组WLG0中的字线(例如，字线WL0至WL15)耦接的存储器单元的阈值电压(或擦除电平)。可以采用与编程操作大体上类似的方式来执行这些步骤。经由这些步骤，可以减小擦除的存储器单元的阈值电压的分布宽度，且还可以控制过度擦除的单元的阈值电压。

参见图3A、图4和图5B，在步骤S409中可以选择第一字线组WLG0。例如，可以选择最靠近源极选择线的第一字线组WLG0。

参见图3A、图4和图5C，在步骤S411中可以对第一字线组WLG0执行预编程操作。为了执行预编程操作，可以将第一电压施加至第一字线组WLG0中的字线(例如，字线WL0至WL15)，且可以将比第一电压更低的第二电压施加至未选中的第二字线组WLG1中的字线(例如，WL16至WL31)。例如，电压供应电路可以将预编程电压(例如，9V至12V)施加至第一字线组(例如，WLG0)中的字线(例如，字线WL0至WL15)且将通过电压(例如，7V至8V)施加至第二字线组WLG1中的字线(例如WL16至WL31)。

通过第一电压(或编程电压)可以将电子注入至与第一字线组WLG0中的字线WL0至WL15耦接的第一存储器单元的浮栅中，以及可以增加第一存储器单元的阈值电压。可以执行编程操作来控制完成擦除操作的第一存储器单元的擦除电平PV0_0，而不储存数据。

可以通过第一字线组WLG0的编程操作来增加包括在第一字线组WLG0中的第一存储器单元的擦除电平PV0_0。另外，包括在第二字线组WLG1中的第二存储器单元的擦除电平PV0_1可以比第一存储器单元的擦除电平PV0_0位于更低的区。

参见图3A、图4和图5D，在步骤S413中可以控制与靠近漏极选择线的第二字线组WLG1中的字线WL16至WL31耦接的第二存储器单元的阈值电压(或擦除电平)。类似地，可以控制第二存储器单元的阈值电压来控制第二存储器单元的擦除电平，而不储存数据。可以通过执行另外的编程操作(例如，对第二字线组WLG1中的字线WL16至WL31的预编程操作)、或者经由第一存储器单元的编程操作中的验证操作来控制第二存储器单元的擦除电平。

当通过另外的编程操作来控制第二存储器单元的擦除电平时，可以采用与第一存储器单元的编程操作大体上相同的方式来执行编程操作。因而，省略其详细描述。以下描述通过编程验证操作(即，预编程验证)来控制第二存储器单元的擦除电平的实例。

为了执行编程验证操作，可以将第三电压施加至靠近漏极选择线的第二字线组WLG1中的字线WL16至WL31，以及将比第三电压更低的第二电压施加至靠近源极选择线的第一字线组WLG0中的字线WL0至WL15。第三电压可以是等于在第一字线组WLG0的编程操作期间施加至第二字线组WLG1的第二电压的通过电压。例如，电压供应电路可以将通过电压(例如，7V至8V)施加至第二字线组WLG1中的字线WL16至WL31，以及将验证电压(例如，0V至1V)施加至第一字线组WLG0中的字线WL0至WL15。

当第一字线组WLG0中的存储器单元的擦除电平PV0_0增加至目标电平时，可以完成步骤S411中的编程操作以及步骤S413中的编程验证操作。

在步骤S415中可以判断是否存在要执行编程操作的后续字线组。当执行编程操作的字线组不是执行编程操作的字线组中的最后一个字线组时，在步骤S417中可以选择后续的字线组，然后可以执行步骤S411、S413和S415。

更具体地，在擦除操作之后执行步骤S411中的编程操作或者步骤S413中的编程验证操作期间，可以仅将与通过电压相对应的第二电压或第三电压施加至靠近漏极选择线(或位线)的存储器单元。因此，由于第二字线组WLG1中的存储器单元的阈值电压仅由于传递干扰(pass disturbance)而增加，所以第二字线组WLG1中的存储器单元的阈值电压可以比第一字线组WLG0中的第一存储器单元的阈值电压增加的更少。

当控制擦除的存储器单元的擦除电平的操作完成时，第一字线组WLG0中的第一存储器单元的擦除电平PV0_0可以比第二字线组WLG1中的第二存储器单元的擦除电平PV0_1更高。

如上所述，将靠近源极选择线(或公共源极线)的存储器单元的阈值电压分布(或擦除电平PV0_0)设定成比靠近漏极选择线(或位线)的存储器单元的阈值电压分布(或擦除电平PV0_1)更高的优点如下。

参见图3A和图5E，可以执行编程操作以将数据储存在擦除操作之后擦除电平被完全控制的存储块中。可以对相应的页执行编程操作。通常，可以对靠近源极选择线(或公共源极线)的字线(或页)的存储器单元执行编程操作。换言之，可以首先对与耦接至第一字线组WLG0的字线WL0至WL15相耦接的第一存储器单元执行编程操作。每当对第一存储器单元执行编程操作时，通过电压可以被继续施加至与第二字线组WLG1中的字线WL16至WL31耦接的第二存储器单元。因此，传递干扰可能出现在第二存储器单元中，且第二存储器单元的擦除电平PV0_1可以逐渐增加。

当对第一字线组WLG0中的第一存储器单元执行的编程操作完成时，第二字线组WLG1中的第二存储器单元的擦除电平PV0_1可以变得与编程操作之前的第一存储器单元的擦除电平PV0_0相似。因此，当第二存储器单元中的擦除电平PV0_1与第一存储器单元的擦除电平PV0_0相似时，可以执行第二字线组WLG1中的第二存储器单元的编程操作。因此，第二存储器单元的编程操作特性和第一存储器单元的编程操作特性之间的差异可以减小，且操作特性可以改善。这里，PV0_1至PV3_1表示在第二存储器单元的编程操作之后第一存储器单元的编程电平。

随后，当对第一字线组WLG0中的第一存储器单元执行的编程操作完成时，包括在存储块中的存储器单元的阈值电压可以被分成擦除电平PV0和三个编程电平PV1至PV3，如图5A所示。

已经描述了字线被分成两组的实例。然而，如图3B和图3C所示，字线可以被分成多个组。图6是说明根据本发明的一个实施例的半导体器件的单元阈值电压分布的图。

参见图3A和图6，当字线被分成两个或更多个字线组时，可以根据字线组的数目来划分包括在存储块中的存储器单元的擦除电平。例如，可以将擦除电平PV0_0至PV0_7分至字线组WLG0至WLG7中。在这个实例中，可以在不同条件下对字线组WLG0至WLG7执行编程操作。换言之，可以通过选中的字线组的位置来控制施加至选中的字线组中的字线的预编程电压，而不改变施加至未选中的字线组中的字线的通过电压。

例如，在选中的字线组(例如，WLG0)更靠近源极选择线SSL或公共源极线SL时，可以将高预编程电压施加至选中的字线组WLG0中的字线WL0至WL3。另外，在选中的字线组(例如，WLG6)更靠近漏极选择线DSL或位线BL时，可以将低编程电压施加至选中的字线组WLG6中的字线WL24至WL27。

当在上述条件下执行编程操作时，可以采用与如图5E中描述的大体上相似的擦除电平对全部的字线组WLG0至WLG7执行编程操作。

图7是说明根据本发明的一个实施例的存储系统700的框图。

如图7中所示，存储系统700可以包括非易失性存储(NVM)器件720和存储器控制器710。

非易失性存储器件720可以包括上述的半导体存储器。另外，存储器控制器710可以将如以上在图4的步骤S401中描述的命令信号和地址信号输出至非易失性存储器件720。非易失性存储器件720可以响应于命令信号和地址信号而执行如以上在图4中描述的步骤S401至S415中的操作。

换言之，存储器控制器710可以控制非易失性存储器件720。存储器控制器710可以是组合有非易失性存储器件720和存储器控制器710的固态盘(SSD)或存储卡。静态随机存取存储器(SRAM)711可以起到中央处理单元(CPU)712的工作存储器的作用。主机接口(I/F)713可以包括与存储系统700耦接的主机的数据交换协议。错误校正电路(ECC)714可以检测并校正包括在从非易失性存储器件720中读取的数据中的错误。存储器接口(I/F)715可以是与非易失性存储器件720的接口。中央处理单元712可以执行用于存储器控制器710的数据交换的总体控制操作。

尽管在图7中未示出，存储系统700还可以包括储存与主机接口的码数据的只读存储器(ROM)。另外，非易失性存储器件720可以是包括多个快闪存储器芯片的多芯片封装体。具有上述配置的存储系统700可以被提供作为具有高可靠性和低误码率的储存媒介。当根据本发明的一个实施例的快闪存储器件被提供在诸如半导体盘设备(例如，SSD)的存储系统中时，存储器控制器710可以通过诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的各种接口协议中的一种与外部设备(例如主机)进行通信。

图8是说明根据本发明的实施例的执行操作的融合式存储器件或融合式存储系统的框图。例如，可以将本发明的技术特征应用于OneNAND快闪存储器件800作为融合式存储器件。

OneNand快闪存储器件800可以包括主机接口(I/F)810、缓冲随机存取存储器(RAM)820、控制器830、寄存器840和NAND快闪存储器单元阵列850。主机接口810可以使用不同的协议与设备交换各种类型的信息。缓冲RAM820可以装载有用于驱动存储器件或者暂时储存数据的代码。控制器830可以响应于外部给出的控制信号和命令而在每一个状态下控制读取和编程操作。寄存器840可以被配置成储存包括指令、地址以及限定存储器件中的系统操作环境的配置的数据。NAND快闪存储器单元阵列850可以包括包含有非易失性存储器单元和页缓冲器的操作电路。图2中所示的存储器阵列可以用作NAND快闪存储器单元阵列850的存储器阵列。

图9是说明根据本发明的一个实施例的计算系统900的框图。计算系统900可以包括快闪存储器件912。

计算系统900可以包括：微处理器(例如，CPU)920、RAM930、用户接口940、诸如基带芯片组的调制解调器950以及存储系统910，所有上述部件都与系统总线960电耦接。另外，当计算系统900是移动设备时，还可以包括电池(未示出)以将操作电压施加至计算系统900。尽管在图9中未示出，计算系统900还可以包括应用芯片组、照相机图像处理器以及移动DRAM。存储系统910可以包括存储器控制器911和快闪存储器件912。存储系统910可以形成使用非易失性存储器件的固态驱动器/盘(SSD)以储存数据。可替选地，存储系统910可以被提供作为融合式快闪存储器(例如，OneNAND快闪存储器)。

根据本发明的一个实施例，可以改善操作特性。

尽管已经参照本发明的某些示例性实施例描述了本发明，但本领域的技术人员将理解的是，在不脱离所附权利要求及其等同形式所限定的本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

存储器块，其包括存储器单元，所述存储器单元耦接在位线和公共源极线之间，且通过施加至字线的电压来操作；以及

操作控制块，其适于对所述存储块执行擦除操作和预编程操作；

其中，所述操作控制块在所述擦除操作完成之后执行擦除电平控制操作，使得相对靠近所述位线的存储器单元的阈值电压和相对靠近所述公共源极线的存储器单元的阈值电压分布在不同的擦除电平处。

技术方案2.如技术方案1所述的半导体器件，其中，所述字线被分成相对靠近所述公共源极线的第一字线组和相对靠近所述位线的第二字线组。

技术方案3.如技术方案2所述的半导体器件，其中，所述操作控制块执行所述擦除电平控制操作，使得包括在所述第二字线组中的所述存储器单元的第二擦除电平比所述第一字线组的所述存储器单元的第一擦除电平更低。

技术方案4.如技术方案2所述的半导体器件，其中，当对所述第一字线组执行所述擦除电平控制操作时，所述操作控制块将第一电压施加至所述第一字线组的字线，以及将比所述第一电压更低的第二电压施加至所述第二字线组的字线。

技术方案5.如技术方案4所述的半导体器件，其中，当对所述第二字线组执行所述擦除电平控制操作时，所述操作控制块将第三电压施加至所述第二字线组的所述字线，以及将比所述第三电压更低的第四电压施加至所述第一字线组的所述字线。

技术方案6.如技术方案5所述的半导体器件，其中，所述第二电压等于所述第三电压。

技术方案7.如技术方案2所述的半导体器件，其中，通过所述操作控制块的所述预编程操作对所述第一字线组执行所述擦除电平控制操作，以及通过所述操作控制块的编程验证操作对所述第二字线组执行所述擦除电平控制操作。

技术方案8.如技术方案7所述的半导体器件，其中，当执行所述预编程操作以及执行所述编程验证操作时，所述操作控制块将相同的通过电压施加至所述第二字线组的所述字线。

技术方案9.如技术方案2所述的半导体器件，其中，所述操作控制块将预编程电压施加至包括在所述第一字线组中的第一存储器单元以控制所述第一存储器单元的擦除电平，以及所述操作控制块将通过电压施加至包括在所述第二字线组中的第二存储器单元以控制所述第二存储器单元的擦除电平。

技术方案10.如技术方案1所述的半导体器件，其中，所述字线被分成三个或更多个字线组。

技术方案11.如技术方案10所述的半导体器件，其中，包括在相对靠近所述位线的字线组中的字线比包括在相对靠近所述公共源极线的字线组中的字线更多。

技术方案12.如技术方案10所述的半导体器件，其中，所述存储器单元的擦除电平的数目与字线组的数目相对应。

技术方案13.如技术方案10所述的半导体器件，其中，所述操作控制块在不同的条件下执行预编程操作以控制包括在所述字线组中的所述存储器单元的擦除电平。

技术方案14.如技术方案13所述的半导体器件，其中，所述操作控制块根据所述位线和所述公共源极线之间的每个字线组的位置来改变预编程电压。

技术方案15.如技术方案14所述的半导体器件，其中，相对较高的预编程电压被施加至相对靠近所述公共源极线的字线组中的存储器单元，以及相对较低的预编程电压被施加至相对靠近所述位线的字线组中的存储器单元。

技术方案16.一种操作半导体器件的方法，所述方法包括以下步骤：

将包括在存储块中的字线分成相对靠近公共源极线的第一字线组和相对靠近位线的第二字线组；

对所述存储块执行擦除操作；

控制包括在所述存储块中的存储器单元的擦除电平，其中，包括在所述第一字线组中的第一存储器单元具有比包括在所述第二字线组中的第二存储器单元更高的擦除电平；

对所述第一字线组编程；以及

对所述第二字线组编程。

技术方案17.如技术方案16所述的方法，其中，控制所述存储器单元的所述擦除电平的步骤包括以下步骤：

对所述第一字线组执行第一预编程操作；

对所述第一字线组执行第一编程验证操作；

对所述第二字线组执行第二预编程操作；以及

对所述第二字线组执行第二编程验证操作。

技术方案18.如技术方案16所述的方法，其中，控制所述存储器单元的所述擦除电平的步骤包括以下步骤：

对所述第一字线组执行第一预编程操作；以及

对所述第二字线组执行第二预编程操作。

Claims

1.一种半导体器件，包括：

存储块，其包括存储器单元，所述存储器单元耦接在位线和公共源极线之间，且通过施加至字线的电压来操作；以及

操作控制块，其被配置为对所述存储块执行擦除操作和预编程操作；

其中，在所述擦除操作完成之后，所述操作控制块通过将与施加至靠近所述公共源极线的字线的电压不同的电压施加至靠近所述位线的字线，来执行所述预编程操作，以及

其中，所述预编程操作将相对靠近所述位线的存储器单元的阈值电压分布成与相对靠近所述公共源极线的存储器单元的阈值电压不同。

2.如权利要求1所述的半导体器件，其中，所述字线被分成相对靠近所述公共源极线的第一字线组和相对靠近所述位线的第二字线组。

3.如权利要求2所述的半导体器件，其中，所述操作控制块执行所述预编程操作，使得包括在所述第二字线组中的所述存储器单元的第二擦除电平比所述第一字线组的所述存储器单元的第一擦除电平更低。

4.如权利要求2所述的半导体器件，其中，当对所述第一字线组执行所述预编程操作时，所述操作控制块将第一电压施加至所述第一字线组的字线，以及将比所述第一电压更低的第二电压施加至所述第二字线组的字线。

5.如权利要求4所述的半导体器件，其中，当对所述第二字线组执行所述预编程操作时，所述操作控制块将第三电压施加至所述第二字线组的所述字线，以及将比所述第三电压更低的第四电压施加至所述第一字线组的所述字线。

6.如权利要求5所述的半导体器件，其中，所述第二电压等于所述第三电压。

7.如权利要求2所述的半导体器件，其中，所述操作控制块对所述第一字线组执行所述预编程操作以控制所述第一字线组的擦除电平，以及对所述第一字线组执行编程验证操作以控制所述第二字线组的擦除电平。

8.如权利要求7所述的半导体器件，其中，在执行所述预编程操作时以及执行所述编程验证操作时这两种情况下，所述操作控制块将相同的通过电压施加至所述第二字线组的所述字线。

9.如权利要求2所述的半导体器件，其中，所述操作控制块将预编程电压施加至包括在所述第一字线组中的第一存储器单元以控制所述第一存储器单元的擦除电平，以及所述操作控制块将通过电压施加至包括在所述第二字线组中的第二存储器单元以控制所述第二存储器单元的擦除电平。

10.如权利要求1所述的半导体器件，其中，所述字线被分成三个或更多个字线组。

11.如权利要求10所述的半导体器件，其中，包括在相对靠近所述位线的字线组中的字线比包括在相对靠近所述公共源极线的字线组中的字线更多。

12.如权利要求10所述的半导体器件，其中，所述存储器单元的擦除电平的数目与字线组的数目相对应。

13.如权利要求10所述的半导体器件，其中，所述操作控制块在不同的条件下执行预编程操作以控制包括在所述字线组中的所述存储器单元的擦除电平。

14.如权利要求13所述的半导体器件，其中，所述操作控制块根据所述位线和所述公共源极线之间的每个字线组的位置来改变预编程电压。

15.如权利要求14所述的半导体器件，其中，第一预编程电压被施加至靠近所述公共源极线的字线组中的存储器单元，以及比所述第一预编程电压更低的第二预编程电压被施加至靠近所述位线的字线组中的存储器单元。

16.一种操作半导体器件的方法，所述方法包括以下步骤：

对所述存储块执行擦除操作；以及

通过将与施加至靠近所述公共源极线的字线的电压不同的电压施加至靠近所述位线的字线，来执行预编程操作，

其中，所述预编程操作控制包括在所述存储块中的存储器单元的擦除电平，其中，包括在所述第一字线组中的第一存储器单元具有比包括在所述第二字线组中的第二存储器单元更高的擦除电平。

17.如权利要求16所述的方法，其中，所述预编程操作包括以下步骤：

对所述第一字线组执行第一预编程操作；以及

对所述第二字线组执行第二预编程操作。

18.如权利要求16所述的方法，其中，所述预编程操作包括以下步骤：

在执行第一预编程操作之后对所述第一字线组执行第一编程验证操作；以及

在执行第二预编程操作之后对所述第二字线组执行第二编程验证操作。