CN106935269B - 一种存储单元的编程方法 - Google Patents

一种存储单元的编程方法 Download PDF

Info

Publication number
CN106935269B
CN106935269B CN201511008461.4A CN201511008461A CN106935269B CN 106935269 B CN106935269 B CN 106935269B CN 201511008461 A CN201511008461 A CN 201511008461A CN 106935269 B CN106935269 B CN 106935269B
Authority
CN
China
Prior art keywords
programming
memory cell
voltage
program
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511008461.4A
Other languages
English (en)
Other versions
CN106935269A (zh
Inventor
张赛
张建军
刘江
付永庆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhaoyi Innovation Technology Group Co ltd
Original Assignee
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GigaDevice Semiconductor Beijing Inc filed Critical GigaDevice Semiconductor Beijing Inc
Priority to CN201511008461.4A priority Critical patent/CN106935269B/zh
Publication of CN106935269A publication Critical patent/CN106935269A/zh
Application granted granted Critical
Publication of CN106935269B publication Critical patent/CN106935269B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明公开了一种存储单元的编程方法，该方法包括：接收编程指令，基于存储单元的阈值电压判断存储单元当前所处的编程操作阶段；根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。本发明实施例提供的一种存储单元的编程方法，在接收到编程指令后，判断存储单元当前所处的编程操作阶段，然后根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。通过给不同的编程操作阶段配备专门的电压调节档位，提高了存储单元的编程速度且降低了芯片的老化速度。

Description

一种存储单元的编程方法
技术领域
本发明实施例涉及存储技术领域，具体涉及一种存储单元的编程方法。
背景技术
非易失闪存介质(nor flash/nand flash)是一种很常见的存储芯片，兼有随机存储器(Random Access Memory，RAM)和只读存储器(Read-Only Memory，ROM)的优点，数据掉电不会丢失，是一种可在系统进行电擦写的存储器，同时它的高集成度和低成本使它成为市场主流。Flash芯片是由内部成千上万个存储单元组成的，每个储存单元存储一位数据，多个存储单元构成页，多个页组成块，正是由于该特殊的物理结构，在nor flash/nandflash中是以页为单位进行读/写(编程操作)数据，以块为单位进行擦除数据的。
在Flash芯片中，一个存储单元可看作为一个金属氧化物半导体场效晶体管(Metal-Oxide Semiconductor Field-Effect Transistor,MOSFET)。图1是一种常见的MOSFET结构图，包括栅极20、源极21、漏极22、P型阱23、N型阱25、P型硅半导体衬底26以及隧穿氧化层24，其相互间的连接为：P型硅半导体衬底26扩散出两个N型区，P型阱23上方覆盖一层隧穿氧化层24，最后在N型区上方通过腐蚀的方法做成两个孔，通过金属化的方法分别在绝缘层上及两个孔内做成三个电极：栅极20、源极21和漏极22，源极21和漏极22分别对应两个N型区且栅极20为存储单元的字线，漏极22为存储单元的位线。进一步的，栅极20又包括控制栅极201、多晶硅层间电介质202(Inter-Poly Dielectric,IPD)、浮动栅极203，且浮动栅极203可以存储电荷。
可对存储单元进行五种基本操作，分别是：编程验证操作，是将存储单元的状态由1编程为0的过程；预编程验证操作，是在对存储单元进行擦除操作之前，将存储单元中当前状态不是0的编程为0的过程；第一次过擦除验证，是将处于过擦除状态的存储单元编程为擦除状态的过程；第二次过擦除验证，是在第一次过擦除验证的基础上，继续将处于过擦除状态的存储单元编程为擦除状态的过程；恢复编程验证操作，是将当前状态为弱0的存储单元编程为强0的过程。上述各操作的实质是，把存储单元的阈值电压从一个起始范围编程到另一个范围，由于每一种操作对应的起始阈值电压范围以及最终所要达到的阈值电压范围均不同，所以每种操作所需要的编程条件也不一样，即在存储单元的栅极、漏极以及源极施加的编程电压不同。在现有技术中，上述五种基本操作共用一个电压调节档位，即一个控制位，一旦控制位被设定好便无法对其进行修改，因此，不能准确地对每一种操作施加相应地编程电压。例如，如果为了提高编程速度而对存储单元施加高压，由于上述五种基本操作共用一个电压调节档位，此时控制位已经被设定为编程验证操作所需要的最佳值，当对存储单元进行其余四种基本操作时，施加到存储单元的编程电压有可能会高于存储单元当前状态下所需的电压值，那么，再对此存储单元进行擦除操作时会变的很困难，必须对存储单元施加更高的电压以完成擦除操作，但此时又容易造成存储单元过擦除，增加芯片老化速度。
综上所述，现有技术存在编程速度慢，且使芯片老化速度快的缺点，有待进一步提高。
发明内容
本发明提供一种存储单元的编程方法，以提高编程速度且降低芯片的老化速度。
该方法具体包括：
接收编程指令；
基于存储单元的阈值电压判断存储单元当前所处的编程操作阶段；
根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。
示例性的，根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压，包括：
根据存储单元当前所处的编程操作阶段，设定所述编程操作阶段对应的控制位；
根据所述控制位生成编程电压，并向存储单元施加所述编程电压。
进一步的，所述存储单元当前所处的编程操作阶段包括下述至少一项：
编程验证操作、预编程验证操作、第一次过擦除验证、第二次过擦除验证和恢复编程验证操作。
示例性的，当存储单元当前所处的编程操作阶段为编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为9V和5V。
示例性的，当存储单元当前所处的编程操作阶段为预编程验证操作或者恢复编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为8V和4V。
示例性的，当存储单元当前所处的编程操作阶段为第一次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为0V和5V。
示例性的，当存储单元当前所处的编程操作阶段为第二次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为2.5V和5V。
本发明实施例提供的一种存储单元的编程方法，在接收到编程指令后，判断存储单元当前所处的编程操作阶段，然后根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。通过给不同的编程操作阶段配备专门的电压调节档位，提高了存储单元的编程速度且降低了芯片的老化速度。
附图说明
图1是Flash芯片中一种作为存储单元的金属氧化物半导体场效晶体管的结构图；
图2是本发明实施例一中的一种存储单元的编程方法流程图；
图3是本发明实施例二中的一种存储单元的编程方法流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图2为本发明实施例一提供的一种存储单元的编程方法流程图，本实施例可适用于对存储单元进行各种编程操作。参见图2，本实施例提供的存储单元的编程方法具体包括如下步骤：
S110、接收编程指令。
上述步骤中接收编程指令是指接收开始对存储单元进行操作的指令，所述操作具体为哪种操作，则由存储单元当前所处的状态决定。
S120、基于存储单元的阈值电压判断存储单元当前所处的编程操作阶段。
当接收到编程指令后，电压选择模块首先判断存储单元当前所处的编程操作阶段。
示例性的，判断存储单元当前所处的编程操作阶段可以通过将存储单元的当前阈值电压与各编程操作阶段所设定的阈值电压作比较得出。
示例性的，所述存储单元当前所处的编程操作阶段包括下述至少一项：
编程验证操作、预编程验证操作、第一次过擦除验证、第二次过擦除验证和恢复编程验证操作。
S130、根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。
示例性的，当存储单元当前所处的编程操作阶段为编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为9V和5V。
当存储单元当前所处的编程操作阶段为预编程验证操作或者恢复编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为8V和4V。
当存储单元当前所处的编程操作阶段为第一次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为0V和5V。
当存储单元当前所处的编程操作阶段为第二次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为2.5V和5V。
本发明实施例提供的一种存储单元的编程方法，在接收到编程指令后，判断存储单元当前所处的编程操作阶段，然后根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。通过给不同的编程操作阶段配备专门的电压调节档位，提高了存储单元的编程速度且降低了芯片的老化速度。
实施例二
图3为本发明实施例二提供的一种存储单元的编程方法流程图，本实施例在实施例一的基础上进行进一步优化，参见图3，本实施例提供的存储单元的编程方法具体包括如下步骤：
S210、接收编程指令。
S220、基于存储单元的阈值电压判断存储单元当前所处的编程操作阶段。
S230、根据存储单元当前所处的编程操作阶段，设定所述编程操作阶段对应的控制位。
每一个编程操作阶段都有一个专门的控制位，以控制电荷泵打开所述编程操作阶段所需的编程电压。
S240、根据所述控制位生成编程电压，并向存储单元施加所述编程电压。
本发明实施例提供的一种存储单元的编程方法，在接收到编程指令后，判断存储单元当前所处的编程操作阶段，然后根据存储单元当前所处的编程操作阶段，设定所述编程操作阶段对应的控制位，根据所述控制位生成编程电压，并向存储单元施加所述编程电压。通过给不同的编程操作阶段配备专门的电压调节档位，提高了存储单元的编程速度且降低了芯片的老化速度。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (7)

1.一种存储单元的编程方法，其特征在于，包括：
接收编程指令；
基于存储单元的阈值电压判断存储单元当前所处的编程操作阶段；
根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压。
2.根据权利要求1所述的方法，其特征在于，根据所述编程操作阶段选择编程电压调节档位，向存储单元施加编程电压，包括：
根据存储单元当前所处的编程操作阶段，设定所述编程操作阶段对应的控制位；
根据所述控制位生成编程电压，并向存储单元施加所述编程电压。
3.根据权利要求1所述的方法，其特征在于，所述存储单元当前所处的编程操作阶段包括下述至少一项：
编程验证操作、预编程验证操作、第一次过擦除验证、第二次过擦除验证和恢复编程验证操作。
4.根据权利要求3所述的方法，其特征在于，当存储单元当前所处的编程操作阶段为编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为9V和5V。
5.根据权利要求3所述的方法，其特征在于，当存储单元当前所处的编程操作阶段为预编程验证操作或者恢复编程验证操作时，向存储单元的栅极和漏极施加的编程电压分别为8V和4V。
6.根据权利要求3所述的方法，其特征在于，当存储单元当前所处的编程操作阶段为第一次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为0V和5V。
7.根据权利要求3所述的方法，其特征在于，当存储单元当前所处的编程操作阶段为第二次过擦除验证时，向存储单元的栅极和漏极施加的编程电压分别为2.5V和5V。
CN201511008461.4A 2015-12-29 2015-12-29 一种存储单元的编程方法 Active CN106935269B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201511008461.4A CN106935269B (zh) 2015-12-29 2015-12-29 一种存储单元的编程方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511008461.4A CN106935269B (zh) 2015-12-29 2015-12-29 一种存储单元的编程方法

Publications (2)

Publication Number Publication Date
CN106935269A CN106935269A (zh) 2017-07-07
CN106935269B true CN106935269B (zh) 2020-04-24

Family

ID=59459102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511008461.4A Active CN106935269B (zh) 2015-12-29 2015-12-29 一种存储单元的编程方法

Country Status (1)

Country Link
CN (1) CN106935269B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863085B (zh) * 2019-04-29 2022-07-26 北京兆易创新科技股份有限公司 一种控制编程性能的方法和装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390424A (zh) * 2012-05-08 2013-11-13 北京兆易创新科技股份有限公司 一种存储器的擦除/编程方法及装置
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
CN106935269A (zh) 2017-07-07

Similar Documents

Publication Publication Date Title
US9443597B2 (en) Controlling dummy word line bias during erase in non-volatile memory
US7916545B2 (en) Semiconductor memory device including stacked gate having charge accumulation layer and control gate and method of writing data to semiconductor memory device
US20170040062A1 (en) Non-volatile semiconductor storage device
US7751243B2 (en) Semiconductor memory device provided with MOS transistor having charge accumulation layer and control gate and data write method of NAND flash memory
US20090067248A1 (en) Program method of flash memory device
US20110235419A1 (en) Non-volatile semiconductor storage device
US20110128782A1 (en) Reducing effects of erase disturb in a memory device
US10109353B2 (en) Memory device
US10854296B2 (en) Semiconductor device and programming method of the semiconductor device
US9627087B2 (en) Memory device
US6052306A (en) Method and device for automatic determination of the required high voltage for programming/erasing an EEPROM
KR20100081609A (ko) 전하트랩형 플래시 메모리소자의 동작 방법
CN109935264B (zh) 一种存储单元的擦除方法、装置及存储器
KR20090041764A (ko) 비휘발성 메모리 소자의 동작 방법
CN106935269B (zh) 一种存储单元的编程方法
US10984865B2 (en) Three-dimensional non-volatile memory device and method of manufacturing the same
US10438673B1 (en) Erasing method and storage medium
TWI571880B (zh) 非揮發性快閃記憶體的有效編程方法
US10964391B2 (en) Programming circuit and programming method of flash memory and flash memory
US7679968B2 (en) Enhanced erasing operation for non-volatile memory
KR20110134704A (ko) 비휘발성 메모리 장치
CN106611617B (zh) 非挥发性闪存的有效编程方法
US7920021B2 (en) Method of applying wire voltage to semiconductor device
JP5596822B2 (ja) 不揮発性半導体記憶装置
JP3827531B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094

Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd.

Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing

Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.