TW201532046A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包括：記憶體區塊，其包括記憶體單元，記憶體單元耦接在位元線和共同源極線之間，且通過施加至字線的電壓來操作；以及操作控制區塊，其適於對記憶體區塊執行消除操作和預程式設計操作，其中，操作控制區塊在消除操作完成之後執行消除位準控制操作，使得相對靠近位元線的記憶體單元的閾值電壓和相對靠近共同源極線的記憶體單元的閾值電壓分佈在不同的消除位準處。

Description

半導體裝置

相關申請案之交互參考

本申請要求2014年2月3日提交的申請號為10-2014-0012205的韓國專利申請的優先權，其全部公開通過引用合併於此。

本發明的各種實施例總體而言涉及一種半導體裝置，並且更具體地，涉及一種包括記憶體區塊的半導體裝置。

NAND記憶體裝置是一種典型的非揮發性半導體記憶體裝置。NAND記憶體裝置可以包括多個記憶體區塊，以及可以對相應的記憶體區塊執行NAND記憶體裝置的消除操作。

在執行消除操作時，包括在相應的記憶體區塊中的記憶體單元的閾值電壓將處在消除位準。當消除的記憶體單元的閾值電壓具有相對較寬的電壓分佈寬度時，在隨後的程式設計操作期間可能出現顯著的干擾或擾動。結果，資料儲存特性可能會惡化。

本發明的示例性實施例涉及一種能夠改善操作特性的半導體裝置。

根據本發明的一個實施例的半導體裝置可以包括：記憶體區 塊，其包括記憶體單元，所述記憶體單元耦接在位元線和共同源極線之間，且通過施加至字線的電壓來操作；以及操作控制區塊，其適於對記憶體區塊執行消除操作，其中，在完成消除操作之後，操作控制區塊執行消除位準控制操作，使得相對靠近位元線的記憶體單元的閾值電壓和相對靠近共同源極線的記憶體單元的閾值電壓分佈在不同的消除位準處。

根據本發明的一個實施例的操作半導體裝置的方法可以包括以下步驟：將包括在記憶體區塊中的字線分成相對靠近共同源極線的第一字線組和相對靠近位元線的第二字線組；對記憶體區塊執行消除操作；控制包括在記憶體區塊中的記憶體單元的消除位準，其中，包括在第一字線組中的第一記憶體單元具有比包括在第二字線組中的第二記憶體單元更高的消除位準；對第一字線組程式設計；以及對第二字線組程式設計。

110‧‧‧記憶體陣列

130‧‧‧電壓供應電路

131‧‧‧電壓產生器

133‧‧‧行解碼器

140‧‧‧讀取/寫入電路

150‧‧‧列選擇電路

160‧‧‧輸入/輸出電路

170‧‧‧通過/失敗檢查電路

700‧‧‧記憶體系統

710‧‧‧記憶體控制器

711‧‧‧靜態隨機存取記憶體

712‧‧‧中央處理單元

713‧‧‧主機介面

714‧‧‧錯誤校正電路

715‧‧‧記憶體介面

720‧‧‧非揮發性記憶體裝置

800‧‧‧記憶體裝置

810‧‧‧主機介面

820‧‧‧緩衝隨機存取記憶體

830‧‧‧控制器

840‧‧‧暫存器

850‧‧‧NAND快閃記憶體單元陣列

900‧‧‧計算系統

910‧‧‧記憶體系統

911‧‧‧記憶體控制器

912‧‧‧記憶體裝置

920‧‧‧微處理器

930‧‧‧RAM

940‧‧‧使用者介面

950‧‧‧數據機

960‧‧‧系統匯流排

圖1是說明根據本發明的一個實施例的半導體裝置的方塊圖；圖2是圖1中所示的記憶體陣列的詳細圖；圖3A至圖3C是用於描述對字線分組的實例的電路圖；圖4是用於描述根據本發明的一個實施例的操作半導體裝置的方法的流程圖；圖5A至圖5E是說明根據本發明的一個實施例的半導體裝置的單元閾值電壓分佈的圖；圖6是說明根據本發明的一個實施例的半導體裝置的單元閾值電壓分佈的圖； 圖7是說明根據本發明的一個實施例的記憶體系統的方塊圖；圖8是說明根據實施例的執行操作的融合式記憶體裝置或融合式記憶體系統的方塊圖；以及圖9是說明根據本發明的一個實施例的包括快閃記憶體裝置的計算系統的方塊圖。

在下文中，將參照附圖更詳細地描述本發明的各種示例性實施例。提供附圖以使得本領域的普通技術人員能夠根據示例性實施例來製造和使用本發明。在本揭示中，附圖標記直接對應於本發明的各種附圖和實施例中的相同編號的部分。還應當注意的是，在本說明書中，“連接/耦接”不僅表示一個部件與另一個部件直接耦接，還表示一個部件經由中間部件與另一個部件間接耦接。另外，只要未在句中特意提及，單數形式可以包括複數形式，且反之亦然。

另外，在說明書中使用的“包括/包含”或“包括有/包含有”表示存在或增加一個或更多個部件、步驟、操作以及元件。

應當容易理解的是，本公開中的“在…上”和“在…之上”的含義應當採用最廣義的方式來解釋，使得“在…上”的意思不僅表示“直接在某物上”，還包括在具有中間特徵或中間層的情況下“在某物上”的意思，並且“在…之上”的意思不僅表示直接在某物的頂部上，還包括在具有中間特徵或中間層的情況下在某物的頂部上的意思。

圖1是說明根據本發明的一個實施例的半導體裝置的圖。

參見圖1，半導體裝置可以包括記憶體陣列110和操作控制區塊120至170。

記憶體陣列110可以包括多個記憶體區塊110MB。

圖2是圖1中所示的記憶體陣列的詳細圖。

參見圖2，記憶體區塊110MB中的每個可以包括耦接在位元線BLe和BLo與共同源極線SL之間的多個存儲串ST。換言之，存儲串ST中的每個可以和與其相對應的位元線BLe和BLo中的每個耦接，並且與共同源極線SL耦接。存儲串ST中的每個可以包括：源極選擇電晶體SST，其具有與共同源極線SL耦接的源極；單元串，其包括彼此串聯耦接的多個記憶體單元C00至Cn0；以及汲極選擇電晶體DST，其具有與位元線BLe或BLo耦接的汲極。包括在單元串中的記憶體單元C00至Cn0可以串聯耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。源極選擇電晶體SST的閘極可以與源極選擇線SSL耦接。記憶體單元C00至Cn0的閘極可以分別與字線WL0至WLn耦接。汲極選擇電晶體DST的閘極可以與汲極選擇線DSL耦接。

汲極選擇電晶體DST可以控制單元串C00至Cn0和位元線之間的連接或斷開。源極選擇電晶體SST可以控制單元串C00至Cn0和共同源極線SL之間的連接或斷開。

在NAND快閃記憶體裝置中，包括在記憶體單元塊中的記憶體單元可以被劃分成物理頁或邏輯頁。例如，與單個字線WL0耦接的記憶體單元C00至C0k可以形成單個物理頁PAGE。另外，與字線WL0耦接的偶數記憶體單元可以形成偶數頁，而奇數記憶體單元可以形成奇數頁。 這種頁(或者偶數頁和奇數頁)可以是用於程式設計操作或讀取操作的基本單位。

記憶體區塊中的字線可以被分成多個組。圖3A至圖3C是用於描述將圖2中所示的字線分成多個組的實例的電路圖。

參見圖3A，記憶體區塊中的字線可以被分成兩組。當記憶體區塊包括三十二個字線WL0至WL31時，靠近源極選擇線SSL或者共同源極線SL的第一字線WL0至第十六字線WL15可以被分成第一字線組WLG0，而靠近汲極選擇線DSL或位元線BL的第十七字線WL16至第三十二字線WL31可以被分成第二字線組WLG1。

參見圖3B，記憶體區塊中的字線可以被分成多個組。例如，當記憶體區塊包括三十二個字線WL0至WL31時，字線WL0至WL31可以被分成八個字線組WLG0至WLG7。

第一字線組WLG0至第四字線組WLG3可以靠近源極選擇線SSL或共同源極線SL，而第五字線組WLG4至第八字線組WLG7可以靠近汲極選擇線DSL或位元線BL。

在另一個實例中，字線WL0至WL31可以被分成比八個更多或更少的字線組。

參見圖3C，可以組合字線，使得字線組中的每個可以包括不同數目的字線。在字線組較靠近汲極選擇線DSL或位元線BL時，字線組可以包括較多的字線。在字線組較遠離源極選擇線SSL或共同源極線SL時，字線組可以包括較少的字線。例如，字線組WLG5可以包括字線WL16至WL31，而字線組WLG0可以包括字線WL0和WL1。

另一方面，儘管在圖3C中未示出，但是在字線組較靠近汲極選擇線DSL或位元線BL時，字線組可以包括較少的字線，而在字線組較靠近源極選擇線SSL或共同源極線SL時，字線組可以包括較多的字線。

已參照具有32個字線的實例進行了描述。然而，當具有64、128、256或更多個字線時，可以採用與上述大體上相同的方式將記憶體區塊中的字線分成各種組。另外，在記憶體單元耦接在與半導體基板大體上垂直的位元線和共同源極線之間的三維記憶體區塊中，也可以採用與上述大體上相同的方式將記憶體區塊中的字線組合成各種組。

再次參見圖1，操作控制區塊120至170可以對與選中的字線耦接的記憶體單元執行程式設計迴圈、消除迴圈和讀取操作。程式設計迴圈可以包括程式設計操作和驗證操作，而消除迴圈可以包括消除操作和驗證操作。操作控制區塊120至170可以執行程式設計操作(或後程式設計操作)以控制消除迴圈之後記憶體單元的閾值電壓分佈的消除位準。

為了執行程式設計迴圈、消除迴圈和讀取操作，操作控制區塊120至170可以選擇性地將操作電壓Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl輸出至共同源極線SL和選中的記憶體區塊的局部線SSL、WL0至WLn以及DSL，控制位元線BLe和BLo的預充電/放電或者感測流經位元線BLe和BLo的電流。

在NAND快閃記憶體中，操作控制區塊可以包括：控制電路120、電壓供應電路130、讀取/寫入電路140、列選擇電路150、輸入/輸出電路160和通過/失敗檢查電路170。以下描述每個部件。

控制電路120可以回應於經由輸入/輸出電路160從外部設 備輸入的命令信號CMD而將用於控制電壓供應電路130的電壓控制信號CMDv輸出以產生用於程式設計迴圈、消除迴圈和讀取操作的處於期望位準的操作電壓Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。另外，控制電路120可以輸出控制信號CMDpb以控制包括在讀取/寫入電路140中的電路PB用於程式設計迴圈、消除迴圈和讀取操作。另外，當輸入位址信號ADD時，控制電路120可以輸出列位址信號CADD和行位址信號RADD。

電壓供應電路130可以回應於從控制電路120輸出的電壓控制信號CMDv而產生對記憶體單元執行程式設計迴圈、消除迴圈和讀取操作所必需的操作電壓Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。電壓供應電路130可以響應於從控制電路120輸出的行位址信號RADD而將操作電壓輸出至共同源極線SL以及選中的記憶體區塊的局部線SSL、WL0至WLn和DSL。

電壓供應電路130可以包括電壓產生器131和行解碼器133。電壓產生器131可以響應於控制電路120的電壓控制信號CMDv而產生操作電壓Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和VSL。行解碼器133可以回應於從控制電路120輸出的行位址信號RADD而將操作電壓傳送至共同源極線SL以及記憶體區塊110MB之中選中的記憶體區塊的局部線SSL、WL0至WLn和DSL。

電壓供應電路130可以響應於來自控制電路120的電壓控制信號CMDv而輸出且改變以下將描述的操作電壓Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl。

讀取/寫入電路140可以包括經由位元線BLe和BLo與記憶 體陣列110耦接的多個頁緩衝器PB。頁緩衝器PB中的每個可以與位元線BLe和BLo中的每個耦接。換言之，單個頁緩衝器PB可以與單個位元線耦接。頁緩衝器PB可以回應於從控制電路120輸出的PB控制信號CMDpb和要在程式設計操作期間儲存在記憶體單元中的資料DATA而對位元線BLe和BLo進行選擇性地預充電。頁緩衝器PB可以在程式設計驗證操作或讀取操作期間，回應於從控制電路120輸出的PB控制信號CMDpb而對位元線BLe和BLo進行預充電，感測位元線BLe和BLo的電壓變化或電流，以及鎖存從記憶體單元中讀出的資料。

由於頁緩衝器PB中的每個與位元線中的每個耦接，所以可以通過偶奇位元線(EOBL)方案或全位元線(ABL)方案來執行程式設計操作、讀取操作或驗證操作，在EOBL方案中，分別操作偶數位元線的記憶體單元和奇數位元線的記憶體單元，在ABL方案中，同時操作偶數位元線的記憶體單元和奇數位元線的記憶體單元。

在程式設計驗證操作或消除驗證操作期間，頁緩衝器PB可以基於選中頁的記憶體單元鎖存的資料來將驗證檢查信號FF[0：k]輸出至通過/失敗檢查電路170。

列選擇電路150可以響應於從控制電路120輸出的列位址CADD而選擇包括在讀取/寫入電路140中的頁緩衝器PB。換言之，列選擇電路150可以響應於列位址CADD而將要儲存在記憶體單元中的資料順序地傳送至頁緩衝器PB。另外，列選擇電路150可以響應於列位址CADD而順序地選擇頁緩衝器PB，使得記憶體單元的鎖存至頁緩衝器PB的資料可以在讀取操作期間向外部輸出。

輸入/輸出電路160可以將外部輸入的命令信號CMD和位址信號ADD傳送至控制電路120。另外，輸入/輸出電路160可以在程式設計操作期間將外部輸出的資料DATA傳送至列選擇電路150或者在讀取操作期間操作從記憶體單元讀出的資料。

通過/失敗檢查電路170可以執行程式設計驗證操作以判斷程式設計通過/失敗或者執行消除驗證操作以判斷消除通過/失敗，以及隨後根據從頁緩衝器PB輸出的檢查信號FF[0：k]來感測電流量。通過/失敗檢查電路170可以回應於檢查信號FF[0：k]而將檢查結果值CHECKs輸出至控制電路120。

在完成消除操作之後，半導體裝置的操作控制區塊120至170可以執行消除位準控制操作，使得靠近位元線的記憶體單元的閾值電壓和靠近共同源極線的記憶體單元的閾值電壓可以分佈在不同的消除位準處。例如，在對記憶體區塊執行消除操作之後，操作控制區塊120至170可以執行程式設計操作和程式設計驗證操作，使得靠近位元線的記憶體單元的閾值電壓和靠近共同源極線的記憶體單元的閾值電壓可以分佈在不同的消除位準處，這在下文中將被詳細描述。

圖4是用於描述根據本發明的一個實施例的操作半導體裝置的方法的流程圖。圖5A至5E是說明根據本發明的一個實施例的半導體裝置的單元閾值電壓分佈的圖。以下參考採用在單位單元中儲存二位元的資料的多位準單元(MLC)方法來執行程式設計操作的實例進行描述。然而，以下的操作方法也適用於採用三位準單元(TLC)方法或四位準單元(QLC)方法來執行的程式設計操作，在TLC方法中，在單位單元中儲存 三位元的資料，在QLC方法中，在單位單元中儲存四位元的資料。

參見圖3A、圖4和圖5A，每個單位單元儲存二位元的資料的記憶體單元的閾值電壓可以根據要儲存在記憶體單元中的資料而被分成消除位準PV0和三個程式設計位準PV1至PV3。當從外部控制器(未示出)輸入命令信號和位址時，在步驟S401中，半導體裝置可以進入消除模式。

參見圖3A、圖4和圖5B，在步驟S403、S405和S407中，可以對選中記憶體區塊執行消除迴圈。可以使用增量式步進脈衝消除(ISPE)方法來執行消除迴圈。首先，在步驟S403中，可以對選中的記憶體區塊執行消除操作。電壓供應電路可以將用於消除操作的電壓施加至選中的記憶體區塊，以在控制電路的控制下執行消除操作。

例如，可以將接地電壓(即，0V)施加至字線WL0至WL31，以及可以將消除電壓施加至記憶體單元的本體(即基板或P阱)。由於這種操作條件在本領域中已知，所以將省略其描述。在消除操作期間可以將汲極選擇線DSL和源極選擇線SSL設定成浮置狀態。

由於在字線和本體之間高的電壓差，所以注入至記憶體單元的浮置閘極(floating gates)中的電子可以遷移至本體中。結果，可以降低記憶體單元的閾值電壓。

對於具有矽-氧化物-氮化物-氧化物-矽(SONOS)結構或組-鋁-氧化物-氮化物-氧化物-矽(TANOS)結構的記憶體單元(包括由氮化物層形成的電荷儲存層，而不是包括多晶矽的浮置閘極)、或者對於具有三維結構的記憶體單元(由氮化物層形成的電荷儲存層在垂直通道層的表面上)，在執行消除操作時，由於字線和本體之間高的電壓差，所以可以降低 記憶體單元的閾值電壓。

在步驟S405中，執行消除驗證操作以檢查消除操作是否成功。換言之，可以檢查記憶體單元的閾值電壓是否降至目標位準。控制電路可以控制電壓供應電路以將用於消除驗證操作的電壓施加至記憶體區塊。控制電路可以控制讀取/寫入電路以感測位元線的電壓變化。讀取/寫入電路可以回應於感測結果而將驗證檢查信號輸出至通過/失敗檢查電路。通過/失敗檢查電路可以回應於驗證檢查信號而將檢查結果值輸出至控制電路。控制電路可以根據檢查結果值來檢查消除操作是否成功。

當判斷出消除操作失敗時，在步驟S407中可以改變消除電壓。換言之，可以將消除電壓改變至更高的位準。隨後，在步驟S403中可以通過使用改變後的消除電壓再次執行消除操作。當執行消除操作時，包括在記憶體區塊中的記憶體單元的閾值電壓可以分佈在消除位準PV0處。

當在步驟S405中判斷出消除操作成功時，在步驟S409、S411、S413、S415和S417中，靠近位元線的記憶體單元的閾值電壓和靠近共同源極線的記憶體單元的閾值電壓可以分佈在不同的消除位準處。可以首先控制與第一字線組WLG0中的字線(例如，字線WL0至WL15)耦接的記憶體單元的閾值電壓(或消除位準)。可以採用與程式設計操作大體上類似的方式來執行這些步驟。經由這些步驟，可以減小消除的記憶體單元的閾值電壓的分佈寬度，且還可以控制過度消除的單元的閾值電壓。

參見圖3A、圖4和圖5B，在步驟S409中可以選擇第一字線組WLG0。例如，可以選擇最靠近源極選擇線的第一字線組WLG0。

參見圖3A、圖4和圖5C，在步驟S411中可以對第一字線 組WLG0執行預程式設計操作。為了執行預程式設計操作，可以將第一電壓施加至第一字線組WLG0中的字線(例如，字線WL0至WL15)，且可以將比第一電壓更低的第二電壓施加至未選中的第二字線組WLG1中的字線(例如，WL16至WL31)。例如，電壓供應電路可以將預程式設計電壓(例如，9V至12V)施加至第一字線組(例如，WLG0)中的字線(例如，字線WL0至WL15)且將通過電壓(例如，7V至8V)施加至第二字線組WLG1中的字線(例如WL16至WL31)。

通過第一電壓(或程式設計電壓)可以將電子注入至與第一字線組WLG0中的字線WL0至WL15耦接的第一記憶體單元的浮置閘極中，以及可以增加第一記憶體單元的閾值電壓。可以執行程式設計操作來控制完成消除操作的第一記憶體單元的消除位準PV0_0，而不儲存資料。

可以通過第一字線組WLG0的程式設計操作來增加包括在第一字線組WLG0中的第一記憶體單元的消除位準PV0_0。另外，包括在第二字線組WLG1中的第二記憶體單元的消除位準PV0_1可以比第一記憶體單元的消除位準PV0_0位於更低的區。

參見圖3A、圖4和圖5D，在步驟S413中可以控制與靠近汲極選擇線的第二字線組WLG1中的字線WL16至WL31耦接的第二記憶體單元的閾值電壓(或消除位準)。類似地，可以控制第二記憶體單元的閾值電壓來控制第二記憶體單元的消除位準，而不儲存資料。可以通過執行另外的程式設計操作(例如，對第二字線組WLG1中的字線WL16至WL31的預程式設計操作)、或者經由第一記憶體單元的程式設計操作中的驗證操作來控制第二記憶體單元的消除位準。

當通過另外的程式設計操作來控制第二記憶體單元的消除位準時，可以採用與第一記憶體單元的程式設計操作大體上相同的方式來執行程式設計操作。因而，省略其詳細描述。以下描述通過程式設計驗證操作(即，預程式設計驗證)來控制第二記憶體單元的消除位準的實例。

為了執行程式設計驗證操作，可以將第三電壓施加至靠近汲極選擇線的第二字線組WLG1中的字線WL16至WL31，以及將比第三電壓更低的第二電壓施加至靠近源極選擇線的第一字線組WLG0中的字線WL0至WL15。第三電壓可以是等於在第一字線組WLG0的程式設計操作期間施加至第二字線組WLG1的第二電壓的通過電壓。例如，電壓供應電路可以將通過電壓(例如，7V至8V)施加至第二字線組WLG1中的字線WL16至WL31，以及將驗證電壓(例如，0V至1V)施加至第一字線組WLG0中的字線WL0至WL15。

當第一字線組WLG0中的記憶體單元的消除位準PV0_0增加至目標位準時，可以完成步驟S411中的程式設計操作以及步驟S413中的程式設計驗證操作。

在步驟S415中可以判斷是否存在要執行程式設計操作的後續字線組。當執行程式設計操作的字線組不是執行程式設計操作的字線組中的最後一個字線組時，在步驟S417中可以選擇後續的字線組，然後可以執行步驟S411、S413和S415。

更具體地，在消除操作之後執行步驟S411中的程式設計操作或者步驟S413中的程式設計驗證操作期間，可以僅將與通過電壓相對應的第二電壓或第三電壓施加至靠近汲極選擇線(或位元線)的記憶體單元。 因此，由於第二字線組WLG1中的記憶體單元的閾值電壓僅由於傳遞干擾(pass disturbance)而增加，所以第二字線組WLG1中的記憶體單元的閾值電壓可以比第一字線組WLG0中的第一記憶體單元的閾值電壓增加的更少。

當控制消除的記憶體單元的消除位準的操作完成時，第一字線組WLG0中的第一記憶體單元的消除位準PV0_0可以比第二字線組WLG1中的第二記憶體單元的消除位準PV0_1更高。

如上所述，將靠近源極選擇線(或共同源極線)的記憶體單元的閾值電壓分佈(或消除位準PV0_0)設定成比靠近汲極選擇線(或位元線)的記憶體單元的閾值電壓分佈(或消除位準PV0_1)更高的優點如下。

參見圖3A和圖5E，可以執行程式設計操作以將資料儲存在消除操作之後消除位準被完全控制的記憶體區塊中。可以對相應的頁執行程式設計操作。通常，可以對靠近源極選擇線(或共同源極線)的字線(或頁)的記憶體單元執行程式設計操作。換言之，可以首先對與耦接至第一字線組WLG0的字線WL0至WL15相耦接的第一記憶體單元執行程式設計操作。每當對第一記憶體單元執行程式設計操作時，通過電壓可以被繼續施加至與第二字線組WLG1中的字線WL16至WL31耦接的第二記憶體單元。因此，傳遞干擾可能出現在第二記憶體單元中，且第二記憶體單元的消除位準PV0_1可以逐漸增加。

當對第一字線組WLG0中的第一記憶體單元執行的程式設計操作完成時，第二字線組WLG1中的第二記憶體單元的消除位準PV0_1可以變得與程式設計操作之前的第一記憶體單元的消除位準PV0_0相似。因此，當第二記憶體單元中的消除位準PV0_1與第一記憶體單元的消除位 準PV0_0相似時，可以執行第二字線組WLG1中的第二記憶體單元的程式設計操作。因此，第二記憶體單元的程式設計操作特性和第一記憶體單元的程式設計操作特性之間的差異可以減小，且操作特性可以改善。這裡，PV0_1至PV3_1表示在第二記憶體單元的程式設計操作之後第一記憶體單元的程式設計位準。

隨後，當對第一字線組WLG0中的第一記憶體單元執行的程式設計操作完成時，包括在記憶體區塊中的記憶體單元的閾值電壓可以被分成消除位準PV0和三個程式設計位準PV1至PV3，如圖5A所示。

已經描述了字線被分成兩組的實例。然而，如圖3B和圖3C所示，字線可以被分成多個組。圖6是說明根據本發明的一個實施例的半導體裝置的單元閾值電壓分佈的圖。

參見圖3A和圖6，當字線被分成兩個或更多個字線組時，可以根據字線組的數目來劃分包括在記憶體區塊中的記憶體單元的消除位準。例如，可以將消除位準PV0_0至PV0_7分至字線組WLG0至WLG7中。在這個實例中，可以在不同條件下對字線組WLG0至WLG7執行程式設計操作。換言之，可以通過選中的字線組的位置來控制施加至選中的字線組中的字線的預程式設計電壓，而不改變施加至未選中的字線組中的字線的通過電壓。

例如，在選中的字線組(例如，WLG0)更靠近源極選擇線SSL或共同源極線SL時，可以將高預程式設計電壓施加至選中的字線組WLG0中的字線WL0至WL3。另外，在選中的字線組(例如，WLG6)更靠近汲極選擇線DSL或位元線BL時，可以將低程式設計電壓施加至選中 的字線組WLG6中的字線WL24至WL27。

當在上述條件下執行程式設計操作時，可以採用與如圖5E中描述的大體上相似的消除位準對全部的字線組WLG0至WLG7執行程式設計操作。

圖7是說明根據本發明的一個實施例的記憶體系統700的方塊圖。

如圖7中所示，記憶體系統700可以包括非揮發性記憶體(NVM)裝置720和記憶體控制器710。

非揮發性記憶體裝置720可以包括上述的半導體記憶體。另外，記憶體控制器710可以將如以上在圖4的步驟S401中描述的命令信號和位址信號輸出至非揮發性記憶體裝置720。非揮發性記憶體裝置720可以回應於命令信號和位址信號而執行如以上在圖4中描述的步驟S401至S415中的操作。

換言之，記憶體控制器710可以控制非揮發性記憶體裝置720。記憶體控制器710可以是組合有非揮發性記憶體裝置720和記憶體控制器710的固態磁碟(SSD)或記憶卡。靜態隨機存取記憶體(SRAM)711可以起到中央處理單元(CPU)712的工作記憶體的作用。主機介面(I/F)713可以包括與記憶體系統700耦接的主機的資料交換協定。錯誤校正電路(ECC)714可以檢測並校正包括在從非揮發性記憶體裝置720中讀取的資料中的錯誤。記憶體介面(I/F)715可以是與非揮發性記憶體裝置720的介面。中央處理單元712可以執行用於記憶體控制器710的資料交換的總體控制操作。

儘管在圖7中未示出，記憶體系統700還可以包括儲存與主機介面的碼資料的唯讀記憶體(ROM)。另外，非揮發性記憶體裝置720可以是包括多個快閃記憶體晶片的多晶片封裝體。具有上述配置的記憶體系統700可以被提供作為具有高可靠性和低誤碼率的儲存媒介。當根據本發明的一個實施例的快閃記憶體裝置被提供在諸如半導體盤設備(例如，SSD)的記憶體系統中時，記憶體控制器710可以通過諸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的各種介面協定中的一種與外部設備(例如主機)進行通信。

圖8是說明根據本發明的實施例的執行操作的融合式記憶體裝置或融合式記憶體系統的方塊圖。例如，可以將本發明的技術特徵應用於OneNAND快閃記憶體裝置800作為融合式記憶體裝置。

OneNand快閃記憶體裝置800可以包括主機介面(I/F)810、緩衝隨機存取記憶體(RAM)820、控制器830、暫存器840和NAND快閃記憶體單元陣列850。主機介面810可以使用不同的協定與設備交換各種類型的資訊。緩衝RAM 820可以裝載有用於驅動記憶體裝置或者暫時儲存資料的代碼。控制器830可以回應於外部給出的控制信號和命令而在每一個狀態下控制讀取和程式設計操作。暫存器840可以被配置成儲存包括指令、位址以及限定記憶體裝置中的系統操作環境的配置的資料。NAND快閃記憶體單元陣列850可以包括包含有非揮發性記憶體單元和頁緩衝器的操作電路。圖2中所示的記憶體陣列可以用作NAND快閃記憶體單元陣列850的記憶體陣列。

圖9是說明根據本發明的一個實施例的計算系統900的方塊 圖。計算系統900可以包括快閃記憶體裝置912。

計算系統900可以包括：微處理器(例如，CPU)920、RAM 930、使用者介面940、諸如基帶晶片組的數據機950以及記憶體系統910，所有上述部件都與系統匯流排960電耦接。另外，當計算系統900是移動設備時，還可以包括電池(未示出)以將操作電壓施加至計算系統900。儘管在圖9中未示出，計算系統900還可以包括應用晶片組、照相機影像處理器以及移動DRAM。記憶體系統910可以包括記憶體控制器911和快閃記憶體裝置912。記憶體系統910可以形成使用非揮發性記憶體裝置的固態驅動器/盤(SSD)以儲存資料。可替選地，記憶體系統910可以被提供作為融合式快閃記憶體(例如，OneNAND快閃記憶體)。

根據本發明的一個實施例，可以改善操作特性。

儘管已經參照本發明的某些示例性實施例描述了本發明，但本領域的技術人員將理解的是，在不脫離所附請求項及其等同形式所限定的本發明的精神或範圍的情況下，可以對本發明進行各種修改和變型。

Claims (18)

1. 一種半導體裝置，包括：記憶體區塊，其包括記憶體單元，所述記憶體單元耦接在位元線和共同源極線之間，且通過施加至字線的電壓來操作；以及操作控制區塊，其適於對所述記憶體區塊執行消除操作和預程式設計操作；其中，所述操作控制區塊在所述消除操作完成之後執行消除位準控制操作，使得相對靠近所述位元線的記憶體單元的閾值電壓和相對靠近所述共同源極線的記憶體單元的閾值電壓分佈在不同的消除位準處。
2. 如請求項第1項所述的半導體裝置，其中，所述字線被分成相對靠近所述共同源極線的第一字線組和相對靠近所述位元線的第二字線組。
3. 如請求項第2項所述的半導體裝置，其中，所述操作控制區塊執行所述消除位準控制操作，使得包括在所述第二字線組中的所述記憶體單元的第二消除位準比所述第一字線組的所述記憶體單元的第一消除位準更低。
4. 如請求項第2項所述的半導體裝置，其中，當對所述第一字線組執行所述消除位準控制操作時，所述操作控制區塊將第一電壓施加至所述第一字線組的字線，以及將比所述第一電壓更低的第二電壓施加至所述第二字線組的字線。
5. 如請求項第4項所述的半導體裝置，其中，當對所述第二字線組執行所述消除位準控制操作時，所述操作控制區塊將第三電壓施加至所述第二字線組的所述字線，以及將比所述第三電壓更低的第四電壓施加至所述 第一字線組的所述字線。
6. 如請求項第5項所述的半導體裝置，其中，所述第二電壓等於所述第三電壓。
7. 如請求項第2項所述的半導體裝置，其中，通過所述操作控制區塊的所述預程式設計操作對所述第一字線組執行所述消除位準控制操作，以及通過所述操作控制區塊的程式設計驗證操作對所述第二字線組執行所述消除位準控制操作。
8. 如請求項第7項所述的半導體裝置，其中，當執行所述預程式設計操作以及執行所述程式設計驗證操作時，所述操作控制區塊將相同的通過電壓施加至所述第二字線組的所述字線。
9. 如請求項第2項所述的半導體裝置，其中，所述操作控制區塊將預程式設計電壓施加至包括在所述第一字線組中的第一記憶體單元以控制所述第一記憶體單元的消除位準，以及所述操作控制區塊將通過電壓施加至包括在所述第二字線組中的第二記憶體單元以控制所述第二記憶體單元的消除位準。
10. 如請求項第1項所述的半導體裝置，其中，所述字線被分成三個或更多個字線組。
11. 如請求項第10項所述的半導體裝置，其中，包括在相對靠近所述位元線的字線組中的字線比包括在相對靠近所述共同源極線的字線組中的字線更多。
12. 如請求項第10項所述的半導體裝置，其中，所述記憶體單元的消除位準的數目與字線組的數目相對應。
13. 如請求項第10項所述的半導體裝置，其中，所述操作控制區塊在不同的條件下執行預程式設計操作以控制包括在所述字線組中的所述記憶體單元的消除位準。
14. 如請求項第13項所述的半導體裝置，其中，所述操作控制區塊根據所述位元線和所述共同源極線之間的每個字線組的位置來改變預程式設計電壓。
15. 如請求項第14項所述的半導體裝置，其中，相對較高的預程式設計電壓被施加至相對靠近所述共同源極線的字線組中的記憶體單元，以及相對較低的預程式設計電壓被施加至相對靠近所述位元線的字線組中的記憶體單元。
16. 一種操作半導體裝置的方法，所述方法包括以下步驟：將包括在記憶體區塊中的字線分成相對靠近共同源極線的第一字線組和相對靠近位元線的第二字線組；對所述記憶體區塊執行消除操作；控制包括在所述記憶體區塊中的記憶體單元的消除位準，其中，包括在所述第一字線組中的第一記憶體單元具有比包括在所述第二字線組中的第二記憶體單元更高的消除位準；對所述第一字線組程式設計；以及對所述第二字線組程式設計。
17. 如請求項第16項所述的方法，其中，控制所述記憶體單元的所述消除位準的步驟包括以下步驟：對所述第一字線組執行第一預程式設計操作； 對所述第一字線組執行第一程式設計驗證操作；對所述第二字線組執行第二預程式設計操作；以及對所述第二字線組執行第二程式設計驗證操作。
18. 如請求項第16項所述的方法，其中，控制所述記憶體單元的所述消除位準的步驟包括以下步驟：對所述第一字線組執行第一預程式設計操作；以及對所述第二字線組執行第二預程式設計操作。