KR20130139620A - 반도체 메모리 장치 - Google Patents

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KR20130139620A
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이근우
이혜령
안치욱
임경훈
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Abstract

반도체 메모리 장치는 워드라인들에 연결되고 제1 벌크 상에 형성된 제1 메모리 그룹과 워드라인들에 연결되고 제2 벌크 상에 형성된 제2 메모리 그룹을 포함하는 메모리 블록과, 워드라인들에 동작 전압들을 인가하도록 구성된 동작 전압 공급부, 및 제1 및 제2 메모리 그룹들의 제1 및 제2 벌크들에 서로 다른 제1 벌크 전압 및 제2 벌크 전압을 각각 공급하도록 구성된 벌크 전압 공급부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리 어레이를 포함하며, 메모리 어레이는 다수의 메모리 셀들을 포함한다. 일방향(예, 열방향)으로 배열된 메모리 셀들은 워드라인에 의해 제어된다. 즉, 워드라인에 인가되는 전압에 따라 워드라인에 연결된 메모리 셀들이 동작한다.
하지만, 동일한 워드라인에 연결된 메모리 셀들이라 하더라도, 연결된 위치에 따라 제조 공정상의 문제로 인하여 동작 특성이 달라진다.
본 발명의 실시예는 워드라인에 연결된 메모리 셀들의 위치에 상관없이 동작 특성을 균일하게 제어할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결되고 제1 벌크 상에 형성된 제1 메모리 그룹과 워드라인들에 연결되고 제2 벌크 상에 형성된 제2 메모리 그룹을 포함하는 메모리 블록과, 워드라인들에 동작 전압들을 인가하도록 구성된 동작 전압 공급부, 및 제1 및 제2 메모리 그룹들의 제1 및 제2 벌크들에 서로 다른 제1 벌크 전압 및 제2 벌크 전압을 각각 공급하도록 구성된 벌크 전압 공급부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결되고 제1 벌크 상에 형성된 제1 메모리 그룹과 워드라인들에 연결되고 제2 벌크 상에 형성된 제2 메모리 그룹을 포함하는 메모리 블록과, 워드라인들에 동작 전압들을 인가하도록 구성된 동작 전압 공급부, 및 제1 메모리 그룹의 제1 비트라인들과 제2 메모리 그룹의 제2 비트라인들의 프리차지 레벨을 다르게 설정하거나, 서로 다른 센싱 레벨들을 기준으로 제1 및 제2 비트라인들의 전압 변화를 센싱하거나, 프리차지 동작과 센싱 동작 사이의 시간을 다르게 설정하는 제1 및 제2 페이지 버퍼들을 포함한다.
본 발명의 실시예는 워드라인에 연결된 메모리 셀들의 위치에 상관없이 동작 특성을 균일하게 제어하고, 그 결과 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 페이지의 단면도이다.
도 4는 도 1에 도시된 페이지 버퍼를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다. 도 3은 도 2에 도시된 페이지의 단면도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120~150)를 포함한다. 플래시 메모리 장치의 경우, 주변 회로는 제어 로직(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140) 및 컬럼 선택 회로(150)를 포함할 수 있다.
메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록(110MB)은 다수의 메모리 그룹들을 포함할 수 있다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.
도 2 및 도 3을 참조하면, 각각의 메모리 블록은 비트라인들(BLe0~BLek, BLo0~BLok)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe0~BLek, BLo0~BLok)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce00~Cen0)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce00~Cen0)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
특히, 메모리 블록(110MB)에 포함된 메모리 셀들은 적어도 2개 이상의 메모리 그룹으로 구분될 수 있다. 즉, 메모리 블록(110MB)은 적어도 2개 이상의 메모리 그룹을 포함한다. 구체적으로 설명하면 다음과 같다.
메모리 블록(110MB)은 제1 메모리 그룹(MG1) 및 제2 메모리 그룹(MG2)을 포함한다. 제1 메모리 그룹(MG1)은 워드라인들(WL0~WLn)에 각각 연결되고 반도체 기판(301)의 제1 벌크(BULK1) 상에 형성된 메모리 셀들(Ce00~Cen0, Co00, Ce01, Co01)을 포함한다. 즉, 제1 메모리 그룹(MG1)은 제1 벌크(BULK1) 상에 형성된다. 제2 메모리 그룹(MG2)은 동일한 워드라인들(WL0~WLn)에 각각 연결되고 반도체 기판(301)의 제2 벌크(BULK2) 상에 형성된 메모리 셀들(Ce0k, Co0k)을 포함한다. 그리고, 메모리 블록(110MB)은 제1 메모리 그룹(MG1)와 제2 메모리 그룹(MG2) 사이에 위치하는 제3 메모리 그룹(MG3)을 더 포함할 수 있다. 제3 메모리 그룹(MG3)은 동일한 워드라인들(WL0~WLn)에 각각 연결되고 반도체 기판(301)의 제3 벌크(BULK3) 상에 형성된 메모리 셀들(Ce0i, Co0i)을 포함한다.
도 3에 도시된 단면 구조를 살펴보면, 워드라인(WL)은 반도체 기판(301)의 벌크들(BULK1~BULK3) 상부를 경유하며, 메모리 셀들의 플로팅 게이트들(FG)은 메모리 그룹에 따라 서로 다른 벌크들(BULK1~BULK3) 상에 위치한다.
메모리 그룹들 중에서 제2 메모리 그룹(MG2)이 전압 공급 회로(130)와 인접한다. 그리고, 벌크들(BULK1~BULK3)은 서로 분리된 웰(예, 트리플 P웰)로 형성될 수 있다. 즉, 메모리 그룹들(MG1~MG3)은 동일한 워드라인들(WL0~WLn)에 연결되고 서로 다른 P웰 상에 형성된 메모리 셀들을 각각 포함한다.
상기에서, 제2 메모리 그룹(MG2)의 메모리 셀들(Ce0k, Co0k)은 제1 및 제3 메모리 그룹(MG1, MG3)의 메모리 셀들의 상태 정보를 저장하는 플래그 셀로 사용될 수 있다.
제1 메모리 그룹(MG1)에 포함된 메모리 셀들의 수가 제2 메모리 그룹(MG2)나 제3 메모리 그룹(MG3)에 포함된 메모리 셀들의 수보다 많다. 제2 메모리 그룹(MG2)에 포함된 메모리 셀들(또는 플래그 셀들)의 수는 제3 메모리 그룹(MG3)에 포함된 메모리 셀들의 수와 같거나 적을 수 있다.
다시, 도 1 및 도 2를 참조하면, 주변 회로(120~150)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k 또는 Co00~Co0k)의 소거 루프, 프로그램 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로는 프로그램 루프, 리드 루프 및 소거 동작을 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 루프 및 소거 동작을 수행하도록 구성된 동작 회로(130~150)를 포함한다. 프로그램 루프, 리드 루프 및 소거 동작을 수행하기 위하기 위하여, 동작 회로(130~150)는 동작 전압들(Vgnd, Vvfy, Vgpm, Vread, Vpass, Vdsl, Vssl, Vsl) 중 선택된 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)로 출력하고, 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 프리차지/디스차지를 제어하거나 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 또는 전류를 센싱하도록 구성된다. 특히, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130), 페이지 버퍼 그룹(140) 및 컬럼 선택 회로(150)를 포함한다. 각각의 구성 요소에 대해 구체적으로 서설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입출력 회로(미도시)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 리드 동작 또는 소거 루프을 수행하기 위한 동작 전압들(Vgnd, Vvfy, Vgpm, Vread, Vpass, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위해 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_CONTROLs)을 출력한다.
또한, 제어 회로(120)는 어드레스 카운터 또는 어드레스 생성부를 포함하고 있으며, 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.
전압 공급 회로(130)는 동작 전압 공급부(131)와 벌크 전압 공급부(133)를 포함할 수 있다. 동작 전압 공급부(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 리드 동작 또는 소거 루프에 따라 필요한 동작 전압들(Vgnd, Vvfy, Vgpm, Vread, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 생성된 동작 전압들을 출력하고 한다. 벌크 전압 공급부(133)는 메모리 셀들의 동작 시(특히, 리드 동작이나 소거 루프 시) 메모리 그룹들(MG1~MG3)의 벌크들(BULK1~BULK3)로 서로 다른 벌크 전압들(Vbulk1~Vbulk3)을 인가할 수 있다. 구체적인 내용은 후술하기로 한다.
페이지 버퍼 그룹들(140)은 비트라인들(BLe0~BLek, BLo0~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 여기서, 페이지 버퍼들(PB0~PBk)은 제1 메모리 그룹(MG1)의 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)과 연결되는 제1 페이지 버퍼들(PB0, PB1), 제2 메모리 그룹(MG2)의 제2 비트라인들(BLek, BLok)과 연결되는 제2 페이지 버퍼들(PBk), 제3 메모리 그룹(MG3)의 제3 비트라인들(BLei, BLoi)과 연결되는 제3 페이지 버퍼들(PBi)로 구분될 수 있다.
페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)은, 제어 회로(120)의 PB 제어 신호(PB_CONTROLs)에 응답하여, 프로그램 루프나 리드 동작 시 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 선택적으로 프리차지하고, 프리차지된 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다. 이러한 페이지 버퍼의 구성을 설명하면 다음과 같다.
도 4는 도 1에 도시된 페이지 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼(PB0)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, PBSENSE, BSELe, BSELo, DISCHe, DISCHo)은 제어 회로(120)에서 출력되는 PB 제어 신호들(PB_CONTROLs)에 포함된다. 이러한 페이지 버퍼(PB0)는 비트라인 연결 회로(410), 프리차지 회로(420) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.
비트라인 연결 회로(410)는 비트라인 선택 회로(411)와 연결 소자(N409)를 포함한다. 비트라인 선택 회로(411)는 페이지 버퍼(PB0)가 한쌍의 비트라인들(BLe0, BLo)에 연결되는 경우 필요하며, 페이지 버퍼(PB0)가 하나의 비트라인에만 연결되는 경우 비트라인 선택 회로(411)는 생략 가능하다. 비트라인 선택 회로(411)가 생략되는 경우 연결 소자(N409)가 비트라인 연결 회로가 된다.
비트라인 선택 회로(411)의 스위칭 소자들(N405, N407)은 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe0) 및 오드 비트라인(BLo0) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N401, N403)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다.
연결 소자(N409)는 비트라인 선택 회로(411)에 의해 선택된 비트라인을 연결 신호(PBSENSE)에 응답하여 래치 회로들(LC1~LC3) 중 하나의 래치 회로와 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 연결 소자(N409)에 병렬로 연결되며, 연결 소자(N409)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P401)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(도 1의 150)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(150)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 전달 회로(431), 래치(LAT) 및 래치 제어 회로(433)를 포함한다.
래치(LAT)는 데이터를 래치한다. 전달 회로(431)는 전송 신호(TRAN)에 응답하여 래치(LAT)의 데이터가 센싱 노드(SO)로 전달될 수 있도록 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시킨다. 래치 제어 회로(433)는 래치(LAT)의 비반전 단자(QA) 및 반전 단자(QB)와 각각 연결되고, 셋 신호(SET), 리셋 신호(RST) 및 센싱 노드(S0)의 전위에 응답하여 동작한다. 이러한 래치 제어 회로(433)는 프로그램 동작 시 외부로부터 입력된 데이터를 래치(LAT)에 저장시키거나 리드 동작 또는 검증 동작 시 검증 결과를 나타내는 데이터를 래치(LAT)에 저장시킨다. 참고로, 프로그램 동작 시 외부로부터 입력된 데이터가 래치(LAT)저장될 수 있도록, 데이터의 반전 신호와 비반전 신호가 셋 신호(SET)와 리셋 신호(RST)로 사용될 수 있다.
한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
다시 도 1을 참조하면, 제1 페이지 버퍼들(PB0, PB1), 제2 페이지 버퍼들(PBk) 및 제3 페이지 버퍼들(PBi)은 제1 메모리 그룹(MG1)의 제1 비트라인들(BLe0~BLe1, BLo0~BLo1), 제2 메모리 그룹(MG2)의 제2 비트라인들(BLek, BLok) 및 제3 메모리 그룹(MG3)의 제3 비트라인들(BLei, BLoi)의 프리차지 레벨을 다르게 설정하거나, 서로 다른 센싱 레벨들을 기준으로 제1 내지 제3 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱하거나, 프리차지 동작과 센싱 동작 사이의 시간을 다르게 설정할 수 있다. 구체적인 내용은 후술하기로 한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 열선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.
상기에서 설명한 회로들에 의해 실시되는 각각의 동작에 대해 구체적으로 설명하면 다음과 같다. 도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
프로그램 루프
프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함한다. 프로그램 동작 시, 주변 회로(120~150)는 프로그램 허용 셀을 포함하는 메모리 스트링의 선택 비트라인에 프로그램 허용 전압(예, 0V)을 인가하고, 프로그램 금지 셀을 포함하는 메모리 스트링의 비선택 비트라인에 프로그램 금지 전압(예, Vcc)을 인가한다. 주변 회로(120~150)에 의해, 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터를 턴온시키기 위한 드레인 셀렉트 전압(Vdsl)이 인가되고, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터를 턴오프시키기 위한 소스 셀렉트 전압(Vssl)이 인가되고, 공통 소스 라인(SL)에는 전원 전압이 인가될 수 있다. 그리고, 주변 회로(120~150)는 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택 워드라인들에 패스 전압(Vpass)을 인가한다. 그 결과, 프로그램 허용 셀의 문턱전압이 상승된다.
이어서, 프로그램 검증 동작 시, 주변 회로(120~150)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지하고, 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가하고, 워드라인들(WL0~WLn)에 목표 프로그램 레벨의 검증 전압(Vvfy)을 인가한다. 이후, 주변 회로(120~150)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱한다. 선택된 비트라인들의 전압이 프리차지 상태로 유지되면 프로그램 루프는 완료되고, 선택된 비트라인들 중 디스차지된 비트라인이 검출되면 프로그램 동작 및 프로그램 검증 동작을 재실시한다. 이때, 주변 회로(120~150)는 프로그램 전압(Vpgm)의 레벨을 상승시킬 수 있다.
한편, 프로그램 동작 시 벌크들(BULK1~BULK3)에는 동일한 벌크 전압들(Vbulk1~Vbulk3)이 인가될 수 있다.
리드 동작 (벌크 전압 공급부의 제어)
도 4 및 도 5를 참조하면, 이븐 페이지와 오드 페이지 중 이븐 페이지의 리드 동작이 실시되는 경우, 이븐 페이지의 이븐 메모리 셀들과 연결되는 이븐 비트라인들(BLe0~BLek)은 선택된 비트라인들이 되고, 오드 페이지의 오드 메모리 셀들과 연결되는 오드 비트라인들(BLo0~BLok)은 비선택 비트라인들이 된다.
제2 메모리 그룹(MG2)에 포함된 메모리 셀들은 전압 공급 회로(130)와 가장 인접하게 배치되어 있으며, 제1 메모리 그룹(MG1)의 메모리 셀들은 가장 멀리 배치되어 있다. 그리고, 메모리 블록이 제3 메모리 그룹(MG3)까지 포함하는 경우, 제3 메모리 그룹(MG3)의 메모리 셀들은 제1 및 제2 메모리 그룹(MG1, MG2)의 사이에 위치한다. 이렇게 메모리 셀들의 위치에 따라 메모리 셀들의 전기적 특성이 달라진다. 이러한 전기적 특성의 차이를 보상하기 위하여 벌크 전압 공급부(133)는 메모리 그룹들(MG1~MG3)의 벌크들(BULK1~BULK3)에 서로 다른 레벨의 벌크 전압들(Vbulk1~Vbulk3)을 인가한다.
구체적으로, 벌크 전압 공급부(133)는 리드 동작 시 벌크 전압 공급부(133)에 가까운 메모리 그룹의 벌크에는 높은 레벨의 벌크 전압을 인가하고, 멀리 위치한 메모리 그룹의 벌크에는 낮은 레벨의 벌크 전압을 인가한다. 예로써, 제1 메모리 그룹(MG1)의 제1 벌크(BULK1)에 가장 낮은 제1 벌크 전압(Vbulk1)을 인가하고, 벌크 전압 공급부(133)와 인접한 제2 메모리 그룹(MG2)의 제2 벌크(BULK2)에 가장 높은 제2 벌크 전압(Vbulk2)을 인가한다. 그리고, 메모리 블록에 제3 메모리 그룹(MG3)이 포함되는 경우, 제3 메모리 그룹(MG3)의 제3 벌크(BULK3)에 제1 벌크 전압(Vbulk1)보다 높고 제2 벌크 전압(Vbulk2)보다 낮은 제3 벌크 전압(Vbulk3)을 인가한다.
벌크 전압들(Vbulk1~Vbulk3)이 벌크들(BULK1~BULK3)에 각각 인가된 상태에서, 주변 회로(120~150)는 메모리 스트링의 채널 영역들을 디스차지시키기 위하여 전체 워드라인들에 패스 전압(Vpass)을 인가할 수 있다. 패스 전압(Vpass)은 메모리 셀들의 프로그램 레벨에 상관없이 메모리 셀들을 모두 턴온시킬 정도의 레벨로 인가되며, 프로그램 동작 시 인가되는 패스 전압보다는 낮은 레벨로 인가되는 것이 바람직하다. 이어서, 선택된 워드라인에 인가되는 패스 전압(Vpass)을 차단한 후 비트라인들의 프리차지 동작을 수행한다.
페이지 버퍼들(PB0~PBk)은 선택된 이븐 비트라인들(BLe0~BLek)을 프리차지한다. 구체적으로, 프리차지 회로(420)가 프리차지 신호(PRECHb)에 응답하여 센싱 노드를 프리차지한 후, 이븐 비트라인 선택 신호(BSELe)에 의해 비트라인 선택 회로(411)가 이븐 비트라인(BLe0)을 선택하고 연결 소자(N409)에 연결 신호(PBSENSE)가 제1 레벨(V1)로 인가되면, 이븐 비트라인들(BLe0~BLek)은 센싱 노드(SO)의 프리차지 전압에 의해 제1 레벨(V1)에서 연결 소자(N409)의 문턱전압만큼 낮은 레벨(예, V1-Vth)로 프리차지된다.
이어서, 동작 전압 공급부(131)는 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가한다. 그리고, 동작 전압 공급부(131)는 선택된 워드라인에 리드 전압(Vread)을 인가한다. 선택된 워드라인에 연결된 메모리 셀들 중 문턱전압이 리드 전압(Vread)보다 낮은 메모리 셀들의 비트라인들은 디스차지되고 리드 전압(Vread)보다 높은 메모리 셀들의 비트라인들은 프리차지된 상태를 유지한다.
페이지 버퍼들(PB0~PBk)은 선택된 이븐 비트라인(BLe0~BLek)의 전압 변화를 센싱하고 센싱 결과에 따라 메모리 셀에 저장된 데이터를 래치한다. 구체적으로, 연결 신호(PBSENSE)가 제2 레벨(V2)로 인가되면, 비트라인의 전위에 따라 센싱 노드(SO)와 비트라인의 전기적 연결이 결정된다. 즉, 비트라인이 디스차지되면 센싱 노드(SO)와 비트라인이 전기적으로 연결되어 센싱 노드(SO)의 전위가 낮아지고, 래치 제어 회로(433)는 센싱 노드(SO)의 전위에 따라 래치(LAT)에 저장된 데이터를 변경하지 않는다. 비트라인이 프리차지 상태를 유지하면, 센싱 노드(SO)와 비트라인은 연결되지 않고 센싱 노드(SO)도 프리차지 회로(420)에 의해 프리차지 상태를 유지한다. 래치 제어 회로(433)는 프리차지 상태의 센싱 노드(SO)의 전위에 따라 래치(LAT)에 저장된 데이터를 변경한다. 이로써, 메모리 셀에 저장된 데이터가 래치(LAT)에 래치된다.
동일한 워드라인에 연결되더라도 연결되는 위치에 따라 메모리 셀의 동작 특성이 달라지는데, 벌크들(BULK1~BULK3)로 인가되는 벌크 전압들(Vbulk1~Vbulk3)을 다르게 설정하므로써, 동작 특성 차이를 보상하여 균일한 동작 특성을 얻을 수 있다.
상기에서는 벌크 전압들(Vbulk1~Vbulk3)을 조절하여 동작 특성을 제어하였으나, 페이지 버퍼들(PB0~PBk)이 동작 특성 차이를 보상할 수도 있다. 이를 보다 구체적으로 설명하면 다음과 같다.
리드 동작 (페이지 버퍼의 제어)
도 1, 도 4, 도 7a 및 도 7b를 참조하면, 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB0~PBk)이 제1 메모리 그룹(MG1)의 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)과 연결되는 제1 페이지 버퍼들(PB0, PB1), 제3 메모리 그룹(MG3)의 제3 비트라인들(BLei, BLoi)과 연결되는 제3 페이지 버퍼들(PBi) 및 제2 메모리 그룹(MG2)의 제2 비트라인들(BLek, BLok)과 연결되는 제2 페이지 버퍼들(PBk)로 구분될 수 있다.
페이지 버퍼들(PB0~PBk)은 프리차지 동작에서 제1 비트라인들(BLe0~BLe1, BLo0~BLo1), 제3 비트라인들(BLei, BLoi) 및 제2 비트라인들(BLek, BLok)의 프리차지 레벨을 다르게 설정할 수 있다. 페이지 버퍼들(PB0~PBk)은 센싱 동작에서 서로 다른 센싱 레벨들을 기준으로 제1 내지 제3 비트라인들의 전압 변화를 센싱할 수 있다. 제1 내지 제3 페이지 버퍼들(PB0~PBk)은 프리차지 동작과 센싱 동작 사이의 시간을 다르게 설정할 수 있다. 보다 구체적으로 예를 들어 설명하면 다음과 같다.
페이지 버퍼들(PB0~PBk)은 전압 공급 회로(130)와 멀리 위치한 메모리 그룹의 비트라인들을 높은 레벨로 프리차지하고, 가까이 위치한 메모리 그룹의 비트라인들을 낮은 레벨로 프리차지할 수 있다. 또한, 페이지 버퍼들(PB0~PBk)은 전압 공급 회로(130)와 멀리 위치한 메모리 그룹의 비트라인들의 전압 변화를 낮은 센싱 레벨로 센싱하고, 가까이 위치한 메모리 그룹의 비트라인들의 전압 변화를 높은 센싱 레벨로 센싱할 수 있다. 또한, 페이지 버퍼들(PB0~PBk)은 전압 공급 회로(130)와 멀리 위치한 메모리 그룹의 비트라인들의 프리차지 동작과 센싱 동작 사이의 시간을 짧게 설정하고, 가까이 위치한 메모리 그룹의 비트라인들의 프리차지 동작과 센싱 동작 사이의 시간을 길게 설정할 수 있다.
예로써, 프리차지 동작 시, 제1 페이지 버퍼들(PB0, PB1)은 제1 메모리 그룹(MG1)의 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)을 프리차지하고, 제2 페이지 버퍼들(PBk)은 제2 메모리 그룹(MG2)의 제2 비트라인들(BLek, BLok)을 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)보다 정해진 레벨(A)보다 낮게 프리차지한다. 이를 위해, 제1 페이지 버퍼들(PB0, PB1)에는 연결 신호(PBSENSE)가 기준 레벨(V1)로 인가되고 제2 페이지 버퍼들(PBk)에는 연결 신호(PBSENSE)가 기준 레벨(V1)보다 낮은 레벨(V1')로 인가된다.
제1 및 제2 메모리 그룹들(MG1, MG2) 사이에 제3 메모리 그룹(MG3)이 배치되는 경우, 제3 페이지 버퍼들(PBi)은 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)의 프리차지 레벨보다 낮고 제2 비트라인들(BLek, BLok)의 프리차지 레벨보다 높은 레벨로 제3 비트라인들(BLei, BLoi)을 프리차지한다. 이를 위해, 제3 페이지 버퍼들(PBi)의 연결 신호(PBSENSE)의 레벨은 제1 페이지 버퍼들(PB0, PB1)의 연결 신호(PBSENSE)의 기준 레벨(V1)보다 낮고 제2 페이지 버퍼들(PBk)의 연결 신호(PBSENSE)의 레벨(V1')보다 높은 레벨로 인가된다.
또한, 센싱 동작 시, 제1 페이지 버퍼들(PB0, PB1)은 제1 센싱 레벨(V2)을 기준으로 제1 메모리 그룹(MG1)의 제1 비트라인들(BLe0~BLe1, BLo0~BLo1)의 전압 변화를 센싱하도록 구성되고, 제2 페이지 버퍼들(PBk)은 제1 센싱 레벨(V2)보다 정해진 레벨(B)만큼 높은 제2 센싱 레벨(V2')을 기준으로 제2 메모리 그룹(MG2)의 제2 비트라인들(BLek, BLok)의 전압 변화를 센싱한다. 이를 위해, 제1 페이지 버퍼들(PB0, PB1)에는 연결 신호(PBSENSE)가 제1 센싱 레벨(V2)로 인가되고 제2 페이지 버퍼들(PBk)에는 연결 신호(PBSENSE)가 제1 센싱 레벨(V2)보다 낮은 제2 센싱 레벨(V2')로 인가된다.
제1 및 제2 메모리 그룹들(MG1, MG2) 사이에 제3 메모리 그룹(MG3)이 배치되는 경우, 제3 페이지 버퍼들(PBi)은 제1 센싱 레벨(V2)보다 높고 제2 센싱레벨(V2')보다 낮은 제3 센싱 레벨을 기준으로 제3 비트라인들(BLei, BLoi)의 전압 변화를 센싱한다. 이를 위해, 제3 페이지 버퍼들(PBi)의 연결 신호(PBSENSE)는 제1 페이지 버퍼들(PB0, PB1)의 연결 신호(PBSENSE)의 센싱 레벨(V2)보다 높고 제2 페이지 버퍼들(PBk)의 연결 신호(PBSENSE)의 센싱 레벨(V2')보다 낮은 센싱 레벨로 인가된다.
또한, 제1 페이지 버퍼들(PB0, PB1)은 프리차지 동작 후 제1 시간(C)이 경과한 후에 센싱 동작을 수행하고, 제2 페이지 버퍼들(PBk)은 프리차지 동작 후 제1 시간(C)보다 긴 제2 시간(C')이 경과한 후에 센싱 동작을 수행할 수 있다.
제1 및 제2 메모리 그룹들(MG1, MG2) 사이에 제3 메모리 그룹(MG3)이 배치되는 경우, 제3 페이지 버퍼들(PBi)은 프리차지 동작과 센싱 동작 사이의 시간차를 제1 페이지 버퍼들(PB0, PB1)에 의해 설정되는 제1 시간차(C)보다 길고 제2 페이지 버퍼들(PBk)에 의해 설정되는 제2 시간차(C')보다 짧게 설정한다.
상기에서 설명한 페이지 버퍼들(PB0~PBk)의 동작은 제어 로직(120)의 제어에 따라 이루어진다. 참고로, 미설명된 도면부호 'Vbl1'은 프리차지 상태를 유지하는 비트라인 전압을 나타내고, 'Vbl2'는 디스차지된 상태의 비트라인 전압을 나타낸다.
상기의 조건에 따라 메모리 셀들이 동작하면, 동일한 워드라인에 연결되는 메모리 셀들의 연결 위치에 따라 동작 특성이 달라지더라도 동작 특성 차이를 보상하여 균일한 동작 특성을 얻을 수 있다.
상기에서 설명한 프리차지 레벨 조절, 센싱 레벨 조절, 프리차지 동작과 센싱 동작 사이의 시간 조절은 동시에 적용될 수 있으며, 이 중에서 선택된 사항만 적용될 수도 있다.
소거 루프
도 1 및 도 6을 참조하면, 소거 루프는 소거 동작과 소거 검증 동작을 포함한다. 소거 동작 시, 주변 회로(120~150)는 셀렉트 라인들(DSL, SSL)을 플로팅 상태로 설정하고, 선택된 메모리 블록의 워드라인들(WL0~WLn)에 소거 허용 전압(Vgnd 또는 0V)을 인가하고, 메모리 블록의 벌크들(BULK1~BULK3)에 벌크 전압들(Vbulk1~Vbulk3)을 소거 전압으로 인가한다.
구체적으로, 벌크 전압 공급부(133)는 제1 메모리 그룹(MG1)의 제1 벌크(BULK1)에 제1 소거 전압으로 제1 벌크 전압(Vbulk1)을 인가하고, 벌크 전압 공급부(133)와 인접한 제2 메모리 그룹(MG2)의 제2 벌크(BULK2)에 제1 벌크 전압(Vbulk1)보다 낮은 제2 벌크 전압(Vbulk2)을 제2 소거 전압으로 인가한다.
제1 메모리 그룹(MG1) 및 제2 메모리 그룹(MG2) 사이에 제3 메모리 그룹이 더 배치되는 경우, 벌크 전압 공급부(133)는 제3 메모리 그룹(MG3)의 제3 벌크(BULK3)에 제1 벌크 전압(Vbulk1)보다 낮고 제2 벌크 전압(Vbulk2)보다 높은 제3 벌크 전압(Vbulk3)을 제3 소거 전압으로 인가한다.
소거 동작이 종료된 후, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 목표 소거 레벨보다 낮아졌는지를 확인하기 위하여 소거 검증 동작이 실시된다.
소거 검증 동작 시, 주변 회로(120~150)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지하고, 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가하고, 워드라인들(WL0~WLn)에 목표 소거 레벨의 검증 전압(Vvfy)을 인가한다. 이후, 주변 회로(120~150)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱한다. 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압이 디스차지된 것으로 센싱되면 소거 루프는 완료되고, 디스차지되지 않은 비트라인이 검출되면 소거 동작 및 소거 검증 동작을 재실시한다. 이때, 주변 회로(120~150)는 소거 동작을 재실시할 때마다 소거 동작 전에 소거 전압(Vbulk)의 레벨을 상승시킬 수 있다.
상기의 조건으로 소거 루프를 실시함으로써, 동일한 워드라인에 연결되는 메모리 셀들의 연결 위치에 따라 동작 특성이 달라지더라도, 벌크들(BULK1~BULK3)로 인가되는 소거 전압용 벌크 전압들(Vbulk1~Vbulk3)을 다르게 설정하므로써, 동작 특성 차이를 보상하여 균일한 동작 특성을 얻을 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.
불휘발성 메모리 장치(820)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(814)은 불휘발성 메모리 장치(820)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(814)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다. 낸드 플래시 셀 어레이(950)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
MG1~MG3 : 메모리 그룹 ST : 스트링
PAGE : 페이지 120 : 제어 로직
130 : 전압 공급 회로 131 : 동작 전압 공급부
132 : 벌크 전압 공급부 140 : 페이지 버퍼 그룹
PB0~PBk : 페이지 버퍼 410 : 비트라인 연결 회로
411 : 비트라인 선택 회로 420 : 프리차지 회로
431 : 전달 회로 LAT : 래치
433 : 래치 제어 회로 LC1~LC3 : 래치 회로
150 : 컬럼 선택 회로

Claims (17)

  1. 워드라인들에 연결되고 제1 벌크 상에 형성된 제1 메모리 그룹과 상기 워드라인들에 연결되고 제2 벌크 상에 형성된 제2 메모리 그룹을 포함하는 메모리 블록;
    상기 워드라인들에 동작 전압들을 인가하도록 구성된 동작 전압 공급부; 및
    상기 제1 및 제2 메모리 그룹들의 상기 제1 및 제2 벌크들에 서로 다른 제1 벌크 전압 및 제2 벌크 전압을 각각 공급하도록 구성된 벌크 전압 공급부를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 벌크 전압 공급부는 리드 동작 시 상기 제1 메모리 그룹의 제1 벌크에 상기 제1 벌크 전압을 인가하고, 상기 벌크 전압 공급부와 인접한 상기 제2 메모리 그룹의 제2 벌크에 상기 제1 벌크 전압보다 높은 상기 제2 벌크 전압을 인가하도록 구성되는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 벌크 전압 공급부는 소거 동작 시 상기 제1 메모리 그룹의 제1 벌크에 제1 소거 전압으로 상기 제1 벌크 전압을 인가하고, 상기 벌크 전압 공급부와 인접한 상기 제2 메모리 그룹의 제2 벌크에 상기 제1 벌크 전압보다 낮은 상기 제2 벌크 전압을 제2 소거 전압으로 인가하도록 구성되는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 제2 메모리 그룹에 포함된 상기 메모리 셀들이 플래그 셀들로 사용되는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 메모리 그룹 및 상기 제2 메모리 그룹 사이에 상기 워드라인들과 연결되고 제3 벌크 상에 형성된 메모리 셀들을 포함하는 제3 메모리 그룹이 더 배치되는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 벌크 전압 공급부는 상기 제3 메모리 그룹의 제3 벌크에 상기 제1 및 제2 벌크 전압들과 다른 제3 벌크 전압을 인가하도록 구성되는 반도체 메모리 장치.
  7. 제5 항에 있어서,
    상기 벌크 전압 공급부는 리드 동작 시 상기 제3 메모리 그룹의 벌크에 상기 제1 벌크 전압보다 높고 상기 제2 벌크 전압보다 낮은 상기 제3 벌크 전압을 인가하도록 구성되는 반도체 메모리 장치.
  8. 제5 항에 있어서,
    상기 벌크 전압 공급부는 소거 동작 시 상기 제3 메모리 그룹의 제3 벌크에 제1 벌크 전압보다 낮고 상기 제2 벌크 전압보다 높은 상기 제3 벌크 전압을 제3 소거 전압으로 인가하도록 구성되는 반도체 메모리 장치.
  9. 워드라인들에 연결되고 제1 벌크 상에 형성된 제1 메모리 그룹과 상기 워드라인들에 연결되고 제2 벌크 상에 형성된 제2 메모리 그룹을 포함하는 메모리 블록;
    상기 워드라인들에 동작 전압들을 인가하도록 구성된 동작 전압 공급부; 및
    상기 제1 메모리 그룹의 제1 비트라인들과 상기 제2 메모리 그룹의 제2 비트라인들의 프리차지 레벨을 다르게 설정하거나, 서로 다른 센싱 레벨들을 기준으로 상기 제1 및 제2 비트라인들의 전압 변화를 센싱하거나, 프리차지 동작과 센싱 동작 사이의 시간을 다르게 설정하는 제1 및 제2 페이지 버퍼들을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 프리차지 동작 시,
    상기 제1 페이지 버퍼들은 상기 제1 메모리 그룹의 제1 비트라인들을 제1 레벨로 프리차지하도록 구성되고, 상기 제2 페이지 버퍼들은 상기 제2 메모리 그룹의 제2 비트라인들을 상기 제1 레벨보다 낮은 제2 레벨로 프리차지하도록 구성되는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 센싱 동작 시,
    상기 제1 페이지 버퍼들은 제1 센싱 레벨을 기준으로 상기 제1 메모리 그룹의 제1 비트라인들의 전압 변화를 센싱하도록 구성되고, 상기 제2 페이지 버퍼들은 상기 제1 센싱 레벨보다 높은 제2 센싱 레벨을 기준으로 상기 제2 메모리 그룹의 제2 비트라인들의 전압 변화를 센싱하도록 구성되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제1 페이지 버퍼들은 상기 프리차지 동작 후 제1 시간이 경과한 후에 상기 센싱 동작을 수행하도록 구성되고, 상기 제2 페이지 버퍼들은 상기 프리차지 동작 후 상기 제1 시간보다 긴 제2 시간이 경과한 후에 상기 센싱 동작을 수행하도록 구성되는 반도체 메모리 장치.
  13. 제9 항에 있어서,
    상기 제2 메모리 그룹에 포함된 상기 메모리 셀들이 플래그 셀들로 사용되는 반도체 메모리 장치.
  14. 제9 항에 있어서,
    상기 제1 메모리 그룹 및 상기 제2 메모리 그룹 사이에서 상기 워드라인들과 연결되고 제3 벌크 상에 형성된 메모리 셀들을 포함하는 제3 메모리 그룹; 및
    상기 제3 메모리 그룹의 제3 비트라인들의 프리차지 레벨을 상기 제1 및 제2 비트라인들의 프리차지 레벨과 다르게 설정하거나, 상기 제1 및 제2 비트라인들의 센싱 레벨들과 다른 센싱 레벨을 기준으로 상기 제3 비트라인들의 전압 변화를 센싱하거나, 상기 제3 비트라인들의 프리차지 동작과 센싱 동작 사이의 시간을 상기 제1 및 제2 페이지 버퍼 그룹들과 다르게 설정하는 제3 페이지 버퍼들을 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 제3 페이지 버퍼들은 상기 제3 비트라인들의 프리차지 레벨을 상기 제1 비트라인들의 제1 프리차지 레벨보다 낮고 상기 제2 비트라인들의 제2 프리차지 레벨보다 높은 제3 프리차지 레벨로 설정하는 반도체 메모리 장치.
  16. 제14 항에 있어서,
    상기 제3 페이지 버퍼들은 상기 제1 페이지 버퍼들의 제1 센싱 레벨보다 높고 상기 제2 페이지 버퍼들의 제2 센싱레벨보다 낮은 제3 센싱 레벨을 기준으로 상기 제3 비트라인들의 전압 변화를 센싱하도록 구성되는 반도체 메모리 장치.
  17. 제14 항에 있어서,
    상기 제3 페이지 버퍼들은 상기 프리차지 동작과 상기 센싱 동작 사이의 제3 시간차를 상기 제1 페이지 버퍼들에 의해 설정되는 제1 시간차보다 길고 상기 제2 페이지 버퍼들에 의해 설정되는 제2 시간차보다 짧게 설정하도록 구성되는 반도체 메모리 장치.
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